电子工程世界电子工程世界电子工程世界

产品描述

搜索

ADC12J4000NKET

器件型号:ADC12J4000NKET
器件类别:半导体    模拟混合信号IC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
下载文档 在线购买

ADC12J4000NKET在线购买

供应商 器件名称 价格 最低购买 库存  
ADC12J4000NKET ¥14,252.12 1 点击查看 点击购买

器件描述

12-Bit, 4.0-GSPS, RF Sampling Analog-to-Digital Converter (ADC) 68-VQFN -40 to 85

参数
产品属性属性值
INL(Typ)(+/-LSB)2
ENOB(Bits)8.8
Number of input channels1
DNL(Typ)(+/-LSB)0.25
Analog input BW(MHz)3300
RatingCatalog
Resolution(Bits)12
FeaturesUltra High Speed
Power consumption(Typ)(mW)2000
Input bufferYes
Input range(Vp-p)0.725
INL(Max)(+/-LSB)2
SFDR(dB)71
Sample rate(Max)(MSPS)4000
Operating temperature range(C)-40 to 85
Reference modeInt
DNL(Max)(+/-LSB)0.25
Approx. price(US$)1949.00 | 100u
InterfaceJESD204B
SNR(dB)55
Package GroupVQFN|68
ArchitectureFolding Interpolating

ADC12J4000NKET器件文档内容

Product                     Sample &  Technical                       Tools &   Support &
Folder                      Buy       Documents                       Software  Community

                                                                                                       ADC12J4000

                                                                                                      SLAS989C JANUARY 2014 REVISED JULY 2015

ADC12J4000 12-Bit 4 GSPS ADC With Integrated DDC

1 Features                                                 2 Applications

1 Excellent Noise and Linearity up to and beyond          Wireless Infrastructure
    FIN = 3 GHz                                             RF-Sampling Software Defined Radio
                                                            Wideband Microwave Backhaul
Configurable DDC                                          Military Communications
Decimation Factors from 4 to 32 (Complex                  SIGINT
                                                            RADAR and LIDAR
    Baseband Out)                                           DOCSIS / Cable Infrastructure
Usable Output Bandwidth of 800 MHz at                     Test and Measurement

    4x Decimation and 4000 MSPS                            3 Description
Usable Output Bandwidth of 100 MHz at
                                                           The ADC12J4000 device is a wideband sampling and
    32x Decimation and 4000 MSPS                           digital tuning device. Texas Instruments' giga-sample
Bypass Mode for Full Nyquist Output Bandwidth            analog-to-digital converter (ADC) technology enables
Low Pin-Count JESD204B Subclass 1 Interface              a large block of frequency spectrum to be sampled
Automatically Optimized Output Lane Count                directly at RF. An integrated DDC (Digital Down
Embedded Low Latency Signal Range Indication             Converter) provides digital filtering and down-
Low Power Consumption                                    conversion. The selected frequency block is made
Key Specifications                                       available on a JESD204B serial interface. Data is
                                                           output as baseband 15-bit complex information for
    Max Sampling Rate: 4000 MSPS                         ease of downstream processing. Based on the digital
    Min Sampling Rate: 1000 MSPS                         down-converter (DDC) decimation and link output
    DDC Output Word Size: 15-Bit Complex (30             rate settings, this data is output on 1 to 5 lanes of the
                                                           serial interface.
         bits total)
    Bypass Output Word Size: 12-Bit Offset Binary        A DDC bypass mode allows the full rate 12-bit raw
    Noise Floor: -149 dBFS/Hz or -150.8 dBm/Hz           ADC data to also be output. This mode of operation
    IMD3: -64 dBc (FIN = 2140 MHz 30 MHz at            requires 8 lanes of serial output.

         -13 dBFS)                                         The ADC12J4000 device is available in a 68-pin
    FPBW (3 dB): 3.2 GHz                                VQFN package. The device operates over the
    Peak NPR: 46 dB                                      Industrial (40C  TA  85C) ambient temperature
    Supply Voltages: 1.9 V and 1.2 V                     range.
    Power Consumption
                                                                                Device Information(1)
          Bypass (4000 MSPS): 2 W
          Decimate by 10 (4000 MSPS): 2 W                 PART NUMBER          PACKAGE                                                                                                                                                                                                                                                                                                                                                                                                                                                          BODY SIZE (NOM)
          Power Down Mode: <50 mW
                                                           ADC12J4000           VQFN (68)                                                                                                                                                                                                                                                                                                                                                                                                                                                        10.00 mm 10.00 mm

                                                           (1) For all available packages, see the orderable addendum at
                                                                the end of the datasheet.

                              Bypass -- Spectral Response
                                S = 4 GHz, FIN = 1897 MHz

                  0

                  -20

Amplitude (dBFS)  -40

                  -60

                  -80

                  -100      500                      1000             1500      2000
                         0

                                                     Frequency (MHz)

                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           C003

1

An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
intellectual property matters and other important disclaimers. PRODUCTION DATA.
ADC12J4000                                                                                      www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

                                             Table of Contents

   1 Features .................................................................. 1                  7.6 Register Map........................................................... 53
   2 Applications ........................................................... 1              8 Application and Implementation ........................ 78
   3 Description ............................................................. 1
   4 Revision History..................................................... 2                        8.1 Application Information............................................ 78
   5 Pin Configuration and Functions ......................... 3                                    8.2 Typical Application ................................................. 78
   6 Specifications......................................................... 8                      8.3 Initialization Set-Up ................................................. 82
                                                                                                    8.4 Dos and Don'ts........................................................ 82
          6.1 Absolute Maximum Ratings ...................................... 8              9 Power Supply Recommendations...................... 83
          6.2 ESD Ratings.............................................................. 9           9.1 Supply Voltage ........................................................ 83
          6.3 Recommended Operating Conditions....................... 9                      10 Layout................................................................... 83
          6.4 Thermal Information .................................................. 9              10.1 Layout Guidelines ................................................. 83
          6.5 Electrical Characteristics........................................... 9               10.2 Layout Example .................................................... 84
          6.6 Timing Requirements .............................................. 14                 10.3 Thermal Management ........................................... 86
          6.7 Internal Characteristics ........................................... 16        11 Device and Documentation Support ................. 86
          6.8 Switching Characteristics ........................................ 17                 11.1 Device Support...................................................... 86
          6.9 Typical Characteristics ............................................ 18               11.2 Documentation Support ........................................ 88
   7 Detailed Description ............................................ 26                           11.3 Community Resource............................................ 88
          7.1 Overview ................................................................. 26         11.4 Trademarks ........................................................... 88
          7.2 Functional Block Diagram ....................................... 26                   11.5 Electrostatic Discharge Caution ............................ 88
          7.3 Feature Description................................................. 27               11.6 Glossary ................................................................ 88
          7.4 Device Functional Modes........................................ 45             12 Mechanical, Packaging, and Orderable
          7.5 Programming........................................................... 51           Information ........................................................... 88

4 Revision History

NOTE: Page numbers for previous revisions may differ from page numbers in the current version.

Changes from Revision B (September 2014) to Revision C                                          Page

Added additional voltage difference parameters to the Absolute Maximum Ratings table .................................................... 8
Added junction temperature to the Absolute Maximum Ratings table ................................................................................... 8
Added common mode voltage parameter to the Recommended Operating Conditions table. Changed CLK to

     SYSREF, and ~SYNC ........................................................................................................................................................... 9
Changed the S / 4 + FIN spur MAX limit from 58.7 dBFS to 60 dBFS to align with the SFDR max limit of 60 dBFS .... 11
Deleted the Differential Analog Input Connection image in The Analog Inputs section ...................................................... 27
Added note about offset adjust in Background Calibration Mode to the Offset Adjust section and I/O offset register

     tables .................................................................................................................................................................................... 31
Added the Calibration Cycle Timing for Different Calibration Modes and Options table in the Timing Calibration

     Mode section ....................................................................................................................................................................... 46
Changed 0x004-0x005 to RESERVED in the Standard SPI-3.0 Registers summary table................................................. 56

Changes from Revision A (February 2014) to Revision B                                           Page

Changed the device status from Product Preview to Production Data .................................................................................. 1

2  Submit Documentation Feedback                                                                        Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

5 Pin Configuration and Functions                                                                        SLAS989C JANUARY 2014 REVISED JULY 2015

                                                                                     NKE Package
                                                                        68-Pin VQFN With Thermal Pad

                                                                                        Top View

               68 VBG
                    67 DNC
                         66 RSV
                               65 VA12
                                    64 Tdiode+
                                         63 Tdiode
                                               62 VA19
                                                    61 RSV2
                                                         60 VA19
                                                               59 SCSb
                                                                    58 SCLK
                                                                         57 SDI
                                                                               56 SDO
                                                                                    55 VD12
                                                                                         54 DS7+/NCO_2b
                                                                                               53 DS7-/NCO_2a
                                                                                                    52 VD12

   RBIAS+ 1                                                                                                    51 DS6+/NCO_1b
   RBIAS 2                                                                                                    50 DS6/NCO_1a
                                                                                                               49 VD12
    VCMO 3                                                                                                     48 DS5+/NCO_0b
      VA19 4                                                                                                   47 DS5/NCO_0a
     VNEG 5                                                                                                    46 VD12
      VA12 6                                                                                                   45 DS4+
      VA19 7                                                                                                   44 DS4
       VIN+ 8                                                                                                  43 VD12
       VIN 9                                                                                                  42 DS3+
      VA19 10                                                                                                  41 DS3
      VA12 11                                                                                                  40 VD12
     VNEG 12                                                                                                   39 DS2+
      VA19 13                                                                                                  38 DS2
      VA12 14                                                                                                  37 VD12
                                                                                                               36 DS1+
DEVCLK+ 15                                                                                                     35 DS1
DEVCLK 16

      VA12 17

               VA12 18
                    SYSREF+ 19
                         SYSREF 20

                               VA12 21
                                    SYNC~+/TMST+ 22
                                         SYNC~/TMST 23

                                               VA19 24
                                                    OR_T0 25
                                                         OR_T1 26

                                                               VA19 27
                                                                    VD12 28
                                                                         VNEG_OUT 29
                                                                               SYNC~ 30
                                                                                    VD12 31
                                                                                         DS0 32
                                                                                               DS0+ 33
                                                                                                    VD12 34

DNC = Make no external connection

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  3
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                          www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

         PIN             EQUIVALENT CIRCUIT                      Pin Functions                     DESCRIPTION
                             VA19
NAME          NO.                                             TYPE

ANALOG

RBIAS+        1

                                                                       External Bias Resistor Connections

                                                                       External bias resistor terminals. A 3.3 k (0.1%) resistor should be connected

                                                      VBIAS   I/O      between RBIAS+ and RBIAS. The RBIAS resistor is used as a reference for
                                                                       internal circuits which affect the linearity of the converter. The value and precision
RBIAS        2
                                                                       of this resistor should not be compromised. These pins must be isolated from all

                                                                       other signals and grounds.

                         GND

TDIODE       63         Tdiode+
TDIODE+
VBG           64         Tdiode                              Passive  Temperature Diode
VCMO                                                                   These pins are the positive (anode) and negative (cathode) diode connections for
VIN+                                                                   die temperature measurements. Leave these pins unconnected if they are not
                                                                       used. See the Built-In Temperature Monitor Diode section for more details.
VIN
                                   VA19                                Bandgap Output Voltage
              68
                                                              O        This pin is capable of sourcing or sinking 100 A and can drive a load up to 80 pF.
                                                                       Leave this pin unconnected if it is not used in the application. See the The

                                                                       Reference Voltage section for more details.

                                                      VCM              Common Mode Voltage

                                                                       The voltage output at this pin must be the common-mode input voltage at the VIN+

              3                                               O        and VIN pins when DC coupling is used. This pin is capable of sourcing or sinking

                                                                       100 A and can drive a load up to 80 pF. Leave this pin unconnected if it is not

                                                                       used in the application.

                         GND

              8          VA19

                   VIN+                         To T&H+

                                         LPEAK

                         GND

                                         50     20 k                   Signal Input
                                         50                            The differential full-scale input range is determined by the full-scale voltage adjust
                                                         VCM  I        register. An internal peaking inductor (LPEAK) of 5 nH is included for parasitic

              9                                                        compensation.

                         VA19            LPEAK

                   VIN                         To T&H

                         GND

4       Submit Documentation Feedback                                                                                   Copyright 20142015, Texas Instruments Incorporated
                                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                   ADC12J4000

                                                                                                              SLAS989C JANUARY 2014 REVISED JULY 2015

                                                                          Pin Functions (continued)

              PIN                 EQUIVALENT CIRCUIT                         TYPE                             DESCRIPTION
NAME               NO.
DATA
DS0               32                                               VA19
DS0+
DS1                                  VD12
DS1+
DS2               33
DS2+
DS3               35
DS3+
DS4               36                                         50
        +        Data
DS4+
DS5/NCO_0         38                                                        O     CML These pins are the high-speed serialized-data outputs with user-configurable
DS5+/NCO_0                                                                         pre-emphasis. These outputs must always be terminated with a 100- differential
DS6-/NCO_1         39                                         50
        
DS6+/NCO_1
DS7-/NCO_2         41                                                              resistor at the receiver.

DS7+/NCO_2         42

                                                         GND

                   44

                   45

                   47

                   48                                               VA19                 Data

                   50      VD12                                                        DS5/NCO_0, DS5+/NCO_0, DS6/NCO_1, DS6+/NCO_1,
                                                                                       DS7/NCO_2 and DS7+/NCO_2: When decimation is enabled, these
                   51                                                     +            pins become LVCMOS inputs and allow the host device to select the
                                                                             O/I specific NCO frequency or phase accumulator that is active. In this mode
                                                              50
                     the positive (+) and negative () pins should be connected together and
                                                                                       both driven. An acceptable alternative is to let one of the pair float while
                   53                                                                  the other pin is driven. Connect these inputs to GND if they are not used
                                                                                       in the application.
                                                              50
        

                       OE

                   54

                                            GND

GROUND, RESERVED, DNC

DNC                67                                                        --    Do Not Connect
                                                                                   Do not connect DNC to any circuitry, power, or ground signals.

                                            VA19                                   Reserved

RSV                66                                                        --    Connect to Ground or Leave Unconnected: This reserved pin is a logic input for
                                                                                   possible future device versions. It is recommended to connect this pin to ground.

                                                                                   Floating this pin is also permissible.

RSV2               61                                                        --    Reserved
                                                                                   Connect to Ground Connect this reserved input pin to ground for proper operation.

                                            GND                                    Ground (GND)
                                                 VA19
                                                                                   The exposed pad on the bottom of the package is the ground return for all supplies.

Thermal Pad                                                                  --    This pad must be connected with multiple vias to the printed circuit board (PCB)
                                                                                   ground planes to ensure proper electrical and thermal performance.

                                                                                   The exposed center pad on the bottom of the package must be thermally and

                                                                                   electrically connected (soldered) to a ground plane to ensure rated performance.

LVCMOS

OR_T0              25

                                                                                   Over-Range

OR_T1              26                                                        O     Over-range detection status for T0 and T1 thresholds. Leave these pins

                                                                                   unconnected if they are not used in the application.

                                                              GND

Copyright 20142015, Texas Instruments Incorporated                                                                      Submit Documentation Feedback              5
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                     www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

                                             Pin Functions (continued)

         PIN        EQUIVALENT CIRCUIT           TYPE                                   DESCRIPTION
                           VA19
NAME          NO.
                            GND
                                 VA19                  Serial Interface Clock

SCLK          58                                 I     This pin functions as the serial-interface clock input which clocks the serial data in
                                                       and out. The Using the Serial Interface section describes the serial interface in

                                                       more detail.

                                                       Serial Data In

SDI           57                                 I     This pin functions as the serial-interface data input. The Using the Serial Interface

                                                       section describes the serial interface in more detail.

                                                       SYNC~

                                                       This pin provides the JESD204B-required synchronizing request input. A logic-low

SYNC~         30                                 I     applied to this input initiates a lane alignment sequence. The choice of LVCMOS or

                                                       differential SYNC~ is selected through bit 6 of the configuration register 0x202h.

                                                       Connect this input to GND or VA19 if differential SYNC~ input is used.

                                                       Serial Chip Select (active low)

SCS           59                                 I     This pin functions as the serial-interface chip select. The Using the Serial Interface

                                                       section describes the serial interface in more detail.

                                                       Serial Data Out

SDO           56                                 O     This pin functions as the serial-interface data output. The Using the Serial Interface

                                                       section describes the serial interface in more detail.

                          GND

DIFFERENTIAL INPUT

DEVCLK+       15                                       Device Clock Input

DEVCLK       16                                 I     The differential device clock signal must be AC coupled to these pins. The input

                    VA19                               signal is sampled on the rising edge of CLK.

SYSREF+       19                                       SYSREF

                                                       The differential periodic waveform on these pins synchronizes the device per

SYSREF       20                                 I     JESD204B. If JESD204B subclass 1 synchronization is not required and these

                                                       inputs are not utilized they may be left unconnected. In that case ensure

                          50
                         SysRef_Rcvr_En=0 and SysRef_Pr_En=0.

SYNC~+/TMST+ 22     AGND    1 k
      V(CM_CLK)        SYNC~/TMST
                    VA19  50
                         This differential input provides the JESD204B-required synchronizing request input.
                                                       A differential logic-low applied to these inputs initiates a lane alignment sequence.

                                                       For differential SYNC~ usage, ensure that SYNC_DIFF_PD = 0 and

                                                       SYNC_DIFFSEL = 1.

SYNC~-/TMST 23                                  I     When the LVCMOS SYNC~ is selected these inputs can be used as the differential

                                                       TIMESTAMP input. For TMST usage, ensure that SYNC_DIFF_PD = 0,

                    AGND                               SYNC_DIFFSEL = 0, and TIME_STAMP_EN = 1. For additional information see
                                                       the Time Stamp section.

                                                       These inputs may be left unconnected if they are not used for either the SYNC~ or

                                                       TIMESTAMP functions.

6      Submit Documentation Feedback                                                                    Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                    Pin Functions (continued)                            SLAS989C JANUARY 2014 REVISED JULY 2015

       PIN                      EQUIVALENT CIRCUIT  TYPE                                                    DESCRIPTION

NAME        NO.

POWER

            6

            11

            14                                            Analog 1.2 V power supply pins

VA12        17                                      --    Bypass these pins to ground using one 10-F capacitor and two 1-F capacitors for

            18                                            bulk decoupling plus one 0.1-F capacitor per pin for individual decoupling.

            21

            65

            4

            7

            10

                            13                            Analog 1.9 V power supply pins
VA19
                                                    --    Bypass these pins to ground using one 10-F capacitor and two 1-F capacitors for
                            24
                                                          bulk decoupling plus one 0.1-F capacitor per pin for individual decoupling.

            27

            60

            62

            28

            31

            34

            37

                            40                            Digital 1.2 V power supply pins
VD12
                                                    --    Bypass these pins to ground using one 10-F capacitor and two 1-F capacitors for
                            43
                                                          bulk decoupling plus one 0.1-F capacitor per pin for individual decoupling.

            46

            49

            52

            55

            5                                             VNEG

                                                          These pins must be decoupled to ground with a 0.1-F ceramic capacitor near

VNEG                                                I     each pin. These power input pins must be connected to the VNEG_OUT pin with a
                            12
                                                          low resistance path. The connections must be isolated from any noisy digital

                                                          signals and must also be isolated from the analog input and clock input pins.

                                                          VNEG_OUT

                                                          The voltage on this output can range from 1V to +1V. This pin must be decoupled

VNEG_OUT    29                                      O     to ground with a 4.7-F, low ESL, low ESR multi-layer ceramic chip capacitor and

                                                          connected to the VNEG input pins. This voltage must be isolated from any noisy

                                                          digital signals, clocks, and the analog input.

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback      7
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                               www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

6 Specifications

6.1 Absolute Maximum Ratings

The soldering process must comply with TI's Reflow Temperature Profile specifications. Refer to www.ti.com/packaging.(1)(2)(3)

                                                                                                       MIN    MAX        UNIT

                    1.2-V supply                                   VA12, VD12                                 1.4        V

Supply voltage      1.9-V supply                                   VA19                                       2.2        V

                    1.2-V supply difference between VA12 and VD12                                      200   200        mV

Voltage             On any input pin (except VIN+ or VIN)                                             0.15  V(VA19) +  V
                                                                                                                0.15
                    On VIN+ or VIN
                    |(VIN+) (VIN)|(4)                                                               0      2          V

                                                                                                              2

Voltage difference  |(DEVCLK+) (DEVCLK)|                                                                   2
                    |(SYSREF+) (SYSREF)|                                                                                   V

                                                                                                              2

                    |(~SYNC+) (~SYNC)|                                                                     1

                    On VIN+, VIN, with proper input common mode maintained. FIN  3 GHz,                      11.07
                    Z(SOURCE) = 100 , Input_Clamp_EN = 0 or 1
RF input power, PI                                                                                            14.95      dBm
                    On VIN+, VIN, with proper input common mode maintained. FIN = 1 GHz,
                    Z(SOURCE) = 100 , Input_Clamp_EN = 1                                                      20.97

                    On VIN+, VIN, with proper input common mode maintained. FIN  100 MHz,             25    25         mA
                    Z(SOURCE) = 100 , Input_Clamp_EN = 1

                    At any pin other than VIN+ or VIN(5)

Input current       VIN+ or VIN                                                                       50    50         mA DC

                    Package(5) (sum of absolute value of all currents forced in or out, not including         100        mA
                    power supply current)

Junction            Power applied. Verified by High Temperature Operation Life testing to 1000         40    150        C
temperature, TJ     hours.

Storage temperature, Tstg                                                                              65    150        C

(1) Reflow temperature profiles are different for lead-free and non-lead-free packages.
(2) Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress ratings

      only, and functional operation of the device at these or any other conditions beyond those indicated under Recommended Operating
      Conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.
(3) If Military/Aerospace specified devices are required, please contact the Texas Instruments Sales Office/Distributors for availability and
      specifications.
(4) The analog inputs are protected as in the following circuit. Input-voltage magnitudes beyond the Absolute Maximum Ratings may
      damage this device.

                                VA19

   I/O                     To Internal
                            Circuitry

                                GND

(5) When the input voltage at any pin (other than VIN+ or VIN) exceeds the power supply limits (that is, less than GND or greater than
      VA19), the current at that pin must be limited to 25 mA. The 100-mA maximum package input current rating limits the number of pins
      that can safely exceed the power supplies. This limit is not placed upon the power pins or thermal pad (GND).

8  Submit Documentation Feedback                                                                        Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                               ADC12J4000

                                                                                                          SLAS989C JANUARY 2014 REVISED JULY 2015

6.2 ESD Ratings

V(ESD)    Electrostatic discharge        Human body model (HBM), per ANSI/ESDA/JEDEC JS-001, all pins(1)                               VALUE        UNIT
                                         Charged device model (CDM), per JEDEC specification JESD22-C101, all                          2000          V
                                         pins (2)
                                                                                                                                        500

(1) JEDEC document JEP155 states that 500-V HBM allows safe manufacturing with a standard ESD control process.
(2) JEDEC document JEP157 states that 250-V CDM allows safe manufacturing with a standard ESD control process.

6.3 Recommended Operating Conditions

All voltages are measured with respect to GND = 0 V, unless otherwise specified.

                                                                                                          MIN                               MAX     UNIT
                                                                                                                                             1.26     V
VDD         Supply voltage               1.2-V supply: VA12, VD12                                         1.14                                        V
                                                                                                                                                 2
                                         1.9-V supply: VA19                                               1.8                 1.9 supply  1.2         V

            Supply sequence (power-up and power-down)                                                                                     supply      V
                                                                                                                               V(VCMO) + 0.15         V
VCMI        Analog input common mode voltage                                                             V(VCMO) 0.15                               V
            VIN+, VIN voltage (maintaining common mode)                                                                   0              V(VA19)   VPP
VID(CLK)    DEVCLK, SYSREF, ~SYNC pin voltage range                                                                     0              V(VA19)     V
VCM(CLK)    Differential DEVCLK, SYSREF, ~SYNC amplitude                                                                                          C
TA          SYSREF, ~SYNC Common Mode                                                                                 0.4                      2   C
TJ          Ambient temperature                                                                                       0.64                     1.1
            Junction temperature                                                                                       40                      85
                                                                                                                                              135

6.4 Thermal Information

                                         THERMAL METRIC(1)                                                                    ADC12J4000            UNIT
                                                                                                                              NKE (VQFN)

                                                                                                                              68 PINS

RJA         Thermal resistance, junction-to-ambient                                                                           19.8                  C/W
RJCbot      Thermal resistance, junction-to-case (bottom)
JB          Characterization parameter, junction-to-board                                                                     2.7                   C/W

                                                                                                                              9.1                   C/W

(1) For more information about traditional and new thermal metrics, see the Semiconductor and IC Package Thermal Metrics application
      report, SPRA953.

6.5 Electrical Characteristics

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN full scale range at default

setting (725 mVPP), VIN = 1 dBFS, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty

cycle, R(RBIAS) = 3.3 k 0.1%, after a foreground (FG) mode calibration with timing calibration enabled. Typical values are at
TA = 25C.(1)(2)

            PARAMETER                                               TEST CONDITIONS                                           MIN      TYP          MAX UNIT

DYNAMIC PERFORMANCE CHARACTERISTICS

RES         ADC core resolution          Resolution with no missing codes                                                                 12        bits

INL         Integral non-linearity       TA = 25C                                                                                         2
DNL         Differential non-linearity   TA = TMIN to TMAX                                                                                                             LSB
Peak NPR    Peak noise power ratio       TA = 25C
                                         TA = TMIN to TMAX                                                                                 3
                                         500-kHz tone spacing from 1 MHz to S / 2-1 MHz, DDC bypass mode
                                         25-MHz wide notch at 320 MHz                                                                  0.25
                                                                                                                                                                       LSB

                                                                                                                                        0.3

                                                                                                                                          46        dB

IMD3        Third-order intermodulation  F1 = 2110 MHz at -13 dBFS                                                                     64          dBc
            distortion                   F2 = 2170 MHz at -13 dBFS

(1) To ensure accuracy, the VA19, VA12, and VD12 pins are required to be well bypassed. Each supply pin must be decoupled with one or

      more bypass capacitors.

(2) Interleave related fixed frequency spurs at S / 4 and S / 2 are excluded from all SNR, SINAD, ENOB and SFDR specifications. The
      magnitude of these spurs is provided separately.

Copyright 20142015, Texas Instruments Incorporated                                                     Submit Documentation Feedback                                     9
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                                       www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Electrical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN full scale range at default

setting (725 mVPP), VIN = 1 dBFS, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty

cycle, R(RBIAS) = 3.3 k 0.1%, after a foreground (FG) mode calibration with timing calibration enabled. Typical values are at
TA = 25C.(1)(2)

        PARAMETER                              TEST CONDITIONS                                                              MIN  TYP             MAX UNIT

DDC BYPASS Mode

                                         FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode                                                      55
                                                                                                                                           54.8
                                                                                    TA = 25C                               52.5
                                                                                                                                           53.9
        Signal-to-noise ratio,           FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                        49.4
        integrated across entire                                                                                                           51.2
SNR1    Nyquist bandwidth                mode                                       TA = 25C, calibration = BG                            48.7  dBFS
SNR2    Input frequency-dependent                                                                                                                dBFS
SINAD1  interleaving spurs included                                                 TA = TMIN to TMAX, calibration = BG                      55  dBFS
SINAD2                                                                                                                        53                 dBFS
ENOB1   Signal-to-noise ratio,           FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode                                                          Bits
ENOB2   integrated across entire                                                                                                             55   Bits
SFDR1   Nyquist bandwidth                FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode                                      53                 dBFS
SFDR2   Input frequency-dependent                                                                                                                dBFS
        interleaving spurs excluded                                                 TA = 25C(3)                                           54.8
                                                                                                                                           54.7
        Signal-to-noise and distortion   FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX(3)                     52.3
        ratio, integrated across entire                                                                                                    53.8
        Nyquist bandwidth                mode                                       TA = 25C, calibration = BG(3)          49.2
        Input frequency-dependent                                                                                                          51.1
        interleaving spurs included                                                 TA = TMIN to TMAX, calibration = BG(3)                 48.7
                                                                                                                                           54.9
        Signal-to-noise and distortion   FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode                                     52.7
        ratio, integrated across DDC                                                                                                       54.9
        output bandwidth                                                            TA = 25C                               52.7
        Input frequency-dependent
        interleaving spurs excluded      FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                                        8.8
                                                                                                                                            8.8
        Effective number of bits,        mode                                       TA = 25C, calibration = BG              8.4
        integrated across entire                                                                                                            8.7
        Nyquist bandwidth                                                           TA = TMIN to TMAX, calibration = BG      7.9
        Input frequency-dependent                                                                                                           8.2
        interleaving spurs included      FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode                                                    7.8
                                                                                                                                            8.8
        Effective number of bits,        FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode                                     8.5
        integrated across entire                                                                                                            8.8
        Nyquist bandwidth                                                           TA = 25C(3)                             8.5
        Input frequency-dependent                                                                                                          67.4
        interleaving spurs excluded      FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX(3)                                    70.7
                                                                                                                              60
        Spurious-free dynamic range      mode                                       TA = 25C, calibration = BG(3)                         63.4
        Input frequency-dependent                                                                                           51.8
        interleaving spurs included                                                 TA = TMIN to TMAX, calibration = BG(3)                 59.8
                                                                                                                                           57.2
        Spurious-free dynamic range      FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode                                                      73
        Input frequency-dependent                                                                                           61.6
        interleaving spurs excluded                                                 TA = 25C                                                74

                                         FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                        62.8

                                         mode                                       TA = 25C, calibration = BG

                                                                                    TA = TMIN to TMAX, calibration = BG

                                         FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode

                                         FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode

                                                                                    TA = 25C(3)

                                         FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX(3)

                                         mode                                       TA = 25C, calibration = BG(3)

                                                                                    TA = TMIN to TMAX, calibration = BG(3)

                                         FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode

                                                                                    TA = 25C

                                         FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX

                                         mode                                       TA = 25C, calibration = BG

                                                                                    TA = TMIN to TMAX, calibration = BG

                                         FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode

                                         FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode

                                                                                    TA = 25C(3)

                                         FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass  TA = TMIN to TMAX(3)
                                         mode
                                                                                    TA = 25C, calibration = BG(3)

                                                                                    TA = TMIN to TMAX, calibration = BG
                                                                                    (3)mode

(3) Interleave related spurs at S / 2 FIN, S / 4 + FIN and S / 4 FIN are excluded from these performance calculations. The magnitude
      of these spurs is provided separately.

10      Submit Documentation Feedback                                                                     Copyright 20142015, Texas Instruments Incorporated

                                               Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

Electrical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN full scale range at default

setting (725 mVPP), VIN = 1 dBFS, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty

cycle, R(RBIAS) = 3.3 k 0.1%, after a foreground (FG) mode calibration with timing calibration enabled. Typical values are at
TA = 25C.(1)(2)

            PARAMETER                                          TEST CONDITIONS                           MIN  TYP      MAX UNIT

                                           FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode                         75
                                                                                                                  76
                                                               TA = 25C
                                                                                                                  68
            Interleaving offset spur at   FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                 60
            sampling rate                                                                                         75             dBFS
S/2                                        mode                TA = 25C, calibration = BG                        75
S/4         Interleaving offset spur at                                                                          68  55
S/2 FIN   sampling rate                                      TA = TMIN to TMAX, calibration = BG                70
S/4 + FIN
S/4 FIN   Interleaving offset spur at   FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode                        61
THD         sampling rate input
            frequency                      FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode                        68
HD2         Interleaving offset spur at                                                                          68
            sampling rate + input          FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode                         77
HD3         frequency
NSD         Interleaving offset spur at                       TA = 25C                                          70
            sampling rate input
            frequency                      FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX            74    55
                                                                                                                       47.4
            Total harmonic distortion      mode                TA = 25C, calibration = BG                        66                   dBFS

            Second harmonic distortion                         TA = TMIN to TMAX, calibration = BG                76

            Third harmonic distortion      FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode                        67

                                           FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode                        72
                                                                                                                  70
                                                               TA = 25C
                                                                                                                  72
                                           FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                 61.7
                                                                                                                  68
                                           mode                                                                   74                   dBFS
                                                                                                                  85
                                                               TA = 25C, calibration = BG                        80

                                                               TA = TMIN to TMAX, calibration = BG                80  51.9

                                                               TA = 25C                                          71
                                                                                                                  79
                                           FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX            73  60
                                                                                                                  75             dBFS
                                           mode                TA = 25C, calibration = BG
                                                                                                                  80  52
                                                               TA = TMIN to TMAX, calibration = BG
                                                                                                                  74
                                                               TA = 25C                                          76
                                                                                                                149
                                           FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX        150.8   60.4
                                                                                                              147.8
                                           mode                                                               149.6                    dBFS

                                                               TA = 25C, calibration = BG

                                                               TA = TMIN to TMAX, calibration = BG                     53.3

                                           FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode

                                                               TA = 25C

                                           FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                 60
                                                                                                                                  dBFS
                                           mode                TA = 25C, calibration = BG
                                                                                                                       60
                                                               TA = TMIN to TMAX, calibration = BG

                                           FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode

                                           FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode

                                           FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode

                                                               TA = 25C

                                           FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                   62
                                                                                                                       62.5
                                           mode                TA = 25C, calibration = BG                                              dBFS

                                                               TA = TMIN to TMAX, calibration = BG

                                           FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode

                                           FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode

                                           FIN = 350 MHz, 1 dBFS, 12-bit DDC bypass mode

                                                               TA = 25C

                                           FIN = 600 MHz, 1 dBFS, 12-bit DDC bypass TA = TMIN to TMAX                   61
                                                                                                                       61.7
                                           mode                TA = 25C, calibration = BG                                              dBFS

                                                               TA = TMIN to TMAX, calibration = BG

                                           FIN = 1500 MHz, 1 dBFS, 12-bit DDC bypass mode

                                           FIN = 2400 MHz, 1 dBFS, 12-bit DDC bypass mode

            Noise spectral density,                            50- AC-coupled terminated input                                          dBFS/Hz
            average NSD across Nyquist 12-bit DDC bypass mode  FIN = 600 MHz, 1 dBFS                                                   dBm/Hz
            bandwidth                                                                                                                   dBFS/Hz
                                                                                                                                        dBm/Hz

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback        11
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Electrical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN full scale range at default

setting (725 mVPP), VIN = 1 dBFS, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty

cycle, R(RBIAS) = 3.3 k 0.1%, after a foreground (FG) mode calibration with timing calibration enabled. Typical values are at
TA = 25C.(1)(2)

           PARAMETER                             TEST CONDITIONS                                               MIN  TYP   MAX UNIT

DECIMATE-BY-8 MODE

           Signal-to-noise ratio,          FIN = 600 MHz, 1 dBFS, decimate-by-8                                    63
           integrated across DDC output    mode
SNR1       bandwidth                                                                         Calibration = BG       61.6       dBFS
SNR2       Interleaving spurs included
                                           FIN = 2400 MHz, 1 dBFS, decimate-by-8 mode                              54.6

           Signal-to-noise ratio,                                                                                   63.3
           integrated across DDC output
           bandwidth                       FIN = 600 MHz, 1 dBFS, decimate-by-8             Calibration = BG                                     dBFS
           Interleaving spurs excluded     mode (3)                                                                 63.3

           Signal-to-noise and distortion  FIN = 600 MHz, 1 dBFS, Decimate-by-8                                    63
           ratio, integrated across DDC    mode
SINAD1     output bandwidth                                                                  Calibration = BG       61.6       dBFS
SINAD2     Interleaving spurs included
                                           FIN = 2400 MHz, 1 dBFS, decimate-by-8 mode                              54.6
           Signal-to-noise and distortion
           ratio, integrated across DDC                                                                             63.3
           output bandwidth
           Interleaving spurs excluded     FIN = 600 MHz, 1 dBFS, decimate-by-8             Calibration = BG                                     dBFS
                                           mode (3)                                                                 63.3

           Effective number of bits,       FIN = 600 MHz, 1 dBFS, decimate-by-8                                    10.2
           integrated across DDC output    mode
ENOB1      bandwidth                                                                         Calibration = BG       10.0       Bits
ENOB2      Interleaving spurs included
                                           FIN = 2400 MHz, 1 dBFS, decimate-by-8 mode                              8.8

           Effective number of bits,                                                                                10.2
           integrated across DDC output
           bandwidth                       FIN = 600 MHz, 1 dBFS, decimate-by-8             Calibration = BG                                      Bits
           Interleaving spurs excluded     mode(5)                                                                  10.2

SFDR1      Spurious-free dynamic range FIN = 600 MHz, 1 dBFS, decimate-by-8                                        74.9
           Interleaving Spurs Included mode                                                                                                       dBFS
                                                                                             Calibration = BG
                                                                                                                    68.3

SFDR2      Spurious-free dynamic range FIN = 600 MHz, 1 dBFS, decimate-by-8                                        77.8
           Interleaving spurs excluded mode(5)                                                                                                    dBFS
                                                                                             Calibration = BG
                                                                                                                    77.8

S/2        Interleaving offset spur at FIN = 600 MHz, 1 dBFS, decimate-by-8                                      73
           sampling rate(4)                                                                                                                      dBFS
                                           mode                                              Calibration = BG
                                                                                                                    72

S/4        Interleaving offset spur at FIN = 600 MHz, 1 dBFS, decimate-by-8                                      70
           sampling rate(4)                                                                                                                      dBFS
                                           mode                                              Calibration = BG
                                                                                                                    66

S/2 FIN  Interleaving spur at           FIN = 600 MHz, 1 dBFS, decimate-by-8             Calibration = BG       76
                                           mode
           sampling rate input                                                                                                                 dBFS
           frequency(4)                                                                                             67

S/4 + FIN  Interleaving spur at           FIN = 600 MHz, 1 dBFS, decimate-by-8             Calibration = BG       72
                                           mode
           sampling rate + input                                                                                                                 dBFS
           frequency(4)                                                                                             64

S/4 FIN  Interleaving spur at           FIN = 600 MHz, 1 dBFS, decimate-by-8             Calibration = BG       74
                                           mode
           sampling rate input                                                                                                                 dBFS
           frequency(4)                                                                                             67

                                           FIN = 600 MHz, 1 dBFS, decimate-by-8                                    70
                                           mode
THD        Total harmonic distortion(6)                                                      Calibration = BG       72        dBFS

                                           FIN = 2400 MHz, 1 dBFS, decimate-by-8 mode                              71

                                                      FIN = 600 MHz, 1 dBFS, decimate-by-8                         80
           Second harmonic distortion(6) mode
HD2                                                                                          Calibration = BG       79        dBFS

                                           FIN = 2400 MHz, 1 dBFS, decimate-by-8 mode                              78

                                           FIN = 600 MHz, 1 dBFS, decimate-by-8                                    74
                                           mode
HD3        Third harmonic distortion(6)                                                      Calibration = BG       80        dBFS

                                           FIN = 2400 MHz, 1 dBFS, decimate-by-8 mode                              -77

DDC CHARACTERISTICS

           Alias protection(5)                                                                                 80              dB

           Alias protected bandwidth(5)                                                                        80                  % of
                                                                                                                               output BW

SFDR-DDC   Spurious-free dynamic range                                                                         100             dB
           of digital down-converter(5)

           Implementation loss(5)                                                                                         0.5  dB

(4) Magnitude of reported tones in output spectrum of ADC core. This tone will only be present in the DDC output for specific Decimation
      and NCO settings. Careful frequency planning can be used to intentionally place unwanted tones outside the DDC output spectrum.

(5) This parameter is specified by design and is not tested in production.

12         Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated

                                                 Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                        ADC12J4000

                                                                                                                   SLAS989C JANUARY 2014 REVISED JULY 2015

Electrical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN full scale range at default

setting (725 mVPP), VIN = 1 dBFS, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty

cycle, R(RBIAS) = 3.3 k 0.1%, after a foreground (FG) mode calibration with timing calibration enabled. Typical values are at
TA = 25C.(1)(2)

              PARAMETER                                                     TEST CONDITIONS                        MIN    TYP         MAX UNIT

ANALOG INPUT CHARACTERISTICS

                                              Minimum FSR setting(6)                                                      500
                                              Default FSR setting, TA = TMIN to TMAX
VID(VIN)      Full-scale analog-differential  Maximum FSR setting(6)                                               650    725         800         mVPP
              input range

                                                                                                                          950

              Analog input capacitance(5)     Differential                                                                0.05                    pF
                                              Each input pin to ground
CI(VIN)                                                                                                                   1.5                     pF

RID(VIN)      Differential input resistance                                                                        80     95          110         
FPBW          Full power bandwidth
                                              3 dB -- calibration = BG                                                   2.8
                                              3 dB -- calibration = FG
                                                                                                                                                  GHz

                                                                                                                          3.2

                                              DC to 2 GHz                                                                 1.2

              Gain flatness                   2 GHz to 4 GHz                                                              3.8
                                              DC to 2 GHz -- calibration = BG                                                                           dB

                                                                                                                          1.5

                                              2 GHz to 4 GHz -- calibration = BG                                          4.5

ANALOG OUTPUT CHARACTERISTICS (VCMO, VBG)

V(VCMO)       Common-mode output              I(VCMO) = 100 A, TA = 25C                                         1.185  1.225                        V
TCVO(VCMO)    voltage                         I(VCMO) = 100 A, TA = TMIN to TMAX                                           -21      1.265

              Common-mode output-             TA = TMIN to TMAX                                                                                   ppm/C
              voltage temperature
              coefficient

C(LOAD_VCMO)  Maximum VCMO output load                                                                                                80          pF
              capacitance

VO(BG)        Bandgap reference output        I(BG) = 100 A, TA = 25C                                           1.195  1.248                    V
TCVref(BG)    voltage                                                                                                          0      1.3
C(LOAD_BG)                                    I(BG) = 100 A, TA = TMIN to TMAX
              Bandgap reference voltage                                                                                                        ppm/C
              temperature coefficient         TA = TMIN to TMAX,
                                              I(BG) = 100 A
              Maximum bandgap reference
              output load capacitance                                                                                                 80          pF

TEMPERATURE DIODE CHARACTERISTICS

                                              Offset voltage (approx. 0.77 V) varies with  100-A forward current         1.6                    mV/C
                                              process and must be measured for each        Device active
V(TDIODE)     Temperature diode voltage       part. Offset measurement should be done
              slope                           with PowerDown=1 to minimize device self-    100-A forward current
                                              heating.                                     Device in power-down
                                                                                                                          1.6                    mV/C

CLOCK INPUT CHARACTERISTICS (DEVCLK, SYSREF, SYNC~/TMST)

                                              Sine wave clock, TA = TMIN to TMAX                                   0.4    0.6         2           VPP
                                              Square wave clock, TA = TMIN to TMAX
VID(CLK)      Differential clock input level  VI = 0 or VI = VA                                                    0.4    0.6         2           VPP
II(CLK)       Input current                   Differential
CI(CLK)       Input capacitance(5)            Each input to ground                                                        1                      A

                                                                                                                          0.02                    pF

                                                                                                                          1                       pF

                                              TA = 25C                                                                           95              
                                              TA = TMIN to TMAX                                                    80
RID(CLK)      Differential input resistance

                                                                                                                                      110         

CML OUTPUT CHARACTERISTICS (DS0DS7)

                                              Assumes ideal 100- load

VOD           Differential output voltage     Measured differentially                                              280    305         330 mV peak

                                              Default pre-emphasis setting

VO(ofs)       Output offset voltage                                                                                       0.6                     V
IOS           Output short-circuit current
                                              Output+ and output shorted together                                        6
                                              Output+ or output shorted to 0 V                                                                        mA

                                                                                                                          12

ZOD           Differential output impedance                                                                               100                     

LVCMOS INPUT CHARACTERISTICS (SDI, SCLK, SCS, SYNC~)

VIH           Logic high input voltage        See (6)                                                              0.83                           V

VIL           Logic low input voltage         See (6)                                                                                 0.4         V

CI            Input capacitance(5)(7)         Each input to ground                                                        1                       pF

(6) This parameter is specified by design, characterization, or both and is not tested in production.
(7) The digital control pin capacitances are die capacitances only and is in addition to package and bond-wire capacitance of approximately

      0.4 pF.

Copyright 20142015, Texas Instruments Incorporated                                                              Submit Documentation Feedback            13

                                                                 Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                  www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Electrical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN full scale range at default

setting (725 mVPP), VIN = 1 dBFS, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty

cycle, R(RBIAS) = 3.3 k 0.1%, after a foreground (FG) mode calibration with timing calibration enabled. Typical values are at
TA = 25C.(1)(2)

          PARAMETER                                       TEST CONDITIONS                           MIN   TYP               MAX UNIT

LVCMOS OUTPUT CHARACTERISTICS (SDO, OR_T0, OR_T1)

VOH       CMOS H level output           IOH = 400 A(6)                                            1.65        1.9               V
                                        IOH = 400 A(6)
VOL       CMOS L level output                                                                             0.01              0.15  V

POWER SUPPLY CHARACTERISTICS

                                        PD = 0, calibration = FG, bypass DDC                                    461         500

I(VA19)   Analog 1.9-V supply current   PD = 0, calibration = BG, bypass DDC                                    560         600   mA
                                        PD = 0, calibration = BG, decimate by 8, DDR = 0, P54 = 1
                                                                                                                560         607

                                        PD = 0, calibration = FG, bypass DDC                                    320         385

I(VA12)   Analog 1.2-V supply current   PD = 0, calibration = BG, bypass DDC                                    364         420   mA
                                        PD = 0, calibration = BG, decimate by 8, DDR = 0, P54 = 1
                                                                                                                377         428

                                        PD = 0, calibration = FG, bypass DDC                                    445         710

I(VD12)   Digital 1.2-V supply current  PD = 0, calibration = BG, bypass DDC                                    458         732   mA
                                        PD = 0, calibration = BG, decimate by 8, DDR = 0, P54 = 1
                                                                                                                541         826

                                        PD = 0, calibration = FG, bypass DDC                                    1.8         2.26

                                        PD = 0, calibration = BG, bypass DDC                              2.05              2.52  W

PC        Power consumption

                                        PD = 0, calibration = BG, decimate by 8, DDR = 0, P54 = 1         2.17              2.66

                                        PD = 1                                                            < 50                    mW

6.6 Timing Requirements

                                                                                                    MIN NOM MAX                    UNIT
                                                                                                                                    GHz
DEVICE (SAMPLING) CLOCK                                                                                                              ns
                                                                                                                                  ps RMS
(DEVCLK)  Input DEVCLK frequency                          Sampling rate is equal to clock input     1                    4        t(DEVCLK)
td(A)     Sampling (aperture) delay                       Input CLK transition to sampling instant
t(AJ)     Aperture jitter                                                                                 0.64                    t(DEVCLK)
t(LAT)    ADC core latency(1)                             Decimation = 1, DDR = 1, P54 = 0
                                                          Decimation = 4, DDR = 1, P54 = 0                0.1
                                                          Decimation = 4, DDR = 1, P54 = 1
                                                          Decimation = 8, DDR = 0, P54 = 0                64
                                                          Decimation = 8, DDR = 0, P54 = 1
                                                          Decimation = 8, DDR = 1, P54 = 0                292
                                                          Decimation = 8, DDR = 1, P54 = 1
                                                          Decimation = 10, DDR = 0, P54 = 0               284
                                                          Decimation = 10, DDR = 1, P54 = 0
                                                          Decimation = 16, DDR = 0, P54 = 0               384
                                                          Decimation = 16, DDR = 0, P54 = 1
                                                          Decimation = 16, DDR = 1, P54 = 0               368
                                                          Decimation = 16, DDR = 1, P54 = 1
                                                          Decimation = 20, DDR = 0, P54 = 0               392
                                                          Decimation = 20, DDR = 1, P54 = 0
                                                          Decimation = 32, DDR = 0, P54 = 0               368
                                                          Decimation = 32, DDR = 0, P54 = 1
                                                          Decimation = 32, DDR = 1, P54 = 0               386

                                                                                                          386

t(LAT_DDC) ADC core and DDC latency(1)                                                                    608

                                                                                                          560

                                                                                                          608

                                                                                                          560

                                                                                                          568

                                                                                                          568

                                                                                                          1044

                                                                                                          948

                                                                                                          1044

(1) Unless otherwise specified, delays quoted are exact un-rounded functional delays (assuming zero propagation delay).

14       Submit Documentation Feedback                                                                               Copyright 20142015, Texas Instruments Incorporated
                                                          Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                   ADC12J4000

                                                                                                              SLAS989C JANUARY 2014 REVISED JULY 2015

Timing Requirements (continued)

                                                                                                              MIN NOM MAX     UNIT

JESD204B INTERFACE LINK TIMING CHARACTERISTICS (REFER TO Figure 1)

td(LMFC)    SYSREF to LMFC delay                         All decimation modes                                 40              t(DEVCLK)

            Functional delay between SYSREF

            assertion latched and LMFC frame
            boundary (1)

td(TX)      LMFC to frame boundary delay - DDC           Decimation = 1, DDR = 1, P54 = 0                             52.7      t(DEVCLK)

            bypass mode                                                                                               52.7      t(DEVCLK)
                                                                                                                      43.9
            Functional delay from LMFC frame boundary                                                                 60.7      t(DEVCLK)
                                                                                                                      51.5    Frame clock
            to beginning of next multi-frame in                                                                       52.7
            transmitted data.(2)                                                                                      43.9        cycles
                                                                                                                      60.7      t(DEVCLK)
                                                         Decimation = 4, DDR = 1, P54 = 0                             52.7    Multi-frame
                                                                                                                      60.7    clock cycles
                                                         Decimation = 4, DDR = 1, P54 = 1                             51.5
                                                                                                                      52.7          ps
                                                         Decimation = 8, DDR = 0, P54 = 0                             43.9          ps
                                                                                                                      60.7      t(DEVCLK)
                                                         Decimation = 8, DDR = 0, P54 = 1                             52.7      t(DEVCLK)
                                                                                                                      60.7
                                                         Decimation = 8, DDR = 1, P54 = 0                             51.5      t(DEVCLK)
                                                                                                                      52.7
                                                         Decimation = 8, DDR = 1, P54 = 1
                                                                                                                         40
td(TX)      LMFC to frame boundary delay - decimation    Decimation = 10, DDR = 0, P54 = 0
                                                         Decimation = 10, DDR = 1, P54 = 0                               8
            modes                                        Decimation = 16, DDR = 0, P54 = 0
                                                         Decimation = 16, DDR = 0, P54 = 1                                 4
            Functional delay from LMFC frame boundary    Decimation = 16, DDR = 1, P54 = 0
                                                                                                                         40
            to beginning of next multi-frame in
            transmitted data(2)                                                                                            4

                                                         Decimation = 16, DDR = 1, P54 = 1                               40
                                                                                                                         40
                                                         Decimation = 20, DDR = 0, P54 = 0                    8
                                                                                                              8
                                                         Decimation = 20, DDR = 1, P54 = 0                        KF
                                                                                                                         10
                                                         Decimation = 32, DDR = 0, P54 = 0                        KF

                                                         Decimation = 32, DDR = 0, P54 = 1                                 8
                                                                                                                  KF
tsu(SYNC~-                                                                 Decimation = 32, DDR = 1, P54 = 0
                                                                                                                           5
F)          SYNC~ to LMFC setup time(3)                                                                           KF
            Required SYNC~ setup time relative to the internal LMFC boundary.
th(SYNC~-                                                                                                                  4
            SYNC~ to LMFC hold time(3)
F)          Required SYNC~ hold time relative to the internal LMFC boundary.

t(SYNC~)    SYNC~ assertion time
            Required SYNC~ assertion time before deassertion to initiate a link resynchronization.

td(LMFC) Delay from SYSREF sampled high by DEVCLK to internal LMFC boundary

t(ILA)      Duration of initial lane alignment sequence

SYSREF      Setup time SYSREF relative to DEVCLK rising edge(4)
tsu(SYS)    Hold time SYSREF relative to DEVCLK rising edge(4)
th(SYS)     SYSREF assertion duration after rising edge event.
t(PH_SYS)   SYSREF deassertion duration after falling edge event.
t(PL_SYS)

                                                         DDR = 0, P54 = 0

t(SYS)      Period SYSREF                               DDR = 0, P54 = 1
                                                         DDR = 1, P54 = 0

                                                         DDR = 1, P54 = 1

(2) The values given are functional delays only. Additional propagation delay of 0 to 3 clock cycles will be present.
(3) This parameter must be met to achieve deterministic alignment of the data frame and NCO phase to other similar devices. If this

      parameter is not met the device will still function correctly but will not be aligned to other devices.
(4) This parameter is specified by design, characterization, or both and is not tested in production.

Copyright 20142015, Texas Instruments Incorporated                                                         Submit Documentation Feedback  15
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                   www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Timing Requirements (continued)

                                                                                                      MIN NOM MAX            UNIT

SERIAL INTERFACE (REFER TO Figure 2)

(SCK)     Serial clock frequency(5)                                                                                      20  MHz

t(PH)     Serial clock high time                                                                      20                     ns

t(PL)     Serial clock low time                                                                       20                     ns

tsu       Serial-data to serial-clock rising setup time(5)                                            10                     ns

th        Serial-data to serial clock rising hold time(5)                                             10                     ns

t(CSS)    SCS-to-serial clock rising setup time                                                       10                     ns

t(CSH)    SCS-to-serial clock falling hold time                                                       10                     ns

t(IAG)    Inter-access gap                                                                            10                     ns

(5) This parameter is specified by design and is not tested in production.

6.7 Internal Characteristics

          PARAMETER                                         TEST CONDITIONS                           MIN NOM MAX            UNIT

DEVICE (SAMPLING) CLOCK

td(A)     Sampling (aperture) delay                         Input CLK transition to sampling instant      0.64                  ns
                                                                                                           0.1               ps RMS
t(AJ)     Aperture jitter                                   Decimation = 1, DDR = 1, P54 = 0                64               t(DEVCLK)
t(LAT)    ADC core latency. See (1)

CALIBRATION TIMING CHARACTERISTICS (REFER TO THE CALIBRATION SECTION)

t(CAL)    Calibration cycle time                            Calibration = FG, T_AUTO=1                           227        t(DEVCLK)
                                                            Calibration = FG, T_AUTO=0                              106

                                                                                                                 102
                                                                                                                    106

JESD204B INTERFACE LINK TIMING CHARACTERISTICS (REFER TO Figure 1)

td(LMFC)  SYSREF to LMFC delay                              All decimation modes                          40                 t(DEVCLK)

          Functional delay between SYSREF assertion
          latched and LMFC frame boundary(1)

td(TX)    LMFC to Frame Boundary delay - DDC                Decimation = 1, DDR = 1, P54 = 0              52.7                 t(DEVCLK)

          Bypass Mode                                                                                     52.7                 t(DEVCLK)
                                                                                                          43.9
          Functional delay from LMFC frame boundary                                                       60.7                 t(DEVCLK)
                                                                                                          51.5               Multi-frame
          to beginning of next multi-frame in transmitted                                                 52.7               clock cycles
          data (2)                                                                                        43.9
                                                                                                          60.7
                                                            Decimation = 4, DDR = 1, P54 = 0              52.7
                                                                                                          60.7
                                                            Decimation = 4, DDR = 1, P54 = 1              51.5
                                                                                                          52.7
                                                            Decimation = 8, DDR = 0, P54 = 0              43.9
                                                                                                          60.7
                                                            Decimation = 8, DDR = 0, P54 = 1              52.7
                                                                                                          60.7
                                                            Decimation = 8, DDR = 1, P54 = 0              51.5
                                                                                                          52.7
                                                            Decimation = 8, DDR = 1, P54 = 1
                                                                                                            40
td(TX)    LMFC to frame boundary delay - decimation         Decimation = 10, DDR = 0, P54 = 0
                                                            Decimation = 10, DDR = 1, P54 = 0                 4
          modes                                             Decimation = 16, DDR = 0, P54 = 0
                                                            Decimation = 16, DDR = 0, P54 = 1
          Functional delay from LMFC frame boundary         Decimation = 16, DDR = 1, P54 = 0

          to beginning of next multi-frame in transmitted
          data (2)

                                                            Decimation = 16, DDR = 1, P54 = 1

                                                            Decimation = 20, DDR = 0, P54 = 0

                                                            Decimation = 20, DDR = 1, P54 = 0

                                                            Decimation = 32, DDR = 0, P54 = 0

                                                            Decimation = 32, DDR = 0, P54 = 1

                                                            Decimation = 32, DDR = 1, P54 = 0

td(LMFC) Delay from SYSREF sampled high by DEVCLK to internal LMFC boundary

t(ILA)    Duration of initial lane alignment sequence

(1) Unless otherwise specified, delays quoted are exact un-rounded functional delays (assuming zero propagation delay).
(2) The values given are functional delays only. Additional propagation delay of 0 to 3 clock cycles will be present.

16        Submit Documentation Feedback                                                                                Copyright 20142015, Texas Instruments Incorporated
                                                            Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                                     ADC12J4000

                                                                                                                                SLAS989C JANUARY 2014 REVISED JULY 2015

6.8 Switching Characteristics

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =
Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3
k 0.1%, after a foreground mode calibration with timing calibration enabled. Typical values are at TA = 25C.

                  PARAMETER                                                             TEST CONDITIONS                                 MIN TYP                        MAX UNIT

SERIAL DATA OUTPUTS

            Serialized output bit rate                                                                                                              1                          10

            Serialized output bit rate                                DDR = 0, P54 = 0                                                                      S                      Gbps
                                                                      DDR = 0, P54 = 1                                                                 1.25
tTLH        LH transition time -- differential                        DDR = 1, P54 = 0                                                                                              ps
                                                                      DDR = 1, P54 = 1                                                                      S                       ps
tTHL        HL transition time -- differential                        10% to 90%, 8 Gbps                                                               2 S                        ps
                                                                      10% to 90%, 8 Gbps                                                                2.5
UI          Unit interval                                             8 Gbps serial rate
                                                                                                                                                            S
                                                                                                                                                            35

                                                                                                                                                            35

                                                                                                                                                          125

DDJ         Data dependent jitter                                     8 Gbps serial rate                                                               11.3                        ps

RJ          Random Jitter                                             8 Gbps serial rate                                                                          1.4              ps

SERIAL INTERFACE

t(OZD)      SDO tri-state to driven                                                                                                                                            5   ns
t(ODZ)      SDO driven to tri-state
t(OD)       SDO output delay                                          See Figure 2                                                              2.5                            5   ns

                                                                                                                                                                               20  ns

                                                SYSREF assertion      SYNC~ assertion                                           SYNC~ de-assertion
                                                       latched              latched                                                     latched

                    SYNC~                       XXX                                XXX            t(SYNC~)   th(-SYNC~-F)               tsu(SYNC~-F)                   ILA         Valid Data
                                                        tsu(SYS)                               K28.5                                                                   td(TX)
                  Serial Data                                                                                       K28.5                                 t(ILA)
                                                                                                                                                         ILA
                   DEVCLK            th(SYS)                                                                                                       td(TX)
                    SYSREF
             Tx Frame Clk            t(PL-SYS)  t(PH-SYS)
      Tx LMFC Boundary
                                                  td(LMFC)
                                                                        Code Group                                Initial Frame and Lane                                    Data
                                     Frame Clock                      Synchronization                                 Synchronization                                  Transmission
                                      Alignment

                                                     Figure 1. JESD204 Synchronization

                                                    1st clock         16th clock                             24th clock
                                                t(CSS)
                               SCLK

                                     t(CSH)                           t(PH)             t(PL)                                   t(CSS)

                                                                                                                  t(CSH)                t(IAG)

                                                                      t(PH) + t(PL) = t(P) = 1 / (SCK)

                               SCS

                                                tsu               th                                         tsu            th

                               SDI                                                               D7      D1       D0
                               SDO
                                                COMMAND FIELD                           t(OD)                Write Command
                                                  Hi-Z                                           D7
                                                                                                         D1       D0                   Hi-Z
                                                                                                                                t(ODZ)
                                                                      t(OZD)                                Read Command

                                                                  Figure 2. Serial Interface Timing

Copyright 20142015, Texas Instruments Incorporated                                                                           Submit Documentation Feedback                                  17
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                                                        www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

6.9 Typical Characteristics

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =
Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3
k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

                      80                                                                                            80

                                                              SNR (dBFS)                                                                                      SNR (dBFS)

                      75                                      SINAD (dBFS)                                          75                                        SINAD (dBFS)

                                                              SFDR (dBFS)                                                                                     SFDR (dBFS)

    Magnitude (dBFS)  70                                                                          Magnitude (dBFS)  70

                      65                                                                                            65

                      60                                                                                            60

                      55                                                                                            55

                      50                                                                                            50

                      45                                                                                            45

                          0 300 600 900 1200 1500 1800 2100 2400 2700 3000                                          1200 1600 2000 2400 2800 3200 3600 4000 4400 4800 5200

                                       Input Frequency (MHz)                 D002                                                    Sampling Rate (MSPS)                   D001

                      DDC bypass mode  Sampling rate = 4000 MSPS                                                    DDC bypass mode                           FIN = 608 MHz

                              Figure 3. SNR, SINAD, SFDR vs Input Frequency                                                 Figure 4. SNR, SINAD, SFDR vs Sampling rate

                      100                                                                                           100

                                                              SNR (dBFS)                                                                                      SNR (dBFS)

                                                              SINAD (dBFS)                                          90                                        SINAD (dBFS)

                      90                                      SFDR (dBFS)                                                                                     SFDR (dBFS)

    Magnitude (dBFS)  80                                                                          Magnitude (dBFS)  80

                      70                                                                                            70

                      60                                                                                            60

                      50                                                                                            50

                      40                                                                                            40

                           0  4  8     12 16 20               24 28 32                                                   0  4    8      12 16 20               24 28 32
                                       Decimation Factor                                                                                Decimation Factor
                                                                                            D011                                                                                              D016
                      DDC bypass mode                                                                               DDC bypass mode
                                                              FIN = 608 MHz                                                                                   FIN = 2483 MHz

                           Figure 5. SNR, SINAD, SFDR vs Decimation Setting                                              Figure 6. SNR, SINAD, SFDR vs Decimation Setting

                      80                                                                                            80

                                                              SNR (dBFS)                                                                                      SNR (dBFS)

                      75                                      SINAD (dBFS)                                          75                                        SINAD (dBFS)

                                                              SFDR (dBFS)                                                                                     SFDR (dBFS)

    Magnitude (dBFS)  70                                                                          Magnitude (dBFS)  70

                      65                                                                                            65

                      60                                                                                            60

                      55                                                                                            55

                      50                                                                                            50

                      45                                                                                            45
                                                                                                                      -50
                      -10        -5    0                      5              10                                             -25      0  25  50                75          100

                              All Supply Voltage Variation from Nominal (%)  D027                                                   Ambient Temperature (C)                               D030

                      DDC bypass mode                         FIN = 608 MHz                                         DDC bypass mode                           FIN = 608 MHz

                              Figure 7. SNR, SINAD, SFDR vs Supply Voltage                                                  Figure 8. SNR, SINAD, SFDR vs Temperature

18                    Submit Documentation Feedback                                                                         Copyright 20142015, Texas Instruments Incorporated
                                                                 Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                                                        ADC12J4000

                                                                                                                                                   SLAS989C JANUARY 2014 REVISED JULY 2015

Typical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =

Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3

k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

                  65                                                                                                85

                                        SNR - Foreground at 25C (dBFS)                                                                              SFDR - Foreground at 25C (dBFS)
                                                                                                                                                     SFDR - Background (dBFS)
                                        SNR - Background (dBFS)                                                                                      SFDR - Foreground at Each Temp (dBFS)

                                        SNR - Foreground at Each Temp (dBFS)                                        80

                  60

Magnitude (dBFS)                                                                                  Magnitude (dBFS)  75

                  55                                                                                                70

                                                                                                                                 65
                  50

                                                                                                                                 60

                  45                                                                                                55
                    -50
                            -25         0  25  50                75      100                                        -50                    -25       0  25  50               75  100

                                 Ambient Temperature (C)                                   D067                                                   Ambient Temperature (C)                 D068

                  DDC bypass mode                              FIN = 351 MHz                                        DDC bypass mode                     Input frequency = 351 MHz

                     Figure 9. SNR vs Temperature and Calibration Mode                                                Figure 10. SFDR vs Temperature and Calibration Mode

                  10                                                                                                10

                  9                                                                                                 9

ENOB (Bits)       8                                                                               ENOB (Bits)       8

                  7                                                                                                 7

                  6                                                                                                 6

                  5                                                                                                 5

                      0 300 600 900 1200 1500 1800 2100 2400 2700 3000                                              1200 1600 2000 2400 2800 3200 3600 4000 4400 4800 5200

                                        Input Frequency (MHz)                 D009                                                                   Sampling Rate (MSPS)                   D008

                  DDC bypass mode          Sampling rate = 4000 MSPS                                                DDC bypass mode                                          FIN = 608 MHz

                                 Figure 11. ENOB vs Input Frequency                                                                 Figure 12. ENOB vs Sampling Rate

                  11                                                                                                10

ENOB (Bits)       10                                                                              ENOB (Bits)       9

                  9                                                                                                 8

                  8                                                                                                 7

                      0  4       8 12 16 20 24 28 32                                                                                 0  4       8       12 16 20 24 28 32

                                           Decimation Factor                  D013                                                                      Decimation Factor                   D018

                         FIN = 608 MHz                                                                                               FIN = 2483 MHz

                         Figure 13. ENOB vs Decimation Setting                                                                          Figure 14. ENOB vs Decimation Setting

Copyright 20142015, Texas Instruments Incorporated                                                                                                   Submit Documentation Feedback             19
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                                                                          www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Typical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =

Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3

k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

                      10                                                                                             10

                      9                                                                                              9

    ENOB (Bits)       8                                                                            ENOB (Bits)       8

                      7                                                                                              7

                      6                                                                                              6

                      5                                                                                              5

                      -10        -5       0                     5           10                                       -50                -25      0  25                50     75     100

                                 All Supply Variation from Nominal (%)                      D028                                                    Temperature (C)                                   D031

                      DDC bypass mode                           FIN = 608 MHz                                        DDC bypass mode                                      FIN = 608 MHz

                                      Figure 15. ENOB vs Supply Voltage                                                                 Figure 16. ENOB vs Temperature

                      10                                                                                             -50
                                                     ENOB - Foreground at 25C (Bits)
                                                     ENOB - Background Calibration (Bits)                                                                                    THD (dBFS)
                                                     ENOB - Foreground at Each Temp (Bits)
                                                                                                                                                                             HD2 (dBFS)

                                                                                                                     -60                                                     HD3 (dBFS)

    ENOB (Bits)       9                                                                            Magnitude (dBFS)

                                                                                                                     -70

                                                                                                                                   -80
                      8

                                                                                                                                   -90

                      7                                                                                              -100

                      -50   -25        0  25                50          75  100                                                         0 300 600 900 1200 1500 1800 2100 2400 2700 3000

                                          Temperature (C)                                   D127                                                Input Frequency (MHz)                   D003

                      DDC bypass mode                           FIN = 351 MHz                                        DDC bypass mode                Sampling rate = 4000 MSPS

                      Figure 17. ENOB vs Temperature and Calibration Mode                                                               Figure 18. THD, HD2, HD3 vs Input Frequency

                      -50                                                                                            -50

                                                                   THD (dBFS)                                                                                                THD (dBFS)

                                                                   HD2 (dBFS)                                                                                                HD2 (dBFS)

                      -60                                          HD3 (dBFS)                                        -60                                                     HD3 (dBFS)

    Magnitude (dBFS)  -70                                                                          Magnitude (dBFS)  -70

                      -80                                                                                            -80

                      -90                                                                                            -90

                      -100                                                                                           -100

                      1200 1600 2000 2400 2800 3200 3600 4000 4400 4800 5200                                             -10                 -5     0                     5          10

                                       Sampling Rate (MSPS)                                 D001                                             All Supply Variation from Nominal (%)       D029

                      DDC bypass mode                           FIN = 608 MHz                                        DDC bypass mode                                      FIN = 608 MHz

                            Figure 19. THD, HD2, HD3 vs Sampling Rate                                                Figure 20. THD, H2, H3 vs Supply Voltage - FIN = 607.77MHz

20                    Submit Documentation Feedback                                                                                Copyright 20142015, Texas Instruments Incorporated
                                                                        Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                                                                                 ADC12J4000

                                                                                                                                                                            SLAS989C JANUARY 2014 REVISED JULY 2015

Typical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =

Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3

k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

                       -50                                                                                                                                     -110

                                                                      THD (dBFS)                                                                                                   H2 - Foreground at 25C (dBFS)

                                                                      HD2 (dBFS)                                                                               -100                H2 - Background (dBFS)

                       -60                                            HD3 (dBFS)                                                                                                   H2 - Foreground at Each Temp (dBFS)

Magnitude (dBFS)                                                                                                                     -90Magnitude (dBFS)
                       -70

                                                                                                                                     -80

                       -80
                                                                                                                                     -70

                       -90                                                                                                                                     -60

                       -100                                                                                                                                    -50

                            -50     -25     0  25                50   75  100                                                                                  -50     -25      0  25  50                    75       100

                                               Temperature (C)                                     D032                                                                        Ambient Temperature (C)                 D125

                       DDC bypass mode                                FIN = 608 MHz                                                                            DDC bypass mode                            FIN = 351 MHz

                       Figure 21. THD, H2, H3 vs Temperature - FIN = 607.77MHz                                                                                   Figure 22. H2 vs Temperature and Calibration Mode

                       -110                                                                                                                                    2
                       -100
                                               H3 - Foreground at 25C (dBFS)                                                                                  1.8
                                               H3 - Background (dBFS)
                                               H3 - Foreground at Each Temp (dBFS)

Magnitude (dBFS)       -90                                                                                                              Power Consumption (W)

                                                                                                                                                               1.6

                       -80

                                                                                                                                                               1.4

                       -70

                       -60                                                                                                                                     1.2

                       -50                                                                                                                                     1

                            -50     -25     0  25                50   75  100                                                                                  1200 1600 2000 2400 2800 3200 3600 4000 4400 4800 5200

                                            Ambient Temperature (C)                 D126                                                                                       Sampling Rate (MSPS)                    D001

                       DDC bypass mode                                FIN = 351 MHz                                                                            DDC bypass mode                            FIN = 600 MHz

                         Figure 23. H3 vs Temperature and Calibration Mode                                                                                         Figure 24. Power Consumption vs Sampling Rate

                       2                                                                                                                                       2

Power Consumption (W)                                                                                                                1.9Power Consumption (W)
                       1.9

                                                                                                                                     1.8
                       1.8

                                                                                                                                     1.7

                       1.7
                                                                                                                                     1.6

                       1.6                                                                                                                                     1.5
                                                                                                                                                                  -10
                            0    4       8 12 16 20 24 28 32                                                                                                                -5     0                      5           10

                                            Decimation Factor                       D014                                                                               All Supply Voltage Variation from Nominal (%)    D039

                             FIN = 608 MHz                                                                                                                     DDC bypass mode

                       Figure 25. Power Consumption vs Decimation Setting                                                                                            Figure 26. Power Consumption vs Supply Voltage

Copyright 20142015, Texas Instruments Incorporated                                                                                                                           Submit Documentation Feedback                  21
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                                                                                   www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Typical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =

Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3

k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

                           1.9                                                                              0.6

                                                                                                                                                                                             VA19

                                                                                                                                                                                             VA12

                                                                                                            0.5                                                                              VD12

    Power Consumption (W)  1.8                                                         Supply Current (A)
                                                                                                                                         0.4

                                                                                                                                         0.3
                           1.7

                                                                                                                                         0.2

                           1.6                                                                              0.1
                              -50
                                      -25   0  25         50         75      100                            1200 1600 2000 2400 2800 3200 3600 4000 4400 4800 5200

                                           Ambient Temperature (C)              D041                                                             Sampling Rate (MSPS)                             D001

                           DDC bypass mode                                                                  DDC bypass mode                                              FIN = 608 MHz

                                   Figure 27. Power Consumption vs Temperature                                                                Figure 28. Supply current vs Sampling Rate

                           0.6                                                                              0.6

                                                                         VA19                                                                                                                VA19

                                                                         VA12                                                                                                                VA12

                           0.5                                           VD12                               0.5                                                                              VD12

    Supply Current (A)     0.4                                                         Supply Current (A)   0.4

                           0.3                                                                              0.3

                           0.2                                                                              0.2

                           0.1                                                                              0.1

                                0  4       8 12 16 20 24 28 32                                              -10                               -5  0                      5                   10

                                               Decimation Factor                D015                                                          All Supply Voltage Variation from Nominal (%)        D040

    Foreground calibration                                                                                  DDC bypass mode                       Foreground calibration mode

                                      mode

                                                                                                                                              Figure 30. Supply Current vs Supply Voltage

                                   Figure 29. Supply Current vs Decimation Setting

                           0.6                                                                              6

                                                                         VA19                                                                        Corrected for Setup Losses

                                                                         VA12                               3                                        Raw Insertion Loss

                           0.5                                           VD12                                                                        Curve Fit

    Supply Current (A)                                                                 Insertion Loss (dB)  0

                           0.4                                                                              -3

                           0.3                                                                              -6

                                                                                                            -9

                           0.2

                                                                                                            -12

                           0.1                                                                              -15
                                                                                                                0
                           -50        -25   0  25         50         75      100                                                              500 1000 1500 2000 2500 3000 3500 4000 4500 5000

                                           Ambient Temperature (C)             D042                                                              Input Frequency (MHz)                            D037

                           DDC bypass mode     Foreground calibration mode                                                                        Foreground calibration mode

                                   Figure 31. Supply Current vs Temperature                                                                   Figure 32. Insertion Loss vs Input Frequency

22                         Submit Documentation Feedback                                                                        Copyright 20142015, Texas Instruments Incorporated
                                                                     Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                                                                                         ADC12J4000

                                                                                                                                                                                    SLAS989C JANUARY 2014 REVISED JULY 2015

Typical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =
Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3
k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

                                     6                                                                                                                               0.75

                                                         Corrected for Setup Losses

                                     3                   Raw Insertion Loss                                                                                          0.5

                                                         Curve Fit

                Insertion Loss (dB)  0
                                                                                                                                                0.25

                                     -3                                                               DNL (LSB)
                                                                                                                                                      0

                                     -6

                                                                                                                                                -0.25
                                     -9

                                     -12                                                                                                                             -0.5

                                     -15    500 1000 1500 2000 2500 3000 3500 4000 4500 5000                                                                         -0.75                                             4095
                                         0                                                                                                                                  0
                                                                                                                                                                                                                            D048
                                                   Input Frequency (MHz)                   D038                                                                         30          Output Code
                                                                                                                                                                         0
                                                   Background calibration mode
                                                                                                                                                                       -30
                                             Figure 33. Insertion Loss vs Input Frequency                                                                                           Figure 34. DNL versus Code

                                     4                                                                                                                                                                                       Filter Response
                                                                                                                                                                                                                             -80dB

                                     2

                INL (LSB)                                                                                                                         -60Magnitude (dB)

                                     0
                                                                                                                                                  -90

                                                                                                                                                  -120
                                     -2

                                                                                                                                                  -150

                                     -4                                                                                                                              -180

                                         0                                          4095                                                                                   0   0.1  0.2  0.3     0.4                   0.5

                                                   Output Code                             D049                                                                                Normalized to Filter Input Sample Rate                         D055

                                            Figure 35. INL versus Code                                                                                                         Figure 36. Decimate by 4 - Stopband Response

                 0.0025                                                                                                                                              30
                        0
                                                                                                                                                                                                 Filter Response
                -0.0025
                 -0.005                                                                                                                                              0                           -80dB

                -0.0075                                                                                                                                              -30
                   -0.01
Magnitude (dB)            0                                                                                                                          Magnitude (dB)  -60

                                                                                                                                                                     -90

                                                                                                                                                                     -120

                                                                                                                                                                     -150

                                            0.025  0.05  0.075            0.1              0.125                                                                     -180      0.1  0.2  0.3     0.4                   0.5
                                                                                                                                                                           0
                                                                                                D056                                                                                                                      D057
                                            Normalized to Filter Input Sample Rate                                                                                             Normalized to Filter Input Sample Rate

                                            Figure 37. Decimate by 4 - Passband Response                                                                                       Figure 38. Decimate by 8 - Stopband Response

Copyright 20142015, Texas Instruments Incorporated                                                                                                                               Submit Documentation Feedback                                   23
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                                   www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Typical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =

Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3

k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

                0.0025                                                                      30

                                                                                                                    Filter Response

                                                                                            0                       -80dB

                0

                                                                                            -30

Magnitude (dB)  -0.0025                                                     Magnitude (dB)  -60

                 -0.005                                                                      -90
                -0.0075                                                                     -120
                                                                                            -150

                -0.01     0.01   0.02   0.03   0.04   0.05        0.06                      -180     0.1  0.2  0.3  0.4                      0.5
                       0                                                                          0
                                                                      D058                                                                      D059
                          Normalized to Filter Input Sample Rate                                     Normalized to Filter Input Sample Rate

                         Figure 39. Decimate by 8 - Passband Response                                Figure 40. Decimate by 10 - Stopband Response

                0.0025                                                                      30

                                                                                                                    Filter Response

                                                                                            0                       -80dB

                0

                                                                                            -30

Magnitude (dB)  -0.0025                                                     Magnitude (dB)  -60

                -0.005                                                                      -90

                                                                                            -120

                -0.0075

                                                                                            -150

                -0.01     0.01   0.02          0.03   0.04        0.05                      -180     0.1  0.2  0.3  0.4                      0.5
                       0                                                                          0
                                                                      D060                                                                      D061
                          Normalized to Filter Input Sample Rate                                     Normalized to Filter Input Sample Rate

                        Figure 41. Decimate by 10 - Passband Response                                Figure 42. Decimate by 16 - Stopband Response

                0.0025                                                                      30

                                                                                                                    Filter Response

                                                                                            0                       -80dB

                0

                                                                                            -30

Magnitude (dB)  -0.0025                                                     Magnitude (dB)  -60

                -0.005                                                                      -90

                                                                                            -120

                -0.0075

                                                                                            -150

                -0.01     0.006  0.012         0.018  0.024       0.03                      -180     0.1  0.2  0.3  0.4                      0.5
                       0                                                                          0
                                                                      D062                                                                      D063
                          Normalized to Filter Input Sample Rate                                     Normalized to Filter Input Sample Rate

                         Figure 43. Decimate by 16 - Passband Response                               Figure 44. Decimate by 20 - Stopband Response

24              Submit Documentation Feedback                                                                    Copyright 20142015, Texas Instruments Incorporated
                                                      Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                                                      ADC12J4000

                                                                                                                                                 SLAS989C JANUARY 2014 REVISED JULY 2015

Typical Characteristics (continued)

Unless otherwise noted, these specifications apply for V(VA12) = V(VD12) = 1.2 V, V(VA19) = 1.9 V, VIN FSR (AC coupled) =

Default setting, differential AC-coupled sinewave input clock, (DEVCLK) = 4 GHz at 0.5 VPP with 50% duty cycle, R(RBIAS) = 3.3

k 0.1%, after a Foreground mode calibration with Timing Calibration enabled. TA = 25C. VI = 1 dBFS.

0.0025                                                                                                                           30

                                                                                                                                                                 Filter Response

                                                                                                            0
0

                                                                                                                                 -30

Magnitude (dB)-0.0025                                                                                                            -60
                                                                                                                 Magnitude (dB)
-0.005                                                                                                                           -90
-0.0075                                                                                                                          -120
                                                                                                                                 -150

-0.01       0.005  0.01                  0.015     0.02    0.025                                                                 -180     0.1    0.2        0.3  0.4              0.5
       0                                                                                                                               0
                                                                D064                                                                                                                 D065
            Normalized to Filter Input Sample Rate                                                                                        Normalized to Filter Input Sample Rate

            Figure 45. Decimate by 20 - Passband Response                                                                                 Figure 46. Decimate by 32 - Stopband Response

                                                         0.0025

                                         0

                         Magnitude (dB)  -0.0025

                                         -0.005

                                         -0.0075

                                         -0.01      0.003        0.006                                                           0.009    0.012  0.015
                                                0
                                                                                                                                                      D066
                                                         Normalized to Filter Input Sample Rate

                                                  Figure 47. Decimate by 32 - Passband Response

Copyright 20142015, Texas Instruments Incorporated                                                                                            Submit Documentation Feedback             25
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                              www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7 Detailed Description

7.1 Overview

The ADC12J4000 device is an ultra-wideband sampling and digital tuning subsystem. The device combines a
very-wideband and high sampling-rate ADC front-end with a configurable digital-down conversion block. This
combination provides the necessary features to facilitate the development of flexible software-defined radio
products for a wide range of communications applications.

The ADC12J4000 device is based on an ultra high-speed ADC core. The core uses an interleaved calibrated
folding and interpolating architecture that results in very high sampling rate, very good dynamic performance, and
relatively low-power consumption. This ADC core is followed by a configurable DDC block which is implemented
on a small geometry CMOS. The DDC block provides a range of decimation settings that allow the product to
work in ultra-wideband, wideband, and more-narrow-band receive systems. The output data from the DDC block
is transmitted through a JESD204B-compatible multi-lane serial-output system. This system minimizes the
number of data pairs required to convey the output data to the downstream processing circuitry.

7.2 Functional Block Diagram

                    Buffer                                                                              DS7+/NCO_2
                                                                                                        DS7/NCO_2
              VIN+                           ADC                                                        DS6+/NCO_1
              VIN                                                                                      DS6/NCO_1
                            VCM                           DDC                                           DS5+/NCO_0
           VCMO                                                                                         DS5/NCO_0
              VBG           REF                           DDC            JESD204B Interface             DS4+
                                                         Bypass                                         DS4
          RBIAS+                                                                                        DS3+
          RBIAS            VCM CLK               Clock                                                 DS3
       DEVCLK+                                    Sync                                                  DS2+
       DEVCLK                                                                                          DS2
                                                             Overrange                                  DS1+
       SYSREF+                                                Detection                                 DS1
       SYSREF                                                                                          DS0+
SYNC~/TMST+                                              Configuration                                  DS0
SYNC~/TMST                                                Registers
                                                                                                        OR_T0
          SYNC~
                                                                                                        OR_T1
       TDIODE+
       TDIODE                                                                                          SCS
                                                                                                        SCLK
                                                                                                SPI     SDI
                                                                                             Interface  SDO

26  Submit Documentation Feedback                                                                            Copyright 20142015, Texas Instruments Incorporated
                                                  Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

Functional Block Diagram (continued)                                                                     SLAS989C JANUARY 2014 REVISED JULY 2015

        Configurable 32-bit NCO          Configurable
                 and Mixer            Decimation Filters

12 bit                                        Filter                                                     15 bit I
                                                                                                           Complex Baseband
                                              Filter                                                                Output

                                                                                                         15 bit Q

                      90
        Oscillator

                                                Figure 48. DDC Details Block Diagram

7.3 Feature Description

7.3.1 Signal Acquisition

The analog input is sampled on the rising edge of CLK and the digital equivalent of that data is available in the
serialized datastream t(LAT) or t(LAT_DDC) input clock cycles later.

The ADC12J4000 device converts as long as the input clock signal is present. The fully-differential comparator
design and the innovative design of the sample-and-hold amplifier, together with calibration, enables very good
performance at input frequencies beyond 3 GHz. The ADC12J4000 data is output on a high-speed serial
JESD204B interface.

7.3.2 The Analog Inputs

A differential input signal must be used to drive the ADC12J4000 device. Operation with a single-ended signal is
not recommended as performance suffers. The input signals can be either be AC coupled or DC coupled. The
analog inputs are internally connected to the VCMO bias voltage. When DC-coupled input signals are used, the
common mode voltage of the applied signal must meet the device Input common mode requirements. See VCMI
in the Recommended Operating Conditions table.

The full-scale input range for each converter can be adjusted through the serial interface. See the Full Scale
Range Adjust section.

The buffered analog inputs simplify the task of driving these inputs and the RC pole that is generally used at
sampling ADC inputs is not required. If an amplifier circuit before the ADC is desired, use care when selecting an
amplifier with adequate noise and distortion performance and adequate gain at the frequencies used for the
application. If gain is not required, a balun (balanced-to-unbalanced transformer) is generally used to provide
single ended (SE) to differential conversion.

The input impedance of VIN consists of two 50- resistors in series between the inputs and a capacitance from
each of these inputs to ground. A resistance of approximately 20 k exists from the center point of the 50-
resistors to the on-chip VCMO providing self-biasing for AC-coupled applications.

Performance is good in both DC-coupled mode and AC coupled mode, provided the common-mode voltage at
the analog input is within specifications.

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  27
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                 www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Feature Description (continued)

7.3.2.1 Input Clamp

The ADC12J4000 maximum DC input voltage is limited to the range 0 to 2 V to prevent damage to the device.
To help maintain these limits, an active input clamping circuit is incorporated which sources or sinks input
currents up to 50 mA. The clamping circuit is enabled by default and is controlled via the Input_Clamp_EN bit
(register 0x034, bit 5). The protection provided by this circuit is limited as follows:
Shunt current-clamping is only effective for non-zero source impedances.
At frequencies above 3 GHz the clamping is ineffective because of the finite turn-on and turn-off time of the

    switch.

With these limitations in mind, analysis has been done to determine the allowable input signal levels as a
function of input frequency when the Input Clamp is enabled, assuming the source impedance matches the input
impedance of the device (100- differential). This information is incorporated in the Absolute Maximum Ratings
table.

7.3.2.2 AC Coupled Input Usage
The easiest way to accomplish SE-to-differential conversion for AC-coupled signals is with an appropriate balun.

                   50-
                                       C(couple) VIN+
                 Source

                                             1:2 Balun                             R(VIN)
                                                              C(couple) VIN

                 Figure 49. Single-Ended-to-Differential Signal Conversion With a Balun

Figure 49 shows a generic depiction of a SE-to-differential signal conversion using a balun. The circuitry specific
to the balun depends on the type of balun selected and the overall board layout. TI recommends that the system
designer contact the manufacturer of the selected balun to aid in designing the best performing single-ended to
differential conversion circuit using that particular balun.

When selecting a balun, understanding the input architecture of the ADC is important. Specific balun parameters
must be considered. The balun must match the impedance of the analog source to the on-chip 100- differential
input termination of the ADC12J4000 device. The range of this input termination resistor is described in the
Electrical Characteristics table as the specification RID.

Also, as a result of the ADC architecture, the phase and amplitude balance are important. The lowest possible
phase and amplitude imbalance is desired when selecting a balun. The phase imbalance must be no more than
2.5 and the amplitude imbalance must be limited to less than 1 dB at the desired input frequency range.

Finally, when selecting a balun, the voltage standing-wave ratio (VSWR), bandwidth, and insertion loss of the
balun must also be considered. The VSWR aids in determining the overall transmission line termination
capability of the balun when interfacing to the ADC input. The insertion loss must be considered so that the
signal at the balun output is within the specified input range of the ADC as described in the Electrical
Characteristics table as the specification VID.

Table 1 lists the recommended baluns for specific signal frequency ranges.

                                             Table 1. Balun Recommendations

       MINIMUM         MAXIMUM               IMPEDANCE RATIO   PART NUMBER                 MANUFACTURER
FREQUENCY (MHz)  FREQUENCY (MHz)
                                                         1:1    TC1-1-13MA+                    Mini-Circuits
           4.5             3000                          1:2  B0430J50100AHF                      Anaren
           400             3000                          1:2
            30             1800                          1:2      ADTL2-18+                    Mini-Circuits
            10             4000                                   TCM2-43X+                    Mini-Circuits

28  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.3.2.3 DC Coupled Input Usage

When a DC-coupled signal source is used, the common mode voltage of the applied signal must be within a
specified range (VCMI). To achieve this range, the common mode of the driver should be based on the VCMO
output provided for this purpose.

Full-scale distortion performance degrades as the input common-mode voltage deviates from VCMO. Therefore,
maintaining the input common-mode voltage within the VCMI range is important.

Table 2 lists the recommended amplifiers for DC-coupled usage or if AC-coupling with gain is required.

                       Table 2. Amplifier Recommendations

3-dB BANDWIDTH (MHz)  MIN GAIN (dB)  MAX GAIN (dB)                                                            GAIN TYPE       PART NUMBER
               7000            16              16                                                                  Fixed           LMH3401
               2800             0              17                                                                                  LMH6554
               2400             6              26                                                              Resistor set        LMH6881
                900                           38.8                                                       Digital programmable      LMH6518
                             1.16                                                                       Digital programmable

7.3.2.4 Handling Single-Ended Input Signals

The ADC12J4000 device has no provision to adequately process single-ended input signals. The best way to
handle single-ended signals is to convert these signals to balanced differential signals before presenting the
signals to the ADC.

7.3.3 Clocking

The ADC12J4000 device has a differential clock input, DEVCLK+ and DEVCLK, that must be driven with an
AC-coupled differential clock-signal. The clock inputs are internally terminated and biased. The input clock signal
must be capacitively coupled to the clock pins as shown in Figure 50.

                                      C(couple)
                                                        CLK+

                                      C(couple)
                                                        CLK

                       Figure 50. Differential Sample-Clock Connection

The differential sample-clock line pair must have a characteristic impedance of 100  and must be terminated at
the clock source of that 100- characteristic impedance. The input clock line must be as short and direct as
possible. The ADC12J4000 clock input is internally terminated with an untrimmed 100- resistance.

Insufficient input clock levels results in poor dynamic performance. Excessively-high input-clock levels can cause
a change in the analog-input offset voltage. To avoid these issues, maintain the input clock level within the range
specified in the Electrical Characteristics table.

The low times and high times of the input clock signal can affect the performance of any ADC. The ADC12J4000
device features a duty-cycle clock-correction circuit which maintains performance over temperature. The ADC
meets the performance specification when the input clock high times and low times are maintained as specified
in the Electrical Characteristics table.

High-speed high-performance ADCs such as the ADC12J4000 device require a very-stable input clock-signal
with minimum phase noise or jitter. ADC jitter requirements are defined by the ADC resolution or ENOB (effective
number of bits), maximum ADC input frequency, and the input signal amplitude relative to the ADC input full-
scale range. Use Equation 1 to calculate the maximum jitter (the sum of the jitter from all sources) allowed to
prevent a jitter-induced reduction in SNR.

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback      29
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                          www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

    RMStot(J)    VFSR u 1

               VI(PP) 2(n1) u S u FIN

    where

    RMStot(J) is the RMS total of all jitter sources in seconds
    VI(PP) is the peak-to-peak analog input signal
    VFSR is the full-scale range of the ADC
    n is the ADC resolution in bits

    FIN is the maximum input frequency, in Hertz, at the ADC analog input                         (1)

Note that the maximum jitter previously described is the root sum square (RSS) of the jitter from all sources,
including that from the clock source, the jitter added by noise coupling at board level and that added internally by
the ADC clock circuitry, in addition to any jitter added to the input signal. Because the effective jitter added by the
ADC is beyond user control, the best option is to minimize the jitter from the clock source, the sum of the
externally-added input clock jitter and the jitter added by any circuitry to the analog signal.

Input clock amplitudes above those specified in the Recommended Operating Conditions table can result in
increased input-offset voltage. Increased input-offset voltage causes the converter to produce an output code
other than the expected 2048 when both input pins are at the same potential.

7.3.4 Over-Range Function

To ensure that system-gain management has the quickest-possible response time, a low-latency configurable
over-range function is included. The over-range function works by monitoring the raw 12-bit samples exiting the
ADC module. The upper 8 bits of the magnitude of the ADC data are checked against two programmable
thresholds, OVR_T0 and OVR_T1. The following table lists how a raw ADC value is converted to an absolute
value for a comparison of the thresholds.

ADC SAMPLE               ADC SAMPLE                   ABSOLUTE VALUE         UPPER 8 BITS USED FOR
(OFFSET BINARY)          (2's COMPLEMENT)                                    COMPARISON
1111 1111 1111 (4095)    0111 1111 1111 (+2047)       111 1111 1111 (2047)   1111 1111 (255)
1111 1111 0000 (4080)    0111 1111 0000 (+2032)       111 1111 0000 (2032)   1111 1110 (254)
1000 0000 0000 (2048)    0000 0000 0000 (0)           000 0000 0000 (0)      0000 0000 (0)
0000 0001 0000 (16)      1000 0001 0000 (-2032)       111 1111 0000 (2032)   1111 1110 (254)
0000 0000 0000 (0)       1000 0000 0000 (-2048)       111 1111 1111 (2047)   1111 1111 (255)

If the upper 8 bits of the absolute value equal or exceed the OVR_T0 or OVR_T1 threshold during the monitoring
period, then the over-range bit associated with the threshold is set to 1, otherwise the over-range bit is 0. The
resulting over-range bits are embedded into the complex output data samples and output on OR_T0 and OR_T1.
Table 3 lists the outputs, related data samples, threshold settings and the monitoring period equation.

                       Table 3. Threshold and Monitor Period for Embedded OR Bits

    EMBEDDED OVER-RANGE  ASSOCIATED THRESHOLD         ASSOCIATED SAMPLES       MONITORING PERIOD
                OUTPUTS                                                            (ADC SAMPLES)
                                      OVR_T0             In-Phase (I) samples
                  OR_T0               OVR_T1           Quadrature (Q) samples           2OVR_N (1)

                  OR_T1

(1) OVR_N is the monitoring period register setting.

30  Submit Documentation Feedback                                                                                Copyright 20142015, Texas Instruments Incorporated
                                                      Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

                         Table 4. Over-Range Monitoring Period

                         OVR_N  MONITORING PERIOD
                             0                 1
                             1                 2
                             2                 4
                             3                 8
                             4                16
                             5                32
                             6                64
                             7
                                             128

Typically, the OVR_T0 threshold can be set near the full-scale value (228 for example). When the threshold is
triggered, a typical system can turn down the system gain to avoid clipping. The OVR_T1 threshold can be set
much lower. For example, the OVR_T1 threshold can be set to 64 (-12 dBFS). If the input signal is strong, the
OVR_T1 threshold is tripped occasionally. If the input is quite weak, the threshold is never tripped. The
downstream logic device monitors the OVR_T1 bit. If OVR_T1 stays low for an extended period of time, then the
system gain can be increased until the threshold is occasionally tripped (meaning the peak level of the signal is
above -12 dBFS).

The OR_T0 threshold is embedded as the LSB along with the upper 15 bits of every complex I sample. The
OR_T1 threshold is embedded as the LSB along with the upper 15 bits of every complex Q sample.

7.3.5 ADC Core Features

7.3.5.1 The Reference Voltage

The reference voltage for the ADC12J4000 device is derived from an internal bandgap reference. A buffered
version of the reference voltage is available at the VBG pin for user convenience. This output has an output-
current capability of 100 A. The VBG output must be buffered if more current is required. No provision exists
for the use of an external reference voltage, but the full-scale input voltage can be adjusted through the full-
scale-range register settings.

7.3.5.2 Common-Mode Voltage Generation

The internal reference voltage is used to generate a stable common-mode voltage reference for the analog
Inputs and the DEVCLK and SYSREF differential-clock inputs.

7.3.5.3 Bias Current Generation

An external bias resistor, in combination with the on-chip voltage reference is used to provide an accurate and
stable source of bias currents for internal circuitry. Using an external accurate resistor minimizes variation in
device power consumption and performance.

7.3.5.4 Full Scale Range Adjust

The ADC input full-scale range can be adjusted through the GAIN_FS register setting (registers 0x022 and
0x023). The adjustment range is approximately 500 mVPP to 950 mVPP. The full-scale range adjustment is useful
for matching the input-signal amplitude to the ADC full scale, or to match the full-scale range of multiple ADCs
when developing a multi-converter system.

7.3.5.5 Offset Adjust

The ADC-input offset voltage can be adjusted through the OFFSET_FS register setting (registers 0x025 and
0x026). The adjustment range is approximately 28 mV to 28 mV differential.

                                                                    NOTE
            Offset adjust has no effect when background calibration mode is enabled.

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  31
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                         www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.3.5.6 Power-Down

The power-down bit (PD) allows the ADC12J4000 device to be entirely powered down. The serial data output
drivers are disabled when PD is high. When the device returns to normal operation, the JESD204 link must be
re-established, and the ADC pipeline and decimation filters contain meaningless information and must be
flushed.

7.3.5.7 Built-In Temperature Monitor Diode

A built-in thermal monitoring diode junction is made available on the TDIODE+ and TDIODE pins. This diode
facilitates temperature monitoring and characterization of the device in higher ambient temperature
environments. While the on-chip diode is not highly characterized, the diode can be used effectively by
performing a baseline measurement at a known ambient or board temperature with the device in power-down
(PD) mode. Recommended monitoring ICs include the LM95233 device and similar remote-diode temperature
monitoring products from Texas Instruments.

7.3.6 Digital Down Converter (DDC)

The digitized data is the input to the digital down-converter block. This block provides frequency conversion and
decimation filtering to allow a specific range of frequencies to be selected and output in the digital data stream.

7.3.6.1 NCO/Mixer

The DDC contains a complex numerically-controlled oscillator and a complex mixer. The oscillator generates a

complex exponential sequence shown in Equation 2.

    x[n] = ejn                                     (2)

The frequency () is specified by the a 32-bit register setting. The complex exponential sequence is multiplied by
the real input from the ADC to mix the desired carrier down to 0 Hz.

7.3.6.2 NCO Settings

7.3.6.2.1 NCO Frequency Phase Selection

Within the DDC, eight different frequency and phase settings are always available for use. Each of the eight
settings uses a different phase accumulator within the NCO. Because all eight phase accumulators are
continuously running independently, rapid switching between different NCO frequencies is possible allowing rapid
tuning of different signals.

The specific frequency-phase pair in use is selected through either the NCO_x input pins, or the NCO_SEL
configuration bits (register 0x20D, bits 2:0). The CFG_MODE bit (register 0x20C, bit 0) is used to choose
whether the input pins or selection bits are used. When the CFG_MODE bit is set to 0, the NCO_x input pins
select the active NCO frequency and phase setting. When the CFG_MODE bit is set to 1, the NCO_SEL register
settings select the active NCO frequency and phase setting.

The frequency for each phase accumulator is programmed independently through the NCO_FREQn (and
optionally NCO_RDIV) settings. The phase offset for each accumulator is programmed independently through
the NCO_PHASEn register settings.

7.3.6.2.2 NCO_0, NCO_1, and NCO_2 (NCO_x)

When the CFG_MODE bit is set to 0, the state of these three inputs determines the active NCO frequency and
phase accumulator settings.

7.3.6.2.3 NCO_SEL Bits (2:0)

When the CFG_MODE bit is set to 1, the state of these register bits determines the active NCO frequency and
phase accumulator settings.

32  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.3.6.2.4 NCO Frequency Setting (Eight Total)

7.3.6.2.4.1 Basic NCO Frequency-Setting Mode

In basic NCO frequency-setting mode, the NCO frequency setting is set by the 32-bit register value,

NCO_FREQn (n = preset 0 trough 7, see the NCO Frequency (Preset x) Register section).

(n = 0 7) (NCO) = NCO_FREQn 232 (DEVCLK)                                                                                         (3)

                                                                    NOTE
            Changing the register setting after the JESD204B interface is running results in non-
            deterministic NCO phase. If deterministic phase is required, the JESD204B link must be
            re-initialized after changing the register setting. See the Multiple ADC Synchronization
            section.

7.3.6.2.4.2 Rational NCO Frequency Setting Mode

In basic NCO frequency mode, the frequency step size is very small and many frequencies can be synthesized,

but sometimes an application requires very specific frequencies that fall between two frequency steps. For

example with S equal to 2457.6 MHz and a desired (NCO) equal to 5.02 MHz the value for NCO_FREQ is
8773085.867. Truncating the fractional portion results in an (NCO) equal to 5.0199995 MHz, which is not the
desired frequency.

To produce the desired frequency, the NCO_RDIV parameter is used to force the phase accumulator to arrive at

specific frequencies without error. First, select a frequency step size ((STEP)) that is appropriate for the NCO
frequency steps required. The typical value of (STEP) is 10 kHz. Next, program the NCO_RDIV value according
to Equation 4.

NCO _ RDIV               (DEVCLK )  
                        (STEP)   

                          128                                                                                                           (4)

The result of Equation 4 must be an integer value. If the value is not an integer, adjust either of the parameters
until the result in an integer value.

For example, select a value of 1920 for NCO_RDIV.

                                                                    NOTE
            NCO_RDIV values larger than 8192 can degrade the NCO SFDR performance and are
            not recommended.

Now use Equation 5 to calculate the NCO_FREQ register value.

NCO _ FREQ           round  u         225 u N  
                                 NCO _ RDIV  
                                                                                                                                        (5)

Alternatively, the following equations can be used:

N  (NCO)
            (STEP)
                                                                                                                                        (6)

NCO _ FREQ           round  u         225 u N  
                                 NCO _ RDIV  
                                                                                                                                        (7)

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  33
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                  www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

    Table 5. Common NCO_RDIV Values (For 10-kHz Frequency Steps)

                            (DEVCLK) (MHz)                NCO_RDIV
                                  3686.4                      2880
                                   3072                       2400
                                 2949.12                      2304
                                  2457.6                      1920
                                 1966.08                      1536
                                 1474.56                      1152
                                  1228.8                       960

7.3.6.2.5 NCO Phase-Offset Setting (Eight Total)

The NCO phase-offset setting is set by the 16-bit register value NCO_PHASEn (n = preset 0 trough 7, see the
NCO Phase (Preset x) Register section). The value is left-justified into a 32-bit field and then added to the phase
accumulator.

Use Equation 8 to calculate the phase offset in radians.

    NCO_PHASEn 216 2                                                                            (8)

                                                            NOTE
    Changing the register setting after the JESD204B interface is running results in non-
    deterministic NCO phase. If deterministic phase is required, the JESD204B link must be
    re-initialized after changing the register setting. See Multiple ADC Synchronization.

7.3.6.2.6 Programmable DDC Delay

The DDC Filter elements incorporate a programmable sample delay. The delay can be programmed from 0 to
(decimation setting 0.5) ADC sample periods. The delay step-size is 0.5 ADC sample periods. The delay
settings are programmed through the DDC_DLYn parameter.

    D (Decimation Setting)         Table 6. Programmable DDC Delay Range       Max Delay (t(DEVCLK))
                   4                                                                       3.5
                   8                                    Min Delay (t(DEVCLK))              7.5
                  10                                                  0                    9.5
                  16                                                  0                   15.5
                  20                                                  0                   19.5
                  32                                                  0                   31.5
                                                                      0
                                                                      0

34  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.3.6.3 Decimation Filters

The decimation filters are arranged to provide a programmable overall decimation of 4, 8, 10, 16, 20, or 32. The
input and output of each filter is complex. The output data consists of 15-bit complex baseband information.
Table 7 lists the effective output sample rates.

                                Table 7. Output Sample Rates

                                COMPLEX SAMPLE OUTPUT RATE AND RESULTING BANDWIDTH
                                          (OUTPUT SAMPLE = 15-BIT I + 15-BIT Q + 2-BIT OR)

DECIMATION                           (DEVCLK)                                                            (DEVCLK) = 4000 MHz
   SETTING
            OUTPUT RATE         RAW OUTPUT         ALIAS            OUTPUT RATE                          RAW OUTPUT               ALIAS
        4        (MSPS)         BANDWIDTH      PROTECTED                 (MSPS)                          BANDWIDTH            PROTECTED
        8                                      BANDWIDTH                                                                      BANDWIDTH
       10     (DEVCLK) / 4            (MHz)                                                                    (MHz)
       16     (DEVCLK) / 8                          (MHz)                                                                          (MHz)
       20    (DEVCLK) / 10
       32    (DEVCLK) / 16       (DEVCLK) / 4  0.8 (DEVCLK) / 4   1000                                 1000                       800
             (DEVCLK) / 20      (DEVCLK)N / 8  0.8 (DEVCLK) / 8   500                                  500
             (DEVCLK) / 32      (DEVCLK) / 10  0.8 (DEVCLK) / 10  400                                  400                        400
                                (DEVCLK) / 16  0.8 (DEVCLK) / 16  250                                  250
                                (DEVCLK) / 20  0.8 (DEVCLK) / 20  200                                  200                        320
                                (DEVCLK) / 32  0.8 (DEVCLK) / 32  125                                  125
                                                                                                                                    200

                                                                                                                                    160

                                                                                                                                    100

For maximum efficiency a group of high speed filter blocks are implemented with specific blocks used for each
decimation setting. The first table below describes the combination of filter blocks used for each decimation
setting. The next table lists the coefficient details and decimation factor of each filter block.

            Decimation Setting  Table 8. Decimation Mode Filter Usage
                        4
                        8                                                          Filter Blocks Used
                        10                                                              CS19, CS55
                        16
                        20                                                         CS11, CS15, CS55
                        32                                                             CS11, CS139

                                                                               CS7, CS11, CS15, CS55
                                                                                   CS7, CS11, CS139

                                                                            CS7, CS7, CS11, CS15, CS55

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback    35
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                         www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

                                              Table 9. Filter Coefficient Details

                                              Filter Coefficient Set (Decimation Factor of Filter)

          CS7 (2)             CS11 (2)               CS15 (2)                CS19 (2)                      CS55 (2)               CS139 (5)

    65            65  109             109   327             327   22               22           37              37    5               5

    0              0    0               0     0                0      0                0            0                0      9               9

    577            577  837            837  2231             2231   174             174         118              118    9               9

    1024                0               0     0                0      0                0            0                0      5               5

                        4824            4824  8881            8881  744              744          291             291   0                0

                        8192                  0                0      0                0            0                0      20               20

                                              39742            39742  2429            2429        612              612    33               33

                                              65536                   0                0            0                0      33               33

                                                                      10029            10029        1159            1159  21               21

                                                                      16384                         0                0      0                0

                                                                                                    2031             2031   54              54

                                                                                                    0                0      88              88

                                                                                                    3356            3356  89              89

                                                                                                    0                0      56              56

                                                                                                    5308             5308   0                0

                                                                                                    0                0      119              119

                                                                                                    8140            8140  196              196

                                                                                                    0                0      199              199

                                                                                                    12284            12284  125              125

                                                                                                    0                0      0                0

                                                                                                    18628  18628          234             234

                                                                                                    0                0      385             385

                                                                                                    29455            29455  393             393

                                                                                                    0                0      248             248

                                                                                                    53191  53191          0                0

                                                                                                    0                0      422              422

                                                                                                    166059  166059          696              696

                                                                                                    262144                  711              711

                                                                                                                            450              450

                                                                                                                            0                0

                                                                                                                            711             711

                                                                                                                            1176  1176

                                                                                                                            1206  1206

                                                                                                                            766             766

                                                                                                                            0                0

                                                                                                                            1139             1139

                                                                                                                            1893             1893

                                                                                                                            1949             1949

                                                                                                                            1244             1244

                                                                                                                            0                0

                                                                                                                            1760  1760

                                                                                                                            2940  2940

                                                                                                                            3044  3044

                                                                                                                            1955  1955

                                                                                                                            0                0

                                                                                                                            2656             2656

                                                                                                                            4472             4472

                                                                                                                            4671             4671

                                                                                                                            3026             3026

                                                                                                                            0                0

                                                                                                                            3993  3993

                                                                                                                            6802  6802

                                                                                                                            7196  7196

                                                                                                                            4730  4730

                                                                                                                            0                0

36        Submit Documentation Feedback                                                                  Copyright 20142015, Texas Instruments Incorporated
                                              Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                 ADC12J4000
               CS7 (2)
                                                                                                            SLAS989C JANUARY 2014 REVISED JULY 2015

                                  Table 9. Filter Coefficient Details (continued)

                                  Filter Coefficient Set (Decimation Factor of Filter)

                        CS11 (2)  CS15 (2)                         CS19 (2)                                    CS55 (2)           CS139 (5)

                                                                                                                            6159             6159

                                                                                                                            10707          10707

                                                                                                                            11593          11593

                                                                                                                            7825             7825

                                                                                                                            0                   0

                                                                                                                            10423  10423

                                                                                                                            18932  18932

                                                                                                                            21629  21629

                                                                                                                            15618  15618

                                                                                                                            0                   0

                                                                                                                            24448          24448

                                                                                                                            52645          52645

                                                                                                                            78958          78958

                                                                                                                            97758          97758

                                                                                                                            104858

7.3.6.4 DDC Output Data

The DDC output data consist of 15-bit complex data plus the two over-range threshold-detection control bits. The
following table lists the data format:

                                            16-BIT OUTPUT WORD

CHANNEL 15 14 13 12 11 10         9         8  7                   6                                     5  4  3         2  1                0

I                                 DDC Output In-Phase (I) 15 bit                                                                    OR_T0

Q                                 DDC Output Quadrature (Q) 15 bit                                                                  OR_T1

7.3.6.5 Decimation Settings

7.3.6.5.1 Decimation Factor

The decimation setting is adjustable over the following settings:
Bypass -- no decimation
Decimate-by-4
Decimate-by-8
Decimate-by-10
Decimate-by-16
Decimate-by-20
Decimate-by-32

                                                           NOTE
   Because the output format is complex I+Q, the effective output bandwidth is approximately
   two-times the value for a real output with the same decimation factor.

7.3.6.5.2 DDC Gain Boost

The DDC gain boost (register 0x200, bit 4) provides additional gain through the DDC block. With a setting of 1
the final filter has 6.02-dB gain. With a setting of 0, the final filter has a 0-dB gain. This setting is recommended
when the NCO is set near DC.

7.3.7 Data Outputs

The data outputs (DSx) are very high-speed differential outputs and conform to the JESD204B JEDEC
standard. A CML (current-mode logic)-type output driver is used for each output pair. Output pre-emphasis is
adjustable to compensate for longer PCB-trace lengths.

Copyright 20142015, Texas Instruments Incorporated                                                       Submit Documentation Feedback          37
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                     www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.3.7.1 The Digital Outputs

The ADC12J4000 output data is transmitted on up to eight high-speed serial-data lanes. The output data from
the ADC or DDC is formatted to the eight lanes, 8b10b encoded, and serialized. Up to four different serial output
rates are possible depending on the decimation mode setting: 1x, 1.25x, 2x, and 2.5x. In 1x mode, the output
serializers run at the same bit rate as the frequency of the applied DEVCLK. In 1.25x mode, the output serializers
run at a bit rate that is 1.25-times that of the applied DEVCLK, and so on. For example, for a 1.6-GHz input
DEVCLK, the output rates are 1.6 Gbps in 1x mode, 2 Gbps in 1.25x mode, 3.2 Gbps in 2x mode and 4 Gbps in
2.5x mode.

7.3.7.2 JESD204B Interface Features and Settings

7.3.7.2.1 Scrambler Enable

Scrambling randomizes the 8b10b encoded data, spreading the frequency content of the data interface. This
reduces the peak EMI energy at any given frequency reducing the possibility of feedback to the device inputs
impacting performance. The scrambler is disabled by default and is enabled via SCR (register 0x201, bit 7).

7.3.7.2.2 Frames Per Multi-Frame (K-1)

The frames per multi-frame (K) setting can be adjusted within constraints that are dependant on the selected
decimation (D) and serial rate (DDR) settings. The K-minus-1 (KM1) register setting (register 0x201, bits 6:2)
must be one less than the desired K setting.

7.3.7.2.3 DDR

The serial rate can be either 1(CLK) (DDR = 0) or 2(CLK) (DDR = 1).

7.3.7.2.4 JESD Enable

The JESD interface must be disabled (JESD_EN is set to 0) while any of the other JESD parameters are
changed. While JESD_EN is set 0 the block is held in reset and the serializers are powered down. The clocks for
this section are also gated off to further save power. When the parameters have been set as desired the JESD
block can be enabled (JESD_EN is set to 1).

7.3.7.2.5 JESD Test Modes

Several different JESD204B test modes are available to assist in link verification and debugging. The list of
modes follows.

                                                                        NOTE
               PRBS test signals are output directly, without 8b10b encoding.

Normal operation
PRBS7 test mode
PRBS15 test mode
PRBS23 test mode
Ramp test mode
Short or long transport-layer test mode
D21.5 test mode
K28.5 test mode
Repeated ILA test mode
Modified RPAT test mode
Serial-outputs differential 0 test mode
Serial-outputs differential 1 test mode

38  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                   ADC12J4000

                                                                                              SLAS989C JANUARY 2014 REVISED JULY 2015

7.3.7.2.6 Configurable Pre-Emphasis

The high-speed serial-output drivers incorporate a configurable pre-emphasis feature. This feature allows the
output drive waveform to be optimized for different PCB materials and signal transmission distances. The pre-
emphasis setting is adjusted through the serializer pre-emphasis setting in register 0x040, bits 3 to 0. The default
setting is 4d. Higher values will increase the pre-emphasis to compensate for more lossy PCB materials. This
adjustment is best used in conjunction with an eye-diagram analysis capability in the receiver. The pre-emphasis
setting should be adjusted to optimize the eye-opening for the hardware configuration and line rates needed.

7.3.7.2.7 Serial Output-Data Formatting

Output data is generated by the DDC then formatted according to the selected decimation and output rate
settings. When less than the maximum of eight lanes are active, lanes are disabled beginning with the highest
numerical lanes. For example when only two lanes are active, lanes 0 and 1 are active, while all higher lanes are
inactive.

                                                       Table 10. Parameter Definitions

PARAMETER                          DESCRIPTION                                                     USER              STANDARD
                                                                                              CONFIGURED          JESD204B LINK
  D         Decimation factor, determined by DMODE register                                   OR DERIVED
DDR         Serial line rate: 1 = DDR rate (2x), 0 = SDR rate (1x)                                                 PARAMETER
P54         Enable 5/4 PLL to increase line rate by 1.25x.                                           User                  No
            0 = no PLL (1x), 1 = enable PLL (1.25x)                                                  User                  No
  K         Number of frames per multiframe                                                          User                  No
  N         Bits per sample (before adding control bits and tails bits)
CS         Control bits per sample                                                                  User                 Yes
N'         Bits per sample (after adding control bits and tail bits). Must be a multiple of      Derived                 Yes
  L         4.                                                                                    Derived                 Yes
  F         Number of serial lanes
  M         Number of octets (bytes) per frame (per lane)                                         Derived                 Yes
  S         Number of (logical) converters
CF         Number of samples per converter per frame                                             Derived                 Yes
HD         Number of control words per frame                                                     Derived                 Yes
            1=High density mode (samples may be broken across lanes), 0 = normal                  Derived                 Yes
KS         mode (samples may not be broken across lanes)                                         Derived                 Yes
            Legal adjustment step for K, to ensure that the multi-frame clock is a sub-           Derived                 Yes
            harmonic of other internal clocks
                                                                                                  Derived                 Yes

                                                                                                  Derived                  No

                                   Table 11. Serial Link Parameters(1)

USER SPECIFIED PARAMETERS                                  DERIVED PARAMETERS                              OTHER INFORMATION

DECIMATION  DDR  P54       N   CS                      N'  L  F                M         S    KS  LEGAL K         BIT RATE / ADC
FACTOR (D)                                                                                         RANGE              CLOCK (2)

1           1    0         12  0                       12  8  8                8         5    2            4-32   2x

4           1    0         15  1                       16  5  4                2         5    4            8-32   2x

4           1    1         15  1                       16  4  2                2         2    2            10-32  2.5x

8           0    0         15  1                       16  5  4                2         5    2            6-32   1x

8           0    1         15  1                       16  4  2                2         2    1            9-32   1.25x

8           1    0         15  1                       16  3  8                2         5    2            4-32   2x

8           1    1         15  1                       16  2  2                2         1    2            10-32  2.5x

10          0    0         15  1                       16  4  2                2         2    4            12-32  1x

10          1    0         15  1                       16  2  2                2         1    8            16-32  2x

16          0    0         15  1                       16  3  8                2         5    1            3-32   1x

16          0    1         15  1                       16  2  2                2         1    1            9-32   1.25x

(1) In all modes: HD = 0 and CF = 0                                                           Submit Documentation Feedback      39
(2) x = times (for example, 2x = 2-times)

Copyright 20142015, Texas Instruments Incorporated

                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                       www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

                                Table 11. Serial Link Parameters(1) (continued)

USER SPECIFIED PARAMETERS                                   DERIVED PARAMETERS                      OTHER INFORMATION

DECIMATION  DDR     P54     N      CS                   N'  L     F             M  S            KS  LEGAL K      BIT RATE / ADC
FACTOR (D)                                                                                           RANGE           CLOCK (2)

    16      1            0  15               1          16  2     16            2  5            1   2-32         2x

    16      1            1  15               1          16  1     4             2  1            1   5-32         2.5x

    20      0            0  15               1          16  2     2             2  1            4   12-32        1x

    20      1            0  15               1          16  1     4             2  1            4   8-32         2x

    32      0            0  15               1          16  2     16            2  5            1   2-32         1x

    32      0            1  15               1          16  1     4             2  1            1   5-32         1.25x

    32      1            0  15               1          16  1     32            2  5            1   1-32         2x

Output data is formatted in a specific optimized fashion for each decimation and DDR setting combination. For
bypass mode (decimation = 1) the 12-bit offset binary values are mapped to the 8-bit characters. For the DDC
mode the 16-bit values (15-bit complex data plus 1 bit OR_Tn) are mapped to the 8-bit characters. The following
tables list the specific mapping formats. In all mappings the T or tail bits are 0 (zero).

                    Table 12. Bypass Mode, No Decimation, DDR = 1, P54 = 0, LMF = 8,8,8

                                                                  TIME

CHAR             0          1                        2         3                4        5          6            7
NUMBER
Lane 0              C0S0                     C0S1                 C0S2             C0S3                    C0S4       T
Lane 1              C1S0                     C1S1                 C1S2             C1S3                    C1S4       T
Lane 2              C2S0                     C2S1                 C2S2             C2S3                    C2S4       T
Lane 3              C3S0                     C3S1                 C3S2             C3S3                    C3S4       T
Lane 4              C4S0                     C4S1                 C4S2             C4S3                    C4S4       T
Lane 5              C5S0                     C5S1                 C5S2             C5S3                    C5S4       T
Lane 6              C6S0                     C6S1                 C6S2             C6S3                    C6S4       T
Lane 7              C7S0                     C7S1                 C7S2             C7S3                    C7S4       T

                                                                     Frame n

    Table 13. Bypass Mode, No Decimation, DDR = 1, P54 = 0, Composite View of Interleaved Converters

                                                                  TIME

CHAR             0          1                        2         3                4            5      6            7
NUMBER
Lane 0               S0                         S8                S16                 S24              S32            T
Lane 1               S1                         S9                S17                 S25              S33            T
Lane 2               S2                         S10               S18                 S26              S34            T
Lane 3               S3                         S11               S19                 S27              S35            T
Lane 4               S4                         S12               S20                 S28              S36            T
Lane 5               S5                         S13               S21                 S29              S37            T
Lane 6               S6                         S14               S22                 S30              S38            T
Lane 7               S7                         S15               S23                 S31              S39            T

                                                                    Frame n

40  Submit Documentation Feedback                                                                               Copyright 20142015, Texas Instruments Incorporated
                                                     Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                    ADC12J4000

CHAR NUMBER                                                                                                   SLAS989C JANUARY 2014 REVISED JULY 2015
Lane 0
Lane 1          Table 14. Decimate-by-4, DDR = 1, P54 = 0, LMF = 5,2,4
Lane 2
Lane 3                                               TIME
Lane 4
                           0                    1                                                                  2                   3
CHAR NUMBER
Lane 0                                 I0                                                                                  I1
Lane 1
Lane 2                                 I2                                                                                  I3
Lane 3
                                        I4                                                                               Q0
CHAR NUMBER
Lane 0                                 Q1                                                                               Q2
Lane 1
Lane 2                                 Q3                                                                               Q4
Lane 3
Lane 4                                               Frame n

CHAR NUMBER     Table 15. Decimate-by-4, DDR = 1, P54 = 1, LMF = 4,2,2
Lane 0
Lane 1                                 TIME
Lane 2
Lane 3              0            1                2                                                        3            4                5

CHAR NUMBER               I0                            I2                                                                        I4
Lane 0                    I1                            I3                                                                        I5
Lane 1                   Q0                            Q2                                                                        Q4
Lane 2                   Q1                            Q3                                                                        Q5
                        Frame                         Frame                                                                     Frame
                           n                          n+1                                                                       n+2

                 Table 16. Decimate-by-8, DDR = 0, P54 = 0, LMF = 5,2,4

                                                      TIME

                           0                    1                                                                  2                   3

                                        I0                                                                                  I1

                                        I2                                                                                  I3

                                        I4                                                                               Q0

                                        Q1                                                                               Q2

                                        Q3                                                                               Q4

                                                      Frame n

                 Table 17. Decimate-by-8, DDR = 0, P54 = 1, LMF = 4,2,2

                                        TIME

                     0            1                2                                                        3            4                5

                           I0                            I2                                                                        I4
                           I1                            I3                                                                        I5
                          Q0                            Q2                                                                        Q4
                          Q1                            Q3                                                                        Q5
                        Frame                         Frame                                                                     Frame
                           n                          n+1                                                                       n+2

                 Table 18. Decimate-by-8, DDR = 1, P54 = 0, LMF = 3,2,8

                           TIME

              0         1            2          3                                                        4            5         6                 7

                 I0                         I1                                                                 I2                  I3
                                                                                                                                   Q2
                 I4                         Q0                                                                 Q1                  T

                 Q3                         Q4                                                                 T

                                                      Frame n

Copyright 20142015, Texas Instruments Incorporated                                                              Submit Documentation Feedback     41
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                      www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

                             Table 19. Decimate-by-8, DDR = 1, P54=1, LMF = 2,2,2

                                                          TIME

CHAR NUMBER                      0                  1                2              3             4               5
Lane 0
Lane 1                                     I0                              I1                               I2

                                          Q0                              Q1                               Q2

                                        Frame                           Frame                            Frame
                                           n                            n+1                              n+2

                          Table 20. Decimate-by-10, DDR = 0, P54 = 0, LMF = 4,2,2

                                             TIME

CHAR NUMBER            0                1              2          3              4             5        6            7
Lane 0
Lane 1                       I0                              I2                        I4                     I6
Lane 2                       I1                              I3                        I5                     I7
Lane 3                      Q0                              Q2                        Q4                     Q6
                            Q1                              Q3                        Q5                     Q7
                          Frame                           Frame                     Frame                  Frame
                             n                            n+1                       n+2                    n+3

                          Table 21. Decimate-by-10, DDR = 1, P54 = 0, LMF = 2,2,2

                                             TIME

CHAR NUMBER            0                1              2          3              4             5        6            7
Lane 0
Lane 1                       I0                              I1                        I2                     I3

                            Q0                              Q1                        Q2                     Q3

                          Frame                           Frame                     Frame                  Frame
                             n                            n+1                       n+2                     n+3

                          Table 22. Decimate-by-16, DDR = 0, P54 = 0, LMF = 3,2,8

                                             TIME

CHAR NUMBER            0                1              2          3              4             5        6            7
Lane 0
Lane 1                       I0                           I1                           I2                  I3
Lane 2                                                                                                     Q2
                             I4                           Q0                           Q1                  T

                             Q3                           Q4                           T

                                                                        Frame n

                          Table 23. Decimate-by-16, DDR = 0, P54 = 1, LMF = 2,2,2

                                                          TIME

CHAR NUMBER                      0                  1                2              3             4               5
Lane 0
Lane 1                                     I0                              I1                               I2

                                          Q0                              Q1                               Q2

                                        Frame                           Frame                            Frame
                                           n                            n+1                              n+2

                          Table 24. Decimate-by-16, DDR = 1, P54 = 0, LMF = 2,2,16

                                     TIME

CHAR         0      1     2          3       4      5     6       7     8        9     10 11 12 13              14 15
NUMBER
                I0               I1             I2            I3           I4              Q0        Q1              Q2
Lane 0          Q3                                                                                                    T
                             Q4                 T             T            T               T         T
Lane 1

                                                                  Frame n

42  Submit Documentation Feedback                                                                          Copyright 20142015, Texas Instruments Incorporated
                                                Product Folder Links: ADC12J4000
www.ti.com                                                                                                                                  ADC12J4000

CHAR NUMBER                                                                                                 SLAS989C JANUARY 2014 REVISED JULY 2015
Lane 0
                                Table 25. Decimate-by-16, DDR = 1, P54 = 1, LMF = 1,2,4

                                                       TIME

                         0      1                2          3         4             5         6              7             8      9           10            11

                            I0                      Q0                       I1                          Q1                   I2                     Q2

                                   Frame n                                          Frame n + 1                                   Frame n + 2

                                Table 26. Decimate-by-20, DDR = 0, P54 = 0, LMF = 2,2,2

                                                    TIME

CHAR NUMBER                 0                 1                2                 3                       4              5               6                7
Lane 0
Lane 1                             I0                                    I1                                     I2                               I3

                                  Q0                                    Q1                                     Q2                               Q3

                                Frame                                 Frame                                  Frame                            Frame
                                   n                                  n+1                                    n+2                              n+3

                                Table 27. Decimate-by-20, DDR = 1, P54 = 0, LMF = 1,2,2

                                                    TIME

CHAR NUMBER                 0                 1                2                 3                       4              5               6                7
Lane 0
                                   I0                                 Q0                                        I1                            Q1

                                                    Frame n                                                                Frame n + 1

                                Table 28. Decimate-by-32, DDR = 0, P54 = 0, LMF = 2,2,16

                                           TIME

CHAR          0          1      2          3        4          5      6          7         8             9      10 11 12 13                       14 15
NUMBER
                     I0                I1               I2                I3                  I4                    Q0            Q1                   Q2
Lane 0               Q3                                                                                                                                 T
                                   Q4                   T                 T                   T                     T                T
Lane 1

                                                                                 Frame n

                                Table 29. Decimate-by-32, DDR = 0, P54 = 1, LMF = 1,2,4

                                                       TIME

CHAR NUMBER              0      1                2          3         4             5         6              7             8      9           10            11
Lane 0
                            I0                      Q0                       I1                          Q1                   I2                     Q2

                                   Frame n                                          Frame n + 1                                   Frame n + 2

                                Table 30. Decimate-by-32, DDR = 1, P54 = 0, LMF = 1,2,32

CHAR         TIME        45     67         8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
NUMBE   0 123               I2     I3
R
        I0       I1                           I4        Q0        Q1      Q2           Q3     Q4             T         T      T            T      T         T
Lane 0

                                                                                 Frame n

The formatted data is 8b10b encoded and output on the serial lanes. The 8b10b encoding provides a number of
specific benefits, including:

Standard encoding format. Therefore the IP is readily available in off-the-shelf FPGAs and ASIC building
    blocks.

Inherent DC balance allows AC coupling of lanes with small on-chip capacitors

Inherent error checking

Copyright 20142015, Texas Instruments Incorporated                                                               Submit Documentation Feedback               43
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                   www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.3.7.2.8 JESD204B Synchronization Features

The JESD204B standard defines methods for synchronization and deterministic latency in a multi-converter
system. This device is a JESD204B Subclass 1 device and conforms to the various aspects of link operation as
described in section 5.3.3 of the JESD204B standard. The specific signals used to achieve link operation are
described briefly in the following sections.

7.3.7.2.9 SYSREF

The SYSREF is a periodic signal which is sampled by the device clock, and is used to align the boundary of the
local multi-frame clock inside the data converter. SYSREF

is required to be a sub-harmonic of the LMFC internal timing. To meet this requirement, the timing of SYSREF is
dependent on the device clock frequency and the LMFC frequency as determined by the selected DDC
decimation and frames per multi-frame settings. This clock is typically in the range of 10 MHz to 300 MHz. See
the Multiple ADC Synchronization section for more details on SYSREF timing requirements.

7.3.7.2.10 SYNC~

SYNC~ is asserted by the receiver to initiate a synchronization event.

Single ended and differential SYNC~ inputs are provided. The SYNC_DIFFSEL bit (register 0x202, bit 6) is used
to select which input is used. Using the single ended SYNC~ input is recommended, as this frees the differential
SYNC~/TMST input pair for use in the Time Stamp function. To assert SYNC~, a logic low is applied. To
deassert SYNC~ a logic high is applied.

7.3.7.2.11 Time Stamp

When configured through the TIME_STAMP_EN register setting (register 0x050, bit 5), the SYNC~ differential
input (pins 22 and 23) can be used as a time-stamp input. The time-stamp feature enables the user to capture
the timing of an external trigger event relative to the sampled signal. When enabled, the LSB of the 12-bit ADC
digital output captures the trigger information. In effect, the 12-bit converter becomes an 11-bit converter and the
LSB acts as a 1-bit converter with the same latency as the 11-bit converter. The trigger must be applied to the
differential SYNC~/TMST inputs. The trigger can be asynchronous to the ADC sampling clock and is sampled at
approximately the same time as the analog input.

7.3.7.2.12 Code-Group Synchronization

Code-group synchronization is achieved using the following process:
The receiver issues a synchronization request through the SYNC~ input
The transmitter issues a stream of K28.5 symbols
The receiver synchronizes and waits for correct reception of at least 4 consecutive K symbols
The receiver deactivates the synchronization request
Upon detecting that the receiver has deactivated the SYNC~ pin, the transmitter continues emitting K symbols

    until the next LMFC boundary (or optionally a later LMFC boundary)
On the first frame following the selected LMFC boundary the transmitters emit an initial lane-alignment

    sequence

The initial-lane alignment sequence transmitted by the ADC device is defined in additional detail in JESD204B
section 5.3.3.5.

7.3.7.2.13 Multiple ADC Synchronization

The second function for the SYSREF input is to facilitate the precise synchronization of multiple ADCs in a
system.

One key challenge is to ensure that this synchronization works is to ensure that the SYSREF inputs are
repeatedly captured by the input CLK. Two key elements must occur for the SYSREF inputs to be captured.
First, the SYSREF input must be created so that it is synchronous to the input DEVCLK, be an integer sub-
harmonic of the multi-frame (K t(FRAME)) and a repeatable and fixed-phase offset. When this constraint is
achieved, repeatedly capturing SYSREF is easier. To further ease this task, the SYSREF signal is routed
through a user-adjustable delay which eases the timing requirements with respect to the input DEVCLK signal.
The SYSREF delay RDEL is adjusted through bits 3 through 0 in register 0x032.

44  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

As long as the SYSREF signal has a fixed timing relationship to DEVCLK, the internal delay can be used to
maximize the setup and hold times between the internally delayed SYSREF and the internal DEVCLK signal.
These timing relationships are listed in the Timing Requirements table. To find the proper delay setting, the
RDEL value is adjusted from minimum to maximum while applying SYSREF and monitoring the SysRefDet and
Dirty Capture detect bits. The SysRefDet bit is set whenever a rising edge of SYSREF is detected. The Dirty
Capture bit is set whenever the setup or hold time between DEVCLK and the delayed SYSREF is insufficient.
The SysRefDetClr bit is used to clear the SysRefDet bit. The Clear Dirty Capture bit is used to clear that bit.

This procedure should be followed to determine the range of delay settings where a clean SYSREF capture is
achieved. The delay value at the center of the clean capture range must be loaded as the final RDEL setting.
Table 31 lists a summary of the control bits that are used and the monitor bits that are read.

                                       Table 31. SYSREF Capture Control and Status

     BIT NAME        REGISTER ADDRESS  REGISTER BIT                                                                    FUNCTION
        RDEL                    0x032          3:0   Adjust relative delay between DEVCLK and SYSREF
                                0x031           7    Detect if a SYSREF rising edge has been captured (not self clearing)
     SysRefDet                  0x031           6    Detect if SYSREF rising edge capture failed setup/hold (not self clearing)
    Dirty Capture               0x030           5    Clear SYSREF detection bit
   SysRefDetClr                 0x030           4    Clear Dirty Capture detection bit
Clear Dirty Capture                                  Enable SYSREF receiver. See the CLKGEN_0 descriptions in the Clock Generator Control 0 Register section
                                0x030           7    for more information.
SysRef_Rcvr_En                                      Enable SYSREF processing. See the CLKGEN_0 descriptions in the Clock Generator Control 0 Register
                                0x030           6    section for more information.
   SysRef_Pr_En

One final aspect of multi-device synchronization relates to phase alignment of the NCO phase accumulators
when DDC modes are enabled. The NCO phase accumulators are reset during the ILA phase of link startup
which means that for multiple ADCs to have NCO phase alignment, all links must be enabled in the same LMFC
period. Enabling all links in the same LMFC period requires synchronizing the SYNC~ de-assertion across all
data receivers in the system, so that all of the SYNC~ signals are released during the same LMFC period. Using
large K values and resulting longer LMFC periods will ease this task, at the expense of potentially higher latency
in the receiving device.

7.4 Device Functional Modes

7.4.1 DDC Bypass Mode
In DDC bypass mode (decimation = 1) the raw 12 bit data from the ADC is output at the full sampling rate.

7.4.2 DDC Modes

In the DDC modes (decimation > 1) complex (I,Q) data is output at a lower sample rate as determined by the
decimation factor (4, 8, 10, 16, 20, and 32).

7.4.3 Calibration

Calibration adjusts the ADC core to optimize the following device parameters:
ADC core linearity
ADC core-to-core offset matching
ADC core-to-core full-scale range matching
ADC core 4-way interleave timing

All calibration processes occur internally. Calibration does not require any external signals to be present and
works properly as long as the device is maintained within the values listed in the Recommended Operating
Conditions table.

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  45
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                       www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Device Functional Modes (continued)

7.4.3.1 Foreground Calibration Mode

In foreground mode the calibration process interrupts normal ADC operation and no output data is available
during this time (the output code is forced to a static value). The calibration process should be repeated if the
device temperature changes by more than 20C to ensure rated performance is maintained. Foreground
calibration is initiated by setting the CAL_SFT bit (register 0x050, bit 3) which is self clearing. The foreground
calibration process finishes within t(CAL) number of DEVCLK cycles. The process occurs somewhat longer when
the timing calibration mode is enabled.

                                                            NOTE
    Initiating a foreground calibration asynchronously resets the calibration control logic and
    may glitch internal device clocks. Therefore after setting the CAL_SFT bit clearing and
    then setting JESD_EN is necessary. If resetting the JESD204B link is undesirable for
    system reasons, background calibration mode may be preferred.

7.4.3.2 Background Calibration Mode

In background mode an additional ADC core is powered-up for a total of 5 ADC cores. At any given time, one
core is off-line and not used for data conversion. This core is calibrated in the background and then placed on-
line simultaneous with another core going off-line for calibration. This process operates continuously without
interrupting data flow in the application and ensures that all cores are optimized in performance regardless of any
changes of temperature. The background calibration cycle rate is fixed and is not adjustable by the user.

Because of the additional circuitry active in background calibration mode, a slight degradation in performance
occurs in comparison to foreground calibration mode at a fixed temperature. As a result of this degradation, using
foreground calibration mode is recommended if the expected change in operating temperature is <30C. Using
background calibration mode is recommended if the expected change in operating temperature is >30C. The
exact difference in performance is dependent on the DEVCLK (sampling clock) frequency, and the analog input
signal frequency and amplitude. For this reason, device and system performance should be evaluated using both
calibration modes before finalizing the choice of calibration mode.

To enable the background calibration feature, set the CAL_BCK bit (register 0x057, bit 0) and the CAL_CONT bit
(register 0x057, bit 1). The value written to the register 0x057 to enable background calibration is therefore
0x013h. After writing this value to register 0x057, set the CAL_SFT bit in register 0x050 to perform the one-time
foreground calibration to begin the process.

                                                                        NOTE
               The ADC offset-adjust feature has no effect when background calibration mode is
               enabled.

7.4.4 Timing Calibration Mode

The timing calibration process optimizes the matching of sample timing for the 4 internally interleaved converters.
This process minimize the presence of any timing related interleaving spurs in the captured spectrum. The timing
calibration feature is disabled by default, but using this feature is highly recommended. To enable timing
calibration, set the T_AUTO bit (register 0x066, bit 0). When this bit is set, the timing calibration performs each
time the CAL_SFT bit is set.

46  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

Device Functional Modes (continued)

            Table 32. Calibration Cycle Timing for Different Calibration Modes and Options

CAL_CONT, CAL_BCK         T_AUTO     LOW_SIG_EN                                                          INITIAL ONE-TIME        BACKGROUND
                                                                                                           CALIBRATION     CALIBRATION CYCLE(1)
               0               0              0                                                           CAL_SFT 0  1
               0               0              1                                                                (tDEVCLK)          (ALL CORES)
               0               1              0                                                                 102 E+6               (tDEVCLK)
               0               1              1                                                                                           N/A
               1               0              0                                                                  64 E+6                   N/A
               1               0              1                                                                                           N/A
               1               1              0                                                                 227 E+6                   N/A
               1               1              1                                                                                       816 E+6
                                                                                                                189 E+6               512 E+6
                                                                                                                                      816 E+6
                                                                                                               127.5 E+6              512 E+6

                                                                                                                 80 E+6

                                                                                                              283.75 E+6

                                                                                                              236.25 E+6

(1) N/A = not applicable

7.4.5 Test-Pattern Modes

A number of device test modes are available. These modes insert known patterns of information into the device
data path for assistance with system debug, development, or characterization.

7.4.5.1 ADC Test-Pattern Mode

The 12-bit ADC core has a built-in test-pattern generator. This mode is helpful for verifying the full data link from
the ADC to the data receiver when in DDC bypass mode. When the test-pattern mode is enabled, the ADC
output data is replaced by a pattern that repeats every two frames. The data sequence is is shown in Table 33
(shown for default settings with foreground calibration mode).

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  47
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                          www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

                                                             Table 33. ADC Test Pattern(1)

     LANE                                                                SAMPLE NUMBER (SID)
(CONVERTER
                            0           1       2                3          4           5              6         7              8      9
       ID)               0x000       0xFFF   0x000            0xFFF      0x000       0xFFF          0x000     0xFFF          0x000  0xFFF
                         0x008       0xFF7   0x008            0xFF7      0x008       0xFF7          0x008     0xFF7          0x008  0xFF7
         0               0x010       0xFEF   0x010            0xFEF      0x010       0xFEF          0x010     0xFEF          0x010  0xFEF
         1               0x020       0xFDF   0x020            0xFDF      0x020       0xFDF          0x020     0xFDF          0x020  0xFDF
         2               0x040       0xFBF   0x040            0xFBF      0x040       0xFBF          0x040     0xFBF          0x040  0xFBF
         3               0x100       0xEFF   0x100            0xEFF      0x100       0xEFF          0x100     0xEFF          0x100  0xEFF
         4               0x200       0xDFF   0x200            0xDFF      0x200       0xDFF          0x200     0xDFF          0x200  0xDFF
         5               0x400       0xBFF   0x400            0xBFF      0x400       0xBFF          0x400     0xBFF          0x400  0xBFF
         6
         7

(1) When background-calibration mode is enabled, the pattern values are dynamic because the internal converter banks are output on
      different lanes during the calibration bank-switching process. Each converter bank has dedicated pattern values as listed in Table 34.

                                             Table 34. ADC Bank Pattern Values

    BANK                                    LOCATION                                       LOW VALUE                         HIGH VALUE
       0                                       Lane n                                          0x000                             0xFFF
       1                                                                                       0x040                             0xFBF
       2                                     Lane n+4                                          0x004                             0xFFE
       3                                       Lane n                                          0x080                              0xF7F
       4                                                                                       0x008                              0xFF7
                                             Lane n+4                                          0x100                             0xEFF
                                               Lane n                                          0x010                             0xFEF
                                                                                               0x200                             0xDFF
                                             Lane n+4                                          0x020                             0xFDF
                                               Lane n                                          0x400                             0xBFF

                                             Lane n+4
                                               Lane n

                                             Lane n+4

7.4.5.2 Serializer Test-Mode Details

Test modes are enabled by setting the appropriate configuration of the JESD204B_TEST setting (Register
0x202, Bits 3:0). Each test mode is described in detail in the following sections. Regardless of the test mode, the
serializer outputs are powered up based on the configuration decimation and DDR settings. The test modes
should only be enabled while the JESD204B link is disabled.

    ADC                         DDC            JESD204B       Scrambler  JESD204B           8b10b   JESD204B
                                            Transport Layer              Link Layer        Encoder       TX

                                                                                                                                Active Lanes and Serial Rates
                                                                                                                             Set by D, DDR, and P54 Parameters

              ADC                    Long or Short Transport                Repeated ILA                       PRBSn
    Test Pattern Enable                      Octet Ramp                    Modified RPAT                        D21.5
                                                                         Test Mode Enable                       K28.5
                                         Test Mode Enable                                           Serial Outputs High/Low
                                                                                                        Test Mode Enable

                                            Figure 51. Test-Mode Insertion Points

48  Submit Documentation Feedback                                                                                       Copyright 20142015, Texas Instruments Incorporated
                                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.4.5.3 PRBS Test Modes

The PRBS test modes bypass the 8B10B encoder. These test modes produce pseudo-random bit streams that
comply with the ITU-T O.150 specification. These bit streams are used with lab test equipment that can self-
synchronize to the bit pattern and therefore the initial phase of the pattern is not defined.

The sequences are defined by a recursive equation. For example, the PRBS7 sequence is defined as shown in
Equation 9.

        y[n] = y[n 6]y[n 7]

where

             Bit n is the XOR of bit [n 6] and bit [n 7] which are previously transmitted bits                                           (9)

                                   Table 35. PBRS Mode Equations

            PRBS TEST MODE         SEQUENCE                                                              SEQUENCE LENGTH (bits)
            PRBS7                  y[n] = y[n 6]y[n 7]                                               127
            PRBS15                 y[n] = y[n 14]y[n 15]                                             32767
            PRBS23                 y[n] = y[n 18]y[n 23]                                             8388607

The initial phase of the pattern is unique for each lane.

7.4.5.4 Ramp Test Mode

In the ramp test mode, the JESD204B link layer operates normally, but the transport layer is disabled and the
input from the formatter is ignored. After the ILA sequence, each lane transmits an identical octet stream that
increments from 0x00 to 0xFF and repeats.

7.4.5.5 Short and Long-Transport Test Mode

The short-transport test mode is available when the device is operated in DDC bypass mode (decimation = 1).
The short transport pattern has a length of one frame. Table 36 lists the formula followed by each sample of the
pattern.

                            Table 36. Short Transport Test Pattern Definition

                                                           BIT

11          10        9     8      7  6                         5  4                                     3  2                    1         0

                ~LID                                       LID                                                     SID+1

LID is the lane ID (0 to 7) and SID is the sample number within the frame (0 to 4). The entire pattern has a length
of one frame and is listed in Table 37.

                               Table 37. Short Transport Test Pattern

LANE (CONVERTER ID)            0         1                      SAMPLE NUMBER (SID)                            3                       4
                            0xF01     0xF02                                        2                        0xF04                   0xF05
                0           0xE11     0xE12                                                                 0xE14                   0xE15
                1           0xD21     0xD22                                     0xF03                       0xD24                   0xD25
                2           0xC31     0xC32                                    0xE13                        0xC34                   0xC35
                3           0xB41     0xB42                                    0xD23                        0xB44                   0xB45
                4           0xA51     0xA52                                    0xC33                        0xA54                   0xA55
                5           0x961     0x962                                    0xB43                        0x964                   0x965
                6           0x871     0x872                                    0xA53                        0x874                   0x875
                7                                                               0x963
                                                                                0x873

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback        49
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                 www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

The long-transport test mode is available in all DDC modes (decimation > 1). Patterns are generated in
accordance with the JESD204B standard and are different for each output format.

Table 38 lists one example of the long transport test pattern:

CHAR            Table 38. Long Transport Test Pattern - Decimate-by-4, DDR = 1, P54 = 1, K=10
NO.
Lane 0                                                    TIME
Lane 1  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21
Lane 2
Lane 3  0x0003    0x0002  0x8000             0x8000  0x8000  0x8000  0x8000        0x8000  0x8000  0x8000  0x0003
        0x0002    0x0005  0x8000             0x8000  0x8000  0x8000  0x8000        0x8000  0x8000  0x8000  0x0002
        0x0004    0x0002  0x8001             0x8000  0x8000  0x8000  0x8000        0x8000  0x8000  0x8000  0x0004
        0x0004    0x0004  0x8000             0x8001  0x8000  0x8000  0x8000        0x8000  0x8000  0x8000  0x0004
        Frame     Frame   Frame              Frame   Frame   Frame   Frame         Frame   Frame   Frame   Frame
                   n+1     n+2                n+3     n+4     n+5     n+6           n+7     n+8     n+9    n + 10
            n

If multiple devices are all programmed to the transport layer test mode (while JESD_EN = 0), then JESD_EN is
set to 1, and then SYSREF is used to align the LMFC of the devices, the patterns will be aligned to the SYSREF
event (within the skew budget of JESD204B). For more details see JESD204B, section 5.1.6.3.

7.4.5.6 D21.5 Test Mode
In this test mode, the controller transmits a continuous stream of D21.5 characters (alternating 0s and 1s).

7.4.5.7 K28.5 Test Mode
In this test mode, the controller transmits a continuous stream of K28.5 characters.

7.4.5.8 Repeated ILA Test Mode

In this test mode, the JESD204B link layer operates normally with one exception: when the ILA sequence
completes, the sequence repeats indefinitely. Whenever the receiver issues a synchronization request, the
transmitter will initiate code group synchronization. Upon completion of code group synchronization, the
transmitter will repeatedly transmit the ILA sequence. If there is no active code group synchronization request at
the moment the transmitter enters the test mode, the transmitter will behave as if it received one.

7.4.5.9 Modified RPAT Test Mode

A 12-octet repeating pattern is defined in INCITS TR-35-2004. The purpose of this pattern is to generate white
spectral content for JESD204B compliance and jitter testing. Table 39 lists the pattern before and after 8b10b
encoding.

                                       Table 39. Modified RPAT Pattern Values

    OCTET NUMBER  Dx.y NOTATION                      8-BIT INPUT TO 8b10b ENCODER          20b OUTPUT OF 8b10b ENCODER
                                                                                                      (2 CHARACTERS)
               0         D30.5                                           0xBE                                0x86BA6
               1         D23.6                                           0xD7                                0xC6475
               2          D3.1                                           0x23                                0xD0E8D
               3          D7.2                                           0x47                                0xCA8B4
               4         D11.3                                           0x6B                                0x7949E
               5         D15.4                                           0x8F                                0xAA665
               6         D19.5                                           0xB3
               7         D20.0                                           0x14
               8         D30.2                                           0x5E
               9         D27.7                                           0xFB
              10         D21.1                                           0x35
              11         D25.2                                           0x59

50      Submit Documentation Feedback                                                                   Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.5 Programming

7.5.1 Using the Serial Interface

The serial interface is accessed using the following four pins: serial clock (SCLK), serial-data in (SDI), serial-data
out (SDO), and serial-interface chip-select (SCS). Registers access is enabled through the SCS pin.

SCS           This signal must be asserted low to access a register through the serial interface. Setup and hold
              times with respect to the SCLK must be observed.

SCLK          Serial data input is accepted at the rising edge of this signal. SCLK has no minimum frequency
              requirement.

SDI           Each register access requires a specific 24-bit pattern at this input. This pattern consists of a read-

              and-write (R/W) bit, register address, and register value. The data is shifted in MSB first. Setup and

              hold times with respect to the SCLK must be observed (see Figure 2).

SDO           The SDO signal provides the output data requested by a read command. This output is high
              impedance during write bus cycles and during the read bit and register address portion of read bus
              cycles.

Each register access consists of 24 bits, as shown in Figure 2. The first bit is high for a read and low for a write.

The next 15 bits are the address of the register that is to be written to. During write operations, the last 8 bits are
the data written to the addressed register. During read operations, the last 8 bits on SDI are ignored, and, during
this time, the SDO outputs the data from the addressed register. The serial protocol details are illustrated in
Figure 52.

                                     Single Register Access

     SCS

              1                   8                                                                      16 17              24

     SCLK                         Command Field                                                                 Data Field
       SDI
              R/W A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0

                                                                                                                Data Field

         SDO     Hi Z                                                                                    D7 D6 D5 D4 D3 D2 D1 D0               Hi Z
(read mode)

                 Figure 52. Serial Interface Protocol - Single Read / Write

Copyright 20142015, Texas Instruments Incorporated                                                           Submit Documentation Feedback  51
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                      www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Programming (continued)

7.5.1.1 Streaming Mode

The serial interface supports streaming reads and writes. In this mode, the initial 24 bits of the transaction
specifics the access type, register address, and data value as normal. Additional clock cycles of write or read
data are immediately transferred, as long as the SCS input is maintained in the asserted (logic low) state. The
register address auto increments (default) or decrements for each subsequent 8 bit transfer of the streaming
transaction. The ADDR_ASC bit (register 000h, bits 5 and 2) controls whether the address value ascends
(increments) or descends (decrements). Streaming mode can be disabled by setting the ADDR_STATIC bit
(register 010h, bit 0). The streaming mode transaction details are shown in Figure 53.

                                                                                                                                 Multiple Register Access

    SCS

             1                              8  16 17                            24 25                           32

    SCLK

                      Command Field                   Data Field (write mode)          Data Field (write mode)

    SDI      R/W A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

    SDO                                               Data Field                       Data Field

(read mode)     Hi Z                                                                                                                                                              Hi Z
                                               D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

                      Figure 53. Serial Interface Protocol - Streaming Read / Write

See the Register Map section for detailed information regarding the registers.

                                                                     NOTE
             The serial interface must not be accessed during calibration of the ADC. Accessing the
             serial interface during this time impairs the performance of the device until the device is
             calibrated correctly. Writing or reading the serial registers also reduces dynamic
             performance of the ADC for the duration of the register access time.

52           Submit Documentation Feedback                                                                Copyright 20142015, Texas Instruments Incorporated
                                               Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.6 Register Map

Several groups of registers provide control and configuration options for this device. Each following register
description also shows the power-on reset (POR) state of each control bit.

                                                                    NOTE
            All multi-byte registers are arranged in little-endian format (the least-significant byte is
            stored at the lowest address) unless explicitly stated otherwise.

                              Memory Map

   Address   Reset      Type                                                                             Register

     0x000              Standard SPI-3.0 (0x000 to 0x00F)
     0x001
     0x002   0x3C       R/W   Configuration A Register
     0x003
0x004-0x005  0x00       R     Configuration B Register
     0x006
0x007-0x00B  0x00       R/W   Device Configuration Register
0x00C-0x00D
0x00E-0x00F  0x03       R     Chip Type Register

     0x010   Undefined  R     RESERVED
0x011-0x01F
             0x03       R     Chip Version Register
     0x020
     0x021   Undefined  R     RESERVED
     0x022
     0x023   0x0451     R     Vendor Identification Register
     0x024
     0x025   Undefined  R     RESERVED
     0x026
     0x027              User SPI Configuration (0x010 to 0x01F)
     0x028
     0x029   0x00       R/W   User SPI Configuration Register
    0x02A
0x02B-0x02F  Undefined  R     RESERVED

     0x030   General Analog, Bias, Band Gap, and Track and Hold (0x020 to 0x02F)
     0x031
     0x032   0x9D       R/W   RESERVED
     0x033
     0x034   0x00       R/W   Power-On Reset Register
     0x035
     0x036   0x40       R/W   I/O Gain 0 Register
     0x037
0x038-0x03F  0x00       R/W   I/O Gain 1 Register

     0x040   0x00       R/W   RESERVED
0x041-0x04F
             0x40       R/W   I/O Offset 0 Register

             0x00       R/W   I/O Offset 1 Register

             0x06       R/W   RESERVED

             0xBA       R/W   RESERVED

             0xD4       R/W   RESERVED

             0xEA       R/W   RESERVED

             Undefined  R     RESERVED

                              Clock (0x030 to 0x03F)

             0xC0       R/W   Clock Generator Control 0 Register

             0x07       R     Clock Generator Status Register

             0x80       R/W   Clock Generator Control 2 Register

             0xC3       R/W   Analog Miscellaneous Register

             0x2F       R/W   Input Clamp Enable Register

             0xDF       R/W   RESERVED

             0x00       R/W   RESERVED

             0x45       R/W   RESERVED

             Undefined  R/W   RESERVED

                              Serializer (0x040 to 0x04F)

             0x04       R/W   Serializer Configuration Register

             Undefined  R     RESERVED

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  53
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                     www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

Register Map (continued)

                                                Memory Map (continued)

      Address       Reset                    Type                                   Register

        0x050        0x06                    ADC Calibration (0x050 to 0x1FF)
        0x051        0xF4
        0x052        0x00                    R/W   Calibration Configuration 0 Register
        0x053        0x5C
        0x054        0x1C                    R/W   Calibration Configuration 1 Register
        0x055        0x92
        0x056        0x20                    R/W   RESERVED
        0x057        0x10
        0x058        0x00                    R/W   RESERVED
        0x059        0x00
       0x05A         0x00                    R/W   RESERVED
       0x05B     Undefined
       0x05C         0x00                    R/W   RESERVED
   0x05D-0x05E   Undefined
       0x05F         0x00                    R/W   RESERVED
        0x060    Undefined
        0x061    Undefined                   R/W   Calibration Background Control Register
        0x062    Undefined
        0x063    Undefined                   R/W   ADC Pattern and Over-Range Enable Register
        0x064    Undefined
        0x065    Undefined                   R/W   RESERVED
        0x066        0x02
        0x067        0x01                    R/W   Calibration Vectors Register
        0x068    Undefined
        0x069    Undefined                   R     Calibration Status Register
       0x06A         0x00
       0x06B         0x20                    R/W   RESERVED
   0x06C-0x1FF   Undefined
                                             R/W   RESERVED
        0x200        0x10
        0x201        0x0F                    R/W   RESERVED
        0x202        0x00
        0x203        0x00                    R     RESERVED
        0x204        0x00
        0x205    Undefined                   R     RESERVED
        0x206        0xF2
        0x207       0xAB                     R     RESERVED
        0x208        0x00
   0x209-0x20B       0x00                    R     RESERVED
       0x20C         0x00
       0x20D         0x00                    R     RESERVED
   0x20E-0x20F     0x0000
PRESET 0                                     R     RESERVED
   0x210-0x213  0xC0000000
   0x214-0x215     0x0000                    R/W   Timing Calibration Register

                                             R/W   RESERVED

                                             R     RESERVED

                                             R     RESERVED

                                             R/W   RESERVED

                                             R/W   RESERVED

                                             R     RESERVED

                                   Digital Down Converter and JESD204B (0x200-0x27F)

                                             R/W   Digital Down-Converter (DDC) Control

                                             R/W   JESD204B Control 1

                                             R/W   JESD204B Control 2

                                             R/W   JESD204B Device ID (DID)

                                             R/W   JESD204B Control 3

                                             R/W   JESD204B and System Status Register

                                             R/W   Overrange Threshold 0

                                             R/W   Overrange Threshold 1

                                             R/W   Overrange Period

                                             R/W   RESERVED

                                             R/W   DDC Configuration Preset Mode

                                             R/W   DDC Configuration Preset Select

                                             R/W   Rational NCO Reference Divisor

                                             R/W   NCO Frequency (Preset 0)

                                             R/W   NCO Phase (Preset 0)

54  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

Register Map (continued)                                                                                 SLAS989C JANUARY 2014 REVISED JULY 2015

                               Memory Map (continued)

      Address       Reset   Type                                                                         Register
        0x216        0xFF   R/W
        0x217        0x00   R/W   DDC Delay (Preset 0)
                                  RESERVED
PRESET 1        0xC0000000
   0x218-0x21B     0x0000   R/W   NCO Frequency (Preset 1)
  0x21C-0x21D        0xFF
       0x21E         0x00   R/W   NCO Phase (Preset 1)
       0x21F
                0xC0000000  R/W   DDC Delay (Preset 1)
PRESET 2           0x0000
   0x220-0x223       0xFF   R/W   RESERVED
   0x224-0x225       0x00
        0x226               R/W   NCO Frequency (Preset 2)
        0x227   0xC0000000
                   0x0000   R/W   NCO Phase (Preset 2)
PRESET 3             0xFF
   0x228-0x22B       0x00   R/W   DDC Delay (Preset 2)
  0x22C-0x22D
       0x22E    0xC0000000  R/W   RESERVED
       0x22F       0x0000
                     0xFF   R/W   NCO Frequency (Preset 3)
PRESET 4             0x00
   0x230-0x233              R/W   NCO Phase (Preset 3)
   0x234-0x235  0xC0000000
        0x236      0x0000   R/W   DDC Delay (Preset 3)
        0x237        0xFF
                     0x00   R/W   RESERVED
PRESET 5
   0x238-0x23B  0xC0000000  R/W   NCO Frequency (Preset 4)
  0x23C-0x23D      0x0000
       0x23E         0xFF   R/W   NCO Phase (Preset 4)
       0x23F         0x00
                            R/W   DDC Delay (Preset 4)
PRESET 6        0xC0000000
   0x240-0x243     0x0000   R/W   RESERVED
   0x244-0x245       0xFF
        0x246        0x00   R/W   NCO Frequency (Preset 5)
        0x247
                 Undefined  R/W   NCO Phase (Preset 5)
PRESET 7
   0x248-0x24B   Undefined  R/W   DDC Delay (Preset 5)
  0x24C-0x24D
       0x24E                R/W   RESERVED
   0x24F-0x251
   0x252-0x27F              R/W   NCO Frequency (Preset 6)

0x0280-0x7FFF              R/W   NCO Phase (Preset 6)

                            R/W   DDC Delay (Preset 6)

                            R/W   RESERVED

                            R/W   NCO Frequency (Preset 7)

                            R/W   NCO Phase (Preset 7)

                            R/W   DDC Delay (Preset 7)

                            R/W   RESERVED

                            R     RESERVED

                                  Reserved

                            R     RESERVED

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  55
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                      www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015                                                     Section
                                                                                                   Go
7.6.1 Register Descriptions                                                                        Go
                                                                                                   Go
7.6.1.1 Standard SPI-3.0 (0x000 to 0x00F)                                                          Go
                                                                                                   Go
                                             Table 40. Standard SPI-3.0 Registers                  Go

   Address           Reset    Acronym              Register Name
     0x000            0x3C    CFGA                 Configuration A Register
     0x001            0x00    CFGB                 Configuration B Register
     0x002            0x00    DEVCFG               Device Configuration Register
     0x003            0x03    CHIP_TYPE            Chip Type Register
                    0x0000    RESERVED             RESERVED
0x004-0x005           0x03    CHIP_VERSION         Chip Version Register
     0x006         Undefined  RESERVED             RESERVED
                    0x0451    VENDOR_ID            Vendor Identification Register
0x007-0x00B        Undefined  RESERVED             RESERVED
0x00C-0x00D
0x00E-0x00F

7.6.1.1.1 Configuration A Register (address = 0x000) [reset = 0x3C]

All writes to this register must be a palindrome (for example: bits [3:0] are a mirror image of bits [7:4]). If the data
is not a palindrome, the entire write is ignored.

                              Figure 54. Configuration A Register (CFGA)

        7             6              5              4                    3                2         1       0
    SWRST      RESERVED       ADDR_ASC       RESERVED             RESERVED         ADDR_ASC  RESERVED   SWRST
     R/W-0                                                                                               R/W-0
                   R/W-0         R/W-1           R/W-1                R/W-1           R/W-1      R/W-0

                                             Table 41. CFGA Field Descriptions

    Bit Field                                Type     Reset         Description
                                             R/W      0             Setting this bit causes all registers to be reset to their default
    7       SWRST                                                   state. This bit is self-clearing.
                                             R/W      0
    6       RESERVED                         R/W      1             This bit is NOT reset by a soft reset (SWRST)
                                                                    0 : descend decrement address while streaming (address
    5       ADDR_ASC                                                wraps from 0x0000 to 0x7FFF)
                                                                    1 : ascend increment address while streaming (address wraps
    4       RESERVED                         R/W      1             from 0x7FFF to 0x0000) (default)
                                                                    Always returns 1
    3       RESERVED                         R/W
                                                                    Palindrome bits
    2       ADDR_ASC                         R/W                     bit 3 = bit 4, bit 2 = bit 5, bit 1 = bit 6, bit 0 = bit 7
                                                            1100
    1       RESERVED
                                             R/W

    0       SWRST                            R/W

7.6.1.1.2 Configuration B Register (address = 0x001) [reset = 0x00]

                              Figure 55. Configuration B Register (CFGB)

       7              6               5            4                3              2         1          0

                                                         RESERVED

                                                         R - 0x00h

                                             Table 42. CFGB Field Descriptions

    Bit Field                                Type     Reset         Description
    7:0 RESERVED                             R
                                                      0000 0000

56     Submit Documentation Feedback                                                                    Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

7.6.1.1.3 Device Configuration Register (address = 0x002) [reset = 0x00]                                 SLAS989C JANUARY 2014 REVISED JULY 2015

                  Figure 56. Device Configuration Register (DEVCFG)

7  6                      5              4                        3                                      2             1          0

                             RESERVED                                                                                     MODE

                             R/W-000000                                                                                   R/W-00

                             Table 43. DEVCFG Field Descriptions

Bit Field                    Type           Reset              Description
7-2 RESERVED                 R/W            0000 00
1-0 MODE                     R/W            00                 SPI 3.0 specification has 1 as low power functional mode and 2
                                                               as low power fast resume. This chip does not support these
                                                               modes.
                                                               0: Normal Operation full power and full performance (default)
                                                               1: Normal Operation full power and full performance (default)
                                                               2: Power Down Everything powered down
                                                               3: Power Down Everything powered down

7.6.1.1.4 Chip Type Register (address = 0x003) [reset = 0x03]

                          Figure 57. Chip Type Register (CHIP_TYPE)

7  6                      5              4                        3                                      2             1          0

               RESERVED                                                                                     CHIP_TYPE

                  R-0000                                                                                    R-0011

                          Table 44. CHIP_TYPE Field Descriptions

Bit Field                    Type           Reset              Description
7-4 RESERVED                 R              0000               Always returns 0x3, indicating that the part is a high speed ADC.
3-0 CHIP_TYPE                R              0011

7.6.1.1.5 Chip Version Register (address = 0x006) [reset = 0x03]

                  Figure 58. Chip Version Register (CHIP_VERSION)

7  6                      5              4                        3                                      2             1          0

                                         CHIP_VERSION

                                            R-0000 0011

                          Table 45. CHIP_VERSION Field Descriptions

Bit Field                    Type           Reset              Description
7-0 CHIP_VERSION             R
                                            0000 0011 Chip version, returns 0x03

Copyright 20142015, Texas Instruments Incorporated                                                       Submit Documentation Feedback  57
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                     www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.1.6 Vendor Identification Register (address = 0x00C to 0x00D) [reset = 0x0451]

                            Figure 59. Vendor Identification Register (VENDOR_ID)

       15        14                   13        12             11                10                9           8

                                                    VENDOR_ID

                                                    R-0x04h

       7         6                    5         4              3                 2                 1           0

                                                    VENDOR_ID

                                                    R-0x51h

                                      Table 46. VENDOR_ID Field Descriptions

     Bit   Field                          Type     Reset     Description
    15-0   VENDOR_ID                      R        0x0451h   Always returns 0x0451 (TI Vendor ID)

7.6.1.2 User SPI Configuration (0x010 to 0x01F)

                                      Table 47. User SPI Configuration Registers

      Address      Reset    Acronym             Register Name                                         Section
        0x010       0x00    USR0                User SPI Configuration Register                          Go
                 Undefined  RESERVED            RESERVED
    0x011-0x01F

7.6.1.2.1 User SPI Configuration Register (address = 0x010) [reset = 0x00]

                            Figure 60. User SPI Configuration Register (USR0)

       7         6                    5         4              3                 2                 1           0

                                          RESERVED                                                    ADDR_STATIC

                                          R/W-0000 000                                                         R/W-0

                                          Table 48. USR0 Field Descriptions

    Bit Field                             Type     Reset     Description
                                          R/W      0000 000
    7-1 RESERVED                          R/W      0         0 : Use ADDR_ASC bit to define what happens to address
                                                             during streaming (default).
    0      ADDR_STATIC                                       1 : Address stays static throughout streaming operation. Useful
                                                             for reading/writing calibration vector information at
                                                             CAL_VECTOR register.

58     Submit Documentation Feedback                                                                 Copyright 20142015, Texas Instruments Incorporated
                                          Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.3 General Analog, Bias, Band Gap, and Track and Hold (0x020 to 0x02F)

             Table 49. General Analog, Bias, Band Gap, and Track and Hold Registers

  Address      Reset      Acronym            Register Name                                                               Section
    0x020       0x9D      RESERVED           RESERVED
    0x021       0x00      POR                Power-On Reset Register                                                        Go
    0x022       0x40      IO_GAIN_0          I/O Gain 0 Register                                                            Go
    0x023       0x00      IO_GAIN_1          I/O Gain 1 Register                                                            Go
    0x024       0x00      RESERVED           RESERVED
    0x025       0x40      IO_OFFSET_0        I/O Offset 0 Register                                                          Go
    0x026       0x00      IO_OFFSET_1        I/O Offset 1 Register                                                          Go
    0x027       0x06      RESERVED           RESERVED
    0x028       0xBA      RESERVED           RESERVED
    0x029       0xD4      RESERVED           RESERVED
    0x02A       0xAA      RESERVED           RESERVED
             Undefined    RESERVED           RESERVED
0x02B-0x02F

7.6.1.3.1 Power-On Reset Register (address = 0x021) [reset = 0x00]

                          Figure 61. Power-On Reset Register (POR)

   7                 6    5                  4                  3                                        2            1           0

                                       RESERVED                                                                                   SPI_RES

                                       R/W-0000 000                                                                               R/W-0

                             Table 50. POR Field Descriptions

Bit Field                              Type     Reset           Description
                                       R/W      0000 000
7-1 RESERVED                           R/W      0               Reset all digital. Emulates a power on reset (not self-clearing).
                                                                Write a 0 and then write a 1 to emulate a reset. Transition from
0           SPI_RES                                             0-->1 initiates reset.
                                                                Default: 0

7.6.1.3.2 I/O Gain 0 Register (address = 0x022) [reset = 0x40]

                          Figure 62. I/O Gain 0 Register (IO_GAIN_0)

       7             6            5            4                  3                                              2           1           0
RESERVED     GAIN_FS[14]  GAIN_FS[13]  GAIN_FS[12]        GAIN_FS[11]                                    GAIN_FS[10]  GAIN_FS[9]  GAIN_FS[8]

    R/W-0        R/W-1        R/W-0        R/W-0              R/W-0                                          R/W-0       R/W-0       R/W-0

                          Table 51. IO_GAIN_0 Field Descriptions

Bit Field                              Type     Reset           Description
                                       R/W      0
7           RESERVED                   R/W      100 0000        MSB Bits for GAIN_FS[14:0]. (See the IO_GAIN_1 description in
                                                                General Analog, Bias, Band Gap, and Track and Hold (0x020 to
6-0 GAIN_FS[14:8]                                               0x02F))

Copyright 20142015, Texas Instruments Incorporated                                                       Submit Documentation Feedback     59
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                               www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.3.3 IO_GAIN_1 Register (address = 0x023) [reset = 0x00]

                             Figure 63. IO_GAIN_1 Register (IO_GAIN_1)

           7           6            5            4                  3              2              1             0
    GAIN_FS[7]  GAIN_FS[6]   GAIN_FS[5]   GAIN_FS[4]         GAIN_FS[3]     GAIN_FS[2]     GAIN_FS[1]    GAIN_FS[0]

       R/W-0       R/W-0        R/W-0        R/W-0              R/W-0          R/W-0          R/W-0         R/W-0

                                      Table 52. IO_GAIN_1 Field Descriptions

    Bit Field                             Type     Reset       Description
    7-0 GAIN_FS[7:0]                      R/W
                                                   0000 0000   LSB bits for GAIN_FS[14:0]
                                                               GAIN_FS[14:0] Value
                                                               0x0000 500 mVp-p
                                                               0x4000 725 mVp-p (default)
                                                               0x7FFF 950 mVp-p

7.6.1.3.4 I/O Offset 0 Register (address = 0x025) [reset = 0x40]

                             Figure 64. I/O Offset 0 Register (IO_OFFSET_0)

           7             6            5            4               3                 2              1             0
    RESERVED                                                                               OFFSET_FS[9]  OFFSET_FS[8]
                OFFSET_FS[1  OFFSET_FS[1  OFFSET_FS[1     OFFSET_FS[1       OFFSET_FS[1
        R/W-0           4]           3]           2]              1]                0]           R/W-0         R/W-0

                     R/W-1        R/W-0        R/W-0           R/W-0             R/W-0

                                      Table 53. IO_OFFSET_0 Field Descriptions

    Bit Field                             Type     Reset       Description
                                          R/W      0
    7      RESERVED                       R/W      100 0000    MSB Bits for OFFSET_FS[14:0].
                                                               The ADC offset adjust feature has no effect when Background
    6-0 OFFSET_FS[14:8]                                        Calibration Mode is enabled. (See IO_OFFSET_1 description in
                                                               the General Analog, Bias, Band Gap, and Track and Hold
                                                               (0x020 to 0x02F) section).

7.6.1.3.5 I/O Offset 1 Register (address = 0x026) [reset = 0x00]

                             Figure 65. I/O Offset 1 Register (IO_OFFSET_1)

       7        6                     5         4                 3         2              1             0

OFFSET_FS[7] OFFSET_FS[6] OFFSET_FS[5] OFFSET_FS[4] OFFSET_FS[3] OFFSET_FS[2] OFFSET_FS[1] OFFSET_FS[0]

    R/W-0       R/W-0        R/W-0              R/W-0             R/W-0     R/W-0          R/W-0         R/W-0

                                      Table 54. IO_OFFSET_1 Field Descriptions

    Bit Field                             Type     Reset       Description
    7-0 OFFSET_FS[7:0]                    R/W
                                                   0000 0000   LSB bits for OFFSET_FS[14:0]. OFFSET_FS[14:0] adjusts the
                                                               offset of the entire ADC (all banks are impacted).
                                                               OFFSET_FS[14:0] Value
                                                               0x0000 28-mV offset
                                                               0x4000 no offset (default)
                                                               0x7FFF 28-mV offset

                                                               The ADC offset adjust feature has no effect when Background
                                                               Calibration Mode is enabled.

60     Submit Documentation Feedback                                                                 Copyright 20142015, Texas Instruments Incorporated
                                          Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

7.6.1.4 Clock (0x030 to 0x03F)                                                                           SLAS989C JANUARY 2014 REVISED JULY 2015

  Address        Reset       Acronym       Table 55. Clock Registers                                                   Section
    0x030         0xC0       CLKGEN_0                                                                                     Go
    0x031         0x07       CLKGEN_1                Register Name                                                        Go
    0x032         0x80       CLKGEN_2                Clock Generator Control 0 Register                                   Go
    0x033         0xC3       ANA_MISC                Clock Generator Status Register                                      Go
    0x034         0x2F       IN_CL_EN                Clock Generator Control 2 Register                                   Go
    0x035         0xDF       RESERVED                Analog Miscellaneous Register
    0x036         0x00       RESERVED                Clamp Enable Register
    0x037         0x45       RESERVED                RESERVED
               Undefined     RESERVED                RESERVED
0x038-0x03F                                          RESERVED
                                                     RESERVED

7.6.1.4.1 Clock Generator Control 0 Register (address = 0x030) [reset = 0xC0]

                   Figure 66. Clock Generator Control 0 Register (CLKGEN_0)

         7              6            5                4             3                                    2      1               0
               SysRef_Pr_En  SysRefDetClr                    RESERVED
SysRef_Rcvr_E                                   Clear Dirty                                              DC_LVPECL_C DC_LVPECL_S DC_LVPECL_T
         n          R/W-1        R/W-0           Capture         R/W-0
                                                                                                         LK_en  YSREF_en        S_en
      R/W-1                                       R/W-0
                                                                                                         R/W-0  R/W-0           R/W-0

                                Table 56. CLKGEN_0 Field Descriptions

Bit Field                                  Type  Reset       Description
                                           R/W   1
7  SysRef_Rcvr_En                                            Default: 1
                                                             0 : SYSREF receiver is disabled.
6  SysRef_Pr_En                            R/W   1           1 : SYSREF receiver is enabled (default)

5  SysRefDetClr                            R/W   0           To power down the SYSREF receiver, clear this bit first, then
                                                             clear SysRef_Rcvr_En. To power up the SYSREF receiver, set
4  Clear Dirty Capture                     R/W   0           SysRef_Rcvr_En first, then set this bit.
                                                             Default: 1
3  RESERVED                                R/W   0           0 : SYSREF Processor is disabled.
                                                             1 : SYSREF Processor is enabled (default)
2  DC_LVPECL_CLK_en                        R/W   0
                                                             Default: 0
1  DC_LVPECL_SYSREF_en                     R/W   0           Write a 1 and then a 0 to clear the SysRefDet status bit.

0  DC_LVPECL_TS_en                         R/W   0           Default: 0
                                                             Write a 1 and then a 0 to clear the DC status bit.

                                                             Default: 0

                                                             Default: 0
                                                             Set this bit if DEVCLK is a DC-coupled LVPECL signal through
                                                             a 50- resistor.

                                                             Default: 0
                                                             Set this bit if SYSREF is a DC-coupled LVPECL signal through
                                                             a 50- resistor.

                                                             Default: 0
                                                             Set this bit if TimeStamp is a DC-coupled LVPECL signal
                                                             through a 50- resistor.

Copyright 20142015, Texas Instruments Incorporated                                                       Submit Documentation Feedback  61
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                     www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.4.2 Clock Generator Status Register (address = 0x031) [reset = 0x07]

                         Figure 67. Clock Generator Status Register (CLKGEN_1)

          7            6              5        4           3                   2            1  0
    SysRefDet  Dirty Capture
                                                              RESERVED
        R-0          R-0
                                                              R-00 0111

                                      Table 57. CLKGEN_1 Field Descriptions

    Bit Field                            Type     Reset    Description
                                         R        0
    7     SysRefDet                      R        0        When high, indicates that a SYSREF rising edge was detected.
                                                           To clear this bit, write SysRefDetClr to 1 and then back to 0.
    6     Dirty Capture                  R        00 0111
                                                           When high, indicates that a SYSREF rising edge occurred very
    5-0 RESERVED                                           close to the device clock edge, and setup or hold is not ensured
                                                           (dirty capture). To clear this bit, write CDC to1 and then back to
                                                           0.
                                                           NOTE: When sweeping the timing on SYSREF, it may jump
                                                           across the clock edge without triggering this bit. The
                                                           REALIGNED status bit must be used to detect this (see the
                                                           JESD_STATUS register description in Digital Down Converter
                                                           and JESD204B (0x200-0x27F))

                                                           Reserved register. Always returns 000111b

7.6.1.4.3 Clock Generator Control 2 Register (address = 0x032) [reset = 0x80]

                         Figure 68. Clock Generator Control 2 Register (CLKGEN_2)

       7             6                5        4           3                   2            1  0

                         RESERVED                                                 RDEL

                         R/W-1000                                                 R/W-0000

                                      Table 58. CLKGEN_2 Field Descriptions

    Bit Field                            Type     Reset    Description
    7-4 RESERVED                         R/W      1000
    3-0 RDEL                             R/W      0000     Default: 1000b

                                                           Adjusts the delay of the SYSREF input signal with respect to
                                                           DEVCLK.
                                                           Each step delays SYSREF by 20 ps (nominal)
                                                           Default: 0
                                                           Range: 0 to 15 decimal

62     Submit Documentation Feedback                                                                Copyright 20142015, Texas Instruments Incorporated
                                         Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

7.6.1.4.4 Analog Miscellaneous Register (address = 0x033) [reset = 0xC3]                                 SLAS989C JANUARY 2014 REVISED JULY 2015

                      Figure 69. Analog Miscellaneous Register (ANA_MISC)

   7               6  5                 4             3                                                  2              1            0

                      RESERVED                                          SYNC_DIFF_PD                                       RESERVED

                      R/W-1100 0                                                                         R/W-0             R/W-11

                         Table 59. ANA_MISC Field Descriptions

Bit Field                         Type        Reset   Description
                                  R/W         1100 0
7-3 RESERVED                      R/W         0       Set this bit to power down the differential SYNC~ inputs for the
                                                      JESD204B interface. The SYNC~ inputs can also serve as the
2     SYNC_DIFF_PD                R/W         11      TimeStamp input receiver for the TimeStamp function.
                                                      The receiver must be powered up to support the time stamp or
1-0 RESERVED                                          differential SYNC~.
                                                      Default: 0b
                                                      Default: 11b

7.6.1.4.5 Input Clamp Enable Register (address = 0x034) [reset = 0x2F]

                      Figure 70. Input Clamp Enable Register (IN_CL_EN)

   7            6     5                    4             3                                               2           1               0

      RESERVED        INPUT_CLAMP_EN                                                                     RESERVED

      R/W-00          R/W-1                                                                              R/W-0 1111

                         Table 60. IN_CL_EN Field Descriptions

Bit Field                         Type        Reset   Description
                                  R/W         00
7-6 RESERVED                      R/W         1       Default: 00b

5     INPUT_CLAMP_EN              R/W         0 1111  Set this bit to enable the analog input active clamping circuit.
                                                      Enabled by default.
4-0 RESERVED                                          Default: 1b

                                                      Default: 01111b

Copyright 20142015, Texas Instruments Incorporated                                                           Submit Documentation Feedback  63
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                                    www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015                                                                   Section
                                                                                                                 Go
7.6.1.5 Serializer (0x040 to 0x04F)

      Address      Reset    Acronym          Table 61. Serializer Registers
        0x040       0x04    SER_CFG
                 Undefined  RESERVED                       Register Name
    0x041-0x04F                                            Serializer Configuration Register
                                                           RESERVED

7.6.1.5.1 Serializer Configuration Register (address = 0x040) [reset = 0x04]

                            Figure 71. Serializer configuration Register (SER_CFG)

    7            6                 5               4         3                                2            1  0

                    RESERVED                                    SERIALIZER PRE-EMPHASIS

                    R/W-0000                                                                     R/W-0100

                                      Table 62. SER_CFG Field Descriptions

    Bit Field                                Type     Reset  Description
    7-4 RESERVED                             R/W      0000
    3-0 SERIALIZER PRE-EMPHASIS              R/W      0100   Control bits for the pre-emphasis strength of the serializer output
                                                             driver. Pre-emphasis is required to compensate the low pass
                                                             behavior of the PCB trace.
                                                             Default: 4d

64  Submit Documentation Feedback                                                                       Copyright 20142015, Texas Instruments Incorporated
                                             Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.6 ADC Calibration (0x050 to 0x1FF)

                        Table 63. ADC Calibration Registers

   Address     Reset    Acronym           Register Name                                                  Section
     0x050      0x06    CAL_CFG0          Calibration Configuration 0 Register                              Go
     0x051      0xF4    CAL_CFG1          Calibration Configuration 1 Register                              Go
     0x052      0x00    RESERVED          RESERVED
     0x053      0x5C    RESERVED          RESERVED                                                          Go
     0x054      0x1C    RESERVED          RESERVED                                                          Go
     0x055      0x92    RESERVED          RESERVED                                                          Go
     0x056      0x20    RESERVED          RESERVED                                                          Go
     0x057      0x10    CAL_BACK          Calibration Background Control Register
     0x058      0x00    ADC_PAT_OVR_EN    ADC Pattern and Over-Range Enable                                 Go
                                          Register
     0x059      0x00    RESERVED          RESERVED
    0x05A       0x00    CAL_VECTOR        Calibration Vectors Register
    0x05B    Undefined  CAL_STAT          Calibration Status Register
    0x05C       0x00    RESERVED          RESERVED
0x05D-0x05E  Undefined  RESERVED          RESERVED
    0x05F       0x00    RESERVED          RESERVED
     0x060   Undefined  RESERVED          RESERVED
     0x061   Undefined  RESERVED          RESERVED
     0x062   Undefined  RESERVED          RESERVED
     0x063   Undefined  RESERVED          RESERVED
     0x064   Undefined  RESERVED          RESERVED
     0x065   Undefined  RESERVED          RESERVED
     0x066      0x02    T_CAL             Timing Calibration Register
     0x067      0x01    RESERVED          RESERVED
     0x068   Undefined  RESERVED          RESERVED
     0x069   Undefined  RESERVED          RESERVED
    0x06A       0x00    RESERVED          RESERVED
    0x06B       0x20    RESERVED          RESERVED
0x06C-0x1FF  Undefined  RESERVED          RESERVED

Copyright 20142015, Texas Instruments Incorporated                                                    Submit Documentation Feedback  65
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                                 www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.6.1 Calibration Configuration 0 Register (address = 0x050) [reset = 0x06]

                              Figure 72. Calibration Configuration 0 Register (CAL_CFG0)

    7          6              5                     4                    3          2            1            0
                                                                    CAL_SFT
    RESERVED      TIME_STAMP_EN CALIBRATION_READ_WRITE_EN                                        RESERVED
                                                                      R/W-0
       R/W-00              R/W-0                   R/W-0                                         R/W-110

                                         Table 64. CAL_CFG0 Field Descriptions

    Bit Field                                 Type        Reset  Description
                                              R/W         00
    7-6 RESERVED                              R/W         0      Enables the capture of the external time stamp signal to allow
                                                                 tracking of input signal.
       5      TIME_STAMP_EN                                      Default: 0

       4      CALIBRATION_READ_WRITE_EN R/W               0      Enables the scan register to read or write calibration vectors at
                                                                 register 0x05A.
       3      CAL_SFT (1)                     R/W         0      Default: 0

    2-0 RESERVED                              R/W         110    Software calibration bit. Set bit to initiate foreground calibration.
                                                                 This bit is self-clearing.
                                                                 This bit resets the calibration state machine. Most calibration
                                                                 SPI registers are not synchronized to the calibration clock.
                                                                 Changing them may corrupt the calibration state machine.
                                                                 Always set CAL_SFT AFTER making any changes to the
                                                                 calibration registers.

                                                                 Default: 110

(1) IMPORTANT NOTE: Setting CAL_SFT can glitch internal state machines. The JESD_EN bit must be cleared and then set after setting
      CAL_SFT.

7.6.1.6.2 Calibration Configuration 1 Register (address = 0x051) [reset = 0xF4]

                              Figure 73. Calibration Configuration 1 Register (CAL_CFG1)

          7                6             5             4         3               2            1            0

    RESERVED                      LOW_SIG_EN                                        RESERVED

       R/W-1                      R/W-111                                           R/W-0100

                                         Table 65. CAL_CFG1 Field Descriptions

    Bit Field                                 Type        Reset  Description
                                              R/W         1
       7      RESERVED                        R/W         111    Controls signal range optimization for calibration processes.
                                                                 111: Calibration is optimized for lower amplitude input signals (<
    6-4 LOW_SIG_EN                                               10dBFS).
                                                                 000: Calibration is optimized for large (-1dBFS) input
                                                                 signals.
                                                                 Default: 111 but recommend 000 for large input signals.

    3-0 RESERVED                              R/W         0100

66        Submit Documentation Feedback                                                                  Copyright 20142015, Texas Instruments Incorporated
                                              Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.6.3 Calibration Background Control Register (address = 0x057) [reset = 0x10]

                      Figure 74. Calibration Background Control Register (CAL_BACK)

    7                       6  5                 4                 3                                     2           1         0

Bit         Field                 RESERVED                                                                           CAL_CONT  CAL_BCK
7-2         RESERVED
1          CAL_CONT              R/W-0001 00                                                                        R/W-0     R/W-0

0          CAL_BCK            Table 66. CAL_BACK Field Descriptions

                                           Type     Reset      Description
                                           R/W      0001 00
                                           R/W      0          Set to 0001 00b

                                           R/W      0          CAL_CONT is the only calibration register bit that can be
                                                               modified while background calibration is ongoing. This bit must
                                                               be set to 0 before modifying any of the other bits.
                                                               0 : Pause or stop background calibration sequence.
                                                               1 : Start background calibration sequence.

                                                               Background calibration mode enabled. When pausing
                                                               background calibration leave this bit set, only change
                                                               CAL_CONT to 0.
                                                               If CAL_BCK is set to 0 after background calibration has been
                                                               operation the calibration processes may stop in an incomplete
                                                               condition. Set CAL_SFT to perform a foreground calibration

7.6.1.6.4 ADC Pattern and Over-Range Enable Register (address = 0x058) [reset = 0x00]

            Figure 75. ADC Pattern and Over-Range Enable Register (ADC_PAT_OVR_EN)

   7               6           5                 4                 3                                     2           1         0

                               RESERVED                                                                  ADC_PAT_EN  OR_EN     RESERVED

                               R/W-0000 0                                                                R/W-0       R/W-0     R/W-0

                               Table 67. ADC_PAT_OVR_EN Field Descriptions

Bit Field                                  Type     Reset      Description
                                           R/W      0000 0     Set to 00000b
7-3 RESERVED                               R/W      0          Enable ADC test pattern
                                           R/W      0          Enable over-range output
2           ADC_PAT_EN                     R/W      0          Set to 0

1           OR_EN

0           RESERVED

7.6.1.6.5 Calibration Vectors Register (address = 0x05A) [reset = 0x00]

                               Figure 76. Calibration Vectors Register (CAL_VECTOR)

   7               6           5                 4                 3                                     2           1         0

                                                    CAL_DATA

                                                    R/W-0000 0000

                               Table 68. CAL_VECTOR Field Descriptions

Bit Field                                  Type     Reset      Description
7-0 CAL_DATA                               R/W
                                                    0000 0000  Repeated reads of this register outputs all the calibration register
                                                               values for analysis if the CALIBRATION_READ_WRITE_EN bit
                                                               is set.
                                                               Repeated writes of this register inputs all the calibration register
                                                               values for configuration if the CAL_RD_EN bit is set.

Copyright 20142015, Texas Instruments Incorporated                                                       Submit Documentation Feedback  67
                                                                       Product Folder Links: ADC12J4000
ADC12J4000                                                                                       www.ti.com

SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.6.6 Calibration Status Register (address = 0x05B) [reset = undefined]

                             Figure 77. Calibration Status Register (CAL_STAT)

    7          6          5              4           3         2                1             0

                             RESERVED                                        CAL_CONT_OFF     FIRST_CAL_DONE

                             R-0000 10                                          R-X           R-X

                                      Table 69. CAL_STAT Field Descriptions

    Bit Field                               Type     Reset     Description
    7-2 RESERVED                            R
                                                     0000      After clearing CAL_CONT, calibration does not stop
    1     CAL_CONT_OFF                      R        10XX      immediately. Use this register to confirm it has stopped before
                                                               changing calibration settings.
                                                     X         0: Indicates calibration is running (foreground or background)
                                                               1: Indicates that calibration is finished or stopped because
    0     FIRST_CAL_DONE                    R        X         CAL_CONT = 0
                                                               Indicates first calibration sequence has been done and ADC is
                                                               operational.

7.6.1.6.7 Timing Calibration Register (address = 0x066) [reset = 0x02]

                             Figure 78. Timing Calibration Register (T_CAL)

       7          6                   5           4            3             2             1       0

                                               RESERVED                                       T_AUTO

                                               R/W-0000 001                                      R/W-0

                                      Table 70. CAL_STAT Field Descriptions

    Bit Field                               Type     Reset     Description
                                            R/W      0000 001
    7-1 RESERVED                            R/W      0         Set to 0000001b

    0     T_AUTO                                               Set to enable automatic timing optimization. Timing calibration
                                                               will occur once CAL_SFT is set.

68     Submit Documentation Feedback                                                                   Copyright 20142015, Texas Instruments Incorporated
                                            Product Folder Links: ADC12J4000
www.ti.com                                                                                                                              ADC12J4000

                                                                                                         SLAS989C JANUARY 2014 REVISED JULY 2015

7.6.1.7 Digital Down Converter and JESD204B (0x200-0x27F)

                         Table 71. Digital Down Converter and JESD204B Registers

   Address       Reset   Acronym      Register Name                                                      Section
     0x200        0x10   DDC_CTRL1    Digital Down-Converter (DDC) Control                                  Go
     0x201        0x0F   JESD_CTRL1   JESD204B Control 1                                                    Go
     0x202        0x00   JESD_CTRL2   JESD204B Control 2                                                    Go
     0x203        0x00   JESD_DID     JESD204B Device ID (DID)                                              Go
     0x204        0x00   JESD_CTRL3   JESD204B Control 3                                                    Go
     0x205    Undefined  JESD_STATUS  JESD204B and System Status Register                                   Go
     0x206        0xF2   OVR_T0       Overrange Threshold 0                                                 Go
     0x207       0xAB    OVR_T1       Overrange Threshold 1                                                 Go
     0x208        0x00   OVR_N        Overrange Period                                                      Go
                  0x00   RESERVED&