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ADC122S051EVAL

器件型号:ADC122S051EVAL
器件类别:开发板/开发套件/开发工具   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

Data Conversion IC Development Tools ADC122S051EVAL BOARD

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
Data Conversion IC Development Tools
RoHS:YES
商标:
Brand:
Texas Instruments
产品类型:
Product Type:
Data Conversion IC Development Tools
工厂包装数量:
Factory Pack Quantity:
1
子类别:
Subcategory:
Development Tools

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ADC122S051EVAL器件文档内容

                                                                                                                       April 2005       ADC122S051 2 Channel, 500 kSPS 12-Bit A/D Converter

ADC122S051

2 Channel, 500 kSPS 12-Bit A/D Converter

General Description                                                   Features

The ADC122S051 is a low-power, two-channel CMOS 12-bit                n Specified over a range of sample rates.
analog-to-digital converter with a high-speed serial interface.       n Two input channels
Unlike the conventional practice of specifying performance            n Variable power management
at a single sample rate only, the ADC122S051 is fully speci-          n Single power supply with 2.7V - 5.25V range
fied over a sample rate range of 200 kSPS to 500 kSPS. The
converter is based on a successive-approximation register             Key Specifications                       +0.7 / -0.4 LSB (typ)
architecture with an internal track-and-hold circuit. It can be                                                      0.50 LSB (typ)
configured to accept one or two input signals at inputs IN1           n DNL                                              72.5 dB (typ)
and IN2.                                                              n INL
                                                                      n SNR                                              3.0 mW (typ)
The output serial data is straight binary, and is compatible          n Power Consumption                                 10 mW (typ)
with several standards, such as SPITM, QSPITM, MICROW-
IRE, and many common DSP serial interfaces.                              -- 3V Supply
                                                                         -- 5V Supply
The ADC122S051 operates with a single supply that can
range from +2.7V to +5.25V. Normal power consumption                  Applications
using a +3V or +5V supply is 3.0 mW and 10 mW, respec-
tively. The power-down feature reduces the power consump-             n Portable Systems
tion to just 0.14 W using a +3V supply, or 0.32 W using a           n Remote Data Acquisition
+5V supply.                                                           n Instrumentation and Control Systems

The ADC122S051 is packaged in an 8-lead MSOP package.
Operation over the industrial temperature range of -40C to
+85C is guaranteed.

Pin-Compatible Alternatives by Resolution and Speed

All devices are fully pin and function compatible.

Resolution                                                            Specified for Sample Rate Range of:

                 50 to 200 kSPS                                       200 to 500 kSPS  500 kSPS to 1 MSPS

12-bit           ADC122S021                                           ADC122S051                           ADC122S101

10-bit           ADC102S021                                           ADC102S051                           ADC102S101

8-bit            ADC082S021                                           ADC082S051                           ADC082S101

Connection Diagram

Ordering Information                                                                                 20106405

     Order Code  Temperature Range                                                     Description             Top Mark
ADC122S051CIMM      -40C to +85C                                             8-Lead MSOP Package                X06C
ADC122S051CIMMX     -40C to +85C                                    8-Lead MSOP Package, Tape & Reel            X06C
ADC122S051EVAL
                                                                                   Evaluation Board            www.national.com

     TRI-STATE is a trademark of National Semiconductor Corporation
     QSPITM and SPITM are trademarks of Motorola, Inc.

2005 National Semiconductor Corporation DS201064
ADC122S051  Block Diagram

                                                      20106407

            Pin Descriptions and Equivalent Circuits

              Pin No.           Symbol                                       Description
            ANALOG I/O        IN1 and IN2
                                           Analog inputs. These signals can range from 0V to VA.
                  5,4             SCLK
            DIGITAL I/O          DOUT      Digital clock input. This clock directly controls the conversion
                                           and readout processes.
                   8               DIN     Digital data output. The output samples are clocked out of this
                                    CS     pin on falling edges of the SCLK pin.
                   7                       Digital data input. The ADC122S051's Control Register is
                                    VA     loaded through this pin on rising edges of the SCLK pin.
                   6              GND      Chip select. On the falling edge of CS, a conversion process
                                           begins. Conversions continue as long as CS is held low.
                   1
            POWER SUPPLY                   Positive supply pin. This pin should be connected to a quiet
                                           +2.7V to +5.25V source and bypassed to GND with a 1 F
                   2                       capacitor and a 0.1 F monolithic capacitor located within 1
                                           cm of the power pin.
                   3                       The ground return for the analog supply and signals.

            www.national.com               2
Absolute Maximum Ratings (Notes 1, 2)                          Operating Ratings (Notes 1, 2)                                 ADC122S051

If Military/Aerospace specified devices are required,          Operating Temperature Range       -40C  TA  +85C
please contact the National Semiconductor Sales Office/        VA Supply Voltage                      +2.7V to +5.25V
Distributors for availability and specifications.              Digital Input Pins Voltage Range             -0.3V to VA
                                                               Clock Frequency
Analog Supply Voltage VA                  -0.3V to 6.5V        Analog Input Voltage                0.8 MHz to 8 MHz
Voltage on Any Pin to GND           -0.3V to VA +0.3V                                                           0V to VA
Input Current at Any Pin (Note 3)
Package Input Current (Note 3)                  10 mA         Package Thermal Resistance
Power Consumption at TA = 25C                  20 mA
ESD Susceptibility (Note 5)                See (Note 4)                    Package                   JA
                                                                        8-lead MSOP              250C / W
   Human Body Model                                 2500V
   Machine Model                                      250V     Soldering process must comply with National Semiconduc-
Junction Temperature                                           tor's Reflow Temperature Profile specifications. Refer to
Storage Temperature                                +150C      www.national.com/packaging. (Note 6)
                                      -65C to +150C

ADC122S051 Converter Electrical Characteristics (Note 9)

The following specifications apply for VA = +2.7V to 5.25V, GND = 0V, fSCLK = 3.2 MHz to 8 MHz, fSAMPLE = 200 kSPS to 500
kSPS, CL = 35 pF unless otherwise noted. Boldface limits apply for TA = TMIN to TMAX: all other limits TA = 25C.

Symbol  Parameter                                           Conditions           Typical          Limits    Units
                                                                                                 (Note 7)

STATIC CONVERTER CHARACTERISTICS

        Resolution with No Missing Codes                                                         12         Bits

INL     Integral Non-Linearity                                                   0.5            1.1       LSB (max)

DNL     Differential Non-Linearity                                               +0.7            1.3        LSB (max)
                                                                                 -0.4            -1.0       LSB (min)

VOFF    Offset Error                                                             +0.3            1.3       LSB (max)
OEM     Channel to Channel Offset Error                                          0.1            1.0       LSB (max)
        Match

FSE     Full Scale Error                                                         -0.5            1.5       LSB (max)

FSEM    Channel to Channel Full-Scale Error                                      +0.01           1.0       LSB (max)
        Match

DYNAMIC CONVERTER CHARACTERISTICS

SINAD   Signal-to-Noise Plus Distortion Ratio  VA = +2.7 to 5.25V                72              69.2       dB (min)
SNR                                            fIN = 40.2 kHz, -0.02 dBFS
THD     Signal-to-Noise Ratio                  VA = +2.7 to 5.25V                72.5            70.6       dB (min)
SFDR                                           fIN = 40.2 kHz, -0.02 dBFS
ENOB    Total Harmonic Distortion              VA = +2.7 to 5.25V                -84             -75        dB (max)
                                               fIN = 40.2 kHz, -0.02 dBFS
IMD     Spurious-Free Dynamic Range            VA = +2.7 to 5.25V                86              76         dB (min)
        Effective Number of Bits               fIN = 40.2 kHz, -0.02 dBFS
FPBW    Channel-to-Channel Crosstalk           VA = +2.7 to 5.25V                11.7            11.2       Bits (min)
        Intermodulation Distortion, Second     VA = +5.25V
        Order Terms                            fIN = 40.2 kHz                    -86                        dB
        Intermodulation Distortion, Third      VA = +5.25V,
        Order Terms                            fa = 40.161 kHz, fb = 41.015 kHz  -87                        dB
        -3 dB Full Power Bandwidth             VA = +5.25V
                                               fa = 40.161 kHz, fb = 41.015 kHz  -88                        dB
                                               VA = +5V
                                               VA = +3V                          11                         MHz

                                                                                 8                          MHz

                                                            3                                               www.national.com
ADC122S051  ADC122S051 Converter Electrical Characteristics (Note 9) (Continued)

                The following specifications apply for VA = +2.7V to 5.25V, GND = 0V, fSCLK = 3.2 MHz to 8 MHz, fSAMPLE = 200 kSPS to 500
                kSPS, CL = 35 pF unless otherwise noted. Boldface limits apply for TA = TMIN to TMAX: all other limits TA = 25C.

            Symbol               Parameter                                 Conditions              Typical     Limits   Units
                                                                                                              (Note 7)

            ANALOG INPUT CHARACTERISTICS

            VIN     Input Range                                                                    0 to VA                   V
            IDCL    DC Leakage Current                                                                                  A (max)
                                                                                                   0.02      1
            CINA    Input Capacitance                                                                                       pF
                                                               Track Mode                          33                       pF
                                                               Hold Mode
                                                                                                   3

            DIGITAL INPUT CHARACTERISTICS

            VIH     Input High Voltage                         VA = +5.25V                                    2.4       V (min)
                                                               VA = +3.6V
                                                                                                              2.1       V (min)
                                                               VIN = 0V or VIN = VA
            VIL     Input Low Voltage                                                                         0.8       V (max)

            IIN     Input Current                                                                  0.02      10       A (max)

            CIND    Digital Input Capacitance                                                      2          4         pF (max)

            DIGITAL OUTPUT CHARACTERISTICS

            VOH     Output High Voltage                        ISOURCE = 200 A                    VA - 0.03  VA - 0.5  V (min)
                                                               ISOURCE = 1 mA                      VA - 0.10     0.4        V
            VOL     Output Low Voltage                         ISINK = 200 A
            IOZH,                                              ISINK = 1 mA                           0.02              V (max)
            IOZL    TRI-STATE Leakage Current                                                         0.1                  V
            COUT    TRI-STATE Output Capacitance
                    Output Coding                                                                  0.005      1        A (max)

                                                                                                   2          4         pF (max)

                                                                                                         Straight (Natural) Binary

            POWER SUPPLY CHARACTERISTICS (CL = 10 pF)

            VA      Analog Supply Voltage                                                                     2.7       V (min)

                                                                                                              5.25      V (max)

                           Supply Current, Normal Mode         VA = +5.25V,                        1.9        2.4       mA (max)
                           (Operational, CS low)               fSAMPLE = 500 kSPS, fIN = 40 kHz
            IA                                                 VA = +3.6V,                         0.84       1.2       mA (max)
                                                               fSAMPLE = 500 kSPS, fIN = 40 kHz
                           Supply Current, Shutdown (CS high)  VA = +5.25V,                         60                  nA
                                                               fSAMPLE = 0 kSPS
                                                               VA = +3.6V,                          38                  nA
                                                               fSAMPLE = 0 kSPS                     10
                    Power Consumption, Normal Mode             VA = +5.25V                         3.0        12.6      mW (max)
                                                               VA = +3.6V                          0.32
            PD      (Operational, CS low)                      VA = +5.25V                         0.14       4.3       mW (max)
                                                               VA = +3.6V
                    Power Consumption, Shutdown (CS                                                                     W

                    high)                                                                                               W

            AC ELECTRICAL CHARACTERISTICS

            fSCLK   Maximum Clock Frequency                    (Note 8)                                       3.2       MHz (min)

                                                                                                              8         MHz (max)

            fS      Sample Rate                                (Note 8)                                       200       kSPS (min)

                                                                                                              500       kSPS (max)

            tCONV   Conversion Time                                                                           13        SCLK cycles
            DC      SCLK Duty Cycle
                                                               fSCLK = 8 MHz                       50         30        % (min)

                                                                                                              70        % (max)

            tACQ    Track/Hold Acquisition Time                Full-Scale Step Input                          3         SCLK cycles
                    Throughput Time                            Acquisition Time + Conversion Time
                                                                                                              16        SCLK cycles

            www.national.com                                               4
ADC122S051 Timing Specifications                                                                                                                                     ADC122S051

The following specifications apply for VA = +2.7V to 5.25V, GND = 0V, fSCLK = 3.2 MHz to 8 MHz, fSAMPLE = 200 kSPS to 500
kSPS, CL = 35 pF, Boldface limits apply for TA = TMIN to TMAX: all other limits TA = 25C.

Symbol  Parameter                                             Conditions       Typical   Limits   Units
                                                                                        (Note 7)

tCSU    Setup Time SCLK High to CS Falling Edge    (Note 10)       VA = +3.0V  -3.5     10        ns (min)
tCLH    Hold time SCLK Low to CS Falling Edge      (Note 10)       VA = +5.0V  -0.5
tEN     Delay from CS Until DOUT active                            VA = +3.0V  +4.5       10      ns (min)
tACC    Data Access Time after SCLK Falling Edge                   VA = +5.0V  +1.5
tSU     Data Setup Time Prior to SCLK Rising Edge                  VA = +3.0V    +4       30         ns
        Data Valid SCLK Hold Time                                  VA = +5.0V    +2                (max)
tH     SCLK High Pulse Width                                      VA = +3.0V  +14.5      30
tCH     SCLK Low Pulse Width                                       VA = +5.0V   +13                  ns
tCL                                                                              +3       10       (max)
        CS Rising Edge to DOUT High-Impedance                                    +3       10      ns (min)
tDIS                                                                           0.5 x    0.3 x     ns (min)
                                                                               tSCLK    tSCLK
                                                                               0.5 x    0.3 x     ns (min)
                                                                               tSCLK    tSCLK
                                                                                1.8               ns (min)
                                                                                1.3
                                                   Output Falling  VA = +3.0V   1.0                     ns
                                                   Output Rising   VA = +5.0V   1.0     20
                                                                   VA = +3.0V
                                                                   VA = +5.0V                         (max)

Note 1: Absolute Maximum Ratings indicate limits beyond which damage to the device may occur. Operating Ratings indicate conditions for which the device is
functional, but do not guarantee specific performance limits. For guaranteed specifications and test conditions, see the Electrical Characteristics. The guaranteed
specifications apply only for the test conditions listed. Some performance characteristics may degrade when the device is not operated under the listed test
conditions.

Note 2: All voltages are measured with respect to GND = 0V, unless otherwise specified.

Note 3: When the input voltage at any pin exceeds the power supply (that is, VIN < GND or VIN > VA), the current at that pin should be limited to 10 mA. The 20

mA maximum package input current rating limits the number of pins that can safely exceed the power supplies with an input current of 10 mA to two. The Absolute
Maximum Rating specification does not apply to the VA pin. The current into the VA pin is limited by the Analog Supply Voltage specification.
Note 4: The absolute maximum junction temperature (TJmax) for this device is 150C. The maximum allowable power dissipation is dictated by TJmax, the
junction-to-ambient thermal resistance (JA), and the ambient temperature (TA), and can be calculated using the formula PDMAX = (TJmax - TA)/JA. The values
for maximum power dissipation listed above will be reached only when the device is operated in a severe fault condition (e.g. when input or output pins are driven
beyond the power supply voltages, or the power supply polarity is reversed). Obviously, such conditions should always be avoided.

Note 5: Human body model is 100 pF capacitor discharged through a 1.5 k resistor. Machine model is 220 pF discharged through zero ohms

Note 6: Reflow temperature profiles are different for lead-free and non-lead-free packages.

Note 7: Tested limits are guaranteed to National's AOQL (Average Outgoing Quality Level).

Note 8: This is the frequency range over which the electrical performance is guaranteed. The device is functional over a wider range which is specified under
Operating Ratings.

Note 9: Datasheet min/max specification limits are guaranteed by design, test, or statistical analysis.

Note 10: Clock may be in any state (high or low) when CS is asserted, with the restrictions on setup and hold time given by tCSU and tCLH.

                                                   5                                           www.national.com
ADC122S051  Timing Diagrams

                                                                                                              20106451

                              ADC122S051 Operational Timing Diagram

                                                   20106408

                              Timing Test Circuit

                                                                                                    20106406

            www.national.com  ADC122S051 Serial Timing Diagram

                                                                                          20106450

                               SCLK and CS Timing Parameters

                                                           6
Specification Definitions                                           MISSING CODES are those output codes that will never              ADC122S051
                                                                    appear at the ADC outputs. The ADC122S051 is guaranteed
ACQUISITION TIME is the time required to acquire the input          not to have any missing codes.
voltage. That is, it is time required for the hold capacitor to     OFFSET ERROR is the deviation of the first code transition
charge up to the input voltage.                                     (000...000) to (000...001) from the ideal (i.e. GND + 0.5
                                                                    LSB).
APERTURE DELAY is the time between the fourth falling               SIGNAL TO NOISE RATIO (SNR) is the ratio, expressed in
SCLK edge of a conversion and the time when the input               dB, of the rms value of the input signal to the rms value of the
signal is acquired or held for conversion.                          sum of all other spectral components below one-half the
                                                                    sampling frequency, not including harmonics or d.c.
CONVERSION TIME is the time required, after the input               SIGNAL TO NOISE PLUS DISTORTION (S/N+D or SINAD)
voltage is acquired, for the ADC to convert the input voltage       Is the ratio, expressed in dB, of the rms value of the input
to a digital word.                                                  signal to the rms value of all of the other spectral compo-
                                                                    nents below half the clock frequency, including harmonics
CROSSTALK is the coupling of energy from one channel                but excluding d.c.
into the other channel, or the amount of signal energy from         SPURIOUS FREE DYNAMIC RANGE (SFDR) is the differ-
one analog input that appears at the measured analog input.         ence, expressed in dB, between the rms values of the input
                                                                    signal and the peak spurious signal where a spurious signal
DIFFERENTIAL NON-LINEARITY (DNL) is the measure of                  is any signal present in the output spectrum that is not
the maximum deviation from the ideal step size of 1 LSB.            present at the input, excluding d.c.
                                                                    TOTAL HARMONIC DISTORTION (THD) is the ratio, ex-
DUTY CYCLE is the ratio of the time that a repetitive digital       pressed in dB or dBc, of the rms total of the first five
waveform is high to the total time of one period. The speci-        harmonic components at the output to the rms level of the
fication here refers to the SCLK.                                   input signal frequency as seen at the output. THD is calcu-
                                                                    lated as
EFFECTIVE NUMBER OF BITS (ENOB, or EFFECTIVE
BITS) is another method of specifying Signal-to-Noise and           where Af1 is the RMS power of the input frequency at the
Distortion or SINAD. ENOB is defined as (SINAD - 1.76) /            output and Af2 through Af6 are the RMS power in the first 5
6.02 and says that the converter is equivalent to a perfect         harmonic frequencies.
ADC of this (ENOB) number of bits.                                  THROUGHPUT TIME is the minimum time required between
                                                                    the start of two successive conversion. It is the acquisition
FULL POWER BANDWIDTH is a measure of the frequency                  time plus the conversion time. In the case of the
at which the reconstructed output fundamental drops 3 dB            ADC122S051, this is 16 SCLK periods.
below its low frequency value for a full scale input.

GAIN ERROR is the deviation of the last code transition
(111...110) to (111...111) from the ideal (VREF - 1.5 LSB),
after adjusting for offset error.

INTEGRAL NON-LINEARITY (INL) is a measure of the
deviation of each individual code from a line drawn from
negative full scale (1/2 LSB below the first code transition)
through positive full scale (1/2 LSB above the last code
transition). The deviation of any given code from this straight
line is measured from the center of that code value.

INTERMODULATION DISTORTION (IMD) is the creation of
additional spectral components as a result of two sinusoidal
frequencies being applied to the ADC input at the same time.
It is defined as the ratio of the power in the second and third
order intermodulation products to the sum of the power in
both of the original frequencies. IMD is usually expressed in
dB.

                                                                 7  www.national.com
ADC122S051  Typical Performance Characteristics TA = +25C, fSAMPLE = 200 kSPS to 500 kSPS, fSCLK = 3.2

            MHz to 8 MHz, fIN = 40.2 kHz unless otherwise stated.

                              DNL - VA = 3.0V                            INL - VA = 3.0V

                                               20106420                                   20106421

                              DNL - VA = 5.0V                            INL - VA = 5.0V

                                               20106462                                   20106463

                              DNL vs. Supply                             INL vs. Supply

                                               20106422                                   20106423

            www.national.com                                          8
Typical Performance Characteristics TA = +25C, fSAMPLE = 200 kSPS to 500 kSPS, fSCLK = 3.2                                        ADC122S051

MHz to 8 MHz, fIN = 40.2 kHz unless otherwise stated. (Continued)

DNL vs. Clock Frequency                                                             INL vs. Clock Frequency

                                                                          20106424                            20106425

DNL vs. Clock Duty Cycle                                                            INL vs. Clock Duty Cycle

                         20106426                                                                             20106427

DNL vs. Temperature                                                                 INL vs. Temperature

                         20106428                                                                             20106429

                                                9                                                                www.national.com
ADC122S051  Typical Performance Characteristics TA = +25C, fSAMPLE = 200 kSPS to 500 kSPS, fSCLK = 3.2

            MHz to 8 MHz, fIN = 40.2 kHz unless otherwise stated. (Continued)

                              SNR vs. Supply                                                                      THD vs. Supply

                                                                                                       20106430                                                                            20106435

                              SNR vs. Clock Frequency                                                             THD vs. Clock Frequency

                                                                                                        20106431                                                                            20106436

                              SNR vs. Clock Duty Cycle                                                            THD vs. Clock Duty Cycle

                                              20106432                                                                            20106437

            www.national.com                                        10
Typical Performance Characteristics TA = +25C, fSAMPLE = 200 kSPS to 500 kSPS, fSCLK = 3.2      ADC122S051

MHz to 8 MHz, fIN = 40.2 kHz unless otherwise stated. (Continued)

SNR vs. Input Frequency                            THD vs. Input Frequency

                         20106433                                           20106438

SNR vs. Temperature                                THD vs. Temperature

                         20106434                                           20106439

SFDR vs. Supply                                    SINAD vs. Supply

                         20106440                                           20106445

                                               11                              www.national.com
ADC122S051  Typical Performance Characteristics TA = +25C, fSAMPLE = 200 kSPS to 500 kSPS, fSCLK = 3.2

            MHz to 8 MHz, fIN = 40.2 kHz unless otherwise stated. (Continued)

                              SFDR vs. Clock Frequency                                                             SINAD vs. Clock Frequency

                                                                                                         20106441                                                                              20106446

                              SFDR vs. Clock Duty Cycle                                                            SINAD vs. Clock Duty Cycle

                                                                                                        20106442                                                                              20106447

                              SFDR vs. Input Frequency                                                             SINAD vs. Input Frequency

                                                        20106443                                                                              20106448

            www.national.com                                                  12
Typical Performance Characteristics TA = +25C, fSAMPLE = 200 kSPS to 500 kSPS, fSCLK = 3.2                                                                                ADC122S051

MHz to 8 MHz, fIN = 40.2 kHz unless otherwise stated. (Continued)

SFDR vs. Temperature                                                                  SINAD vs. Temperature

                      20106444                                                                                                                                   20106449

ENOB vs. Supply                                                                       ENOB vs. Clock Frequency

                                                                            20106452                                                                             20106453

ENOB vs. Clock Duty Cycle                                                             ENOB vs. Input Frequency

                      20106454                                                                               20106455

                                            13                                                                  www.national.com
ADC122S051  Typical Performance Characteristics TA = +25C, fSAMPLE = 200 kSPS to 500 kSPS, fSCLK = 3.2

            MHz to 8 MHz, fIN = 40.2 kHz unless otherwise stated. (Continued)

                              ENOB vs. Temperature                                                                          Spectral Response - 3V, 200 ksps

                                                                                                                  20106456                                                                                      20106459

                              Spectral Response - 5V, 200 ksps                                                              Spectral Response - 3V, 500 ksps

                                                                                                                  20106460                                                                                         20106464

                              Spectral Response - 5V, 500 ksps                                                              Power Consumption vs. Throughput

                                                    20106465                                                                20106461

            www.national.com                                              14
Applications Information                                             sampled voltage, and switch SW2 unbalances the compara-          ADC122S051
                                                                     tor. The control logic then instructs the charge-redistribution
1.0 ADC122S051 OPERATION                                             DAC to add fixed amounts of charge to the sampling capaci-
                                                                     tor until the comparator is balanced. When the comparator is
The ADC122S051 is a successive-approximation analog-to-              balanced, the digital word supplied to the DAC is the digital
digital converter designed around a charge-redistribution            representation of the analog input voltage. The
digital-to-analog converter. Simplified schematics of the            ADC122S051 is in this state for the fourth through sixteenth
ADC122S051 in both track and hold modes are shown in                 SCLK cycles after CS is brought low.
Figures 1, 2, respectively. In Figure 1, the ADC122S051 is in
track mode: switch SW1 connects the sampling capacitor to            The time when CS is low is considered a serial frame. Each
one of two analog input channels through the multiplexer,            of these frames should contain an integer multiple of 16
and SW2 balances the comparator inputs. The                          SCLK cycles, during which time a conversion is performed
ADC122S051 is in this state for the first three SCLK cycles          and clocked out at the DOUT pin and data is clocked into the
after CS is brought low.                                             DIN pin to indicate the multiplexer address for the next
                                                                     conversion.
Figure 2 shows the ADC122S051 in hold mode: switch SW1
connects the sampling capacitor to ground, maintaining the

                                                                     20106409

FIGURE 1. ADC122S051 in Track Mode

                                                                     20106410

FIGURE 2. ADC122S051 in Hold Mode

2.0 USING THE ADC122S051                                             During the first 3 cycles of SCLK, the ADC is in the track
                                                                     mode, acquiring the input voltage. For the next 13 SCLK
An ADC122S051 timing diagram and a serial interface timing           cycles the conversion is accomplished and the data is
diagram for the ADC122S051 are shown in the Timing Dia-              clocked out, MSB first, starting on the 5th clock. If there are
grams section. CS is chip select, which initiates conversions        more than one conversion in a frame, the ADC will re-enter
and frames the serial data transfers. SCLK (serial clock)            the track mode on the falling edge of SCLK after the N*16th
controls both the conversion process and the timing of serial        rising edge of SCLK, and re-enter the hold/convert mode on
data. DOUT is the serial data output pin, where a conversion         the N*16+4th falling edge of SCLK, where "N" is an integer.
result is sent as a serial data stream, MSB first. Data to be
written to the ADC122S051's Control Register is placed on            When CS is brought high, SCLK is internally gated off. If
DIN, the serial data input pin. New data is written to DIN with      SCLK is stopped in the low state while CS is high, the
each conversion.                                                     subsequent fall of CS will generate a falling edge of the
                                                                     internal version of SCLK, putting the ADC into the track
A serial frame is initiated on the falling edge of CS and ends       mode. This is seen by the ADC as the first falling edge of
on the rising edge of CS. Each frame must contain an integer         SCLK. If SCLK is stopped with SCLK high, the ADC enters
multiple of 16 rising SCLK edges. The ADC output data                the track mode on the first falling edge of SCLK after the
(DOUT) is in a high impedance state when CS is high and is           falling edge of CS.
active when CS is low. Thus, CS acts as an output enable.
Additionally, the device goes into a power down state when           During each conversion, data is clocked into the DIN pin on
CS is high and also between continuous conversion cycles.            the first 8 rising edges of SCLK after the fall of CS. For each

                                                                 15            www.national.com
ADC122S051  Applications Information (Continued)                                  There are no power-up delays or dummy conversions re-
                                                                                  quired with the ADC122S051. The ADC is able to sample
            conversion, it is necessary to clock in the data indicating the       and convert an input to full conversion immediately following
            input that is selected for the conversion after the current one.      power up. The first conversion result after power-up will be
            See Tables 1, 2 and Table 3.                                          that of IN1.
            If CS and SCLK go low simultaneously, it is the following
            rising edge of SCLK that is considered the first rising edge
            for clocking data into DIN.

                                                 TABLE 1. Control Register Bits

            Bit 7 (MSB)         Bit 6     Bit 5   Bit 4                            Bit 3    Bit 2    Bit 1                  Bit 0
              DONTC           DONTC      ADD2    ADD1                             ADD0    DONTC    DONTC                  DONTC

            Bit #:            Symbol:    TABLE 2. Control Register Bit Descriptions
               7 - 6, 2 - 0       DONTC
                     3             ADD0  Description
                     4             ADD1  Don't care. The value of these bits do not affect the device.
                     5             ADD2  These three bits determine which input channel will be sampled and
                                         converted in the next track/hold cycle. The mapping between codes and
                                         channels is shown in Table 3.

                                               TABLE 3. Input Channel Selection

                              ADD2       ADD1    ADD0                                           Input Channel
                                 x          0       0                                             IN1 (Default)
                                 x          0       1
                                 x          1       x                                                   IN2
                                                                              Not allowed. The output signal at the DOUT

                                                                                  pin is indeterminate if ADD1 is high.

            www.national.com                                                  16
Applications Information (Continued)                              LSB values. The LSB width for the ADC122S051 is VA/4096.      ADC122S051
                                                                  The ideal transfer characteristic is shown in Figure 3. The
3.0 ADC122S051 TRANSFER FUNCTION
The output format of the ADC122S051 is straight binary.           transition from an output code of 0000 0000 0000 to a code
Code transitions occur midway between successive integer
                                                                  of 0000 0000 0001 is at 1/2 LSB, or a voltage of VA/8192.
                                                                  Other code transitions occur at steps of one LSB.

                                                                  20106411

FIGURE 3. Ideal Transfer Characteristic

4.0 TYPICAL APPLICATION CIRCUIT                                   will degrade device noise performance. To keep noise off the
                                                                  supply, use a dedicated linear regulator for this device, or
A typical application of the ADC122S051 is shown in Figure        provide sufficient decoupling from other circuitry to keep
4. Power is provided in this example by the National Semi-        noise off the ADC122S051 supply pin. Because of the
conductor LP2950 low-dropout voltage regulator, available in      ADC122S051's low power requirements, it is also possible to
a variety of fixed and adjustable output voltages. The power      use a precision reference as a power supply to maximize
supply pin is bypassed with a capacitor network located           performance. The four-wire interface is also shown con-
close to the ADC122S051. Because the reference for the            nected to a microprocessor or DSP.
ADC122S051 is the supply voltage, any noise on the supply

                                                                  20106413

FIGURE 4. Typical Application Circuit

                                                              17            www.national.com
ADC122S051  Applications Information (Continued)                                                                                        The user may trade off throughput for power consumption by
                                                                                                                                        simply performing fewer conversions per unit time. The
            5.0 ANALOG INPUTS                                                                                                           Power Consumption vs. Sample Rate curve in the Typical
            An equivalent circuit for one of the ADC122S051's input                                                                     Performance Curves section shows the typical power con-
            channels is shown in Figure 5. Diodes D1 and D2 provide                                                                     sumption of the ADC122S051 versus throughput. To calcu-
            ESD protection for the analog inputs. At no time should any                                                                 late the power consumption, simply multiply the fraction of
            input go beyond (VA + 300 mV) or (GND - 300 mV), as these                                                                   time spent in the normal mode by the normal mode power
            ESD diodes will begin conducting, which could result in                                                                     consumption , and add the fraction of time spent in shutdown
            erratic operation.                                                                                                          mode multiplied by the shutdown mode power dissipation.
            The capacitor C1 in Figure 5 has a typical value of 3 pF, and
            is mainly the package pin capacitance. Resistor R1 is the on                                                                7.1 Power Management
            resistance of the multiplexer and track / hold switch, and is
            typically 500 ohms. Capacitor C2 is the ADC122S051 sam-                                                                     When the ADC122S051 is operated continuously in normal
            pling capacitor and is typically 30 pF. The ADC122S051 will                                                                 mode, the maximum throughput is fSCLK/16. Throughput
            deliver best performance when driven by a low-impedance                                                                     may be traded for power consumption by running fSCLK at its
            source to eliminate distortion caused by the charging of the                                                                maximum 8 MHz and performing fewer conversions per unit
            sampling capacitance. This is especially important when                                                                     time, putting the ADC122S051 into shutdown mode between
            using the ADC122S051 to sample AC signals. Also important                                                                   conversions. A plot of typical power consumption versus
            when sampling dynamic signals is a band-pass or low-pass                                                                    throughput is shown in the Typical Performance Curves
            filter to reduce harmonics and noise, improving dynamic                                                                     section. To calculate the power consumption for a given
            performance.                                                                                                                throughput, multiply the fraction of time spent in the normal
                                                                                                                                        mode by the normal mode power consumption and add the
                                                                                                                          20106414      fraction of time spent in shutdown mode multiplied by the
                                                                                                                                        shutdown mode power consumption. Generally, the user will
                           FIGURE 5. Equivalent Input Circuit                                                                           put the part into normal mode and then put the part back into
                                                                                                                                        shutdown mode. Note that the curve of power consumption
            6.0 DIGITAL INPUTS AND OUTPUTS                                                                                              vs. throughput is nearly linear. This is because the power
            The ADC122S051's digital output DOUT is limited by, and                                                                     consumption in the shutdown mode is so small that it can be
            cannot exceed, the supply voltage, VA. The digital input pins                                                               ignored for all practical purposes.
            are not prone to latch-up and, and although not recom-
            mended, SCLK, CS and DIN may be asserted before VA                                                                          7.2 Power Supply Noise Considerations
            without any latch-up risk.
                                                                                                                                        The charging of any output load capacitance requires cur-
            7.0 POWER SUPPLY CONSIDERATIONS                                                                                             rent from the power supply, VA. The current pulses required
            The ADC122S051 is fully powered-up whenever CS is low,                                                                      from the supply to charge the output capacitance will cause
            and fully powered-down whenever CS is high, with one                                                                        voltage variations on the supply. If these variations are large
            exception: the ADC122S051 automatically enters power-                                                                       enough, they could degrade SNR and SINAD performance
            down mode between the 16th falling edge of a conversion                                                                     of the ADC. Furthermore, discharging the output capaci-
            and the 1st falling edge of the subsequent conversion (see                                                                  tance when the digital output goes from a logic high to a logic
            Timing Diagrams).                                                                                                           low will dump current into the die substrate, which is resis-
            The ADC122S051 can perform multiple conversions back to                                                                     tive. Load discharge currents will cause "ground bounce"
            back; each conversion requires 16 SCLK cycles. The                                                                          noise in the substrate that will degrade noise performance if
            ADC122S051 will perform conversions continuously as long                                                                    that current is large enough. The larger is the output capaci-
            as CS is held low.                                                                                                          tance, the more current flows through the die substrate and
                                                                                                                                        the greater is the noise coupled into the analog channel,
                                                                                                                                        degrading noise performance.

                                                                                                                                        To keep noise out of the power supply, keep the output load
                                                                                                                                        capacitance as small as practical. If the load capacitance is
                                                                                                                                        greater than 35 pF, use a 100  series resistor at the ADC
                                                                                                                                        output, located as close to the ADC output pin as practical.
                                                                                                                                        This will limit the charge and discharge current of the output
                                                                                                                                        capacitance and improve noise performance.

            www.national.com                                                                                                        18
Physical Dimensions inches (millimeters) unless otherwise noted                                                                                 ADC122S051 2 Channel, 500 kSPS 12-Bit A/D Converter

                                                                    8-Lead MSOP
                                       Order Number ADC122S051CIMM, ADC122S051CIMMX

                                                      NS Package Number P0MUA08A

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LIFE SUPPORT POLICY

NATIONAL'S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS
WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERAL COUNSEL OF NATIONAL SEMICONDUCTOR
CORPORATION. As used herein:

1. Life support devices or systems are devices or systems                      2. A critical component is any component of a life support
    which, (a) are intended for surgical implant into the body, or                 device or system whose failure to perform can be reasonably
    (b) support or sustain life, and whose failure to perform when                 expected to cause the failure of the life support device or
    properly used in accordance with instructions for use                          system, or to affect its safety or effectiveness.
    provided in the labeling, can be reasonably expected to result
    in a significant injury to the user.

BANNED SUBSTANCE COMPLIANCE

National Semiconductor manufactures products and uses packing materials that meet the provisions of the Customer Products
Stewardship Specification (CSP-9-111C2) and the Banned Substances and Materials of Interest Specification (CSP-9-111S2) and contain
no ``Banned Substances'' as defined in CSP-9-111S2.

          National Semiconductor       National Semiconductor                  National Semiconductor     National Semiconductor
          Americas Customer            Europe Customer Support Center          Asia Pacific Customer      Japan Customer Support Center
          Support Center                                                       Support Center             Fax: 81-3-5639-7507
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