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ADC101S051CIMFX

器件型号:ADC101S051CIMFX
厂商名称:TAOS INC (ams)
厂商官网:http://www.taosinc.com/
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器件描述

Single Channel, 200 to 500 ksps, 10-Bit A/D Converter

ADC101S051CIMFX器件文档内容

                                                                                                                          January 2006                ADC101S051 Single Channel, 200 to 500 ksps, 10-Bit A/D Converter

ADC101S051

Single Channel, 200 to 500 ksps, 10-Bit A/D Converter

General Description                                                   Features

The ADC101S051 is a low-power, single channel CMOS                    n Specified over a range of sample rates.
10-bit analog-to-digital converter with a high-speed serial           n 6-lead LLP and SOT-23 packages
interface. Unlike the conventional practice of specifying per-        n Variable power management
formance at a single sample rate only, the ADC101S051 is              n Single power supply with 2.7V - 5.25V range
fully specified over a sample rate range of 200 ksps to 500           n SPITM/QSPITM/MICROWIRE/DSP compatible
ksps. The converter is based upon a successive-
approximation register architecture with an internal track-           Key Specifications                                  +0.15 / -0.11 LSB (typ)
and-hold circuit.                                                                                                         +0.15 / -0.09 LSB (typ)
                                                                      n DNL
The output serial data is straight binary, and is compatible          n INL                                                            61.6 dB (typ)
with several standards, such as SPITM, QSPITM,                        n SNR
MICROWIRE, and many common DSP serial interfaces.                     n Power Consumption                                              2.7 mW (typ)
                                                                                                                                       9.7 mW (typ)
The ADC101S051 operates with a single supply that can                    -- 3.6V Supply
range from +2.7V to +5.25V. Normal power consumption                     -- 5.25V Supply
using a +3.6V or +5.25V supply is 2.7 mW and 9.7 mW,
respectively. The power-down feature reduces the power                Applications
consumption to as low as 2.6 W using a +5.25V supply.
                                                                      n Portable Systems
The ADC101S051 is packaged in 6-lead LLP and SOT-23                   n Remote Data Acquisition
packages. Operation over the industrial temperature range             n Instrumentation and Control Systems
of -40C to +85C is guaranteed.

Pin-Compatible Alternatives by Resolution and Speed

All devices are fully pin and function compatible.

Resolution                                                            Specified for Sample Rate Range of:

                 50 to 200 ksps                                       200 to 500 ksps                      500 ksps to 1 Msps

12-bit           ADC121S021                                           ADC121S051                           ADC121S101

10-bit           ADC101S021                                           ADC101S051                           ADC101S101

8-bit            ADC081S021                                           ADC081S051                           ADC081S101

Connection Diagram

Ordering Information                                                                                            20144705

     Order Code  Temperature Range                                                      Description                       Top Mark
ADC101S051CISD      -40C to +85C                                                6-Lead LLP Package                         X5C
ADC101S051CISDX     -40C to +85C                                      6-Lead LLP Package, Tape & Reel                      X5C
ADC101S051CIMF      -40C to +85C                                             6-Lead SOT-23 Package                         X14C
ADC101S051CIMFX     -40C to +85C                                    6-Lead SOT-23 Package, Tape & Reel                     X14C
ADC101S051EVAL                                                                 SOT-23 Evaluation Board
                                                                                                                          www.national.com
     TRI-STATE is a trademark of National Semiconductor Corporation
     QSPITM and SPITM are trademarks of Motorola, Inc.

2006 National Semiconductor Corporation DS201447
ADC101S051  Block Diagram

                                                      20144707

            Pin Descriptions and Equivalent Circuits

             Pin No.          Symbol                                                     Description
            ANALOG I/O           VIN
                                      Analog input. This signal can range from 0V to VA.
                 3             SCLK
            DIGITAL I/O               Digital clock input. This clock directly controls the conversion and readout processes.
                                      Digital data output. The output samples are clocked out of this pin on falling edges of
                 4                    the SCLK pin.
                                      Chip select. On the falling edge of CS, a conversion process begins.
            5                 SDATA
                                      Positive supply pin. This pin should be connected to a quiet +2.7V to +5.25V source
            6                 CS      and bypassed to GND with a 1 F capacitor and a 0.1 F monolithic capacitor located
                                      within 1 cm of the power pin.
            POWER SUPPLY              The ground return for the supply and signals.
                                      For package suffix CISD(X) only, it is recommended that the center pad should be
              1                VA     connected to ground.
              2               GND
            PAD               GND

            www.national.com          2
Absolute Maximum Ratings (Notes 1, 2)                            Operating Ratings (Notes 1, 2)                                  ADC101S051

If Military/Aerospace specified devices are required,            Operating Temperature Range        -40C  TA  +85C
please contact the National Semiconductor Sales Office/          VA Supply Voltage                       +2.7V to +5.25V
Distributors for availability and specifications.                Digital Input Pins Voltage Range          -0.3V to 5.25V

Analog Supply Voltage VA                    -0.3V to 6.5V           (regardless of supply voltage)                 0V to VA
Voltage on Any Analog Pin to GND    -0.3V to (VA +0.3V)          Analog Input Pins Voltage Range       1 MHz to 10 MHz
Voltage on Any Digital Pin to GND                                Clock Frequency
Input Current at Any Pin (Note 3)           -0.3V to 6.5V        Sample Rate                               up to 500 ksps
Package Input Current (Note 3)                    10 mA
Power Consumption at TA = 25C                    20 mA         Package Thermal Resistance
ESD Susceptibility (Note 5)
                                             See (Note 4)                         Package               JA
   Human Body Model                                                              6-lead LLP         94C / W
   Machine Model                                      3500V                    6-lead SOT-23        265C / W
Junction Temperature                                    300V
Storage Temperature                                              Soldering process must comply with National Semiconduc-
                                                     +150C      tor's Reflow Temperature Profile specifications. Refer to
                                        -65C to +150C          www.national.com/packaging. (Note 6)

ADC101S051 Converter Electrical Characteristics (Notes 7, 9)

The following specifications apply for VA = +2.7V to 5.25V, fSCLK = 4 MHz to 10 MHz, fSAMPLE = 200 ksps to 500 ksps,
CL = 15 pF, unless otherwise noted. Boldface limits apply for TA = TMIN to TMAX: all other limits TA = 25C.

Symbol                Parameter                               Conditions       Typical               Limits    Units
                                                                                                    (Note 9)

STATIC CONVERTER CHARACTERISTICS

        Resolution with No Missing Codes                                                            10         Bits

INL     Integral Non-Linearity                 VA = +2.7 to +3.6V              +0.12                0.7       LSB (max)
                                               VA = +4.75 to +5.25V            -0.08                0.7       LSB (min)
                                                                               +0.15                           LSB (max)
                                                                               -0.09                           LSB (min)

DNL     Differential Non-Linearity             VA = +2.7 to +3.6V              +0.15                0.6       LSB (max)
                                               VA = +4.75 to +5.25V            -0.11                0.6       LSB (min)
                                                                               +0.15                           LSB (max)
                                                                               -0.11                           LSB (min)

VOFF    Offset Error                           VA = +2.7 to +3.6V              +0.21                0.7       LSB (max)
                                               VA = +4.75 to +5.25V            +0.11                0.7       LSB (max)
GE      Gain Error                             VA = +2.7 to +3.6V              -0.2                 1.0       LSB (max)
                                               VA = +4.75 to +5.25V            -0.33                1.0       LSB (max)

DYNAMIC CONVERTER CHARACTERISTICS

SINAD   Signal-to-Noise Plus Distortion Ratio  VA = +2.7 to 5.25V              61.5                 60.8       dB (min)
SNR                                            fIN = 100 kHz, -0.02 dBFS
THD     Signal-to-Noise Ratio                  VA = +2.7 to 5.25V              61.6                 61.1       dB (min)
SFDR                                           fIN = 100 kHz, -0.02 dBFS
ENOB    Total Harmonic Distortion              VA = +2.7 to 5.25V              -79                  -72.5      dB (max)
                                               fIN = 100 kHz, -0.02 dBFS
IMD     Spurious-Free Dynamic Range            VA = +2.7 to 5.25V              81                   74         dB (min)
                                               fIN = 100 kHz, -0.02 dBFS
        Effective Number of Bits               VA = +2.7 to 5.25V              9.9                  9.8        Bits (min)
        Intermodulation Distortion, Second     fIN = 100 kHz, -0.02 dBFS
        Order Terms                            VA = +5.25V                     -83                             dB
        Intermodulation Distortion, Third      fa = 103.5 kHz, fb = 113.5 kHz
        Order Terms                            VA = +5.25V                     -82                             dB
                                               fa = 103.5 kHz, fb = 113.5 kHz

                                                              3                                                www.national.com
ADC101S051  ADC101S051 Converter Electrical Characteristics (Notes 7, 9) (Continued)

            The following specifications apply for VA = +2.7V to 5.25V, fSCLK = 4 MHz to 10 MHz, fSAMPLE = 200 ksps to 500 ksps,
            CL = 15 pF, unless otherwise noted. Boldface limits apply for TA = TMIN to TMAX: all other limits TA = 25C.

            Symbol               Parameter                                 Conditions        Typical     Limits   Units
                                                                                                        (Note 9)

            DYNAMIC CONVERTER CHARACTERISTICS

            FPBW -3 dB Full Power Bandwidth                    VA = +5V                      11                   MHz
            ANALOG INPUT CHARACTERISTICS                       VA = +3V
                                                                                             8                    MHz

            VIN     Input Range                                Track Mode                    0 to VA                   V
            IDCL    DC Leakage Current                         Hold Mode                                      1  A (max)

            CINA    Input Capacitance                                                           30                    pF
                                                                                                 4                    pF

            DIGITAL INPUT CHARACTERISTICS

            VIH     Input High Voltage                         VA = +5.25V                              2.4       V (min)
                                                               VA = +3.6V
                                                               VA = +5V                                 2.1       V (min)
                                                               VA = +3V
            VIL     Input Low Voltage                          VIN = 0V or VA                           0.8       V (max)

                                                                                                        0.4       V (max)

            IIN     Input Current                                                            0.1       1        A (max)

            CIND    Digital Input Capacitance                                                2          4         pF (max)

            DIGITAL OUTPUT CHARACTERISTICS

            VOH     Output High Voltage                        ISOURCE = 200 A              VA - 0.07  VA - 0.2  V (min)
                                                               ISOURCE = 1 mA                VA - 0.1      0.4        V
            VOL     Output Low Voltage                         ISINK = 200 A
            IOZH,                                              ISINK = 1 mA                     0.03              V (max)
            IOZL    TRI-STATE Leakage Current                                                   0.1                  V
            COUT    TRI-STATE Output Capacitance
                    Output Coding                                                            0.1       10       A (max)

                                                                                             2          4         pF (max)

                                                                                                   Straight (Natural) Binary

            POWER SUPPLY CHARACTERISTICS

            VA      Supply Voltage                                                                      2.7       V (min)

                                                                                                        5.25      V (max)

                           Supply Current, Normal Mode         VA = +5.25V,                  1.85       2.6       mA (max)
                           (Operational, CS low)               fSAMPLE = 200 ksps
            IA                                                 VA = +3.6V,                   0.75       1.2       mA (max)
                                                               fSAMPLE = 200 ksps
                           Supply Current, Shutdown (CS high)  fSCLK = 0 MHz, VA = +5.25V    500                  nA
                                                               fSAMPLE = 0 ksps
                                                               VA = +5.25V, fSCLK = 10 MHz,  60                   A
                                                               fSAMPLE = 0 ksps
                    Power Consumption, Normal Mode             VA = +5.25V                   9.7        13.7      mW (max)
                    (Operational, CS low)                      VA = +3.6V
                                                               fSCLK = 0 MHz, VA = +5.25V    2.7        4.3       mW (max)
                                                               fSAMPLE = 0 ksps
            PD      Power Consumption, Shutdown                VA = +5.25V, fSCLK = 10 MHz,  2.6                  W
                                                               fSAMPLE = 0 ksps
                    (CS high)                                                                315                  W

            AC ELECTRICAL CHARACTERISTICS

            fSCLK   Clock Frequency                            (Note 8)                                 4         MHz (min)

                                                                                                        10        MHz (max)

            fS      Sample Rate                                (Note 8)                                 200       ksps (min)

                                                                                                        500       ksps (max)

            tCONV   Conversion Time                                                                     16        SCLK cycles

            www.national.com                                               4
ADC101S051 Converter Electrical Characteristics (Notes 7, 9) (Continued)                                                                                             ADC101S051

The following specifications apply for VA = +2.7V to 5.25V, fSCLK = 4 MHz to 10 MHz, fSAMPLE = 200 ksps to 500 ksps,
CL = 15 pF, unless otherwise noted. Boldface limits apply for TA = TMIN to TMAX: all other limits TA = 25C.

Symbol    Parameter                                 Conditions                 Typical   Limits             Units
                                                                                        (Note 9)

AC ELECTRICAL CHARACTERISTICS

DC        SCLK Duty Cycle                  fSCLK = 10 MHz                      50       40                  % (min)

                                                                                        60                  % (max)

tACQ      Track/Hold Acquisition Time                                                   400                 ns (max)
          Throughput Time
                                           Acquisition Time + Conversion Time           20                  SCLK cycles

tQUIET    (Note 10)                                                                     50                  ns (min)
tAD       Aperture Delay
tAJ       Aperture Jitter                                                      3                            ns

                                                                               30                           ps

ADC101S051 Timing Specifications

The following specifications apply for VA = +2.7V to 5.25V, GND = 0V, fSCLK = 4 MHz to 10 MHz, CL = 25 pF,
fSAMPLE = 200 ksps to 500 ksps, Boldface limits apply for TA = TMIN to TMAX: all other limits TA = 25C.

Symbol                     Parameter                       Conditions          Typical  Limits                Units
                                                                                                            ns (min)
    tCS   Minimum CS Pulse Width                                                             10             ns (min)

    tSU   CS to SCLK Setup Time                                                              10             ns (max)

    tEN   Delay from CS Until SDATA TRI-STATE                                               20             ns (max)
                                                                                                            ns (max)
          Disabled (Note 11)                                                                                ns (min)
                                                                                                            ns (min)
tACC      Data Access Time after SCLK Falling Edge  VA = +2.7V to +3.6V                       40            ns (min)
          (Note 12)                                 VA = +4.75V to +5.25V                     20            ns (min)
tCL       SCLK Low Pulse Width                                                          0.4 x tSCLK         ns (max)
tCH       SCLK High Pulse Width                     VA = +2.7V to +3.6V                 0.4 x tSCLK         ns (min)
                                                    VA = +4.75V to +5.25V                     7             ns (max)
tH       SCLK to Data Valid Hold Time              VA = +2.7V to +3.6V                       5             ns (min)
                                                                                              25
    tDIS  SCLK Falling Edge to SDATA High           VA = +4.75V to +5.25V                     5                 s
                                                                                              25
          Impedance (Note 13)                                                                 5

tPOWER-UP Power-Up Time from Full Power-Down                                      1

Note 1: Absolute Maximum Ratings indicate limits beyond which damage to the device may occur. Operating Ratings indicate conditions for which the device is
functional, but do not guarantee specific performance limits. For guaranteed specifications and test conditions, see the Electrical Characteristics. The guaranteed
specifications apply only for the test conditions listed. Some performance characteristics may degrade when the device is not operated under the listed test
conditions.

Note 2: All voltages are measured with respect to GND = 0V, unless otherwise specified.

Note 3: When the input voltage at any pin exceeds the power supply (that is, VIN < GND or VIN > VA), the current at that pin should be limited to 10 mA. The 20

mA maximum package input current rating limits the number of pins that can safely exceed the power supplies with an input current of 10 mA to two. The Absolute
Maximum Rating specification does not apply to the VA pin. The current into the VA pin is limited by the Analog Supply Voltage specification.
Note 4: The absolute maximum junction temperature (TJmax) for this device is 150C. The maximum allowable power dissipation is dictated by TJmax, the
junction-to-ambient thermal resistance (JA), and the ambient temperature (TA), and can be calculated using the formula PDmax = (TJmax - TA) / JA. The values
for maximum power dissipation listed above will be reached only when the device is operated in a severe fault condition (e.g. when input or output pins are driven
beyond the power supply voltages, or the power supply polarity is reversed). Obviously, such conditions should always be avoided.

Note 5: Human body model is 100 pF capacitor discharged through a 1.5 k resistor. Machine model is 220 pF discharged through zero ohms.

Note 6: Reflow temperature profiles are different for lead-free and non-lead-free packages.

Note 7: Tested limits are guaranteed to National's AOQL (Average Outgoing Quality Level).

Note 8: This is the frequency range over which the electrical performance is guaranteed. The device is functional over a wider range which is specified under
Operating Ratings.

Note 9: Datasheet min/max specification limits are guaranteed by design, test, or statistical analysis.

Note 10: Minimum Quiet Time required by bus relinquish and the start of the next conversion.

Note 11: Measured with the timing test circuit shown in Figure 1 and defined as the time taken by the output signal to cross 1.0V.

Note 12: Measured with the timing test circuit shown in Figure 1 and defined as the time taken by the output signal to cross 1.0V or 2.0V.

Note 13: tDIS is derived from the time taken by the outputs to change by 0.5V with the timing test circuit shown in Figure 1. The measured number is then adjusted
to remove the effects of charging or discharging the output capacitance. This means that tDIS is the true bus relinquish time, independent of the bus loading.

                                                    5                                                       www.national.com
ADC101S051  Timing Diagrams

                                                             20144708

                              FIGURE 1. Timing Test Circuit

                                                                          20144706

                              FIGURE 2. ADC101S051 Serial Timing Diagram

            www.national.com  6
Specification Definitions                                           order intermodulation products to the sum of the power in         ADC101S051
                                                                    both of the original frequencies. IMD is usually expressed in
ACQUISITION TIME is the time required to acquire the input          dB.
voltage. That is, it is time required for the hold capacitor to     MISSING CODES are those output codes that will never
charge up to the input voltage.                                     appear at the ADC outputs. The ADC101S051 is guaranteed
                                                                    not to have any missing codes.
APERTURE DELAY is the time between the fourth falling               OFFSET ERROR is the deviation of the first code transition
SCLK edge of a conversion and the time when the input               (000...000) to (000...001) from the ideal (i.e. GND + 0.5
signal is acquired or held for conversion.                          LSB).
                                                                    SIGNAL TO NOISE RATIO (SNR) is the ratio, expressed in
APERTURE JITTER (APERTURE UNCERTAINTY) is the                       dB, of the rms value of the input signal to the rms value of the
variation in aperture delay from sample to sample. Aperture         sum of all other spectral components below one-half the
jitter manifests itself as noise in the output.                     sampling frequency, not including harmonics or d.c.
                                                                    SIGNAL TO NOISE PLUS DISTORTION (S/N+D or SINAD)
CONVERSION TIME is the time required, after the input               Is the ratio, expressed in dB, of the rms value of the input
voltage is acquired, for the ADC to convert the input voltage       signal to the rms value of all of the other spectral compo-
to a digital word.                                                  nents below half the clock frequency, including harmonics
                                                                    but excluding d.c.
DIFFERENTIAL NON-LINEARITY (DNL) is the measure of                  SPURIOUS FREE DYNAMIC RANGE (SFDR) is the differ-
the maximum deviation from the ideal step size of 1 LSB.            ence, expressed in dB, between the desired signal ampli-
                                                                    tude to the amplitude of the peak spurious spectral compo-
DUTY CYCLE is the ratio of the time that a repetitive digital       nent, where a spurious spectral component is any signal
waveform is high to the total time of one period. The speci-        present in the output spectrum that is not present at the input
fication here refers to the SCLK.                                   and may or may not be a harmonic.
                                                                    TOTAL HARMONIC DISTORTION (THD) is the ratio, ex-
EFFECTIVE NUMBER OF BITS (ENOB, or EFFECTIVE                        pressed in dB or dBc, of the rms total of the first five
BITS) is another method of specifying Signal-to-Noise and           harmonic components at the output to the rms level of the
Distortion or SINAD. ENOB is defined as                             input signal frequency as seen at the output. THD is calcu-
(SINAD - 1.76) / 6.02 and says that the converter is equiva-        lated as
lent to a perfect ADC of this (ENOB) number of bits.
                                                                    where Af1 is the RMS power of the input frequency at the
FULL POWER BANDWIDTH is a measure of the frequency                  output and Af2 through Af6 are the RMS power in the first 5
at which the reconstructed output fundamental drops 3 dB            harmonic frequencies.
below its low frequency value for a full scale input.               THROUGHPUT TIME is the minimum time required between
                                                                    the start of two successive conversion. It is the acquisition
GAIN ERROR is the deviation of the last code transition             time plus the conversion time.
(111...110) to (111...111) from the ideal (VREF - 1.5 LSB),
after adjusting for offset error.

INTEGRAL NON-LINEARITY (INL) is a measure of the
deviation of each individual code from a line drawn from
negative full scale (1/2 LSB below the first code transition)
through positive full scale (1/2 LSB above the last code
transition). The deviation of any given code from this straight
line is measured from the center of that code value.

INTERMODULATION DISTORTION (IMD) is the creation of
additional spectral components as a result of two sinusoidal
frequencies being applied to the ADC input at the same time.
It is defined as the ratio of the power in the second and third

                                                                 7  www.national.com
ADC101S051  Typical Performance Characteristics TA = +25C, fSAMPLE = 200 ksps to 500 ksps,

            fSCLK = 4 MHz to 10 MHz, fIN = 100 kHz unless otherwise stated.

                                    DNL                                                 INL
                              fSCLK = 4 MHz                                      fSCLK = 4 MHz

                                                       20144720                                           20144721

                                     DNL                                                 INL
                              fSCLK = 10 MHz                                     fSCLK = 10 MHz

                                                       20144760                                           20144761

                              DNL vs. Clock Frequency                            INL vs. Clock Frequency

                                                       20144765                                           20144766

            www.national.com                                                  8
Typical Performance Characteristics TA = +25C, fSAMPLE = 200 ksps to 500 ksps,                                                                                                     ADC101S051

fSCLK = 4 MHz to 10 MHz, fIN = 100 kHz unless otherwise stated. (Continued)

SNR vs. Clock Frequency                                                                   SINAD vs. Clock Frequency

                                                                           20144763                                  20144764

SFDR vs. Clock Frequency                                                                  THD vs. Clock Frequency

                                                                                20144767                                                                                  20144768

Spectral Response, VA = 5.25V                                                             Spectral Response, VA = 5.25V
            fSCLK = 4 MHz                                                                            fSCLK = 10 MHz

                         20144769                                                                                    20144770

                                                9                                                                       www.national.com
ADC101S051  Typical Performance Characteristics TA = +25C, fSAMPLE = 200 ksps to 500 ksps,

            fSCLK = 4 MHz to 10 MHz, fIN = 100 kHz unless otherwise stated. (Continued)
                          Power Consumption vs. Throughput,
                                          fSCLK = 10 MHz

                                                                                                                             20144755

            www.national.com  10
Applications Information                                               Figure 4 shows the device in hold mode: switch SW1 con-          ADC101S051
                                                                       nects the sampling capacitor to ground, maintaining the
1.0 ADC101S051 OPERATION                                               sampled voltage, and switch SW2 unbalances the compara-
                                                                       tor. The control logic then instructs the charge-redistribution
The ADC101S051 is a successive-approximation analog-to-                DAC to add or subtract fixed amounts of charge from the
digital converter designed around a charge-redistribution              sampling capacitor until the comparator is balanced. When
digital-to-analog converter core. Simplified schematics of the         the comparator is balanced, the digital word supplied to the
ADC101S051 in both track and hold modes are shown in                   DAC is the digital representation of the analog input voltage.
Figure 3 and Figure 4, respectively. In Figure 3, the device is        The device moves from hold mode to track mode on the 13th
in track mode: switch SW1 connects the sampling capacitor              rising edge of SCLK.
to the input and SW2 balances the comparator inputs. The
device is in this state until CS is brought low, at which point
the device moves to the hold mode.

                                                                       20144709

FIGURE 3. ADC101S051 in Track Mode

                                                                       20144710

FIGURE 4. ADC101S051 in Hold Mode

2.0 USING THE ADC101S051                                               mode on the 13th rising edge of SCLK (see Figure 2). The
                                                                       SDATA pin will be placed back into TRI-STATE after the 16th
The serial interface timing diagram for the ADC101S051 is              falling edge of SCLK, or at the rising edge of CS, whichever
shown in Figure 2. CS is chip select, which initiates conver-          occurs first. After a conversion is completed, the quiet time
sions on the ADC101S051 and frames the serial data trans-              (tQUIET) must be satisfied before bringing CS low again to
fers. SCLK (serial clock) controls both the conversion pro-            begin another conversion.
cess and the timing of serial data. SDATA is the serial data
out pin, where a conversion result is found as a serial data           Sixteen SCLK cycles are required to read a complete
stream.                                                                sample from the ADC101S051. The sample bits (including
                                                                       leading or trailing zeroes) are clocked out on falling edges of
Basic operation of the ADC101S051 begins with CS going                 SCLK, and are intended to be clocked in by a receiver on
low, which initiates a conversion process and data transfer.           subsequent rising edges of SCLK. The ADC101S051 will
Subsequent rising and falling edges of SCLK will be labelled           produce three leading zero bits on SDATA, followed by ten
with reference to the falling edge of CS; for example, "the            data bits, most significant first. After the data bits, the
third falling edge of SCLK" shall refer to the third falling edge      ADC101S051 will clock out two trailing zeros.
of SCLK after CS goes low.
                                                                       If CS goes low before the rising edge of SCLK, an additional
At the fall of CS, the SDATA pin comes out of TRI-STATE                (fourth) zero bit may be captured by the next falling edge of
and the converter moves from track mode to hold mode. The              SCLK.
input signal is sampled and held for conversion on the falling
edge of CS. The converter moves from hold mode to track

                                                                   11            www.national.com
ADC101S051  Applications Information (Continued)                                                                                                        5.0 ANALOG INPUTS

            3.0 ADC101S051 TRANSFER FUNCTION                                                                                                            An equivalent circuit for the ADC101S051's input is shown in
                                                                                                                                                        Figure 7. Diodes D1 and D2 provide ESD protection for the
            The output format of the ADC101S051 is straight binary.                                                                                     analog inputs. At no time should the analog input go beyond
            Code transitions occur midway between successive integer                                                                                    (VA + 300 mV) or (GND - 300 mV), as these ESD diodes will
            LSB values. The LSB width for the ADC101S051 is VA/1024.                                                                                    begin conducting, which could result in erratic operation.
            The ideal transfer characteristic is shown in Figure 5. The
            transition from an output code of 00 0000 0000 to a code of                                                                                 The capacitor C1 in Figure 7 has a typical value of 4 pF, and
            00 0000 0001 is at 1/2 LSB, or a voltage of VA/2048. Other                                                                                  is mainly the package pin capacitance. Resistor R1 is the on
            code transitions occur at steps of one LSB.                                                                                                 resistance of the track / hold switch, and is typically 500
                                                                                                                                                        ohms. Capacitor C2 is the ADC101S051 sampling capacitor
                                                                                                                                                        and is typically 26 pF. The ADC101S051 will deliver best
                                                                                                                                                        performance when driven by a low-impedance source to
                                                                                                                                                        eliminate distortion caused by the charging of the sampling
                                                                                                                                                        capacitance. This is especially important when using the
                                                                                                                                                        ADC101S051 to sample AC signals. Also important when
                                                                                                                                                        sampling dynamic signals is an anti-aliasing filter.

                                                                                                                     20144711                                                                                                              20144714

            FIGURE 5. Ideal Transfer Characteristic                                                                                                     FIGURE 7. Equivalent Input Circuit

            4.0 TYPICAL APPLICATION CIRCUIT                                                                                                             6.0 DIGITAL INPUTS AND OUTPUTS
            A typical application of the ADC101S051 is shown in
            Figure 6. Power is provided in this example by the National                                                                                 The ADC101S051 digital inputs (SCLK and CS) are not
            Semiconductor LP2950 low-dropout voltage regulator, avail-                                                                                  limited by the same maximum ratings as the analog inputs.
            able in a variety of fixed and adjustable output voltages. The                                                                              The digital input pins are instead limited to +5.25V with
            power supply pin is bypassed with a capacitor network lo-                                                                                   respect to GND, regardless of VA, the supply voltage. This
            cated close to the ADC101S051. Because the reference for                                                                                    allows the ADC101S051 to be interfaced with a wide range
            the ADC101S051 is the supply voltage, any noise on the                                                                                      of logic levels, independent of the supply voltage.
            supply will degrade device noise performance. To keep noise
            off the supply, use a dedicated linear regulator for this de-                                                                               7.0 MODES OF OPERATION
            vice, or provide sufficient decoupling from other circuitry to
            keep noise off the ADC101S051 supply pin. Because of the                                                                                    The ADC101S051 has two possible modes of operation:
            ADC101S051's low power requirements, it is also possible to                                                                                 normal mode, and shutdown mode. The ADC101S051 en-
            use a precision reference as a power supply to maximize                                                                                     ters normal mode (and a conversion process is begun) when
            performance. The three-wire interface is shown connected to                                                                                 CS is pulled low. The device will enter shutdown mode if CS
            a microprocessor or DSP.                                                                                                                    is pulled high before the tenth falling edge of SCLK after CS
                                                                                                                                                        is pulled low, or will stay in normal mode if CS remains low.
                                                                                                                                          20144713      Once in shutdown mode, the device will stay there until CS is
                                                                                                                                                        brought low again. By varying the ratio of time spent in the
                         FIGURE 6. Typical Application Circuit                                                                                          normal and shutdown modes, a system may trade-off
                                                                                                                                                        throughput for power consumption, with a sample rate as low
                                                                                                                                                        as zero.

                                                                                                                                                        7.1 Normal Mode

                                                                                                                                                        The fastest possible throughput is obtained by leaving the
                                                                                                                                                        ADC101S051 in normal mode at all times, so there are no
                                                                                                                                                        power-up delays. To keep the device in normal mode con-
                                                                                                                                                        tinuously, CS must be kept low until after the 10th falling
                                                                                                                                                        edge of SCLK after the start of a conversion (remember that
                                                                                                                                                        a conversion is initiated by bringing CS low).

                                                                                                                                                        If CS is brought high after the 10th falling edge, but before
                                                                                                                                                        the 16th falling edge, the device will remain in normal mode,
                                                                                                                                                        but the current conversion will be aborted, and SDATA will
                                                                                                                                                        return to TRI-STATE (truncating the output word).

                                                                                                                                                        Sixteen SCLK cycles are required to read all of a conversion
                                                                                                                                                        word from the device. After sixteen SCLK cycles have

            www.national.com                                                                                                                        12
Applications Information (Continued)                                To enter shutdown mode, a conversion must be interrupted       ADC101S051
                                                                    by bringing CS high anytime between the second and tenth
elapsed, CS may be idled either high or low until the next          falling edges of SCLK, as shown in Figure 8. Once CS has
conversion. If CS is idled low, it must be brought high again       been brought high in this manner, the device will enter
before the start of the next conversion, which begins when          shutdown mode, the current conversion will be aborted and
CS is again brought low.                                            SDATA will enter TRI-STATE. If CS is brought high before the
After sixteen SCLK cycles, SDATA returns to TRI-STATE.              second falling edge of SCLK, the device will not change
Another conversion may be started, after tQUIET has                 mode; this is to avoid accidentally changing mode as a result
elapsed, by bringing CS low again.                                  of noise on the CS line.

7.2 Shutdown Mode
Shutdown mode is appropriate for applications that either do
not sample continuously, or it is acceptable to trade through-
put for power consumption. When the ADC101S051 is in
shutdown mode, all of the analog circuitry is turned off.

                                                                    20144716

FIGURE 8. Entering Shutdown Mode

                                                                              20144717

FIGURE 9. Entering Normal Mode

To exit shutdown mode, bring CS back low. Upon bringing             When the VA supply is first applied, the ADC101S051 may
CS low, the ADC101S051 will begin powering up (power-up             power up in either of the two modes: normal or shutdown. As
time is specified in the Timing Specifications table). This         such, one dummy conversion should be performed after
power-up delay results in the first conversion result being         start-up, as described in the previous paragraph. The part
unusable. The second conversion performed after power-up,           may then be placed into either normal mode or the shutdown
however, is valid, as shown in Figure 9.                            mode, as described in Sections 7.1 and 7.2.

If CS is brought back high before the 10th falling edge of          When the ADC101S051 is operated continuously in normal
SCLK, the device will return to shutdown mode. This is done         mode, the maximum throughput is fSCLK / 20. Throughput
to avoid accidentally entering normal mode as a result of           may be traded for power consumption by running fSCLK at its
noise on the CS line. To exit shutdown mode and remain in           maximum specified rate and performing fewer conversions
normal mode, CS must be kept low until after the 10th falling       per unit time, raising the ADC101S051 CS line after the 10th
edge of SCLK. The ADC101S051 will be fully powered-up               and before the 15th fall of SCLK between conversions. A plot
after 16 SCLK cycles.                                               of typical power consumption versus throughput is shown in
                                                                    the Typical Performance Curves section. To calculate the
8.0 POWER MANAGEMENT                                                power consumption for a given throughput, multiply the frac-
                                                                    tion of time spent in the normal mode by the normal mode
The ADC101S051 takes time to power-up, either after first           power consumption and add the fraction of time spent in
applying VA, or after returning to normal mode from shut-           shutdown mode multiplied by the shutdown mode power
down mode. This corresponds to one "dummy" conversion               consumption. Note that the curve of power consumption vs.
for any SCLK frequency within the specifications in this            throughput is essentially linear. This is because the power
document. After this first dummy conversion, the                    consumption in the shutdown mode is so small that it can be
ADC101S051 will perform conversions properly. Note that             ignored for all practical purposes.
the tQUIET time must still be included between the first
dummy conversion and the second valid conversion.

                                                                13  www.national.com
ADC101S051  Applications Information (Continued)                                 noise in the substrate that will degrade noise performance if
                                                                                 that current is large enough. The larger the output capaci-
            9.0 POWER SUPPLY NOISE CONSIDERATIONS                                tance, the more current flows through the die substrate and
                                                                                 the greater is the noise coupled into the analog channel,
            The charging of any output load capacitance requires cur-            degrading noise performance.
            rent from the power supply, VA. The current pulses required
            from the supply to charge the output capacitance will cause          To keep noise out of the power supply, keep the output load
            voltage variations on the supply. If these variations are large      capacitance as small as practical. It is good practice to use a
            enough, they could degrade SNR and SINAD performance                 100  series resistor at the ADC output, located as close to
            of the ADC. Furthermore, discharging the output capaci-              the ADC output pin as practical. This will limit the charge and
            tance when the digital output goes from a logic high to a logic      discharge current of the output capacitance and maintain
            low will dump current into the die substrate, which is resis-        noise performance.
            tive. Load discharge currents will cause "ground bounce"

            www.national.com                                                 14
Physical Dimensions inches (millimeters) unless otherwise noted                    ADC101S051

                                6-Lead LLP
Order Number ADC101S051CISD or ADC101S051CISDX

                  NS Package Number SDB06A

                            6-Lead SOT-23                        www.national.com
Order Number ADC101S051CIMF, ADC101S051CIMFX

                  NS Package Number MF06A

                                            15
ADC101S051 Single Channel, 200 to 500 ksps, 10-Bit A/D Converter                                         Notes

                                                                  National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves
                                                                  the right at any time without notice to change said circuitry and specifications.

                                                                  For the most current product information visit us at www.national.com.

                                                                  LIFE SUPPORT POLICY

                                                                  NATIONAL'S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS
                                                                  WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERAL COUNSEL OF NATIONAL SEMICONDUCTOR
                                                                  CORPORATION. As used herein:

                                                                  1. Life support devices or systems are devices or systems                      2. A critical component is any component of a life support
                                                                      which, (a) are intended for surgical implant into the body, or                 device or system whose failure to perform can be reasonably
                                                                      (b) support or sustain life, and whose failure to perform when                 expected to cause the failure of the life support device or
                                                                      properly used in accordance with instructions for use                          system, or to affect its safety or effectiveness.
                                                                      provided in the labeling, can be reasonably expected to result
                                                                      in a significant injury to the user.

                                                                  BANNED SUBSTANCE COMPLIANCE

                                                                  National Semiconductor manufactures products and uses packing materials that meet the provisions of the Customer Products
                                                                  Stewardship Specification (CSP-9-111C2) and the Banned Substances and Materials of Interest Specification (CSP-9-111S2) and contain
                                                                  no ``Banned Substances'' as defined in CSP-9-111S2.

                                                                  Leadfree products are RoHS compliant.

                                                                            National Semiconductor       National Semiconductor                  National Semiconductor     National Semiconductor
                                                                            Americas Customer            Europe Customer Support Center          Asia Pacific Customer      Japan Customer Support Center
                                                                            Support Center                                                       Support Center             Fax: 81-3-5639-7507
                                                                            Email: new.feedback@nsc.com             Fax: +49 (0) 180-530 85 86   Email: ap.support@nsc.com  Email: jpn.feedback@nsc.com
                                                                            Tel: 1-800-272-9959                   Email: europe.support@nsc.com                             Tel: 81-3-5639-7560
                                                                                                         Deutsch Tel: +49 (0) 69 9508 6208
                                                                  www.national.com                       English Tel: +44 (0) 870 24 0 2171
                                                                                                         Franais Tel: +33 (0) 1 41 91 8790
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