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ADC1002S020HL/C1:1

器件型号:ADC1002S020HL/C1:1
器件类别:半导体    其他集成电路(IC)   
文件大小:1228.18KB,共17页
厂商名称:NXP
厂商官网:https://www.nxp.com
标准:
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器件描述

adc(模数转换器) adc single 20msps 10bit parallel 32pin

参数
制造商: NXP
RoHS:
转换器数量: Single
ADC 输入端数量: 1
转换速率: 20000 KSPS
分辨率: 10 bit
输入类型: Voltage
输入电压: 1.83 V
接口类型: Parallel
SNR: 60 dB (Typ)
电压参考: External
电源电压(最大值): 5.25 V
电源电压(最小值): 3 V
最大功率耗散: 73 mW
最大工作温度: + 75 C
最小工作温度: - 20 C
封装 / 箱体: LQFP-32
封装: Reel
输入信号类型: Single-Ended
积分非线性: +/- 2 LSB
安装风格: SMD/SMT
采样和保持: Yes
零件号别名: 935286648151

ADC1002S020HL/C1:1器件文档内容

ADC1002S020                       Product data sheet

Single 10 bits ADC, up to 20 MHz

Rev. 02 -- 13 August 2008

1. General description

                              The ADC1002S020 is a 10-bit high-speed Analog-to-Digital Converter (ADC) for
                              professional video and other applications. It converts with 3.0 V to 5.25 V operation the
                              analog input signal into 10-bit binary-coded digital words at a maximum sampling rate of
                              20 MHz. All digital inputs and outputs are CMOS compatible. A standby mode allows a
                              reduction of the device power consumption to 4 mW.

2. Features

                              I 10-bit resolution
                              I 3.0 V to 5.25 V operation
                              I Sampling rate up to 20 MHz
                              I DC sampling allowed
                              I High signal-to-noise ratio over a large analog input frequency range (9.3 effective bits

                                  at 1.0 MHz; full-scale input at fclk = 20 MHz)
                              I In-Range (IR) CMOS output
                              I CMOS/Transistor-Transistor Logic (TTL) compatible digital inputs and outputs
                              I External reference voltage regulator
                              I Power dissipation only 53 mW (typical value)
                              I Low analog input capacitance, no buffer amplifier required
                              I Standby mode
                              I No sample-and-hold circuit required

3. Applications

                              I Video data digitizing
                              I Camera
                              I Camcorder
                              I Radio communication
                              I Barcode scanner
NXP Semiconductors                                                             ADC1002S020

                                                                            Single 10 bits ADC, up to 20 MHz

4. Quick reference data

                    Table 1. Quick reference data

                    VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3 V; VDDO = V20 to V21 = 3.3 V; VSSA,
                    VSSD and VSSO shorted together; Vi(p-p) = 1.83 V; CL = 20 pF; Tamb = 0 C to 70 C; typical values
                    measured at Tamb = 25 C unless otherwise specified.

                    Symbol Parameter                       Conditions       Min Typ Max Unit

                    VDDA       analog supply voltage                        3.0  3.3                 5.25 V
                    VDDD1      digital supply voltage 1
                    VDDD2      digital supply voltage 2                     3.0  3.3                 5.25 V
                    VDDO       output supply voltage
                    IDDA       analog supply current                        3.0  3.3                 5.25 V
                    IDDD       digital supply current
                    IDDO       output supply current                        3.0  3.3                 5.25 V

                                                                            -    7.5                 10  mA

                                                                            -    7.5                 10  mA

                                                           fclk = 20 MHz;   -    1                   2   mA

                                                           ramp input;

                                                           CL = 20 pF

                    INL        integral non-linearity      ramp input; see  -    1                  2  LSB

                                                           Figure 6

                    DNL        differential non-linearity  ramp input; see  -    0.25 0.7 LSB

                                                           Figure 7

                    fclk(max)  maximum clock frequency                      20   -                   -   MHz
                    Ptot       total power dissipation
                                                           operating;       -    53                  73  mW
                                                           VDDD = 3.3 V
                                                                            -    4                   -   mW
                                                           standby mode

5. Ordering information

Table 2. Ordering information

Type number         Package

                    Name       Description                                                               Version
                               plastic low profile quad flat package; 32 leads; body 5 5 1.4 mm      SOT401-1
ADC1002S020HL       LQFP32

ADC1002S020_2                         Rev. 02 -- 13 August 2008                        NXP B.V. 2008. All rights reserved.

Product data sheet                                                                                         2 of 19
NXP Semiconductors                                                                          ADC1002S020

6. Block diagram                                                                         Single 10 bits ADC, up to 20 MHz

               VDDA                                              CLK              VDDD2  OE
              7                                                  5
                                                                                  18     16
RT 15                                                  CLOCK DRIVER
                                                                                                                              6  STDBY
                                                                               ADC1002S020

        analog VI 14       Rlad                                       LATCHES              CMOS        1 D9                      MSB
voltage input                                                                            OUTPUTS      31 D8                      data outputs
                            ANALOG - TO - DIGITAL                                                     30 D7                      LSB
                    RM 11           CONVERTER                                                         29 D6
                                                                                                      28 D5
                                                                                                      27 D4
                                                                                                      26 D3
                                                                                                      25 D2
                                                                                                      23 D1
                                                                                                      22 D0

RB 10                                                                                                 20                         VDDO

                                                       IN - RANGE LATCH                                              2           IR
                                                                                         CMOS OUTPUT                             output
                                                                                                                                 VDDD1
                                                                                                      4
                                                                                                                                      014aaa482
                              9                 19                                21     3
                               VSSA             VSSD2                             VSSO   VSSD1

                    analog ground    digital ground 2                 output ground digital ground 1

Fig 1. Block diagram

ADC1002S020_2                                          Rev. 02 -- 13 August 2008                                                 NXP B.V. 2008. All rights reserved.

Product data sheet                                                                                                                                    3 of 19
NXP Semiconductors                                                     ADC1002S020

7. Pinning information                                              Single 10 bits ADC, up to 20 MHz

                  7.1 Pinning

                                               32 n.c.
                                                      31 D8
                                                             30 D7
                                                                     29 D6
                                                                            28 D5
                                                                                    27 D4
                                                                                           26 D3
                                                                                                   25 D2

                                     D9 1      ADC1002S020HL                                              24 n.c.
                                      IR 2                                                                23 D1
                                VSSD1 3                                                                   22 D0
                                VDDD1 4                                                                   21 VSSO
                                   CLK 5                                                                  20 VDDO
                               STDBY 6                                                                    19 VSSD2
                                 VDDA 7                                                                   18 VDDD2
                                    n.c. 8                                                                17 n.c.

                                               VSSA 9                                                     014aaa483
                                                      RB 10
                                                             RM 11
                                                                     n.c. 12
                                                                            n.c. 13
                                                                                    VI 14
                                                                                           RT 15
                                                                                                   OE 16

                    Fig 2. Pin configuration

                    7.2 Pin description

                    Table 3.  Pin description  Description
                    Symbol             Pin     data output; bit 9 (Most Significant Bit (MSB))
                    D9                 1       in-range data output
                    IR                 2       digital ground 1
                    VSSD1              3       digital supply voltage 1 (3.0 V to 5.25 V)
                    VDDD1              4       clock input
                    CLK                5       standby mode input
                    STDBY              6       analog supply voltage (3.0 V to 5.25 V)
                    VDDA               7       not connected
                    n.c.               8       analog ground
                    VSSA               9       reference voltage BOTTOM input
                    RB                 10      reference voltage MIDDLE input
                    RM                 11      not connected
                    n.c.               12      not connected
                    n.c.               13      analog voltage input
                    VI                 14      reference voltage TOP input
                    RT                 15      output enable input (active LOW)
                    OE                 16      not connected
                    n.c.               17      digital supply voltage 2 (3.0 V to 5.25 V)
                    VDDD2              18

ADC1002S020_2                            Rev. 02 -- 13 August 2008                                                    NXP B.V. 2008. All rights reserved.

Product data sheet                                                                                                                        4 of 19
NXP Semiconductors                                                           ADC1002S020

                                                                          Single 10 bits ADC, up to 20 MHz

                    Table 3.    Pin description ...continued
                    Symbol
                    VSSD2       Pin   Description
                    VDDO
                    VSSO        19    digital ground 2
                    D0
                    D1          20    positive supply voltage for output stage (3.0 V to 5.25 V)
                    n.c.
                    D2          21    output stage ground
                    D3
                    D4          22    data output; bit 0 (Least Significant Bit (LSB))
                    D5
                    D6          23    data output; bit 1
                    D7
                    D8          24    not connected
                    n.c.
                                25    data output; bit 2

                                26    data output; bit 3

                                27    data output; bit 4

                                28    data output; bit 5

                                29    data output; bit 6

                                30    data output; bit 7

                                31    data output; bit 8

                                32    not connected

8. Limiting values

                    Table 4. Limiting values
                    In accordance with the Absolute Maximum Rating System (IEC 60134).

                    Symbol Parameter                          Conditions     Min        Max       Unit

                    VDDA        analog supply voltage                        [1] -0.3   +7.0      V
                    VDDD        digital supply voltage                       [1] -0.3
                    VDDO        output supply voltage                        [1] -0.3   +7.0      V
                    VDD         supply voltage difference
                                                                                 -0.1   +7.0      V

                                                              VDDA - VDDD        -0.3   +4.0      V
                                                              VDDD - VDDO
                    VI          input voltage                 VDDA - VDDO        -      +7.0      V

                    Vi(a)(p-p)  peak-to-peak analog input     referenced to      -      VDDD      V
                                voltage                       VSSA               -55
                    IO          output current                                   -20
                    Tstg        storage temperature           referenced to      -
                    Tamb        ambient temperature           VSSD
                    Tj          junction temperature
                                                                                        10        mA

                                                                                        +150      C

                                                                                        +75       C

                                                                                        150       C

                    [1] The supply voltages VDDA, VDDD and VDDO may have any value between -0.3 V and +7.0 V provided that
                          the supply voltage VDD remains as indicated.

9. Thermal characteristics

                    Table 5.    Thermal characteristics               Condition         Value Unit
                    Symbol       Parameter                            in free air
                    Rth(j-a)     thermal resistance from junction to                    90        K/W
                                 ambient

ADC1002S020_2                         Rev. 02 -- 13 August 2008                         NXP B.V. 2008. All rights reserved.

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NXP Semiconductors                                                         ADC1002S020

                                                                        Single 10 bits ADC, up to 20 MHz

10. Characteristics

Table 6. Characteristics

VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3 V; VDDO = V20 to V21 = 3.3 V; VSSA, VSSD and VSSO shorted
together; Vi(p-p) = 1.83 V; CL = 20 pF; Tamb = 0 C to 70 C; typical values measured at Tamb = 25 C unless otherwise
specified.

Symbol Parameter                       Conditions              Min      Typ  Max   Unit

Supplies

VDDA      analog supply voltage                                3.0      3.3  5.25  V

VDDD1     digital supply voltage 1                             3.0      3.3  5.25  V

VDDD2     digital supply voltage 2                             3.0      3.3  5.25  V

VDDO      output supply voltage                                3.0      3.3  5.25  V

VDD       supply voltage difference VDDA - VDDD; VDDD - VDDO;  -0.2     -    +0.2  V

                                       VDDA - VDDO

IDDA      analog supply current                                -        7.5  10    mA

IDDD      digital supply current                               -        7.5  10    mA

IDDO      output supply current fclk = 20 MHz; ramp input;     -        1    2     mA

                                       CL = 20 pF

Ptot      total power dissipation operating; VDDD = 3.3 V      -        53   73    mW

                                       standby mode            -        4    -     mW

Inputs

Clock input CLK (Referenced to VSSD);[1]

VIL       LOW-level input voltage                              0        -    0.3 VDDD V

VIH       HIGH-level input voltage VDDD  3.6 V                 0.6 VDDD -    VDDD  V

                                       VDDD > 3.6 V            0.7 VDDD -    VDDD  V

IIL       LOW-level input current VCLK = 0.3 VDDD              -1       0    +1    A

IIH       HIGH-level input current VCLK = 0.7 VDDD             -        -    5     A

Zi        input impedance              fclk = 20 MHz           -        4    -     k

Ci        input capacitance            fclk = 20 MHz           -        3    -     pF

Inputs OE and STDBY (Referenced to VSSD); see Table 7 and 8

VIL       LOW-level input voltage                              0        -    0.3 VDDD V

VIH       HIGH-level input voltage VDDD  3.6 V                 0.6 VDDD -    VDDD  V

                                       VDDD > 3.6 V            0.7 VDDD -    VDDD  V

IIL       LOW-level input current VIL = 0.3 VDDD               -1       -    -     A

IIH       HIGH-level input current VIH = 0.7 VDDD              -        -    1     A

Analog input VI (Referenced to VSSA);

IIL       LOW-level input current VI = VRB                     -        0    -     A

IIH       HIGH-level input current VI = VRT                    -        35   -     A

Zi        input impedance              fi = 1 MHz              -        5    -     k

Ci        input capacitance            fi = 1 MHz              -        8    -     pF

Reference voltages for the resistor ladder; see Table 8

VRB       voltage on pin RB                                    1.1      1.2  -     V

VRT       voltage on pin RT                                    3.0      3.3  VDDA  V

ADC1002S020_2                                Rev. 02 -- 13 August 2008            NXP B.V. 2008. All rights reserved.

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NXP Semiconductors                                                             ADC1002S020

                                                                            Single 10 bits ADC, up to 20 MHz

Table 6. Characteristics ...continued

VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3 V; VDDO = V20 to V21 = 3.3 V; VSSA, VSSD and VSSO shorted
together; Vi(p-p) = 1.83 V; CL = 20 pF; Tamb = 0 C to 70 C; typical values measured at Tamb = 25 C unless otherwise
specified.

Symbol Parameter                        Conditions                Min       Typ    Max   Unit

Vref(dif)  differential reference       VRT - VRB                 1.9       2.1    3.0   V
           voltage

Iref       reference current                                      -         7.2    -     mA
Rlad       ladder resistance
TCRlad     ladder resistor                                        -         290    -     
           temperature coefficient
                                                                  -         539    -     m/K

                                                                  -         1860   -     ppm

Voffset    offset voltage               BOTTOM                    [2] -     135    -     mV
                                        TOP
                                                                  [2] -     135    -     mV

Vi(p-p)    peak-to-peak input                                     [3] 1.66  1.83   2.35  V
           voltage

Digital outputs D9 to D0 and IR (Referenced to VSSD)

VOL        LOW-level output             IO = 1 mA                 0         -      0.5   V

           voltage

VOH        HIGH-level output            IO = -1 mA                VDDO - 0.5 -     VCCO  V

           voltage

IOZ        OFF-state output current 0.5 V < VO < VDDO             -20       -      +20   A

Switching characteristics; Clock input CLK; see Figure 4;[1]

fclk(max)  maximum clock                                          20        -      -     MHz
           frequency

tw(clk)H   HIGH clock pulse width                                 15        -      -     ns

tw(clk)L   LOW clock pulse width                                  15        -      -     ns

Analog signal processing (fclk = 20 MHz)

Linearity

INL        integral non-linearity       ramp input; see Figure 6  -         1     2    LSB

DNL        differential non-linearity ramp input; see Figure 7    -         0.25  0.7  LSB

Input set response; see Figure 8[4]

ts(LH)     LOW to HIGH settling full-scale square wave            -         4      6     ns

           time

ts(HL)     HIGH to LOW settling full-scale square wave            -         4      6     ns

           time

Harmonics; see Figure 9[5]

THD        total harmonic distortion fi = 1 MHz                   -         -63    -     dB

Signal-to-Noise ratio; see Figure 9[5]

S/N        signal-to-noise ratio        without harmonics;        -         60     -     dB
                                        fi = 1 MHz

Effective bits; see Figure 9[5]

ENOB       effective number of bits     fi = 300 KHz              -         9.5    -     bits
                                        fi = 1 MHz
                                        fi = 3.58 MHz             -         9.3          bits

                                                                  -         8.0          bits

ADC1002S020_2                             Rev. 02 -- 13 August 2008                     NXP B.V. 2008. All rights reserved.

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NXP Semiconductors                                                                                              ADC1002S020

                                                                                                             Single 10 bits ADC, up to 20 MHz

Table 6. Characteristics ...continued

VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3 V; VDDO = V20 to V21 = 3.3 V; VSSA, VSSD and VSSO shorted
together; Vi(p-p) = 1.83 V; CL = 20 pF; Tamb = 0 C to 70 C; typical values measured at Tamb = 25 C unless otherwise
specified.

Symbol Parameter                                     Conditions                                 Min                                  Typ              Max  Unit

Timing (fclk = 20 MHz; CL = 20 pF); see Figure 4[6]

td(s)             sampling delay time                                                           -                                    -                5    ns

th(o)             output hold time                                                              5                                    -                -    ns

td(o)             output delay time                  VDDO = 4.75 V                              8                                    12               15   ns

                                                     VDDO = 3.15 V                              8                                    17               20   ns

3-state output delay times; see Figure 5

tdZH              float to active HIGH                                                          -                                    14               18   ns

                  delay time

tdZL              float to active LOW delay                                                     -                                    16               20   ns

                  time

tdHZ              active HIGH to float                                                          -                                    16               20   ns

                  delay time

tdLZ              active LOW to float delay                                                     -                                    14               18   ns

                  time

Standby mode output delay times

tTLH              LOW to HIGH transition stand-by                                               -                                    -                200  ns

                  time

tTHL              HIGH to LOW transition start-up                                               -                                    -                500  ns

                  time

[1] In addition to a good layout of the digital and analog ground, it is recommended that the rise and fall times of the clock must not be less
      than 1 ns.

[2] Analog input voltages producing code 0 up to and including code 1023:

      a) Voffset BOTTOM is the difference between the analog input which produces data equal to 00 and the reference voltage on pin RB
           (VRB) at Tamb = 25 C.

      b) Voffset TOP is the difference between the reference voltage on pin RT (VRT) and the analog input which produces data outputs equal

         to code 1023 at Tamb = 25 C.

[3] To ensure the optimum linearity performance of such a converter architecture the lower and upper extremities of the converter reference
      resistor ladder are connected to pins RB and RT via offset resistors ROB and ROT as shown in Figure 3.

      a) The current flowing into the resistor ladder is I = -R---O---V-B----R-+--T--R----L---V-+---R--R-B---O----T-- and the full-scale input range at the converter, to cover code 0

           to 1023 is V I = RL I L = -R---O----B-----+----R-R---LL----+-----R----O----T-- (V RT + V RB) = 0.871 (V RT V RB)

       b)  Since  RL,  ROB  and  ROT  have  similar  behavior  with  respect  to  process  and  temperature  variation,                   the  ratio  ------------------R---L-------------------
                                                                                                                                                      ROB + RL + ROT

           will be kept reasonably constant from device to device. Consequently variation of the output codes at a given input voltage depends
           mainly on the difference VRT - VRB and its variation with temperature and supply voltage. When several ADCs are connected in
           parallel and fed with the same reference source, the matching between each of them is optimized.

[4] The analog input settling time is the minimum time required for the input signal to be stabilized after a sharp full-scale input (square
      wave signal) in order to sample the signal and obtain correct output data.

[5] Effective bits are obtained via a Fast Fourier Transform (FFT) treatment taking 8000 acquisition points per equivalent fundamental
      period. The calculation takes into account all harmonics and noise up to half the clock frequency (Nyquist frequency). Conversion to
      SIgnal-to-Noise And Distortion (SINAD) ratio: SINAD = ENOB 6.02 + 1.76 dB.

[6] Output data acquisition: the output data is available after the maximum delay time of td(o).

ADC1002S020_2                                                  Rev. 02 -- 13 August 2008                                                                   NXP B.V. 2008. All rights reserved.

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NXP Semiconductors                                                                                                ADC1002S020

11. Additional information relating to Table 6                                                                 Single 10 bits ADC, up to 20 MHz

                                        RT
                                                                                    ROT
                                                                                           code 1023
                                                                                    RL

                                                                   RM                             RL
                                                                                            Rlad           IL

                                                                   RB                             RL

                    Fig 3. Converter reference resistor ladder                                    RL           code 0
                                                                                                  ROB

                                                                                                               014aaa480

                    Table 7.   Mode selection                                                                  IR
                    OE                D9 to D0                                                                 high impedance
                    1                 high impedance                                                           active
                    0                 active; binary

                    Table 8.   Standby selection                                                               ICCA + ICCD
                    STBY              D9 to D0                                                                 1.2 mA (typical value)
                    1                 last logic state                                                         15 mA (typical value)
                    0                 active

                    Table 9. Output coding and input voltage (typical values; referenced to VSSA)

                    Code       Vi(a)(p-p) (V)           IR                                        Binary outputs D9 to D0

                    Underflow  < 1.335                  0                                         00 0000 0000

                    0          1.335                    1                                         00 0000 0000

                    1          -                        1                                         00 0000 0001

                               -                                                                  

                    1022       -                        1                                         11 1111 1110

                    1023       3.165                    1                                         11 1111 1111

                    Overflow   > 3.165                  0                                         11 1111 1111

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NXP Semiconductors                                                       ADC1002S020

                                                                      Single 10 bits ADC, up to 20 MHz

                              sample N               sample N + 1     sample N + 2

                                                     tw(clk)L

                                           tw(clk)H

                    CLK                                                                   50%

                              sample N               sample N + 1     sample N + 2

                    VI

                        DATA           td(s)         DATA                th(o)      DATA       VDDO
                    D0 to D9                         N-1                            N+1        50%
                              DATA                                    DATA                     0V
                              N-2                              td(o)    N
                                                                                          014aaa481

                    Fig 4. Timing diagram

ADC1002S020_2                 Rev. 02 -- 13 August 2008                                    NXP B.V. 2008. All rights reserved.

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NXP Semiconductors                                                             ADC1002S020

                                                                            Single 10 bits ADC, up to 20 MHz

                         VDDD                                                                     50 %
                            OE

                                                                                      tdHZ        tdZH

                                                                      HIGH

                         output                                             90 %                           50 %
                           data                                                       LOW
                                              tdLZ             tdZL
                         output
                           data                          HIGH

                                                                      50 %

                                      LOW     10 %

                                 ADC1002S020                   3.3 k            VDDO  TEST          S1
                                          OE             20 pF              S1         tdLZ       VDDO
                                                                                       tdZL       VDDO
                                                                                       tdHZ       VSSO
                                                                                       tdZH       VSSO

                                                                                                                                                                           014aaa484

                                 frequency on pin OE= 100 kHz.
                    Fig 5. Timing diagram and test conditions of 3-state output delay time

    0.6                                                                                                 014aaa491

  A
(LSB)

    0.2

-0.2

-0.6                                                                                        1023
      0
                    200          400          600                     800             1000                                                                                            1200

                                                                                                  f (MHZ)

Fig 6. Typical Integral Non-Linearity (INL) performance

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NXP Semiconductors                                                              ADC1002S020

                                                                             Single 10 bits ADC, up to 20 MHz

   0.25                                                                      014aaa492

  A
(LSB)

   0.15

0.05

-0.05

-0.15

-0.25               200                 400  600                        800        1023           1200
        0
                                                                             1000
                                                                                         f (MHZ)

Fig 7. Typical Differential Non-Linearity (DNL) performance

                         code 1023                       ts(LH)                   ts(HL)
                                    VI       50 %                                 50 %
                                                                             5 ns
                              code 0               5 ns                           50 %

                         CLK                 50 %                                                     2 ns
                                                                                                     014aaa479
                                                                 2 ns

                    Fig 8. Analog input settling time diagram

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NXP Semiconductors                                     ADC1002S020

                                                    Single 10 bits ADC, up to 20 MHz

      0                                                                                                            014aaa493

A
(dB)

   -40

-80

-120                2.5  5.01                       7.51                                                           10
       0

                                                                                                          f (MHz)

             Effective bits: 9.59; THD = -76.60 dB.
             Harmonic levels (dB): 2nd = -81.85; 3rd = -87.56; 4th = -88.81; 5th = -88.96; 6th = -79.58.
Fig 9. Typical fast Fourier transform (fclk = 20 MHz; fi = 1 MHz)

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NXP Semiconductors                                                                   ADC1002S020

                                                                                  Single 10 bits ADC, up to 20 MHz

                                 VDDO                     VDDA                              014aaa486

                                 D9 to D0                     VI                             Rlad
                                 IR                       VSSA                               Rlad
                                                                                             Rlad
                                 VSSO       Fig 11. VI analog input                          Rlad
                                 014aaa485                                                   014aaa488
                                                        VDDA
Fig 10. D9 to D0 and IR outputs                             RT

              VDDO

                  OE                        RM
            STDBY
                                 014aaa487                 RB
              VSSO                                      VSSA

Fig 12. OE and STDBY inputs                 Fig 13. RB, RM and RT inputs

                                 VDDD                                             1/2 VDDD
                                  CLK
                                 VSSD

ADC1002S020_2       Fig 14. CLK input                                             014aaa489
                                                       Rev. 02 -- 13 August 2008
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                                                                                                                  14 of 19
NXP Semiconductors                                                         ADC1002S020

12. Application information                                             Single 10 bits ADC, up to 20 MHz

                12.1 Application diagram

                                       n.c.(2) D8    D7      D6    D5     D4        D3    D2
                                                   30      29    28     27        26    25 n.c.(2)
                    D9 32                 31
                                                                                          24
                    1

                    IR                                                                        D1
                          2                                                             23

                    VSSD1                                                                     D0
                                3                                                       22

                    VDDD1                                  ADC1002S020                        VSSO
                                4                                                       21

                       CLK                                                                    VDDO
                                5                                                       20

                    STDBY                                                                     VSSD2
                                 6                                                      19

                    VDDA                                                                      VDDD2
                               7                                                        18

                    n.c.(2)                                                             17 n.c.(2)
                               8
                                    9     10       11      12    13     14        15    16

                                       VSSA RB(1) RM(1) n.c.(2) n.c.(2) VI(4) RT(1) OE
                                                                   (3)

                    100 nF                         100 nF                     100 nF        014aaa490

                                       VSSA VSSA                            VSSA

                                 The analog and digital supplies should be separated and decoupled.

                                 The external voltage reference generator must be built in such a way that a good supply voltage
                                 ripple rejection is achieved with respect to the LSB value. Eventually, the reference ladder voltages
                                 can be derived from a well regulated VDDA supply through a resistor bridge and a decoupling
                                 capacitor.

                           (1) RB, RM and RT are decoupled to VSSA
                           (2) Pins 8, 12, 13, 17, 24 and 32 should be connected to the closest ground pin in order to prevent

                                 noise influence

                           (3) When RM is not used, pin 11 can be left open circuit, avoiding the decoupling capacitor. In any
                                 case, pin 11 must not be grounded.

                           (4) When the analog input signal is AC coupled, an input bias or a clamping level must be applied to VI
                                 input (pin 14).

                    Fig 15. Application diagram

ADC1002S020_2                       Rev. 02 -- 13 August 2008                               NXP B.V. 2008. All rights reserved.

Product data sheet                                                                                             15 of 19
NXP Semiconductors                                                                                                       ADC1002S020

                                                                                                                      Single 10 bits ADC, up to 20 MHz

13. Package outline

LQFP32: plastic low profile quad flat package; 32 leads; body 5 x 5 x 1.4 mm                                                                             SOT401-1

                                                                                                  c
    y

                                                X

            24                               17                                A
    25
                                                    16 Z E

                                                              e                E HE                     A A2                                             (A 3)
                                                                                                                  A1
                                                             wM                                                                                                   
                      pin 1 index                           bp                                                                                  Lp
                                                    9                                                                                          L
    32
              1                            8                                                                                detail X

                   e                         ZD                  vM A
                                  wM                             vM B
                      bp

                            D                       B

                      HD

                                                 0               2.5                                    5 mm

                                                                 scale

DIMENSIONS (mm are the original dimensions)

             A                       c D(1) E(1) e               HD HE L                                Lp v          w     y         Z D (1)  Z    (1)  
UNIT max. A1 A2 A3 bp                                                                                                                             E

mm  1.6   0.15  1.5   0.25     0.27  0.18    5.1       5.1  0.5  7.15             7.15               1  0.75  0.2     0.12  0.1       0.95 0.95          7o
          0.05  1.3            0.17  0.12    4.9       4.9       6.85             6.85                  0.45                          0.55 0.55          0o

Note
1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                           REFERENCES                                                           EUROPEAN                   ISSUE DATE
VERSION                                                                                                               PROJECTION
                         IEC                 JEDEC               JEITA                                                                              00-01-19
SOT401-1              136E01                                                                                                                        03-02-20
                                           MS-026

Fig 16. Package outline SOT401-1 (LQFP32)           Rev. 02 -- 13 August 2008                                                                   NXP B.V. 2008. All rights reserved.

ADC1002S020_2                                                                                                                                                     16 of 19

Product data sheet
NXP Semiconductors                                             ADC1002S020

                                                            Single 10 bits ADC, up to 20 MHz

14. Revision history

Table 10. Revision history

Document ID         Release date Data sheet status       Change notice Supersedes

ADC1002S020_2       20080813  Product data sheet         -                                    ADC1002S020_1
Modifications:
                            Corrections made to cross references and note 3 a) in Table 6.

ADC1002S020_1       20080612  Product data sheet         -                                    -

ADC1002S020_2                 Rev. 02 -- 13 August 2008                                           NXP B.V. 2008. All rights reserved.

Product data sheet                                                                                                  17 of 19
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                                                                                 Single 10 bits ADC, up to 20 MHz

15. Legal information

15.1 Data sheet status

Document status[1][2]       Product status[3]  Definition
                                               This document contains data from the objective specification for product development.
Objective [short] data sheet Development       This document contains data from the preliminary specification.
                                               This document contains the product specification.
Preliminary [short] data sheet Qualification

Product [short] data sheet  Production

[1] Please consult the most recently issued document before initiating or completing a design.

[2] The term `short data sheet' is explained in section "Definitions".

[3] The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status
        information is available on the Internet at URL http://www.nxp.com.

15.2 Definitions                                                                 damage. NXP Semiconductors accepts no liability for inclusion and/or use of
                                                                                 NXP Semiconductors products in such equipment or applications and
Draft -- The document is a draft version only. The content is still under        therefore such inclusion and/or use is at the customer's own risk.
internal review and subject to formal approval, which may result in
modifications or additions. NXP Semiconductors does not give any                 Applications -- Applications that are described herein for any of these
representations or warranties as to the accuracy or completeness of              products are for illustrative purposes only. NXP Semiconductors makes no
information included herein and shall have no liability for the consequences of  representation or warranty that such applications will be suitable for the
use of such information.                                                         specified use without further testing or modification.

Short data sheet -- A short data sheet is an extract from a full data sheet      Limiting values -- Stress above one or more limiting values (as defined in
with the same product type number(s) and title. A short data sheet is intended   the Absolute Maximum Ratings System of IEC 60134) may cause permanent
for quick reference only and should not be relied upon to contain detailed and   damage to the device. Limiting values are stress ratings only and operation of
full information. For detailed and full information see the relevant full data   the device at these or any other conditions above those given in the
sheet, which is available on request via the local NXP Semiconductors sales      Characteristics sections of this document is not implied. Exposure to limiting
office. In case of any inconsistency or conflict with the short data sheet, the  values for extended periods may affect device reliability.
full data sheet shall prevail.
                                                                                 Terms and conditions of sale -- NXP Semiconductors products are sold
15.3 Disclaimers                                                                 subject to the general terms and conditions of commercial sale, as published
                                                                                 at http://www.nxp.com/profile/terms, including those pertaining to warranty,
General -- Information in this document is believed to be accurate and           intellectual property rights infringement and limitation of liability, unless
reliable. However, NXP Semiconductors does not give any representations or       explicitly otherwise agreed to in writing by NXP Semiconductors. In case of
warranties, expressed or implied, as to the accuracy or completeness of such     any inconsistency or conflict between information in this document and such
information and shall have no liability for the consequences of use of such      terms and conditions, the latter will prevail.
information.
                                                                                 No offer to sell or license -- Nothing in this document may be interpreted
Right to make changes -- NXP Semiconductors reserves the right to make           or construed as an offer to sell products that is open for acceptance or the
changes to information published in this document, including without             grant, conveyance or implication of any license under any copyrights, patents
limitation specifications and product descriptions, at any time and without      or other industrial or intellectual property rights.
notice. This document supersedes and replaces all information supplied prior
to the publication hereof.                                                       Quick reference data -- The Quick reference data is an extract of the
                                                                                 product data given in the Limiting values and Characteristics sections of this
Suitability for use -- NXP Semiconductors products are not designed,             document, and as such is not complete, exhaustive or legally binding.
authorized or warranted to be suitable for use in medical, military, aircraft,
space or life support equipment, nor in applications where failure or            15.4 Trademarks
malfunction of an NXP Semiconductors product can reasonably be expected
to result in personal injury, death or severe property or environmental          Notice: All referenced brands, product names, service names and trademarks
                                                                                 are the property of their respective owners.

16. Contact information

For more information, please visit: http://www.nxp.com
For sales office addresses, please send an email to: salesaddresses@nxp.com

ADC1002S020_2                                  Rev. 02 -- 13 August 2008          NXP B.V. 2008. All rights reserved.

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                                                                                                  Single 10 bits ADC, up to 20 MHz

17. Contents

1     General description . . . . . . . . . . . . . . . . . . . . . . 1

2     Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

3     Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

4     Quick reference data . . . . . . . . . . . . . . . . . . . . . 2

5     Ordering information . . . . . . . . . . . . . . . . . . . . . 2

6     Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 3

7     Pinning information . . . . . . . . . . . . . . . . . . . . . . 4

7.1   Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

7.2   Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 4

8     Limiting values. . . . . . . . . . . . . . . . . . . . . . . . . . 5

9     Thermal characteristics. . . . . . . . . . . . . . . . . . . 5

10    Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 6

11    Additional information relating to Table 6 . . . . 9

12    Application information. . . . . . . . . . . . . . . . . . 15

12.1  Application diagram . . . . . . . . . . . . . . . . . . . . 15

13    Package outline . . . . . . . . . . . . . . . . . . . . . . . . 16

14    Revision history . . . . . . . . . . . . . . . . . . . . . . . . 17

15    Legal information. . . . . . . . . . . . . . . . . . . . . . . 18

15.1  Data sheet status . . . . . . . . . . . . . . . . . . . . . . 18

15.2  Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

15.3  Disclaimers . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

15.4  Trademarks . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

16    Contact information. . . . . . . . . . . . . . . . . . . . . 18

17    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

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                                                                                                                                                  Document identifier: ADC1002S020_2
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