电子工程世界电子工程世界电子工程世界

产品描述

搜索

ADC1002S020HL/C1,1

器件型号:ADC1002S020HL/C1,1
器件类别:半导体    模拟混合信号IC   
厂商名称:NXP
厂商官网:https://www.nxp.com
下载文档

器件描述

Analog to Digital Converters - ADC SGL 10BIT ADC 20MSPS

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
NXP
产品种类:
Product Category:
Analog to Digital Converters - ADC
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-32
Resolution:10 bit
Sampling Rate:20 MS/s
Input Type:Single-Ended
最小工作温度:
Minimum Operating Temperature:
- 20 C
最大工作温度:
Maximum Operating Temperature:
+ 75 C
封装:
Packaging:
Reel
产品:
Product:
Analog to Digital Converters
商标:
Brand:
NXP Semiconductors
Pd-功率耗散:
Pd - Power Dissipation:
73 mW
产品类型:
Product Type:
ADCs - Analog to Digital Converters
工厂包装数量:
Factory Pack Quantity:
2000
子类别:
Subcategory:
Data Converter ICs
零件号别名:
Part # Aliases:
ADC1002S020HL/C1-T
单位重量:
Unit Weight:
0.027302 oz

ADC1002S020HL/C1,1器件文档内容

                  ADC1002S020

                  Single 10 bits ADC, up to 20 MHz

                  Rev. 02 — 13 August 2008                                   Product data sheet

1.  General description

              The ADC1002S020 is a 10-bit high-speed Analog-to-Digital Converter (ADC) for

              professional video and other applications. It converts with 3.0 V to 5.25 V operation the

              analog input signal into 10-bit binary-coded digital words at a maximum sampling rate of

              20 MHz. All digital inputs and outputs are CMOS compatible. A standby mode allows a

              reduction of the device power consumption to 4 mW.

2.  Features

              I   10-bit resolution

              I   3.0 V to 5.25 V operation

              I   Sampling rate up to 20 MHz

              I   DC sampling allowed

              I   High signal-to-noise ratio over a large analog input frequency range (9.3 effective    bits

                  at 1.0 MHz; full-scale input at fclk = 20 MHz)

              I   In-Range (IR) CMOS output

              I   CMOS/Transistor-Transistor Logic (TTL) compatible digital inputs and outputs

              I   External reference voltage regulator

              I   Power dissipation only 53 mW (typical value)

              I   Low analog input capacitance, no buffer amplifier required

              I   Standby mode

              I   No sample-and-hold circuit required

3.  Applications

              I   Video data digitizing

              I   Camera

              I   Camcorder

              I   Radio communication

              I   Barcode scanner
NXP Semiconductors                                                                    ADC1002S020

                                                                                   Single 10 bits ADC, up to 20 MHz

4.  Quick reference data

                    Table 1.         Quick reference data

                    VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3    V; VDDO   = V20 to    V21 = 3.3    V; VSSA,

                    VSSD and VSSO shorted together; Vi(p-p) = 1.83 V; CL = 20 pF;  Tamb = 0  °C to 70    °C; typical  values

                    measured at Tamb = 25 °C unless otherwise specified.

                    Symbol           Parameter                   Conditions        Min       Typ         Max          Unit

                    VDDA             analog supply voltage                         3.0       3.3         5.25         V

                    VDDD1            digital supply voltage 1                      3.0       3.3         5.25         V

                    VDDD2            digital supply voltage 2                      3.0       3.3         5.25         V

                    VDDO             output supply voltage                         3.0       3.3         5.25         V

                    IDDA             analog supply current                         -         7.5         10           mA

                    IDDD             digital supply current                        -         7.5         10           mA

                    IDDO             output supply current       fclk = 20 MHz;    -         1           2            mA

                                                                 ramp input;

                                                                 CL = 20 pF

                    INL              integral non-linearity      ramp input; see   -         ±1          ±2           LSB

                                                                 Figure 6

                    DNL              differential non-linearity  ramp input; see   -         ±0.25       ±0.7         LSB

                                                                 Figure 7

                    fclk(max)        maximum clock frequency                       20        -           -            MHz

                    Ptot             total power dissipation     operating;        -         53          73           mW

                                                                 VDDD = 3.3 V

                                                                 standby mode      -         4           -            mW

5.  Ordering information

Table 2.       Ordering information

Type number         Package

                    Name             Description                                                               Version

ADC1002S020HL       LQFP32           plastic low profile quad flat package; 32 leads; body 5 × 5 × 1.4 mm        SOT401-1

ADC1002S020_2                                                                                            © NXP B.V. 2008. All rights reserved.

Product data sheet                              Rev. 02 — 13 August 2008                                                 2 of 19
NXP Semiconductors                                                                                      ADC1002S020

                                                                                                Single 10 bits ADC, up to 20 MHz

6.  Block diagram

                              VDDA                            CLK                       VDDD2           OE

                           7                                  5                         18              16

                                                              CLOCK DRIVER                                        6           STDBY

                   RT  15                                                               ADC1002S020

                                                                                                                  1   D9

                                                                                                                              MSB

                                                                                                                  31  D8

                                                                                                                  30  D7

                                      Rlad                                                                        29  D6

                                                                                                                  28  D5

        analog     VI  14             ANALOG - TO - DIGITAL                 LATCHES                  CMOS                     data outputs

    voltage input                           CONVERTER                                                OUTPUTS      27  D4

                                                                                                                  26  D3

                   RM  11                                                                                         25  D2

                                                                                                                  23  D1

                                                                                                                  22  D0      LSB

                   RB  10                                                                                         20      VDDO

                                                              IN  -  RANGE LATCH                CMOS OUTPUT       2       IR

                                                                                                                          output

                                                                                                                  4

                                                                                                                          VDDD1

                              9             19                                          21           3

                              VSSA          VSSD2                                       VSSO         VSSD1

                       analog ground        digital ground 2                output      ground  digital ground 1              014aaa482

Fig 1.         Block diagram

ADC1002S020_2                                                                                                         © NXP B.V. 2008. All rights reserved.

Product data sheet                                            Rev. 02 — 13 August 2008                                               3 of 19
NXP Semiconductors                                                                            ADC1002S020

                                                                                          Single 10 bits ADC, up to 20 MHz

7.  Pinning information

                      7.1  Pinning

                                                           n.c.  D8  D7   D6    D5    D4  D3  D2

                                                           32    31  30   29    28    27  26  25

                                               D9      1                                          24   n.c.

                                               IR      2                                          23   D1

                                              VSSD1    3                                          22   D0

                                              VDDD1    4                                          21   VSSO

                                                                     ADC1002S020HL

                                               CLK     5                                          20   VDDO

                                             STDBY     6                                          19   VSSD2

                                               VDDA    7                                          18   VDDD2

                                               n.c.    8                                          17   n.c.

                                                           9     10  11   12    13    14  15  16  014aaa483

                                                           VSSA  RB  RM   n.c.  n.c.  VI  RT  OE

                           Fig 2.    Pin configuration

                      7.2  Pin description

                           Table 3.  Pin  description

                           Symbol         Pin              Description

                           D9             1                data output; bit 9 (Most Significant Bit (MSB))

                           IR             2                in-range data output

                           VSSD1          3                digital ground 1

                           VDDD1          4                digital supply voltage 1 (3.0 V to 5.25 V)

                           CLK            5                clock input

                           STDBY          6                standby mode input

                           VDDA           7                analog supply voltage (3.0 V to 5.25 V)

                           n.c.           8                not connected

                           VSSA           9                analog ground

                           RB             10               reference voltage BOTTOM input

                           RM             11               reference voltage MIDDLE input

                           n.c.           12               not connected

                           n.c.           13               not connected

                           VI             14               analog voltage input

                           RT             15               reference voltage TOP input

                           OE             16               output enable input (active LOW)

                           n.c.           17               not connected

                           VDDD2          18               digital supply voltage 2 (3.0 V to 5.25 V)

ADC1002S020_2                                                                                                 ©  NXP  B.V.  2008.  All  rights reserved.

Product data   sheet                           Rev.    02  — 13 August 2008                                                             4 of 19
NXP Semiconductors                                                                      ADC1002S020

                                                                                        Single 10 bits ADC, up to 20 MHz

                    Table 3.    Pin  description  …continued

                    Symbol           Pin              Description

                    VSSD2            19               digital ground 2

                    VDDO             20               positive supply voltage for output stage (3.0 V  to  5.25    V)

                    VSSO             21               output stage ground

                    D0               22               data output; bit 0 (Least Significant Bit (LSB))

                    D1               23               data output; bit 1

                    n.c.             24               not connected

                    D2               25               data output; bit 2

                    D3               26               data output; bit 3

                    D4               27               data output; bit 4

                    D5               28               data output; bit 5

                    D6               29               data output; bit 6

                    D7               30               data output; bit 7

                    D8               31               data output; bit 8

                    n.c.             32               not connected

8.  Limiting        values

                    Table 4.    Limiting values

                    In accordance with the Absolute Maximum   Rating System (IEC        60134).

                    Symbol      Parameter                                Conditions          Min       Max             Unit

                    VDDA        analog supply voltage                                   [1]  −0.3      +7.0            V

                    VDDD        digital supply voltage                                  [1]  −0.3      +7.0            V

                    VDDO        output supply voltage                                   [1]  −0.3      +7.0            V

                    ∆VDD        supply voltage difference                VDDA − VDDD         −0.1      +4.0            V

                                                                         VDDD − VDDO

                                                                         VDDA − VDDO

                    VI          input voltage                            referenced to       −0.3      +7.0            V

                                                                         VSSA

                    Vi(a)(p-p)  peak-to-peak analog input                referenced to       -         VDDD            V

                                voltage                                  VSSD

                    IO          output current                                               -         10              mA

                    Tstg        storage temperature                                          −55       +150            °C

                    Tamb        ambient temperature                                          −20       +75             °C

                    Tj          junction temperature                                         -         150             °C

                    [1]   The supply voltages VDDA, VDDD and VDDO may have any value between −0.3  V  and +7.0  V  provided  that

                          the supply voltage ∆VDD remains as indicated.

9.  Thermal         characteristics

                    Table 5.    Thermal characteristics

                    Symbol      Parameter                                      Condition               Value           Unit

                    Rth(j-a)    thermal resistance from junction to            in free air             90              K/W

                                ambient

ADC1002S020_2                                                                                          © NXP B.V. 2008. All rights reserved.

Product data sheet                         Rev. 02 — 13 August 2008                                                        5 of 19
NXP Semiconductors                                                                            ADC1002S020

                                                                                         Single 10 bits ADC, up to 20 MHz

10. Characteristics

Table 6.       Characteristics

VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3 V; VDDO = V20 to V21         = 3.3 V; VSSA, VSSD and VSSO shorted

together; Vi(p-p) = 1.83 V; CL = 20 pF; Tamb = 0 °C to 70 °C; typical values measured    at Tamb = 25 °C unless otherwise

specified.

Symbol         Parameter                  Conditions                          Min        Typ  Max       Unit

Supplies

VDDA           analog supply voltage                                          3.0        3.3  5.25      V

VDDD1          digital supply voltage 1                                       3.0        3.3  5.25      V

VDDD2          digital supply voltage 2                                       3.0        3.3  5.25      V

VDDO           output supply voltage                                          3.0        3.3  5.25      V

∆VDD           supply voltage difference  VDDA − VDDD; VDDD − VDDO;           −0.2       -    +0.2      V

                                          VDDA − VDDO

IDDA           analog supply current                                          -          7.5  10        mA

IDDD           digital supply current                                         -          7.5  10        mA

IDDO           output supply current      fclk = 20 MHz; ramp input;          -          1    2         mA

                                          CL = 20 pF

Ptot           total power dissipation    operating; VDDD = 3.3 V             -          53   73        mW

                                          standby mode                        -          4    -         mW

Inputs

Clock input CLK (Referenced to VSSD);[1]

VIL            LOW-level input voltage                                        0          -    0.3 VDDD  V

VIH            HIGH-level input voltage   VDDD ≤ 3.6 V                        0.6  VDDD  -    VDDD      V

                                          VDDD > 3.6 V                        0.7  VDDD  -    VDDD      V

IIL            LOW-level input current    VCLK = 0.3 VDDD                     −1         0    +1        µA

IIH            HIGH-level input current   VCLK = 0.7 VDDD                     -          -    5         µA

Zi             input impedance            fclk = 20 MHz                       -          4    -         kΩ

Ci             input capacitance          fclk = 20 MHz                       -          3    -         pF

Inputs OE and STDBY (Referenced to VSSD); see Table 7 and  8

VIL            LOW-level input voltage                                        0          -    0.3 VDDD  V

VIH            HIGH-level input voltage   VDDD ≤ 3.6 V                        0.6  VDDD  -    VDDD      V

                                          VDDD > 3.6 V                        0.7  VDDD  -    VDDD      V

IIL            LOW-level input current    VIL = 0.3 VDDD                      −1         -    -         µA

IIH            HIGH-level input current   VIH = 0.7 VDDD                      -          -    1         µA

Analog input VI (Referenced to VSSA);

IIL            LOW-level input current    VI = VRB                            -          0    -         µA

IIH            HIGH-level input current   VI = VRT                            -          35   -         µA

Zi             input impedance            fi = 1 MHz                          -          5    -         kΩ

Ci             input capacitance          fi = 1 MHz                          -          8    -         pF

Reference voltages for the resistor ladder; see Table 8

VRB            voltage on pin RB                                              1.1        1.2  -         V

VRT            voltage on pin RT                                              3.0        3.3  VDDA      V

ADC1002S020_2                                                                                     © NXP B.V. 2008. All rights reserved.

Product data sheet                                  Rev. 02 — 13 August 2008                                               6 of 19
NXP Semiconductors                                                                            ADC1002S020

                                                                                         Single 10 bits ADC, up to 20 MHz

Table 6.       Characteristics …continued

VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3 V; VDDO = V20 to V21 = 3.3 V; VSSA, VSSD and VSSO shorted

together; Vi(p-p) = 1.83 V; CL = 20 pF; Tamb = 0 °C to 70 °C; typical values measured at Tamb = 25 °C unless otherwise

specified.

Symbol         Parameter                   Conditions                        Min         Typ    Max                     Unit

Vref(dif)      differential reference      VRT − VRB                         1.9         2.1    3.0                     V

               voltage

Iref           reference current                                             -           7.2    -                       mA

Rlad           ladder resistance                                             -           290    -                       Ω

TCRlad         ladder resistor                                               -           539    -                       mΩ/K

               temperature coefficient                                        -           1860   -                       ppm

Voffset        offset voltage              BOTTOM                    [2]     -           135    -                       mV

                                           TOP                       [2]     -           135    -                       mV

Vi(p-p)        peak-to-peak input                                    [3]     1.66        1.83   2.35                    V

               voltage

Digital outputs D9 to D0 and IR (Referenced to VSSD)

VOL            LOW-level output            IO = 1 mA                         0           -      0.5                     V

               voltage

VOH            HIGH-level output           IO = −1 mA                        VDDO − 0.5  -      VCCO                    V

               voltage

IOZ            OFF-state output current    0.5 V < VO < VDDO                 −20         -      +20                     µA

Switching characteristics; Clock input CLK; see Figure 4;[1]

fclk(max)      maximum clock                                                 20          -      -                       MHz

               frequency

tw(clk)H       HIGH clock pulse width                                        15          -      -                       ns

tw(clk)L       LOW clock pulse width                                         15          -      -                       ns

Analog signal processing (fclk = 20 MHz)

Linearity

INL            integral non-linearity      ramp input; see Figure 6          -           ±1     ±2                      LSB

DNL            differential non-linearity  ramp input; see Figure 7          -           ±0.25  ±0.7                    LSB

Input set response; see Figure 8[4]

ts(LH)         LOW to HIGH settling        full-scale square wave            -           4      6                       ns

               time

ts(HL)         HIGH to LOW settling        full-scale square wave            -           4      6                       ns

               time

Harmonics; see Figure 9[5]

THD            total harmonic distortion   fi = 1 MHz                        -           −63    -                       dB

Signal-to-Noise ratio; see Figure 9[5]

S/N            signal-to-noise ratio       without harmonics;                -           60     -                       dB

                                           fi = 1 MHz

Effective bits; see Figure 9[5]

ENOB           effective number of bits    fi = 300 KHz                      -           9.5    -                       bits

                                           fi = 1 MHz                        -           9.3                            bits

                                           fi = 3.58 MHz                     -           8.0                            bits

ADC1002S020_2                                                                                       © NXP B.V. 2008. All rights reserved.

Product data sheet                                 Rev. 02 — 13 August 2008                                                 7 of 19
NXP Semiconductors                                                                                                                                     ADC1002S020

                                                                                                                                                   Single 10 bits ADC, up to 20 MHz

Table 6.       Characteristics …continued

VDDA = V7 to V9 = 3.3 V; VDDD = V4 to V3 = V18 to V19 = 3.3 V; VDDO = V20 to V21 = 3.3 V; VSSA, VSSD and VSSO shorted

together; Vi(p-p) = 1.83 V; CL = 20 pF; Tamb = 0 °C to 70 °C; typical values measured at Tamb = 25 °C unless otherwise

specified.

Symbol             Parameter                          Conditions                                                                      Min          Typ                     Max  Unit

Timing (fclk = 20 MHz; CL = 20 pF); see Figure 4[6]

td(s)              sampling delay time                                                                                                -            -                       5    ns

th(o)              output hold time                                                                                                   5            -                       -    ns

td(o)              output delay time                  VDDO = 4.75 V                                                                   8            12                      15   ns

                                                      VDDO = 3.15 V                                                                   8            17                      20   ns

3-state output delay times; see Figure 5

tdZH               float to active HIGH                                                                                                -            14                      18   ns

                   delay time

tdZL               float to active LOW delay                                                                                           -            16                      20   ns

                   time

tdHZ               active HIGH to float                                                                                                -            16                      20   ns

                   delay time

tdLZ               active LOW to float delay                                                                                           -            14                      18   ns

                   time

Standby mode output delay times

tTLH               LOW to HIGH transition             stand-by                                                                        -            -                       200  ns

                   time

tTHL               HIGH to LOW transition             start-up                                                                        -            -                       500  ns

                   time

[1]    In addition to a good layout of the digital and analog ground, it is recommended that the rise and fall times of the clock must not be less

       than 1 ns.

[2]    Analog input voltages producing code 0 up to and including code 1023:

       a)  Voffset BOTTOM is the difference between the analog input which produces data equal to 00 and the reference voltage on pin RB

           (VRB) at Tamb = 25 °C.

       b)  Voffset TOP is the difference between the reference voltage on pin RT (VRT) and the analog input which produces data outputs equal

           to code 1023 at Tamb = 25 °C.

[3]    To ensure the optimum linearity performance of such a converter architecture the lower and upper extremities of the converter reference

       resistor ladder are connected to pins RB and RT via offset resistors ROB and ROT as shown in Figure 3.

       a)  The current flowing into the resistor ladder is I     =     -R---O---V-B----R-+--T--R--–--L---V-+---R--R-B---O----T--  and the full-scale input range at the converter, to cover code 0

           to 1023 is V I    =  RL × IL  =   -R---O----B-----+----R-R---LL----+-----R----O----T-- × (V RT + V RB)  =  0.871 × (V RT – V RB)

       b)  Since   RL,  ROB  and  ROT  have  similar  behavior  with  respect  to  process                                       and  temperature  variation,  the  ratio  ------------------R---L-------------------
                                                                                                                                                                           ROB + RL + ROT

           will be kept reasonably constant from device to device. Consequently variation of the output codes at a given input voltage depends

           mainly on the difference VRT − VRB and its variation with temperature and supply voltage. When several ADCs are connected in

           parallel and fed with the same reference source, the matching between each of them is optimized.

[4]    The analog input settling time is the minimum time required for the input signal to be stabilized after a sharp full-scale input (square

       wave signal) in order to sample the signal and obtain correct output data.

[5]    Effective bits are obtained via a Fast Fourier Transform (FFT) treatment taking 8000 acquisition points per equivalent fundamental

       period. The calculation takes into account all harmonics and noise up to half the clock frequency (Nyquist frequency). Conversion to

       SIgnal-to-Noise And Distortion (SINAD) ratio: SINAD = ENOB × 6.02 + 1.76 dB.

[6]    Output data acquisition: the output data is available after the maximum delay time of td(o).

ADC1002S020_2                                                                                                                                                                  © NXP B.V. 2008. All rights reserved.

Product data sheet                                              Rev. 02 — 13 August 2008                                                                                                                               8 of 19
NXP Semiconductors                                                                         ADC1002S020

                                                                                   Single 10 bits ADC, up to 20 MHz

11. Additional information relating to Table 6

                                                     RT

                                                                          ROT

                                                                                   code 1023

                                                                          RL

                                                                          RL

                                                     RM                        IL

                                                                          RL

                                                                 Rlad

                                                                          RL

                                                                                   code 0

                                                                          ROB

                                                     RB

                                                                                       014aaa480

                    Fig 3.    Converter     reference resistor   ladder

                    Table 7.  Mode selection

                    OE        D9 to D0                                             IR

                    1         high impedance                                       high impedance

                    0         active; binary                                       active

                    Table 8.  Standby selection

                    STBY      D9 to D0                                             ICCA + ICCD

                    1         last logic state                                     1.2 mA (typical value)

                    0         active                                               15 mA (typical value)

                    Table 9.  Output     coding      and  input  voltage  (typical values; referenced to  VSSA)

                    Code                 Vi(a)(p-p)  (V)  IR              Binary outputs D9 to D0

                    Underflow             < 1.335          0               00 0000 0000

                    0                    1.335            1               00 0000 0000

                    1                    -                1               00 0000 0001

                    ↓                    -                ↓               ↓

                    1022                 -                1               11 1111 1110

                    1023                 3.165            1               11 1111 1111

                    Overflow              > 3.165          0               11 1111 1111

ADC1002S020_2                                                                                             © NXP B.V. 2008. All rights reserved.

Product data sheet                          Rev. 02 — 13 August 2008                                             9 of 19
NXP  Semiconductors                                                                              ADC1002S020

                                                                                         Single 10 bits ADC, up to 20 MHz

                                      sample N           sample    N     +  1      sample N + 2

                                                         tw(clk)L

                                               tw(clk)H

                            CLK                                                                        50%

                                      sample N           sample    N     +  1      sample N + 2

                            VI

                                                td(s)                              th(o)

                                                                                                       VDDO

                            DATA      DATA                         DATA            DATA          DATA  50%

                            D0 to D9  N−2                          N−1             N             N+1

                                                                                                       0V

                                                                            td(o)

                                                                                                       014aaa481

                    Fig 4.  Timing    diagram

ADC1002S020_2                                                                                          © NXP B.V. 2008. All rights reserved.

Product data sheet                    Rev. 02 —          13 August 2008                                           10 of 19
NXP Semiconductors                                                                                         ADC1002S020

                                                                                                     Single 10 bits ADC, up to 20 MHz

                                          VDDD

                                          OE                                                                           50 %

                                                                                                           tdHZ        tdZH

                                                                                           HIGH

                                                                                                     90 %

                                          output                                                                                 50 %

                                          data                                                             LOW

                                                               tdLZ              tdZL

                                                                          HIGH

                                          output

                                          data                                             50 %

                                                        LOW    10 %

                                                                                                           TEST           S1

                                                                                                     VDDO  tdLZ        VDDO

                                                                          3.3 kΩ                           tdZL        VDDO

                                                  ADC1002S020                                    S1

                                                                          20 pF                            tdHZ        VSSO

                                                        OE                                                 tdZH        VSSO

                                                                                                                          014aaa484

                                          frequency on pin OE= 100 kHz.

                                  Fig 5.  Timing diagram and test conditions           of  3-state output  delay time

        0.6                                                                                                                   014aaa491

A

(LSB)

        0.2

−0.2

−0.6                                                                                                             1023

               0                  200             400                600                   800             1000                       1200

                                                                                                                       f  (MHZ)

Fig 6.         Typical  Integral  Non-Linearity  (INL)  performance

ADC1002S020_2                                                                                                             © NXP B.V.  2008. All  rights reserved.

Product data sheet                                      Rev. 02 — 13 August      2008                                                            11 of 19
NXP Semiconductors                                                                       ADC1002S020

                                                                                         Single 10 bits ADC, up to 20 MHz

0.25                                                                                                     014aaa492

A

(LSB)

0.15

0.05

−0.05

−0.15

                                                                                                1023

−0.25

               0        200                          400             600            800  1000                   1200

                                                                                                      f  (MHZ)

Fig 7.         Typical  Differential  Non-Linearity (DNL) performance

                                                                     ts(LH)                 ts(HL)

                                          code 1023

                                          VI              50  %                                 50 %

                                          code 0

                                                              5  ns                      5  ns

                                          CLK                        50 %                   50 %

                                                                             2 ns                               2 ns

                                                                                                         014aaa479

                        Fig           8.  Analog input settling time diagram

ADC1002S020_2                                                                                            © NXP B.V. 2008. All rights reserved.

Product data sheet                                        Rev. 02 — 13 August 2008                                    12 of 19
NXP Semiconductors                                                                                            ADC1002S020

                                                                                                        Single 10 bits ADC, up to 20 MHz

        0                                                                                                                 014aaa493

A

(dB)

−40

−80

−120

               0    2.5                                    5.01                                         7.51              10

                                                                                                                 f (MHz)

               Effective bits: 9.59; THD = −76.60 dB.

               Harmonic levels (dB): 2nd = −81.85; 3rd  =  −87.56; 4th = −88.81; 5th = −88.96;  6th  =  −79.58.

Fig 9.         Typical fast Fourier transform (fclk     =  20 MHz; fi = 1 MHz)

ADC1002S020_2                                                                                                             © NXP B.V. 2008. All rights reserved.

Product data sheet                                         Rev. 02 — 13 August 2008                                                  13 of 19
NXP Semiconductors                                                                                    ADC1002S020

                                                                                               Single 10 bits ADC, up to 20 MHz

                                                      VDDO

                                                                                VDDA

                                                      D9 to D0

                                                      IR

                                                                                        VI

                                                      VSSO                      VSSA

                                               014aaa485                                                                 014aaa486

Fig  10.       D9 to  D0  and IR outputs                                   Fig  11. VI analog  input

                                                                                VDDA

               VDDO                                                             RT

                                                                                                                         Rlad

                                                                                                                         Rlad

               OE                                                               RM

          STDBY                                                                                                          Rlad

                                                                                                                         Rlad

                                                                                RB

               VSSO

                                                                                VSSA

                                               014aaa487                                                                 014aaa488

Fig  12.       OE and     STDBY inputs                                     Fig  13. RB, RM and RT     inputs

                                                      VDDD

                                                      CLK                                             1/2 VDDD

                                                      VSSD

                                                                                                              014aaa489

                          Fig 14.         CLK  input

ADC1002S020_2                                                                                                            © NXP B.V. 2008. All rights reserved.

Product data sheet                                        Rev.  02  —  13  August 2008                                              14 of 19
NXP Semiconductors                                                                                     ADC1002S020

                                                                                                Single 10 bits ADC, up to 20 MHz

12. Application information

               12.1  Application diagram

                                                   n.c.(2)      D8        D7  D6       D5       D4            D3  D2

                               D9               32          31        30      29       28       27        26      25  n.c.(2)

                                           1                                                                      24

                               IR          2                                                                      23  D1

                               VSSD1       3                                                                      22  D0

                               VDDD1       4                                                                          VSSO

                                                                                                                  21

                                                                              ADC1002S020

                               CLK         5                                                                      20  VDDO

                               STDBY       6                                                                      19  VSSD2

                               VDDA        7                                                                      18  VDDD2

                               n.c.(2)                                                                            17  n.c.(2)

                                           8    9           10        11      12       13       14        15      16

                                                   VSSA     RB(1)     RM(1)   n.c.(2)  n.c.(2)  VI(4)     RT(1)   OE

                                                                      (3)

                                           100 nF                   100 nF                             100 nF         014aaa490

                                                    VSSA        VSSA                                VSSA

                               The analog and digital supplies should be separated and decoupled.

                               The external voltage reference generator must be built in such a way that a good supply voltage

                               ripple rejection is achieved with respect to the LSB value. Eventually, the reference ladder voltages

                               can be derived from a well regulated VDDA supply through a resistor bridge and a decoupling

                               capacitor.

                          (1)  RB, RM and RT are decoupled to VSSA

                          (2)  Pins 8, 12, 13, 17, 24 and 32 should be connected to the closest ground pin in order to prevent

                               noise influence

                          (3)  When RM is not used, pin 11 can be left open circuit, avoiding the decoupling capacitor. In any

                               case, pin 11 must not be grounded.

                          (4)  When the analog input signal is AC coupled, an input bias or a clamping level must be applied to VI

                               input (pin 14).

                     Fig  15.  Application diagram

ADC1002S020_2                                                                                                         © NXP B.V. 2008. All rights reserved.

Product data sheet                              Rev. 02 — 13 August 2008                                                         15 of 19
NXP Semiconductors                                                                                                               ADC1002S020

                                                                                                                             Single 10 bits ADC, up to 20 MHz

13. Package outline

LQFP32: plastic low profile quad flat package; 32 leads; body 5 x 5                                            x  1.4 mm                                          SOT401-1

                                                                                                      c

                  y

                                                          X

                         24                                  17                                    A

                  25                                                  16         ZE

                                                                                     e

                                                                                                   E  HE          A  A2                                           (A 3)

                                                                                                                         A1

                                          pin   1  index                             w  M                                                                                θ

                                                                                 bp                                                                       Lp

                  32                                                  9

                                                                                                                                                       L

                             1                               8                                                                      detail X

                                                             ZD                         v  M     A

                                e                   wM

                                     b    p

                                             D                        B

                                          HD                                            v  M    B

                                                                 0                         2.5                 5  mm

                                                                                        scale

DIMENSIONS (mm are the original dimensions)

UNIT           A         A1     A2   A3         bp        c     D(1)      E (1)      e     HD         HE    L        Lp  v    w     y         Z D (1)  Z     (1)  θ

               max.                                                                                                                                       E

mm             1.6       0.15   1.5  0.25       0.27  0.18      5.1       5.1    0.5       7.15       7.15  1     0.75   0.2  0.12  0.1       0.95     0.95       7o

                         0.05   1.3             0.17  0.12      4.9       4.9              6.85       6.85        0.45                        0.55     0.55       0o

Note

1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

               OUTLINE                                                REFERENCES                                              EUROPEAN

      VERSION                                                                                                                 PROJECTION                     ISSUE DATE

                                     IEC                     JEDEC                      JEITA

               SOT401-1              136E01                  MS-026                                                                                           00-01-19

                                                                                                                                                              03-02-20

Fig 16. Package outline SOT401-1 (LQFP32)

ADC1002S020_2                                                                                                                                          © NXP B.V. 2008. All rights reserved.

Product data sheet                                                    Rev. 02 — 13 August 2008                                                                           16 of 19
NXP Semiconductors                                                                ADC1002S020

                                                                                  Single 10 bits ADC, up to 20 MHz

14. Revision history

Table 10.      Revision history

Document ID         Release date                 Data sheet status             Change notice          Supersedes

ADC1002S020_2       20080813                     Product data sheet            -                      ADC1002S020_1

Modifications:                    •  Corrections  made to cross references and  note 3 a) in Table 6.

ADC1002S020_1       20080612                     Product data sheet            -                      -

ADC1002S020_2                                                                                            © NXP B.V. 2008. All rights reserved.

Product data sheet                               Rev. 02 — 13 August 2008                                            17 of 19
NXP Semiconductors                                                                                                          ADC1002S020

                                                                                                                            Single 10 bits ADC, up to 20 MHz

15. Legal information

15.1          Data sheet status

Document status[1][2]           Product status[3]                         Definition

Objective [short] data sheet    Development                               This document contains data from the objective specification for product development.

Preliminary [short] data sheet  Qualification                              This document contains data from the preliminary specification.

Product [short] data sheet      Production                                This document contains the product specification.

[1]  Please consult the most recently issued document before initiating or completing a design.

[2]  The term ‘short data sheet’ is explained in section “Definitions”.

[3]  The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status

     information is available on the Internet at URL http://www.nxp.com.

15.2          Definitions                                                                         damage. NXP Semiconductors accepts no liability for inclusion and/or use of

                                                                                                 NXP Semiconductors products in such equipment or applications and

Draft — The document is a draft version only. The content is still under                         therefore such inclusion and/or use is at the customer’s own risk.

internal review and subject to formal approval, which may result in                              Applications — Applications that are described herein for any of these

modifications or additions. NXP Semiconductors does not give any                                  products are for illustrative purposes only. NXP Semiconductors makes no

representations or warranties as to the accuracy or completeness of                              representation or warranty that such applications will be suitable for the

information included herein and shall have no liability for the consequences of                  specified use without further testing or modification.

use of such information.                                                                         Limiting values — Stress above one or more limiting values (as defined in

Short data sheet — A short data sheet is an extract from a full data sheet                       the Absolute Maximum Ratings System of IEC 60134) may cause permanent

with the same product type number(s) and title. A short data sheet is intended                   damage to the device. Limiting values are stress ratings only and operation of

for quick reference only and should not be relied upon to contain detailed and                   the device at these or any other conditions above those given in the

full information. For detailed and full information see the relevant full data                   Characteristics sections of this document is not implied. Exposure to limiting

sheet, which is available on request via the local NXP Semiconductors sales                      values for extended periods may affect device reliability.

office. In case of any inconsistency or conflict with the short data sheet, the                    Terms and conditions of sale — NXP Semiconductors products are sold

full data sheet shall prevail.                                                                   subject to the general terms and conditions of commercial sale, as published

                                                                                                 at http://www.nxp.com/profile/terms, including those pertaining to warranty,

15.3          Disclaimers                                                                        intellectual property rights infringement and limitation of liability, unless

                                                                                                 explicitly otherwise agreed to in writing by NXP Semiconductors. In case of

                                                                                                 any inconsistency or conflict between information in this document and such

General — Information in this document is believed to be accurate and                            terms and conditions, the latter will prevail.

reliable. However, NXP Semiconductors does not give any representations or                       No offer to sell or license — Nothing in this document may be interpreted

warranties, expressed or implied, as to the accuracy or completeness of such                     or construed as an offer to sell products that is open for acceptance or the

information and shall have no liability for the consequences of use of such                      grant, conveyance or implication of any license under any copyrights, patents

information.                                                                                     or other industrial or intellectual property rights.

Right to make changes — NXP Semiconductors reserves the right to make                            Quick reference data — The Quick reference data is an extract of the

changes to information published in this document, including without                             product data given in the Limiting values and Characteristics sections of this

limitation specifications and product descriptions, at any time and without                       document, and as such is not complete, exhaustive or legally binding.

notice. This document supersedes and replaces all information supplied prior

to the publication hereof.

Suitability for use — NXP Semiconductors products are not designed,                              15.4  Trademarks

authorized or warranted to be suitable for use in medical, military, aircraft,

space or life support equipment, nor in applications where failure or                            Notice: All referenced brands, product names, service names and trademarks

malfunction of an NXP Semiconductors product can reasonably be expected                          are the property of their respective owners.

to result in personal injury, death or severe property or environmental

16. Contact information

For more information, please visit: http://www.nxp.com

For sales office addresses, please send an email to: salesaddresses@nxp.com

ADC1002S020_2                                                                                                                                          © NXP B.V. 2008. All rights reserved.

Product data sheet                                                        Rev. 02 — 13 August 2008                                                                              18 of 19
NXP Semiconductors                                                                                   ADC1002S020

                                                                                                     Single 10 bits ADC, up to 20 MHz

17.   Contents

1     General description . . . . . . . . . . . . . . . . . . . . . .         1

2     Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  1

3     Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . .    1

4     Quick reference data . . . . . . . . . . . . . . . . . . . . .          2

5     Ordering information . . . . . . . . . . . . . . . . . . . . .          2

6     Block diagram  ..........................                               3

7     Pinning information . . . . . . . . . . . . . . . . . . . . . .         4

7.1   Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   4

7.2   Pin description . . . . . . . . . . . . . . . . . . . . . . . . .       4

8     Limiting values. . . . . . . . . . . . . . . . . . . . . . . . . .      5

9     Thermal characteristics. . . . . . . . . . . . . . . . . . .            5

10    Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . .     6

11    Additional information relating to Table 6 . . . .                      9

12    Application information. . . . . . . . . . . . . . . . . .              15

12.1  Application diagram  ....................                               15

13    Package outline . . . . . . . . . . . . . . . . . . . . . . . .         16

14    Revision history . . . . . . . . . . . . . . . . . . . . . . . .        17

15    Legal information. . . . . . . . . . . . . . . . . . . . . . .          18

15.1  Data sheet status . . . . . . . . . . . . . . . . . . . . . .           18

15.2  Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . .      18

15.3  Disclaimers . . . . . . . . . . . . . . . . . . . . . . . . . . .       18

15.4  Trademarks . . . . . . . . . . . . . . . . . . . . . . . . . . .        18

16    Contact information. . . . . . . . . . . . . . . . . . . . .            18

17    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    19

                                                                                  Please be aware that important notices concerning this document and the product(s)

                                                                                  described herein, have been included in section ‘Legal information’.

                                                                                  © NXP B.V.  2008.                                                     All rights reserved.

                                                                                  For more information, please visit: http://www.nxp.com

                                                                                  For sales office addresses, please send an email to: salesaddresses@nxp.com

                                                                                                                                          Date of release: 13 August 2008

                                                                                                     Document identifier: ADC1002S020_2
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved