厂商名称:Micro Linear (Qorvo)


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ADC0809CCN功能数量 1
ADC0809CCN端子数量 28
ADC0809CCN最大工作温度 85 Cel
ADC0809CCN最小工作温度 -40 Cel
ADC0809CCN额定供电电压 5 V
ADC0809CCN最大转换时间 116 uS
ADC0809CCN最大线性误差 1.95 %
ADC0809CCN最大限制模拟输入电压 6.1 V
ADC0809CCN最小限制模拟输入电压 -0.1000 V
ADC0809CCN加工封装描述 塑料, DIP-28
ADC0809CCN包装形状 矩形的
ADC0809CCN包装尺寸 IN-线
ADC0809CCN端子间距 2.54 mm
ADC0809CCN端子涂层 锡 铅
ADC0809CCN包装材料 塑料/环氧树脂
ADC0809CCN采样率 0.0100 MHz
ADC0809CCN输出格式 并行, 8 位
ADC0809CCN转换器的类型 连续 近似
ADC0809CCN位数 8
ADC0809CCN输出位编码 二进制
ADC0809CCN模拟通道数 8
ADC0809CCN采样保持和跟踪保持 SAMPLE



                                                                                                           May 1997


                            P Compatible 8-Bit A/D Converter
                                     with 8-Channel Multiplexer

GENERAL DESCRIPTION                                        FEATURES

The ML2258 combines an 8-bit A/D converter, 8-channel      s Conversion time                      6.6s
analog multiplexer, and a microprocessor compatible 8-
bit parallel interface and control logic in a single       s Total unadjusted error               1/2LSB or 1LSB
monolithic device.
                                                           s No missing codes
Easy interface to microprocessors is provided by the
latched and decoded multiplexer address inputs and         s Sample and hold                      390ns acquisition
latched three-state outputs.
                                                           s Capable of digitizing a 5V, 50kHz sine wave
The device is suitable for a wide range of applications
from process and machine control to consumer,              s 8-input multiplexer
automotive, and telecommunication applications.
                                                           s 0V to 5V analog input range with single 5V
The ML2258 is an enhanced, pin-compatible, second             power supply
source for the industry standard ADC0808/ADC0809. The
ML2258 enhancements are faster conversion time, true       s Operates ratiometrically or with up to 5V
sample and hold function, superior power supply               voltage reference
rejection, wider reference range, and a double buffered
data bus as well as faster digital timing. All parameters  s No zero-or full-scale adjust required
are guaranteed over temperature with a power supply
voltage of 5V 10%.                                        s Analog input protection              25mA per input min

BLOCK DIAGRAM                                              s Low power dissipation                3mA max

                                                           s TTL and CMOS compatible digital inputs and outputs

                                                           s Standard 28-pin DIP or surface mount PCC

                                                           s Superior pin compatible replacement for ADC0808 and

                                                             * Some Packages Are End Of Life As Of August 1, 2000

                                                           START CLOCK

IN0                            A/D WITH                    CONTROL & TIMING                   END OF CONVERSION
IN1                         SAMPLE HOLD                                                       (INTERRUPT)
IN3                                                        S.A.R.

                 8-CHANNEL  COMPARATOR                                                THREE         DB0
               MULTIPLEXER                                                             STATE        DB1
IN4                                                                                  OUTPUT         DB2
IN5                                                                                   LATCH         DB3
IN6                                                                                  BUFFER         DB4
IN7                                                                                                 DB5

           ADDR0  ADDRESS                                  SWITCH TREE
           ADDR1    LATCH
           ADDR2     AND                                    CAPACITOR/
        ADDRESS   DECODER                                       ARRAY

                            VCC GND +VREF                                    VREF OUTPUT



                     ML2258                                                           ML2258
                28-Pin DIP (P28)                                                28-Pin PCC (Q28)

           IN3 1                             28  IN2                     IN6    IN5  IN4  IN3  IN2    IN1  IN0
                                             27  IN1
           IN4 2                             26  IN0                     4 3 2 1 28 27 26
                                             25  ADDR0
           IN5 3                             24  ADDR1       IN7     5                                     25   ADDR0
                                             23  ADDR2    START                                                 ADDR1
           IN6 4                             22  ALE                 6                                     24   ADDR2
                                             21  DB7        EOC                                                 ALE
           IN7 5                             20  DB6         DB3     7                                          DB7
                                             19  DB5                                                            DB6
   START 6                                   18  DB4          OE                                           23   DB5
                                             17  DB0         CLK
           EOC 7                             16  VREF       VCC     8                                     22
                                             15  DB2
           DB3 8                                                     9                                     21
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           OE   9                                                    10                                    20

           CLK 10

           VCC  11                                                   11                                    19

   +VREF 12                                                             12 13 14 15 16 17 18

   GND 13                                                                +VREF  GND  DB1  DB2  VREF  DB0  DB4

           DB1 14

                                                                                     TOP VIEW


PIN# NAME       FUNCTION                                  PIN# NAME      FUNCTION
  1 IN3                                                    13 GND
  2 IN4         Analog input 3.                                          Ground. 0V, all analog and digital
  3 IN5                                                    14 DB1        inputs or outputs are reference to this
  4 IN6         Analog input 4.                            15 DB2        point.
  5 IN7                                                    16 VREF
  6 START       Analog input 5.                            17 DB0        Data output 1.
  7 EOC                                                    18 DB4
                Analog input 6.                            19 DB5        Data output 2.
  8 DB3                                                    20 DB6
  9 OE          Analog input 7.                            21 DB7        Negative reference voltage.
                                                           22 ALE
10 CLK         Start of conversion. Active high digital                 Data output 0.
                input pulse initiates conversion.          23 ADDR0
11 VCC                                                                  Data output 4.
12 +VREF       End of conversion. This output goes        24 ADDR1
                low after a START pulse occurs, stays                    Data output 5.
                low for the entire A/D conversion, and     25 ADDR2
                goes high after conversion is                            Data output 6.
                completed. Data on DB0DB7 is valid        26 IN0
                on rising edge of EOC and stays valid      27 IN1        Data output 7.
                until next EOC rising edge.                28 IN2
                                                                         Address latch enable. Input to latch in
                Data output 3.                                           the digital address (ADDR20) on the
                                                                         rising edge of the multiplexer.
                Output enable input. When OE = 0,
                DB0DB7 are in high impedance                            Address input 0 to multiplexer. Digital
                state; OE = 1, DB0DB7 are active                        input for selecting analog input.
                                                                         Address input 1 to multiplexer. Digital
                Clock. Clock input provides timing for                   input for selecting analog input.
                A/D converter, S/H, and digital
                interface.                                               Address input 2 to multiplexer. Digital
                                                                         input for selecting analog input.
                Positive supply. 5V 10%.
                                                                         Analog input 0.
                Positive reference voltage.
                                                                         Analog input 1.

                                                                         Analog input 2.

ABSOLUTE MAXIMUM RATINGS                                                                                                    ML2258

(Note 1)                                                                                        Molded Chip Carrier Package
                                                                                                   Vapor Phase (60 sec.) ..................................... 215C
Supply Voltage, VCC .............................................................. 6.5V            Infrared (15 sec.) ............................................ 220C
                                                                                             OPERATING CONDITIONS
   Logic Inputs .................................. 0.3V to VCC +0.3V
   Analog Inputs ............................... 0.3V to VCC +0.3V                          Supply Voltage, VCC .................................... 4.5VDC to 6.3VDC
Input Current per Pin (Note 2) .............................. 25mA                          Temperature Range (Note 3) ................. TMIN - TA - TMAX
Storage Temperature .............................. 65C to +150C
Package Dissipation                                                                             ML2258BIP, ML2258BIQ, ML2258CIP,
   at TA = 25C (Board Mount) ............................. 875mW                               ML2258CIQ ........................................ 40C to +85C
Lead Temperature (Soldering 10 sec.)
   Dual-In-Line Package (Plastic) ............................ 260C


Unless otherwise specified, TA = TMIN to TMAX, VCC = +VREF = 5V 10%, VREF = GND and fCLK = 10.24MHz

                                                                                             ML2258B                       ML2258C

PARAMETER                  NOTES CONDITIONS                           TYP                                                  TYP
                                                       MIN (NOTE 4) MAX                                     MIN (NOTE 4) MAX UNITS

Converter and Multiplexer

Total Unadjusted Error     5, 7  VREF = VCC                                                           1/2                          1     LSB

+VREF Voltage Range        6                           VREF                                          VCC + 0.1 VREF             VCC + 0.1 V

VREF Voltage Range        6                           GND 0.1                                      +VREF GND 0.1               +VREF  V

Reference Input Resistance 5                                                             14  20       28    14             20       28     k

Analog Input Range         5, 8                        GND 0.1                                      VCC + 0.1 GND 0.1         VCC + 0.1 V

Power Supply Sensitivity   6 DC, VCC = 5V 10%                                              1/32    1/4                 1/32    1/4 LSB

                                 100mVp-p, 100kHz                                            1/16                         1/16           LSB
                                 sine on VCC, VIN = 0

IOFF, Off Channel Leakage 5, 9 On Channel = VCC                                          1                 1                             A

Current (Note 9)                 Off Channel = 0V

                                 On Channel = 0V                                                      1                             1      A
                                 Off Channel = VCC                                                                  1

ION, On Channel Leakage 5, 9 On Channel = 0V                                             1           1                                    A

Current (Note 9)                 Off Channel = VCC

                                 On Channel = VCC                                                                                   1      A
                                 Off Channel = 0V

Digital and DC

VIN(1), Logical "1" Input  5                           2.0                                                  2.0                            V


VIN(0), Logical "0" Input  5                                                                          0.8                           0.8    V


IIN(1), Logical "1" Input  5     VIN = VCC                                                            1                             1      A


IIN(0), Logical "0" Input  5     VIN = 0V                                                1                 1                             A


VOUT(1), Logical "1"       5     IOUT = 2mA           4.0                                                  4.0                            V
Output Voltage

VOUT(0), Logical "0"       5     IOUT = 2mA                                                           0.4                           0.4    V
Output Voltage

IOUT, Three-State Output   5     VOUT = 0V                                               1                 1                             A
                                 VOUT = VCC                                                                               1.5
Current                                                                                               1                             1      A

ICC, Supply Current        5                                                                 1.5      3                             3      mA



SYMBOL  PARAMETER                    NOTES            CONDITIONS                                                  TYP  MAX  UNITS
                                                                                                      MIN (NOTE 4)

AC and Dynamic Performance Characteristics (Note 10)

tACQ    Sample and Hold Acquisition                                                                        4                1/fCLK
fCLK    Clock Frequency
tC      Conversion Time              5                                                                100              10240 kHz
SNR     Signal to Noise Ratio
                                     5                                                                     67 67 + 250ns 1/fCLK

                                                      VIN = 51kHz, 5V sine.                                47               dB
                                                      fCLK = 10.24MHz
THD Total Harmonic Distortion                         (fSAMPLING > 150kHz). Noise is sum                   60              dB
                                                      of all nonfundamental components

                                                      up to 1/2 of fSAMPLING

                                                      VIN = 51kHz, 5V sine.
                                                      fCLK = 10.24MHz
                                                      (fSAMPLING > 150kHz). THD is sum
                                                      of 2, 3, 4, 5 harmonics relative to


IMD Intermodulation Distortion                        VIN = fA + fB. fA = 49kHz, 2.5V sine.                60              dB
                                                      fB = 47.8kHz, 2.5V sine,
FR      Frequency Response                            fCLK = 10.24MHz                                      0.1              dB
                                                      (fSAMPLING > 150kHz). IMD is (fA + fB),
                                                      (fA fB), (2fA + fB), (2fA fB), (fA + 2fB),
                                                      (fA 2fB) relative to fundamental

                                                      VIN = 0 to 50kHz. 5V sine relative
                                                      to 1kHz

tDC     Clock Duty Cycle             6, 11                                                            40               60   %

tEOC    End of Conversion Delay      5                                                                     8           8 + 250ns 1/fCLK

tWS     Start Pulse Width            5                                                                50                    ns

tSS     Start Pulse Setup Time       6, 12 Synchronous only                                           40                    ns

tWALE Address Latch Enable Pulse Width 5                                                              50                    ns

tS      Address Setup                5                                                                0                     ns

tH      Address Hold                 5                                                                50                    ns

tH1, H0 Output Enable for DB0DB7    6 Figure 1, CL = 50pF                                                             100  ns

                                     6 Figure 1, CL = 10pF                                                             50   ns

t1H, 0H Output Disable for DB0DB7   6 Figure 1, CL = 50pF                                                             200  ns

                                     6 Figure 1, CL = 10pF                                                             100  ns

CIN     Capacitance of Logic Input                                                                         5                pF

COUT Capacitance of Logic Outputs                                                                          10               pF

Note 1: Absolute maximum ratings are limits beyond which the life of the integrated circuit may be impaired. All voltages unless otherwise specified are measured with
            respect to ground.

Note 2: When the input voltage (VIN) at any pin exceeds the power supply rails (VIN < V or VIN > V+) the absolute value of current at that pin should be limited to 25mA or less.
Note 3: 40C to +85C operating temperature range devices are 100% tested with temperature limits guaranteed by 100% testing, sampling, or by correlation with worst-

            case test conditions.
Note 4: Typicals are parametric norm at 25C.
Note 5: Parameter guaranteed and 100% production tested.
Note 6: Parameter guaranteed. Parameters not 100% tested are not in outgoing quality level calculation.
Note 7: Total unadjusted error includes offset, full scale, linearity, multiplexer and sample and hold errors.
Note 8: For VREF VIN (+) the digital output code will be 0000 0000. Two on-chip diodes are tied to each analog input which will forward conduct for analog input voltages

            one diode drop below ground or one diode drop greater than the VCC supply. Be careful, during testing at low VCC levels (4.5V), as high level analog inputs (5V) can
            cause this input diode to conduct -- especially at elevated temperatures, and cause errors for analog inputs near full scale. The spec allow 100mV forward bias of either
            diode. This means that as long as the analog VIN or VREF does not exceed the supply voltage by more than 100mV, the output code will be correct. To achieve an
            absolute 0VDC to 5VDC input voltage range will therefore require a minimum supply voltage of 4.900VDC over temperature variations, initial tolerance and loading.
Note 9: Leakage current is measured with the clock not switching.
Note 10: CL = 50pF, timing measured at 50% point.
Note 11: A 40% to 60% clock duty cycle range insures proper operation at all clock frequencies. In the case that an available clock has a duty cycle outside of these limits,
            the minimum time the clock is high or the minimum time the clock is low must be at least 40ns. The maximum time the clock can be high or low is 60s.
Note 12: The conversion start setup time requirement only needs to be satisfied if a conversion must be synchronized to a given clock rising edge. If the setup time is not met,
            start conversion will have an uncertainty of one clock pulse.


              t1H,tH1                                                           t1H,CL = 10pF                                  tH1,CL = 50pF

                                                                                          tf                                         tr
    DATA                                                   OUTPUT          VCC                90%
OUTPUT                                                      ENABLE        GND                                                           50%
                                                                          VOH        50%                                              10%
                                                           OUTPUT         GND        10%
          CL  10K                                                                             t1H                                                  50%
                                                                                                                               tH0,CL = 50pF
             t0H,tH0                                                            t0H,CL = 10pF
                         VCC                                                              tf                                 90%

                    10K                                    OUTPUT          VCC                90%                                       50%
    DATA                                                    ENABLE        GND                                                         10%
OUTPUT                                                                               50%
                                                           OUTPUT          VCC       10%                                                 tH0
                     CL                                                    VOL                                                                     50%


                                                     Figure 1. High Impedance Test Circuits and Waveforms


                                                      1.0                                                         VCC = 5V
                                                     0.75                                                         VREF = 5V

                              LINEARITY ERROR (LSB)  0.5

                                                                                     125 C

                                                     0.25  55 C
                                                                    25 C


                                                     0.01                       0.1                          1.0             10

                                                                                CLOCK FREQUENCY (MHz)

                                                           Figure 2. Linearity Error vs fCLK



                           1                                        VCC = 5V
                       0.75                                         fCLK = 10.4MHz

LINEARITY ERROR (LSB)   0.5                125 C
                                 55 C                              25 C


                              0         1         2              3        4                       5

                                                     VREF (VDC)

                                 Figure 3. Linearity Error vs VREF Voltage


                       1.5                                          VCC = 5V
                                                                    VREF = 5V
OFFSET ERROR (LSB)                                                  VIN = 0V
                                                                    VOS = 3MV
                                                                    fCLK = 10.4MHz
                                                                    TA = 25 C




                              0         1         2              3        4                       5

                                                     VREF (VDC)

                                               Figure 4. Unadjusted Offset Error vs VREF Voltage

1.0 FUNCTIONAL DESCRIPTION                                                                      ML2258

1.1 MULTIPLEXER ADDRESSING                                       The capacitor/resistor array offers fast conversion, superior
                                                                 linearity and accuracy since matching is only required
The ML2258 contains an 8-channel single ended analog             between 24 = 16 elements (as opposed to 28 = 256
multiplexer. A particular input channel is selected by using     elements in conventional designs). And since the levels are
the address decoder. The relationship between the address        based on the ratio of capacitors to capacitors and resistors to
inputs, ADDR0ADDR2, and the analog input selected is            resistors, the accuracy and long term stability of the
shown in Table 1. The address inputs are latched into the        converter is improved. This also guarantees monotonicity
decoder on the rising edge of the address latch signal ALE.      and no missing codes, as well as eliminating any linearity
                                                                 temperature or power supply dependence.
       SELECTED                               ADDRESS INPUT
ANALOG CHANNEL                       ADDR2 ADDR1 ADDR0           The successive approximation register is a digital block used
                                                                 to store the bit decisions from the conversion.
           IN0                       0          0        0
           IN1                                                   The comparator design is unique in that it is fully differential
           IN2                       0          0        1       and auto-zeroed. The fully differential architecture provides
           IN3                                                   excellent noise immunity, excellent power supply rejection,
           IN4                       0          1        0       and wide common mode range. The comparator is auto
           IN5                                                   zeroed at the start of each conversion in order to remove
           IN6                       0          1        1       any DC offset and full scale gain error, thus improving
           IN7                                                   accuracy and linearity.
                                     1          0        0
                                                                 Another advantage of the capacitor array approach used in
                                     1          0        1       the ML2258 over conventional designs is the inherent
                                                                 sample and hold function. This true S/H allows an accurate
                                     1          1        0       conversion to be done on the input even if the analog signal
                                                                 is not stable. Linearity and accuracy are maintained for
                                     1          1        1       analog signals up to 1/2 the sampling frequency. As a result,
                                                                 input signals up to 75kHz can be converted without
Table 1. Multiplexer Address Decoding                            degradation in linearity or accuracy.

1.2 A/D CONVERTER                                                The sequence of events during a conversion is shown in
                                                                 figure 5. The rising edge of a START pulse resets the internal
The A/D converter uses successive approximation to               registers and the falling edge initiates a conversion on the
perform the conversion. The converter is composed of the         next rising edge of CLK. Four CLK pulses later, sampling of
successive approximation register, the DAC and the               the analog input begins. The input is then sampled for the
comparator.                                                      next four CLK periods until EOC goes low. EOC goes low on
                                                                 the rising edge of the 8th CLK pulse indicating that the
The DAC generates the precise levels that determine the          conversion is now beginning. The actual conversion now
linearity and accuracy of the conversion. The DAC is             takes place for the next 56 CLK pulses, one bit for each 7
composed of a capacitor upper array and a resistor lower         CLK pulses. After the conversion is done, the data is updated
array. The capacitor upper array generates the 4 MSB             on DB0DB7 and EOC goes high on the rising edge of the
decision levels while the series resistor lower array generates  67th CLK pulse, indicating that the conversion has been
the 4 LSB decision levels. A switch decoder tree is used to      completed and data is valid on DB0DB7. The data will stay
decode the proper level from both arrays.


                CLK                  1       2     3  4      5   6  7             8  66  67  68    69  70
ADDR0ADDR2               tWS

                EOC       tWALE

                      tS         tH                             tEOC
DB0DB7                                                                                      DATA
                                                   PREVIOUS DATA                                                       tEN

                                                        Figure 5. Timing Diagram             tDIS  tH


ML2258                                                           source. If more charging or settling time is needed to
                                                                 reduce these analog input errors, a longer CLK period can
valid on DB0DB7 until the next conversion updates the           be used.
data word on the next rising edge of EOC.
                                                                 The ML2258 has improved latchup immunity. Each analog
A conversion can be interrupted and restarted at any time by     input has dual diodes to the supply rails, and a minimum
a new START pulse.                                               of 25mA (100mA typically) can be injected into each
                                                                 analog input without causing latchup.
                                                                 1.4 REFERENCE
The ML2258 has a true sample and hold circuit which
samples both the selected input and ground                       The voltage applied to the +VREF and VREF inputs defines
simultaneously. This simultaneous sampling with a true           the voltage span of the analog input (the difference
S/H will give common mode rejection and AC linearity             between VINMAX and VINMIN) over which the 256 possible
performance that is superior to devices where the two            output codes apply. The devices can be used in either
input terminals are not sampled at the same instant and          ratiometric applications or in systems requiring absolute
where true sample and hold capability does not exist.            accuracy. The reference pins must be connected to a
Thus, the ML2258 can reject AC common mode signals               voltage source capable of driving the reference input
from DC50kHz as well as maintain linearity for signals          resistance, typically 20k.
from DC50kHz.
                                                                 In a ratiometric system, the analog input voltage is
The plot below (figure 6) shows a 2048 point FFT of the          proportional to the voltage used for the A/D reference.
ML2258 converting a 50kHz, 0 to 5V, low distortion sine          This voltage is typically the system power supply, so the
wave input. The ML2258 samples and digitizes, at its             +VREF pin can be tied to VCC and VREF tied to GND. This
specified accuracy, dynamic input signals with frequency         technique relaxes the stability requirements of the system
components up to the Nyquist frequency (one-half the             reference as the analog input and A/D reference move
sampling rate). The output spectra yields precise                together maintaining the same output code for a given
measurements of input signal level, harmonic components,         input condition.
and signal to noise ratio up to the 8-bit level. The near-ideal
signal to noise ratio is maintained independent of increasing    For absolute accuracy, where the analog input varies
analog input frequencies to 50kHz.                               between specific voltage limits, the reference pins can be
                                                                 biased with a time and temperature stable voltage source.
The signal at the analog input is sampled during the
interval when the sampling switch is open prior to               In contrast to the ADC0808 and ADC0809, the ML2258
conversion start. The sampling window (S/H acquisition           VREF and +VREF reference values do not have to be
time) is 4 CLK periods long and occurs 4 CLK periods after       symmetric around one half of the supply. +VREF and
START goes low. When the sampling switch closes at the           VREF can be at any voltage between VCC and GND. In
start of the S/H acquisition time, 8pF of capacitance is         addition, the difference between +VREF and VREF can be
thrown onto the analog input. 4 CLK periods later, the           set to small values for conversions over smaller voltage
sampling switch opens, the signal present at analog input        ranges. Particular care must be taken with regard to noise
is stored and conversion starts. Since any error on the          pickup, circuit layout and system error voltage sources
analog input at the end of the S/H acquisition time will         when operating with a reduced span due to the increased
cause additional conversion error, care should be taken to       sensitivity of the converter.
insure adequate settling and charging time from the

MAGNITUDE (dB)       0

                                                                 37.5                    75

                        FREQUENCY (kHz)

                                                              Figure 6. Output Spectrum

1.5 POWER SUPPLY AND REFERENCE DECOUPLING                                                   ML2258

A 10F electrolytic capacitor is recommended to bypass       Intermodulation Distortion
VCC to GND, using as short a lead length as possible. In
addition, with clock frequencies above 1MHz, a 0.1F         With inputs consisting of sine waves at two frequencies,
ceramic disc capacitor should be used to bypass VCC to       fA and fB, any active device with nonlinearities will create
GND.                                                         distortion products, of order (m+n), at sum and difference
                                                             frequencies of mfA + nfB, where m, n = 0, 1, 2, 3,... .
If REF+ and REF inputs are driven by long lines, they       Intermodulation terms are those for which m or n is not
should be bypassed by 0.1F Ceramic disc capacitors at       equal to zero. The ML2258 (IMD) intermodulation
the reference pins (pins 12, 16).                            distortion specification includes the second order terms
                                                             (fA + fB) and (fA fB) and the third order terms (2fA + fB),
1.6 DYNAMIC PERFORMANCE                                      (2fA fB), (fA + 2fB) and (fA 2fB) only.
Signal-to-Noise Ratio
                                                             1.7 DIGITAL INTERFACE
Signal-to-noise ratio (SNR) is the measured signal to noise
at the output of the converter. The signal is the rms        The analog inputs are selected by the digital addresses,
magnitude of the fundamental. Noise is the rms sum of all    ADDR0ADDR2, and latched on the rising edge of ALE.
the nonfundamental signals up to half the sampling           This is described in the Multiplexer Addressing section.
frequency. SNR is dependent on the number of
quantization levels used in the digitization process; the    A conversion is initiated by the rising edge of a START
more levels, the smaller the quantization noise. The         pulse. As long as this pulse is high, the internal logic is
theoretical SNR for a sine wave is given by                  reset.

                      SNR = (6.02N + 1.76)dB                 The sampling interval starts with the 4th CLK rising edge
                                                             after a START falling edge and ends on the 8th rising edge
where N is the number of bits. Thus for ideal 8-bit          of CLK, 4 CLK periods later. On the rising edge of the 8th
converter, SNR = 49.92dB.                                    CLK pulse, the conversion starts and EOC goes low.

Harmonic Distortion                                          Each bit conversion in the successive approximation
                                                             process takes 7 CLK periods. On the rising edge of the
Harmonic distortion is the ratio of the rms sum of           64th CLK pulse, the digital output of the conversion is
harmonics to the fundamental. Total harmonic distortion      updated on the outputs DB0DB7. On the rising edge of
(THD) of the ML2258 is defined as                            the 65th CLK pulse, EOC goes high indicating the
                                                             conversion is done and data on DB0DB7 is valid.
                   V22     V32     V42     V52 1/  2
                                                             One feature of the ML2258 over conventional devices is
                        +       +       +                    that the data is double-buffered. This means that the
                                                             outputs DB0DB7 will stay valid until updated at the end
THD  =  20  log                 V1                           of the next conversion and will not become invalid when
                                                             the next conversion starts. This facilitates interfacing with
where V1 is the rms amplitude of the fundamental and V2,     external logic of P.
V3, V4, V5 are the rms amplitudes of the individual
harmonics.                                                   The signal OE drives the data bus, DB0DB7, into a high
                                                             impedance state when held low. This allows the ML2258
                                                             to be tied directly to a P system bus without any latches
                                                             or buffers.




      15VDC                    VCC                                            20k
            600  ANALOG                                        XDR  VXDR          IN        VCC
     15VDC               VCC                                           1k                        +
                                                                      ZERO                         10F
                               +                                              0.15VCC VREF
                                10F                                     ADJ

                  ML2258                                                      3k   ML2258                            4k

                  GND                                                                        +VREF 0.85VCC  +        ADJ


    Figure 7. Protecting the Input from Overvoltage                Figure 8. Operating with Ratiometric Transducers
                                                                             15% of VCC - VXDR - 85% of VCC


                                                        EOC     START

                                                        1/2 74HC221

                                                        A       Q



                                                     R       C

                          Figure 9. Continuous Conversion Mode


PHYSICAL DIMENSIONS inches (millimeters)

                                                                     Package: P28N
                                                                  28-Pin Narrow PDIP

                                                        1.355 - 1.365
                                                        (34.42 - 34.67)

                            28                                                                      0.280 - 0.296 0.299 - 0.325
                             PIN 1 ID                                                               (7.11 - 7.52) (7.60 - 8.26)
                                                            0.045 - 0.055               0.100 BSC
0.180 MAX                                                   (1.14 - 1.40)               (2.54 BSC)
(4.57 MAX)
                                                                                                    0.020 MIN
              0.125 - 0.135                                                                         (0.51 MIN)
               (3.18 - 3.43)
                                                            0.015 - 0.021                     SEATING PLANE                  0 - 15                  0.008 - 0.012
                                                            (0.38 - 0.53)                                                                              (0.20 - 0.31)

                                                            Package: Q28
                                                            28-Pin PLCC

                                       0.485 - 0.495                                                0.042 - 0.056
                                       (12.32 - 12.57)                                              (1.07 - 1.42)
                                       0.450 - 0.456
                                       (11.43 - 11.58)                                                             0.025 - 0.045
                                                                                                                   (0.63 - 1.14)
                                               1                                                                     (RADIUS)

0.042 - 0.048                          PIN 1 ID
(1.07 - 1.22) 8
                                                        22  0.450 - 0.456    0.485 - 0.495                   0.300 BSC                 0.390 - 0.430
                                                            (11.43 - 11.58)  (12.32 - 12.57)                 (7.62 BSC)                (9.90 - 10.92)

                                                   15                                         0.009 - 0.011
                                                                                              (0.23 - 0.28)
                                       0.050 BSC
                                       (1.27 BSC)                                                            0.099 - 0.110
                                                                                                              (2.51 - 2.79)
                                             0.026 - 0.032 0.165 - 0.180 0.148 - 0.156
                                             (0.66 - 0.81) (4.06 - 4.57) (3.76 - 3.96)

0.013 - 0.021
(0.33 - 0.53) SEATING PLANE



PART NUMBER            ALTERNATE           TOTAL                                                              TEMPERATURE       PACKAGE
                     PART NUMBER  UNADJUSTED ERROR                                                                 RANGE
  ML2258BIP (EOL)                                                                                                          Molded DIP (P28N)
  ML2258BIQ          ADC0808CCN            1/2 LSB                                                         40C to 85C  Molded PCC (Q28)
                     ADC0808CCV                                                                             40C to 85C
  ML2258CIP (EOL)                           1LSB                                                                          Molded DIP (P28N)
  ML2258CIQ          ADC0809CCN                                                                             40C to 85C  Molded PCC (Q28)
                     ADC0809CCV                                                                             40C to 85C

Micro Linear 1997  is a registered trademark of Micro Linear Corporation

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5,546,017; 5,559,470; 5,565,761; 5,592,128; 5,594,376; Japan: 2598946; 2619299. Other patents are pending.

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