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AD9914

器件型号:AD9914
器件类别:消费器件   
厂商名称:ADI [Analog Devices Inc]
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器件描述

TONE/MUSIC SYNTHESIZER

音频/音乐合成器

参数

AD9914状态 ACTIVE
AD9914端子涂层 NOT SPECIFIED
AD9914消费IC类型 TONE/MUSIC SYNTHESIZER

AD9914器件文档内容

Data Sheet                                                                         3.5 GSPS Direct Digital Synthesizer
                                                                                                        with 12-Bit DAC
FEATURES
                                                                                                                AD9914
3.5 GSPS internal clock speed
Integrated 12-bit DAC                                                                            1.8 V/3.3 V power supplies
Frequency tuning resolution to 190 pHz                                                           Software and hardware controlled power-down
16-bit phase tuning resolution                                                                   88-lead LFCSP package
12-bit amplitude scaling                                                                         PLL REF CLK multiplier
Programmable modulus                                                                             Phase modulation capability
Automatic linear and nonlinear frequency sweeping                                                Amplitude modulation capability

   capability                                                                                 APPLICATIONS
32-bit parallel datapath interface
8 frequency/phase offset profiles                                                                Agile LO frequency synthesis
Phase noise: -128 dBc/Hz (1 kHz offset at 1396 MHz)                                              Programmable clock generator
Wideband SFDR < -50 dBc                                                                          FM chirp source for radar and scanning systems
Serial or parallel I/O control                                                                   Test and measurement equipment
                                                                                                 Acousto-optic device drivers
                                                                                                 Polar modulator
                                                                                                 Fast frequency hopping

                    FUNCTIONAL BLOCK DIAGRAM

        AD9914                                                                     HIGH SPEED PARALLEL
                                                                                          MODULATION
                                                                                                PORT

        LINEAR                                                                     3.5GSPS DDS CORE        12-BIT DAC
        SWEEP
        BLOCK

          REF CLK                                                                  TIMING AND CONTROL
        MULTIPLIER
                                                                                   SERIAL OR PARALLEL
                                                                                           DATA PORT                          10836-001

                                                                                        Figure 1.

Rev. C          Document Feedback

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AD9914                                                                                                                                    Data Sheet

TABLE OF CONTENTS                                                                                            DDS Core .................................................................................... 19
                                                                                                             12-Bit DAC Output .................................................................... 20
Features .............................................................................................. 1    DAC Calibration Output ........................................................... 20
Applications....................................................................................... 1        Reconstruction Filter ................................................................. 20
Functional Block Diagram .............................................................. 1                    Clock Input (REF_CLK/REF_CLK) ........................................ 21
Revision History ............................................................................... 2           PLL Lock Indication .................................................................. 22
General Description ......................................................................... 3              Output Shift Keying (OSK)....................................................... 22
Specifications..................................................................................... 4        Digital Ramp Generator (DRG) ............................................... 23
                                                                                                             Power-Down Control ................................................................ 27
  DC Specifications ......................................................................... 4            Programming and Function Pins ................................................. 28
  AC Specifications.......................................................................... 5            Serial Programming ....................................................................... 31
Absolute Maximum Ratings............................................................ 8                       Control Interface--Serial I/O ................................................... 31
  Thermal Performance .................................................................. 8                   General Serial I/O Operation ................................................... 31
  ESD Caution.................................................................................. 8            Instruction Byte .......................................................................... 31
Pin Configuration and Function Descriptions............................. 9                                   Serial I/O Port Pin Descriptions .............................................. 31
Typical Performance Characteristics ........................................... 12                           Serial I/O Timing Diagrams ..................................................... 32
Equivalent Circuits ......................................................................... 16             MSB/LSB Transfers .................................................................... 32
Theory of Operation ...................................................................... 17              Parallel Programming (8-/16-Bit) ................................................ 33
  Single Tone Mode ....................................................................... 17              Register Map and Bit Descriptions .............................................. 34
  Profile Modulation Mode.......................................................... 17                       Register Bit Descriptions ........................................................... 39
  Digital Ramp Modulation Mode .............................................. 17                           Outline Dimensions ....................................................................... 45
  Parallel Data Port Modulation Mode....................................... 17                               Ordering Guide .......................................................................... 45
  Programmable Modulus Mode................................................. 17
  Mode Priority.............................................................................. 18           8/12--Rev. 0 to Rev. A
Functional Block Detail ................................................................. 19               Changes to Features Section ............................................................1
                                                                                                           Changed Differential Input Voltage Unit from mV p-p to V p-p .... 4
REVISION HISTORY                                                                                           Changes to Table 14 ....................................................................... 34
                                                                                                           Changes to Table 16 ....................................................................... 40
11/13--Rev. B to Rev. C                                                                                    Changes to Table 28 ....................................................................... 44
Changes to Table 2.............................................................................5           Updated Outline Dimensions ....................................................... 45
Change to Programming and Function Pins Section .................30                                        7/12--Revision 0: Initial Version

7/13--Rev. A to Rev. B
Change to CMOS Logic Outputs Parameter, Table 1 ...................4
Changes to Table 2.............................................................................7
Changes to DDS Core Section .......................................................19
Changes to Phase-Locked Loop (PLL) Multiplier Section ........21
Changed PLL Charge Pump Section to PLL Charge Pump/
Total Feedback Divider Section; Changes to Table 8, PLL
Loop Filter Components Section, and Figure 34 ........................22
Change to Table 14 ..........................................................................34
Changes to Bits [15:8], Table 17.....................................................42

Rev. C | Page 2 of 48
Data Sheet                                                                                                AD9914

GENERAL DESCRIPTION                                                    AD9914 via a serial or parallel I/O port. The AD9914 also
                                                                       supports a user defined linear sweep mode of operation for
The AD9914 is a direct digital synthesizer (DDS) featuring a           generating linear swept waveforms of frequency, phase, or
12-bit DAC. The AD9914 uses advanced DDS technology,                   amplitude. A high speed, 32-bit parallel data input port is
coupled with an internal high speed, high performance DAC              included, enabling high data rates for polar modulation
to form a digitally programmable, complete high frequency              schemes and fast reprogramming of the phase, frequency,
synthesizer capable of generating a frequency-agile analog             and amplitude tuning words.
output sinusoidal waveform at up to 1.4 GHz. The AD9914
enables fast frequency hopping and fine tuning resolution              The AD9914 is specified to operate over the extended industrial
(64-bit capable using programmable modulus mode). The                  temperature range (see the Absolute Maximum Ratings section).
AD9914 also offers fast phase and amplitude hopping capability.
The frequency tuning and control words are loaded into the

                                                                 AD9914

      OSK                       OUTPUT                              DDS
                                  SHIFT
  DRCTL 2                       KEYING               AMPLITUDE (A)                                        DAC_RSET
DRHOLD                                                                                                    AOUT
                                 DIGITAL                            A       Acos (t + )                   AOUT
DROVER                            RAMP
                                                     PHASE ()                                      DAC    REF_CLK
                             GENERATOR                                                            12-BIT  REF_CLK
                                          DATA                     

                                          ROUTE FREQUENCY ()                Asin (t + )
                                          AND                       

                                          PARTITION

                                          CONTROL

                          3  INTERNAL                               CLOCK

       PS[2:0]               PROGRAMMING
I/O_UPDATE
                             REGISTERS                                            SYSCLK

                     32                              INTERNAL CLOCK TIMING                   PLL
D0 TO D31                                                   AND CONTROL

                       4                                          POWER-          MULTICHIP
   F0 TO F3                                                         DOWN    SYNCHRONIZATION
                                                                 CONTROL
SYNC_CLK

                                                                    EXT_PWR_DWN
                                                                                            SYNC_OUT
                                                                                                  SYNC_IN

                                                                                                                       LOOP_FILTER
                                                                                                                                            MASTER_RESET

                                                                                                                                                                                                                                     10836-002

                                                Figure 2. Detailed Block Diagram

                                                     Rev. C | Page 3 of 48
AD9914                                                                    Data Sheet

SPECIFICATIONS

DC SPECIFICATIONS

AVDD (1.8V) and DVDD (1.8V) = 1.8 V 5%, AVDD (3.3V) and DVDD_I/O (3.3V) = 3.3 V 5%, TA = 25C, RSET = 3.3 k,
IOUT = 20 mA, external reference clock frequency = 3.5 GHz with reference clock (REF CLK) multiplier bypassed, unless otherwise noted.

Table 1.                         Min Typ Max       Unit                   Test Conditions/Comments
Parameter
SUPPLY VOLTAGE                   3.135 3.30 3.465  V                      Pin 16, Pin 83
                                                                          Pin 6, Pin 23, Pin 73
   DVDD_I/O                      1.71 1.80 1.89    V                      Pin 34, Pin 36, Pin 39, Pin 40, Pin 43, Pin 47, Pin 50, Pin 52,
   DVDD                                                                   Pin 53, Pin 60
   AVDD (3.3V)                   3.135 3.30 3.465  V                      Pin 32, Pin 56, Pin 57
                                                                          See also the total power dissipation specifications
   AVDD (1.8V)                   1.71 1.80 1.89    V                      Pin 16, Pin 83
SUPPLY CURRENT                                                            Pin 6, Pin 23, Pin 73
                                           20      mA                     Pin 34, Pin 36, Pin 39, Pin 40, Pin 43, Pin 47, Pin 50, Pin 52,
   IDVDD_I/O                                                              Pin 53, Pin 60
   IDVDD                                   433     mA                     Pin 32, Pin 56, Pin 57
   IAVDD(3.3V)
                                           640     mA                     3.5 GHz, single-tone mode, modules disabled, linear
                                                                          sweep disabled, amplitude scaler disabled
   IAVDD(1.8V)                             178     mA                     2.5 GHz, single-tone mode, modules disabled, linear
TOTAL POWER DISSIPATION                                                   sweep disabled, amplitude scaler disabled
                                      2392 3091    mW
   Base DDS Power, PLL Disabled                                           Manual or automatic

Base DDS Power, PLL Enabled           2237 2627    mW                     Using either the power-down and enable register or the
                                                                          EXT_PWR_DWN pin
Linear Sweep Additional Power         28           mW
Modulus Additional Power                                                  At VIN = 0 V and VIN = DVDD_I/O
Amplitude Scaler Additional           20           mW
                                                                          IOH = 1 mA
   Power                              138          mW                     IOL = 1 mA
Full Power-Down Mode                                                      REF CLK inputs should always be ac-coupled (both single-
                                      400 616      mW                     ended and differential)

CMOS LOGIC INPUTS                                                         Single-ended, each pin
                                                                          Differential
Input High Voltage (VIH)         2.0       DVDD_I/O V
                                                                          Single-ended, each pin
Input Low Voltage (VIL)                    0.8     V                      Differential

Input Current (IINH, IINL)            60 200     A

Maximum Input Capacitance (CIN)       3            pF

CMOS LOGIC OUTPUTS

Output High Voltage (VOH)        2.7       DVDD_I/O V

Output Low Voltage (VOL)                   0.4     V

REF CLK INPUT CHARACTERISTICS

REF CLK Multiplier Bypassed           1            pF
  Input Capacitance                   1.4          k
  Input Resistance                    2            V
  Internally Generated DC Bias
     Voltage                          0.8 1.5      V p-p
   Differential Input Voltage
                                      1            pF
REF CLK Multiplier Enabled            1.4          k
  Input Capacitance                   2            V
  Input Resistance
  Internally Generated DC Bias        0.8 1.5      V p-p
     Voltage
  Differential Input Voltage

                                                   Rev. C | Page 4 of 48
Data Sheet                                                                                                  AD9914

AC SPECIFICATIONS

AVDD (1.8V) and DVDD (1.8V) = 1.8 V 5%, AVDD3 (3.3V) and DVDD_I/O (3.3V) = 3.3 V 5%, TA = 25C, RSET = 3.3 k, IOUT =
20 mA, external reference clock frequency = 3.5 GHz with reference clock (REF CLK) multiplier bypassed, unless otherwise noted.

Table 2.                                 Min     Typ Max         Unit             Test Conditions/Comments
Parameter                                500                                      Input frequency range
REF CLK INPUT                            45                3500  MHz
                                         632               55    %                Maximum fOUT is 0.4 fSYSCLK
   REF CLK Multiplier Bypassed           2400                    mV p-p
      Input Frequency Range                                2500                   Equivalent to 316 mV swing on each leg
      Duty Cycle                         45      60              MHz
      Minimum Differential Input Level                           MHz/V
                                         33                125   MHz
   System Clock (SYSCLK) PLL Enabled
      VCO Frequency Range                0             146       MHz
      VCO Gain (KV)
      Maximum PFD Rate                           50 55           %

CLOCK DRIVERS                                    650             ps
   SYNC_CLK Output Driver
      Frequency Range                                  9.1       MHz              10 pF load
      Duty Cycle
      Rise Time/Fall Time (20% to 80%)                 66        %                CFR2 register, Bit 9 = 1
   SYNC_OUT Output Driver                                                         10 pF load
      Frequency Range                            1350            ps               10 pF load
      Duty Cycle
      Rise Time (20% to 80%)                     1670            ps
      Fall Time (20% to 80%)
                                                       1750      MHz
DAC OUTPUT CHARACTERISTICS
   Output Frequency Range (1st Nyquist           50                               Single-ended (each pin internally terminated to
      Zone)                                                                       AVDD (3.3V))
   Output Resistance
                                                                                  Range depends on DAC RSET resistor
Output Capacitance                               1               pF
Full-Scale Output Current                                                         See the Typical Performance Characteristics
Gain Error                                             20.48     mA               section
Output Offset                                                                     0 MHz to 1750 MHz
Voltage Compliance Range                 -10           +10       % FS             0 MHz to 1750 MHz
                                                                                  0 MHz to 1750 MHz
Wideband SFDR                            AVDD -        0.6       A                0 MHz to 1750 MHz
                                         0.50                                     See the Typical Performance Characteristics
                                                       AVDD + V                   section
                                                       0.50                       500 kHz
                                                                                  500 kHz
   101.1 MHz Output                              -66             dBc              500 kHz
   427.5 MHz Output                                                               500 kHz
   696.5 MHz Output                              -65             dBc
   1396.5 MHz Output
Narrow-Band SFDR                                 -57             dBc

                                                 -52             dBc

      100.5 MHz Output                           -95             dBc
      427.5 MHz Output
      696.5 MHz Output                           -95             dBc
      1396.5 MHz Output
DIGITAL TIMING SPECIFICATIONS                    -95             dBc
   Time Required to Enter Power-Down
                                                 -92             dBc

Time Required to Leave Power-Down                45              ns               Power-down mode loses DAC/PLL calibration
                                                 250                              settings
Minimum Master Reset time                24                      ns               Must recalibrate DAC/PLL
                                                           152   SYSCLK cycles
Maximum DAC Calibration Time (tCAL)                              s               fCAL = fSYSCLK/384 USR0 register, Bit 6 = 0; see the
                                                                                  DAC Calibration Output section for formula

Maximum PLL Calibration Time (tREF_CLK)                16        ms               PFD rate = 25 MHz
                                                                                  PFD rate = 50 MHz
                                                       8         ms

Maximum Profile Toggle Rate                            2         SYNC_CLK period

                                                       Rev. C | Page 5 of 48
AD9914                                                                            Data Sheet

Parameter                           Min  Typ Max  Unit          Test Conditions/Comments

PARALLEL PORT TIMING                                            SCLK duty cycle = 50%

Write Timing

Address Setup Time to WR Active 1                 ns

Address Hold Time to WR Inactive         0        ns

Data Setup Time to WR Inactive      3.8           ns

Data Hold Time to WR Inactive            0        ns

WR Minimum Low Time                      2.1      ns

WR Minimum High Time                     3.8      ns

Minimum WR Time                          10.5     ns

Read Timing

Address to Data Valid                    92       ns

Address Hold to RD Inactive              0        ns

RD Active to Data Valid                  69       ns

RD Inactive to Data Tristate             50       ns

RD Minimum Low Time                      69       ns

RD Minimum High Time                     50       ns

SERIAL PORT TIMING

SCLK Clock Rate (1/tCLK )                80       MHz

SCLK Pulse Width High, tHIGH        1.5           ns

SCLK Pulse Width Low, tLOW          5.1           ns

SDIO to SCLK Setup Time, tDS        4.9           ns

SDIO to SCLK Hold Time, tDH              0        ns

SCLK Falling Edge to Valid Data on       78       ns

SDIO/SDO, tDV

CS to SCLK Setup Time, tS           4             ns

CS to SCLK Hold Time, tH                 0        ns

CS Minimum Pulse Width High, tPWH   4             ns

DATA PORT TIMING

D[31:0] Setup Time to SYNC_CLK      2             ns

D[31:0] Hold Time to SYNC_CLK            0        ns

F[3:0] Setup Time to SYNC_CLK       2             ns

F[3:0] Hold Time to SYNC_CLK             0        ns

IO_UPDATE Pin Setup Time to         2             ns

SYNC_CLK

IO_UPDATE Pin Hold Time to               0        ns
   SYNC_CLK

Profile Pin Setup Time to SYNC_CLK 2              ns

Profile Pin Hold Time to SYNC_CLK        0        ns

DR_CTL/DR_HOLD Setup Time to        2             ns

SYNC_CLK

DR_CTL/DR_HOLD Hold Time to              0        ns
   SYNC_CLK

                                         Rev. C | Page 6 of 48
Data Sheet                                                                                       AD9914

Parameter                             Min  Typ Max  Unit               Test Conditions/Comments

DATA LATENCY (PIPELINE DELAY)              318                         SYSCLK cycles = fS = system clock frequency
                                           342                         in GHz
                                           294
Single Tone Mode or Profile Mode           318      SYSCLK cycles      OSK disabled
   (Matched Latency Disabled)              102      SYSCLK cycles      OSK enabled
                                                    SYSCLK cycles      OSK disabled
   Frequency                               318      SYSCLK cycles      OSK enabled
                                           342      SYSCLK cycles      OSK enabled
Phase                                      318
                                           342
   Amplitude                               342      SYSCLK cycles      OSK disabled
Single Tone Mode or Profile Mode                    SYSCLK cycles      OSK enabled
                                           318      SYSCLK cycles      OSK disabled
   (Matched Latency Enabled)               342      SYSCLK cycles      OSK enabled
   Frequency                               294      SYSCLK cycles      OSK enabled
                                           318
Phase                                      102

   Amplitude                                        SYSCLK cycles      OSK disabled
Modulation Mode with 32-Bit Parallel                SYSCLK cycles      OSK enabled
                                                    SYSCLK cycles      OSK disabled
   Port (Matched Latency Disabled)                  SYSCLK cycles      OSK enabled
   Frequency                                        SYSCLK cycles      OSK enabled

Phase

Amplitude

Modulation Mode with 32-Bit Parallel       318      SYSCLK cycles      OSK disabled
   Port (Matched Latency Enabled)

   Frequency

                                           342      SYSCLK cycles      OSK enabled

Phase                                      318      SYSCLK cycles      OSK disabled

                                           342      SYSCLK cycles      OSK enabled

   Amplitude                               342      SYSCLK cycles      OSK enabled
Sweep Mode (Match Latency Disabled)
                                           342      SYSCLK cycles      OSK disabled
   Frequency

                                           366      SYSCLK cycles      OSK enabled

Phase                                      318      SYSCLK cycles      OSK disabled

                                           342      SYSCLK cycles      OSK enabled

   Amplitude                               126      SYSCLK cycles      OSK enabled
Sweep Mode (Match Latency Enabled)
                                           342      SYSCLK cycles      OSK disabled
   Frequency

                                           366      SYSCLK cycles      OSK enabled

Phase                                      342      SYSCLK cycles      OSK disabled

                                           366      SYSCLK cycles      OSK enabled

Amplitude                                  366      SYSCLK cycles      OSK enabled

                                                Rev. C | Page 7 of 48
AD9914                                                                                                                Data Sheet

ABSOLUTE MAXIMUM RATINGS

Table 3.                                                            THERMAL PERFORMANCE
Parameter
AVDD (1.8 V), DVDD (1.8 V) Supplies      Rating                     Table 4.  Description                             Value1 Unit
AVDD (3.3 V), DVDD_I/O (3.3 V) Supplies  2V                         Symbol                                            24.1 C/W
Digital Input Voltage                    4V                         JA        Junction-to-ambient thermal
Digital Output Current                   -0.7 V to +4 V                       resistance (still air) per JEDEC        21.3 C/W
Storage Temperature Range                5 mA                       JMA       JESD51-2
Operating Temperature Range              -65C to +150C                                                              20.0 C/W
Maximum Junction Temperature             -40C to +85C             JMA       Junction-to-ambient thermal
Lead Temperature (10 sec Soldering)      150C                                resistance (1.0 m/sec airflow)          13.3 C/W
                                         300C                      JB        per JEDEC JESD51-6
                                                                                                                      12.8 C/W
Stresses above those listed under Absolute Maximum Ratings          JB        Junction-to-ambient thermal
may cause permanent damage to the device. This is a stress                    resistance (2.0 m/sec air flow)         2.21 C/W
rating only; functional operation of the device at these or any     JC        per JEDEC JESD51-6                      0.23 C/W
other conditions above those indicated in the operational           JT
section of this specification is not implied. Exposure to absolute            Junction-to-board thermal
maximum rating conditions for extended periods may affect                     resistance (still air) per JEDEC
device reliability.                                                           JESD51-8

                                                                              Junction-to-board characterization
                                                                              parameter (still air) per JEDEC
                                                                              JESD51-6

                                                                              Junction-to-case thermal resistance

                                                                              Junction-to-top-of-package
                                                                              characterization parameter (still air)
                                                                              per JEDEC JESD51-2

                                                                    1 Results are from simulations. PCB is JEDEC multilayer. Thermal performance
                                                                     for actual applications requires careful inspection of the conditions in the
                                                                     application to determine if they are similar to those assumed in these
                                                                     calculations.

                                                                    ESD CAUTION

                                         Rev. C | Page 8 of 48
Data Sheet                                                                                                                                                                                                         AD9914
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                             88 D18
                                                87 D19
                                                   86 I/O_UPDATE
                                                       85 MASTER_RESET
                                                          84 DGND
                                                             83 DVDD_I/O (3.3V)
                                                                 82 SYNC_CLK
                                                                    81 D20
                                                                       80 D21
                                                                           79 D22
                                                                              78 D23
                                                                                  77 D24
                                                                                     76 D25
                                                                                        75 D26
                                                                                            74 DGND
                                                                                               73 DVDD (1.8V)
                                                                                                  72 D27
                                                                                                      71 D28
                                                                                                         70 D29
                                                                                                            69 D30
                                                                                                                68 D31
                                                                                                                   67 EXT_PWR_DWN

                                    D17 1                 AD9914                                                                   66 OSK
                                    D16 2                                                                                          65 DROVER
                                D15/A7 3                   TOP VIEW                                                                64 DRHOLD
                                D14/A6 4                 (Not to Scale)
                                D13/A5 5                                                                                           63 DRCTL
                        DVDD (1.8V) 6                                                                                              62 SYNC_IN
                                 DGND 7                                                                                            61 SYNC_OUT

                                D12/A4 8                                                                                           60 AVDD (3.3V)
                                D11/A3 9                                                                                           59 REF
                                D10/A2 10                                                                                          58 LOOP_FILTER
                                                                                                                                   57 AVDD (1.8V)
                                 D9/A1 11                                                                                          56 AVDD (1.8V)
                                 D8/A0 12                                                                                          55 REF CLK
                                                                                                                                   54 REF CLK
                                      D7 13                                                                                        53 AVDD (3.3V)
                                      D6 14                                                                                        52 AVDD (3.3V)
                                      D5 15                                                                                        51 AGND
                   DVDD_I/O (3.3V) 16                                                                                              50 AVDD (3.3V)
                                 DGND 17                                                                                           49 AGND
                          D4/SYNCIO 18                                                                                             48 DAC_RSET
                               D3/SDO 19                                                                                           47 AVDD (3.3V)
                        D2/SDIO/WR 20                                                                                              46 AGND
                        D1/SCLK/RD 21                                                                                              45 DAC_BP
                         D0/CS/PWD 22

                                             DVDD (1.8V) 23
                                                DGND 24
                                                   PS0 25
                                                       PS1 26
                                                          PS2 27
                                                             F0 28
                                                                 F1 29
                                                                    F2 30
                                                                       F3 31

                                                                           AVDD (1.8V) 32
                                                                              AGND 33

                                                                                  AVDD (3.3V) 34
                                                                                     AGND 35

                                                                                        AVDD (3.3V) 36
                                                                                            AGND 37
                                                                                               AGND 38

                                                                                                  AVDD (3.3V) 39
                                                                                                      AVDD (3.3V) 40

                                                                                                         AOUT 41
                                                                                                             AOUT 42
                                                                                                                AVDD (3.3V) 43
                                                                                                                   AGND 44

                                                                                                                                                                                                        10836-003
                   NOTES
                   1. THE EPAD MUST BE SOLDERED TO GROUND.

                                                       Figure 3. Pin Configuration

Table 5. Pin Function Descriptions

Pin No.  Mnemonic                   I/O1 Description

1, 2, 13 to 15, 68 D5 to D7, D16 to I/O Parallel Port Pins. The 32-bit parallel port offers the option for serial or parallel programming

to 72, 75 to 81, D31, D27 to D31    of the internal registers. In addition, the parallel port can be configured to provide direct FSK,

87, 88                              PSK, or ASK (or combinations thereof ) modulation data. The 32-bit parallel port configuration

                                    is set by the state of the four function pins (F0 to F3).

3        D15/A7                     I/O Parallel Port Pin/Address Line. The state of the F0 to F3 function pins determines if this pin

                                    acts as a line for direct FSK, PSK, or ASK data or as an address line for programming the

                                    internal registers.

4        D14/A6                     I/O Parallel Port Pin/Address Line. The state of the F0 to F3 function pins determines if this pin

                                    acts as a line for direct FSK, PSK, or ASK data or as an address line for programming the

                                    internal registers.

5        D13/A5                     I/O Parallel Port Pin/Address Line. The state of the F0 to F3 function pins determines if this pin

                                    acts as a line for direct FSK, PSK, or ASK data or as an address line for programming the

                                    internal registers.

8        D12/A4                     I/O Parallel Port Pin/Address Line. The state of the F0 to F3 function pins determines if this pin

                                    acts as a line for direct FSK, PSK, or ASK data or as an address line for programming the

                                    internal registers.

9        D11/A3                     I/O Parallel Port Pin/Address Line. The state of the F0 to F3 function pins determines if this pin

                                    acts as a line for direct FSK, PSK, or ASK data or as an address line for programming the

                                    internal registers.

10       D10/A2                     I/O Parallel Port Pin/Address Line. Multipurpose pin depending on the state of the function pins

                                    (F0 to F3). The state of the F0 to F3 function pins determines if this pin acts as a line for direct

                                    FSK, PSK, or ASK data or as an address line for programming the internal registers.

11       D9/A1                      I/O Parallel Port Pin/Address Line. Multipurpose pin depending on the state of the function pins

                                    (F0 to F3). The state of the F0 to F3 function pins determines if this pin acts as a line for direct

                                    FSK, PSK, or ASK data or as an address line for programming the internal registers.

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Pin No.            Mnemonic         I/O1 Description
12                 D8/A0
                                    I/O Parallel Port Pin/Address Line. The state of the F0 to F3 function pins determines if this pin
18                 D4/SYNCIO                acts as a line for direct FSK, PSK, or ASK data or as an address line for programming the
                   D3/SDO                   internal registers.
19                 D2/SDIO/WR
                                    I  Parallel Port Pin/Serial Port Synchronization Pin. This pin is D4 for direct FSK, PSK, or ASK data.
20                 D1/SCLK/RD
                                       If serial mode is invoked via F0 to F3, this pin is used to reset the serial port.
21                 D0/CS/PWD
                                    I/O Parallel Port Pin/Serial Data Output. This pin is D3 for direct FSK, PSK, or ASK data. If serial
22                 DVDD (1.8V)              mode is invoked via F0 to F3, this pin is used for readback mode for serial operation.
                   DGND
6, 23, 73          DVDD_I/O (3.3V)  I/O Parallel Port Pin/Serial Data Input and Output/Write Input. This pin is D2 for direct FSK, PSK,
7, 17, 24, 74, 84  AVDD (1.8V)              or ASK data. If serial mode is invoked via F0 to F3, this pin is used for the SDIO for serial
16, 83             AGND                     operation. If parallel mode is enabled, this pin is used to write to change the values of the
32, 56, 57                                  internal registers.
33, 35, 37, 38,
44, 46, 49, 51                      I  Parallel Port Pin/Serial Clock/Read Input. This pin is D1 for direct FSK, PSK, or ASK data. If
34, 36, 39, 40,
43, 47, 50, 52,                        serial mode is invoked via F0 to F3, this pin is used for SCLK for serial operation. If parallel
53, 60
25, 26, 27                             mode is enabled, this pin is used to read back the value of the internal registers.

28, 29, 30, 31                      I  Parallel Port Pin/Chip Select/Parallel Width. This pin is D0 for direct FSK, PSK, or ASK data. If

41                                     serial mode is invoked via F0 to F3, this pin is used for the chip select for serial operation. If

42                                     parallel mode is enabled, this pin is used to set either 8-bit data or16-bit data.

45                                  I  Digital Core Supplies (1.8 V).

48                                  I  Digital Ground.

54                                  I  Digital Input/Output Supplies (3.3 V).
55
58                                  I  Analog Core Supplies (1.8 V).
59
61                                  I  Analog Ground.
62
63                 AVDD (3.3V)      I  Analog DAC Supplies (3.3 V).
64
65                 PS0 to PS2       I  Profile Select Pins. Digital inputs (active high). Use these pins to select one of eight

66                 F0 to F3            phase/frequency profiles for the DDS. Changing the state of one of these pins transfers the

                   AOUT                current contents of all I/O buffers to the corresponding registers. State changes should be set
                   AOUT
                   DAC_BP              up on the SYNC_CLK pin (Pin 82).

                   DAC_RSET         I  Function Pins. Digital inputs. The state of these pins determines if a serial or parallel interface
                   REF_CLK
                   REF_CLK             is used. In addition, the function pins determine how the 32-bit parallel data-word is
                   LOOP_FILTER
                   REF                 partitioned for FSK, PSK, or ASK modulation mode.
                   SYNC_OUT
                   SYNC_IN          O DAC Complementary Output Source. Analog output (voltage mode). Internally connected
                   DRCTL                    through a 50  resistor to AVDD (3.3V).
                   DRHOLD
                   DROVER           O DAC Output Source. Analog output (voltage mode). Internally connected through a 50
                   OSK                      resistor to AVDD (3.3V).

                                    I  DAC Bypass Pin. Provides access to the common control node of the DAC current sources.

                                       Connecting a capacitor between this pin and ground can improve noise performance at the

                                       DAC output.

                                    O Analog Reference. This pin programs the DAC output full-scale reference current. Connect a
                                            3.3 k resistor to AGND.

                                    I  Complementary Reference Clock Input. Analog input.

                                    I  Reference Clock Input. Analog input.

                                    O External PLL Loop Filter Node.

                                    O Local PLL Reference Supply. Typically at 2.05 V.

                                    O Digital Synchronization Output. Used to synchronize multiple chips.

                                    I  Digital Synchronization Input. Used to synchronize multiple chips.

                                    I  Ramp Control. Digital input (active high). This pin controls the sweep direction (up/down).

                                    I  Ramp Hold. Digital input (active high). Pauses the sweep when active.

                                    O Ramp Over. Digital output (active high). This pin switches to Logic 1 when the digital ramp
                                            generator reaches its programmed upper or lower limit.

                                    I  Output Shift Keying. Digital input (active high). When the OSK features are placed in either

                                       manual or automatic mode, this pin controls the OSK function. In manual mode, it toggles

                                       the multiplier between 0 (low) and the programmed amplitude scale factor (high). In

                                       automatic mode, a low sweeps the amplitude down to zero and a high sweeps the

                                       amplitude up to the amplitude scale factor.

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Data Sheet                                                                                 AD9914

Pin No.     Mnemonic          I/O1 Description
67          EXT_PWR_DWN
                              I  External Power-Down. Digital input (active high). A high level on this pin initiates the
82          SYNC_CLK
                                 currently programmed power-down mode.

                              O Clock Output. Digital output. Many of the digital inputs on the chip, such as I/O_UPDATE,
                                      PS[2:0], and the parallel data port (D0 to D31), must be set up on the rising edge of
                                      this signal.

85          MASTER_RESET      I  Master Reset. Digital input (active high). Clears all memory elements and sets registers to

                                 default values.

86          I/O_UPDATE        I  Input/Output Update. Digital input (active high). A high on this pin transfers the contents of

                                 the I/O buffers to the corresponding internal registers.

                        EPAD     Exposed Pad. The EPAD must be soldered to ground.

1 I = input, O = output.

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AD9914                                                                                                                                   Data Sheet

TYPICAL PERFORMANCE CHARACTERISTICS

Nominal supply voltage; DAC RSET = 3.3 k, TA = 25C, unless otherwise noted.

            0                                                                                          0

            10                                                                                        10

            20                                                                                        20

            30                                                                                        30

SFDR (dBc)  40                                          10836-004                                     40

            50                                                                            SFDR (dBc)  50

            60                                                                                        60

            70                                                                                        70

            80                                                                                        80

            90                                                                                        90

100               175MHz/DIV  STOP 1.75GHz                                                          100                     50kHz/DIV  SPAN 500kHz  10836-007
        START 0Hz                                                                                            CENTER 171.5MHz

                  Figure 4. Wideband SFDR at 171.5 MHz                                                      Figure 7. Narrow-Band SFDR at 171.5 MHz,
                 SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)                                                      SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)

            0                                                                                          0

            10                                                                                        10

            20                                                                                        20

            30                                                                                        30

SFDR (dBc)  40                                          10836-005                                     40

            50                                                                            SFDR (dBc)  50

            60                                                                                        60

            70                                                                                        70

            80                                                                                        80

            90                                                                                        90

100               175MHz/DIV  STOP 1.75GHz                                                          100                     50kHz/DIV  SPAN 500kHz  10836-008
        START 0Hz                                                                                            CENTER 427.5MHz

                  Figure 5. Wideband SFDR at 427.5 MHz                                                      Figure 8. Narrow-Band SFDR at 427.5 MHz,
                 SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)                                                      SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)

            0                                                                                          0

            10                                                                                        10

            20                                                                                        20

            30                                                                                        30

SFDR (dBc)  40                                          10836-006                                     40

            50                                                                            SFDR (dBc)  50

            60                                                                                        60

            70                                                                                        70

            80                                                                                        80

            90                                                                                        90

100               175MHz/DIV  STOP 1.75GHz                                                          100                     50kHz/DIV  SPAN 500kHz  10836-009
        START 0Hz                                                                                            CENTER 696.5MHz

                 Figure 6. Wideband SFDR at 696.5 MHz,                                                      Figure 9. Narrow-Band SFDR at 696.5 MHz,
                 SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)                                                      SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)

                                                         Rev. C | Page 12 of 48
Data Sheet                                                                                                                                                               AD9914

            0                                                                                                          0

            10                                                                                                        10

            20                                                                                                        20

            30                                                                                                        30

SFDR (dBc)  40                                                     10836-010                                          40

            50                                                                                       SFDR (dBc)       50

            60                                                                                                        60

            70                                                                                                        70

            80                                                                                                        80

            90                                                                                                        90

            100                     175MHz/DIV       STOP 1.75GHz                                                     100                      50kHz/DIV               SPAN 500kHz  10836-013
                    START 0Hz                                                                                                  CENTER 1396.5MHz

                    Figure 10. Wideband SFDR at 1396.5 MHz,                                                                  Figure 13. Narrow-Band SFDR at 1396.5 MHz,
                    SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)                                                                     SYSCLK = 3.5 GHz (SYSCLK PLL Bypassed)

            0                                                                                                          70
                                                                                                                       80
            10

                                                                                                                       90

            20                                                     10836-011

                                                                                                 PHASE NOISE (dBc/Hz)  100

SFDR (dBc)  30                                                                                                        110

            40                                                                                                        120

            50                                                                                                        130

            60                                                                                                        140                                          SMA AND
                                                                                                                       150                                          ADCLK925
            70                                                                                                        160
                                                                                                                                                            SMA

            80                                                                                                        170                                                                      10836-014
                 0
                    0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40                                                            10    100  1k             10k 100k   1M           10M 100M

                                                fC/fS                                                                             FREQUENCY OFFSET (Hz)

                    Figure 11. Wideband SFDR vs. Normalized fOUT       Figure 14. Absolute Phase Noise of REF CLK Source Driving AD9914
                                    SYSCLK = 3.5 GHz                Rohde & Schwarz SMA100 Signal Generator at 3.5 GHz Buffered by Series

                                                                                                         ADCLK925

            0       SYSCLK = 1.5GHz  SYSCLK = 2.7GHz                                                                   70
                                                                                                                       80
                    SYSCLK = 1.6GHz  SYSCLK = 2.8GHz

            10     SYSCLK = 1.7GHz  SYSCLK = 2.9GHz

                    SYSCLK = 1.8GHz  SYSCLK = 3.0GHz                                                                   90

            20     SYSCLK = 1.9GHz  SYSCLK = 3.1GHz                10836-012

                    SYSCLK = 2.0GHz  SYSCLK = 3.2GHz                                             PHASE NOISE (dBc/Hz)  100

SFDR (dBc)  30     SYSCLK = 2.1GHz  SYSCLK = 3.3GHz                                                                   110
                                                                                                                       120
                    SYSCLK = 2.2GHz  SYSCLK = 3.4GHz                                                                   130       1396MHz

            40     SYSCLK = 2.3GHz  SYSCLK = 3.5GHz

                    SYSCLK = 2.4GHz                                                                                                              696MHz

            50     SYSCLK = 2.5GHz

                    SYSCLK = 2.6GHz

                                                                                                                       140

            60

            70                                                                                                        150                      427MHz
                                                                                                                       160                                      171MHz

            80                                                                                                        170                                                                      10836-015
                 0
                    0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40                                                            10    100  1k             10k 100k   1M           10M 100M

                                                fC/fS                                                                             FREQUENCY OFFSET (Hz)

                    Figure 12. Wideband SFDR vs. Normalized fOUT,   Figure 15. Absolute Phase Noise Curves of DDS Output at 3.5 GHz Operation
                              SYSCLK = 2.5 GHz to 3.5 GHz

                                                                    Rev. C | Page 13 of 48
AD9914                                                                                                                                                                                         Data Sheet

                      70                                                                                                                         70

                      80                                                                                                                         80

                      90                                                                                                                         90

PHASE NOISE (dBc/Hz)  100                                                                    10836-016                                           100               978MHz
                                                                                                                                                  110
                      110                                                                                                  PHASE NOISE (dBc/Hz)
                      120           1396MHz                                                                                                      120
                                                                                                                                                  130
                                                                                                                                                  140                             497MHz

                      130

                                                                                                                                                                     305MHz

                      140           NORMALIZED                                                                                                   150
                      150           REF CLK SOURCE                                                                                               160

                      160                                                                                                                                                   123MHz

                      170                                                                                                                        170                                                   10836-019

                      10        100  1k  10k 100k                          1M      10M 100M                                                             10  100  1k  10k 100k              1M  10M 100M

                                     FREQUENCY OFFSET (Hz)                                                                                                       FREQUENCY OFFSET (Hz)

Figure 16. Absolute Phase Noise Curves of Normalized REF CLK Source to                        Figure 19. Absolute Phase Noise Curves of DDS Output Using Internal PLL at
                DDS Output at 1396 MHz (SYSCLK = 3.5 GHz)                                                                       2.5 GHz Operation

                       60                                                                                                                        60
                       70
                       80                                                                                                                        70
                       90
                      100                                                                                                                        80
                      110
PHASE NOISE (dBc/Hz)  120                                                                    10836-017                                           90
                      130
                      140                                                                                                 PHASE NOISE (dBc/Hz)   100
                      150
                      160           1396MHz                                                                                                      110               1396MHz ABSOLUTE
                      170                                                                                                                        120
                      180                       696MHz

                            10                                                                                                                    130

                                         427MHz                                                                                                   140
                                                                                                                                                  150
                                                                                                                                                                 1396MHz RESIDUAL

                                                                           171MHz

                                                                                                                                                  160                                                   10836-020

                                100  1k  10k 100k                          1M      10M  100M                                                      10        100  1k  10k 100k              1M  10M 100M

                                     FREQUENCY OFFSET (Hz)                                                                                                       FREQUENCY OFFSET (Hz)

                                Figure 17. Residual Phase Noise Curves                        Figure 20. Residual PN vs. Absolute PN Measurement Curves at 1396 MHz

                      0.5                                                                                                                          60
                                                              3.3V ANALOG                                                                          70
                                                                                                                                                   80
                      0.4                                                                                                                          90
                                                                                                                                                  100
SUPPLY CURRENT (A)    0.3                                                                     10836-018                                           110               1396MHz ABSOLUTE
                                                                                                                                                  120
                                                        1.8V DIGITAL                                                       PHASE NOISE (dBc/Hz)   130           1396MHz RESIDUAL
                      0.2                                                                                                                         140
                                                                                                                                                  150      100  1k  10k 100k              1M  10M 100M  10836-021
                                                              1.8V ANALOG                                                                         160
                                                                                                                                                  170
                      0.1                                                                                                                         180

                                                              3.3V DIGITAL                                                                              10
                        0
                         500 1000 1500 2000 2500 3000 3500 4000                                                                                                  FREQUENCY OFFSET (Hz)

                                                        SYSTEM CLOCK (MHz)                    Figure 21. Residual Phase Noise vs. Normalized Absolute REF CLK Source
                                                                                                                         Phase Noise at 1396 MHz
                                Figure 18. Power Supply Current vs. SYSCLK

                                                                                              Rev. C | Page 14 of 48
Data Sheet                                                                                                                                             AD9914

                                                                                                                         930

                                                                                                                         920

                                                                    10836-022                                            910

                                                                                                        FREQUENCY (MHz)  900

           1                                                                                                             890

                                                                                                                         880

                   CH2 1.0V    M20.00ms               IT 40.0ps/pt                                                       870                                                         10836-024
                               A CH2 1.64V
                                                                                                                         6   4  2  0          2  4                             6

                                                                                                                                      TIME (ms)

                   Figure 22. SYNC_OUT (fSYSCLK/384)                                                                          Figure 24. Measured Rising Linear Frequency Sweep

           2.0                                                                                                           930

           1.8

           1.6                                                                                                           920

           1.4                                                      10836-023                                            910

TIME (ms)  1.2                                                                                    FREQUENCY (MHz)

           1.0                                                                                                           900

           0.8

           0.6                                                                                                           890

           0.4                                                                                                           880

           0.2

              0                                                                                                          870                                                         10836-025

              500  1000  1500  2000  2500             3000  3500                                                         6   4  2  0          2  4                             6

                         SYSTEM CLOCK RATE (MHz)                                                                                      TIME (ms)

Figure 23. DAC Calibration Time vs. SYSCLK Rate. See the DAC Calibration                                                      Figure 25. Measured Falling Linear Frequency Sweep
                           Output Section for Formula.

                                                                    Rev. C | Page 15 of 48
AD9914                                                                                                                                         Data Sheet

EQUIVALENT CIRCUITS                                                                                                                          DVDD (3.3V)

                                                     AGND                                                                       Figure 28. CMOS Input
                                                             IFS
                                                                                                                                      DVDD (3.3V)
              CURRENT   SWITCH                                    CURRENT
               SWITCH  CONTROL                                     SWITCH                                                      Figure 29. CMOS Output
                ARRAY                                               ARRAY
                          CODE
IFS/2 + ICODE                                                                IFS/2 ICODE

  AOUT 42                                                                       41 AOUT

INTERNAL               INTERNAL                                                             10836-044
    50                     50

                       AVDD (3.3V)                                                                                                        10836-045

                       Figure 26. DAC Output

                       AVDD (3.3V)

REF_CLK                                                           REF_CLK

                                                                           10836-048                                           10836-043

                       Figure 27. REF CLK input

                                                                                                       Rev. C | Page 16 of 48
Data Sheet                                                            AD9914

THEORY OF OPERATION                                                   DIGITAL RAMP MODULATION MODE

The AD9914 has five modes of operation.                               In digital ramp modulation mode, the modulated DDS signal
Single tone                                                         control parameter is supplied directly from the digital ramp
Profile modulation                                                  generator (DRG). The ramp generation parameters are
Digital ramp modulation (linear sweep)                              controlled through the serial or parallel I/O port.
Parallel data port modulation
Programmable modulus mode                                           The ramp generation parameters allow the user to control both
                                                                      the rising and falling slopes of the ramp. The upper and lower
The modes define the data source used to supply the DDS with          boundaries of the ramp, the step size and step rate of the rising
its signal control parameters: frequency, phase, or amplitude.        portion of the ramp, and the step size and step rate of the falling
The partitioning of the data into different combinations of           portion of the ramp are all programmable.
frequency, phase, and amplitude is established based on the
mode and/or specific control bits and function pins.                  The ramp is digitally generated with 32-bit output resolution.
                                                                      The 32-bit output of the DRG can be programmed to affect
Although the various modes are described independently, they can      frequency, phase, or amplitude. When programmed for frequency,
be enabled simultaneously. This provides an unprecedented level       all 32 bits are used. However, when programmed for phase or
of flexibility for generating complex modulation schemes. However,    amplitude, only the 16 MSBs or 12 MSBs, respectively, are used.
to avoid multiple data sources from driving the same DDS signal
control parameter, the device has a built-in priority protocol.       The ramp direction (rising or falling) is externally controlled by
                                                                      the DRCTL pin. An additional pin (DRHOLD) allows the user
In single tone mode, the DDS signal control parameters come           to suspend the ramp generator in its present state. Note that
directly from the profile programming registers. In digital ramp      amplitude control must also be enabled using the OSK enable
modulation mode, the DDS signal control parameters are delivered      bit in Register CFR1.
by a digital ramp generator. In parallel data port modulation mode,
the DDS signal control parameters are driven directly into the        PARALLEL DATA PORT MODULATION MODE
parallel port.
                                                                      In parallel data port modulation mode, the modulated DDS signal
The various modulation modes generally operate on only one of         control parameter(s) are supplied directly from the 32-bit parallel
the DDS signal control parameters (two in the case of the polar       data port. The function pins define how the 32-bit data-word is
modulation format via the parallel data port). The unmodulated        applied to the DDS signal control parameters. Formatting of the
DDS signal control parameters are stored in programming registers     32-bit data-word is unsigned binary, regardless of the destination.
and automatically routed to the DDS based on the selected mode.
                                                                      Parallel Data Clock (SYNC_CLK)
A separate output shift keying (OSK) function is also available.
This function employs a separate digital linear ramp generator        The AD9914 generates a clock signal on the SYNC_CLK pin
that affects only the amplitude parameter of the DDS. The OSK         that runs at 1/24 of the DAC sample rate (the sample rate of the
function has priority over the other data sources that can drive      parallel data port). SYNC_CLK serves as a data clock for the
the DDS amplitude parameter. As such, no other data source            parallel port.
can drive the DDS amplitude when the OSK function is enabled.
                                                                      PROGRAMMABLE MODULUS MODE
SINGLE TONE MODE
                                                                      In programmable modulus mode, the DRG is used as an
In single tone mode, the DDS signal control parameters are            auxiliary accumulator to alter the frequency equation of the
supplied directly from the profile programming registers. A           DDS core, making it possible to implement fractions that are
profile is an independent register that contains the DDS signal       not restricted to a power of 2 in the denominator. A standard
control parameters. Eight profile registers are available. Note       DDS is restricted to powers of 2 as a denominator because the
that the profile pins must be used to select the desired register.    phase accumulator is a set of bits as wide as the frequency
                                                                      tuning word (FTW).
PROFILE MODULATION MODE
                                                                      When in programmable modulus mode, however, the
Each profile is independently accessible. For FSK, PSK, or ASK        frequency equation is:
modulation, use the three external profile pins (PS[2:0]) to select
the desired profile. A change in the state of the profile pins with        f0 = (fS)(FTW + A/B)/232
the next rising edge on SYNC_CLK updates the DDS with the
parameters specified by the selected profile. Therefore, the profile  where f0/fS < , 0  FTW < 231, 2  B  232 1, and A < B.
change must meet the setup and hold times to the SYNC_CLK
rising edge. Note that amplitude control must also be enabled         This equation implies a modulus of B 232 (rather than 232, in
using the OSK enable bit in the CFR1 register (0x00[8]).              the case of a standard DDS). Furthermore, because B is
                                                                      programmable, the result is a DDS with a programmable
                                                                      modulus.

            Rev. C | Page 17 of 48
AD9914                                                                  Data Sheet

When in programmable modulus mode, the 32-bit auxiliary                 Reducing this fraction to lowest terms yields 3/10; therefore,
accumulator operates in a way that allows it to roll over at a          M = 3 and N = 10. FTW is the integer part of (M 232)/N, or
value other than its full capacity of 232. That is, it operates with a  (3 232)/10, which is 1,288,490,188 (0x4CCCCCCC in 32-bit
modified modulus based on the programmable value of B. With             hexadecimal notation). The remainder, Y, of (3 232)/10, is (232
each roll over of the auxiliary accumulator, a value of 1 LSB            3) - (1,288,490,188 10), which is 8. Therefore, Y/N is 8/10,
adds to the current accumulated value of the 32-bit phase               which reduces to 4/5. Therefore, A = 4 and B = 5 (0x00000004
accumulator. This behavior changes the modulus of the phase             and 0x00000005 in 32-bit hexadecimal notation, respectively).
accumulator to B 232 (instead of 232), allowing it to synthesize      Programming the AD9914 with these values of FTW, A, and B
the desired f0.                                                         results in an output frequency that is exactly 3/10 of the system
                                                                        clock frequency.
To determine the programmable modulus mode register values
for FTW, A, and B, the user must first define f0/fS as a ratio of       MODE PRIORITY
relatively prime integers, M/N. That is, having converted f0 and
fS to integers, M and N, reduce the fraction, M/N, to its lowest        The ability to activate each mode independently makes it
terms. Then, divide M 232 by N. The integer part of this division     possible to have multiple data sources attempting to drive the
operation is the value of FTW (Register 0x04[31:0]). The                same DDS signal control parameter (frequency, phase, and
remainder, Y, of this division operation is                             amplitude). To avoid contention, the AD9914 has a built-in
                                                                        priority system. Table 6 summarizes the priority for each of the
     Y = (232 M) (FTW N)                                          DDS modes. The data source column in Table 6 lists data sources
                                                                        for a particular DDS signal control parameter in descending
The value of Y facilitates the determination of A and B by taking       order of precedence. For example, if the profile mode enable bit
the fraction, Y/N, and reducing it to its lowest terms. Then, the       and the parallel data port enable bit (0x01[23:22]) are set to
numerator of the reduced fraction is A (Register 0x06[31:0])            Logic 1 and both are programmed to source the frequency
and the denominator is the B (Register 0x05[31:0]).                     tuning word to DDS output, the profile modulation mode has
                                                                        priority over the parallel data port modulation mode.
For example, synthesizing precisely 300 MHz with a 1 GHz
system clock is not possible with a standard DDS. It is possible,
however, using programmable modulus as follows.

First, express f0/fS as a ratio of integers:

     300,000,000/1,000,000,000

Table 6. Data Source Priority

Priority     Data Source                                         DDS Signal Control Parameters

Highest      Programmable      Conditions
   Priority  modulus
                               If programmable modulus mode is used to output frequency only, no other data source can be used to
Lowest       DRG               control the output frequency in this mode. Note that the DRG is used in conjunction with programmable
   Priority                    modulus mode; therefore, the DRG cannot be used to sweep phase or amplitude in programmable
             Profiles          modulus mode.
             Parallel port     If output phase offset control is desired, enable profile mode and use the profile registers and profile
                               pins accordingly to control output phase adjustment.
                               If output amplitude control is desired, enable profile mode and use the profile registers and profile pins
                               accordingly to control output amplitude adjustment. Note that the OSK enable bit must be set to control
                               the output amplitude.

                               The digital ramp modulation mode is the next highest priority mode. If the DRG is enabled to sweep
                               output frequency, phase, or amplitude, the two parameters not being swept can be controlled
                               independently via the profile mode.

                               The profile modulation mode is the next highest priority mode. Profile mode can be used to control all
                               three parameters independently, if desired.

                               Parallel data port modulation has the lowest priority but the most flexibility as far as changing any
                               parameter at the high rate. See the Programming and Function Pins section.

                               Rev. C | Page 18 of 48
Data Sheet                                                                                                                             AD9914

FUNCTIONAL BLOCK DETAIL                                                                               2    POW   
                                                                                                            214   
DDS CORE                                                                                                         

The direct digital synthesizer (DDS) block generates a reference                                   =       POW
signal (sine or cosine based on 0x00[16], the enable sine output                                            214
bit). The parameters of the reference signal (frequency, phase,                                       360         
and amplitude) are applied to the DDS at its frequency, phase
offset, and amplitude control inputs, as shown in Figure 30.                    where the upper quantity is for the phase offset expressed as
                                                                                radian units and the lower quantity as degrees.
The output frequency (fOUT) of the AD9914 is controlled by the
frequency tuning word (FTW) at the frequency control input to                   To find the POW value necessary to develop an arbitrary ,
the DDS. The relationship among fOUT, FTW, and fSYSCLK is given by              solve the preceding equation for POW and round the result (in
                                                                                a manner similar to that described previously for finding an
f OUT  =   FTW      f  SYSCLK                                         (1)       arbitrary FTW).
            2 32  
                                                                                The relative amplitude of the DDS signal can be digitally scaled
where FTW is a 32-bit integer ranging in value from 0 to                        (relative to full scale) by means of a 12-bit amplitude scale factor
2,147,483,647 (231 - 1), which represents the lower half of the                 (ASF). The amplitude scale value is applied at the output of the
full 32-bit range. This range constitutes frequencies from dc to                angle-to-amplitude conversion block internal to the DDS core.
Nyquist (that is, fSYSCLK).                                                   The amplitude scale is given by

The FTW required to generate a desired value of fOUT is found                                                        ASF
by solving Equation 1 for FTW, as given in Equation 2.
                                                                                          Amplitude        Scale  =   212                      (3)
                                                                                                                     20 log     ASF  
FTW    =  round     2  32      f OUT                                  (2)                                                       212
                              f SYSCLK   

where the round(x) function rounds the argument (the value of                   where the upper quantity is amplitude expressed as a fraction of
x) to the nearest integer. This is required because the FTW is                  full scale and the lower quantity is expressed in decibels relative
constrained to be an integer value. For example, for fOUT =                     to full scale.
41 MHz and fSYSCLK = 122.88 MHz, FTW = 1,433,053,867
(0x556AAAAB).                                                                   To find the ASF value necessary for a particular scale factor, solve
                                                                                Equation 3 for ASF and round the result (in a manner similar
Programming an FTW greater than 231 produces an aliased                         to that described previously for finding an arbitrary FTW).
image that appears at a frequency given by
                                                                                When the AD9914 is programmed to modulate any of the DDS
fOUT   = 1-  FTW           f  SYSCLK        (for FTW  231)                      signal control parameters, the maximum modulation sample
              232                                                               rate is 1/24 fSYSCLK. This means that the modulation signal exhibits
                                                                                images at multiples of 1/24 fSYSCLK. The impact of these images
The relative phase of the DDS signal can be digitally controlled                must be considered when using the device as a modulator.
by means of a 16-bit phase offset word (POW). The phase offset
is applied prior to the angle-to-amplitude conversion block internal
to the DDS core. The relative phase offset () is given by

                                            DDS SIGNAL CONTROL PARAMETERS

                                             AMPLITUDE 12         MSB ALIGNED
                                                CONTROL
                                                    PHASE 16  32-BIT                                       12
                                                   OFFSET
                                                CONTROL       ACCUMUL ATOR  14

                                            FREQUENCY 32      32
                                                CONTROL
                                                                                          ANGLE-TO-

                                                              32 D Q 32 17      17         AMPLITUDE 12 12
                                                                                          CONVERSION

                                                                            (MSBs)        (SINE OR

                                                                  R                       COSINE)          TO DAC

                                                              DDS_CLK ACCUMULATOR                                    10836-026
                                                                                 RESET

                                                                     Figure 30. DDS Block Diagram

                                                                  Rev. C | Page 19 of 48
AD9914                                                                                                                              Data Sheet

12-BIT DAC OUTPUT                                                            output is typically passed through an external reconstruction
                                                                             filter that serves to remove the artifacts of the sampling process
The AD9914 incorporates an integrated 12-bit, current output                 and other spurs outside the filter bandwidth.
DAC. The output current is delivered as a balanced signal using
two outputs. The use of balanced outputs reduces the potential               Because the DAC constitutes a sampled system, its output must
amount of common-mode noise present at the DAC output,                       be filtered so that the analog waveform accurately represents the
offering the advantage of an increased signal-to-noise ratio. An             digital samples supplied to the DAC input. The unfiltered DAC
external resistor (RSET) connected between the DAC_RSET pin                  output contains the desired baseband signal, which extends from
and AGND establishes the reference current. The recommended                  dc to the Nyquist frequency (fS/2). It also contains images of the
value of RSET is 3.3 k.                                                      baseband signal that theoretically extend to infinity. Notice that
                                                                             the odd numbered images (shown in Figure 31) are mirror
Attention should be paid to the load termination to keep the                 images of the baseband signal. Furthermore, the entire DAC
output voltage within the specified compliance range; voltages               output spectrum is affected by a sin(x)/x response, which is
developed beyond this range cause excessive distortion and can               caused by the sample-and-hold nature of the DAC output signal.
damage the DAC output circuitry.
                                                                             For applications using the fundamental frequency of the DAC
DAC CALIBRATION OUTPUT                                                       output, the response of the reconstruction filter should preserve
                                                                             the baseband signal (Image 0), while completely rejecting all
The DAC CAL enable bit in the CFR4 control register (0x03[24])               other images. However, a practical filter implementation
must be manually set and then cleared after each power-up and                typically exhibits a relatively flat pass band that covers the
every time the REF CLK or internal system clock is changed.                  desired output frequency plus 20%, rolls off as steeply as
This initiates an internal calibration routine to optimize the               possible, and then maintains significant (though not complete)
setup and hold times for internal DAC timing. Failure to                     rejection of the remaining images. Depending on how close
calibrate may degrade performance and even result in loss of                 unwanted spurs are to the desired signal, a third-, fifth-, or
functionality. The length of time to calibrate the DAC clock is              seventh-order elliptic low-pass filter is common.
calculated from the following equation:
                                                                             Some applications operate from an image above the Nyquist
tCAL (  fS  )  =  531,840                                                    frequency, and those applications use a band-pass filter instead
                     fS                                                      of a low-pass filter. The design of the reconstruction filter has a
                                                                             significant impact on the overall signal performance. Therefore,
RECONSTRUCTION FILTER                                                        good filter design and implementation techniques are important
                                                                             for obtaining the best possible jitter results.
The DAC output signal appears as a sinusoid sampled at fS. The
frequency of the sinusoid is determined by the frequency tuning
word (FTW) that appears at the input to the DDS. The DAC

                           MAGNITUDE                   IMAGE 1      IMAGE 2         IMAGE 3       IMAGE 4
                                 (dB)
                                          IMAGE 0

                                0

                           20

                           40   PRIMARY               FILTER

                                 SIGNAL RESPONSE                               SIN(x)/x
                                                                             ENVELOPE
                           60

                            80     SPURS                                                                             f
                           100
                                                 fs/2
                                                                fs           3fs/2           2fs               5fs/2     10836-027
                                 BASE BAND

                                                   Figure 31. DAC Spectrum vs. Reconstruction Filter Response

                                                                Rev. C | Page 20 of 48
Data Sheet                                                                                                                                    AD9914

CLOCK INPUT (REF_CLK/REF_CLK)                                                                          is relatively high; therefore, its effect on the termination impedance
                                                                                                       is negligible and can usually be chosen to be the same as the output
REF_CLK/REF_CLK Overview                                                                               impedance of the signal source. The bottom two examples in
                                                                                                       Figure 33 assume a signal source with a 50  output impedance.
The AD9914 supports a number of options for producing the
internal SYSCLK signal (that is, the DAC sample clock) via the                                         DIFFERENTIAL SOURCE,      PECL,                 0.1F
REF_CLK/REF_CLK input pins. The REF_CLK input can be                                                       DIFFERENTIAL INPUT   LVPECL,                            55 REF_CLK
driven directly from a differential or single-ended source. There
is also an internal phase-locked loop (PLL) multiplier that can                                                                     OR   TERMINATION
be independently enabled. However, the PLL limits the SYSCLK                                                                      LVDS
signal between 2.4 GHz and 2.5 GHz operation. A differential                                                                    DRIVER                             54 REF_CLK
signal is recommended when the PLL is bypassed. A block                                                                                                0.1F
diagram of the REF_CLK functionality is shown in Figure 32.
Figure 32 also shows how the CFR3 control bits are associated                                                                   BALUN        0.1F
with specific functional blocks.                                                                                                  (1:1)                 55 REF_CLK

                                                                         LOOP_FILTER                   SINGLE-ENDED SOURCE,                50
                                                                                                   58       DIFFERENTIAL INPUT
                                                                                                                                                        54 REF_CLK
                                                                                                                                             0.1F

                     DOUBLER ENABLE                                 PLL ENABLE                                                                                 0.1F
                            CFR3[19]                                  CFR3[18]                                                                                            55 REF_CLK

                       DOUBLER                                                                         SINGLE-ENDED SOURCE,              50
                     CLOCK EDGE                                                                             SINGLE-ENDED INPUT

                        CFR3[16]           ENABLE LOOP                          10836-028                                                             54 REF_CLK
                                                            FILTER                                                                                                                                                                                                                            10836-0290.1F
                                  2 1
                            1, 2, 4, 8 0  IN  PLL OUT              1  SYSCLK                           Figure 33. Direct Connection Diagram

                                               CHARGE               0
                                                 PUMP DIVIDE
                                                                                                       Phase-Locked Loop (PLL) Multiplier
                     2 INPUT DIVIDER
REF_CLK                   RESET CFR3[22]       27                                                      An internal phase-locked loop (PLL) provides the option to use
                 55                                        N                                           a reference clock frequency that is significantly lower than the
                                                                                                       system clock frequency. The PLL supports a wide range of
                 54  INPUT DIVIDER RATIO ICP CFR3[15:8]                                                programmable even frequency multiplication factors (20 to
REF_CLK              CFR3[21:20]                                                                       510) as well as a programmable charge pump current and
                                               CFR3[5:3]                                               external loop filter components (connected via the PLL
                                                                                                       LOOP_FILTER pin). These features add an extra layer of
                         Figure 32. REF_CLK Block Diagram                                              flexibility to the PLL, allowing optimization of phase noise
                                                                                                       performance and flexibility in frequency plan development. The
The PLL enable bit is used to choose between the PLL path or                                           PLL is also equipped with a PLL lock bit indicator (0x1B[24]).
the direct input path. When the direct input path is selected,
the REF_CLK/REF_CLK pins must be driven by an external                                                 The PLL output frequency range (fSYSCLK) is constrained to the
signal source (single-ended or differential). Input frequencies                                        range of 2.4 GHz  fSYSCLK  2.5 GHz by the internal VCO.
up to 3.5 GHz are supported.
                                                                                                       VCO Calibration
Direct Driven REF_CLK/REF_CLK
                                                                                                       When using the PLL to generate the system clock, VCO calibration
With a differential signal source, the REF_CLK/REF_CLK pins                                            is required to tune the VCO appropriately and achieve good
are driven with complementary signals and ac-coupled with 0.1 F                                       performance. When the reference input signal is stable, the
capacitors. With a single-ended signal source, either a single-                                        VCO cal enable bit in the CFR1 register, 0x00[24], must be
ended-to-differential conversion can be employed or the                                                asserted. Subsequent VCO calibrations require that the VCO
REF_CLK input can be driven single-ended directly. In either                                           calibration bit be cleared prior to initiating another VCO
case, 0.1 F capacitors are used to ac couple both                                                     calibration. VCO calibration must occur before DAC calibration
REF_CLK/ REF_CLK pins to avoid disturbing the internal dc                                              to ensure optimal performance and functionality.
bias voltage of ~1.35 V. See Figure 33 for more details.

The REF_CLK/REF_CLK input resistance is ~2.5 k differential
(~1.2 k single-ended). Most signal sources have relatively low
output impedances. The REF_CLK/REF_CLK input resistance

                                                                                Rev. C | Page 21 of 48
AD9914                                                                                                                      Data Sheet

PLL Charge Pump/Total Feedback Divider                                                                        CZ = 560pF (RECOMMENDED)

The charge pump current (ICP) value is automatically chosen via                     0.47F                   LOOP_FILTER
the VCO calibration process and N value (N = 10 to 255) stored                                   REF
in Feedback Divider N[7:0] in the CFR3 register (0x02[15:8]). N                                           58
values below 10 should be avoided.                                                             59
                                                                                                             RPZ (3.5k)
                                                                                       CP
                                                                                    50pF

Note that the total PLL multiplication value for the PLL is always                  REFCLK PLL
2N due to the fixed divide by 2 element in the feedback path.
This is shown in Figure 34. This fixed divide by 2 element forces           PLL IN
only even PLL multiplication.
                                                                                    PFD               CP      VCO           PLL OUT

                                                                                         N               2                            10836-030

To manually override the charge pump current value, the manual                      Figure 34. REF CLK PLL External Loop Filter
ICP selection bit in CFR3 (0x02[6]) must be set to Logic 1. This
provides the user with additional flexibility to optimize the PLL   PLL LOCK INDICATION
performance. Table 7 lists the bit settings vs. the nominal charge
pump current.                                                       When the PLL is in use, the PLL lock bit (0x1B[24])provides an
                                                                    active high indication that the PLL has locked to the REF CLK
Table 7. PLL Charge Pump Current                                    input signal.

ICP Bits (CFR3[5:3])  Charge Pump Current, ICP (A)                  OUTPUT SHIFT KEYING (OSK)

000                   125                                           The OSK function (see Figure 35) allows the user to control the
                                                                    output signal amplitude of the DDS. The amplitude data generated
001                   250                                           by the OSK block has priority over any other functional block
                                                                    that is programmed to deliver amplitude data to the DDS.
010                   375                                           Therefore, the OSK data source, when enabled, overrides all
                                                                    other amplitude data sources.
011                   500 (default)

100                   625

101                   750

110                   875

111                   1000                                          The operation of the OSK function is governed by two CFR1
                                                                    register bits, OSK enable (0x00[8]) and external OSK enable
Table 8. N divider vs. Charge Pump Current                          (0x00[9]), the external OSK pin, the profile pins, and the 12 bits
                                                                    of amplitude scale factor found in one of eight profile registers.
N Divider Range       Recommended Charge Pump                       The profile pins are used to select the profile register containing
                      Current, ICP (A)                              the desired amplitude scale factor.

10 to 15              125

16 to 23              250                                           The primary control for the OSK block is the OSK enable bit
                                                                    (0x00[8]). When the OSK function is disabled, the OSK input
24 to 35              375                                           controls and OSK pin are ignored.

36 to 43              500

44 to 55              625

56 to 63              750                                           The OSK pin functionality depends on the state of the external
                                                                    OSK enable bit and the OSK enable bit. When both bits are set
64 to 79              875                                           to Logic 1 and the OSK pin is Logic 0, the output amplitude is
                                                                    forced to 0; otherwise, if the OSK pin is Logic 1, the output
80 to 100             1000                                          amplitude is set by the amplitude scale factor value in one of
                                                                    eight profile registers depending on the profile pin selection.
PLL Loop Filter Components

The loop filter is mostly internal to the device, as shown in       PS0 PS1 PS2                               OSK
Figure 34. The recommended external capacitor value is 560 pF.
Because CP and RPZ are integrated, it is not recommended to           25 26 27                                  66
adjust the loop bandwidth via the external capacitor value. The
better option is to adjust the charge pump current even though                              OSK ENABLE
it is a coarse adjustment.
                                                                                                EXTERNAL
For example, suppose the PLL is manually programmed such                                    OSK ENABLE        OSK           12      TO DDS
that ICP = 375 A, KV = 60 MHz/V, and N = 25. This produces a                                                                     AMPLITUDE
loop bandwidth of approximately 250 kHz.                                            AMPLITUDE SCALE 12        CONTROLLER           CONTROL
                                                                                       FACTOR (1 OF 8                            PARAMETER

                                                                                    SELECTED PROFILE
                                                                                    REGISTERS [27:16])

                                                                                                                 DDS CLOCK                         10836-031

                                                                                    Figure 35. OSK Block Diagram

                                                    Rev. C | Page 22 of 48
Data Sheet                                                                                                                                                                       AD9914

DIGITAL RAMP GENERATOR (DRG)                                                                                       The output of the DRG is a 32-bit unsigned data bus that can be
                                                                                                                   routed to any one of the three DDS signal control parameters, as
DRG Overview                                                                                                       controlled by the two digital ramp destination bits in Control
                                                                                                                   Function Register 2 according to Table 9. The 32-bit output bus
To sweep phase, frequency, or amplitude from a defined start                                                       is MSB-aligned with the 32-bit frequency parameter, the 16-bit
point to a defined endpoint, a completely digital ramp generator                                                   phase parameter, or the 12-bit amplitude parameter, as defined
is included in the AD9914. The DRG makes use of eight control                                                      by the destination bits. When the destination is phase or amplitude,
register bits, three external pins, and five 32-bit registers (see                                                 the unused LSBs are ignored.
Figure 36).

                                                                 DRCTL                                             Table 9. Digital Ramp Destination
                                                                         DRHOLD
                                                                                DROVER                             Digital Ramp           DDS Signal
                                                                                                                   Destination Bits       Control
                                                                 63 64 65                                          (CFR2[21:20])          Parameter

                      DIGITAL RAMP ENABLE                                                                          00                     Frequency             Bits Assigned to
                                                             2                                                                                                  DDS Parameter
                                                                                                                   01                     Phase                 31:0
              DIGITAL RAMP DESTINATION                                                                                                                          31:18
                                                                                                                   1x1                    Amplitude             31:20
                                                             2
                  DIGITAL RAMP NO-DWELL                                                                            1 x = don't care.

                  LOAD LRR AT I/O_UPDATE                            DIGITAL             32                         The ramp characteristics of the DRG are fully programmable. This
                                                                      RAMP                                         includes the upper and lower ramp limits, and independent control
                                  CLEAR DIGITAL                                          TO DDS                    of the step size and step rate for both the positive and negative slope
                        RAMP ACCUMULATOR                         GENERATOR               SIGNAL                    characteristics of the ramp. A detailed block diagram of the DRG is
                                                                                         CONTROL                   shown in Figure 37.
                         AUTOCLEAR DIGITAL                                               PARAMETER
                        RAMP ACCUMULATOR                                                                           The direction of the ramping function is controlled by the
                                                                                                                   DRCTL pin. Logic 0 on this pin causes the DRG to ramp with a
                                                             32                                                    negative slope, whereas Logic 1 causes the DRG to ramp with a
DIGITAL RAMP LOWER LIMIT REGISTER                                                                                  positive slope.

                                                             32                                                    The DRG also supports a hold feature controlled via the DRHOLD
DIGITAL RAMP UPPER LIMIT REGISTER                                                                                  pin. When this pin is set to Logic 1, the DRG is stalled at its last
                                                                                                                   state; otherwise, the DRG operates normally. The DDS signal
RISING DIGITAL RAMP STEP   32                                                                                      control parameters that are not the destination of the DRG are
                                                                                                                   taken from the active profile.
SIZE REGISTER

FALLING DIGITAL RAMP STEP  32

SIZE REGISTER

                                                       32
DIGITAL RAMP RATE REGISTER

                                                                           DDS CLOCK    10836-032

                      Figure 36. Digital Ramp Block Diagram

The primary control for the DRG is the digital ramp enable bit
(0x01[19]). When disabled, the other DRG input controls are
ignored and the internal clocks are shut down to conserve power.

                                                                 32  0                                         DIGITAL RAMP ACCUMULATOR
                                                                                                               32
            DECREMENT STEP SIZE                                                         32
                                                                                                           32
                                                                 32  1
                                                                                        16
            INCREMENT STEP SIZE                                                                                                                     TO DDS
                                                                                              PRESET                                                SIGNAL
                                                                                             LOAD                                               32

                                                                                                          Q    DQ          LIMIT CONTROL            CONTROL
                                                                                              DIGITAL
                                                                                                                                                    PARAMETER
                                                                                                RAMP
                           DRCTL 63                                                             TIMER                  32       32

                                                                                                               R

                                                                 16                                                    UPPER    LOWER
                                                                                                                        LIMIT    LIMIT

            NEGATIVE SLOPE RATE                                      0

                                                                 16  1

            POSITIVE SLOPE RATE                                                                                                       NO-DWELL  2
                                                                                                                                      CONTROL         NO DWELL

                                                                                                                  ACCUMUL ATOR        CLEAR DIGITAL RAMP ACCUMULATOR
                                                                                                                        RESET
                                                                                                                                      AUTOCLEAR DIGITAL RAM.P ACC
                                                                                                                      CONTROL
                                                                                                                         LOGIC

LOAD LRR AT I/O_UPDATE                                              LOAD
                                                                 CONTROL

                                                                   LOGIC

                               DRHOLD 64                                                                                                                              10836-033
                           DDS CLOCK

                                                                                        Figure 37. Digital Ramp Generator Detail

                                                                                        Rev. C | Page 23 of 48
AD9914                                                                                                 Data Sheet

DRG Slope Control                                                       Note that the frequency units are the same as those used to
                                                                        represent fSYSCLK (MHz, for example). The amplitude units are
The core of the DRG is a 32-bit accumulator clocked by a                the same as those used to represent IFS, the full-scale output
programmable timer. The time base for the timer is the DDS              current of the DAC (mA, for example).
clock, which operates at 1/24 fSYSCLK. The timer establishes the
interval between successive updates of the accumulator. The             The phase and amplitude step size equations yield the average
positive (+t) and negative (-t) slope step intervals are                step size. Although the step size accumulates with 32-bit precision,
independently programmable as given by                                  the phase or amplitude destination exhibits only 16 bits or 12 bits,
                                                                        respectively. Therefore, at the destination, the actual phase or
+ t = 24P                                                               amplitude step is the accumulated 32-bit value truncated to
        f SYSCLK                                                        16 bits or 12 bits, respectively.

- t = 24N                                                               As described previously, the step interval is controlled by a
         f SYSCLK                                                       16-bit programmable timer. There are three events that can
                                                                        cause this timer to be reloaded prior to its expiration. One event
where P and N are the two 16-bit values stored in the 32-bit digital    occurs when the digital ramp enable bit transitions from cleared
ramp rate register and control the step interval. N defines the step    to set, followed by an I/O update. A second event is a change of
interval of the negative slope portion of the ramp. P defines the step  state in the DRCTL pin. The third event is enabled using the load
interval of the positive slope portion of the ramp.                     LRR at I/O update bit (0x00[15]).

The step size of the positive (STEPP) and negative (STEPN) slope        DRG Limit Control
portions of the ramp are 32-bit values programmed into the 32-bit
rising and falling digital ramp step size registers (0x06 and 0x07).    The ramp accumulator is followed by limit control logic that
Program each of the step sizes as an unsigned integer (the hardware     enforces an upper and lower boundary on the output of the
automatically interprets STEPN as a negative value). The                ramp generator. Under no circumstances does the output of the
relationship between the 32-bit step size values and actual units       DRG exceed the programmed limit values while the DRG is
of frequency, phase, or amplitude depend on the digital ramp            enabled. The limits are set through the 64-bit digital ramp limit
destination bits. Calculate the actual frequency, phase, or amplitude   register. Note that the upper limit value must be greater than the
step size by substituting STEPN or STEPP for M in the following         lower limit value to ensure normal operation.
equations as required:
                                                                        DRG Accumulator Clear
Frequency Step     =    M       fSYSCLK
                        2 32                                            The ramp accumulator can be cleared (that is, reset to 0) under
                                                                        program control. When the ramp accumulator is cleared, it forces
Phase  Step  =  M                                                       the DRG output to the lower limit programmed into the digital
                231                                                     ramp limit register.
                                         (radians)
                                                                        With the limit control block embedded in the feedback path of the
Phase Step   =  45M                                                     accumulator, resetting the accumulator is equivalent to presetting
                 229                                                    it to the lower limit value.
                                         (degrees)

Amplitude Step     =    M     IFS
                        2 32

                                         Rev. C | Page 24 of 48
Data Sheet                                                                                                             AD9914

                                   P DDS CLOCK CYCLES N DDS CLOCK CYCLES                            1 DDS CLOCK CYCLE

                                                                            NEGATIVE
                                                                            STEP SIZE

                                       POSITIVE

                                   +t  STEP SIZE                        t

                                                                                       UPPER LIMIT

DRG OUTPUT                             LOWER LIMIT
       DROVER

DIGITAL RAMP ENABLE                                                                        CLEAR
                        DRCTL                                                                       RELEASE

            DRHOLD                                                                                        AUTO
                                                                                                             CLEAR
          CLEAR DIGITAL
RAMP ACCUMULATOR                                                                                                                                                                                     10836-034

AUTOCLEAR DIGITAL
RAMP ACCUMULATOR

            I/O_UPDATE

                               12  3                                 4      56         78  9        11 13

                                                                                                    10 12

                                       Figure 38. Normal Ramp Generation

Normal Ramp Generation                                                      Event 4--DRCTL transitions to Logic 0 to initiate a negative
                                                                            slope at the DRG output. In this example, the DRCTL pin is
Normal ramp generation implies that both no-dwell bits are                  held long enough to cause the DRG to reach its programmed
cleared (see the No-Dwell Ramp Generation section for details).             lower limit. The DRG remains at the lower limit until DRCTL = 1,
In Figure 38, a sample ramp waveform is depicted with the                   or until the lower limit is reprogrammed to a lower value. In the
required control signals. The top trace is the DRG output. The              latter case, the DRG immediately resumes its previous negative
next trace down is the status of the DROVER output pin (assuming            slope profile.
that the DRG over output enable bit is set). The remaining traces
are control bits and control pins. The pertinent ramp parameters            Event 5--DRCTL transitions to Logic 1 for the second time,
are also identified (upper and lower limits plus step size and t            initiating a second positive slope.
for the positive and negative slopes). Along the bottom, circled
numbers identify specific events. These events are referred to by           Event 6--The positive slope profile is interrupted by DRHOLD
number (Event 1 and so on) in the following paragraphs.                     transitioning to Logic 1. This stalls the ramp accumulator and
                                                                            freezes the DRG output at its last value.
In this example, the positive and negative slopes of the ramp are
different to demonstrate the flexibility of the DRG. The parameters         Event 7--DRHOLD transitions to Logic 0, releasing the ramp
of both slopes can be programmed to make the positive and                   accumulator and reinstating the previous positive slope profile.
negative slopes the same.
                                                                            Event 8--The clear digital ramp accumulator bit is set, which
Event 1--The digital ramp enable bit is set, which has no effect            has no effect on the DRG because the bit is not effective until an
on the DRG output because the bit is not effective until an I/O             I/O update is issued.
update occurs.
                                                                            Event 9--An I/O update registers that the clear digital ramp
Event 2--An I/O update registers the digital ramp enable bit. If            accumulator bit is set, resetting the ramp accumulator and forcing
DRCTL = 1 is in effect (the gray portion of the DRCTL trace),               the DRG output to the programmed lower limit. The DRG output
the DRG output immediately begins a positive slope (the gray                remains at the lower limit until the clear condition is removed.
portion of the DRG output trace). Otherwise, if DRCTL = 0, the
DRG output is initialized to the lower limit.                               Event 10--The clear digital ramp accumulator bit is cleared,
                                                                            which has no effect on the DRG output because the bit is not
Event 3--DRCTL transitions to Logic 1 to initiate a positive                effective until an I/O update is issued.
slope at the DRG output. In this example, the DRCTL pin is
held long enough to cause the DRG to reach its programmed                   Event 11--An I/O update registers that the clear digital ramp
upper limit. The DRG remains at the upper limit until the ramp              accumulator bit is cleared, releasing the ramp accumulator; and
accumulator is cleared (DRCTL = 0) or the upper limit is                    the previous positive slope profile restarts.
reprogrammed to a higher value. In the latter case, the DRG
immediately resumes its previous positive slope profile.                    Event 12--The autoclear digital ramp accumulator bit is set,
                                                                            which has no effect on the DRG output because the bit is not
                                                                            effective until an I/O update is issued.

                                                    Rev. C | Page 25 of 48
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Event 13--An I/O update registers that the autoclear digital                                                       tion between the limits. Likewise, if the DRG output is in the
ramp accumulator bit is set, resetting the ramp accumulator.                                                       midst of a negative slope and the DRCTL pin transitions from
However, with an automatic clear, the ramp accumulator is held                                                     Logic 0 to Logic 1, the DRG immediately switches to the positive
in reset for only a single DDS clock cycle. This forces the DRG                                                    slope parameters and resumes oscillation between the limits.
output to the lower limit, but the ramp accumulator is immedi-
ately made available for normal operation. In this example, the                                                    When both no-dwell bits are set, the DROVER signal produces
DRCTL pin remains Logic 1; therefore, the DRG output restarts                                                      a positive pulse (two cycles of the DDS clock) each time the DRG
the previous positive ramp profile.                                                                                output reaches either of the programmed limits (assuming that
                                                                                                                   the DRG over output enable bit (0x01[13]) is set).
No-Dwell Ramp Generation
                                                                                                                   A no-dwell high DRG output waveform is shown in Figure 39.
The two no-dwell high and no-dwell low bits (0x01[18:17]) in                                                       The waveform diagram assumes that the digital ramp no-dwell
CFR2 add to the flexibility of the DRG capabilities. During normal                                                 high bit is set and has been registered by an I/O update. The
ramp generation, when the DRG output reaches the programmed                                                        status of the DROVER pin is also shown with the assumption
upper or lower limit, it simply remains at the limit until the                                                     that the DRG over output enable bit has been set.
operating parameters dictate otherwise. However, during no-dwell
operation, the DRG output does not necessarily remain at the limit.                                                The circled numbers in Figure 39 indicate specific events, which
For example, if the digital ramp no-dwell high bit is set when the                                                 are explained as follows:
DRG reaches the upper limit, it automatically (and immediately)
snaps to the lower limit (that is, it does not ramp back to the lower                                              Event 1--Indicates the instant that an I/O update registers that the
limit; it jumps to the lower limit). Likewise, when the digital ramp                                               digital ramp enable bit is set.
no-dwell low bit is set, and the DRG reaches the lower limit, it
automatically (and immediately) snaps to the upper limit.                                                          Event 2--DRCTL transitions to Logic 1, initiating a positive
                                                                                                                   slope at the DRG output.
During no-dwell operation, the DRCTL pin is monitored for state
transitions only; that is, the static logic level is immaterial.                                                   Event 3--DRCTL transitions to Logic 0, which has no effect on
                                                                                                                   the DRG output.
During no-dwell high operation, a positive transition of the
DRCTL pin initiates a positive slope ramp, which continues                                                         Event 4--Because the digital ramp no-dwell high bit is set, the
uninterrupted (regardless of any further activity on the DRCTL                                                     moment that the DRG output reaches the upper limit, it imme-
pin) until the upper limit is reached.                                                                             diately switches to the lower limit, where it remains until the
                                                                                                                   next Logic 0 to Logic 1 transition of DRCTL.
During no-dwell low operation, a negative transition of the DRCTL
pin initiates a negative slope ramp, which continues uninterrupted                                                 Event 5--DRCTL transitions from Logic 0 to Logic 1, which
(regardless of any further activity on the DRCTL pin) until the                                                    restarts a positive slope ramp.
lower limit is reached.
                                                                                                                   Event 6 and Event 7--DRCTL transitions are ignored until the
Setting both no-dwell bits invokes a continuous ramping mode                                                       DRG output reaches the programmed upper limit.
of operation; that is, the DRG output automatically oscillates
between the two limits using the programmed slope parameters.                                                      Event 8--Because the digital ramp no-dwell high bit is set, the
Furthermore, the function of the DRCTL pin is slightly different.                                                  moment that the DRG output reaches the upper limit, it immedi-
Instead of controlling the initiation of the ramp sequence, it                                                     ately switches to the lower limit, where it remains until the next
only serves to change the direction of the ramp; that is, if the                                                   Logic 0 to Logic 1 transition of DRCTL.
DRG output is in the midst of a positive slope and the DRCTL
pin transitions from Logic 1 to Logic 0, the DRG immediately                                                       Operation with the digital ramp no-dwell low bit set (instead of
switches to the negative slope parameters and resumes oscilla-                                                     the digital ramp no-dwell high bit) is similar, except that the DRG
                                                                                                                   output ramps in the negative direction on a Logic 1 to Logic 0
                                                                                            P DDS CLOCK CYCLES     transition of DRCTL and jumps to the upper limit upon
                                                                                                                   reaching the lower limit.

                                            POSITIVE

                                            STEP SIZE

                           +t                                                                                         UPPER LIMIT

        DRG OUTPUT             LOWER LIMIT
               DROVER

        DRCTL

                       12      3                                                                                4  5  6            7  8  10836-035

                           Figure 39. No-Dwell High Ramp Generation

                               Rev. C | Page 26 of 48
Data Sheet                                                                                              AD9914

DROVER Pin                                                           POWER-DOWN CONTROL

The DROVER pin provides an external signal to indicate the status    The AD9914 offers the ability to independently power down
of the DRG. Specifically, when the DRG output is at either of        three specific sections of the device. Power-down functionality
the programmed limits, the DROVER pin is Logic 1; otherwise,         applies to the following:
it is Logic 0. In the special case of both no-dwell bits set, the
DROVER pin pulses positive for two DDS clock cycles each             Digital core
time the DRG output reaches either of the programmed limits.          DAC
                                                                      Input REF CLK clock circuitry
Frequency Jumping Capability in DRG Mode
                                                                     A power-down of the digital core disables the ability to update
Another feature of the AD9914 allows the user to skip a predefined   the serial/parallel I/O port. However, the digital power-down
range of frequencies during a normal sweep. The frequency jump       bit (0x00[7]) can still be cleared to prevent the possibility of a
enable bit in CFR2 (0x01[14]) enables this functionality. When       nonrecoverable state.
this bit is set, the sweeping logic monitors the instantaneous
frequency. When it reaches the frequency point defined in the        Software power-down is controlled via three independent
lower frequency jump register (0x09) on the next accumulation        power-down bits in CFR1. Software control requires that the
cycle, instead of accumulating a delta tuning word as in normal      EXT_PWR_DWN pin be forced to a Logic 0 state. In this case,
sweeping, it skips directly to the frequency value set in the upper  setting the desired power-down bits (0x00[7:5]) via the serial
frequency jump register (0x0A), and vice versa. Figure 40 shows      I/O port powers down the associated functional block, whereas
how this feature works.                                              clearing the bits restores the function.

A second frequency jump can also be allowed if the frequency         Alternatively, all three functions can be simultaneously powered
jump registers are reprogrammed before the sweeping is complete.     down via external hardware control through the EXT_PWR_DWN
                                                                     pin. When this pin is forced to Logic 1, all four circuit blocks are
The following rules apply when this feature is enabled.              powered down regardless of the state of the power-down bits;
                                                                     that is, the independent power-down bits in CFR1 are ignored
The frequency jump values must lie between the lower               and overridden when EXT_PWR_DWN is Logic 1.
     limit and upper limit of the frequency sweep range.
                                                                     Based on the state of the external power-down control bit, the
The lower frequency jump register value must be lower              EXT_PWR_DWN pin produces either a full power-down or a
     than that of the upper frequency jump register value.           fast recovery power-down. The fast recovery power-down mode
                                                                     maintains power to the DAC bias circuitry and the PLL, VCO,
FREQUENCY                                                            and input clock circuitry. Although the fast recovery power-down
UPPER LIMIT                                                          does not conserve as much power as the full power-down, it allows
                                                                     the device to awaken very quickly from the power-down state.
0x09
0x0A

LOWER LIMIT                                 10836-036

                                       t
             Figure 40. Frequency vs. Time

                                            Rev. C | Page 27 of 48
AD9914                                                                                                               Data Sheet

PROGRAMMING AND FUNCTION PINS                                          to F3) determines how the 32-bit parallel port is configured.
                                                                       Pin 28 to Pin 31 are the function pins. Refer to Table 10 for
The AD9914 is equipped with a 32-bit parallel port. The 32-bit         possible configurations.
port is for programming the internal registers of the device in
either serial mode or parallel mode as well as allowing for direct     Note that the OSK enable bit, CFR1[8], must be set to enable
modulation control of frequency (FTW), phase (POW), and                amplitude control, as shown in Table 10.
amplitude (AMP). The state of the external function pins (F0

Table 10. Parallel Port Configurations

Function Pins,                                                                  32-Bit Parallel Port Pin Assignment

F[3:0]1         Mode Description                        Bits[31:24] 2  Bits[23:16]3 Bits[15:8]4 Bits[7:0]5

0000            Parallel programming mode               Data[15:8]     Data[7:0]  Address[7:0]  Used to control writes, reads, and
                                                        (optional)                              8-bit or 16-bit data-word. See the
                                                                                                Parallel Programming section for
                                                                                                details.

0001            Serial programming mode                 Not used       Not used   Not used      Used to control SCLK, SDIO,
                                                                                                SDO, CS, and SYNCIO. See the

                                                                                                Serial Programming section for
                                                                                                details.

0010            Full 32 bits of direct frequency        FTW[31:24]     FTW[23:16] FTW[15:8] FTW[7:0]
                tuning word control. MSB and LSB
0011            aligned to parallel port pins           FTW[15:8]      FTW[7:0]   FTW[31:24] FTW[23:16]

0100            Full 32 bits of direct frequency        POW[15:8]      POW[7:0] AMP[11:8] AMP[7:0]
                tuning word control with different
0101            parallel port pin assignments           AMP[11:8]      AMP[7:0]   POW[15:8] POW[7:0]

0110            Full 16 bits of direct phase offset     FTW[31:24]     FTW[23:16] FTW[15:8]     AMP[15:8]
0111            control and full 12 bits of direct      FTW[31:24]                              POW[15:8]
1000            amplitude control                       FTW[31:24]     FTW[23:16] FTW[15:8]     AMP[7:0]
1001                                                    FTW[31:24]                              POW[7:0]
1010            Full 12 bits of direct amplitude        FTW[23:16]     FTW[23:16] FTW[15:8]     AMP[15:8]
1011            control and full 16 bits of direct      FTW[23:16]                              POW[15:8]
1100            phase offset control                    FTW[23:16]     FTW[23:16] FTW[15:8]     AMP[7:0]
1101                                                    FTW[23:16]                              POW[7:0]
1110            24 bits of partial FTW control and      Not used       FTW[15:8] FTW[7:0]       Not used
1111            8 bits of partial amplitude control     Not used                                Not used
                                                                       FTW[15:8] FTW[7:0]
                24 bits of partial FTW control and
                8 bits of partial phase offset control                 FTW[15:8] FTW[7:0]

                24 bits of partial FTW control and                     FTW[15:8] FTW[7:0]
                8 bits of partial amplitude control

                24 bits of partial FTW control and
                8 bits of partial phase offset control

                24 bits of partial FTW control and
                8 bits of partial amplitude control

                24 bits of partial FTW control and
                8 bits of partial phase offset control

                24 bits of partial FTW control and
                8 bits of partial amplitude control

                24 bits of partial FTW control and
                8 bits of partial phase offset control

                                                                       Not used   Not used
                                                                       Not used   Not used

1 Pin 31 to Pin 28.
2 Pin 68 to Pin 72, Pin 75 to 77.
3 Pin 78 to Pin 81, Pin 87, Pin 88, Pin 1, Pin 2.
4 Pin 3 to Pin 5, Pin 8 to Pin 12.
5 Pin 13 to Pin 15, Pin 18 to Pin 22.

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Data Sheet                                                                                                                                    AD9914

                         4  F[3:0]
FUNCTION
                                                                               DECODE
    PINS

                                                                               DIRECT MODES                              32                          DDS
                                                                                                                                              FREQUENCY
PARALLEL   32               BITS[31:0]                                                 32           32   ROUTING         16  FTW              PHASE
                                                                                            DQ             LOGIC         12  POW              AMPLITUDE
PORT PINS                                                                                                                    AMP
                                                                                                                                                    SYSTEM
                                                                               SYNC_CLK CK                                                          CLOCK

                                                                           32  PARALLEL MODE                                      OSK ENABLE
                                                                                                                             PROGRAMMING
           FUNCTION PINS AND DIRECT MODE                                        27 8 BITS[31:24]
              BITS[31:0] VS. FTW, POW, AMP                                                8 BITS[23:16]                         REGISTERS
                                                                                          8 BITS[15:8]
F[3:0] BITS[31:24] BITS[23:16] BITS[15:8] BITS[7:0]                                                          PARALLEL          IO_UPDATE
                                                                                                             CONTROL
0000                        PARALLEL MODE
                                                                                                         D[15:8]
0001                        SERIAL MODE                                                                  D[7:0]
                                                                                                         A[7:0]
                                  DIRECT MODE
0010 FTW[31:24] FTW[23:16] FTW[15:8]           FTW[7:0]                                     BIT 2
                                                                                            BIT 1
0011 FTW[15:8] FTW[7:0] FTW[31:24] FTW[23:16]                                               BIT 0        WR
                                                                                                         RD
0100 POW[15:8] POW[7:0] AMP[11:8] AMP[7:0]                                                               16 BITS/8 BITS

0101 AMP[11:8] AMP[7:0] POW[15:8] POW[7:0]

0110 FTW[31:24] FTW[23:16] FTW[15:8] AMP[15:8]

0111 FTW[31:24] FTW[23:16] FTW[15:8] POW[15:8]                                 SERIAL MODE                SERIAL
1000 FTW[31:24] FTW[23:16] FTW[15:8] AMP[7:0]                                         5                  CONTROL
1001 FTW[31:24] FTW[23:16] FTW[15:8] POW[7:0]
1010 FTW[23:16] FTW[15:8] FTW[7:0] AMP[15:8]                                                BIT 4        SYNCIO
1011 FTW[23:16] FTW[15:8] FTW[7:0] POW[15:8]                                                BIT 3        SDO
1100 FTW[23:16] FTW[15:8] FTW[7:0] AMP[7:0]                                                 BIT 2        SDIO
1101 FTW[23:16] FTW[15:8] FTW[7:0] POW[7:0]                                                 BIT 1        SCLK
                                                                                            BIT 0        CS

NOTES                                                                                                                                                       10836-046
1. AMP[11:0] CONTROLS AMPLITUDE. AMP[15:12] UNUSED.

                                                                               Figure 41. Parallel Port Block Diagram

The 32-pin parallel port of the AD9914 works in conjunction                                              allows the user to write to the device registers at rates of up to
with an independent set of four function pins that control the                                           200 MBps using 16-bit data (or 100 MBps using 8-bit data).
functionality of the parallel port. The 32 pins of the parallel port
constitute a 32-bit word designated by Bits[31:0] (31 indicating                                         The serial mode is in effect when the logic levels applied to the
the most significant bit (MSB) and 0 indicating the least significant                                    function pins are F[3:0] = 0001. This allows the parallel port to
bit (LSB)), with the four function pins designated as F[3:0]. The                                        function as a serial interface providing access to all of the device
relationship between the function pins, the 32-pin parallel port,                                        programming registers. In this mode, only five pins of the 32-pin
the internal programming registers, and the DDS control                                                  parallel port are functional (Bits[4:0]). These pins provide chip
parameters (frequency, phase, and amplitude) is illustrated in                                           select (CS), serial clock (SCLK), and I/O synchronization
Figure 41. Note that the parallel port operates in three different                                       (SYNCIO) functionality for the serial interface, as well as two
modes as defined by the function pins.                                                                   serial data lines (SDO and SDIO). The serial mode supports
                                                                                                         data rates of up to 80 Mbps.
The parallel mode is in effect when the logic levels applied to
the function pins are F[3:0] = 0000. This allows the parallel port                                       When the logic levels applied to the function pins are F[3:0] =
to function as a parallel interface providing access to all of the                                       0010 to 1101 (note that 1110 and 1111 are unused), the parallel
device programming registers. In parallel mode, the 32-pin port                                          port functions as a high speed interface with direct access to the
(Bits[31:0]) is subdivided into three groups with Bits[31:16]                                            32-bit frequency, 16-bit phase, and 12-bit amplitude parameters
constituting 16 data bits, Bits[15:8] constituting eight address                                         of the DDS core. The table in Figure 41 shows the segmentation
bits, and Bits[2:0] constituting three control bits. The address                                         of the 32-pin parallel port by identifying Bits[31:0] with the
bits target a specific device register, whereas the data bits                                            frequency (FTW[31:0]), phase (POW[15:0]), and amplitude
constitute the register content. The control bits establish read or                                      (AMP[15:0]) parameters of the DDS. Note, however, that
write functionality as well as set the width of the data bus. That                                       although AMP[15:0] indicate 16-bit resolution, the actual
is, the user can select whether the data bus spans 16 bits                                               amplitude resolution is 12 bits. Therefore, only AMP[11:0]
(Bits[31:16]) or eight bits (Bits[23:16]). The parallel mode                                             provide amplitude control (that is, AMP[15:12] are not used).

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AD9914                                                                                              Data Sheet

Furthermore, to make use of amplitude control, the user must         to Logic 1, the parallel port operates without the need for an
be sure to program the OSK enable bit in the CFR1 register           I/O update. When this bit is Logic 0, however, the device
(0x00[8]) to Logic 1.                                                delivers the parallel port data to the appropriate registers (FTW,
                                                                     POW, AMP), but not to the DDS core. Data does not transfer to
The combination of the F[3:0] pins and Bits[31:0] provides the       the DDS core until the user asserts the IO_UPDATE pin.
AD9914 with unprecedented modulation capability by allowing
the user direct control of the DDS parameters (frequency, phase,     For example, suppose that an application requires frequency and
amplitude, or various combinations thereof). Furthermore, the        amplitude modulation with full 32-bit frequency resolution and
parallel port operates at a sample rate equal to 1/24 of the system  full 12-bit amplitude resolution. Note that none of the F[3:0]
sample clock. This allows for updates of the DDS parameters at       pin combinations supports such modulation capability directly.
rates of up to 145 MSPS (assuming a 3.5 GHz system clock)            To circumvent this problem, set the parallel port streaming
allowing the AD9914 to accommodate applications with                 enable bit (0x00[17]) to Logic 0. This allows for the use of two
wideband modulation requirements.                                    direct mode cycles of the 32-pin parallel port, each with a
                                                                     different function pin setting, without affecting the DDS core
Be aware that the frequency, phase, and amplitude changes applied    until assertion of the IO_UPDATE pin. That is, during the first
at the parallel port travel to the DDS core over different paths,    direct mode cycle, set the function pins to F[3:0] = 0010, which
experiencing different propagation times (latency). Therefore,       routes all 32 bits to the FTW register (frequency). On the next
modulating more than one DDS parameter necessitates setting          direct mode cycle, set the function pins to F[3:0] = 0100, which
the device's matched latency enable bit in the CFR2 register         provides full 12-bit access to the AMP register (amplitude). Be
(0x01[15]), which equalizes the latency of each DDS parameter        aware, however, this also provides access to the POW register
as it propagates from the parallel port to the DDS core. Note        (phase); therefore, be sure keep the phase bits static. Next, toggle
that high speed modulation requires a DAC reconstruction             the IO_UPDATE pin, which synchronously transfers the new
filter with sufficient bandwidth to accommodate the                  frequency and phase values from the FTW and POW registers
instantaneous time domain transitions.                               to the DDS core. This mode of operation reduces the overall
                                                                     modulation rate by a factor of three because it requires two
Because direct access to the DDS parameters occurs via the           separate operations on the parallel port followed by an
FTW, POW, and AMP registers, the IO_UPDATE pin (see                  IO_UPDATE. However, this still allows for modulation
Figure 41) adds another layer of flexibility. To accommodate         sample rates as high as ~49 MSPS.
this functionality, the AD9914 provides a register control bit,
parallel port streaming enable (0x00[17]). When this bit is set

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Data Sheet                                                                                                        AD9914

SERIAL PROGRAMMING                                                      After a write cycle, the programmed data resides in the serial
                                                                        port buffer and is inactive. I/O_UPDATE transfers data from
To enable SPI operations, set Pin 28 (F0) to logic high and Pin 29      the serial port buffer to active registers. The I/O update can be
to Pin 31 (F1 to F3) to logic low. To program the AD9914 with a         sent either after each communication cycle or when all serial
parallel interface, see the Parallel Programming section.               operations are complete. In addition, a change in profile pins
                                                                        can initiate an I/O update.
CONTROL INTERFACE--SERIAL I/O
                                                                        For a read cycle, Phase 2 is the same as the write cycle with the
The AD9914 serial port is a flexible, synchronous serial commu-         following differences: data is read from the active registers, not
nications port allowing easy interface to many industry-standard        the serial port buffer, and data is driven out on the falling edge
microcontrollers and microprocessors. The serial I/O is compatible      of SCLK.
with most synchronous transfer formats.
                                                                        Note that, to read back any profile register (0x0B to 0x1A), the
The interface allows read/write access to all registers that configure  three external profile pins must be used. For example, if the
the AD9914. MSB-first or LSB-first transfer formats are supported.      profile register is Profile 5 (0x15), the PS[0:2] pins must equal
In addition, the serial interface port can be configured as a single    101.This is not required to write to the profile registers.
pin input/output (SDIO) allowing a 2-wire interface, or it can be
configured as two unidirectional pins for input/output (SDIO            INSTRUCTION BYTE
and SDO), enabling a 3-wire interface. Two optional pins
(I/O_SYNC and CS) enable greater flexibility for designing              The instruction byte contains the following information as
systems with the AD9914.                                                shown in the instruction byte information bit map.

Table 11. Serial I/O Pin Description

Pin No. Mnemonic  Serial I/O Description                                Instruction Byte Information Bit Map

18  D4/SYNCIO     SYNCIO                                                MSB                                                         LSB

19  D3/SDO        SDO                                                   I7   I6  I5  I4   I3                  I2  I1                I0

20  D2/SDIO/WR    SDIO                                                  R/W X    A5 A4 A3 A2 A1 A0

21  D1/SCLK/RD    SCLK

22  D0/CS/PWD     CS--chip select                                       R/W--Bit 7 of the instruction byte determines whether a read
                                                                        or write data transfer occurs after the instruction byte write.
GENERAL SERIAL I/O OPERATION                                            Logic 1 indicates a read operation. Logic 0 indicates a write
                                                                        operation.
There are two phases to a serial communications cycle. The first
is the instruction phase to write the instruction byte into the         X--Bit 6 of the instruction byte is don't care.
AD9914. The instruction byte contains the address of the register
to be accessed and defines whether the upcoming data transfer           A5, A4, A3, A2, A1, A0--Bit 5, Bit 4, Bit 3, Bit 2, Bit 1, and Bit 0
is a write or read operation.                                           of the instruction byte determine which register is accessed
                                                                        during the data transfer portion of the communications cycle.
For a write cycle, Phase 2 represents the data transfer between
the serial port controller to the serial port buffer. The number        SERIAL I/O PORT PIN DESCRIPTIONS
of bytes transferred is a function of the register being accessed.      SCLK--Serial Clock
For example, when accessing Control Function Register 2
(Address 0x01), Phase 2 requires that four bytes be transferred.        The serial clock pin is used to synchronize data to and from the
Each bit of data is registered on each corresponding rising edge        AD9914 and to run the internal state machines.
of SCLK. The serial port controller expects that all bytes of the
register be accessed; otherwise, the serial port controller is put      CS--Chip Select Bar
out of sequence for the next communication cycle. However,
one way to write fewer bytes than required is to use the SYNCIO         CS is an active low input that allows more than one device on
pin feature. The SYNCIO pin function can be used to abort an            the same serial communications line. The SDO and SDIO pins
I/O operation and reset the pointer of the serial port controller.      go to a high impedance state when this input is high. If driven
After a SYNCIO, the next byte is the instruction byte. Note that        high during any communications cycle, that cycle is suspended
every completed byte written prior to a SYNCIO is preserved in          until CS is reactivated low. Chip select (CS) can be tied low in
the serial port buffer. Partial bytes written are not preserved. At     systems that maintain control of SCLK.
the completion of any communication cycle, the AD9914 serial
port controller expects the next eight rising SCLK edges to be          SDIO--Serial Data Input/Output
the instruction byte for the next communication cycle.
                                                                        Data is always written into the AD9914 on this pin. However,
                                                                        this pin can be used as a bidirectional data line. Bit 1 of CFR1
                                                                        (0x00) controls the configuration of this pin. The default is
                                                                        Logic 0, which configures the SDIO pin as bidirectional.

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AD9914                                                                                                     Data Sheet

SDO--Serial Data Out                                                        SERIAL I/O TIMING DIAGRAMS

Data is read from this pin for protocols that use separate lines            Figure 42 through Figure 45 provide basic examples of the timing
for transmitting and receiving data. When the AD9914 operates               relationships between the various control signals of the serial
in single bidirectional I/O mode, this pin does not output data             I/O port. Most of the bits in the register map are not transferred
and is set to a high impedance state.                                       to their internal destinations until assertion of an I/O update,
                                                                            which is not included in the timing diagrams that follow.
SYNCIO--Input/Output Reset
                                                                            Note that the SCLK stall condition between the instruction byte
SYNCIO synchronizes the I/O port state machines without                     cycle and data transfer cycle in Figure 42 to Figure 45 is not
affecting the contents of the addressable registers. An active              required.
high input on the SYNCIO pin causes the current communication
cycle to abort. After SYNCIO returns low (Logic 0), another                 MSB/LSB TRANSFERS
communication cycle can begin, starting with the instruction
byte write.                                                                 The AD9914 serial port can support both most significant bit
                                                                            (MSB) first or least significant bit (LSB) first data formats. This
I/O_UPDATE--Input/Output Update                                             functionality is controlled by Bit 0 in CFR1 (0x00). The default
                                                                            format is MSB first. If LSB first is active, all data, including the
The I/O update initiates the transfer of written data from the              instruction byte, must follow LSB-first convention. Note that the
serial or parallel I/O port buffer to active registers. I/O_UPDATE          highest number found in the bit range column for each register is
is active on the rising edge, and its pulse width must be greater           the MSB, and the lowest number is the LSB for that register.
than one SYNC_CLK period.

                                    INSTRUCTION CYCLE                           DATA TRANSFER CYCLE
CS

SCLK

SDIO   I7      I6      I5      I4      I3      I2      I1           I0      D7 D6 D5 D4 D3 D2 D1 D0              10836-037

                                   Figure 42. Serial Port Write Timing, Clock Stall Low

                       INSTRUCTION CYCLE                                        DATA TRANSFER CYCLE

CS

SCLK

SDIO   I7      I6      I5      I4      I3      I2      I1           I0          DON'T CARE

SDO                                                                         DO7 DO6 DO5 DO4 DO3 DO2 DO1  DO0     10836-038

                               Figure 43. 3-Wire Serial Port Read Timing, Clock Stall Low

                       INSTRUCTION CYCLE                                        DATA TRANSFER CYCLE

CS

SCLK

SDIO       I7 I6 I5 I4 I3 I2 I1 I0                                          D7  D6 D5 D4 D3 D2 D1        D0      10836-039
   CS
                                   Figure 44. Serial Port Write Timing, Clock Stall High

                       INSTRUCTION CYCLE                                        DATA TRANSFER CYCLE

SCLK       I7      I6      I5      I4      I3      I2      I1           I0      DO7 DO6 DO5 DO4 DO3 DO2 DO1 DO0  10836-040
SDIO

                               Figure 45. 2-Wire Serial Port Read Timing, Clock Stall High

                                                       Rev. C | Page 32 of 48
Data Sheet                                                                                                                            AD9914

PARALLEL PROGRAMMING (8-/16-BIT)                                       Table 12. Parallel Port Read Timing (See Figure 46)

The state of the external function pins (F0 to F3) determine the       Parameter Value Unit Test Conditions/Comments
type of interface used by the AD9914. Pin 28 to Pin 31 are
dedicated function pins. To enable the parallel mode interface         tADV                                   92   ns max Address to data valid time
set Pin 28 to Pin 31 to logic low.
                                                                       tAHD                                   0    ns min Address hold time to RD signal
Parallel programming consists of eight address lines and either
eight or 16 bidirectional data lines for read/write operations.                                                        inactive
The logic state on Pin 22 determines the width of the data lines
used. A logic low on Pin 22 sets the data width to eight bits, and     tRDLOV                                 69   ns max RD low to output valid
logic high sets the data width to 16 bits. In addition, parallel
mode has dedicated write/read control inputs. If 16-bit mode is        tRDHOZ                                 50   ns max RD high to data three-state
used, the upper byte, Bits[15:8], goes to the addressed register
and the lower byte, Bits[7:0], goes to the adjacent lower address.     tRDLOW                                 69   ns max RD signal minimum low time

Parallel I/O operation allows write access to each byte of any         tRDHIGH                                50   ns max RD signal minimum high time
register in a single I/O operation. Readback capability for each
register is included to ease designing with the AD9914.                Table 13. Parallel Port Write Timing (See Figure 47)

                                                                       Parameter Value Unit Test Conditions / Comments

                                                                       tASU                                   1    ns  Address setup time to WR

                                                                                                                       signal active

                                                                       tDSU                                   3.8  ns  Data setup time to WR signal

                                                                                                                       active

                                                                       tAHD                                   0    ns  Address hold time to WR signal

                                                                                                                       inactive

                                                                       tDHD                                   0    ns  Data hold time to WR signal

                                                                                                                       inactive

                                                                       tWRLOW                                 2.1  ns  WR signal minimum low time

                                                                       tWRHIGH                                3.8  ns  WR signal minimum high time

                                                                       tWR                                    10.5 ns  Minimum write time

     A[7:0]  A1                                       A2                                                               A3
D[7:0] OR                                                                                                              D3
             D1                                                    D2
   D[15:0]                                                                                                             A3
         RD                     tRDHIGH               tRDLOW                                                                   D3

     A[7:0]        tRDHOZ                                            tRDLOV                                                                            10836-041
D[7:0] OR        tAHD
                                                      tADV
    D[15:0]                                                     Figure 46. Parallel Port Read Timing Diagram
         WR
             A1                                       tWR
                               D1
                                                                     A2
                                                                                        D2

                                                tASU  tDSU                                  tAHD
                                   tWRHIGH
                                                      tWRLOW                                      tDHD                                                 10836-042

                                                      Figure 47. Parallel Port Write Timing Diagram

                                                      Rev. C | Page 33 of 48
AD9914                                                                                                                     Data Sheet

REGISTER MAP AND BIT DESCRIPTIONS

Table 14. Register Map

Register        Bit Range  Bit 7     Bit 6       Bit 5      Bit 4          Bit 3             Bit 2          Bit 1          Bit 0       Default
Name (Serial    (Parallel  (MSB)     DAC                    Open           External          Open                          (LSB)       Value
Address)        Address)   Digital   power-      REF CLK                   power-down                       SDIO input                 (Hex) 1
                           power-    down        input      Clear digital  control           Open           only           LSB first   0x08
CFR1--          [7:0]      down                  power-     ramp                                                           mode
   Control      (0x00)     Load LRR  Autoclear   down       accumulator    Clear phase                                                 0x00
   Function                at I/O    digital                               accumulator                      External       OSK
   Register 1   [15:8]     update    ramp        Autoclear                                                                             0x01
   (0x00)       (0x01)               accumu-     phase
                           Matched   lator       accumu-                                                                               0x00
                           latency               lator                                                      OSK enable enable          0x00
                           enable    Frequency                                                                                         0x09
                [23:16]    Profile   jump                   Open                                            Parallel port  Enable
                (0x02)     mode      enable                                                                 streaming      sine        0x00
                           enable    Parallel                                                               enable         output
                [31:24]              data port                                                                                         0x00
                (0x03)     Open      enable                       Open                                                     VCO cal     0x1C
                [7:0]                                                                                                      enable
                (0x04)     Open      Manual ICP                                                                                        0x19
CFR2--          [15:8]               selection                             Open                                                        0x00
   Control      (0x05)
   Function                          Input       DRG over   Open           SYNC_CLK          SYNC_CLK       Reserved       Open        0x00
   Register 2   [23:16]              divider     output                    enable            invert                                    0x20
   (0x01)       (0x06)               reset       enable                                                                                0x21
                                                                           Digital ramp      Digital                                   0x05
CFR3--          [31:24]                          Digital ramp destination  enable            ramp no-       Digital        Program     0x00
   Control      (0x07)                                                                       dwell high     ramp no-       modulus
   Function     [7:0]                                                                                       dwell low      enable      0x00
   Register 3   (0x08)                                                                                                                 0x00
   (0x02)                                                                  Open                                                        0x00
                [15:8]                                                                                                                 0x00
CFR4--          (0x09)                                      ICP[2:0]                         Lock           Minimum LDW[1:0]
   Control      [23:16]                                     Feedback Divider N[7:0]          detect
   Function     (0x0A)                                                                       enable
   Register 4
   (0x03)       [31:24]                          Input divider[1:0]        Doubler           PLL enable     PLL ref        Doubler
                (0x0B)                                                     enable                           disable        clock edge
                [7:0]
                (0x0C)                                                     Open
                [15:8]
                (0x0D)                           Requires register default value settings (0x20)
                [23:16]
                (0x0E)                           Requires register default value settings (0x21)
                [31:24]
                (0x0F)                           Requires register default value settings (0x05)

                                                 Open                                            Auxiliary  DAC CAL        DAC CAL
                                                                                                 divider    clock          enable 2
                                                                                                 power-     power-
                                                                                                 down       down

Digital Ramp    [7:0]                                       Digital ramp lower limit[7:0]
   Lower Limit  (0x10)
   Register                                                 Digital ramp lower limit[15:8]
   (0x04)       [15:8]
                (0x11)
                                                            Digital ramp lower limit[23:16]
                [23:16]
                (0x12)                                      Digital ramp lower limit[31:24]

                [31:24]
                (0x13)

                                                            Rev. C | Page 34 of 48
Data Sheet                                                                                                      AD9914

Register         Bit Range  Bit 7  Bit 6  Bit 5  Bit 4  Bit 3                     Bit 2           Bit 1  Bit 0  Default
Name (Serial     (Parallel  (MSB)                                                                        (LSB)  Value
Address)         Address)                                                                                       (Hex) 1
Digital Ramp                                     Digital ramp upper limit[7:0]                                  0x00
                 [7:0]                                                                                          0x00
   Upper         (0x14)                          Digital ramp upper limit[15:8]                                 0x00
   Limit                                                                                                        0x00
   Register      [15:8]                          Digital ramp upper limit[23:16]                                N/A
   (0x05)        (0x15)                                                                                         N/A
                                                 Digital ramp upper limit[31:24]                                N/A
Rising Digital   [23:16]                                                                                        N/A
   Ramp Step     (0x16)                          Rising digital ramp increment step size[7:0]                   N/A
   Size                                                                                                         N/A
   Register      [31:24]                         Rising digital ramp increment step size[15:8]                  N/A
   (0x06)        (0x17)                                                                                         N/A
                                                 Rising digital ramp increment step size[23:16]                 N/A
Falling Digital  [7:0]                                                                                          N/A
   Ramp Step     (0x18)                          Rising digital ramp increment step size[31:24]                 N/A
   Size                                                                                                         N/A
   Register      [15:8]                          Falling digital ramp decrement step size[7:0]                  0x00
   (0x07)        (0x19)                                                                                         0x00
                                                 Falling digital ramp decrement step size[15:8]                 0x00
Digital Ramp     [23:16]                                                                                        0x00
   Rate          (0x1A)                          Falling digital ramp decrement step size[23:16]                0x00
   Register                                                                                                     0x00
   (0x08)        [31:24]                         Falling digital ramp decrement step size[31:24]                0x00
                 (0x1B)                                                                                         0x00
Lower                                            Digital ramp positive slope rate[7:0]                          0x00
   Frequency     [7:0]                                                                                          0x00
   Jump          (0x1C)                          Digital ramp positive slope rate[15:8]                         0x00
   Register                                                                                                     0x00
   (0x09)        [15:8]                          Digital ramp negative slope rate[7:0]
                 (0x1D)
Upper                                            Digital ramp negative slope rate[15:8]
   Frequency     [23:16]
   Jump          (0x1E)                          Lower frequency jump point[7:0]
   Register
   (0x0A)        [31:24]                         Lower frequency jump point[15:8]
                 (0x1F)
Profile 0 (P0)                                   Lower frequency jump point[23:16]
   Frequency     [7:0]
   Tuning        (0x20)                          Lower frequency jump point[31:24]
   Word 0
   Register      [15:8]                          Upper frequency jump point[7:0]
   (0x0B)        (0x21)
                                                 Upper frequency jump point[15:8]
                 [23:16]
                 (0x22)                          Upper frequency jump point[23:16]

                 [31:24]                         Upper frequency jump point[31:24]
                 (0x23)
                                                 Frequency Tuning Word 0[7:0]
                 [7:0]
                 (0x24)                          Frequency Tuning Word 0[15:8]

                 [15:8]                          Frequency Tuning Word 0[23:16]
                 (0x25)
                                                 Frequency Tuning Word 0[31:24]
                 [23:16]
                 (0x26)

                 [31:24]
                 (0x27)

                 [7:0]
                 (0x28)

                 [15:8]
                 (0x29)

                 [23:16]
                 (0x2A)

                 [31:24]
                 (0x2B)

                 [7:0]
                 (0x2C)

                 [15:8]
                 (0x2D)

                 [23:16]
                 (0x2E)

                 [31:24]
                 (0x2F)

                                                 Rev. C | Page 35 of 48
AD9914                                                                                                       Data Sheet

Register        Bit Range  Bit 7  Bit 6     Bit 5  Bit 4  Bit 3                   Bit 2  Bit 1               Bit 0  Default
Name (Serial    (Parallel  (MSB)         Open                                                                (LSB)  Value
Address)        Address)                 Open                                                                       (Hex) 1
Profile 0 (P0)                           Open      Phase Offset Word 0[7:0]                                         0x00
                [7:0]                    Open                                                                       0x00
   Phase/       (0x30)                             Phase Offset Word 0[15:8]                                        0x00
   Amplitude                                                                                                        0x00
   Register     [15:8]                             Amplitude Scale Factor 0[7:0]                                    N/A
   (0x0C)       (0x31)                                                                                              N/A
                                                                             Amplitude Scale Factor 0[11:8]         N/A
Profile 1 (P1)  [23:16]                                                                                             N/A
   Frequency    (0x32)                             Frequency Tuning Word 1[7:0]                                     N/A
   Tuning                                                                                                           N/A
   Word 1       [31:24]                            Frequency Tuning Word 1[15:8]                                    N/A
   Register     (0x33)                                                                                              N/A
   (0x0D)                                          Frequency Tuning Word 1[23:16]                                   N/A
                [7:0]                                                                                               N/A
Profile 1 (P1)  (0x34)                             Frequency Tuning Word 1[31:24]                                   N/A
   Phase/                                                                                                           N/A
   Amplitude    [15:8]                             Phase Offset Word 1[7:0]                                         N/A
   Register     (0x35)                                                                                              N/A
   (0x0E)                                          Phase Offset Word 1[15:8]                                        N/A
                [23:16]                                                                                             N/A
Profile 2 (P2)  (0x36)                             Amplitude Scale Factor 1[7:0]                                    N/A
   Frequency                                                                                                        N/A
   Tuning       [31:24]                                                      Amplitude Scale Factor 1[11:8]         N/A
   Word 2       (0x37)                                                                                              N/A
   Register                                        Frequency Tuning Word 2[7:0]                                     N/A
   (0x0F)       [7:0]                                                                                               N/A
                (0x38)                             Frequency Tuning Word 2[15:8]                                    N/A
Profile 2 (P2)                                                                                                      N/A
   Phase/       [15:8]                             Frequency Tuning Word 2[23:16]
   Amplitude    (0x39)
   Register                                        Frequency Tuning Word 2[31:24]
   (0x10)       [23:16]
                (0x3A)                             Phase Offset Word 2[7:0]
Profile 3 (P3)
   Frequency    [31:24]                            Phase Offset Word 2[15:8]
   Tuning       (0x3B)
   Word 3                                          Amplitude Scale Factor 2[7:0]
   Register     [7:0]
   (0x11)       (0x3C)                                                       Amplitude Scale Factor 2[11:8]

Profile 3 (P3)  [15:8]                             Frequency Tuning Word 3[7:0]
   Phase/       (0x3D)
   Amplitude                                       Frequency Tuning Word 3[15:8]
   Register     [23:16]
   (0x12)       (0x3E)                             Frequency Tuning Word 3[23:16]

                [31:24]                            Frequency Tuning Word 3[31:24]
                (0x3F)
                                                   Phase Offset Word 3[7:0]
                [7:0]
                (0x40)                             Phase Offset Word 3[15:8]

                [15:8]                             Amplitude Scale Factor 3[7:0]
                (0x41)
                                                                             Amplitude Scale Factor 3[11:8]
                [23:16]
                (0x42)

                [31:24]
                (0x43)

                [7:0]
                (0x44)

                [15:8]
                (0x45)

                [23:16]
                (0x46)

                [31:24]
                (0x47)

                [7:0]
                (0x48)

                [15:8]
                (0x49)

                [23:16]
                (0x4A)

                [31:24]
                (0x4B)

                                                   Rev. C | Page 36 of 48
Data Sheet                                                                                                           AD9914

Register        Bit Range  Bit 7  Bit 6      Bit 5  Bit 4  Bit 3                   Bit 2  Bit 1               Bit 0  Default
Name (Serial    (Parallel  (MSB)         Open                                                                 (LSB)  Value
Address)        Address)                 Open                                                                        (Hex) 1
Profile 4 (P4)                           Open       Frequency Tuning Word 4[7:0]                                     N/A
                [7:0]                                                                                                N/A
   Frequency    (0x4C)                              Frequency Tuning Word 4[15:8]                                    N/A
   Tuning                                                                                                            N/A
   Word 4       [15:8]                              Frequency Tuning Word 4[23:16]                                   N/A
   Register     (0x4D)                                                                                               N/A
   (0x13)                                           Frequency Tuning Word 4[31:24]                                   N/A
                [23:16]                                                                                              N/A
Profile 4 (P4)  (0x4E)                              Phase Offset Word 4[7:0]                                         N/A
   Phase/                                                                                                            N/A
   Amplitude    [31:24]                             Phase Offset Word 4[15:8]                                        N/A
   Register     (0x4F)                                                                                               N/A
   (0x14)                                           Amplitude Scale Factor 4[7:0]                                    N/A
                [7:0]                                                                                                N/A
Profile 5 (P5)  (0x50)                                                        Amplitude Scale Factor 4[11:8]         N/A
   Frequency                                                                                                         N/A
   Tuning       [15:8]                              Frequency Tuning Word 5[7:0]                                     N/A
   Word 5       (0x51)                                                                                               N/A
   Register                                         Frequency Tuning Word 5[15:8]                                    N/A
   (0x15)       [23:16]                                                                                              N/A
                (0x52)                              Frequency Tuning Word 5[23:16]                                   N/A
Profile 5 (P5)                                                                                                       N/A
   Phase/       [31:24]                             Frequency Tuning Word 5[31:24]                                   N/A
   Amplitude    (0x53)                                                                                               n/a
   Register                                         Phase Offset Word 5[7:0]                                         N/A
   (0x16)       [7:0]                                                                                                N/A
                (0x54)                              Phase Offset Word 5[15:8]                                        N/A
Profile 6 (P6)                                                                                                       N/A
   Frequency    [15:8]                              Amplitude Scale Factor 5[7:0]
   Tuning       (0x55)
   Word 6                                                                     Amplitude Scale Factor 5[11:8]
   Register     [23:16]
   (0x17)       (0x56)                              Frequency Tuning Word 6[7:0]

Profile 6 (P6)  [31:24]                             Frequency Tuning Word 6[15:8]
   Phase/       (0x57)
   Amplitude                                        Frequency Tuning Word 6[23:16]
   Register     [7:0]
   (0x18)       (0x58)                              Frequency Tuning Word 6[31:24]

Profile 7 (P7)  [15:8]                              Phase Offset Word 6[7:0]
   Frequency    (0x59)
   Tuning                                           Phase Offset Word 6[15:8]
   Word 7       [23:16]
   Register     (0x5A)                              Amplitude Scale Factor 6[7:0]
   (0x19)
                [31:24]                                                       Amplitude Scale Factor 6[11:8]
                (0x5B)
                                                    Frequency Tuning Word 7[7:0]
                [7:0]
                (0x5C)                              Frequency Tuning Word 7[15:8]

                [15:8]                              Frequency Tuning Word 7[23:16]
                (0x5D)
                                                    Frequency Tuning Word 7[31:24]
                [23:16]
                (0x5E)

                [31:24]
                (0x5F)

                [7:0]
                (0x60)

                [15:8]
                (0x61)

                [23:16]
                (0x62)

                [31:24]
                (0x63)

                [7:0]
                (0x64)

                [15:8]
                (0x65)

                [23:16]
                (0x66)

                [31:24]
                (0x67)

                                                    Rev. C | Page 37 of 48
AD9914                                                                                                    Data Sheet

Register        Bit Range  Bit 7  Bit 6  Bit 5  Bit 4        Bit 3             Bit 2             Bit 1    Bit 0     Default
Name (Serial    (Parallel  (MSB)                                                                          (LSB)     Value
Address)        Address)                                                                                            (Hex) 1
Profile 7 (P7)                                  Phase Offset Word 7[7:0]                                            N/A
                [7:0]
   Phase/       (0x68)                          Phase Offset Word 7[15:8]                                           N/A
   Amplitude
   Register     [15:8]                          Amplitude Scale Factor 7[7:0]                                       N/A
   (0x1A)       (0x69)
                                         Open                             Amplitude Scale Factor 7[11:8]            N/A
USR0 (0x1B)     [23:16]
                (0x6A)                          Requires register default value settings (0x00)                     0x00

                [31:24]                         Requires register default value settings (0x08)                     0x08
                (0x6B)
                                                Requires register default value settings (0x00)                     0x00
                [7:0]
                (0x6C)                                 Open                                               PLL lock  Read
                                                                                                                    only
                [15:8]
                (0x6D)

                [23:16]
                (0x6E)

                [31:24]
                (0x6F)

1 A master reset is required after power up. The master reset returns the internal registers to their default values.
2 The DAC CAL enable bit must be manually set and then cleared after each power-up and every time REF CLK or the internal system clock is changed. This initiates an

internal calibration routine to optimize the setup and hold times for internal DAC timing. Failure to calibrate degrades ac performance or makes the part
nonfunctional.

                                                Rev. C | Page 38 of 48
Data Sheet                                                                AD9914

REGISTER BIT DESCRIPTIONS                                              This section is organized in sequential order of the serial addresses
                                                                       of the registers. Each subheading includes the register name and
The serial I/O port registers span an address range of 0 to 27         optional register mnemonic (in parentheses). Also given is the
(0x00 to 0x1B in hexadecimal notation). This represents a total        serial address in hexadecimal format and the number of bytes
of 28 individual serial registers. If programming in parallel mode,    assigned to the register.
the number of parallel registers increases to 112 individual parallel
registers. Additionally, the registers are assigned names according    Following each subheading is a table containing the individual
to their functionality. In some cases, a register is given a mnemonic  bit descriptions for that particular register. The location of the
descriptor. For example, the register at Serial Address 0x00 is        bit(s) in the register is indicated by a single number or a pair of
named Control Function Register 1 and is assigned the                  numbers separated by a colon; that is, a pair of numbers (A:B)
mnemonic CFR1.                                                         indicates a range of bits from the most significant (A) to the
                                                                       least significant (B). For example, [5:2] implies Bit Position 5 to
This section provides a detailed description of each bit in the        Bit Position 2, inclusive, with Bit 0 identifying the LSB of the
AD9914 register map. For cases in which a group of bits serves         register.
a specific function, the entire group is considered a binary word
and is described in aggregate.                                         Unless otherwise stated, programmed bits are not transferred to
                                                                       their internal destinations until the assertion of the I/O_UPDATE
                                                                       pin or a profile pin change.

Control Function Register 1 (CFR1)--Address 0x00

Table 15. Bit Description for CFR1

Bits     Mnemonic                     Description

[31:25] Open                          1 = initializes the auto internal PLL calibration. The calibration is required if the PLL is to
                                      provide the internal system clock. Must first be reset to Logic 0 before another calibration can
24       VCO cal enable               be issued.
                                      Open.
[23:18]  Open                         0 = the 32 bit parallel port needs an I/O update to activate or register any FTW, POW, or AMP
17                                    data presented to the 32-bit parallel port.
         Parallel port streaming      1 = the parallel port continuously samples data on the 32 input pins using SYNC_CLK and
         enable                       multiplexes the value of FTW/POW/AMP accordingly, per the configuration of the F0 to F3 pins,
                                      without the need of an I/O update. Data must meet the setup and hold times of the SYNC_CLK
16       Enable sine output           rising edge. If the function pins are used dynamically to alter data between parameters, they
                                      must also meet the timing of the SYNC_CLK edge.
15       Load LRR at I/O update       0 = cosine output of the DDS is selected.
                                      1 = sine output of the DDS is selected (default).
14       Autoclear digital ramp       Ineffective unless CFR2[19] = 1.
                                      0 = normal operation of the digital ramp timer (default).
         accumulator                  1 = interrupts the digital ramp timer operation to load a new linear ramp rate (LRR) value any
                                      time I/O_UPDATE is asserted or a PS[2:0] change occurs.
13       Autoclear phase accumulator  0 = normal operation of the DRG accumulator (default).
                                      1 = the digital ramp accumulator is reset for one cycle of the DDS clock (SYNC_CLK), after
12       Clear digital ramp           which the accumulator automatically resumes normal operation. As long as this bit remains
                                      set, the ramp accumulator is momentarily reset each time an I/O update is asserted or a PS[2:0]
         accumulator                  change occurs. This bit is synchronized with either an I/O update or a PS[2:0] change and the
                                      next rising edge of SYNC_CLK.
11       Clear phase accumulator      0 = normal operation of the DDS phase accumulator (default).

10       Open                         1 = synchronously resets the DDS phase accumulator anytime I/O_UPDATE is asserted or a
                                      profile change occurs.
                                      0 = normal operation of the digital ramp generator (default).
                                      1 = asynchronous, static reset of the DRG accumulator. The ramp accumulator remains reset as
                                      long as this bit remains set. This bit is synchronized with either an I/O update or a PS[2:0]
                                      change and the next rising edge of SYNC_CLK.
                                      0 = normal operation of the DDS phase accumulator (default).
                                      1 = asynchronous, static reset of the DDS phase accumulator as long as this bit is set. This bit is
                                      synchronized with either an I/O update or a PS[2:0] change and the next rising edge of
                                      SYNC_CLK.
                                      Open.

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AD9914                                                                                                                  Data Sheet

Bits     Mnemonic                    Description

9        External OSK enable         0 = manual OSK enabled (default).

                                     1 = automatic OSK enabled.
                                     Ineffective unless CFR1[8] = 1.

8        OSK enable                  0 = OSK disabled (default).

                                     1 = OSK enabled. To engage any digital amplitude adjust using DRG, profile, or direct mode via
                                     the 32-bit parallel port, or OSK pin, this bit must be set.

7        Digital power-down          This bit is effective without the need for an I/O update.

                                     0 = clock signals to the digital core are active (default).

                                     1 = clock signals to the digital core are disabled.

6        DAC power-down              0 = DAC clock signals and bias circuits are active (default).

                                     1 = DAC clock signals and bias circuits are disabled.

5        REFCLK input power-down This bit is effective without the need for an I/O update.

                                     0 = REFCLK input circuits and PLL are active (default).

                                     1 = REFCLK input circuits and PLL are disabled.

4        Open                        Open.

3        External power-down control 0 = assertion of the EXT_PWR_DWN pin affects power-down.

                                     1 = assertion of the EXT_PWR_DWN pin affects fast recovery power-down.

2        Open                        Open.

1        SDIO input only             0 = configures the SDIO pin for bidirectional operation; 2-wire serial programming
                                     mode (default).

                                     1 = configures the serial data I/O pin (SDIO) as an input only pin; 3-wire serial
                                     programming mode.

0        LSB first mode              0 = configures the serial I/O port for MSB-first format (default).

                                     1 = configures the serial I/O port for LSB-first format.

Control Function Register 2 (CFR2)--Address 0x01

Table 16. Bit Descriptions for CFR2

Bit(s)   Mnemonic                    Description
                                     Open.
[31:24] Open                         0 = disables profile mode functionality (default).
                                     1 = enables profile mode functionality. Profile pins are used to select the desired profile.
23       Profile mode enable         See the Parallel Data Port Modulation Mode section for more details.
                                     0 = disables parallel data port modulation functionality (default).
22       Parallel data port enable   1 = enables parallel data port modulation functionality.
                                     See Table 9 for details. Default is 00. See the Digital Ramp Generator (DRG) section for more
[21:20]  Digital ramp destination    details.
19       Digital ramp enable         0 = disables digital ramp generator functionality (default).
18       Digital ramp no-dwell high  1 = enables digital ramp generator functionality.
                                     See the Digital Ramp Generator (DRG) section for details.
17       Digital ramp no-dwell low   0 = disables no-dwell high functionality (default).
                                     1 = enables no-dwell high functionality.
16       Programmable modulus        See the Digital Ramp Generator (DRG) section for details.
                                     0 = disables no-dwell low functionality (default).
         enable                      1 = enables no-dwell low functionality.
                                     0 = disables programmable modulus.
15       Matched latency enable      1 = enables programmable modulus.
                                     0 = simultaneous application of amplitude, phase, and frequency changes to the DDS arrive at
14       Frequency jump enable       the output in the order listed in Table 2 under data latency (pipe line delay)(default).
                                     1 = simultaneous application of amplitude, phase, and frequency changes to the DDS arrive at
13       DRG over output enable      the output simultaneously.
                                     0 = disables frequency jump.
                                     1 = enables frequency jump mode. Must have the digital generator DRG enabled for this
                                     feature.
                                     0 = disables the DROVER output.
                                     1 = enables the DROVER output.

                                                             Rev. C | Page 40 of 48
Data Sheet                                                                AD9914

Bit(s)   Mnemonic                    Description
12       Open                        Open.
11       SYNC_CLK enable             0 = the SYNC_CLK pin is disabled and forced to a static Logic 0 state; the internal clock signal
                                     continues to operate and provide timing to the data assembler.
10       SYNC_CLK invert             1 = the internal SYNC_CLK signal appears at the SYNC_CLK pin (default).
                                     0 = normal SYNC_CLK polarity; Q data associated with Logic 1, I data with Logic 0 (default).
9        Reserved                    1 = inverted SYNC_CLK polarity.
                                     Keep logic 0.
[8:0]    Open                        Open.

Control Function Register 3 (CFR3)--Address 0x02

Table 17. Bit Descriptions for CFR3

Bit(s)   Mnemonic                    Description

[31:23] Open                         Open.

22       Input divider reset         0 = disables input divider reset function.

[21:20]  Input divider               1 = initiates a input divider reset.
19       Doubler enable
                                     Divides the input REF CLK signal by one of four values (1, 2, 4, 8).
18       PLL enable
                                     0 = disables the doubler feature.
17       PLL ref disable
                                     1 = enables the doubler feature. Must have the doubler clock edge bit set to Logic 1 to utilize
16       Doubler clock edge          this feature.
                                     0 = disables the internal PLL.
[15:8]   Feedback divider N
                                     1 = the internal PLL is enabled and the output generates the system clock. The PLL must be
7        Open                        calibrated when enabled via VCO calibration in Register CFR1, Bit 24.

6        Manual ICP selection        This bit should remain Logic 0 (default).

[5:3]    ICP                         0 = disables the internal doubler circuit.

2        Lock detect enable          1 = enables the doubler circuit. Must have doubler enable bit set to Logic 1 to utilize this
                                     feature.
[1:0]    Minimum LDW
                                     The N divider value in Bits[15:8] is one part of the total PLL multiplication available. The second
                                     part is the fixed divide by two element in the feedback path. Therefore, the total PLL
                                     multiplication value is 2N. The valid N divider range is 10 to 255. The default N value for
                                     Bits[15:8] = 25. This sets the total default PLL multiplication to 50 or 2N.
                                     Open.

                                     0 = the internal charge pump current is chosen automatically during the VCO calibration
                                     routine (default).
                                     1 = the internal charge pump is set manually per Table 7.
                                     Manual charge pump current selection. See Table 7.

                                     0 = disables PLL lock detection.

                                     1 = enables PLL lock detection.

                                     Selects the number of REF CLK cycles that the phase error (at the PFD inputs) must remain
                                     within before a PLL lock condition can be read back via Bit 24 in Register 0x00.
                                     00 = 128 REF CLK cycles
                                     01 = 256 REF CLK cycles
                                     10 = 512 REF CLK cycles
                                     11 = 1024 REF CLK cycles

                                                  Rev. C | Page 41 of 48
AD9914                                                                              Data Sheet

Control Function Register 4 (CFR4)--Address 0x03

Table 18. Bit Descriptions for DAC

Bit(s)   Mnemonic                   Description

[31:27]  Open                       Open
                                    0 = enables the SYNC OUT circuitry.
26       Auxiliary divider power-   1 = disables the SYNC OUT circuitry
                                    0 = enables the DAC CAL clock if Bit 26 in Register 0x03 is Logic 0.
         down                       1 = disables the DAC CAL clock.
                                    1 = initiates an auto DAC calibration. The DAC CAL calibration is required at power-up and
25       DAC CAL clock power-own    any time the internal system clock is changed.
                                    These bits must always be programmed with the default values listed in the default column
24       DAC CAL enable             in Table 14.

[23:0]   (See description)

Digital Ramp Lower Limit Register--Address 0x04

This register is effective only if the digital ramp enable bit in the CFR2 register (0x01[19]) = 1. See the Digital Ramp Generator (DRG)
section for details.

Table 19. Bit Descriptions for Digital Ramp Lower Limit Register

Bit(s)   Mnemonic                   Description

[31:0]   Digital ramp lower limit   32-bit digital ramp lower limit value.

Digital Ramp Upper Limit Register--Address 0x05

This register is effective only if the digital ramp enable bit in the CFR2 register (0x01[19]) = 1. See the Digital Ramp Generator (DRG)
section for details.

Table 20. Bit Descriptions for Digital Ramp Limit Register

Bit(s)   Mnemonic                   Description

[31:0]   Digital ramp upper limit   32-bit digital ramp upper limit value.

Rising Digital Ramp Step Size Register--Address 0x06

This register is effective only if the digital ramp enable bit in the CFR2 register (0x01[19]) = 1. See the Digital Ramp Generator (DRG)
section for details.

Table 21. Bit Descriptions for Rising Digital Ramp Step Size Register

Bit(s)   Mnemonic                   Description

[31:0]   Rising digital ramp        32-bit digital ramp increment step size value.
         increment step size

Falling Digital Ramp Step Size Register--Address 0x07

This register is effective only if the digital ramp enable bit in the CFR2 register (0x01[19]) = 1. See the Digital Ramp Generator (DRG)
section for details.

Table 22. Bit Descriptions for Falling Digital Ramp Step Size Register

Bit(s)   Mnemonic                   Description

[31:0]   Falling digital ramp       32-bit digital ramp decrement step size value.
         decrement step size

                                                  Rev. C | Page 42 of 48
Data Sheet                                                          AD9914

Digital Ramp Rate Register--Address 0x08

This register is effective only if the digital ramp enable bit in the CFR2 register (0x01[19]) = 1. See the Digital Ramp Generator (DRG)
section for details.

Table 23. Bit Descriptions for Digital Ramp Rate Register

Bit(s)   Mnemonic              Description

[31:16]  Digital ramp negative slope 16-bit digital ramp negative slope value that defines the time interval between decrement

         rate                  values.

[15:0]   Digital ramp positive slope 16-bit digital ramp positive slope value that defines the time interval between increment

         rate                  values.

Lower Frequency Jump Register--Address 0x09

This register is effective only if the digital ramp enable bit (0x01[19]) = 1 and the frequency jump enable bit (0x01[14]) = 1 in the CFR2
register. See the Digital Ramp Generator (DRG) section for details.

Table 24. Bit Descriptions for Lower Frequency Jump Register

Bit(s)   Mnemonic              Description

[31:0]   Lower frequency jump  32-bit digital lower frequency jump value. Any time the lower frequency jump value is
         point                 reached during a frequency sweep, the output frequency jumps to the upper frequency
                               value instantaneously and continues frequency sweeping in a phase-continuous manner.

Upper Frequency Jump Register--Address 0x0A

This register is effective only if the digital ramp enable bit (0x01[19]) = 1 and the frequency jump enable bit (0x01[14]) = 1 in the CFR2
register. See the Digital Ramp Generator (DRG) section for details.

Table 25. Bit Descriptions for Upper Frequency Jump Register

Bit(s)   Mnemonic              Description

[31:0]   Upper frequency jump  32-bit digital upper frequency jump value. Any time the upper frequency jump value is
         point                 reached during a frequency sweep, the output frequency jumps to the lower frequency
                               value instantaneously and continues frequency sweeping in a phase-continuous manner.

                                            Rev. C | Page 43 of 48
AD9914                                                                                              Data Sheet

Profile Registers                                                    relative to the profile pin setting. To enable profile mode, set the
There are 16 serial I/O addresses (Address 0x0B to Address 0x01A)    profile mode enable bit in CFR2 (0x01[23]) = 1. The active
dedicated to device profiles. Eight of the 16 profiles house up to   profile register is selected using the external PS[2:0] pins.
eight single tone frequencies. The remaining eight profiles contain
the corresponding phase offset and amplitude parameters

Profile 0 to Profile 7, Single Tone Registers--0x0B, 0x0D, 0x0F, 0x11, 0x13, 0x15, 0x17, 0x19
Four bytes are assigned to each register.

Table 26. Bit Descriptions for Profile 0 to Profile 7 Single Tone Registers

Bit(s)   Mnemonic                             Description

[31:0]   Frequency tuning word                This 32-bit number controls the DDS frequency.

Profile 0 to Profile 7, Phase Offset and Amplitude Registers--0x0C, 0x0E, 0x10, 0x12, 0x14, 0x16, 0x18, 0x1A
Four bytes are assigned to each register.

Table 27. Bit Descriptions for Profile 0 to Profile 7 Phase Offset and Amplitude Registers

Bit(s)   Mnemonic                             Description

[31:28]  Open                                 Open.

[27:16]  Amplitude scale factor               This 12-bit word controls the DDS frequency. Note that the OSK enable bit (0x00[8]) must
                                              be set to logic high to make amplitude adjustments.

[15:0]   Phase offset word                    This 16-bit word controls the DDS frequency.

USR0 Register--Address 0x1B

Table 28. Bit Descriptions for USR0 Register

Bit(s)   Mnemonic                             Description

[31:25]  Open

24       PLL lock                             This is a readback bit only. If Logic 1 is read back, the PLL is locked. Logic 0 represents a
                                              nonlocked state.

[23:0]   (See description)                    These bits must always be programmed with the default values listed in the default column
                                              in Table 14.

                                                           Rev. C | Page 44 of 48
Data Sheet                                                                                                                                                            AD9914

OUTLINE DIMENSIONS                                                                                0.60     0.60 MAX                     0.30
                                                                                                  MAX                                   0.23
                                                                 12.10                                    67                            0.18
                                                                 12.00 SQ                                66                                                PIN 1
                                                                 11.90                                                                               88    INDICATOR
                                                                                                                                                        1
                               PIN 1
                      INDICATOR

                                                                                 11.85            0.50       EXPOSED PAD                                     6.70
                                                                                 11.75 SQ         BSC                                                      REF SQ
                                                                                 11.65

                                                                                                  0.50   45                             22
                                                                                                  0.40
                                                                                                  0.30   44                             23

                              TOP VIEW                                                                       BOTTOM VIEW

                                                                           0.70                                      10.50
                                                                                                                     REF
            *0.90    12 MAX                                               0.65
             0.85                                                                                                            FOR PROPER CONNECTION OF
             0.75                                                          0.60  0.045                                       THE EXPOSED PAD, REFER TO
                                                                                                                             THE PIN CONFIGURATION AND
                                                                                 0.025                                       FUNCTION DESCRIPTIONS
                                                                                                                             SECTION OF THIS DATA SHEET.
                                                                                 0.005

            SEATING                                                              COPLANARITY
              PLANE                                                                     0.08

                                                                                 0.138~0.194 REF

                                                                                  *COMPLIANT TO JEDEC STANDARDS MO-220-VRRD                                           07-02-2012-B
                                                                                   EXCEPT FOR MINIMUM THICKNESS AND LEAD COUNT.

                                                                           Figure 48. 88-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
                                                                                         12 mm 12 mm Body, Very Thin Quad
                                                                                                           (CP-88-5)
                                                                                            Dimensions shown in millimeters

ORDERING GUIDE

Parameter1                  Temperature Range                              Package Description                                                                     Package Option
                                                                           88-Lead Lead Frame Chip Scale Package [LFCSP_VQ]                                        CP-88-5
AD9914BCPZ                  -40C to +85C                                 88-Lead Lead Frame Chip Scale Package [LFCSP_VQ]                                        CP-88-5
                                                                           Evaluation Board
AD9914BCPZ-REEL7 -40C to +85C

AD9914/PCBZ

1 Z = RoHS Compliant Part.

                                                                                 Rev. C | Page 45 of 48
AD9914                          Data Sheet
NOTES

        Rev. C | Page 46 of 48
Data Sheet                          AD9914
NOTES

            Rev. C | Page 47 of 48
AD9914                                                                                                         Data Sheet
NOTES

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registered trademarks are the property of their respective owners.

                                                                    D10836-0-11/13(C)

                                                                                       Rev. C | Page 48 of 48
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