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AD974AN

器件型号:AD974AN
器件类别:热门应用    无线/射频/通信   
厂商名称:ADI [Analog Devices Inc]
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器件描述

SPECIALTY TELECOM CIRCUIT, PDSO28

参数
AD974AN功能数量 1
AD974AN端子数量 28
AD974AN最小工作温度 -40 Cel
AD974AN最大工作温度 85 Cel
AD974AN加工封装描述 SOIC-28
AD974ANreach_compliant Yes
AD974AN状态 Active
AD974AN通信类型 TELECOM CIRCUIT
AD974ANjesd_30_code R-PDSO-G28
AD974ANjesd_609_code e0
AD974ANmoisture_sensitivity_level 3
AD974AN包装材料 PLASTIC/EPOXY
AD974ANpackage_code SOP
AD974AN包装形状 RECTANGULAR
AD974AN包装尺寸 SMALL OUTLINE
AD974ANpeak_reflow_temperature__cel_ 240
AD974ANqualification_status COMMERCIAL
AD974ANseated_height_max 2.65 mm
AD974AN额定供电电压 5 V
AD974AN表面贴装 YES
AD974AN工艺 BICMOS
AD974AN温度等级 INDUSTRIAL
AD974AN端子涂层 TIN LEAD
AD974AN端子形式 GULL WING
AD974AN端子间距 1.27 mm
AD974AN端子位置 DUAL
AD974ANtime_peak_reflow_temperature_max__s_ 30
AD974ANlength 17.9 mm
AD974ANwidth 7.5 mm

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AD974AN器件文档内容

a                                                                                4-Channel, 16-Bit, 200 kSPS
                                                                                     Data Acquisition System

                                                                                                                    AD974

    FEATURES                                                                           FUNCTIONAL BLOCK DIAGRAM
    Fast 16-Bit ADC with 200 kSPS Throughput
    Four Single-Ended Analog Input Channels                                      PWRD          BIP CAP        REF VDIG VANA
    Single +5 V Supply Operation
    Input Ranges: 0 V to +4 V, 0 V to +5 V and 10 V                                                       REF             2.5V
    120 mW Max Power Dissipation                                                                         BUFF       REFERENCE
    Power-Down Mode 50 W
    Choice of External or Internal 2.5 V Reference                          V1A  RESISTIVE              AD974
    On-Chip Clock                                                           V1B  NETWORK
    Power-Down Mode
                                                                            V2A RESISTIVE              SWITCHED 16                 EXT/INT
GENERAL DESCRIPTION                                                                                                                DATACLK
The AD974 is a four-channel, data acquisition system with a                 V2B NETWORK                 CAP ADC                    DATA
serial interface. The part contains an input multiplexer, a high-                                                                  R/C
speed 16-bit sampling ADC and a +2.5 V reference. All of this                                  4 TO 1               SERIAL         CS
operates from a single +5 V power supply that also has a power-                                                                    SYNC
down mode. The part will accommodate 0 V to +4 V, 0 V to                                       MUX                  INTERFACE
+5 V or 10 V analog input ranges.
The interface is designed for an efficient transfer of data while           V3A  RESISTIVE         +
requiring a low number of interconnects.                                                       LATCH
The AD974 is comprehensively tested for ac parameters such as
SNR and THD, as well as the more traditional parameters of                  V3B NETWORK
offset, gain and linearity.
The AD974 is fabricated on Analog Devices' BiCMOS process,                                             CLOCK
which has high performance bipolar devices along with CMOS
transistors.                                                                V4A RESISTIVE      EN
The AD974 is available in 28-lead DIP, SOIC and SSOP
packages.                                                                   V4B NETWORK                           CONTROL LOGIC
                                                                                                                              &

                                                                                                            CALIBRATION CIRCUITRY

                                                                                 AGND1 AGND2 A0 A1 WR1 WR2       BUSY DGND

                                                                            PRODUCT HIGHLIGHTS
                                                                            1. The AD974 is a complete data acquisition system combining

                                                                               a four-channel multiplexer, a 16-bit sampling ADC and a
                                                                               +2.5 V reference on a single chip.

                                                                            2. The part operates from a single +5 V supply and also has a
                                                                               power-down feature.

                                                                            3. Interfacing to the AD974 is simple with a low number of
                                                                               interconnect signals.

                                                                            4. The AD974 is comprehensively specified for ac parameters
                                                                               such as SNR and THD, as well as dc parameters such as
                                                                               linearity and offset and gain errors.

REV. A                                                                      One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and      Tel: 781/329-4700 World Wide Web Site: http://www.analog.com
reliable. However, no responsibility is assumed by Analog Devices for its
use, nor for any infringements of patents or other rights of third parties  Fax: 781/326-8703                     Analog Devices, Inc., 1999
which may result from its use. No license is granted by implication or
otherwise under any patent or patent rights of Analog Devices.
AD974SPECIFICATIONS (40C to +85C, fS = 200 kHz, VDIG = VANA = +5 V, unless otherwise noted)

Parameter                            Conditions                A Grade                     B Grade           Units
                                                        Min Typ Max                  Min Typ Max             Bits
RESOLUTION
                                                        16                           16                      pF
ANALOG INPUT
  Voltage Range                                          10 V, 0 V to +4 V, 0 V to +5 V (See Table I)
  Impedance
  Sampling Capacitance               Channel On or Off                           (See Table I)

THROUGHPUT SPEED                                                    40                          40
  Complete Cycle
     (Acquire and Convert)                                                   5                         5     s
  Throughput Rate                                       200                          200                     kHz

DC ACCURACY                                                                   3                      2.0   LSB1
  Integral Linearity Error                                                    +3                             LSB
  Differential Linearity Error                                  2                   1              +1.75   Bits
  No Missing Codes                                              15  1.0                                      LSB
  Transition Noise2                                                            0.5  16                      %
  Full-Scale Error3                  Internal Reference                                                      ppm/C
  Full-Scale Error Drift             Internal Reference             7                          1.0          %
  Full-Scale Error                   Ext. REF = +2.5 V                         0.5                          ppm/C
  Full-Scale Error Drift             Ext. REF = +2.5 V                                                0.25  mV
  Bipolar Zero Error                 Bipolar Range                  2                                       ppm/C
  Bipolar Zero Error Drift           Bipolar Range                            10              7           mV
  Unipolar Zero Error                Unipolar Ranges                                                         ppm/C
  Unipolar Zero Error Drift          Unipolar Ranges                2                               0.25  % FSR
  Channel-to-Channel Matching                                                 10
  Recovery to Rated Accuracy                                                                    2           ms
     After Power-Down4                                              2
  Power Supply Sensitivity                                                    0.1                   10    LSB
     VANA = VDIG = VD
                                                                    1                           2           dB5
AC ACCURACY                                                                                                  dB
  Spurious Free Dynamic Range                                                 8                      10    dB
  Total Harmonic Distortion                                                                                  dB
  Signal-to-(Noise+Distortion)                                                90               2           dB
                                                                                                             dB
  Signal-to-Noise                                                   27                               0.05  MHz
  Channel-to-Channel Isolation                                                                               MHz
  Full Power Bandwidth6              2.2 F to CAP                  110 100                   1
  3 dB Input Bandwidth              VD = 5 V 5%                  1                                        ns
                                                                    2.7                              8      s
SAMPLING DYNAMICS                                                                                            ns
  Aperture Delay                     fIN = 20 kHz       90                           96
  Transient Response                                                                                   96   V
  Overvoltage Recovery7              fIN = 20 kHz                                                            A
                                                                                     85
REFERENCE                            fIN = 20 kHz       83                                   28              V
  Internal Reference Voltage                                                                                 A
  Internal Reference Source Current  60 dB Input                                    85
  External Reference Voltage Range                                                           110 100
     for Specified Linearity         fIN = 20 kHz       83                                   1
  External Reference Current Drain                                                           2.7
                                     fIN = 20 kHz
DIGITAL INPUTS
  Logic Levels                       Full-Scale Step                40                          40
     VIL                                                                      1                          1
     VIH
     IIL                                                            150                         150
     IIH
                                                        2.48 2.5 2.52                2.48 2.5 2.52
                                                                  1                          1

                                                        2.3 2.5 2.7                  2.3 2.5 2.7
                                                                                                       100
                                     Ext. REF = +2.5 V                  100

                                                        0.3            +0.8         0.3            +0.8    V
                                                        +2.0                         +2.0
                                                                        VDIG + 0.3                   VDIG + 0.3 V
                                                                         10
                                                                         10                         10    A

                                                                                                      10    A

                                                        2                                                        REV. A
                                                                                                                 AD974

Parameter                Conditions                                A Grade                        B Grade        Units
                                                            Min Typ Max                      Min Typ Max
DIGITAL OUTPUTS          ISINK = 1.6 mA                                                                          V
  Data Format            ISOURCE = 500 A                                        Serial 16 Bits                  V
  Data Coding            High-Z State                                                                            pF
     VOL                 High-Z State                                            Straight Binary                 A
     VOH                 VOUT = 0 V to VDIG
  Output Capacitance                                                             +0.4                      +0.4
  Leakage Current
                                                            +4                               +4
POWER SUPPLIES
  Specified Performance                                                          15                        15
     VDIG
     VANA                                                                        5                        5
     IDIG
     IANA                                                   +4.75 +5             +5.25       +4.75 +5 +5.25      V
  Power Dissipation                                         +4.75 +5             +5.25
     PWRD LOW                                                                                +4.75 +5 +5.25      V
     PWRD HIGH                                                         4.5       120
                                                                       14                         4.5            mA

                                                                       50                         14             mA

                                                                                                           120   mW

                                                                                                  50             W

TEMPERATURE RANGE

Specified Performance    TMIN to TMAX                       40                  +85         40           +85   C

NOTES
1LSB means Least Significant Bit. With a 10 V input, one LSB is 305 V.
2Typical rms noise at worst case transitions and temperatures.
3Full-Scale Error is expressed as the % difference between the actual full-scale code transition voltage and the ideal full-scale transition voltage, and includes the effect

of offset error. For bipolar input, the Full-Scale Error is the worst case of either the Full-Scale or +Full-Scale code transition voltage errors. For unipolar input

ranges, Full-Scale Error is with respect to the +Full-Scale code transition voltage.
4External 2.5 V reference connected to REF.
5All specifications in dB are referred to a full-scale 10 V input.
6Full-Power Bandwidth is defined as full-scale input frequency at which Signal-to-(Noise + Distortion) degrades to 60 dB, or 10 bits of accuracy.
7Recovers to specified performance after a 2 FS input overvoltage.

Specifications subject to change without notice.

TIMING SPECIFICATIONS (fS = 200 kHz, VDIG = VANA = +5 V, 40C to +85C)

Parameter                                          Symbol                   Min         Typ           Max        Units

Convert Pulsewidth                                 t1                       50                                   ns
R/C, CS to BUSY Delay                              t2
BUSY LOW Time                                      t3                                                 100        ns
BUSY Delay after End of Conversion                 t4
Aperture Delay                                     t5                                                 4.0        s
Conversion Time                                    t6
Acquisition Time                                   t7                                   50                       ns
Throughput Time                                    t6 + t7
R/C Low to DATACLK Delay                           t8                                   40                       ns
DATACLK Period                                     t9
DATA Valid Setup Time                              t10                                  3.8           4.0        s
DATA Valid Hold Time                               t11
EXT. DATACLK Period                                t12                      1.0                                  s
EXT. DATACLK HIGH                                  t13
EXT. DATACLK LOW                                   t14                                                5          s
R/C, CS to EXT. DATACLK Setup Time                 t15
R/C to CS Setup Time                               t16                                  220                      ns
EXT. DATACLK to SYNC Delay                         t17
EXT. DATACLK to DATA Valid Delay                   t18                                  220                      ns
CS to EXT. DATACLK Rising Edge Delay               t19
Previous DATA Valid after CS, R/C Low              t20                      50                                   ns
BUSY to EXT. DATACLK Setup Time                    t21
Final EXT. DATACLK to BUSY Rising Edge             t22                      20                                   ns
A0, A1 to WR1, WR2 Setup Time                      t23
A0, A1 to WR1, WR2 Hold Time                       t24                      66                                   ns
WR1, WR2 Pulsewidth                                t25
                                                                            20                                   ns
Specifications subject to change without notic e.
                                                                            30                                   ns

                                                                            20                        t12 + 5    ns

                                                                            10                                   ns

                                                                            15                        66         ns

                                                                            25                        66         ns

                                                                            10                                   ns

                                                                            3.5                                  s

                                                                            5                                    ns

                                                                                                      1.7        s

                                                                            10                                   ns

                                                                            10                                   ns

                                                                            50                                   ns

REV. A                                                      3
AD974                                                                                                      PIN CONFIGURATION
                                                                                                           SOIC, DIP AND SSOP
ABSOLUTE MAXIMUM RATINGS1
Analog Inputs                                                                                          AGND1 1             28 V2B

   VxA, VxB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 V                     V3A 2           27 V2A
   CAP . . . . . . . . . . . . . . . . +VANA + 0.3 V to AGND2 0.3 V
   REF . . . . . . . . . . . . . . . . . . . . Indefinite Short to AGND2,                                  V3B 3           26 V1B

                                               Momentary Short to VANA                                     V4A 4           25 V1A
Ground Voltage Differences
                                                                                                           V4B 5           24 VANA
   DGND, AGND1, AGND2 . . . . . . . . . . . . . . . . . . . 0.3 V
Supply Voltages                                                                                            BIP 6    AD974  23 A0

   VANA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +7 V                   CAP 7 TOP VIEW 22 A1
   VDIG to VANA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 V
   VDIG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +7 V                   REF 8 (Not to Scale) 21 BUSY
Digital Inputs . . . . . . . . . . . . . . . . . . . 0.3 V to VDIG + 0.3 V
Internal Power Dissipation2                                                                            AGND2 9             20 CS
   PDIP (N), SOIC (R), SSOP (RS) . . . . . . . . . . . . . 700 mW
Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . .+150C                               R/C 10          19 WR1
Storage Temperature Range N, R . . . . . . . . 65C to +150C
Lead Temperature Range                                                                                   VDIG 11           18 WR2
   (Soldering 10 sec) . . . . . . . . . . . . . . . . . . . . . . . . . .+300C                        PWRD 12             17 DATA

NOTES                                                                                                 EXT/INT 13          16 DATACLK
1Stresses above those listed under Absolute Maximum Ratings may cause perma-
                                                                                                       DGND 14             15 SYNC
  nent damage to the device. This is a stress rating only; functional operation of the
  device at these or any other conditions above those indicated in the operational                                  1.6mA IOL
  section of this specification is not implied. Exposure to absolute maximum rating
  conditions for extended periods may affect device reliability.                          TO OUTPUT                                      +1.4V
2Specification is for device in free air:                                                            PIN
  28-Lead PDIP: JA = 100C/W, JC = 31C/W                                                                       CL
  28-Lead SOIC: JA = 75C/W, JC = 24C/W                                                                   100pF
  28-Lead SSOP: JA = 109C/W, JC = 39C/W

                                                                                                                    500A IOH

                                                                                          Figure 1. Load Circuit for Digital Interface Timing

                          ORDERING GUIDE

Model     Temperature     Max INL                                                         Min S/(N+D)             Package                       Package
          Range                                                                                                   Description                   Options
AD974AN                   3.0 LSB                                                       83 dB
AD974BN   40C to +85C   2.0 LSB                                                       85 dB                   28-Lead Plastic DIP           N-28B
AD974AR   40C to +85C   3.0 LSB                                                       83 dB                   28-Lead Plastic DIP           N-28B
AD974BR   40C to +85C   2.0 LSB                                                       85 dB                   28-Lead SOIC                  R-28
AD974ARS  40C to +85C   3.0 LSB                                                       83 dB                   28-Lead SOIC                  R-28
AD974BRS  40C to +85C   2.0 LSB                                                       85 dB                   28-Lead SSOP                  RS-28
          40C to +85C                                                                                          28-Lead SSOP                  RS-28

CAUTION                                                                                                                    WARNING!
ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily
accumulate on the human body and test equipment and can discharge without detection.                                                          ESD SENSITIVE DEVICE
Although the AD974 features proprietary ESD protection circuitry, permanent damage may
occur on devices subjected to high energy electrostatic discharges. Therefore, proper ESD
precautions are recommended to avoid performance degradation or loss of functionality.

                                     4                                                                                                        REV. A
                                                            AD974

                      PIN FUNCTION DESCRIPTIONS

Pin No.     Mnemonic  Description
1           AGND1
25, 2528  VxA, VxB  Analog Ground. Used as the ground reference point for the REF pin.
6           BIP
7           CAP       Analog Input. Refer to Table I for input range configuration.

8           REF       Bipolar Offset. Connect VxA inputs to provide Bipolar input range.

9           AGND2     Reference Buffer Output. Connect a 2.2 F tantalum capacitor between CAP and Analog
                      Ground.
10          R/C
                      Reference Input/Output. The internal +2.5 V reference is available at this pin. Alternatively an
11          VDIG      external reference can be used to override the internal reference. In either case, connect a 2.2 F
                      tantalum capacitor between REF and Analog Ground.
12          PWRD
                      Analog Ground.
13          EXT/INT   Read/Convert Input. Used to control the conversion and read modes. With CS LOW, a falling
                      edge on R/C holds the analog input signal internally and starts a conversion; a rising edge enables
14          DGND      the transmission of the conversion result.

15          SYNC      Digital Power Supply. Nominally +5 V.

16          DATACLK   Power-Down Input. When set to a logic HIGH, power consumption is reduced and conversions
                      are inhibited. The conversion result from the previous conversion is stored in the onboard shift
17          DATA      register.
                      Digital select input for choosing the internal or an external data clock. With EXT/INT tied LOW,
18, 19      WR1, WR2  after initiating a conversion, 16 DATACLK pulses transmit the previous conversion result as
20          CS        shown in Figure 3. With EXT/INT set to a Logic HIGH, output data is synchronized to an
21          BUSY      external clock signal connected to the DATACLK input. Data is output as indicated in Figure 4
22, 23      A1, A0    through Figure 9.

                      Digital Ground.
                      Digital output frame synchronization for use with an external data clock (EXT/INT = Logic
                      HIGH). When a read sequence is initiated, a pulse one DATACLK period wide is output
                      synchronous to the external data clock.
                      Serial data clock input or output, dependent upon the logic state of the EXT/INT pin. When
                      using the internal data clock (EXT/INT = Logic LOW), a conversion start sequence will initiate
                      transmission of 16 DATACLK periods. Output data is synchronous to this clock and is valid on
                      both its rising and falling edges (Figure 3). When using an external data clock (EXT/INT = Logic
                      HIGH), the CS and R/C signals control how conversion data is accessed.

                      The serial data output is synchronized to DATACLK. Conversion results are stored in an on-
                      chip register. The AD974 provides the conversion result, MSB first, from its internal shift regis-
                      ter. When using the internal data clock (EXT/INT = Logic LOW), DATA is valid on both the
                      rising and falling edges of DATACLK. Using an external data clock (EXT/INT = Logic HIGH)
                      allows previous conversion data to be accessed during a conversion (Figures 5, 7 and 9) or the
                      conversion result can be accessed after the completion of a conversion (Figures 4, 6 and 8).

                      Multiplexer Write Inputs. These inputs are internally ORed to generate the mux latch inputs.
                      The latch is transparent when WR1 and WR2 are tied low.
                      Chip Select Input. With R/C LOW, a falling edge on CS will initiate a conversion. With R/C
                      HIGH, a falling edge on CS will enable the serial data output sequence.

                      Busy Output. Goes LOW when a conversion is started, and remains LOW until the conversion is
                      completed and the data is latched into the on-chip shift register.
                      Address multiplexer inputs latched with the WR1, WR2 inputs.

                      A1 A0 Data Available from Channel

                      0  0    AIN 1

                      0  1    AIN 2

                      1  0    AIN 3

                      1  1    AIN 4

24          VANA      Analog Power Supply. Nominally +5 V.

REV. A                   5
AD974                                                                       SPURIOUS FREE DYNAMIC RANGE
                                                                            The difference, in decibels (dB), between the rms amplitude of
DEFINITION OF SPECIFICATIONS                                                the input signal and the peak spurious signal.
INTEGRAL NONLINEARITY ERROR (INL)
Linearity error refers to the deviation of each individual code             TOTAL HARMONIC DISTORTION (THD)
from a line drawn from "negative full scale" through "positive              THD is the ratio of the rms sum of the first six harmonic com-
full scale." The point used as "negative full scale" occurs 1/2 LSB         ponents to the rms value of a full-scale input signal and is ex-
before the first code transition. "Positive full scale" is defined as       pressed in decibels.
a level 1 1/2 LSB beyond the last code transition. The deviation
is measured from the middle of each particular code to the true             SIGNAL TO (NOISE AND DISTORTION) (S/[N+D]) RATIO
straight line.                                                              S/(N+D) is the ratio of the rms value of the measured input
                                                                            signal to the rms sum of all other spectral components below
DIFFERENTIAL NONLINEARITY ERROR (DNL)                                       the Nyquist frequency, including harmonics but excluding dc.
In an ideal ADC, code transitions are 1 LSB apart. Differential             The value for S/(N+D) is expressed in decibels.
nonlinearity is the maximum deviation from this ideal value. It
is often specified in terms of resolution for which no missing              FULL POWER BANDWIDTH
codes are guaranteed.                                                       The full power bandwidth is defined as the full-scale input fre-
                                                                            quency at which the S/(N+D) degrades to 60 dB, 10 bits of
FULL-SCALE ERROR                                                            accuracy.
The last + transition (from 011 . . . 10 to 011 . . . 11) should
occur for an analog voltage 1 1/2 LSB below the nominal full                APERTURE DELAY
scale (9.9995422 V for a 10 V range). The full-scale error is              Aperture delay is a measure of the acquisition performance, and
the deviation of the actual level of the last transition from the           is measured from the falling edge of the R/C input to when the
ideal level.                                                                input signal is held for a conversion.

BIPOLAR ZERO ERROR                                                          TRANSIENT RESPONSE
Bipolar zero error is the difference between the ideal midscale             The time required for the AD974 to achieve its rated accuracy
input voltage (0 V) and the actual voltage producing the mid-               after a full-scale step function is applied to its input.
scale output code.
                                                                            OVERVOLTAGE RECOVERY
UNIPOLAR ZERO ERROR                                                         The time required for the ADC to recover to full accuracy after
In unipolar mode, the first transition should occur at a level              an analog input signal 150% of full-scale is reduced to 50% of
1/2 LSB above analog ground. Unipolar zero error is the devia-              the full-scale value.
tion of the actual transition from that point.

                                                                       6  REV. A
                                                                                                                       AD974

CONVERSION CONTROL                                                          INTERNAL DATA CLOCK MODE
The AD974 is controlled by two signals: R/C and CS. When                    The AD974 is configured to generate and provide the data clock
R/C is brought low, with CS low, for a minimum of 50 ns, the                when the EXT/INT pin is held low. Typically CS will be tied
input signal will be held on the internal capacitor array and a             low and R/C will be used to initiate a conversion "n." During
                                                                            the conversion the AD974 will output 16 bits of data, MSB first,
conversion "n" will begin. Once the conversion process does                 from conversion "n-1" on the DATA pin. This data will be
begin, the BUSY signal will go low until the conversion is com-             synchronized with 16 clock pulses provided on the DATACLK
plete. Internally, the signals R/C and CS are ORed together and             pin. The output data will be valid on both the rising and falling
there is no requirement on which signal is taken low first when             edge of the data clock as shown in Figure 3. After the LSB has
                                                                            been presented, the DATACLK pin will stay low until another
initiating a conversion. The only requirement is that there be at           conversion is initiated.

least 10 ns of delay between the two signals being taken low.               In this mode, the digital input/output pins' transitions are suit-
After the conversion is complete, the BUSY signal will return               ably positioned to minimize degradation on the conversion
high and the AD974 will again resume tracking the input signal.             result, mainly during the second half of the conversion process.
Under certain conditions the CS pin can be tied Low and R/C
will be used to determine whether you are initiating a conver-              EXTERNAL DATA CLOCK MODE
                                                                            The AD974 is configured to accept an externally supplied data
sion or reading data. On the first conversion, after the AD974 is           clock when the EXT/INT pin is held high. This mode of opera-
                                                                            tion provides several methods by which conversion results can
powered up, the DATA output will be indeterminate.                          be read. The output data from conversion "n-1" can be read
                                                                            during conversion "n," or the output data from conversion "n"
Conversion results can be clocked serially, using either an

internal clock generated by the AD974 or an external clock.

The AD974 is configured for the internal data clock mode by
pulling the EXT/INT pin low. It is configured for the external
clock mode by pulling the EXT/INT pin high.

                                                        t1
        CS, R/C

         A0, A1

        WR1, WR2                                                                        t23 t25  t24
              BUSY
              MODE                                                          t3

                                        t2                                                       t4
                               t5

                      ACQUIRE                                      CONVERT                           ACQUIRE  CONVERT

                                                                        t6                            t7

                                   Figure 2. Basic Conversion Timing

                               t8

                 R/C     t1                                    t9
        DATACLK       t2
                                                            1      2            3                         15  16
              DATA
              BUSY                 t10                             t11

                                                             MSB   BIT 14       BIT 13                BIT 1    LSB
                                                            VALID  VALID        VALID                 VALID   VALID

                                                                                t6

        Figure 3. Serial Data Timing for Reading Previous Conversion Results with Internal Clock
        (CS and EXT/ INT Set to Logic Low)

REV. A                                                             7
AD974

can be read after the conversion is complete. The external clock               EXTERNAL DISCONTINUOUS CLOCK DATA READ
can be either a continuous or discontinuous clock. A discontinu-               AFTER CONVERSION WITH NO SYNC OUTPUT
ous clock can be either normally low or normally high when                     GENERATED
inactive. In the case of the discontinuous clock, the AD974 can be             Figure 4 illustrates the method by which data from conversion
configured to either generate or not generate a SYNC output                    "n" can be read after the conversion is complete using a discon-
(with a continuous clock a SYNC output will always be produced).               tinuous external clock without the generation of a SYNC
                                                                               output. After a conversion is complete, indicated by BUSY
Each of the methods will be described in the following sections                returning high, the result of that conversion can be read while
and are illustrated in Figures 4 through 9. It should be noted                 CS is Low and R/C is high. In this mode CS can be tied low.
that all timing diagrams assume that the receiving device is                   The MSB will be valid on the first falling edge and the second
latching data on the rising edge of the external clock. If the                 rising edge of DATACLK. The LSB will be valid on the 16th
falling edge of DATACLK is used then, in the case of a discon-                 falling edge and the 17th rising edge of DATACLK. A mini-
tinuous clock, one less clock pulse is required than shown in                  mum of 16 clock pulses are required for DATACLK if the
Figures 4 through 7 to latch in a 16-bit word. Note that data is               receiving device will be latching data on the falling edge of
valid on the falling edge of a clock pulse (for t13 greater than t18)          DATACLK. A minimum of 17 clock pulses are required for
and the rising edge of the next clock pulse.                                   DATACLK if the receiving device will be latching data on the
                                                                               rising edge of DATACLK.
The AD974 provides error correction circuitry that can correct
for an improper bit decision made during the first half of the                 The advantage of this method of reading data is that data is not
conversion cycle. Normally the occurrence of an incorrect bit                  being clocked out during a conversion and therefore conversion
decision during a conversion cycle is irreversible. This error                 performance is not degraded.
occurs as a result of noise during the time of the decision or due
to insufficient settling time. As the AD974 is performing a                    When reading data after the conversion is complete, with the
conversion it is important that transitions not occur on digital               highest frequency permitted for DATACLK (15.15 MHz), the
input/output pins or degradation of the conversion result could                maximum possible throughput is approximately 195 kHz, and
occur. This is particularly important during the second half of                not the rated 200 kHz.
the conversion process. For this reason it is recommended that
when an external clock is being provided it be a discontinuous
clock that is not toggling during the time that BUSY is low or,
more importantly, that it does not transition during the latter
half of BUSY low.

               EXT                                t12
       DATACLK                                  t13

                                    t1               t14
                R/C
                                             0  1                      2       3       14  15     16
                                  t2
             BUSY                       t21

             SYNC                                  t18                                                   t18

             DATA                               BIT 15                 BIT 14  BIT 13      BIT 1  BIT 0
                                                 (MSB)                                            (LSB)

       Figure 4. Conversion and Read Timing Using an External Discontinuous Data Clock
       (EXT/ INT Set to Logic High, CS Set to Logic Low)

                                                                       8                                    REV. A
                                                                                                              AD974

EXTERNAL DISCONTINUOUS CLOCK DATA READ                                     discontinuous external clock, with the generation of a SYNC
DURING CONVERSION WITH NO SYNC OUTPUT                                      output. What permits the generation of a SYNC output is a
GENERATED                                                                  transition of DATACLK while either CS is high or while both
Figure 5 illustrates the method by which data from conversion              CS and R/C are low. After a conversion is complete, indicated
"n-1" can be read during conversion "n" while using a discon-              by BUSY returning high, the result of that conversion can be
tinuous external clock, without the generation of a SYNC out-              read while CS is Low and R/C is high. In this mode CS can be
put. After a conversion is initiated, indicated by BUSY going              tied low. In Figure 6 clock pulse #0 is used to enable the gen-
low, the result of the previous conversion can be read while CS            eration of a SYNC pulse. The SYNC pulse is actually clocked
is low and R/C is high. In this mode CS can be tied low. The               out approximately 40 ns after the rising edge of clock pulse #1.
MSB will be valid on the 1st falling edge and the 2nd rising edge of       The SYNC pulse will be valid on the falling edge of clock pulse
DATACLK. The LSB will be valid on the 16th falling edge and                #1 and the rising edge of clock pulse #2. The MSB will be valid
the 17th rising edge of DATACLK. A minimum of 16 clock                     on the falling edge of clock pulse #2 and the rising edge of clock
pulses are required for DATACLK if the receiving device will be            pulse #3. The LSB will be valid on the falling edge of clock
latching data on the falling edge of DATACLK. A minimum of                 pulse #17 and the rising edge of clock pulse #18. The advan-
17 clock pulses are required for DATACLK if the receiving                  tage of this method of reading data is that it is not being clocked
device will be latching data on the rising edge of DATACLK.                out during a conversion and therefore conversion performance is
                                                                           not degraded.
In this mode the data should be clocked out during the first half
of BUSY so not to degrade conversion performance. This re-                 When reading data after the conversion is complete, with the
quires use of a 10 MHz DATACLK or greater, with data being                 highest frequency permitted for DATACLK (15.15 MHz), the
read out as soon as the conversion process begins.                         maximum possible throughput is approximately 195 kHz and
                                                                           not the rated 200 kHz.
EXTERNAL DISCONTINUOUS CLOCK DATA READ
AFTER CONVERSION WITH SYNC OUTPUT GENERATED
Figure 6 illustrates the method by which data from conver-
sion "n" can be read after the conversion is complete using a

                                                      t12

                                            t13               t14

                EXT                              0                 1            2     15             16
        DATACLK
                                  t15                                                                    t22
                 R/C
                                  t1
              BUSY                                                     t20
              SYNC
              DATA         t2     t21

                                       t18                                                  t18

                                                           BIT 15       BIT 14            BIT 0
                                                           (MSB)                          (LSB)

        Figure 5. Conversion and Read Timing for Reading Previous Conversion Results During a Conversion
        Using External Discontinuous Data Clock (EXT/ INT Set to Logic High, CS Set to Logic Low)

                                                    t12

                                       t13                         t14

                EXT            0                 1         2            3          4  17  18
        DATACLK            t2
                                  t15                 t15
                      t15
                 R/C                             t17

              BUSY
              SYNC

                                            t12                                       t18
                                               t18
                                                                                            BIT 0
        DATA                                                       BIT 15   BIT 14            (LSB)
                                                                    (MSB)

        Figure 6. Conversion and Read Timing Using An External Discontinuous Data Clock
        (EXT/ INT Set to Logic High, CS Set to Logic Low)

REV. A                                                                9
AD974                                                                     begun. Figure 7 shows R/C then going high and after a delay of
                                                                          greater than 15 ns (t15) clock pulse #1 can be taken high to
EXTERNAL DISCONTINUOUS CLOCK DATA READ                                   request the SYNC output. The SYNC output will appear ap-
DURING CONVERSION WITH SYNC OUTPUT                                       proximately 40 ns after this rising edge and will be valid on the
GENERATED                                                                falling edge of clock pulse #1 and the rising edge of clock pulse
Figure 7 illustrates the method by which data from conversion             #2. The MSB will be valid approximately 40 ns after the rising
"n-1" can be read during conversion "n" while using a discon-             edge of clock pulse #2 and can be latched off either the falling
tinuous external clock, with the generation of a SYNC output.             edge of clock pulse #2 or the rising edge of clock pulse #3. The
What permits the generation of a SYNC output is a transition of           LSB will be valid on the falling edge of clock pulse #17 and the
DATACLK while either CS is High or while both CS and R/C                  rising edge of clock pulse #18.
are low. In Figure 7 a conversion is initiated by taking R/C low
with CS tied low. While this condition exists a transition of             Data should be clocked out during the first half of BUSY to
DATACLK, clock pulse #0, will enable the generation of a                  avoid degrading conversion performance. This requires use of a
SYNC pulse. Less then 83 ns after R/C is taken low the BUSY               10 MHz DATACLK or greater, with data being read out as
output will go low to indicate that the conversion process has            soon as the conversion process begins.

                                      t12

                         t13                  t14

        EXT           0            1       2                      3          4  17  18
DATACLK

             t15              t15                                                                    t22

R/C

                         t1                                          t20

BUSY              t2     t17
SYNC
DATA                                  t12

                                                t18                  BIT 14                     t18

                                              BIT 15                                BIT 0
                                              (MSB)                                 (LSB)

Figure 7. Conversion and Read Timing for Reading Previous Conversion Results During a Conversion
Using External Discontinuous Data Clock (EXT/ INT Set to Logic High, CS Set to Logic Low)

                                                                  10                                    REV. A
EXTERNAL CONTINUOUS CLOCK DATA READ AFTER                                                        AD974
CONVERSION WITH SYNC OUTPUT GENERATED
Figure 8 illustrates the method by which data from conversion    and R/C is high. In Figure 8 clock pulse #0 is used to enable the
"n" can be read after the conversion is complete using a con-    generation of a SYNC pulse. The SYNC pulse is actually clocked
tinuous external clock, with the generation of a SYNC output.    out approximately 40 ns after the rising edge of clock pulse #1.
What permits the generation of a SYNC output is a transition of  The SYNC pulse will be valid on the falling edge of clock pulse
DATACLK either while CS is high or while both CS and R/C are     #1 and the rising edge of clock pulse #2. The MSB will be valid
low.                                                             on the falling edge of clock pulse #2 and the rising edge of clock
                                                                 pulse #3. The LSB will be valid on the falling edge of clock
With a continuous clock the CS pin cannot be tied low as it      pulse #17 and the rising edge of clock pulse #18.
could be with a discontinuous clock. Use of a continuous clock,
while a conversion is occurring, can increase the DNL and        When reading data after the conversion is complete, with the
Transition Noise of the AD974.                                   highest frequency permitted for DATACLK (15.15 MHz) the
                                                                 maximum possible throughput is approximately 195 kHz and
After a conversion is complete, indicated by BUSY returning      not the rated 200 kHz.
high, the result of that conversion can be read while CS is low

                                         t12

                               t13               t14

                EXT                 0         1       2          3       4       17 18
        DATACLK                                                                                  t19
                      t1            t15
                  CS                                                                               t18
                 R/C      t10                    t16
              BUSY    t2                                                                BIT 0
              SYNC                                                                      (LSB)
                                    t17
              DATA
                                                 t12

                                                                 t18

                                                                 BIT 15  BIT 14
                                                                 (MSB)

Figure 8. Conversion and Read Timing Using an External Continuous Data Clock (EXT/ INT Set to Logic High)

REV. A                                                           11
AD974

EXTERNAL CONTINUOUS CLOCK DATA READ DURING                         to indicate that the conversion process has began. Figure 9
CONVERSION WITH SYNC OUTPUT GENERATED                              shows R/C then going high and after a delay of greater than
Figure 9 illustrates the method by which data from conversion      15 ns (t15), clock pulse #1 can be taken high to request the
"n-1" can be read during conversion "n" while using a continu-     SYNC output. The SYNC output will appear approximately
ous external clock with the generation of a SYNC output. What      50 ns after this rising edge and will be valid on the falling edge
permits the generation of a SYNC output is a transition of         of clock pulse #1 and the rising edge of clock pulse #2. The
DATACLK either while CS is high or while both CS and R/C           MSB will be valid approximately 40 ns after the rising edge of
are low.                                                           clock pulse #2 and can be latched off either the falling edge of
                                                                   clock pulse #2 or the rising edge of clock pulse #3. The LSB
With a continuous clock the CS pin cannot be tied low as it        will be valid on the falling edge of clock pulse #17 and the
could be with a discontinuous clock. Use of a continuous clock     rising edge of clock pulse #18.
while a conversion is occurring can increase the DNL and
Transition Noise.                                                  Data should be clocked out during the 1st half of BUSY to
                                                                   not degrade conversion performance. This requires use of a
In Figure 9 a conversion is initiated by taking R/C low with CS    10 MHz DATACLK or greater, with data being read out as
held low. While this condition exists a transition of DATACLK,     soon as the conversion process begins.
clock pulse #0, will enable the generation of a SYNC pulse. Less
then 83 ns after R/C is taken low the BUSY output will go low

                                t12

               EXT              t13
       DATACLK                        t14

                 CS                        0  1                 2     3              18
                           t16                                                                t19
                                                t15                       t20
                R/C                                                                          t18
                                       t1                             t18
             BUSY                                                              BIT 0
             SYNC               t2                                 BIT 15      (LSB)
                                           t17                     (MSB)
              DATA                                         t12

       Figure 9. Conversion and Read Timing for Reading Previous Conversion Results During a Conversion
       Using An External Continuous Data Clock (EXT/ INT Set to Logic High)

                                                                12                                     REV. A
                                                                                                       AD974

                                     Table I. Analog Input Configuration

                      Input Voltage  Connect                      Connect            Input
                      Range          VxA to                       VxB to             Impedance
                      10 V
                      0 V to +5 V    BIP                          VIN                13.7 k
                      0 V to +4 V    VIN                          GND                6.0 k
                                     VIN                          VIN                6.4 k
Description
Full-Scale Range                     Table II. Output Codes and Ideal Input Voltage
Least Significant Bit
+Full Scale (FS 1 LSB)             10 V       Analog Input                  0 V to +4 V      Digital Input
Midscale                             305 V                                     61 V            Straight Binary
One LSB Below Midscale               +9.999695 V      0 V to +5 V               +3.999939 V
Full Scale                                           76 V                     +2 V             1111 1111 1111 1111
                                     0V               +4.999847 V               +1.999939 V      1000 0000 0000 0000
                                     305 V          +2.5 V                    0V               0111 1111 1111 1111
                                     10 V            +2.499924 V                                0000 0000 0000 0000
                                                      0V

ANALOG INPUTS                                                     Figure 10 shows the simplified analog input section for the
The AD974 is specified to operate with three full-scale analog    AD974. Since the AD974 can operate with an internal or exter-
input ranges. Connections required for each of the eight analog   nal reference, and three different analog input ranges, the full-
inputs, VxA and VxB and the resulting full-scale ranges, are      scale analog input range is best represented with a voltage that
shown in Table I. The nominal input impedance for each ana-       spans 0 V to VREF across the 40 pF sampling capacitor. The on-
log input range is also shown. Table II shows the output codes    chip resistors are laser trimmed to ratio match for adjustment of
for the ideal input voltages of each of the analog input ranges.  offset and full-scale error using fixed external resistors.

The analog input section has a 25 V overvoltage protection on             BIP AGND1  REF
VxA and VxB. Since the AD974 has two analog grounds it is
important to ensure that the analog input is referenced to the                               4k        2.5V
AGND1 pin, the low current ground. This will minimize any                                        REFERENCE
problems associated with a resistive ground drop. It is also          CAP
important to ensure that the analog inputs are driven by a low        VxA   3k                   SWITCHED
impedance source. With its primarily resistive analog input           VxB  12k                    CAP ADC
circuitry, the ADC can be driven by a wide selection of general   AGND2     4k
purpose amplifiers.                                                                              40pF

To achieve the low distortion capability of the AD974 care                            AD974
should be taken in the selection of the drive circuitry
op amp.

                                                                           Figure 10. Simplified Analog Input

REV. A                                            13
AD974

       INPUT RANGE       BASIC CONNECTIONS FOR AD974
           10V
                                  BIP

                                  VxA

                    VIN           VxB

                                  AGND1

                               +  CAP
                    2.2F               AD974

                               +  REF
                    2.2F          AGND2

                                  BIP

                    VIN           VxA

                                  VxB
                                  AGND1

       0V TO +5V

                               +  CAP
                    2.2F               AD974

                               +  REF
                    2.2F          AGND2

                                  BIP

                    VIN           VxA

                                  VxB

       0V TO +4V                  AGND1

                               +  CAP
                    2.2F               AD974

                               +  REF
                    2.2F          AGND2

       Figure 11. Analog Input Configurations

                         14                         REV. A
OFFSET AND GAIN ADJUSTMENT                                                                                                                                                                              AD974
The AD974 is factory trimmed to minimize gain, offset and
linearity errors. There are no internal provisions to allow for any                                                                                                     are taken to minimize any degradation in the ADC's perfor-
further adjustment of offset error through external circuitry.                                                                                                          mance. Figure 14 shows the load regulation of the reference
The reference of the AD974 can be adjusted as shown in Figure                                                                                                           buffer. Notice that this figure is also normalized so that there is
12. This will allow the full-scale error of any one channel to be                                                                                                       zero error with no dc load. In the linear region, the output imped-
adjusted to zero or will allow the average full-scale error of the                                                                                                      ance at this point is typically 1 . Because of this output imped-
four channels to be minimized.                                                                                                                                          ance, it is important to minimize any ac- or input-dependent
                                                                                                                                                                        loads that will lead to increased distortion. Any dc load will
                                                                                                                                                                        simply act as a gain error. Although the typical characteristic of
                                                                                                                                                                        Figure 14 shows that the AD974 is capable of driving loads
                                                                                                                                                                        greater than 15 mA, it is recommended that the steady state
                                                                                                                                                                        current not exceed 2 mA.

                            +      CAP
                2.2F                    AD974
        +5V
        1mV / DIV                  REF
                                                                                                                                                dV ON CAP PIN 10nV/DIV50k576kAGND2

                         +
             2.2F

                  Figure 12. AD974 Full-Scale Trim                                                                                                                                        SOURCE CAPABILITY  SINK CAPABILITY

VOLTAGE REFERENCE                                                                                                                                                                         LOAD CURRENT 5mA/DIV
The AD974 has an on-chip temperature compensated bandgap
voltage reference that is factory trimmed to +2.5 V 20 mV.                                                                                                                 Figure 14. CAP Pin Load Regulation
The accuracy of the AD974 over the specified temperature
range is dominated by the drift performance of the voltage refer-                                                                                                       Using an External Reference
ence. The on-chip voltage reference is laser-trimmed to provide                                                                                                         In addition to the on-chip reference, an external 2.5 V reference
a typical drift of 7 ppm/C. This typical drift characteristic is                                                                                                       can be applied. When choosing an external reference for a
shown in Figure 13, which is a plot of the change in reference                                                                                                          16-bit application, however, careful attention should be paid to
voltage (in mV) versus the change in temperature--notice the                                                                                                            noise and temperature drift. These critical specifications can
plot is normalized for zero error at +25C. If improved drift perfor-                                                                                                   have a significant effect on the ADC performance.
mance is required, an external reference such as the AD780
should be used to provide a drift as low as 3 ppm/C. In order to                                                                                                       Figure 15 shows the AD974 used in bipolar mode with the
simplify the drive requirements of the voltage reference (internal                                                                                                      AD780 voltage reference applied to the REF pin. The AD780
or external), an on-chip reference buffer is provided.                                                                                                                  is a bandgap reference that exhibits ultralow drift, low initial
                                                                                                                                                                        error and low output noise. For low power applications, the
                                                                                                                                                                        AD780 provides a low quiescent current, high accuracy and low
                                                                                                                                                                        temperature drift solution.

                                                                                                                                                                                                             VIN        VxB

                                                                                                                                                                                                                        VxA

                                                                                                                                                                             0.1F                                       BIP

                                                                                                                                                                                   3 TEMP VOUT 6                        REF
                                                                                                                                                                                         AD780
                                                                                                                                                                                                             + C1
                                                                                                                                                                                                             2.2F

                                                                                                                                                                        +5V        2 VIN  GND 4                         AGND1

                                                                                                                                                                                                   C3            C4          AD974
                                                                                                                                                                                                  + 1F            0.1F

                                                                                                                                                                                                                        VANA

             55               25              125                                                                                                                                                                      CAP
                                                                                                                                                                                                                        AGND2
                  DEGREES Celsius                                                                                                                                                                              C2 +
                                                                                                                                                                                                             2.2F
        Figure 13. Reference Drift

The output of this buffer is provided at the CAP pin and is                                                                                                             Figure 15. External Reference to AD974 Configured for
available to the user; however, when externally loading the refer-                                                                                                      10 V Input Range
ence buffer, it is important to make sure that proper precautions

REV. A                                              15
AD974

AC PERFORMANCE                                                                                                               100%
The AD974 is fully specified and tested for dynamic perfor-                  2.0
mance specifications. The ac parameters are required for signal
processing applications such as speech recognition and spectrum              1.5
analysis. These applications require information on the ADC's
effect on the spectral content of the input signal. Hence, the               1.0
parameters for which the AD974 is specified include S/(N+D),
THD and Spurious Free Dynamic Range. These terms are                         0.5
discussed in greater detail in the following sections.
                                                                                0
As a general rule, it is recommended that the results from sev-
eral conversions be averaged to reduce the effects of noise and             0.5
thus improve parameters such as S/(N+D) and THD. AC per-
formance can be optimized by operating the ADC at its maxi-                 1.0
mum sampling rate of 200 kHz and digitally filtering the resulting
bit stream to the desired signal bandwidth. By distributing noise           1.5
over a wider frequency range the noise density in the frequency
band of interest can be reduced. For example, if the required               2.0
input bandwidth is 50 kHz, the AD974 could be oversampled                         0 5 10 15 20 25 30 35 40 45 50 55 60 66
by a factor of 4. This would yield a 6 dB improvement in the                                                           SAMPLES K
effective SNR performance.
                                                                                               Figure 17. INL Plot

                                                                                                                                                                                                                   100%
                                                                                                                                                                    2.0

     0                                                                                                                                                              1.5
10
20    5280 POINT FFT                                                                                                                                              1.0
30    fSAMPLE = 200kHz
40    fIN = 20kHz                                                                                                                                                 0.5
50    SNRD = 86.7dB
60    THD = 100.7dB
70
80AMPLITUDE dB                                                                                                                                                  0
90                                                                                                                                      SINAD (dB) FOR VIN = 0dB
100                                                                                                                                                              0.5
110
                                                                                                                                                                  1.0

                                                                                                                                                                  1.5

                                                                                                                                                                  2.0     5 10 15 20 25 30 35 40 45 50 55 60 66
                                                                                                                                                                        0                               SAMPLES K

125                                                                                                                                                                                Figure 18. DNL Plot
       0 5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 90 95 100
                                       FREQUENCY kHz

                    Figure 16. FFT Plot

DC PERFORMANCE                                                                                                                                                      90
The factory calibration scheme used for the AD974 compen-                                                                                                                                                                  SNR+D (dB) FOR AD974
sates for bit weight errors that may exist in the capacitor array.
The mismatch in capacitor values is adjusted (using the calibra-                                                                                                    80
tion coefficients) during a conversion, resulting in excellent dc
linearity performance. Figures 17 and 18, respectively, show                                                                                                        70
typical INL and DNL plots for the AD974 at +25C.
                                                                                                                                                                    60
A histogram test is a statistical method for deriving an A/D
converter's differential nonlinearity. A ramp input is sampled                                                                                                      50
by the ADC and a large number of conversions are taken at
each voltage level, averaged and then stored. The effect of                                                                                                         40
averaging is to reduce the transition noise by 1/n. If 64 samples
are averaged at each point, the effect of transition noise is                                                                                                       30
reduced by a factor of 8; i.e., a transition noise of 0.8 LSBs rms
is reduced to 0.1 LSBs rms. Theoretically the codes, during a                                                                                                       20
test of DNL, would all be the same size and therefore have an
equal number of occurrences. A code with an average number                                                                                                          10
of occurrences would have a DNL of "0." A code that is
different from the average would have a DNL that was either                                                                                                             1  10                                            100                     1000
greater or less than zero LSB. A DNL of 1 LSB indicates that
there is a missing code present at the 16-bit level and that the                                                                                                           INPUT SIGNAL FREQUENCY kHz
ADC exhibits 15-bit performance.
                                                                                                                                                                           Figure 19. S/(N+D) vs. Input Frequency

                                                                      16                                                                                                                                                                       REV. A
                                                                                                                                                                                                                     AD974

                    110                              80                                                          When used with an external reference, connected to the REF
                                                                                                                  pin and a 2.2 F capacitor, connected to the CAP pin, the
                                   SFDR                                                                           power-up recovery time is typically 1 ms. This typical value of
                                                                                                                  1 ms for recovery time depends on how much charge has de-
                    105                              85                                                          cayed from the external 2.2 F capacitor on the CAP pin and
                                                                                                                  assumes that it has decayed to zero. The 1 ms recovery time has
SFDR, S/N + D dB  100                              90                                                          been specified such that settling to 16 bits has been achieved.

                    95                               95                                                THD dB  When used with the internal reference, the dominant time con-
                                                                                                                  stant for power-up recovery is determined by the external ca-
                    90             THD               100                                                         pacitor on the REF pin and the internal 4K impedance seen at
                                                                                                                  that pin. An external 2.2 F capacitor is recommended for the
                    85             SNRD              105                                                         REF pin.

                    80                                                                            110            CROSSTALK
                      75 50 25  0 25 50 75 100 125 150                                                         The crosstalk between adjacent channels, nonadjacent channels
                                                                                                                  and worst-case adjacent channels is shown in Figures 22 to 24.
                                    TEMPERATURE C                                                               The worst-case crosstalk occurs between channels 1 and 2.

                         Figure 20. AC Parameters vs. Temperature

DC CODE UNCERTAINTY                                                                                                                                          80
Ideally, a fixed dc input should result in the same output code
for repetitive conversions; however, as a consequence of un-                                                            RESULTING AMPLITUDE ON SELECTED      85
avoidable circuit noise within the wideband circuits of the ADC,                                                           CHANNEL (dB) WITH INPUT GROUNDED
a range of output codes may occur for a given input voltage.                                                                                                 90
Thus, when a dc signal is applied to the AD974 input, and                                                                                                                                  ADJACENT CHANNELS,
10,000 conversions are recorded, the result will be a distribution                                                                                                                                 WORST PAIR
of codes as shown in Figure 21. This histogram shows a bell
shaped curve consistent with the Gaussian nature of thermal                                                                                                  95
noise. The histogram is approximately seven codes wide. The
standard deviation of this Gaussian distribution results in a code                                                                                           100                                              NONADJACENT
transition noise of 1 LSB rms.                                                                                                                               105                                                 CHANNELS
                                                                                                                                                             110

                    4000

                                                                                                                                                             115      10  100                                 1000  10000
                                                                                                                                                                    1

                    3500                                                                                                                                               ACTIVE CHANNEL INPUT FREQUENCY kHz

                    3000                                                                                                      Figure 22. Crosstalk vs. Input Frequency (kHz)

                    2500

                    2000                                                                                                            0
                                                                                                                                10
                    1500                                                                                                        20
                                                                                                                                30
                    1000                                                                                                        40
                                                                                                                                50
                    500                                                                                                         60
                                                                                                                                70
                         0                                                                                                      80dBFS
                                                                                                                                90
                            3 2 1 0   1  2  3  4                                                                           100
                                                                                                                              110
Figure 21. Histogram of 10,000 Conversions of a DC Input                                                                      120
                                                                                                                               130
POWER-DOWN FEATURE
The AD974 has analog and reference power-down capability                                                                              1 2 4 6 8 10 12 14 16 18 20
through the PWRD pin. When the PWRD pin is taken high,                                                                                                                FREQUENCY kHz
the power consumption drops from a maximum value of
100 mW to a typical value of 50 W. When in the power-                                                            Figure 23. Adjacent Channel Crosstalk, Worst Pair
down mode the previous conversion results are still available in                                                  (8192 Point FFT; AIN 2 = 1.02 kHz, 0.1 dB; AIN 1 = AGND)
the internal registers and can be read out providing it has not
already been shifted out.

REV. A                                                                                                            17
AD974

                 0dBFS                                               data read operation. The recommended procedure to ensure
                                                                     this is as follows:
              10
                                                                      Enable SPORT0 through the System Control register.
              20
                                                                      Set the SCLK Divide register to zero.
              30
                                                                      Setup PF0 and PF1 as outputs by setting bits 0 and 1 in
              40                                                      PFTYPE.

              50                                                    Force RFS0 low through PF0. The Receive Frame Sync
                                                                       signal has been programmed active high.
              60
                                                                      Enable AD974 by forcing CS = 0 through PF1.
              70
                                                                      Enable SPORT0 Receive Interrupt through the IMASK
              80                                                      register.

              90                                                    Wait for at least one full conversion cycle of the AD974 and
                                                                       throw away the received data.
            100
                                                                      Disable the AD974 by forcing CS = 1 through PF1.
            110
                                                                      Wait for a period of time equal to one conversion cycle.
            120
                                                                      Force RFS0 high through PF0.
            130                                                      Enable the AD974 by forcing CS = 0 through PF1.
                    1 2 4 6 8 10 12 14 16 18 20
                                                    FREQUENCY kHz  The ADSP-2181 SPORT0 will now remain synchronized to the
                                                                     external discontinuous clock for all subsequent conversions.
Figure 24. Adjacent Channel Crosstalk, Worst Pair (8192
Point FFT; AIN 2 = 220 kHz, 0.1 dB; AIN 1 = AGND)                                DR0      DATA
                                                                              SCLK0        DATACLK
MICROPROCESSOR INTERFACING
The AD974 is ideally suited for traditional dc measurement           ADSP-2181 OSCILLATOR  R/C
applications supporting a microprocessor, and ac signal process-                   PF1               AD974
ing applications interfacing to a digital signal processor. The
AD974 is designed to interface with a general purpose serial                     RFS0      CS
port or I/O ports on a microcontroller. A variety of external                      PF0
buffers can be used with the AD974 to prevent digital noise                                EXT/INT
from coupling into the ADC. The following sections illustrate
the use of the AD974 with an SPI equipped microcontroller and          SPORT0 CNTRL REG = 0300F
the ADSP-2181 signal processor.
                                                                     Figure 26. AD974-to-ADSP-2181 Interface
SPI INTERFACE
Figure 25 shows a general interface diagram between the              POWER SUPPLIES AND DECOUPLING
AD974 and an SPI equipped microcontroller. This interface            The AD974 has two power supply input pins. VANA and VDIG
assumes that the convert pulses will originate from the micro-       provide the supply voltages to the analog and digital portions,
controller and that the AD974 will act as the slave device. The      respectively. VANA is the +5 V supply for the on-chip analog
convert pulse could be initiated in response to an internal timer    circuitry, and VDIG is the +5 V supply for the on-chip digital
interrupt. The reading of output data, one byte at a time,           circuitry. The AD974 is designed to be independent of power
if necessary, could be initiated in response to the end-of-          supply sequencing and thus free from supply voltage induced
conversion signal (BUSY going high).                                 latchup.

              SDI               DATA                                 With high performance linear circuits, changes in the power
             SCK                DATACLK                              supplies can result in undesired circuit performance. Optimally,
       I/O PORT                 R/C                                  well regulated power supplies should be chosen with less than
              IRQ                                                    1% ripple. The ac output impedance of a power supply is a
                                         AD974                       complex function of frequency and will generally increase with
                           +5V  BUSY                                 frequency. Thus, high frequency switching, such as that en-
       SPI                                                           countered with digital circuitry, requires the fast transient cur-
                                EXT/INT                              rents that most power supplies cannot adequately provide. Such
                                CS                                   a situation results in large voltage spikes on the supplies. To
                                                                     compensate for the finite ac output impedance of most supplies,
                 Figure 25. AD974-to-SPI Interface                   charge "reserves" should be stored in bypass capacitors. This
                                                                     will effectively lower the supplies impedance presented to the
ADSP-2181 INTERFACE                                                  AD974 VANA and VDIG pins and reduce the magnitude of these
Figure 26 shows an interface between the AD974 and the               spikes. Decoupling capacitors, typically 0.1 F, should be placed
ADSP-2181 Digital Signal Processor. The AD974 is configured          close to the power supply pins of the AD974 to minimize any
for the Internal Clock mode (EXT/INT = 0) and will therefore         inductance between the capacitors and the VANA and VDIG pins.
act as the master device. The convert command is shown gener-
ated from an external oscillator in order to provide a low jitter
signal appropriate for both dc and ac measurements. Because
the SPORT, within the ADSP-2181, will be seeing a discontinu-
ous external clock, some steps are required to ensure that the
serial port is properly synchronized to this clock during each

                                                18                                                          REV. A
The AD974 may be operated from a single +5 V supply.                                                  AD974
When separate supplies are used, however, it is beneficial to
have larger (10 F) capacitors placed between the logic supply        BOARD LAYOUT
(VDIG) and digital common (DGND), and between the analog              Designing with high resolution data converters requires careful
supply (VANA) and the analog common (AGND2). Addition-                attention to board layout and trace impedance is a significant
ally, 10 F capacitors should be located in the vicinity of the       issue. A 1.22 mA current through a 0.5  trace will develop a
ADC to further reduce low frequency ripple. In systems where          voltage drop of 0.6 mV, which is 2 LSBs at the 16-bit level over
the device will be subjected to harsh environmental noise,            the 20 volt full-scale range. Ground circuit impedances should
additional decoupling may be required.                                be reduced as much as possible since any ground potential
                                                                      differences between the signal source and the ADC appear as
GROUNDING                                                             an error voltage in series with the input signal. In addition to
The AD974 has three ground pins; AGND1, AGND2 and                     ground drops, inductive and capacitive coupling needs to be
DGND. The analog ground pins are the "high quality" ground            considered. This is especially true when high accuracy analog
reference points and should be connected to the system analog         input signals share the same board with digital signals. Thus, to
common. AGND2 is the ground to which most internal ADC                minimize input noise coupling, the input signal leads to VIN and
analog signals are referenced. This ground is most susceptible to     the signal return leads from AGND should be kept as short as
current-induced voltage drops and thus must be connected with         possible. In addition, power supplies should also be decoupled
the least resistance back to the power supply. AGND1 is the low       to filter out ac noise.
current analog supply ground and should be the analog common
for the external reference, input op amp drive circuitry and the      Analog and digital signals should not share a common path.
input resistor divider circuit. By applying the inputs referenced     Each signal should have an appropriate analog or digital return
to this ground, any ground variations will be offset and have a       routed close to it. Using this approach, signal loops enclose a
minimal effect on the resulting analog input to the ADC. The          small area, minimizing the inductive coupling of noise. Wide
digital ground pin, DGND, is the reference point for all of the       PC tracks, large gauge wire and ground planes are highly rec-
digital signals that control the AD974.                               ommended to provide low impedance signal paths. Separate
                                                                      analog and digital ground planes are also recommended with a
The AD974 can be powered with two separate power supplies or          single interconnection point to minimize ground loops. Analog
with a single analog supply. When the system digital supply is        signals should be routed as far as possible from high speed
noisy, or fast switching digital signals are present, it is recom-    digital signals and if absolutely necessary, should only cross
mended to connect the analog supply to both the VANA and VDIG         them at right angles.
pins of the AD974 and the system supply to the remaining
digital circuitry. With this configuration, AGND1, AGND2 and          In addition, it is recommended that multilayer PC boards be
DGND should be connected back at the ADC. When there is               used with separate power and ground planes. When designing
significant bus activity on the digital output pins, the digital and  the separate sections, careful attention should be paid to the
analog supply pins on the ADC should be separated. This would         layout.
eliminate any high speed digital noise from coupling back to the
analog portion of the AD974. In this configuration, the digital
ground pin DGND should be connected to the system digital
ground and be separate from the AGND pins.

REV. A  19
AD974

                                  OUTLINE DIMENSIONS

                               Dimensions shown in inches and (mm).

                                  28-Lead 300 Mil Plastic DIP
                                               (N-28B)

                               1.425 (38.195)
                               1.385 (35.179)

                             28                  15 0.280 (7.11)

                               1                 14 0.240 (6.10)                           0.325 (8.25)

           PIN 1                                 0.015 (0.381)                             0.300 (7.62)
                                                       MIN                                                  0.195 (4.95)
          0.210
          (5.33)                                               0.150 (3.81)                              0.115 (2.93)
           MAX
       SEATING                                                 0.115 (2.92)                    0.014 (0.356)
          PLANE                                                                                0.008 (0.204)
                                  0.100 (2.54)   0.070 (1.77)
                   0.022 (0.558)      BSC        0.045 (1.15)
                   0.014 (0.356)

                                  28-Lead Wide Body (SOIC)
                                                (R-28)

                               0.7125 (18.10)
                               0.6969 (17.70)

              28                                 15

              1                                            0.2992 (7.60)
               PIN 1                                           0.2914 (7.40)
                                                                   0.4193 (10.65)
                                                                        0.3937 (10.00)
                                                   14
                                                                                               0.0291 (0.74)
                                                 0.1043 (2.65)                                                    x 45
                                                 0.0926 (2.35)
                                                                                               0.0098 (0.25)

                       0.0500     0.0192 (0.49)                                            8
                       (1.27)     0.0138 (0.35)
       0.0118 (0.30)    BSC                      SEATING       0.0125 (0.32)               0            0.0500 (1.27)
       0.0040 (0.10)                                PLANE      0.0091 (0.23)                             0.0157 (0.40)

                      28-Lead Shrink Small Outline Package (SSOP)
                                                (RS-28)

                                    0.407 (10.34)
                                    0.397 (10.08)

              28                                 15

       0.311 (7.9)
           0.301 (7.64)
                                                                         0.212 (5.38)
                                                                             0.205 (5.21)
                  1                              14

       0.078 (1.98) PIN 1                        0.07 (1.79)
       0.068 (1.73)                              0.066 (1.67)

       0.008  (0.203)  0.0256     0.015 (0.38)   SEATING                      8                         0.03 (0.762)
                       (0.65)     0.010 (0.25)      PLANE                     0                         0.022 (0.558)
       0.002 (0.050) BSC                                   0.009 (0.229)

                                                           0.005 (0.127)

                                                 20                                                                     REV. A
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