器件类别:半导体    逻辑   
厂商名称:ADI [Analog Devices Inc]



1通道 12位 闪存式模数转换器, 并行存取, PDSO28


AD9220功能数量 1
AD9220端子数量 28
AD9220最大工作温度 85 Cel
AD9220最小工作温度 -40 Cel
AD9220额定供电电压 5 V
AD9220最大线性误差 0.0305 %
AD9220最大限制模拟输入电压 5 V
AD9220最小限制模拟输入电压 0.0 V
AD9220加工封装描述 MO-150AH, SSOP-28
AD9220工艺 CMOS
AD9220表面贴装 Yes
AD9220端子形式 GULL WING
AD9220端子间距 0.6500 mm
AD9220端子涂层 TIN LEAD
AD9220端子位置 DUAL
AD9220采样率 10 MHz
AD9220位数 12
AD9220输出位编码 BINARY
AD9220模拟通道数 1
AD9220采样保持和跟踪保持 SAMPLE



Complete 12-Bit 1.5/3.0/10.0 MSPS
        Monolithic A/D Converters


    FEATURES                                                                                  FUNCTIONAL BLOCK DIAGRAM
    Monolithic 12-Bit A/D Converter Product Family
    Family Members Are: AD9221, AD9223, and AD9220                                                     CLK  AVDD          DVDD
    Flexible Sampling Rates: 1.5 MSPS, 3.0 MSPS, and
       10.0 MSPS
    Low Power Dissipation: 59 mW, 100 mW, and 250 mW                               VINA           MDAC1     MDAC2         MDAC3
    Single 5 V Supply                                                              VINB          GAIN = 16  GAIN = 8      GAIN = 4
    Integral Nonlinearity Error: 0.5 LSB
    Differential Nonlinearity Error: 0.3 LSB                                      CAPT              5             4             3          A/D
    Input Referred Noise: 0.09 LSB                                                CAPB        A/D           A/D           A/D                  3
    Complete On-Chip Sample-and-Hold Amplifier and
                                                                                   VREF             5       4               3
       Voltage Reference                                                         SENSE
    Signal-to-Noise and Distortion Ratio: 70 dB                                                             DIGITAL CORRECTION LOGIC
    Spurious-Free Dynamic Range: 86 dB
    Out-of-Range Indicator                                                                                            12
    Straight Binary Output Data
    28-Lead SOIC and 28-Lead SSOP                                                                           OUTPUT BUFFERS                        OTR

GENERAL DESCRIPTION                                                                       MODE         1V                                         BIT 1
The AD9221, AD9223, and AD9220 are a generation of high                                  SELECT                                                   (MSB)
performance, single supply 12-bit analog-to-digital converters.                                                 AD9221/AD9223/AD9220
Each device exhibits true 12-bit linearity and temperature drift                                                                                  BIT 12
performance1 as well as 11.5-bit or better ac performance.2 The                                                                                   (LSB)
AD9221/AD9223/AD9220 share the same interface options,
package, and pinout. Thus, the product family provides an upward                                    REFCOM     AVSS       DVSS        CML
or downward component selection path based on performance,
sample rate and power. The devices differ with respect to their                  amplifier (SHA) is equally suited for both multiplexed sys-
specified sampling rate, and power consumption, which is reflected               tems that switch full-scale voltage levels in successive channels
in their dynamic performance over frequency.                                     as well as sampling single-channel inputs at frequencies up to
                                                                                 and beyond the Nyquist rate. Also, the AD9221/AD9223/AD9220
The AD9221/AD9223/AD9220 combine a low cost, high speed                          is well suited for communication systems employing Direct-
CMOS process and a novel architecture to achieve the resolution                  IF down conversion since the SHA in the differential input
and speed of existing hybrid and monolithic implementations at                   mode can achieve excellent dynamic performance far beyond its
a fraction of the power consumption and cost. Each device is a                   specified Nyquist frequency.2
complete, monolithic ADC with an on-chip, high performance,
low noise sample-and-hold amplifier and programmable voltage                     A single clock input is used to control all internal conversion
reference. An external reference can also be chosen to suit the                  cycles. The digital output data is presented in straight binary
dc accuracy and temperature drift requirements of the application.               output format. An out-of-range (OTR) signal indicates an over-
The devices use a multistage differential pipelined architecture                 flow condition that can be used with the most significant bit to
with digital output error correction logic to provide 12-bit accu-               determine low or high overflow.
racy at the specified data rates and to guarantee no missing
codes over the full operating temperature range.                                 PRODUCT HIGHLIGHTS
                                                                                 The AD9221/AD9223/AD9220 family offers a complete single-
The input of the AD9221/AD9223/AD9220 is highly flexible,                        chip sampling 12-bit, analog-to-digital conversion function in
allowing for easy interfacing to imaging, communications, medi-                  pin compatible 28-lead SOIC and SSOP packages.
cal, and data-acquisition systems. A truly differential input
structure allows for both single-ended and differential input                    Flexible Sampling Rates--The AD9221, AD9223, and AD9220
interfaces of varying input spans. The sample-and-hold                           offer sampling rates of 1.5 MSPS, 3.0 MSPS, and 10.0 MSPS,
1Excluding internal voltage reference.                                           Low Power and Single Supply--The AD9221, AD9223, and
2Depends on the analog input configuration.                                      AD9220 consume only 59 mW, 100 mW, and 250 mW, respec-
                                                                                 tively, on a single 5 V power supply.
                                                                                 Excellent DC Performance Over Temperature--The AD9221/
Information furnished by Analog Devices is believed to be accurate and           AD9223/AD9220 provide 12-bit linearity and temperature drift
reliable. However, no responsibility is assumed by Analog Devices for its        performance.1
use, nor for any infringements of patents or other rights of third parties that
may result from its use. No license is granted by implication or otherwise       Excellent AC Performance and Low Noise--The AD9221/
under any patent or patent rights of Analog Devices. Trademarks and              AD9223/AD9220 provide better than 11.3 ENOB performance
registered trademarks are the property of their respective companies.            and have an input referred noise of 0.09 LSB rms.2

                                                                                 Flexible Analog Input Range--The versatile on-board sample-
                                                                                 and-hold (SHA) can be configured for either single-ended or
                                                                                 differential inputs of varying input spans.

                                                                                 One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

                                                                                 Tel: 781/329-4700                          

                                                                                 Fax: 781/326-8703 2003 Analog Devices, Inc. All rights reserved.

DC SPECIFICATIONS (AVDD = 5 V, DVDD = 5 V, fSAMPLE = Max Conversion Rate, VREF = 2.5 V, VINB = 2.5 V, TMIN to TMAX, unless
                                       otherwise noted.)

Parameter                              AD9221       AD9223                                           AD9220       Unit
                                                                                                                  Bits min
RESOLUTION                             12           12                                               12           MHz min
MAX CONVERSION RATE                    1.5          3                                                             LSB rms typ
                                                                                                     0.23         LSB rms typ
INPUT REFERRED NOISE (TYP)             0.23         0.23                                             0.09
  VREF = 1 V                           0.09         0.09                                                          LSB typ
  VREF = 2.5 V                                                                                        0.5        LSB max
                                        0.4         0.5                                             1.25       LSB typ
ACCURACY                               1.25       1.25                                           0.3        LSB max
  Integral Nonlinearity (INL)          0.3         0.3                                             0.75       LSB typ
                                        0.75       0.75                                           0.7        LSB typ
  Differential Nonlinearity (DNL)       0.6         0.6                                             0.35       Bits Guaranteed
                                        0.3         0.3                                            12           % FSR max
  INL1                                 12           12                                                0.3        % FSR max
  DNL1                                  0.3         0.3                                             1.5        % FSR max
  No Missing Codes                      1.5         1.5                                             0.75
  Zero Error (@ 25C)                   0.75       0.75                                                        ppm/C typ
  Gain Error (@ 25C)2                                                                               2           ppm/C typ
  Gain Error (@ 25C)3                                                                               26         ppm/C typ
TEMPERATURE DRIFT                      2           2                                                            % FSR max
  Zero Error                            26          26                                                          V p-p min
  Gain Error2                                                                                        2            V p-p max
  Gain Error3                           0.4         0.4                                            5            V min
                                                                                                     0            V max
POWER SUPPLY REJECTION                  0.06       0.06                                           AVDD         pF typ
  AVDD, DVDD (+5 V 0.25 V)                                                                         16
                                                                                                                  V typ
ANALOG INPUT                           2            2                                                1            mV max
  Input Span (with VREF = 1.0 V)       5            5                                                 14         V typ
  Input Span (with VREF = 2.5 V)       0            0                                                2.5          mV max
  Input (VINA or VINB) Range           AVDD         AVDD                                              35         mV max
                                       16           16                                               2.0          k typ
  Input Capacitance                                                                                  5
                                                                                                                  V ( 5% AVDD Operating)
INTERNAL VOLTAGE REFERENCE                                                                           5            V
                                                                                                     2.7 to 5.25
Output Voltage (1 V Mode)              1            1                                                             mA max
                                                                                                     58           mA typ
Output Voltage Tolerance (1 V Mode)    14          14                                             51           mA max
                                                                                                     4.0          mA typ
Output Voltage (2.5 V Mode)            2.5          2.5                                              <1.0         mW typ
                                                                                                     254          mW max
Output Voltage Tolerance (2.5 V Mode)   35          35                                             310

Load Regulation4                       2.0          2.0

REFERENCE INPUT RESISTANCE             5            5

POWER SUPPLIES                         5            5
  Supply Voltages                      2.7 to 5.25  2.7 to 5.25
     DVDD                              14.0         26
  Supply Current                       11.8         20
     IAVDD                             0.5          0.5
                                       0.02         0.02

POWER CONSUMPTION                      59.0         100

                                       70.0         130

1VREF = 1 V.
2Including internal reference.
3Excluding internal reference.
4Load regulation with 1 mA load current (in addition to that required by the AD9221/AD9223/AD9220).

Specification subject to change without notice.

                                               2                                                                REV. E

AC SPECIFICATIONS (AVDD = 5 V, DVDD= 5 V, fSAMPLE = Max Conversion Rate, VREF = 1.0 V, VINB = 2.5 V, DC Coupled/Single-
                                       Ended Input TMIN to TMAX, unless otherwise noted.)

Parameter                                         AD9221         AD9223       AD9220    Unit

MAX CONVERSION RATE                               1.5            3.0          10.0      MHz min

DYNAMIC PERFORMANCE                               100            500          1000      kHz
  Input Test Frequency 1 (VINA = 0.5 dBFS)       70.0           70.0         70        dB typ
     Signal-to-Noise and Distortion (SINAD)       69.0           68.5         68.5      dB min
                                                  11.3           11.3         11.3      dB typ
     Effective Number of Bits (ENOBs)             11.2           11.1         11.1      dB min
                                                  70.2           70.0         70.2      dB typ
     Signal-to-Noise Ratio (SNR)                  69.0           68.5         69.0      dB min
                                                  83.4          83.4        83.7     dB typ
     Total Harmonic Distortion (THD)              77.5          76.0        76.0     dB max
                                                  86.0           87.5         88.0      dB typ
     Spurious Free Dynamic Range (SFDR)           79.0           77.5         77.5      dB max
                                                  0.50           1.50         5.0       MHz
  Input Test Frequency 2 (VINA = 0.5 dBFS)       69.9           69.4         67.0      dB typ
     Signal-to-Noise and Distortion (SINAD)       69.0           68.0         65.0      dB min
                                                  11.3           11.2         10.8      dB typ
     Effective Number of Bits (ENOBs)             11.2           11.1         10.5      dB min
                                                  70.1           69.7         68.8      dB typ
     Signal-to-Noise Ratio (SNR)                  69.0           68.5         67.5      dB min
                                                  83.4          82.9        72.0     dB typ
     Total Harmonic Distortion (THD)              77.5          75.0        68.0     dB max
                                                  86.0           85.7         75.0      dB typ
     Spurious Free Dynamic Range (SFDR)           79.0           76.0         69.0      dB max
                                                  25             40           60        MHz typ
  Full Power Bandwidth                            25             40           60        MHz typ
  Small Signal Bandwidth                          1              1            1         ns typ
  Aperture Delay                                  4              4            4         ps rms typ
  Aperture Jitter                                 125            43           30        ns typ
  Acquisition to Full-Scale Step

Specifications subject to change without notice.

DIGITAL SPECIFICATIONS (AVDD = 5 V, DVDD = 5 V, TMIN to TMAX, unless otherwise noted.)

Parameter                                                Symbol                         Unit

CLOCK INPUT                                                                             V min
                                                                                        V max
High Level Input Voltage                                 VIH             3.5            A max
                                                                                        A max
Low Level Input Voltage                                  VIL             1.0            pF typ

High Level Input Current (VIN = DVDD)                    IIH             10           V min
                                                                                        V min
Low Level Input Current (VIN = 0 V)                      IIL             10           V max
                                                                                        V max
Input Capacitance                                        CIN             5
                                                                                        V min
LOGIC OUTPUTS                                                                           V min
                                                                                        V max
DVDD = 5 V                                                                              V max
                                                                                        pF typ
High Level Output Voltage (IOH = 50 A)                  VOH             4.5

High Level Output Voltage (IOH = 0.5 mA)                 VOH             2.4

Low Level Output Voltage (IOL = 1.6 mA)                  VOL             0.4

Low Level Output Voltage (IOL = 50 A)                   VOL             0.1

DVDD = 3 V

High Level Output Voltage (IOH = 50 A)                  VOH             2.95

High Level Output Voltage (IOH = 0.5 mA)                 VOH             2.80

Low Level Output Voltage (IOL = 1.6 mA)                  VOL             0.4

Low Level Output Voltage (IOL = 50 A)                   VOL             0.05

Output Capacitance                                       COUT            5

Specifications subject to change without notice.

REV. E                                                    3


Parameter                           Symbol                  AD9221                               AD9223                 AD9220         Unit

Clock Period*                       tC                      667                                  333                    100            ns min
CLOCK Pulsewidth High                                                                                                                  ns min
CLOCK Pulsewidth Low                tCH                     300                                  150                    45             ns min
Output Delay                                                                                                                           ns min
                                    tCL                     300                                  150                    45             ns typ
Pipeline Delay (Latency)                                                                                                               ns max
                                    tOD                     8                                    8                      8              Clock Cycles

                                                            13                                   13                     13

                                                            19                                   19                     19

                                                            3                                    3                      3

*The clock period may be extended to 1 ms without degradation in specified performance @ 25 C.
Specifications subject to change without notice.

                                          S1                S2

                               ANALOG              tC                                                              S4
                                   INPUT                                                    S3
                                              tCH      tCL
                                 CLOCK                                                                 tOD

                                   DATA                                                                         DATA 1

                                              Figure 1. Timing Diagram

ABSOLUTE MAXIMUM RATINGS*                                                                   THERMAL CHARACTERISTICS

                      With                                                                  Thermal Resistance

                      Respect                                                               28-Lead SOIC
                                                                                             JA = 71.4C/W
Parameter             to       Min  Max                Unit                                  JC = 23C/W

AVDD                  AVSS 0.3     +6.5               V                                    28-Lead SSOP
                                                                                             JA = 63.3C/W
DVDD                  DVSS 0.3     +6.5               V                                     JC = 23C/W

AVSS                  DVSS 0.3     +0.3               V

AVDD                  DVDD 6.5     +6.5               V

REFCOM                AVSS 0.3     +0.3               V

CLK                   AVSS 0.3     AVDD + 0.3 V                                                                       ORDERING GUIDE

Digital Outputs       DVSS 0.3     DVDD + 0.3 V                                                       Temperature Package                Package
VINA, VINB            AVSS 0.3     AVDD + 0.3 V                                            Model      Range                 Description

VREF                  AVSS 0.3     AVDD + 0.3 V                                            AD9221AR
SENSE                 AVSS 0.3     AVDD + 0.3 V                                            AD9220AR   40C to +85C        28-Lead SOIC R-28
                                                                                            AD9221ARS  40C to +85C        28-Lead SOIC R-28
CAPB, CAPT            AVSS 0.3     AVDD + 0.3 V                                            AD9223ARS  40C to +85C        28-Lead SOIC R-28
                                                                                            AD9220ARS  40C to +85C        28-Lead SSOP RS-28
Junction Temperature                150                C                                   AD9221-EB  40C to +85C        28-Lead SSOP RS-28
                                                                                            AD9223-EB  40C to +85C        28-Lead SSOP RS-28
Storage Temperature            65  +150               C                                   AD9220-EB                        Evaluation Board
                                                                                                                             Evaluation Board
Lead Temperature                                                                                                             Evaluation Board

(10 sec)                            300                C

*Stresses above those listed under Absolute Maximum Ratings may cause perma-
nent damage to the device. This is a stress rating only; functional operation of the
device at these or any other conditions above those indicated in the operational
sections of this specification is not implied. Exposure to absolute maximum ratings
for extended periods may effect device reliability.

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily
accumulate on the human body and test equipment and can discharge without detection. Although the
AD9221/AD9223/AD9220 features proprietary ESD protection circuitry, permanent damage may
occur on devices subjected to high energy electrostatic discharges. Therefore, proper ESD precautions
are recommended to avoid performance degradation or loss of functionality.

                                                                                       4                                                REV. E
        PIN CONFIGURATION                                                                 AD9221/AD9223/AD9220

        CLK 1                    28 DVDD                                     Zero Error
                                                                             The major carry transition should occur for an analog value 1/2
        (LSB) BIT 12 2           27 DVSS                                     LSB below VINA = VINB. Zero error is defined as the devia-
                                                                             tion of the actual transition from that point.
        BIT 11 3                 26 AVDD
                                                                             Gain Error
        BIT 10 4        AD9221/  25 AVSS                                     The first code transition should occur at an analog value 1/2 LSB
         BIT 9 5        AD9223/  24 VINB                                     above negative full scale. The last transition should occur at an
         BIT 8 6        AD9220   23 VINA                                     analog value 1 1/2 LSB below the nominal full scale. Gain error
                                                                             is the deviation of the actual difference between first and last
        BIT 7 7 TOP VIEW 22 CML                                              code transitions and the ideal difference between first and last
        BIT 6 8 (Not to Scale) 21 CAPT                                       code transitions.

        BIT 5 9                  20 CAPB                                     Temperature Drift
                                                                             The temperature drift for zero error and gain error specifies the
        BIT 4 10                 19 REFCOM                                   maximum change from the initial (25C) value to the value at
                                                                             TMIN or TMAX.
        BIT 3 11                 18 VREF
                                                                             Power Supply Rejection
        BIT 2 12                 17 SENSE                                    The specification shows the maximum change in full scale from
                                                                             the value with the supply at the minimum limit to the value with
        (MSB) BIT 1 13           16 AVSS                                     the supply at its maximum limit.

        OTR 14                   15 AVDD                                     Aperture Jitter
                                                                             Aperture jitter is the variation in aperture delay for successive
        PIN FUNCTION DESCRIPTIONS                                            samples and is manifested as noise on the input to the A/D.

Pin     Mnemonic        Description                                          Aperture Delay
Number                                                                       Aperture delay is a measure of the sample-and-hold amplifier
        CLK             Clock Input Pin                                      (SHA) performance and is measured from the rising edge of the
1       BIT 12          Least Significant Data Bit (LSB)                     clock input to when the input signal is held for conversion.
2       BITS 112       Data Output Bit
312    BIT 1           Most Significant Data Bit (MSB)                      Signal-to-Noise and Distortion (S/N+D, SINAD) Ratio
13      OTR             Out of Range                                         S/N+D is the ratio of the rms value of the measured input signal
14      AVDD            5 V Analog Supply                                    to the rms sum of all other spectral components below the Nyquist
15, 26  AVSS            Analog Ground                                        frequency, including harmonics but excluding dc. The value for
16, 25  SENSE           Reference Select                                     S/N+D is expressed in decibels.
17      VREF            Reference I/O
18      REFCOM          Reference Common                                     Effective Number of Bits (ENOB)
19      CAPB            Noise Reduction Pin                                  For a sine wave, SINAD can be expressed in terms of the num-
20      CAPT            Noise Reduction Pin                                  ber of bits. Using the following formula,
21      CML             Common-Mode Level (Midsupply)
22      VINA            Analog Input Pin (+)                                                N = (SINAD 1.76) / 6.02
23      VINB            Analog Input Pin ()
24      DVSS            Digital Ground                                       it is possible to get a measure of performance expressed as N,
27      DVDD            3 V to 5 V Digital Supply                            the effective number of bits.
                                                                             Thus, effective number of bits for a device for sine wave inputs
DEFINITIONS OF SPECIFICATIONS                                                at a given input frequency can be calculated directly from its
Integral Nonlinearity (INL)                                                  measured SINAD.
INL refers to the deviation of each individual code from a line
drawn from "negative full scale" through "positive full scale."              Total Harmonic Distortion (THD)
The point used as negative full scale occurs 1/2 LSB before the              THD is the ratio of the rms sum of the first six harmonic com-
first code transition. Positive full scale is defined as a level 1 1/2       ponents to the rms value of the measured input signal and is
LSB beyond the last code transition. The deviation is measured               expressed as a percentage or in decibels.
from the middle of each particular code to the true straight line.
                                                                             Signal-to-Noise Ratio (SNR)
Differential Nonlinearity (DNL, No Missing Codes)                            SNR is the ratio of the rms value of the measured input signal to
An ideal ADC exhibits code transitions that are exactly 1 LSB                the rms sum of all other spectral components below the Nyquist
apart. DNL is the deviation from this ideal value. Guaranteed                frequency, excluding the first six harmonics and dc. The value
no missing codes to 12-bit resolution indicates that all 4096                for SNR is expressed in decibels.
codes, respectively, must be present over all operating ranges.
                                                                             Spurious Free Dynamic Range (SFDR)
                                                                             SFDR is the difference in dB between the rms amplitude of the
                                                                             input signal and the peak spurious signal.

REV. E                                                                  5

AD9221Typical Performance Characteristics (AVDD = 5 V, DVDD = 5 V, fSAMPLE = 1.5 MSPS, TA = 25C)

             1.0                                                                       1.0                                                                                     8,180,388
             0.8                                                                       0.8
DNL LSBs   0.6                                                          INL LSBs   0.6                                                                      HITS
             0.4                                                                       0.4
             0.2                                                                       0.2                                                                            121,764
             0.0                                                                       0.0
            0.2                                                    4095              0.2                                                 4095                       N1      N          85,895
            0.4                                                                      0.4                                                                                                 N+1
            0.6                                                                      0.6
            0.8                                                                      0.8    CODE
            1.0                                                                      1.0

                 0                                                                         0

                         CODE                                                                                                                                                  CODE

                    TPC 1. Typical DNL                                                        TPC 2. Typical INL                                 TPC 3. "Grounded-Input"
                                                                                                                                                 Histogram (Input Span = 2 V p-p)

            80                                                                       50                                                                        80
            75                                                                       60                                                                        75    0.5dB
                                          0.5dB                                     65
                                                                                     70      20.0dB                                                           70
            70                                                                       75       6.0dB
                                                                                     80       0.5dB
            65           6.0dB                                                      85                                                                        65
                                                                                     90                                      1.0
SINAD dB                                                                THD dB   95                FREQUENCY MHz                          SINAD dB           6.0dB
            60                                                                                                                                                  60
            55                                                                                                                                                  55    20.0dB

            45                                                                                                                                                  45

            40                                                                                                                                                  40
                                               1.0                                                                                                                    0.1                   1.0
                         FREQUENCY MHz
                                                                                                                                                                           FREQUENCY MHz

TPC 4. SINAD vs. Input Frequency                                          TPC 5. THD vs. Input Frequency                                         TPC 6. SINAD vs. Input Frequency
(Input Span = 2.0 V p-p, VCM = 2.5 V)                                     (Input Span = 2.0 V p-p, VCM = 2.5 V)                                  (Input Span = 5.0 V p-p, VCM = 2.5 V)

            50                                                                       60                                                                      100

            55                                                                       65                                                                        90

                                                           20.0dB                    70                                                                        80
            65                                                           THD dB    75                                                        SNR/SFDR dB                              SFDR

THD dB     70                                                                       80                       5V p-p                                           60
                                                                                      85                                                                        50
            75                                                                                                                    2V p-p                                                    SNR
                                                                                      90                                                                        40
            85                                                                       95
            90                                                                     100
                                                                                         0.2 0.3 0.4 0.6 0.8 1                                                   10
                    0.1                             1.0                                                                                    23                      60 50 40 30 20 10 0
                                                                                                                                                                                              AIN dBFS
                         FREQUENCY MHz                                                      SAMPLE RATE MSPS
                                                                                                                                                              TPC 9. SNR/SFDR vs. AIN (Input
TPC 7. THD vs. Input Frequency                                            TPC 8. THD vs. Sample Rate                                                          Amplitude) (fIN = 500 kHz, Input
(Input Span = 5.0 V p-p, VCM = 2.5 V)                                     (AIN = 0.5 dB, fIN = 500 kHz,                                                      Span = 2 V p-p, VCM = 2.5 V)
                                                                          VCM = 2.5 V)

                                                                                              6                                                                                           REV. E

AD9223Typical Performance Characteristics (AVDD = 5 V, DVDD = 5 V, fSAMPLE = 3.0 MSPS, TA = 25C)

             1.0                                                 1.0                                                                                                    8,123,672
             0.8                                                 0.8
DNL LSBs   0.6                                      INL LSBs 0.6
             0.4                                                                                                                                          HITS0.4
             0.2                                                 0.2
             0.0                                                 0.0                                                                                                                  130,323
            0.2                                                0.2
            0.4                                4095            0.4                                                        4095                                96,830           N       N+1
            0.6                                                0.6                                                                                             N1
            0.8                                                0.8
            1.0                                                1.0                CODE

                  0                                                  0

                               CODE                                                                                                                                     CODE

                     TPC 10. Typical DNL                                 TPC 11. Typical INL                                      TPC 12. "Grounded-Input"
                                                                                                                                  Histogram (Input Span = 2 V p-p)

            80                                                 50                                                                               80
            75                                                 55
            70                      0.5dB                     60                        20.0dB                                                75 0.5dB
            65                      6.0dB                     65                                                                               70
            60                                                 70                        0.5dB
SINAD dB  55                      20.0dB           THD dB 75                               6.0dB                           SINAD dB     65 6.0dB
            50                                                 80
            45                                                 85                                                                               60
            40                                                 90
                                                               95                                                                               55
               0.1                                            100                                                                                        20.0dB

                                                                    0.1                                                                          50


                                                                                    1.0                                                          40

                               1.0              10.0                                                                        10.0                 0.1                             1.0           10.0

                               FREQUENCY MHz                           FREQUENCY MHz                                                                                FREQUENCY MHz

TPC 13. SINAD vs. Input Frequency                     TPC 14. THD vs. Input Frequency                                             TPC 15. SINAD vs. Input Frequency
(Input Span = 2.0 V p-p, VCM = 2.5 V)                 (Input Span = 2.0 V p-p, VCM = 2.5 V)                                       (Input Span = 5.0 V p-p, VCM = 2.5 V)

            50                                                 60                                                                              100
            55                                                 65

            60                                                                                                                                  80

            65 20.0dB                                         70
THD dB                                              THD dB  75                                                               SNR/SFDR dB  70
                                                                                                                    5V p-p                                                 SFDR

                                                                80                                                                              60

            75 6.0dB                                          85                       2V p-p                                                 50

            80                                                                                                                                                             SNR
                       0.5dB                                                                                                                    40


            90                                                 90                                                                              30

            95                                                 95                                                                              20

100                                                          100                                                                               10
    0.1                                                             0.4                                                                          60 50 40 30 20 10
                               1.0              10.0                     0.6 0.8 1        23  4 56                                                                                             0

                               FREQUENCY MHz                           SAMPLE RATE MSPS                                                                             AIN dBFS

TPC 16. THD vs. Input Frequency                       TPC 17. THD vs. Sample Rate                                                 TPC 18. SNR/SFDR vs. AIN (Input
(Input Span = 5.0 V p-p, VCM = 2.5 V)                 (AIN = 0.5 dB, fIN = 500 kHz,                                              Amplitude) (fIN = 1.5 MHz, Input
                                                      VCM = 2.5 V)                                                                Span = 2 V p-p, VCM = 2.5 V)

REV. E                                                                   7

AD9220Typical Performance Characteristics (AVDD = 5 V, DVDD = 5 V, fSAMPLE = 10 MSPS, TA = 25C)

1.0                                                                                                       1.0                                                                              8,123,672
0.8                                                                                                       0.8
0.6DNL LSBs                                                                                             0.6                                                           HITS
0.4                                                                                          INL LSBs   0.4
0.2                                                                                                       0.2
0.0                                                                                                       0.0                                                                   134,613                130,323
0.2                                                                                                      0.2
0.4                                 4095                                                                 0.4                                      4095                         N1        N                N+1
0.6                                                                                                      0.6
0.8                                                                                                      0.8            CODE
1.0                                                                                                      1.0

     1                                                                                                         1

         CODE                                                                                                                                                                               CODE

         TPC 19. Typical DNL                                                                                      TPC 20. Typical INL                     TPC 21. "Grounded-Input"
                                                                                                                                                          Histogram (Input Span = 2 V p-p)

80                                                                                                        50                                                            80
70                                                                                                        55                                                            75
65                                                                                                                                                                                  0.5dB
60            0.5dB                                                                                      60
55             6dB
50                                                                                                                                                                       70      6.0dB
45            20dB
40                                                                                                        65

  0.1SINAD dB                                                                                           70             20dB                           SINAD dB     65
                                                                                         THD dB
                                                                                                          75                                                            60
                                                                                                                                                                         55 20.0dB

                                                                                                          85             0.5dB



                                                                                                          95                                                            45

                                                                                                   100                                                                  40
         1.0                  10.0                                                                        0.5        1.0                            10.0                                                1.0                          10.0
                                                                                                                                                                                            FREQUENCY MHz
         FREQUENCY MHz                                                                                                  FREQUENCY MHz

TPC 22. SINAD vs. Input Frequency          TPC 23. THD vs. Input Frequency                                                                                TPC 24. SINAD vs. Input Frequency
(Input Span = 2.0 V p-p, VCM = 2.5 V)      (Input Span = 2.0 V p-p, VCM = 2.5 V)                                                                          (Input Span = 5.0 V p-p, VCM = 2.5 V)

50                                                                                                       60                                                            90
60                                                                                                       65                                                            80
65                                                                                                                                 5V p-p                                                                              SFDR
75                                                                                                       70                                                            70
85      20.0dB                                                                                          75             2V p-p                          SNR/SFDR dB  60
90                  0.5dB                                                                                                                                                                                                     SNR
THD dB                                                                                                  80
    0.1                                                                                        THD dB                                                                  50


                                                                                                          85                                                            40

                                                                                                          90                                                            30

                                                                                                          95                                                            20

                                                                                                          100                                                           10
                                                                                                                                                                           60 50 40 30 20 10
                     1.0             10.0                                                                         1                             10  15                                                                               0
         FREQUENCY MHz
                                                                                                                     SAMPLE RATE MSPS                                                     AIN dBFS

TPC 25. THD vs. Input Frequency            TPC 26. THD vs. Clock Frequency                                                                                TPC 27. SNR/SFDR vs. AIN (Input
(Input Span = 5.0 V p-p, VCM = 2.5 V)      (AIN = 0.5 dB, fIN = 1.0 MHz,                                                                                 Amplitude) (fIN = 5.0 MHz, Input
                                           VCM = 2.5 V)                                                                                                   Span = 2 V p-p, VCM = 2.5 V)

                                                                                                                          8                                                                                                 REV. E

INTRODUCTION                                                               also similar. The data sheet is structured such that the designer
The AD9221/AD9223/AD9220 are members of a high perfor-                     can make an informed decision in selecting the proper A/D and
mance, complete single-supply 12-bit ADC product family based              optimizing its performance to fit the specific application.
on the same CMOS pipelined architecture. The product family
allows the system designer an upward or downward component                                       0
selection path based on dynamic performance, sample rate, and                                                                                                                  AD9220
power. The analog input range of the AD9221/AD9223/AD9220
is highly flexible, allowing for both single-ended or differen-                                  3                          AD9223
tial inputs of varying amplitudes that can be ac or dc coupled.
Each device shares the same interface options, pinout, and                       AMPLITUDE dB  6
package offering.                                                                                                                                                      AD9221

The AD9221/AD9223/AD9220 utilize a four-stage pipeline                                           9
architecture with a wideband input sample-and-hold amplifier
(SHA) implemented on a cost-effective CMOS process. Each                         12                                     10                                                            100
stage of the pipeline, excluding the last stage, consists of a low                    1
resolution flash A/D connected to a switched capacitor DAC
and interstage residue amplifier (MDAC). The residue amplifier                                                    FREQUENCY MHz
amplifies the difference between the reconstructed DAC output
and the flash input for the next stage in the pipeline. One bit of                                      Figure 2. Full-Power Bandwidth
redundancy is used in each of the stages to facilitate digital
correction of flash errors. The last stage simply consists of a                  4000                                    AD9223     AD9221
flash A/D.                                                                                 AD9220

The pipeline architecture allows a greater throughput rate at the                3000
expense of pipeline delay or latency. This means that while the
converter is capable of capturing a new input sample every clock           CODE  2000
cycle, it actually takes three clock cycles for the conversion to be
fully processed and appear at the output. This latency is not a                  1000
concern in most applications. The digital output, together with
the out-of-range indicator (OTR), is latched into an output buffer                               0   0
to drive the output pins. The output drivers can be configured to
interface with 5 V or 3.3 V logic families.                                                                   10  20     30          40         50                                     60

The AD9221/AD9223/AD9220 use both edges of the clock in                                                           SETTLING TIME ns
their internal timing circuitry (see Figure 1 and Specifications
for exact timing requirements). The A/D samples the analog                                                    Figure 3. Settling Time
input on the rising edge of the clock input. During the clock low
time (between the falling edge and rising edge of the clock), the          ANALOG INPUT AND REFERENCE OVERVIEW
input SHA is in the sample mode; during the clock high time, it            Figure 4, a simplified model of the AD9221/AD9223/AD9220,
is in hold. System disturbances just prior to the rising edge of           highlights the relationship between the analog inputs, VINA,
the clock and/or excessive clock jitter may cause the input SHA            VINB, and the reference voltage, VREF. Like the voltage
to acquire the wrong value, and should be minimized.                       applied to the top of the resistor ladder in a flash A/D converter,
                                                                           the value VREF defines the maximum input voltage to the A/D
The internal circuitry of both the input SHA and individual                core. The minimum input voltage to the A/D core is automati-
pipeline stages of each member of the product family are opti-             cally defined to be VREF.
mized for both power dissipation and performance. An inherent
trade-off exists between the input SHA's dynamic performance                                                  AD9221/AD9223/AD9220
and its power dissipation. Figures 2 and 3 show this trade-off by
comparing the full-power bandwidth and settling time of the                                             VINA             +VREF
AD9221/AD9223/AD9220. Both figures reveal that higher full-
power bandwidths and faster settling times are achieved at the                                                    VCORE      A/D            12
expense of an increase in power dissipation. Similarly, a trade-
off exists between the sampling rate and the power dissipated                                                                CORE
in each stage.
                                                                                                        VINB             VREF
As previously stated, the AD9221, AD9223, and AD9220 are
similar in most aspects except for the specified sampling rate,            Figure 4. AD9221/AD9223/AD9220 Equivalent
power consumption, and dynamic performance. The product                    Functional Input Circuit
family is highly flexible, providing several different input ranges
and interface options. As a result, many of the application issues
and trade-offs associated with these resulting configurations are

REV. E                                                                9

The addition of a differential input structure gives the user an                 The SHA's optimum distortion performance for a differential or
additional level of flexibility that is not possible with traditional            single-ended input is achieved under the following two conditions:
flash converters. The input stage allows the user to easily config-              (1) the common-mode voltage is centered around midsupply
ure the inputs for either single-ended operation or differential                 (i.e., AVDD/2 or approximately 2.5 V) and (2) the input signal
operation. The A/D's input structure allows the dc offset of the                 voltage span of the SHA is set at its lowest (i.e., 2 V input span).
input signal to be varied independently of the input span of the                 This is due to the sampling switches, QS1, being CMOS switches
converter. Specifically, the input to the A/D core is the differ-                whose RON resistance is very low but has some signal depen-
ence of the voltages applied at the VINA and VINB input                          dency that causes frequency dependent ac distortion while the
pins. Therefore, the equation,                                                   SHA is in the track mode. The RON resistance of a CMOS
                                                                                 switch is typically lowest at its midsupply but increases symmetri-
VCORE =VINA VINB                                                (1)             cally as the input signal approaches either AVDD or AVSS. A
                                                                                 lower input signal voltage span centered at midsupply reduces
defines the output of the differential input stage and provides                  the degree of RON modulation.
the input to the A/D core.
                                                                                 Figure 6 compares the AD9221/AD9223/AD9220's THD vs.
The voltage, VCORE, must satisfy the condition,                                  frequency performance for a 2 V input span with a common-
                                                                                 mode voltage of 1 V and 2.5 V. Note how each A/D with a
VREF VCORE VREF                                                 (2)             common-mode voltage of 1 V exhibits a similar degradation in
                                                                                 THD performance at higher frequencies (i.e., beyond 750 kHz).
where VREF is the voltage at the VREF pin.                                       Similarly, note how the THD performance at lower frequencies
                                                                                 becomes less sensitive to the common-mode voltage. As the
While an infinite combination of VINA and VINB inputs exist                      input frequency approaches dc, the distortion will be dominated
that satisfy Equation 2, there is an additional limitation placed                by static nonlinearities such as INL and DNL. It is important to
on the inputs by the power supply voltages of the AD9221/                        note that these dc static nonlinearities are independent of any
AD9223/AD9220. The power supplies bound the valid operat-                        RON modulation.
ing range for VINA and VINB. The condition,
      AVSS 0.3V                                                                             (3)

      AVSS 0.3V
where AVSS is nominally 0 V and AVDD is nominally 5 V,                                                                                                     AD9220
defines this requirement. Thus, the range of valid inputs for                                                                                                  1VCM
VINA and VINB is any combination that satisfies both
Equations 2 and 3.                                                                         60

For additional information showing the relationship between                      THD dB           AD9223
VINA, VINB, VREF and the digital output of the AD9221/
AD9223/AD9220, see Table IV.                                                                        1VCM                                                             AD9221

                                                                                           70                                                                       1VCM

Refer to Table I and Table II at the end of this section for a                                                                                    AD9223
summary of both the various analog input and reference con-                                                                                        2.5VCM

ANALOG INPUT OPERATION                                                                              AD9221                                                 AD9220
Figure 5 shows the equivalent analog input of the AD9221/                                            2.5VCM                                                2.5VCM
AD9223/AD9220, which consists of a differential sample-and-
hold amplifier (SHA). The differential input structure of the                              90      1                                                                        10
SHA is highly flexible, allowing the devices to be easily config-                              0.1
ured for either a differential or single-ended input. The dc
offset, or common-mode voltage, of the input(s) can be set to                                       FREQUENCY MHz
accommodate either single-supply or dual-supply systems. Also,
note that the analog inputs, VINA and VINB, are interchange-                     Figure 6. AD9221/AD9223/AD9220 THD vs. Frequency for
able with the exception that reversing the inputs to the VINA                    VCM = 2.5 V and 1.0 V (AIN = 0.5 dB, Input Span = 2.0 V p-p)
and VINB pins results in a polarity inversion.
                                                                                 Due to the high degree of symmetry within the SHA topology, a
      CPIN+  QS1           CS  CH                                                significant improvement in distortion performance for differen-
      CPAR         QH1 CS          QS2                                           tial input signals with frequencies up to and beyond Nyquist can
VINA                                                                             be realized. This inherent symmetry provides excellent cancella-
VINB         QS1                   QS2                                           tion of both common-mode distortion and noise. Also, the
                               CH                                                required input signal voltage span is reduced by a half, which
      CPIN                                                                      further reduces the degree of RON modulation and its effects
      CPAR                                                                       on distortion.

                                                                                 The optimum noise and dc linearity performance for either
                                                                                 differential or single-ended inputs is achieved with the largest
                                                                                 input signal voltage span (i.e., 5 V input span) and matched
                                                                                 input impedance for VINA and VINB. Note that only a slight
                                                                                 degradation in dc linearity performance exists between the 2 V
                                                                                 and 5 V input span as specified in the AD9221/AD9223/
                                                                                 AD9220 DC Specifications.

Figure 5. AD9221/AD9223/AD9220 Simplified Input Circuit

                                                                   10                                                                                                    REV. E

Referring to Figure 5, the differential SHA is implemented using a   applications may require a larger resistor value to reduce the noise
switched-capacitor topology. Therefore, its input impedance          bandwidth or possibly limit the fault current in an overvoltage
and its subsequent effects on the input drive source should be       condition. Other applications may require a larger resistor value
understood to maximize the converter's performance. The com-         as part of an antialiasing filter. In any case, since the THD
bination of the pin capacitance, CPIN, parasitic capacitance, CPAR,  performance is dependent on the series resistance and the above
and sampling capacitance, CS, is typically less than 16 pF.          mentioned factors, optimizing this resistor value for a given
When the SHA goes into track mode, the input source must             application is encouraged.
charge or discharge the voltage stored on CS to the new input
voltage. This action of charging and discharging CS, averaged        A slight improvement in SNR performance and dc offset
over a period of time and for a given sampling frequency, fS,        performance is achieved by matching the input resistance of VINA
makes the input impedance appear to have a benign resistive          and VINB. The degree of improvement is dependent on the
component. However, if this action is analyzed within a sampling     resistor value and the sampling rate. For series resistor values
period (i.e., T = 1/fS), the input impedance is dynamic and there-   greater than 100 , the use of a matching resistor is encouraged.
fore certain precautions on the input drive source should be
observed.                                                            Figure 8 shows a plot for THD performance versus RSERIES for
                                                                     the AD9221/AD9223/AD9220 at their respective sampling rate
The resistive component to the input impedance can be com-           and Nyquist frequency. The Nyquist frequency typically repre-
puted by calculating the average charge that gets drawn by CH        sents the worst case scenario for an ADC. In this case, a high
from the input drive source. It can be shown that if CS is allowed   speed, high performance amplifier (AD8047) was used as the
to fully charge up to the input voltage before switches QS1 are      buffer op amp. Although not shown, the AD9221/AD9223/AD9220
opened, then the average current into the input is the same as if    exhibits a slight increase in SNR (i.e. 1 dB to 1.5 dB) as the
there were a resistor of 1/(CS fS) ohms connected between the        resistance is increased from 0 k to 2.56 k due to its bandlimiting
inputs. This means that the input impedance is inversely pro-        effect on wideband noise. Conversely, it exhibits slight decrease
portional to the converter's sample rate. Since CS is only 4 pF,     in SNR (i.e., 0.5 dB to 2 dB) if VINA and VINB do not have a
this resistive component is typically much larger than that of the   matched input resistance.
drive source (i.e., 25 k at fS = 10 MSPS).
If one considers the SHA's input impedance over a sampling
period, it appears as a dynamic input impedance to the input                       55
drive source. When the SHA goes into the track mode, the input                                                                                    AD9223
source should ideally provide the charging current through RON
of switch QS1 in an exponential manner. The requirement of               THD dB  65
exponential charging means that the most common input source,                                                         AD9220
an op amp, must exhibit a source impedance that is both low
and resistive up to and beyond the sampling frequency.                             75
The output impedance of an op amp can be modeled with a
series inductor and resistor. When a capacitive load is switched                   85    10  100                                                    1k   10k
onto the output of the op amp, the output will momentarily                             1
drop due to its effective output impedance. As the output recov-
ers, ringing may occur. To remedy the situation, a series resistor                            RSERIES
can be inserted between the op amp and the SHA input as shown
in Figure 7. The series resistance helps isolate the op amp from       Figure 8. THD vs. RSERIES (fIN = fS / 2, AIN = 0.5 dB, Input
the switched-capacitor load.                                           Span = 2 V p-p, VCM = 2.5 V)

        VCC                                                          Figure 8 shows that a small RSERIES between 30  and 50
                                                   AD9221/AD9223/    provides the optimum THD performance for the AD9220.
                                                                     Lower values of RSERIES are acceptable for the AD9223 and
             RS        AD9220                                        AD9221 as their lower sampling rates provide a longer transient
                                                                     recovery period for the AD8047. Note that op amps with lower
                       VINA                                          bandwidths will typically have a longer transient recovery period
                                                                     and therefore require a slightly higher value of RSERIES and/or
                       RS                                            lower sampling rate to achieve the optimum THD performance.


        10F      0.1F


                       REFCOM                                        As the value of RSERIES increases, a corresponding increase in
                                                                     distortion is noted. This is due to its interaction with the SHA's
Figure 7. Series Resistor Isolates Switched-Capacitor SHA            parasitic capacitor, CPAR, which has a signal dependency. Thus,
Input from Op Amp. Matching Resistors Improve SNR                    the resulting R-C time constant is signal dependent and conse-
Performance                                                          quently a source of distortion.

The optimum size of this resistor is dependent on several factors,   The noise or small-signal bandwidth of the AD9221/AD9223/
which include the AD9221/AD9223/AD9220 sampling rate, the            AD9220 is the same as their full-power bandwidth as shown in
selected op amp, and the particular application. In most applica-    Figure 2. For noise sensitive applications, the excessive bandwidth
tions, a 30  to 50  resistor is sufficient. However, some            may be detrimental and the addition of a series resistor and/or

REV. E                                                             11

shunt capacitor can help limit the wideband noise at the A/D's       disable the reference amplifier if the SENSE pin is tied to AVDD.
input by forming a low-pass filter. Note, however, that the          Disabling the reference amplifier allows the VREF pin to be
combination of this series resistance with the equivalent input      driven by an external voltage reference.
capacitance of the AD9221/AD9223/AD9220 should be evalu-
ated for those time-domain applications that are sensitive to the    AD9221/AD9223/AD9220             CAPT
input signal's absolute settling time. In applications where har-     TO                              CAPB
monic distortion is not a primary concern, the series resistance     A/D
may be selected in combination with the SHA's nominal 16 pF of
input capacitance to set the filter's 3 dB cutoff frequency.                            5k

A better method of reducing the noise bandwidth, while possi-         5k
bly establishing a real pole for an antialiasing filter, is to add
some additional shunt capacitance between the input (i.e., VINA                   A2
and/or VINB) and analog ground. Since this additional shunt
capacitance combines with the equivalent input capacitance of        5k             5k
the AD9221/AD9223/AD9220, a lower series resistance can                                LOGIC
be selected to establish the filter's cutoff frequency while not     DISABLE
degrading the distortion performance of the device. The shunt                 A2
capacitance also acts like a charge reservoir, sinking or sourcing
the additional charge required by the hold capacitor, CH, further                   A1                       VREF
reducing current transients seen at the op amp's output.             1V                          7.5k

The effect of this increased capacitive load on the op amp driv-     DISABLE        LOGIC        5k  SENSE
ing the AD9221/AD9223/AD9220 should be evaluated. To                          A1                     REFCOM
optimize performance when noise is the primary consideration,
increase the shunt capacitance as much as the transient response                   Figure 9. Equivalent Reference Circuit
of the input signal will allow. Increasing the capacitance too
much may adversely affect the op amp's settling time, frequency      The actual reference voltages used by the internal circuitry of
response, and distortion performance.                                the AD9221/AD9223/AD9220 appear on the CAPT and CAPB
                                                                     pins. For proper operation when using the internal or an external
REFERENCE OPERATION                                                  reference, it is necessary to add a capacitor network to decouple
The AD9221/AD9223/AD9220 contain an on-board band gap                these pins. Figure 10 shows the recommended decoupling net-
reference that provides a pin-strappable option to generate          work. This capacitive network performs the following three
either a 1 V or 2.5 V output. With the addition of two external      functions: (1) along with the reference amplifier, A2, it provides
resistors, the user can generate reference voltages other than 1 V   a low source impedance over a large frequency range to drive
and 2.5 V. Another alternative is to use an external reference for   the A/D internal circuitry, (2) it provides the necessary compen-
designs requiring enhanced accuracy and/or drift performance.        sation for A2, and (3) it band-limits the noise contribution from
See Table II for a summary of the pin-strapping options for the      the reference. The turn-on time of the reference voltage appear-
AD9221/AD9223/AD9220 reference configurations.                       ing between CAPT and CAPB is approximately 15 ms and
                                                                     should be evaluated in any power-down mode of operation.
Figure 9 shows a simplified model of the internal voltage reference
of the AD9221/AD9223/AD9220. A pin-strappable reference                                              0.1F
amplifier buffers a 1 V fixed reference. The output from the
reference amplifier, A1, appears on the VREF pin. The voltage                 CAPT         0.1F  10F
on the VREF pin determines the full-scale input span of the
A/D. This input span equals,                                         AD9221/
                 Full-Scale Input Span = 2  VREF                     AD9220

The voltage appearing at the VREF pin as well as the state of                CAPB
the internal reference amplifier, A1, are determined by the volt-
age appearing at the SENSE pin. The logic circuitry contains                                         0.1F
two comparators that monitor the voltage at the SENSE pin.
The comparator with the lowest set point (approximately 0.3 V)       Figure 10. Recommended CAPT/CAPB Decoupling
controls the position of the switch within the feedback path         Network
of A1. If the SENSE pin is tied to REFCOM, the switch is
connected to the internal resistor network, thus providing a         The A/D's input span may be varied dynamically by changing
VREF of 2.5 V. If the SENSE pin is tied to the VREF pin via a        the differential reference voltage appearing across CAPT and
short or resistor, the switch is connected to the SENSE pin. A       CAPB symmetrically around 2.5 V (i.e., midsupply). To change
short will provide a VREF of 1.0 V while an external resistor        the reference at speeds beyond the capabilities of A2, it will be
network will provide an alternative VREF between 1.0 V and           necessary to drive CAPT and CAPB with two high speed, low
2.5 V. The other comparator controls internal circuitry that will    noise amplifiers. In this case, both internal amplifiers (i.e., A1
                                                                     and A2) must be disabled by connecting SENSE to AVDD and
                                                                     VREF to REFCOM, and the capacitive decoupling network
                                                                     removed. The external voltages applied to CAPT and CAPB
                                                                     must be 2.5 V + Input Span/4 and 2.5 V Input Span/4, respec-
                                                                     tively, in which the input span can be varied between 2 V and
                                                                     5 V. Note that those samples within the pipeline A/D during
                                                                     any reference transition will be corrupted and should be

                      12                                                                                         REV. E

                              Table I. Analog Input Configuration Summary

Input                  Input          Input Range (V)                          Figure
Connection                                                                     No.
                   Coupling Span (V) VINA*                           VINB*             Comments
Single-Ended                                                                   13, 14
                   DC  2      0 to 2                                 1                 Best for stepped input response applica-
                                                                                       tions, suboptimum THD, and noise
                       2 VREF 0 to                                 VREF      13, 14  performance. Requires 5 V op amp.
                                      2 VREF
                                                                                       Same as above but with improved noise
                       5      0 to 5                                 2.5       13, 14  performance due to increase in dynamic
                                                                                       range. Headroom/settling time require-
                       2 VREF 2.5 VREF 2.5                                 24      ments of 5 V op amp should be evaluated.

                              to                                                       Optimum noise performance, excellent
                                                                                       THD performance. Requires op amp with
                              2.5 + VREF                                               VCC > 5 V due to headroom issue.

Single-Ended AC        2 or   0 to 1 or                              1 or VREF 15      Optimum THD performance with VREF =
                                                                                       1. Noise to performance improves while
                       2 VREF 0 to 2 VREF                                          THD performance degrades as VREF
                                                                                       increases to 2.5 V. Single-supply operation
                       5      0 to 5                                 2.5       15      (i.e., 5 V) for many op amps.

                       2 VREF 2.5 VREF 2.5                                 16      Suboptimum ac performance due to input
                                                                                       common-mode level not biased at optimum
                              to                                                       midsupply level (i.e., 2.5 V).

                              2.5 + VREF                                               Optimum noise performance, excellent THD
                                                                                       performance, ability to use 5 V op amp.
Differential       AC  2      2 to 3                                 3 to 2    19
                                                                                       Flexible input range, optimum THD
(via Transformer)                                                                      performance with VREF = 1. Noise
                                                                                       performance improves while THD perfor-
                       2 VREF 2.5 VREF/2 2.5 + VREF/2 19                           mance degrades as VREF increases to 2.5 V.
                                                                                       Ability to use +5 V or 5 V op amp.
                              to                                     to
                                                                                       Optimum full-scale THD and SFDR
                              2.5 + VREF/2 2.5 VREF/2                                performance well beyond the A/D's Nyquist
                                                                                       frequency. Preferred mode for under-
                       5      1.75 to 3.25 3.25 to 1.75 19                             sampling applications.

                                                                                       Same as 2 V to 3 V input range with the
                                                                                       exception that full-scale THD and SFDR
                                                                                       performance can be traded off for better
                                                                                       noise performance. Refer to discussion in AC
                                                                                       Coupling and Interface Issue section and
                                                                                       Simple AC Interface section.

                                                                                       Optimum Noise performance. Also, the
                                                                                       optimum THD and SFDR performance for
                                                                                       "less than" full-scale signals (i.e., 6 dBFS).
                                                                                       Refer to discussion in AC Coupling and
                                                                                       Interface Issue section and Simple AC
                                                                                       Interface section.

*VINA and VINB can be interchanged if signal inversion is required.

REV. E                                                                   13

                      Table II. Reference Configuration Summary

Reference       Input Span (VINAVINB)  Required VREF (V)                              Connect                  To
Operating Mode  (V p-p)
INTERNAL        2                       1                                              SENSE                    REFCOM
INTERNAL        5                       2.5                                            SENSE                    VREF and SENSE
INTERNAL        2  SPAN  5 and          1  VREF  2.5 and                               R1                       SENSE and REFCOM
                SPAN = 2 VREF         VREF = (1 + R1/R2)                             R2
EXTERNAL        2  SPAN  5                                                                                      AVDD
(Nondynamic)                            1  VREF  2.5                                   SENSE                    EXT. REF.
                2  SPAN  5                                                             VREF
EXTERNAL                                CAPT and CAPB                                                           AVDD
(Dynamic)                               Externally Driven                              SENSE                    REFCOM
                                                                                       VREF                     CAPT
                                                                                       EXT. REF.                CAPB
                                                                                       EXT. REF.

DRIVING THE ANALOG INPUTS                                             AD9221/AD9223/AD9220 offers the following benefits: (1)
Introduction                                                          Signal swings are smaller and therefore linearity requirements
The AD9221/AD9223/AD9220 has a highly flexible input                  placed on the input signal source may be easier to achieve, (2)
structure, allowing it to interface with single-ended or differen-    Signal swings are smaller and therefore may allow the use of op
tial input interface circuitry. The applications shown in sections    amps that may otherwise have been constrained by headroom
Driving the Analog Inputs and Reference Configurations, along
with the information presented in Input and Reference Over-                     20
view of this data sheet, give examples of both single-ended and
differential operation. Refer to Tables I and II for a list of the              30
different possible input and reference configurations and their
associated figures in the data sheet.                                 CMR dB  40

The optimum mode of operation, analog input range, and asso-                                                                          AD9223
ciated interface circuitry will be determined by the particular                                                                                                  AD9221
application's performance requirements as well as power supply
options. For example, a dc coupled single-ended input would be                  50
appropriate for most data acquisition and imaging applications.
Also, many communication applications that require a dc coupled                 60
input for proper demodulation can take advantage of the excel-                                          AD9220
lent single-ended distortion performance of the AD9221/AD9223/
AD9220. The input span should be configured such that the                       70
system's performance objectives and the headroom requirements
of the driving op amp are simultaneously met.                                   80

Alternatively, the differential mode of operation with a transformer            90     1                        10                                                       100
coupled input provides the best THD and SFDR performance                          0.1
over a wide frequency range. This mode of operation should be
considered for the most demanding spectral based applications                                                   FREQUENCY MHz
that allow ac coupling (e.g., Direct IF to Digital Conversion).
                                                                             Figure 11. AD9221/AD9223/AD9220 Input CMR vs.
Single-ended operation requires that VINA be ac- or dc-coupled               Input Frequency
to the input signal source while VINB of the AD9221/AD9223/
AD9220 can be biased to the appropriate voltage corresponding         limitations, (3) Differential operation minimizes even-order
to a midscale code transition. Note that signal inversion may be      harmonic products, and (4) Differential operation offers noise
easily accomplished by transposing VINA and VINB. The rated           immunity based on the device's common-mode rejection.
specifications for the AD9221/AD9223/AD9220 are character-            Figure 11 depicts the common-mode rejection of the three devices.
ized using single-ended circuitry with input spans of 5 V and
2 V as well as VINB = 2.5 V.                                          As is typical of most CMOS devices, exceeding the supply limits
                                                                      will turn on internal parasitic diodes, resulting in transient cur-
Differential operation requires that VINA and VINB be simulta-        rents within the device. Figure 12 shows a simple means of
neously driven with two equal signals that are in and out of          clamping an ac- or dc-coupled single-ended input with the
phase versions of the input signal. Differential operation of the     addition of two series resistors and two diodes. An optional capaci-
                                                                      tor is shown for ac-coupled applications. Note that a larger
                                                                      series resistor could be used to limit the fault current through
                                                                      D1 and D2 but should be evaluated since it can cause a degrada-
                                                                      tion in overall performance. A similar clamping circuit could also
                                                                      be used for each input if a differential input signal is being applied.

                                        14                                                                                                                             REV. E

        OPTIONAL                                                      network can be inserted between the op amp's output and the
                                                                      AD9221/AD9223/AD9220 input to provide a real pole.
          AC COUPLING       AVDD
VCC CAPACITOR                                                         Simple Op Amp Buffer
                                                                      In the simplest case, the input signal to the AD9221/AD9223/
                       RS1  D2                          RS2  AD9221/  AD9220 will already be biased at levels in accordance with the
                       30   1N4148                      20   AD9223/  selected input range. It is simply necessary to provide an
                                                             AD9220   adequately low source impedance for the VINA and VINB
                                                D1                    analog input pins of the A/D. Figure 13 shows the recommended
                                                1N4148                configuration for a single-ended drive using an op amp. In this
                                                                      case, the op amp is shown in a noninverting unity gain configu-
VEE                                                                   ration driving the VINA pin. The internal reference drives the
                                                                      VINB pin. Note that the addition of a small series resistor of
        Figure 12. Simple Clamping Circuit                            30  to 50  connected to VINA and VINB will be beneficial
                                                                      in nearly all cases. Refer to the Analog Input Operation section
SINGLE-ENDED MODE OF OPERATION                                        for a discussion on resistor selection. Figure 13 shows the
The AD9221/AD9223/AD9220 can be configured for single-                proper connection for a 0 V to 5 V input range. Alternative
ended operation using dc or ac coupling. In either case, the          single-ended input ranges of 0 V to 2 VREF can also be real-
input of the A/D must be driven from an operational amplifier         ized with the proper configuration of VREF (refer to the Using
that will not degrade the A/D's performance. Because the A/D          the Internal Reference section).
operates from a single-supply, it will be necessary to level-shift
ground-based bipolar signals to comply with its input require-
ments. Both dc and ac coupling provide this necessary function,
but each method results in different interface issues that may
influence the system design and performance.

DC COUPLING AND INTERFACE ISSUES                                                         +V
Many applications require the analog input signal to be dc-
coupled to the AD9221/AD9223/AD9220. An operational                         5V                                          RS                         AD9221/
amplifier can be configured to rescale and level shift the input                                                                          VINA AD9223/
signal so that it is compatible with the selected input range of            0V           U1                                                      AD9220
the A/D. The input range to the A/D should be selected on the
basis of system performance objectives as well as the analog                                                                          RS  VINB
power supply availability since this will place certain constraints
on the op amp selection.                                                                 V        2.5V

Many of the new high performance op amps are specified for                                                                                VREF
only 5 V operation and have limited input/output swing capa-
bilities. Therefore, the selected input range of the AD9221/                                       10F                      0.1F
AD9223/AD9220 should be sensitive to the headroom require-
ments of the particular op amp to prevent clipping of the signal.                                                                         SENSE
Also, since the output of a dual supply amplifier can swing
below 0.3 V, clamping its output should be considered in some               Figure 13. Single-Ended AD9221/AD9223/AD9220
applications.                                                                Op Amp Drive Circuit

In some applications, it may be advantageous to use an op             Op Amp with DC Level Shifting
amp specified for single-supply 5 V operation since it will           Figure 14 shows a dc-coupled level shifting circuit employing an
inherently limit its output swing to within the power supply          op amp, A1, to sum the input signal with the desired dc offset.
rails. An amplifier like the AD8041, AD8011, and AD817 are            Configuring the op amp in the inverting mode with the given
useful for this purpose. Rail-to-rail output amplifiers such as       resistor values results in an ac signal gain of 1. If the signal
the AD8041 allow the AD9221/AD9223/AD9220 to be con-                  inversion is undesirable, interchange the VINA and VINB con-
figured for larger input spans, which improves the noise              nections to re-establish the original signal polarity. The dc voltage
performance.                                                          at VREF sets the common-mode voltage of the AD9221/AD9223/
                                                                      AD9220. For example, when VREF = 2.5 V, the output level
If the application requires the largest input span (i.e., 0 V to      from the op amp will also be centered around 2.5 V. The use of
5 V) of the AD9221/AD9223/AD9220, the op amp will require             ratio matched, thin-film resistor networks will minimize gain
larger supplies to drive it. Various high speed amplifiers in the     and offset errors. Also, an optional pull-up resistor, RP, may be
Op Amp Selection Guide of this data sheet can be selected to          used to reduce the output load on VREF to 1 mA.
accommodate a wide range of supply options. Once again,
clamping the output of the amplifier should be considered for                                                                   5001
these applications.
Two dc-coupled op amp circuits using a noninverting and                                                                        0.1F
inverting topology are discussed below. Although not shown,
the noninverting and inverting topologies can be easily config-             +VREF  0VDC            5001                     NC
ured as part of an antialiasing filter by using a Sallen-Key or             VREF                                    2  7
Multiple-Feedback topology, respectively. An additional R-C
                                                                            AVDD                                               1          RS
                                                                                                                        A1        6
                                                                                   RP2 5001                    3               5                     AD9223/
                                                                                             0.1F  5001                 4                            AD9220

                                                                                                                            NC            RS

                                                                                1OPTIONAL RESISTOR NETWORK-OHMTEK ORNA500D
                                                                                2OPTIONAL PULL-UP RESISTOR WHEN USING INTERNAL REFERENCE

                                                                                  Figure 14. Single-Ended Input with DC-Coupled
                                                                                  Level Shift

REV. E                                                                15

AC COUPLING AND INTERFACE ISSUES                                     in parallel to achieve a low cutoff frequency while maintaining a
For applications where ac coupling is appropriate, the op amp's      low impedance over a wide frequency range. RS isolates the
output can be easily level shifted to the common-mode voltage,       buffer amplifier from the A/D input. The optimum performance
VCM, of the AD9221/AD9223/AD9220 via a coupling capacitor.           is achieved when VINA and VINB are driven via Immetrical
This has the advantage of allowing the op amp's common-mode          networks. The f3 dB point can be approximated by the equation,
level to be symmetrically biased to its midsupply level (i.e.,
(VCC + VEE)/2). Op amps that operate symmetrically with respect                ( ) ( ) f3 dB = 1 / 2    R / 2 C1 + C2
to their power supplies typically provide the best ac performance
as well as the greatest input/output span. Thus, various high                                               +5V
speed/performance amplifiers that are restricted to +5 V/5 V
operation and/or specified for 5 V single-supply operation can be                      +5V              C1  R
easily configured for the 5 V or 2 V input span of the AD9221/       VIN                                         RS
AD9223/AD9220. The best ac distortion performance is achieved
when the A/D is configured for a 2 V input span and common-                                                                  VINA
mode voltage of 2.5 V. Note that differential transformer coupling,
which is another form of ac coupling, should be considered for                                          C2  R                  AD9221/
optimum ac performance.                                                                                                        AD9223/
                                                                             5V            R                            RS   AD9220
Simple AC Interface                                                           +5V                    R      C2 C1
Figure 15 shows a typical example of an ac-coupled, single-ended                                                             VINB
configuration. The bias voltage shifts the bipolar, ground-refer-
enced input signal to approximately VREF. The value for C1           Figure 16. AC-Coupled Input-Flexible Input Span,
and C2 will depend on the size of the resistor, R. The capacitors,   VCM = 2 V
C1 and C2, are typically a 0.1 F ceramic and 10 F tanta-
lum capacitor in parallel to achieve a low cutoff frequency          Op Amp Selection Guide
while maintaining a low impedance over a wide frequency              Op amp selection for the AD9221/AD9223/AD9220 is highly
range. The combination of the capacitor and the resistor form a      dependent on a particular application. In general, the performance
high-pass filter with a high-pass 3 dB frequency determined         requirements of any given application can be characterized by
by the equation,                                                     either time domain or frequency domain parameters. In either
                                                                     case, one should carefully select an op amp that preserves the
            ( ) ( ) f3 dB = 1 / 2    R C1 + C2                   performance of the A/D. This task becomes challenging when
                                                                     one considers the AD9221/AD9223/AD9220's high perfor-
The low impedance VREF voltage source both biases the VINB           mance capabilities coupled with other extraneous system level
input and provides the bias voltage for the VINA input. Figure 15    requirements such as power consumption and cost.
shows the VREF configured for 2.5 V; thus the input range
                                                                     The ability to select the optimal op amp may be further compli-
                 C1                                                  cated by either limited power supply availability and/or limited
                                                                     acceptable supplies for a desired op amp. Newer, high perfor-
            +5V                                                      mance op amps typically have input and output range limitations
                                                                     in accordance with their lower supply voltages. As a result, some
+VREF            C2     RS                      AD9221/              op amps will be more appropriate in systems where ac-coupling
                                                AD9223/              is allowable. When dc-coupling is required, op amps without
0V     VIN                  VINA AD9220                              headroom constraints, such as rail-to-rail op amps or ones
                                                                     where larger supplies can be used, should be considered. The
VREF                                                                following section describes some op amps currently available
                                                                     from Analog Devices. The system designer is always encouraged
            5V       R                                              to contact the factory or local sales office to be updated on Analog
                               RS                                    Devices' latest amplifier product offerings. Highlights of the
                                          VINB                       areas where the op amps excel and where they may limit the
                                                                     performance of the AD9221/AD9223/AD9220 is also included.
                 C2 C1      VREF

                     Figure 15. AC-Coupled Input                     AD817:  50 MHz Unity GBW, 70 ns Settling to 0.01%, +5 V
                                                                             to 15 V Supplies
of the A/D is 0 V to 5 V. Other input ranges could be selected               Best Applications: Sample Rates < 7 MSPS, Low
by changing VREF, but the A/D's distortion performance will                  Noise, 5 V p-p Input Range
degrade slightly as the input common-mode voltage deviates                   Limits: THD above 100 kHz
from its optimum level of 2.5 V.
                                                                     AD826:  Dual Version of AD817
Alternative AC Interface                                                     Best Applications: Differential and/or Low Imped-
Figure 16 shows a flexible ac-coupled circuit that can be config-            ance Input
ured for different input spans. Since the common-mode voltage                Drivers, Low Noise
of VINA and VINB are biased to midsupply independent of                      Limits: THD above 100 kHz
VREF, VREF can be pin-strapped or reconfigured to achieve
input spans between 2 V and 5 V p-p. The AD9221/AD9223/              AD818:  130 MHz @ G = +2 BW, 80 ns Settling to 0.01%,
AD9220's CMRR along with the symmetrical coupling R-C                        +5 V to 15 V Supplies
networks will reject both power supply variations and noise. The             Best Applications: Sample Rates < 7 MSPS, Low
resistors, R, establish the common-mode voltage. They may                    Noise, 5 V p-p Input Range, Gains  +2
have a high value (e.g., 5 k) to minimize power consumption                  Limits: THD above 100 kHz
and establish a low cutoff frequency. The capacitors, C1 and
C2, are typically 0.1 F ceramic and 10 F tantalum capacitors

                                                         16                                                                           REV. E

AD828:   Dual Version of AD818                                    Note that although a single-ended-to-differential op amp topol-
AD812:   Best Applications: Differential and/or Low Imped-        ogy would allow dc coupling of the input signal, no significant
AD8011:  ance Input                                               improvement in THD performance was realized when compared
AD8013:  Drivers, Low Noise, Gains  +2                            to the dc single-ended mode of operation up to the AD9221/
AD9631:  Limits: THD above 100 kHz                                AD9223/AD9220's Nyquist frequency (i.e., fIN < fS/2). Also,
AD8047:                                                           the additional op amp required in the topology tends to increase
AD8041:  Dual, 145 MHz Unity GBW, Single-Supply Cur-              the total system noise, power consumption, and cost. Thus, a
AD8042:  rent Feedback, +5 V to 15 V Supplies                   single-ended mode of operation is recommended for most appli-
         Best Applications: Differential and/or Low Imped-        cations requiring dc coupling.
         ance Input Drivers, Sample Rates < 7 MSPS
         Limits: THD above 1 MHz                                  A dramatic improvement in THD and SFDR performance can
                                                                  be realized by operating the AD9221/AD9223/AD9220 in the
         f3 dB = 300 MHz, +5 V or 5 V Supplies, Current        differential mode using a transformer. Figure 17 shows a plot of
         Feedback                                                 THD versus Input Frequency for the differential transformer
         Best Applications: Single-Supply, AC-DC-Coupled,         coupled circuit for each A/D while Figure 18 shows a plot of
         Good AC Specs, Low Noise, Low Power (5 mW)               SFDR versus Input Frequency. Both figures demonstrate the
         Limits: THD above 5 MHz, Usable Input/Output             enhancement in spectral performance for the differential-mode
         Range                                                    of operation. The performance enhancement between the differen-
                                                                  tial and single-ended mode is most noteworthy as the input
         Triple, f3 dB = 230 MHz, +5 V or 5 V Supplies,        frequency approaches and goes beyond the Nyquist frequency
         Current Feedback, Disable Function                       (i.e., fIN > fS/2) corresponding to the particular A/D.
         Best Applications: 3:1 Multiplexer, Good AC Specs
         Limits: THD above 5 MHz, Input Range                     The figures are also helpful in determining the appropriate A/D
                                                                  for Direct IF down conversion or undersampling applications.
         220 MHz Unity GBW, 16 ns Settling to 0.01%,              Refer to Analog Devices application notes AN-301 and AN-302
          5 V Supplies                                           for an informative discussion on undersampling. One should
         Best Applications: Best AC Specs, Low Noise,             select the A/D that meets or exceeds the distortion performance
         AC-Coupled                                               requirements measured over the required frequency passband.
         Limits: Usable Input/Output Range, Power                 For example, the AD9220 achieves the best distortion perfor-
         Consumption                                              mance over an extended frequency range as a result of its greater
                                                                  full-power bandwidth and thus would represent the best selec-
         130 MHz Unity GBW, 30 ns Settling to 0.01%,              tion for an IF undersampling application at 21.4 MHz. Refer to
          5 V Supplies                                           the Applications section of this data sheet for more detailed
         Best Applications: Good AC Specs, Low Noise,             information and characterization of this particular application.
         Limits: THD > 5 MHz, Usable Input Range                                     50

         Rail-to-Rail, 160 MHz Unity GBW, 55 ns Settling                          60
         to 0.01%, 5 V Supply, 26 mW
         Best Applications: Low Power, Single-Supply                    THD dB  70                       AD9223
         Systems, DC-Coupled, Large Input Range                                                     AD9221
         Limits: Noise with 2 V Input Range

         Dual AD8041
         Best Applications: Differential and/or Low Imped-
         ance Input Drivers
         Limits: Noise with 2 V Input Range

DIFFERENTIAL MODE OF OPERATION                                                    80                           AD9220
Since not all applications have a signal preconditioned for
differential operation, there is often a need to perform a                        90                       10               100
single-ended-to-differential conversion. In systems that do not                        1
need to be dc-coupled, an RF transformer with a center tap is
the best method to generate differential inputs for the AD9221/                                             FREQUENCY MHz
AD9223/AD9220. It provides all the benefits of operating the
A/D in the differential mode without contributing additional            Figure 17. AD9221/AD9223/AD9220 THD vs. Input
noise or distortion. An RF transformer also has the added ben-          Frequency (VCM = 2.5 V, 2 V p-p Input Span,
efit of providing electrical isolation between the signal source        AIN = 0.5 dB)
and the A/D.

REV. E                                                            17

55                                                                                Figure 23 of this data sheet. Figure 20 demonstrates how both
                                                                                   spans of the AD9220 achieve the high degree of linearity and
65                                                                                SFDR over a wide range of amplitudes required by the most
                                                                                   demanding communication applications. Similar performance is
        AD9221                  AD9223                                             achievable with the AD9221 and AD9223 at their correspond-
                                                                                   ing Nyquist frequency.
                                                                                                                                        SNR/SFDR dB75


                                                                      AD9220                                                                           80        SFDR 5.0V p-p
                                                                                                                                                                 SFDR 2.0V p-p


95                                                                                                                                                    60
                                10                                            100

                       FREQUENCY MHz                                                                                                                 50
                                                                                                                                                                                                                  SNR 2.0V p-p
    Figure 18. AD9221/AD9223/AD9220 SFDR vs. Input
    Frequency (VCM = 2.5 V, 2 V p-p Input Span,                                                                                                        40
    AIN = 0.5 dB)                                                                                                                                                                               SNR 5.0V p-p

Figure 19 shows the schematic of the suggested transformer                                                                                             30
circuit. The circuit uses a Mini-Circuits RF transformer, model
#T4-6T, which has an impedance ratio of 4 (turns ratio of 2).                                                                                          20
The schematic assumes that the signal source has a 50  source
impedance. The 1:4 impedance ratio requires the 200  sec-                                                                                              50  40  30              20    10                                      0
ondary termination for optimum power transfer and VSWR.
The center tap of the transformer provides a convenient means                                                                                                    INPUT AMPLITUDE dBFS
of level shifting the input signal to a desired common-mode
voltage. Optimum performance can be realized when the center                          Figure 20. AD9220 SFDR, SNR vs. Input Amplitude
tap is tied to CML of the AD9221/AD9223/AD9220, which is                              (fIN = 5 MHz, fCLK = 10 MSPS, VCM = 2.5 V, Differential)
the common-mode bias level of the internal SHA.
                                                                                   Figure 20 also reveals a noteworthy difference in the SFDR and
49.9                        RS          CS    VINA                                 SNR performance of the AD9220 between the 2 V p-p and 5 V p-p
                           33           15pF                                       input span options. First, the SNR performance improves by 2 dB
                                              CML                                  with a 5.0 V p-p input span due to the increase in dynamic
                       200              0.1F                                       range. Second, the SFDR performance of the AD9220 will
                                                AD9221/                            improve for input signals below approximately 6.0 dBFS. A 3 dB
                                        CS      AD9223/                            to 5 dB improvement was typically realized for input signal levels
                                        15pF    AD9220                             between 6.0 dBFS and 36 dBFS. This improvement in SNR
                                                                                   and SFDR for a 5.0 V p-p span may be advantageous for com-
                                              VINB                                 munication systems that have additional margin or headroom
                                                                                   to minimize clipping of the ADC.

        MINI-CIRCUITS   RS                                                         REFERENCE CONFIGURATIONS
               T4-1    33                                                          The figures associated with this section on internal and external
                                                                                   reference operation do not show recommended matching series resistors
              Figure 19. Transformer Coupled Input                                 for VINA and VINB for the purpose of simplicity. Please refer to the
                                                                                   Driving the Analog Inputs, Introduction section for a discussion of
Transformers with other turns ratios may also be selected to                       this topic. Also, the figures do not show the decoupling network asso-
optimize the performance of a given application. For example, a                    ciated with the CAPT and CAPB pins. Please refer to the Reference
given input signal source or amplifier may realize an improve-                     Operation section for a discussion of the internal reference circuitry
ment in distortion performance at reduced output power levels                      and the recommended decoupling network shown in Figure 10.
and signal swings. Therefore, selecting a transformer with a
higher impedance ratio (e.g., Mini-Circuits T16-6T with a 1:16                     USING THE INTERNAL REFERENCE
impedance ratio) effectively "steps up" the signal level, thus                     Single-Ended Input with 0 to 2  VREF Range
further reducing the driving requirements of the signal source.                    Figure 21 shows how to connect the AD9221/AD9223/AD9220
                                                                                   for a 0 V to 2 V or 0 V to 5 V input range via pin strapping the
Referring to Figure 19, a series resistor, RS, and shunt capacitor,                SENSE pin. An intermediate input range of 0 to 2 VREF can
CS, were inserted between the AD9221/AD9223/AD9220 and                             be established using the resistor programmable configuration in
the secondary of the transformer. The values of 33  and 15 pF                      Figure 23 and connecting VREF to VINB.
were selected to specifically optimize both the THD and SNR
performance of the A/D. RS and CS help provide some isola-                         In either case, both the common-mode voltage and input span
tion from transients at the A/D inputs reflected back through the                  are directly dependent on the value of VREF. More specifically,
primary of the transformer.                                                        the common-mode voltage is equal to VREF while the input
                                                                                   span is equal to 2 VREF. Thus, the valid input range extends
The AD9221/AD9223/AD9220 can be easily configured for                              from 0 to 2 VREF. When VINA is  0 V, the digital output
either a 2 V p-p input span or 5.0 V p-p input span by setting                     will be 000 Hex; when VINA is  2 VREF, the digital output
the internal reference (see Table II). Other input spans can be                    will be FFF Hex.
realized with two external gain setting resistors as shown in

                                                                                   18                                                                                                                                              REV. E

Shorting the VREF pin directly to the SENSE pin places the            Resistor Programmable Reference
internal reference amplifier in unity-gain mode and the resultant     Figure 23 shows an example of how to generate a reference
VREF output is 1 V. Therefore, the valid input range is 0 V to 2 V.   voltage other than 1 V or 2.5 V with the addition of two external
However, shorting the SENSE pin directly to the REFCOM pin            resistors and a bypass capacitor. Use the equation,
configures the internal reference amplifier for a gain of 2.5 and
the resultant VREF output is 2.5 V. Thus, the valid input range                      VREF = 1V (1 + R1 / R2)
becomes 0 V to 5 V. The VREF pin should be bypassed to the
REFCOM pin with a 10 F tantalum capacitor in parallel with a         to determine appropriate values for R1 and R2. These resistors
low inductance 0.1 F ceramic capacitor.                              should be in the 2 k to 100 k range. For the example shown,
                                                                      R1 equals 2.5 k and R2 equals 5 k. From the equation above,
2VREF                                           VINA   AD9221/        the resultant reference voltage on the VREF pin is 1.5 V. This
        0V                                      VINB   AD9223/        sets the input span to be 3 V p-p. To assure stability, place a
                                                       AD9220         0.1 F ceramic capacitor in parallel with R1.

                                 10F 0.1F       VREF                  The common-mode voltage can be set to VREF by connecting
                                                                      VINB to VREF to provide an input span of 0 to 2 VREF.
                       SHORT FOR 0V TO 2V       SENSE                 Alternatively, the common-mode voltage can be set to VREF by
                                    INPUT SPAN                        connecting VINB to a low impedance 2.5 V source. For the
                                                                      example shown, the valid input single range for VINA is 1 V to
                       SHORT FOR 0V TO 5V                             4 V since VINB is set to an external, low impedance 2.5 V source.
                                    INPUT SPAN                        The VREF pin should be bypassed to the REFCOM pin with a
                                                                      10 F tantalum capacitor in parallel with a low inductance
                                                REFCOM                0.1 F ceramic capacitor.

     Figure 21. Internal Reference--2 V p-p Input Span,               4V                               VINA
     VCM = 1 V, or 5 V p-p Input Span, VCM = 2.5 V                    1V
                                                                                                 1.5V  VINB    AD9220
Single-Ended or Differential Input, VCM = 2.5 V                              2.5V                      VREF
Figure 22 shows the single-ended configuration that gives the best                             C1
dynamic performance (SINAD, SFDR). To optimize dynamic                10F          0.1F  R1    0.1F
specifications, center the common-mode voltage of the analog                             2.5k
input at approximately by 2.5 V by connecting VINB to a low                                            SENSE
impedance 2.5 V source. As described above, shorting the VREF                            R2
pin directly to the SENSE pin results in a 1 V reference voltage                         5k
and a 2 V p-p input span. The valid range for input signals is 1.5 V
to 3.5 V. The VREF pin should be bypassed to the REFCOM                                                REFCOM
pin with a 10 F tantalum capacitor in parallel with a low induc-
tance 0.1 F ceramic capacitor.                                       Figure 23. Resistor Programmable Reference--3 V p-p
                                                                      Input Span, VCM = 2.5 V
This reference configuration could also be used for a differential
input in which VINA and VINB are driven via a transformer as          USING AN EXTERNAL REFERENCE
shown in Figure 19. In this case, the common-mode voltage,            Using an external reference may enhance the dc performance of
VCM, is set at midsupply by connecting the transformer's center       the AD9221/AD9223/AD9220 by improving drift and accuracy.
tap to CML of the AD9221/AD9223/AD9220. VREF can be                   Figures 24 through 26 show examples of how to use an external
configured for 1 V or 2.5 V by connecting SENSE to either VREF        reference with the A/D. Table III is a list of suitable voltage
or REFCOM respectively. Note that the valid input range for           references from Analog Devices. To use an external reference,
each of the differential inputs is one-half of single-ended input     the user must disable the internal reference amplifier and drive
and thus becomes VCM VREF/2 to VCM + VREF/2.                        the VREF pin. Connecting the SENSE pin to AVDD disables
                                                                      the internal reference amplifier.

        3.5V                 VINA               AD9221/                         Table III. Suitable Voltage References
        1.5V                 VINB               AD9223/
                             1V                                                 Output   Drift         Initial   Operating
                  10F                VREF                                       Voltage  (ppm/C)       Accuracy  Current
                                                                                                       % (max)   (A)
                       0.1F  SENSE                                              1.00     26
                                                                                1.235    10100        1.4       N/A
                             REFCOM                                             1.225    50100        1.22.8   50
                                                                                2.048    525          0.080.8  50
Figure 22. Internal Reference--2 V p-p Input Span,                    Internal  2.50     26            0.10.5   45
VCM = 2.5 V                                                           AD589     2.50     525          1.4       N/A
                                                                      AD1580    2.50     1025         0.080.4  45
                                                                      REF191    2.50     37           0.060.1  600
                                                                      Internal                         0.040.2  1000

REV. E                                                          19

The AD9221/AD9223/AD9220 contains an internal reference              conjunction with 1/2 of an OP282 to provide a very low imped-
buffer, A2 (see Figure 9), that simplifies the drive requirements    ance drive for VINB. The selected op amp need not be a high
of an external reference. The external reference must be able to     speed op amp and may be selected based on cost, power, and
drive a 5 k ( 20%) load. Note that the bandwidth of the             accuracy.
reference buffer is deliberately left small to minimize the refer-
ence noise contribution. As a result, it is not possible to change              3.75V                      820                                     VINA
the reference voltage rapidly in this mode without the removal                  1.25V
of the CAPT/CAPB Decoupling Network.                                           1k 5V                                                                  AD9221/
Variable Input Span with VCM = 2.5 V                                                                                                                  AD9220
Figure 24 shows an example of the AD9221/AD9223/AD9220
configured for an input span of 2 VREF centered at 2.5 V. An                                       0.1F
external 2.5 V reference drives the VINB pin, thus setting the
common-mode voltage at 2.5 V. The input span can be inde-                  1k                                                                      VINB
pendently set by a voltage divider consisting of R1 and R2,
which generates the VREF signal. A1 buffers this resistor net-                                                  2N2222 10F 0.1F
work and drives VREF. Choose this op amp based on accuracy
requirements. It is essential that a minimum of a 10 F capaci-                                      1k    316
tor in parallel with a 0.1 F low inductance ceramic capacitor
decouple the reference output to ground.                                         1/2

                                                                                              OP282                                        1.225V  VREF

                                                                               AD1580                      10F 0.1F

                                                                           Figure 26. External Reference Using the AD1580
                                                                           and Low Impedance Buffer

2.5V+VREF                                          VINA AD9221/      DIGITAL INPUTS AND OUTPUTS
         2.5V                                               AD9223/  Digital Outputs
                                                            AD9220   The AD9221/AD9223/AD9220 output data is presented in
2.5VVREF                                                            positive true straight binary for all input ranges. Table IV indi-
                                                   VINB              cates the output data formats for various input ranges regardless
+5V            2.5V        22F R1      0.1F                          of the selected input range. A twos complement output data
    0.1F       REF                 A1              VREF              format can be created by inverting the MSB.

                     0.1F  R2          +5V         SENSE

                                                                                 Table IV. Output Data Format

       Figure 24. External Reference--VCM = 2.5 V (2.5 V             Input (V)        Condition (V)                      Digital Output OTR
       on VINB, Resistor Divider to Make VREF)
                                                                     VINA VINB       < VREF                           0000 0000 0000 1
Single-Ended Input with 0 to 2  VREF Range                           VINA VINB
Figure 25 shows an example of an external reference driving          VINA VINB       = VREF                           0000 0000 0000 0
both VINB and VREF. In this case, both the common-mode               VINA VINB
voltage and input span are directly dependent on the value of        VINA VINB       =0                                 1000 0000 0000 0
VREF. More specifically, the common-mode voltage is equal to
VREF while the input span is equal to 2 VREF. Thus, the                             = + VREF 1 LSB 1111 1111 1111 0
valid input range extends from 0 to 2 VREF. For example, if
the REF-191, a 2.048 external reference was selected, the valid                        + VREF                            1111 1111 1111 1
input range extends from 0 to 4.096 V. In this case, 1 LSB of
the AD9221/AD9223/AD9220 corresponds to 1 mV. It is essen-                 OTR DATA OUTPUTS                OTR                             +FS 1 1/2 LSB
tial that a minimum of a 10 F capacitor in parallel with a 0.1 F           1 1111 1111 1111                       FS+1/2 LSB
low inductance ceramic capacitor decouple the reference output               0 1111 1111 1111                                                     +FS
to ground.                                                                   0 1111 1111 1110                                                 +FS 1/2 LSB

                                                                           0 0000 0000 0001
                                                                           0 0000 0000 0000
                                                                           1 0000 0000 0000

               2REF                                                                                               FS
                     0V                                                                                    FS 1/2 LSB

                                             VINA   AD9221/                             Figure 27. Output Data Format
                                             VINB   AD9223/
                                                    AD9220           Out Of Range (OTR)
                                                                     An out-of-range condition exists when the analog input voltage
+5V                  VREF                                            is beyond the input range of the converter. OTR is a digital
       0.1F                                                          output that is updated along with the data output corresponding
                           10F 0.1F                                  to the particular sampled analog input voltage. Thus, OTR has
                                                                     the same pipeline delay (latency) as the digital data. It is LOW
                                             VREF                    when the analog input voltage is within the analog input range.
                                                                     It is HIGH when the analog input voltage exceeds the input
                                   0.1F                              range as shown in Figure 27. OTR will remain HIGH until the
                                                                     analog input returns within the input range and another conver-
                                   +5V       SENSE                   sion is completed. By logical ANDing OTR with the MSB and
                                                                     its complement, overrange high or underrange low conditions
            Figure 25. Input Range = 0 V to 2 VREF

Low Cost/Power Reference
The external reference circuit shown in Figure 26 uses a low
cost 1.225 V external reference (e.g., AD580 or AD1580) along
with an op amp and transistor. The 2N2222 transistor acts in

                                                                     20                                                                          REV. E

can be detected. Table V is a truth table for the over/underrange    In the equation, the rms aperture jitter, tA, represents the root-
circuit in Figure 28, which uses NAND gates. Systems requiring       sum square of all the jitter sources, which include the clock
programmable gain conditioning of the AD9221/AD9223/                 input, analog input signal, and A/D aperture jitter specification.
AD9220 input signal can immediately detect an out-of-range           For example, if a 5 MHz full-scale sine wave is sampled by an
condition, thus eliminating gain selection iterations. Also, OTR     A/D with a total rms jitter of 15 ps, the SNR performance of the
can be used for digital offset and gain calibration.                 A/D will be limited to 66.5 dB. Undersampling applications are
                                                                     particularly sensitive to jitter.
             Table V. Out-of-Range Truth Table
                                                                     The clock input should be treated as an analog signal in cases
OTR          MSB  Analog Input Is                                    where aperture jitter may affect the dynamic range of the AD9221/
                                                                     AD9223/AD9220. As such, supplies for clock drivers should be
0            0    In Range                                           separated from the A/D output driver supplies to avoid modulating
0            1    In Range                                           the clock signal with digital noise. Low jitter crystal controlled
1            0    Underrange                                         oscillators make the best clock sources. If the clock is generated
1            1    Overrange                                          from another type of source (by gating, dividing, or other method),
                                                                     it should be retimed by the original clock at the last step.
        MSB       OVER = "1"
        OTR       UNDER = "1"                                        Most of the power dissipated by the AD9221/AD9223/AD9220
        MSB                                                          is from the analog power supplies. However, lower clock speeds
                                                                     will reduce digital current slightly. Figure 29 shows the relation-
                                                                     ship between power and clock rate for each A/D.

           Figure 28. Overrange or Underrange Logic                              66

Digital Output Driver Considerations (DVDD)                                      64
The AD9221, AD9223 and AD9220 output drivers can be                              62
configured to interface with 5 V or 3.3 V logic families by setting
DVDD to 5 V or 3.3 V respectively. The AD9221/AD9223/                POWER mW  60
AD9220 output drivers are sized to provide sufficient output
current to drive a wide variety of logic families. However, large                                                     5V p-p
drive currents tend to cause glitches on the supplies and may                    58
affect SINAD performance. Applications requiring the AD9221/
AD9223/AD9220 to drive large capacitive loads or large fanout                                                                       2V p-p
may require additional decoupling capacitors on DVDD. In
extreme cases, external buffers or latches may be required.                      56

Clock Input and Considerations                                                   54
The AD9221/AD9223/AD9220 internal timing uses the two
edges of the clock input to generate a variety of internal timing                52
signals. The clock input must meet or exceed the minimum
specified pulsewidth high and low (tCH and tCL) specifications                   50
for the given A/D as defined in the Switching Specifications to
meet the rated performance specifications. For example, the                      48      0.5  1.0  1.5  2.0                                     2.5  3.0
clock input to the AD9220 operating at 10 MSPS may have a
duty cycle between 45% to 55% to meet this timing requirement                                 CLOCK FREQUENCY MHz
since the minimum specified tCH and tCL is 45 ns. For clock
rates below 10 MSPS, the duty cycle may deviate from this            Figure 29a. AD9221 Power Consumption vs. Clock
range to the extent that both tCH and tCL are satisfied.             Frequency

All high speed high resolution A/Ds are sensitive to the quality                 125
of the clock input. The degradation in SNR at a given full-scale
input frequency (fIN) due to only aperture jitter (tA) can be                    120
calculated with the following equation:
             [ ] SNR = 20 log10 1 / 2 fIN tA
                                                                     POWER mW  110

                                                                                                                      5V p-p

                                                                                                                                     2V p-p



                                                                                 90   0  1    2    3                                         4  5    6

                                                                                              CLOCK FREQUENCY MHz

                                                                     Figure 29b. AD9223 Power Consumption vs. Clock

REV. E                                          21

POWER mW  300                                                                        impedance over a wide frequency range. Note that the
                                                                                       AVDD and AVSS pins are co-located on the AD9221/
            280                                                                        AD9223/AD9220 to simplify the layout of the decoupling
                                         INPUT = 5V p-p                                capacitors and provide the shortest possible PCB trace
                                                                                       lengths. The AD9221/AD9223/AD9220/EB power plane
            260                                                                        layout, shown in Figure 40 depicts a typical arrangement
                                                                                       using a multilayer PCB.
                                                                   INPUT = 2V p-p
            240                                                                              0.1F  26 AVDD  AD9221/
                                                                                                   25 AVSS  AD9223/
            220                                                                                             AD9220

            200  0  2  4  6  8  10            12                                   14              15 AVDD
                                                                                                   16 AVSS
                       CLOCK FREQUENCY MHz                                                 0.1F

Figure 29c. AD9220 Power Consumption vs. Clock

GROUNDING AND DECOUPLING                                                                             Figure 30. Analog Supply Decoupling
Analog and Digital Grounding
Proper grounding is essential in any high speed, high resolution                       The CML is an internal analog bias point used internally by the
system. Multilayer printed circuit boards (PCBs) are recom-                            AD9221/AD9223/AD9220. This pin must be decoupled with at
mended to provide optimal grounding and power schemes. The                             least a 0.1 F capacitor as shown in Figure 31. The dc level of
use of ground and power planes offers distinct advantages:                             CML is approximately AVDD/2. This voltage should be buff-
                                                                                       ered if it is to be used for any external biasing.
1. The minimization of the loop area encompassed by a signal
   and its return path.                                                                            22 CML   AD9221/
2. The minimization of the impedance associated with ground                                  0.1F           AD9220
   and power paths.
                                                                                                            Figure 31. CML Decoupling
3. The inherent distributed capacitor formed by the power
   plane, PCB insulation, and ground plane.                                            The digital activity on the AD9221/AD9223/AD9220 chip falls
                                                                                       into two general categories: correction logic and output drivers.
These characteristics result in both a reduction of electro-                           The internal correction logic draws relatively small surges of
magnetic interference (EMI) and an overall improvement in                              current, mainly during the clock transitions. The output drivers
performance.                                                                           draw large current impulses while the output bits are changing.
                                                                                       The size and duration of these currents are a function of the
It is important to design a layout that prevents noise from cou-                       load on the output bits: large capacitive loads are to be avoided.
pling onto the input signal. Digital signals should not be run in                      Note, the internal correction logic of the AD9221, AD9223,
parallel with input signal traces and should be routed away from                       and AD9220 is referenced to AVDD while the output drivers
the input circuitry. While the AD9221/AD9223/AD9220 features                           are referenced to DVDD.
separate analog and digital ground pins, it should be treated as
an analog component. The AVSS and DVSS pins must be joined                             The decoupling shown in Figure 32, a 0.1 F ceramic chip
together directly under the AD9221/AD9223/AD9220. A solid                              capacitor, is appropriate for a reasonable capacitive load on
ground plane under the A/D is acceptable if the power and                              the digital outputs (typically 20 pF on each pin). Applications
ground return currents are managed carefully. Alternatively,                           involving greater digital loads should consider increasing the
the ground plane under the A/D may contain serrations to steer                         digital decoupling proportionally, and/or using external buff-
currents in predictable directions where cross-coupling between                        ers/latches.
analog and digital would otherwise be unavoidable. The AD9221/
AD9223/AD9220/EB ground layout, shown in Figure 39, depicts                                  0.1F  28 DVDD  AD9221/
the serrated type of arrangement. The analog and digital grounds                                   27 DVSS  AD9223/
are connected by a jumper below the A/D.                                                                    AD9220

Analog and Digital Supply Decoupling                                                                  Figure 32. Digital Supply Decoupling
The AD9221/AD9223/AD9220 features separate analog and
digital supply and ground pins, helping to minimize digital                            A complete decoupling scheme will also include large tantalum
corruption of sensitive analog signals. In general, AVDD, the                          or electrolytic capacitors on the PCB to reduce low frequency
analog supply, should be decoupled to AVSS, the analog                                 ripple to negligible levels. Refer to the AD9221/AD9223/
common, as close to the chip as physically possible. Figure 30                         AD9220/EB schematic and layouts in Figures 36 to 42 for more
shows the recommended decoupling for the analog supplies;                              information regarding the placement of decoupling capacitors.
0.1 F ceramic chip capacitors should provide adequately low

                                                                                       22                          REV. E

APPLICATIONS                                                                                                                 90
Direct IF Down Conversion Using the AD9220
As previously noted, the AD9220's performance in the differen-                                                               80
tial mode of operation extends well beyond its baseband region
and into several Nyquist zone regions. Thus, the AD9220 may                                                                  70
be well suited as a mix down converter in both narrow and
wideband applications. Various IF frequencies exist over the                                                                                                          SFDR
frequency range in which the AD9220 maintains excellent                                                                      60
dynamic performance (e.g., refer to Figure 17 and 18). The IF
signal will be aliased to the ADC's baseband region due to the                                                SNR/SFDR dB  50
sampling process in a similar manner that a mixer will down-
convert an IF signal. For signals in various Nyquist zones, the                                                                                                             SNR
following equation may be used to determine the final frequency                                                              40
after aliasing.
       f1 NYQUIST = fSIGNAL
       f2 NYQUIST = fSAMPLE fSIGNAL                                                                                        20
       f3 NYQUIST = abs (fSAMPLE fSIGNAL)
       f4 NYQUIST = 2 fSAMPLE fSIGNAL                                                                                    10
       f5 NYQUIST = abs (2 fSAMPLE fSIGNAL)
There are several potential benefits in using the ADC to alias
(i.e., or mix) down a narrow-band or wideband IF signal. First                                                               50  40  30                                  20  10  0
and foremost is the elimination of a complete mixer stage with
its associated amplifiers and filters, reducing cost and power                                                                              AIN dB
dissipation. Second is the ability to apply various DSP tech-
niques to perform such functions as filtering, channel selection,                                              Figure 34. AD9220 Differential Input SNR/SFDR
quadrature demodulation, data reduction, and detection.                                                        vs. Input Amplitude (AIN) @ 21.4 MHz

One common example is the digitization of a 21.4 MHz IF                                                 Multichannel Data Acquisition with Autocalibration
using a low jitter 10 MHz sample clock. Using the equation                                              The AD9221/AD9223/AD9220 is well suited for high perfor-
above for the fifth Nyquist zone, the resultant frequency after                                         mance, low power data acquisition systems. Aside from its
sampling is 1.4 MHz. Figure 33 shows the typical performance                                            exceptional ac performance, it exhibits true 12-bit linearity and
of the AD9220 operating under these conditions. Figure 34                                               temperature drift performance (i.e., excluding internal refer-
demonstrates how the AD9220 is still able to maintain a high                                            ence). Furthermore, the A/D product family provides the system
degree of linearity and SFDR over a wide amplitude.                                                     designer with an upward or downward component selection
                                                                                                        path based on power consumption and sampling rate.
                0                                                                                       A typical multichannel data acquisition system is shown in
                                                                                                        Figure 35. Also shown is some additional inexpensive gain and
                20                             ENCODE = 10MSPS                                         offset autocalibration circuitry that is often required in high
                                                                                                        accuracy data acquisition systems. These additional peripheral
                                                AIN = 21.4MHz                                           components were selected based on their performance, power
                                                                                                        consumption, and cost.
                                                                                                        Referring to Figure 35, the AD9221/AD9223/AD9220 is config-
                60                                                                                     ured for single-ended operation with a 2.5 V p-p input span and
                                                                                                        a 2.5 V common-mode voltage using an external, precision 2.5
                80        8                    2         4                                             voltage reference, U1. This configuration and input span allows
                        7         6                5  3                                                 the buffer amplifier, U4, to be single supply. Also, it simplifies
                                                                                                        the design of the low temperature drift autocalibration circuitry
                                             9                                                          that uses thin-film resistors for temperature stability and ratio-
                                                                                                        metric accuracy. The input of the AD9221/AD9223/AD9220
100                                                                                                    can be easily configured for a wider span but it should remain
                                                                                                        within the input/output swing capabilities of a high speed, rail-
120                                                                                                 5  to-rail, single-supply amplifier, U4 (e.g., AD8041).
      1                                      FREQUENCY MHz
                                                                                                        The gain and offset calibration circuitry is based on two 8-bit,
Figure 33. IF Sampling a 21.4 MHz Input Using                                                           current-output DAC08s, U3 and U5. The gain calibration
the AD9220 (VCM = 2.5 V, Input Span = 2 V p-p)                                                          circuitry consisting of U3, and an op amp, U2A, is configured
                                                                                                        to provide a low drift nominal 1.25 V reference to the AD9221/
                                                                                                        AD9223/AD9220. The resistor values that set the gain calibra-
                                                                                                        tion range were selected to provide a nominal adjustment span
                                                                                                        of 128 LSBs with 1 LSB resolution with respect to the A/D. Note
                                                                                                        that the bandwidth of the reference is low and, as a result, it is
                                                                                                        not possible to change the reference voltage rapidly in this mode.

REV. E                                                                                                  23
AD9221/AD9223/AD9220                                               input that corresponds to FS of the A/D. Before the value is
                                                                   read, U4 should be preloaded with a code of 00 (Hex). Several
The offset calibration circuitry consists of a DAC, U5 and         readings can also be taken and averaged to determine the digital
the buffer amplifier, U4. The DAC is configured for a bipolar      gain adjustment code to U2A. In this case, 1 LSB of the A/D
adjustment span of 64 LSB with a 1/2 LSB resolution span         corresponds to 1 LSB of U4.
with respect to the AD9221/AD9223/AD9220. Note that both
current outputs of U5 were configured to provide a bipolar         Due to the AD9221/AD9223/AD9220's excellent INL perfor-
adjustment span. Also, RC is used to decouple the output of        mance, a two-point calibration procedure (i.e., FS to midscale)
both DACs, U3 and U5, from their respective op amps.               instead of an endpoint calibration procedure was chosen. Also,
                                                                   since the bipolar offset is insensitive to any gain adjustment (due
The calibration procedure consists of a two step process. First,   to the differential SHA of the A/D), an iterative calibration
the bipolar offset is calibrated by selecting CH2, the 2.5 V sys-  process is not required. The temperature stability of the circuit
tem reference, of the analog multiplexer and preloading the DAC,   is enhanced by selecting a dual precision op amp for U2 (e.g.,
U5, with a midscale code of 1000 0000. If possible, several        OP293) and low temperature drift, thin film resistors. Note that
readings of the A/D should be taken and averaged to determine      this application circuit was not built at the release of this data
the required digital offset adjustment code, U5. This averaged     sheet. Please consult Analog Devices for application assistance
offset code requires an extra bit of resolution since 1 LSB of U5  or comments.
equates to 1/2 LSB of the AD9221/AD9223/AD9220. The
required offset correction code to U5 can then be determined.
Second, the system gain is calibrated by selecting CH2, a 1.25 V


1.25V  1.25k                2.5k    2.5k 162
                          0.1F                  2.5k
          U2B                                                      0.1F                                         U2A  1.25V

                                          U1                       1.1k

                          0.1F 10F  REF43                                                                       2  39
CH1                                                                                                                                       SENSE

CH2                                 2.5k                                 RC                                                               VREF

CH3                                                                      100                                                                  AD9221/
CH4    U6    OUT                    VREF(+)                 IOUT                                                                              AD9220
CH5 ADG608                                       U3                                                                                       VINA
CH6                                                                                                                                       VINB
CH7                                 2.5k                           IOUT                                                                                BIT 1 BIT 12



2.50V                                                                    39

                                              2.5k                                      RC                           RC
                                                          VREF(+)                       100                          100


             Figure 35. Typical Multichannel Data Acquisition System

                                                                   24                                                                                                REV. E

              TPA  +5A                              +5A                                                                                                                                                  JP19
                        D2                               C19                           AD9221/                         1 U8 2 MSB                                                                                 R15 TP16
                        1N5711                           0.1F                          AD9223/                        74HC04N                                                                                     22
VINA                                                           A  C18                                                                                                74HC541N                                                     1 J8
                   D3                C13                                                                                                              1
            1N5711                   15pF                                      15                          13 MSB                                   19               G1          Y5  13 Y0A                      R16 TP15
                                                                               26                          14 OTR                            BIT 7 9                 G2              14 Y1A              Y5A 22
            C26             AA                                                 23      AVDD         BIT 1  12 BIT 2                          BIT 6 8                 A7          Y4  15 Y2A
           0.1F                                                                20      AVDD         OTR    11 BIT 3                          BIT 5 7                 A6              16 Y3A                                       3 J8
                                       NOT                                             VINA         BIT 2                                    BIT 4 6                 A5              17 Y4A
                                  INSTALLED                                            CAPB         BIT 3                                    BIT 3 5                 A4          Y3  18 Y5A                      R17 TP14
                                                                                                                                             BIT 2 4                 A3              11                  Y4A 22
                                                                                                                                             MSB 3                   A2   U6     Y2  12
                                                                                                                                                                     A1          Y1                                               5 J8
                       C24       C23                                           21      CAPT         BIT 4  10 BIT 4                                                              Y0                      Y3A      R18 TP13
                       10F       0.1F TP1                                      22      CML U5       BIT 5  9 BIT 5                                                                                       Y2A      22
        A              16V                                                     24      VINB         BIT 6  8 BIT 6                                                               Y7                      Y1A
                                                                               18      VREF         BIT 7  7 BIT 7                                                                                       Y0A                      7 J8
           C25                                C28                              17      SENSE        BIT 8  6 BIT 8                                                               Y6                      Y7B
                                            0.1F                                                                                                                                                                  R19 TP12
           0.1F             +5A                                                                                                                      10              A0              20  +5D2                     22
                                                                                                                                                                     GND +5VD
                 TPB                                    A            AGND      19      REFCOM BIT 9        5  BIT 9                                                                                                               9 J8
                                                                     DGND      27                          4  BIT 10                                                                     C21
                                 D4                                            28      DVSS BIT 10         3  BIT 11                                                                     0.1F                     R20 TP11
                                                                  +5D          25                          2  LSB                                                                                                 22
                                 1N5711                                        16                          1
                                                                                                                                                                                                                                  11 J8
VINB                                                                                   DVDD BIT 11
                                                                                                                                                                                                                  R21 TP10
                       D5             C15           C14                                AVSS BIT 12                                                                                                                22
                                      15pF          0.1F
                1N5711                                                                 AVSS         CLK                                                              74HC541N                                                     13 J8
                                     A              A
        JP10                A                                                 A                                                                      1                                                            R22 TP9
                                   NOT                                    C20                       CLK                                             19               G1          Y7  11
                            INSTALLED REMOVE                              0.1F                                                                        9              G2          Y6  12                                           15 J8
                                                                                                    JP16 U8                           U8                             A7          Y5  13 Y2B
                                                FOR DIFF.                                                             3            56                  8             A6          Y4  14 Y3B
                                                                                                                 4                           OTR 7                   A5          Y3  15 Y4B
                                                MODE                                                                                         LSB 6                   A4          Y2  16 Y5B                       R23 TP8
           TPD              TPC                                                                                                              BIT 11 5                A3          Y1  17 Y6B              Y6B 22
                                                                                                                                             BIT 10 4                A2          Y0  18 Y7B
                JP21                                                                                     CLK 74HC04N 74HC04N                 BIT 9 3                 A1   U7                                                      17 J8
REFOUT                                                                                 TPE                                                                                                                        R24 TP7
                                                                                                                                                                                                         Y5B 22
                            +5A                                                                                                                                                                                                   19 J8

                                                                                                              J7                             BIT 8 2                                                              R25 TP6
                                                                                                                                                     10                                                  Y4B 22
          C33 R12                JP12                                                               CLK IN                                                           A0              20  +5D2
        0.1F 10k                 JP13                                                                                                                                GND +5VD                                                    21 J8
                                 JP14                                                                                         R14
                       R13                                  C17                                                               50                                                         C22                      R26 TP5
                     10k                                    0.1F                                                                                                                         0.1F            Y3B 22

                                                    C16                                                                                                                                                                    23 J8
                                                    16V                                                                                                                                                           R27 TP4

                                                                                                                                                                                                         Y2B 22            39 J8

                                                                                                                                                           +5REFBUF                                      JP18
                                                                                                                                                                                                                  R28 TP3
                                                                                                                                                  R10                                                    JP17     22
                                                                                                                                                                                                                                  33 J8


                                            U3                                                                                        +5REFBUF                            C9                     C10     C11
                                                                                                                                                                                                 10F     0.1F
                                       REF43                                                                                                   C12                        0.1F                   16V
                                                                                                                                   U4 0.1F
+5REFBUF                           2 VIN VOUT 6                                                                                                                             R11
                                                                          F.S./GAIN ADJ                                                                                    1k                            A              2 J8
              U8             C7          GND                                                                                                                                                     Q1                     4 J8
          98                 0.1F           4                             R7                                                              7          A                                                                  6 J8
        74HC04N                                            JP9            15k R9                                                   3                                                             2N2222                 8 J8
                            A                                                                                                                                                                                           10 J8
                                                                                   50        EXTERNAL REFERENCE                       AD817 6                                                                           12 J8
                                                A                                            AND REFERENCE BUFFER                                                                                                       14 J8
                                                                                                                                                                                              A                         16 J8
                                                                                                                                   2      4 C34                                      R29                                18 J8
                                                                                                                                                                                     316                                20 J8
                                   U8                                     R8                 C8                                              0.1F                                                                       22 J8
                            DECOUPLING                                    10k                10F                                                                                     A                                  24 J8
                                                                                             16V                                                                                                                        25 J8
                                 +5D2                                                                                                                     A                                                             26 J8
               U8                      C27                                                       A                                    SUPPLY                                                                           27 J8
           11 10                                                          A                                           +SUPPLY                                                                                           28 J8
                                                                                                                                                                                                                        29 J8
           74HC04N                   0.1F                                                                                     L5                                                     L1                                 30 J8
                U8                     VINB                                                                                             JP6                                                                             31 J8
                                                                                                                                                                                                        +5A             32 J8
           13 12                                                                                                                                                                     L6                                 34 J8
                                                                                                                                                                                                                  NC 35 J8
                                                                                                                                                                                                        +5REFBUF        36 J8
                                                                                                                                                                                                                  NC 37 J8
                                                                                                                         TPF                 U2                                C32                                      38 J8
                                                                                                                   J2                                                          0.1F
             74HC04N                        R6                                                             +VCC                              78L05P                           A
        SPARE GATES                         10k
                                  R5                                                                            A TPG                     3 IN OUT 1                          L2
                                 10k                                                                               J3
                                                                                                                                   C29       GND
                                                                                                                                   22F         2
                                 0.1F                                                                                              A              A

                                                   +SUPPLY                                            VEE                                   C30                                                     SUPPLY
                               A                           C2                                               A TPH                            22F                                     C4              +5D2
                                       JP5                                                                     J4                                                                    0.1F
                                                U1      0.1F                                                                                 25V                     JP7             A
                                   JP1                                                              +5 DIG
        J1                                      3    7            A        R4                                                             A                                   L3     C5
AIN                    R1                                                 33                                         TPI                                                             0.1F
                       50                       AD8047 6                                                       J5                                   C31
           A           A                                                       JP4                  DGND                                                                             C6
                                                2    4 C1                                                                                           22F                       L4     0.1F
                               JP2                                                                                  TPJ
                                                        0.1F                                                   J6                                   25V

                                                                       A                     VINA                                      TPK TPL                       POWER
                                                   SUPPLY                                                                    GJ1                                    SUPPLY

                                  R2             R3                            JP3                  AGND                                                                                                                   40 J8
                                 261            261
                                                                                                                              (GJ1-WIRE              A

                                                                                                              A       JUMPER CKT SIDE)

                                                                          Figure 36. Evaluation Board Schematic

REV. E                                                                                                     25

Figure 37. Evaluation Board Component Side Layout (Not to Scale)

Figure 38. Evaluation Board Solder Side Layout (Not to Scale)     REV. E

        Figure 39. Evaluation Board Ground Plane Layout (Not to Scale)

REV. E  Figure 40. Evaluation Board Power Plane Layout

Figure 41. Evaluation Board Component Side Silkscreen (Not to Scale)

Figure 42. Evaluation Board Component Side Silkscreen (Not to Scale)  REV. E

                          OUTLINE DIMENSIONS

              28-Lead Standard SmWall Outline Package [SOIC]
                                         Wide Body

                          Dimensions shown in millimeters and (inches)

                                        18.10 (0.7126)
                                        17.70 (0.6969)

                    28                                  15

                                                              7.60 (0.2992)

                                                              7.40 (0.2913)

                                                                       10.65 (0.4193)

                    1                                   14             10.00 (0.3937)

                                                        2.65 (0.1043)              0.75 (0.0295)   45
                                                        2.35 (0.0925)              0.25 (0.0098)

        0.30 (0.0118)                                                           8
        0.10 (0.0039)
                          1.27 (0.0500)  0.51 (0.0201)  SEATING  0.32 (0.0126)  0      1.27 (0.0500)
            COPLANARITY        BSC       0.33 (0.0130)  PLANE                          0.40 (0.0157)
                                                                 0.23 (0.0091)

                             COMPLIANT TO JEDEC STANDARDS MS-013AE


                  28-Lead Shrink Small Outline Package [SSOP]

                                   Dimensions shown in millimeters


              28                         15

                                                        5.60 8.20
                                                        5.30 7.80
                                                        5.00 7.40

              1                          14


                                         1.75           0.10

              2.00 MAX                   1.65           COPLANARITY



        0.05  0.65        0.38                                         8               0.95
        MIN   BSC
                          0.22           SEATING                       4               0.75

                                         PLANE                         0               0.55

                          COMPLIANT TO JEDEC STANDARDS MO-150AH

REV. E                                   29

Revision History

Location                                               Page

2/03--Data Sheet changed from REV. D to REV. E.

Updated graphic captions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Global

Changes to DC SPECIFICATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

Changes to ORDERING GUIDE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Changes to INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Changes to Digital Output Driver Considerations (DVDD) section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Updated OUTLINE DIMENSIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

                                                 30  REV. E
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