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AD8197BASTZ

器件型号:AD8197BASTZ
器件类别:热门应用    无线/射频/通信   
厂商名称:ADI [Analog Devices Inc]
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器件描述

Equalizers 4:1 HDMI/DVI Switch w/ Equalization

参数
产品属性属性值
产品种类:
Product Category:
Equalizers
制造商:
Manufacturer:
Analog Devices Inc.
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-100
产品:
Product:
Cable Equalizers
数据速率:
Data Rate:
2.25 Gb/s
工作电源电压:
Operating Supply Voltage:
3.3 V
工作电源电流:
Operating Supply Current:
110 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
系列:
Series:
AD8197B
封装:
Packaging:
Tray
商标:
Brand:
Analog Devices
Development Kit:AD8197B-EVALZ
高度:
Height:
1.4 mm
Input Voltage:3.3 V
长度:
Length:
14 mm
Moisture Sensitive:Yes
激励器数量:
Number of Drivers:
1
接收机数量:
Number of Receivers:
4
Output Current:20 mA
Pd-功率耗散:
Pd - Power Dissipation:
2.2 W
工厂包装数量:
Factory Pack Quantity:
90
宽度:
Width:
14 mm
单位重量:
Unit Weight:
0.046530 oz

AD8197BASTZ器件文档内容

                                                                                          4:1                      HDMI/DVI Switch with Equalization

                                                                                                                                                                                                                        AD8197B

FEATURES                                                                                                                           FUNCTIONAL BLOCK DIAGRAM

4 inputs, 1 output HDMI/DVI links                                                                                                           PP_CH[1:0]                                PP_PRE[1:0]

Enables HDMI 1.3-compliant receiver                                                                                                                     PP_OTO  PP_OCL  PP_EQ  PP_EN

Pin-to-pin compatible with the AD8197A                                                                                                                                                             RESET

4 TMDS channels per link                                                                                           PARALLEL                                                                                   AD8197B

Supports 250 Mbps to 2.25 Gbps data rates                                                                              SERIAL            2                                            2

Supports 25 MHz to 225 MHz pixel clocks                                                                                I2C_SDA                                                                                                AVCC

                                                                                                                       I2C_SCL                          CONFIG                                     CONTROL                    DVCC

Equalized inputs allow use of long HDMI cables                                                                     I2C_ADDR[2:0]      3     INTERFACE                                              LOGIC                      AMUXVCC

        (20 meters at 2.25 Gbps)                                                                                       VTTI                                                                                                   AVEE

                                                                                                                                                                                                                              DVEE

Fully buffered unidirectional inputs/outputs

Per input switchable, 50 Ω on-chip terminations                                                                        IP_A[3:0]   +                                    4                                                     VTTO

                                                                                                                       IN_A[3:0]                                4

Switchable output 50 Ω on-chip terminations                                                                                        –

                                                                                                                       IP_B[3:0]   +                                    4

                                                                                                                       IN_B[3:0]                                4                                  SWITCH               4  +  OP[3:0]

Pre-emphasized outputs                                                                                                             –                                                                                    4
                                                                                                                                   +                                    4                          CORE
                                                                                                                       IP_C[3:0]                                                                                           –  ON[3:0]
                                                                                                                                                                4                     EQ                      PE
Low added jitter                                                                                                       IN_C[3:0]
                                                                                                                                   –
                                                                                                                                   +
                                                                                                                       IP_D[3:0]                                        4

Single-supply operation (3.3 V)                                                                                        IN_D[3:0]                                4

                                                                                                                                   –

4 auxiliary channels per link                                                                                                                                                  HIGH                SPEED      BUFFERED

Bidirectional unbuffered inputs/outputs                                                                                VTTI

Flexible supply operation (3.3 V to 5 V)                                                                               AUX_A[3:0]                                       4

                                                                                                                       AUX_B[3:0]                               4                                  SWITCH               4

HDCP standard compatible                                                                                               AUX_C[3:0]                                       4                          CORE                       AUX_COM[3:0]

Allows switching of DDC bus and 2 additional signals                                                                   AUX_D[3:0]                               4

Output disable feature                                                                                                                                                         LOW SPEED                  UNBUFFERED                        07015-001

                                                                                                                                                                                      BIDIRECTIONAL

Reduced power dissipation                                                                                                                                                                          Figure 2.

Removable output termination

Allows building of larger arrays                                                                                   GENERAL DESCRIPTION

Two AD8197Bs support HDMI/DVI dual link                                                                            The AD8197B is an HDMI™/DVI switch featuring equalized

Standards compatible: HDMI receiver, HDCP, DVI                                                                     TMDS® inputs and pre-emphasized TMDS outputs, ideal for

Serial (I2C slave) and parallel control interface                                                                  systems with long cable runs. The AD8197B offers individual

100-lead, 14 mm × 14 mm LQFP, Pb-free package                                                                      control of the on/off state of the TMDS input termination

APPLICATIONS                                                                                                       resistors via I2C® control. Outputs can be set to a high

Multiple input displays                                                                                            impedance state to reduce the power dissipation and/or to allow

Projectors                                                                                                         the construction of larger arrays using the wire-OR technique.

A/V receivers                                                                                                      The AD8197B is provided in a 100-lead LQFP, Pb-free, surface-

Set-top boxes                                                                                                      mount package, specified to operate over the −40°C to +85°C

Advanced television (HDTV) sets                                                                                    temperature range.

               TYPICAL APPLICATION                                                                                 PRODUCT HIGHLIGHTS

MEDIA CENTER                              GAME CONSOLE                                                             1.  Supports data rates up to 2.25 Gbps, enabling 1080p deep

                               HDTV SET                                                                                color (12-bit color) HDMI formats and greater than UXGA

                          HDMI                                                                                         (1600 × 1200) DVI resolutions.

                         RECEIVER

SET-TOP BOX                                        DVD PLAYER

                         AD8197B                                                                        07015-002  2.  Input cable equalizer enables use of long cables at the input

                                                                                   04:20

                                                                                                                       (more than 20 meters of 24 AWG cable at 2.25 Gbps).

               Figure 1. Typical HDTV Application                                                                  3.  Auxiliary switch routes a DDC bus and two additional signals

                                                                                                                       for a single-chip, HDMI 1.3 receive-compliant solution.

Rev. 0

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Last Content Update: 02/23/2017

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•  AD8197B: 4:1 HDMI/DVI Switch with Equalization Data

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AD8197B

TABLE OF CONTENTS

Features .............................................................................................. 1  Switching/Update Delay............................................................ 16

Applications....................................................................................... 1      Parallel Control Interface .............................................................. 17

Typical Application........................................................................... 1           Serial Interface Configuration Registers ..................................... 18

Functional Block Diagram .............................................................. 1                  High Speed Device Modes Register......................................... 19

General Description ......................................................................... 1            Auxiliary Device Modes Register............................................. 19

Product Highlights ........................................................................... 1           Receiver Settings Register ......................................................... 19

Revision History ............................................................................... 2         Input Termination Select Register 1 and Register 2 .............. 19

Specifications..................................................................................... 3      Receive Equalizer Register 1 and Register 2 ........................... 19

Absolute Maximum Ratings............................................................ 5                     Transmitter Settings Register.................................................... 20

Thermal Resistance ...................................................................... 5                Parallel Interface Configuration Registers .................................. 21

Maximum Power Dissipation ..................................................... 5                          High Speed Device Modes Register......................................... 22

ESD Caution.................................................................................. 5            Auxiliary Device Modes Register............................................. 22

Pin Configuration and Function Descriptions............................. 6                                 Input Termination Resistor Control Register 1

Typical Performance Characteristics ............................................. 9                        and Register 2.............................................................................. 22

Theory of Operation ...................................................................... 13              Receive Equalizer Register 1 and Register 2 ........................... 22

Introduction ................................................................................ 13           Transmitter Settings Register.................................................... 22

Input Channels............................................................................ 13              Application Information................................................................ 23

Output Channels ........................................................................ 13                Pinout........................................................................................... 23

Auxiliary Switch.......................................................................... 14              Cable Lengths and Equalization............................................... 23

Serial Control Interface.................................................................. 15              PCB Layout Guidelines.............................................................. 24

Reset ............................................................................................. 15     Outline Dimensions ....................................................................... 28

Write Procedure.......................................................................... 15               Ordering Guide .......................................................................... 28

Read Procedure........................................................................... 16

REVISION HISTORY

1/08—Revision 0: Initial Version

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                                                                                                                        AD8197B

SPECIFICATIONS

TA = 27°C, AVCC = 3.3 V, VTTI = 3.3 V, VTTO = 3.3 V, DVCC = 3.3 V, AMUXVCC = 5 V, AVEE = 0 V, DVEE =           0  V, differential  input

swing = 1000 mV, TMDS outputs terminated with external 50 Ω resistors to 3.3 V, unless otherwise noted.

Table 1.

Parameter                           Conditions/Comments                               Min                Typ      Max              Unit

DYNAMIC PERFORMANCE

Maximum Data Rate (DR) per Channel  NRZ                                               2.25                                         Gbps

Bit Error Rate (BER)                PRBS 223 − 1                                                                  10−9

Added Deterministic Jitter          DR ≤ 2.25 Gbps, PRBS 27 − 1, EQ = 12 dB                              25                        ps (p-p)

Added Random Jitter                                                                                      1                         ps (rms)

Differential Intrapair Skew         At output                                                            1                         ps

Differential Interpair Skew1        At output                                                            40                        ps

EQUALIZATION PERFORMANCE

Receiver (Highest Setting)2         Boost frequency = 825 MHz                                            12                        dB

Transmitter (Highest Setting)3      Boost frequency = 825 MHz                                            6                         dB

INPUT CHARACTERISTICS

Input Voltage Swing                 Differential                                      150                         1200             mV

Input Common-Mode Voltage (VICM)                                                      AVCC − 800                  AVCC             mV

OUTPUT CHARACTERISTICS

High Voltage Level                  Single-ended high speed channel                   AVCC − 10                   AVCC + 10        mV

Low Voltage Level                   Single-ended high speed channel                   AVCC − 600                  AVCC − 400       mV

Rise/Fall Time (20% to 80%)                                                           75                 135      200              ps

INPUT TERMINATION

Resistance                          Single-ended                                                         50                        Ω

AUXILIARY CHANNELS

On Resistance, RAUX                                                                                      100                       Ω

On Capacitance, CAUX                DC bias = 2.5 V, ac voltage = 3.5 V, f = 100 kHz                     8                         pF

Input/Output Voltage Range                                                            DVEE                        AMUXVCC          V

POWER SUPPLY

AVCC                                Operating range                                   3                  3.3      3.6              V

QUIESCENT CURRENT

AVCC                                Outputs disabled                                  30                 40       44               mA

                                    Outputs enabled, no pre-emphasis                  52                 60       66               mA

                                    Outputs enabled, maximum pre-emphasis             95                 110      122              mA

VTTI                                Input termination on4                             5                  40       54               mA

VTTO                                Output termination on, no pre-emphasis            35                 40       46               mA

                                    Output termination on, maximum pre-emphasis       72                 80       90               mA

DVCC                                                                                  3.2                7        8                mA

AMUXVCC                                                                                                  0.01     0.1              mA

POWER DISSIPATION

                                    Outputs disabled                                  115                271      361              mW

                                    Outputs enabled, no pre-emphasis                  384                574      671              mW

                                    Outputs enabled, maximum pre-emphasis             704                910      1050             mW

TIMING CHARACTERISTICS

Switching/Update Delay              High speed switching register: HS_CH                                          200              ms

                                    All other configuration registers                                             1.5              ms

RESET Pulse Width                                                                     50                                           ns

                                                      Rev. 0 | Page 3 of 28
AD8197B

Parameter                   Conditions/Comments                                                                  Min                Typ  Max                      Unit

SERIAL CONTROL INTERFACE5

Input High Voltage, VIH                                                                                          2                                                V

Input Low Voltage, VIL                                                                                                                   0.8                      V

Output High Voltage, VOH                                                                                         2.4                                              V

Output Low Voltage, VOL                                                                                                                  0.4                      V

PARALLEL CONTROL INTERFACE

Input High Voltage, VIH                                                                                          2                                                V

Input Low Voltage, VIL                                                                                                                   0.8                      V

1 Differential interpair skew is measured between the TMDS pairs of a single link.

2 AD8197B output meets the transmitter eye diagram as defined in the DVI Standard Revision 1.0 and the HDMI Standard Revision 1.3.

3 Cable output meets the receiver eye diagram mask as defined in the DVI Standard Revision 1.0 and the HDMI Standard Revision 1.3.

4 Typical value assumes only the selected HDMI/DVI link is active with nominal signal swings and that the unselected HDMI/DVI links are deactivated. Minimum and

maximum limits are measured at the respective extremes of input termination resistance and input voltage swing.

5 The AD8197B is an I2C slave and its serial control interface is based on the 3.3 V I2C bus specification.

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ABSOLUTE MAXIMUM RATINGS

Table 2.                                                            THERMAL RESISTANCE

Parameter                              Rating                       θJA is specified for the worst-case conditions: a device soldered

AVCC to AVEE                           3.7 V                        in a 4-layer JEDEC circuit board for surface-mount packages.

DVCC to DVEE                           3.7 V                        θJC is specified for no airflow.

DVEE to AVEE                           ±0.3 V                       Table 3. Thermal Resistance

VTTI                                   AVCC + 0.6 V

VTTO                                   AVCC + 0.6 V                 Package Type                      θJA  θJC       Unit

AMUXVCC                                5.5 V                        100-Lead LQFP                     56   19        °C/W

Internal Power Dissipation             2.2 W                        MAXIMUM POWER DISSIPATION

High Speed Input Voltage               AVCC − 1.4 V < VIN <

                                       AVCC + 0.6 V                 The maximum power that can be safely dissipated by the AD8197B

High Speed Differential Input Voltage  2.0 V                        is limited by the associated rise in junction temperature. The

Low Speed Input Voltage                DVEE − 0.3 V < VIN <         maximum safe junction temperature for plastic encapsulated

                                       AMUXVCC + 0.6 V              devices is determined by the glass transition temperature of the

I2C and Parallel Logic Input Voltage   DVEE − 0.3 V < VIN <         plastic, approximately 150°C. Temporarily exceeding this limit

                                       DVCC + 0.6 V                 may cause a shift in parametric performance due to a change in

Storage Temperature Range              −65°C to +125°C              the stresses exerted on the die by the package.

Operating Temperature Range            −40°C to +85°C               Exceeding a junction temperature of 175°C for an extended

Junction Temperature                   150°C                        period can result in device failure. To ensure proper operation, it

Stresses above those listed under Absolute Maximum Ratings          is necessary to observe the maximum power rating as determined

may cause permanent damage to the device. This is a stress          by the coefficients in Table 3.

rating only; functional operation of the device at these or any     ESD CAUTION

other conditions above those indicated in the operational

section of this specification is not implied. Exposure to absolute

maximum rating conditions for extended periods may affect

device reliability.

                                                                    Rev. 0 | Page 5 of 28
AD8197B

PIN CONFIGURATION                  AND FUNCTION                                                                   DESCRIPTIONS

                                         PP_OTO     AUX_A0     AUX_A1     AUX_A2  AUX_A3  DVEE    AUX_B0  AUX_B1  AUX_B2  AUX_B3  AUX_COM0  AUX_COM1  AUX_COM2  AUX_COM3  AUX_C0  AUX_C1  AUX_C2  AUX_C3  AMUXVCC  AUX_D0   AUX_D1   AUX_D2  AUX_D3  PP_EQ    PP_EN

                                         100        99         98         97      96      95      94      93      92      91      90        89        88        87        86      85      84      83      82       81       80       79      78      77       76

                       AVCC    1                                                                                                                                                                                                                                       75  AVCC

                       IN_B0   2                    PIN 1 INDICATOR                                                                                                                                                                                                    74  IP_C3

                       IP_B0   3                                                                                                                                                                                                                                       73  IN_C3

                       AVEE    4                                                                                                                                                                                                                                       72  AVEE

                       IN_B1   5                                                                                                                                                                                                                                       71  IP_C2

                       IP_B1   6                                                                                                                                                                                                                                       70  IN_C2

                       VTTI    7                                                                                                                                                                                                                                       69  VTTI

                       IN_B2   8                                                                                                                                                                                                                                       68  IP_C1

                       IP_B2   9                                                                                                                                                                                                                                       67  IN_C1

                       AVEE    10                                                                                                                                                                                                                                      66  AVEE

                       IN_B3   11                                                                                                                                                                                                                                      65  IP_C0

                       IP_B3   12                                                                                                 AD8197B                                                                                                                              64  IN_C0

                                                                                                                                      TOP VIEW

                       AVCC    13                                                                                                 (Not to Scale)                                                                                                                       63  AVCC

                       IN_A0   14                                                                                                                                                                                                                                      62  IP_D3

                       IP_A0   15                                                                                                                                                                                                                                      61  IN_D3

                       AVEE    16                                                                                                                                                                                                                                      60  AVEE

                       IN_A1   17                                                                                                                                                                                                                                      59  IP_D2

                       IP_A1   18                                                                                                                                                                                                                                      58  IN_D2

                       VTTI    19                                                                                                                                                                                                                                      57  VTTI

                       IN_A2   20                                                                                                                                                                                                                                      56  IP_D1

                       IP_A2   21                                                                                                                                                                                                                                      55  IN_D1

                       AVCC    22                                                                                                                                                                                                                                      54  AVCC

                       IN_A3   23                                                                                                                                                                                                                                      53  IP_D0

                       IP_A3   24                                                                                                                                                                                                                                      52  IN_D0

                       AVEE    25                                                                                                                                                                                                                                      51  AVEE

                                         26         27         28         29      30      31      32      33      34      35      36        37        38        39        40      41      42      43      44       45       46       47      48      49       50

                                         I2C_ADDR0  I2C_ADDR1  I2C_ADDR2  DVEE    PP_CH0  PP_CH1  DVCC    ON0     OP0     VTTO    ON1       OP1       DVCC      ON2       OP2     VTTO    ON3     OP3     RESET    PP_PRE0  PP_PRE1  DVCC    PP_OCL  I2C_SCL  I2C_SDA

                                                                                                                                                                                                                                                                                  07015-003

                                                                                                                  Figure 3. Pin Configuration

Table 4. Pin Function Descriptions

Pin No.                            Mnemonic                                               Type 1                                            Description

1, 13, 22, 54, 63, 75              AVCC                                                   Power                                             Positive Analog Supply. 3.3 V nominal.

2                                  IN_B0                                                  HS I                                              High Speed Input Complement.

3                                  IP_B0                                                  HS I                                              High Speed Input.

4, 10, 16, 25, 51, 60, 66, 72      AVEE                                                   Power                                             Negative Analog Supply. 0 V nominal.

5                                  IN_B1                                                  HS I                                              High Speed Input Complement.

6                                  IP_B1                                                  HS I                                              High Speed Input.

7, 19, 57, 69                      VTTI                                                   Power                                             Input Termination Supply. Nominally connected                                                                                         to  AVCC.

8                                  IN_B2                                                  HS I                                              High Speed Input Complement.

9                                  IP_B2                                                  HS I                                              High Speed Input.

11                                 IN_B3                                                  HS I                                              High Speed Input Complement.

12                                 IP_B3                                                  HS I                                              High Speed Input.

14                                 IN_A0                                                  HS I                                              High Speed Input Complement.

15                                 IP_A0                                                  HS I                                              High Speed Input.

17                                 IN_A1                                                  HS I                                              High Speed Input Complement.

18                                 IP_A1                                                  HS I                                              High Speed Input.

20                                 IN_A2                                                  HS I                                              High Speed Input Complement.

21                                 IP_A2                                                  HS I                                              High Speed Input.

                                                                                                                          Rev. 0 | Page 6 of 28
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Pin No.     Mnemonic   Type 1   Description

23          IN_A3      HS I     High Speed Input Complement.

24          IP_A3      HS I     High Speed Input.

26          I2C_ADDR0  Control  I2C Address 1st LSB.

27          I2C_ADDR1  Control  I2C Address 2nd LSB.

28          I2C_ADDR2  Control  I2C Address 3rd LSB.

29, 95      DVEE       Power    Negative Digital and Auxiliary Multiplexer Power Supply. 0 V nominal.

30          PP_CH0     Control  High Speed Source Selection Parallel Interface LSB.

31          PP_CH1     Control  High Speed Source Selection Parallel Interface MSB.

32, 38, 47  DVCC       Power    Positive Digital Power Supply. 3.3 V nominal.

33          ON0        HS O     High Speed Output Complement.

34          OP0        HS O     High Speed Output.

35, 41      VTTO       Power    Output Termination Supply. Nominally connected to AVCC.

36          ON1        HS O     High Speed Output Complement.

37          OP1        HS O     High Speed Output.

39          ON2        HS O     High Speed Output Complement.

40          OP2        HS O     High Speed Output.

42          ON3        HS O     High Speed Output Complement.

43          OP3        HS O     High Speed Output.

44          RESET      Control  Configuration Registers Reset. Normally pulled up to AVCC.

45          PP_PRE0    Control  High Speed Pre-Emphasis Selection Parallel Interface LSB.

46          PP_PRE1    Control  High Speed Pre-Emphasis Selection Parallel Interface MSB.

48          PP_OCL     Control  High Speed Output Current Level Parallel Interface.

49          I2C_SCL    Control  I2C Clock.

50          I2C_SDA    Control  I2C Data.

52          IN_D0      HS I     High Speed Input Complement.

53          IP_D0      HS I     High Speed Input.

55          IN_D1      HS I     High Speed Input Complement.

56          IP_D1      HS I     High Speed Input.

58          IN_D2      HS I     High Speed Input Complement.

59          IP_D2      HS I     High Speed Input.

61          IN_D3      HS I     High Speed Input Complement.

62          IP_D3      HS I     High Speed Input.

64          IN_C0      HS I     High Speed Input Complement.

65          IP_C0      HS I     High Speed Input.

67          IN_C1      HS I     High Speed Input Complement.

68          IP_C1      HS I     High Speed Input.

70          IN_C2      HS I     High Speed Input Complement.

71          IP_C2      HS I     High Speed Input.

73          IN_C3      HS I     High Speed Input Complement.

74          IP_C3      HS I     High Speed Input.

76          PP_EN      Control  High Speed Output Enable Parallel Interface.

77          PP_EQ      Control  High Speed Equalization Selection Parallel Interface.

78          AUX_D3     LS I/O   Low Speed Input/Output.

79          AUX_D2     LS I/O   Low Speed Input/Output.

80          AUX_D1     LS I/O   Low Speed Input/Output.

81          AUX_D0     LS I/O   Low Speed Input/Output.

82          AMUXVCC    Power    Positive Auxiliary Multiplexer Supply. 5 V typical.

83          AUX_C3     LS I/O   Low Speed Input/Output.

84          AUX_C2     LS I/O   Low Speed Input/Output.

85          AUX_C1     LS I/O   Low Speed Input/Output.

86          AUX_C0     LS I/O   Low Speed Input/Output.

87          AUX_COM3   LS I/O   Low Speed Common Input/Output.

88          AUX_COM2   LS I/O   Low Speed Common Input/Output.

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AD8197B

Pin No.  Mnemonic                                          Type 1   Description

89       AUX_COM1                                          LS I/O   Low Speed Common Input/Output.

90       AUX_COM0                                          LS I/O   Low Speed Common Input/Output.

91       AUX_B3                                            LS I/O   Low Speed Input/Output.

92       AUX_B2                                            LS I/O   Low Speed Input/Output.

93       AUX_B1                                            LS I/O   Low Speed Input/Output.

94       AUX_B0                                            LS I/O   Low Speed Input/Output.

96       AUX_A3                                            LS I/O   Low Speed Input/Output.

97       AUX_A2                                            LS I/O   Low Speed Input/Output.

98       AUX_A1                                            LS I/O   Low Speed Input/Output.

99       AUX_A0                                            LS I/O   Low Speed Input/Output.

100      PP_OTO                                            Control  High Speed Output Termination Selection Parallel Interface.

1 HS = high speed, LS = low speed, I = input, O = output.

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TYPICAL PERFORMANCE CHARACTERISTICS

TA = 27°C, AVCC = 3.3 V, VTTI = 3.3 V, VTTO = 3.3 V, DVCC = 3.3 V, AMUXVCC = 5 V, AVEE = 0 V, DVEE = 0 V, differential input

swing = 1000 mV, TMDS outputs terminated with external 50 Ω resistors to 3.3 V, pattern = PRBS 27 − 1, data rate = 2.25 Gbps, unless

otherwise noted.

                                                                                                   HDMI CABLE

                                           DIGITAL                                                                                      AD8197B                      SERIAL DATA

                                           PATTERN                                                                                      EVALUATION                   ANALYZER

                                           GENERATOR                                                                                        BOARD

                                                                                                                                                    SMA COAX CABLE

           REFERENCE EYE DIAGRAM AT TP1                                TP1                                                         TP2                          TP3                    07015-004

                                           Figure 4. Test Circuit Diagram for Rx Eye Diagram

250mV/DIV                                                                                                           250mV/DIV

                  0.125UI/DIV AT 2.25Gbps                                   07015-005                                                              0.125UI/DIV AT 2.25Gbps                            07015-007

           Figure 5. Rx Eye Diagram at TP2 (Cable = 2 meters, 30 AWG)                                           Figure 7. Rx Eye Diagram at TP3, EQ = 6 dB (Cable = 2 meters, 30 AWG)

250mV/DIV                                                                                                           250mV/DIV

                  0.125UI/DIV AT 2.25Gbps                                   07015-006                                                              0.125UI/DIV  AT 2.25Gbps                           07015-008

           Figure 6. Rx Eye Diagram at TP2 (Cable = 20 meters, 24 AWG)                                          Figure         8.  Rx  Eye  Diagram at TP3, EQ  = 12 dB (Cable  =  20  meters,    24  AWG)

                                                                                       Rev.  0  |  Page  9  of  28
AD8197B

TA = 27°C, AVCC = 3.3 V, VTTI = 3.3 V, VTTO = 3.3 V, DVCC = 3.3 V, AMUXVCC = 5 V, AVEE = 0 V, DVEE = 0 V, differential input

swing = 1000 mV, TMDS outputs terminated with external 50 Ω resistors to 3.3 V, pattern = PRBS 27 − 1, data rate = 2.25 Gbps, unless

otherwise noted.

                                                                                                                 HDMI CABLE

                                           DIGITAL                       AD8197B                                                              SERIAL DATA

                                           PATTERN                       EVALUATION                                                           ANALYZER

                                           GENERATOR                           BOARD

                                           SMA COAX CABLE

           REFERENCE EYE DIAGRAM AT TP1                            TP1                   TP2                                  TP3                               07015-009

                                           Figure 9. Test Circuit Diagram for Tx Eye Diagrams

250mV/DIV                                                                                        250mV/DIV

                  0.125UI/DIV AT 2.25Gbps               07015-010                                                             0.125UI/DIV AT 2.25Gbps                          07015-012

           Figure 10. Tx Eye Diagram at TP2, PE = 2 dB                                       Figure 12. Tx Eye Diagram at TP3, PE = 2 dB (Cable = 2 meters, 30 AWG)

250mV/DIV                                                                                        250mV/DIV

                  0.125UI/DIV AT 2.25Gbps               07015-011                                                             0.125UI/DIV AT  2.25Gbps                         07015-013

           Figure 11. Tx Eye Diagram at TP2, PE = 6 dB                                       Figure         13.  Tx  Diagram  at TP3, PE = 6  dB (Cable  =  10  meters,    28  AWG)

                                                                   Rev.  0  |  Page  10  of  28
                                                                                                                                                                                                   AD8197B

TA = 27°C, AVCC = 3.3 V, VTTI = 3.3 V, VTTO = 3.3 V, DVCC = 3.3 V, AMUXVCC = 5 V, AVEE = 0 V, DVEE = 0 V, differential input

swing = 1000 mV, TMDS outputs terminated with external 50 Ω resistors to 3.3 V, pattern = PRBS 27 − 1, data rate = 2.25 Gbps, unless

otherwise noted.

               0.6                                                                                                                        0.6

                        2m CABLE = 30AWG                                                                                                           2m CABLE = 30AWG

                        5m TO 20m CABLES = 24AWG                                                                                                   5m TO 20m CABLES = 24AWG

               0.5                                                                                                                        0.5

(UI)                                                                                                                     (UI)

JITTER         0.4                                                             2.25Gbps                                  JITTER           0.4

                                                                               EQ = 12dB                                                                             1.65Gbps, PE OFF

DETERMINISTIC  0.3                              1.65Gbps                                                                 DETERMINISTIC    0.3

                                                EQ = 6dB                                                                                           2.25Gbps, PE OFF

                              2.25Gbps                                                                                                                                                        2.25Gbps, PE MAX

               0.2            EQ = 6dB                                         1.65Gbps                                                   0.2

                                                                               EQ = 12dB

               0.1                                                                                                                        0.1

                                                                                                                                                                                              1.65Gbps, PE MAX

               0                                                                                 07015-014                                0                                                                          07015-017

                    0              5              10             15            20           25                                                  0            5                 10             15                20

                                           HDMI CABLE LENGTH (m)                                                                                                  HDMI CABLE LENGTH (m)

             Figure 14. Jitter vs. Input Cable Length (See Figure 4 for Test Setup)                                      Figure 17. Jitter vs. Output Cable Length (See Figure 9 for Test Setup)

               50                                                                                                                         1200

               45

               40                                                                                                                         1000

               35                                                                                                        EYE HEIGHT (mV)  800

                                                                 1080p

JITTER (ps)    30                                                8-BIT              1080p

                                                                                    12-BIT

               25                                                    1.65Gbps                                                             600

                        480p          1080i/720p

               20

                       480i                                                    DJ   (p-p)                                                 400

               15

               10                                                                                                                         200

               5                                                               RJ   (rms)

               0                                                                                 07015-015                                0                                                                          07015-018

                   0    0.2  0.4      0.6  0.8    1.0  1.2  1.4      1.6  1.8  2.0  2.2    2.4                                                  0  0.2  0.4  0.6  0.8     1.0  1.2  1.4  1.6  1.8  2.0  2.2     2.4

                                           DATA RATE (Gbps)                                                                                                          DATA RATE (Gbps)

                                   Figure 15. Jitter vs. Data Rate                                                                                      Figure 18. Eye Height vs. Data Rate

               50                                                                                                                         800

               45                                                                                                                         700

               40

                                                                                                                                          600

               35                                                                                           EYE HEIGHT (mV)

JITTER (ps)    30                                                                                                                         500

               25                                                                                                                         400

                                                       DJ (p-p)

               20                                                                                                                         300

               15

                                                                                                                                          200

               10

               5                                                                                                                          100

                                                       RJ (rms)

               0                                                                                 07015-016                                0                                                                          07015-019

                   3.0        3.1          3.2         3.3           3.4       3.5          3.6                                           2.5      2.6  2.7  2.8     2.9  3.0      3.1   3.2  3.3  3.4  3.5     3.6

                                           SUPPLY VOLTAGE (V)                                                                                                        SUPPLY VOLTAGE (V)

                              Figure 16. Jitter vs. Supply Voltage                                                                                      Figure 19. Eye Height vs. Supply Voltage

                                                                                                 Rev. 0 | Page 11 of 28
AD8197B

TA = 27°C, AVCC = 3.3 V, VTTI = 3.3 V, VTTO = 3.3 V, DVCC = 3.3 V, AMUXVCC = 5 V, AVEE = 0 V, DVEE = 0 V, differential input

swing = 1000 mV, TMDS outputs terminated with external 50 Ω resistors to 3.3 V, pattern = PRBS 27 − 1, data rate = 2.25 Gbps, unless

otherwise noted.

                                50                                                                                                                                50

                                40                                                                                                                                40

JITTER (ps)                     30                                                                                             JITTER (ps)                        30

                                                       DJ (p-p)                                                                                                                         DJ (p-p)

                                20                                                                                                                                20

                                10                                                                                                                                10

                                                       RJ (rms)                                                                                                                         RJ (rms)

                                0                                                                      07015-020                                                  0                                                              07015-023

                                     0  0.2  0.4  0.6  0.8       1.0      1.2  1.4  1.6      1.8  2.0                                                             2.5      2.7     2.9      3.1       3.3      3.5          3.7

                                                  DIFFERENTIAL INPUT SWING (V)                                                                                                  INPUT COMMON-MODE VOLTAGE (V)

                                        Figure 20. Jitter vs. Differential Input Swing                                                                                     Figure 23. Jitter vs. Input Common-Mode Voltage

                                50                                                                                                                                120

                                45                                                                                                                                115

                                40                                                                                                    TERMINATION RESISTANCE (Ω)

                                                                                                                                                                  110

                                35                                                                                DIFFERENTIAL INPUT

JITTER (ps)                     30                                                                                                                                105

                                25                     DJ (p-p)                                                                                                   100

                                20                                                                                                                                95

                                15

                                                                                                                                                                  90

                                10

                                5                                                                                                                                 85

                                                       RJ (rms)

                                0                                                                      07015-021                                                  80                                                             07015-024

                                –40     –20       0    20             40       60        80       100                                                                 –40  –20  0       20        40       60  80           100

                                                       TEMPERATURE (°C)                                                                                                            TEMPERATURE (°C)

                                             Figure 21. Jitter vs. Temperature                                                 Figure 24. Differential Input Termination Resistance vs. Temperature

                                160

                                140

RISE/FALL TIME 20% TO 80% (ps)                       FALL TIME

                                120

                                                     RISE TIME

                                100

                                80

                                60

                                40

                                20

                                0                                                                      07015-022

                                –40     –20       0    20             40       60        80       100

                                                       TEMPERATURE (°C)

                                        Figure 22. Rise and Fall Time vs. Temperature

                                                                                                       Rev. 0 | Page 12 of 28
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THEORY OF OPERATION

INTRODUCTION                                                           this operation, but it is not automatic. To obtain this functionality,

The AD8197B is a pin-to-pin HDMI 1.3 receive-compliant                 the channel selection and the input termination status must be

replacement for the AD8197A. The primary function of the               separately programmed via the I2C serial control interface.

AD8197B is to switch one of four (HDMI or DVI) single link                                                VTTI

sources to one output. Each HDMI/DVI link consists of four                                                      50Ω  50Ω

differential, high speed channels and four auxiliary single-

ended, low speed control signals. The high speed channels

include a data-word clock and three transition minimized differ-                             IP_xx                        CABLE

                                                                                             IN_xx                        EQ

ential signaling (TMDS) data channels running at 10× the data-

word clock frequency for data rates up to 2.25 Gbps. The four                                                                                  07015-035

low speed control signals are 5 V tolerant bidirectional lines

that can carry configuration signals, HDCP encryption, and                                          AVEE

other information, depending upon the specific application.                                  Figure 25. High Speed Input Simplified Schematic

All four high speed TMDS channels in a given link are identical;       The input equalizer can be manually configured to provide two

that is, the pixel clock can be run on any of the four TMDS            different levels of high frequency boost: 6 dB or 12 dB. The user

channels. Transmit and receive channel compensation is                 can individually control the equalization level of the eight high

provided for the high speed channels where the user can                speed input channels by selectively programming the associated

(manually) select among a number of fixed settings.                    RX_EQ bits in the receive equalizer register through the serial

                                                                       control interface. Alternately, the user can globally control the

The AD8197B has two control interfaces. Users have the option          equalization level of all eight high speed input channels by

of controlling the part through either the parallel control            setting the PP_EQ pin of the parallel control interface. No

interface or the I2C serial control interface. However, the            specific cable length is suggested for a particular equalization

parallel control interface is not able to control the switch status    setting because cable performance varies widely between

of the input termination resistors and therefore has limited           manufacturers; however, in general, the equalization of the

usefulness in practical systems. Most systems use only the I2C         AD8197B can be set to 12 dB without degrading the signal

serial interface.                                                      integrity, even for short input cables. At the 12 dB setting, the

The AD8197B has eight user-programmable I2C slave addresses            AD8197B can equalize more than 20 meters of 24 AWG cable at

to allow multiple AD8197Bs to be controlled by a single I2C bus.       2.25 Gbps.

A RESET pin is provided to restore the control registers of the        OUTPUT CHANNELS

AD8197B to the parallel control interface and some default             Each high speed output differential pair is terminated to the

values. In all cases, serial programming values override any           3.3 V VTTO power supply through two 50 Ω on-chip resistors

prior parallel programming values, and any use of the serial           (see Figure 26). This termination is user-selectable; it can be

control interface disables the parallel control interface until the    turned on or off by programming the TX_PTO bit of the

AD8197B is reset.                                                      transmitter settings register through the serial control interface,

INPUT CHANNELS                                                         or by setting the PP_OTO pin of the parallel control interface.

Each high speed input differential pair terminates to the 3.3 V        The output termination resistors of the AD8197B back-

VTTI power supply through a pair of single-ended 50 Ω on-              terminate the output TMDS transmission lines. These back-

chip resistors, as shown in Figure 25. The input termination           terminations, as recommended in the HDMI 1.3 specification,

status for each individual high speed differential (TMDS) input        act to absorb reflections from impedance discontinuities on the

pair can be controlled by programming the appropriate RX_TO            output traces, improving the signal integrity of the output traces

bit in the receiver settings register. Refer to Table 5 and Table 12.  and adding flexibility to how the output traces can be routed.

By default, the input terminations are disabled (switched open)        For example, interlayer vias can be used to route the AD8197B

after reset. The input terminations cannot be switched when            TMDS outputs on multiple layers of the PCB without severely

programming the AD8197B through the parallel control                   degrading the quality of the output signal.

interface. This limits the usefulness of the parallel control          The AD8197B output has a disable feature that places the

interface.                                                             outputs in a tristate mode. This mode is enabled by program-

Some systems require that the input terminations be switched           ming the HS_EN bit of the high speed device modes register

on only for the one selected HDMI source. The input termina-           through the serial control interface or by setting the PP_EN pin

tions for the three unselected HDMI sources require their input        of the parallel control interface. Larger wire-OR’ed arrays can be

termination switches to be open. The AD8197B can perform               constructed using the AD8197B in this mode.

                                                                     Rev. 0 | Page 13 of 28
AD8197B

                        VTTO                                             When turning off the AD8197B, care needs to be taken with

                        50Ω        50Ω                                   the AMUXVCC supply to ensure that the auxiliary multiplexer

                                                                         pins remain in a high impedance state. A scenario that illustrates

                                                                         this requirement is one where the auxiliary multiplexer is used

OPx                                                ONx                   to switch the display data channel (DDC) bus. In some applica-

                                                                         tions, additional devices can be connected to the DDC bus

                DISABLE            IOUT                                  (such as an EEPROM with EDID information) upstream of the

                                                              07015-025  AD8197B.

                        AVEE                                             Extended display identification data (EDID) is a VESA standard-

Figure 26. High Speed Output Simplified Schematic                        defined data format for conveying display configuration

The AD8197B requires output termination resistors when the               information to sources to optimize display use. EDID devices

high speed outputs are enabled. Termination can be internal              may need to be available via the DDC bus, regardless of the

and/or external. The internal terminations of the AD8197B are            state of the AD8197B and any downstream circuit. For this

enabled by programming the TX_PTO bit of the transmitter                 configuration, the auxiliary inputs of the powered down

settings register or by setting the PP_OTO pin of the parallel           AD8197B need to be in a high impedance state to avoid pulling

control interface. The internal terminations of the AD8197B              down on the DDC lines and preventing these other devices

default to the setting indicated by PP_OTO upon reset. External          from using the bus.

terminations can be provided either by on-board resistors or by          The AD8197B requires +5 V on its supply pin, AMUXVCC, in

the input termination resistors of an HDMI/DVI receiver. If              order for the AUXMUX channels to be high impedance. When

both the internal terminations are enabled and external termi-           a TV is powered off, it cannot provide such a supply. However,

nations are present, set the output current level to 20 mA by            it can be provided from any HDMI source that is plugged into

programming the TX_OCL bit of the transmitter settings                   it. A Schottky diode network, as shown in Figure 28, uses the

register through the serial control interface or by setting the          5 V supply (Pin 18) from any HDMI/DVI source to power

PP_OCL pin of the parallel control interface. The output                 AMUXVCC and guarantee high impedance of the auxiliary

current level defaults to the level indicated by PP_OCL upon             multiplexer pins. The AMUXVCC supply does not draw any

reset. If only external terminations are provided (if the internal       significant static current. The use of diodes ensures that

terminations are disabled), set the output current level to 10 mA        connected HDMI sources do not load this circuit if their +5 V

by programming the TX_OCL bit of the transmitter settings                pin is low impedance when powered off. The 100 kΩ resistor

register or by setting the PP_OCL pin of the parallel control            ensures that a minimum of current flows through the diodes to

interface. The high speed outputs must be disabled if there are          keep them forward biased.

no output termination resistors present in the system.

The output pre-emphasis can be manually configured to provide            This precaution does not need to be taken if the DDC

one of four different levels of high frequency boost. The specific       peripheral circuitry is connected to the bus downstream of

boost level is selected by programming the TX_PE bits of the             the AD8197B.

transmitter settings register through the serial control interface,                                                     +5V INTERNAL

                                                                                                                        (IF ANY)

or by setting the PP_PE bus of the parallel control interface. No                                PIN 18 HDMI CONNECTOR                PIN 18 HDMI CONNECTOR

                                                                                                 PIN 14 DVI CONNECTOR                 PIN 14 DVI CONNECTOR

specific cable length is suggested for a particular pre-emphasis                                      BAT54L            BAT54L        BAT54L

setting because cable performance varies widely between                  SOURCE A                +5V                                          +5V  SOURCE C

manufacturers.                                                                                        I<50mA                          I<50mA

AUXILIARY SWITCH                                                                                                        AMUXVCC

                                                                                                 PERIPHERAL                           PERIPHERAL

                                                                                                 CIRCUITRY              AD8197B       CIRCUITRY

The auxiliary (low speed) lines have no amplification. They are

routed using a passive switch that is bandwidth compatible with                                  PERIPHERAL                           PERIPHERAL

                                                                                                 CIRCUITRY                            CIRCUITRY

standard speed I2C. The schematic equivalent for this passive

connection is shown in Figure 27.                                                                     I<50mA            100kΩ         I<50mA

                        RAUX                                             SOURCE B                +5V                                          +5V  SOURCE D

                AUX_A0                   AUX_COM0                                                     BAT54L                          BAT54L                 07015-027

                ½CAUX              ½CAUX           07015-026                                     PIN 18 HDMI CONNECTOR                PIN 18 HDMI CONNECTOR

                                                                                                 PIN 14 DVI CONNECTOR                 PIN 14 DVI CONNECTOR

                                                                                                      Figure 28. Suggested AMUXVCC Power Scheme

Figure 27. Auxiliary Channel Simplified Schematic,

                AUX_A0 to AUX_COM0 Routing Example

                                                                         Rev. 0 | Page 14 of 28
                                                                                                                                               AD8197B

SERIAL CONTROL INTERFACE

RESET                                                                     3.                   Send the write indicator bit (0).

On initial power-up, or at any point in operation, the AD8197B            4.                   Wait for the AD8197B to acknowledge the request.

register set can be restored to the status of the parallel control        5.                   Send the register address (eight bits) to which data is to be

interface pins and some preprogrammed default values by                                        written. This transfer should be MSB first.

pulling the RESET pin to low, in accordance with the specifica-           6.                   Wait for the AD8197B to acknowledge the request.

tions in Table 1. During normal operation, however, the RESET

pin must be pulled up to 3.3 V. Following a reset, the prepro-            7.                   Send the data (eight bits) to be written to the register

grammed default values of the AD8197B register set correspond                                  whose address was set in Step 5. This transfer should be

to the state of the parallel interface configuration registers and                             MSB first.

defaults, as listed in Table 18. The AD8197B can be controlled            8.                   Wait for the AD8197B to acknowledge the request.

through the parallel control interface until the first serial             9.                   Perform one of the following:

control event occurs. As soon as any serial control event occurs,

the serial programming values, corresponding to the state of the                               9a.  Send a stop condition (while holding the I2C_SCL

serial interface configuration registers (Table 5), override any                                    line high, pull the I2C_SDA line high) and release

prior parallel programming values, and the parallel control                                         control of the bus to end the transaction (shown in

interface is disabled until the part is subsequently reset.                                         Figure 29).

Note that the input termination resistor switch control is only                                9b.  Send a repeated start condition (while holding the

via I2C control. Therefore, any system that requires control of                                     I2C_SCL line high, pull the I2C_SDA line low) and

these switches cannot operate in parallel control mode.                                             continue with Step 2 in this procedure to perform

WRITE PROCEDURE                                                                                     another write.

To write data to the AD8197B register set, an I2C master (such                                 9c.  Send a repeated start condition (while holding the

as a microcontroller) needs to send the appropriate control                                         I2C_SCL line high, pull the I2C_SDA line low) and

signals to the AD8197B slave device. The signals are controlled                                     continue with Step 2 of the read procedure (in the

by the I2C master, unless otherwise specified. For a diagram of                                     Read Procedure section) to perform a read from

the procedure, see Figure 29. The steps for a write procedure are                                   another address.

as follows:                                                                                    9d.  Send a repeated start condition (while holding the

1.  Send a start condition (while holding the I2C_SCL line                                          I2C_SCL line high, pull the I2C_SDA line low) and

    high, pull the I2C_SDA line low).                                                               continue with Step 8 of the read procedure (in the

                                                                                                    Read Procedure section) to perform a read from the

2.  Send the AD8197B part address (seven bits). The upper                                           same address set in Step 5.

    four bits of the AD8197B part address are the static value

    [1001] and the three LSBs are set by Input Pin I2C_ADDR2,

    Input Pin I2C_ADDR1, and Input Pin I2C_ADDR0 (LSB).

    This transfer should be MSB first.

                                                                                                                                  *

             I2C_SCL

                                                             R/W

    GENERAL CASE      START     FIXED PART  ADDR                          REGISTER ADDR                               DATA                     STOP

             I2C_SDA            ADDR

                                                                  ACK                               ACK                           ACK

       EXAMPLE

             I2C_SDA

                      1      2                                 3  4    5                                   6  7                             8    9

                      *THE SWITCHING/UPDATE DELAY BEGINS AT THE FALLING   EDGE OF THE                                                                    07015-028

                      LAST DATA BIT; FOR EXAMPLE, THE FALLING EDGE JUST BEFORE STEP 8.

                                                                  Figure 29. I2C Write Diagram

                                                                       Rev. 0 | Page 15 of 28
AD8197B

     I2C_SCL

                                              R/W                                                            R/W

GENERAL CASE  START      FIXED PART     ADDR             REGISTER ADDR       SR            FIXED PART  ADDR                DATA                 STOP

     I2C_SDA                ADDR                                                              ADDR

                                                 ACK                    ACK                                     ACK              ACK

     EXAMPLE

     I2C_SDA

              1          2                    3    4  5                 6    7             8                 9    10  11                    12      13  07015-029

                                                              Figure 30. I2C Read Diagram

READ PROCEDURE                                                                  13.        Perform one of the following:

To read data from the AD8197B register set, an I2C master                                  13a. Send a stop condition (while holding the I2C_SCL

(such as a microcontroller) needs to send the appropriate                                     line high, pull the SDA line high) and release control

control signals to the AD8197B slave device. The signals are                                  of the bus to end the transaction (shown in Figure 30).

controlled by the I2C master, unless otherwise specified. For a                            13b. Send a repeated start condition (while holding the

diagram of the procedure, see Figure 30. The steps for a read                                 I2C_SCL line high, pull the I2C_SDA line low) and

procedure are as follows:                                                                     continue with Step 2 of the write procedure (previous

1.   Send a start condition (while holding the I2C_SCL line                                   Write Procedure section) to perform a write.

     high, pull the I2C_SDA line low).                                                     13c. Send a repeated start condition (while holding the

2.   Send the AD8197B part address (seven bits). The upper                                    I2C_SCL line high, pull the I2C_SDA line low) and

     four bits of the AD8197B part address are the static value                               continue with Step 2 of this procedure to perform a

     [1001] and the three LSBs are set by Input Pin                                           read from another address.

     I2C_ADDR2, Input Pin I2C_ADDR1, and Input Pin                                         13d. Send a repeated start condition (while holding the

     I2C_ADDR0 (LSB). This transfer should be MSB first.                                      I2C_SCL line high, pull the I2C_SDA line low) and

3.   Send the write indicator bit (0).                                                        continue with Step 8 of this procedure to perform a

4.   Wait for the AD8197B to acknowledge the request.                                         read from the same address.

5.   Send the register address (eight bits) from which data is to               SWITCHING/UPDATE DELAY

     be read. This transfer should be MSB first.                                There is a delay between when a user writes to the configura-

6.   Wait for the AD8197B to acknowledge the request.                           tion registers of the AD8197B and when that state change takes

7.   Send a repeated start condition (Sr) by holding the                        physical effect. This update delay occurs regardless of whether

     I2C_SCL line high and pulling the I2C_SDA line low.                        the user programs the AD8197B via the serial or the parallel

                                                                                control interface. When using the serial control interface, the

8.   Resend the AD8197B part address (seven bits) from Step 2.                  update delay begins at the falling edge of I2C_SCL for the last

     The upper four bits of the AD8197B part address are the                    data bit transferred, as shown in Figure 29. When using the

     static value [1001] and the three LSBs are set by the Input                parallel control interface, the update delay begins at the transition

     Pin I2C_ADDR2, I2C_ADDR1 and Input Pin I2C_ADDR0                           edge of the relevant parallel interface pin. This update delay is

     (LSB). This transfer should be MSB first.                                  register-specific and the times are specified in Table 1.

9.   Send the read indicator bit (1).                                           During a delay window, new values can be written to the

10.  Wait for the AD8197B to acknowledge the request.                           configuration registers, but the AD8197B does not physically

11.  The AD8197B serially transfers the data (eight bits) held in               update until the end of that register’s delay window. Writing

     the register indicated by the address set in Step 5. This data             new values during the delay window does not reset the window;

     is sent MSB first.                                                         new values supersede the previously written values. At the end

                                                                                of the delay window, the AD8197B physically assumes the state

12.  Acknowledge the data from the AD8197B.                                     indicated by the last set of values written to the configuration

                                                                                registers. If the configuration registers are written after the delay

                                                                                window ends, the AD8197B immediately updates and a new

                                                                                delay window begins.

                                                                   Rev. 0 | Page 16 of 28
                                                                                             AD8197B

PARALLEL CONTROL INTERFACE

The AD8197B can be partially controlled through the parallel            Note that after changing the status of the channel selection

interface using the PP_EN, PP_CH[1:0], PP_EQ, PP_PRE[1:0],              (PP_CH[1:0]), it is necessary to assert a low logic level to

PP_OTO, and PP_OCL pins. Logic levels for the parallel                  RESET to ensure that the channel select status is properly

interface pins are set in accordance with the specifications listed     updated.

in Table 1. Setting these pins updates the parallel control             Note also that the input termination resistor switches can be

interface registers, as listed in Table 18. Following a reset, the      controlled only via serial programming. Therefore, as most

AD8197B can be controlled through the parallel control                  systems require controlling these resistors, serial control is

interface until the first serial control event occurs. As soon as       required and parallel control is of little use. However, the

any serial control event occurs, the serial programming values          parallel control pins determine the AD8197B status between

override any prior parallel programming values, and the parallel        the time of the assertion of reset and the first serial program-

control interface is disabled until the part is subsequently reset.     ming event.

The default serial programming values correspond to the state

of the serial interface configuration registers, as listed in Table 5.

                                                                     Rev. 0 | Page 17 of 28
AD8197B

SERIAL INTERFACE CONFIGURATION REGISTERS

The serial interface configuration registers can be read and written using the I2C serial control interface, Pin I2C_SDA, and Pin I2C_SCL.

The least significant bits of the AD8197B I2C part address are set by tying the Pin I2C_ADDR2, Pin I2C_ADDR1, and Pin I2C_ADDR0

to 3.3 V (Logic 1) or 0 V (Logic 0). As soon as the serial control interface is used, the parallel control interface is disabled until the

AD8197B is reset as described in the Serial Control Interface section.

Table 5. Serial (I2C) Interface Register Map

Name         Bit 7      Bit 6      Bit 5      Bit 4                     Bit 3      Bit 2       Bit 1        Bit 0         Addr.             Default

High                    High                                                                   High speed source select   0x00              0x40

Speed                   speed

Device                  switch

Modes                   enable

                        HS_EN      0          0                         0          0           HS_CH[1]     HS_CH[0]

Auxiliary               Auxiliary                                                              Auxiliary switch source    0x01              0x40

Device                  switch                                                                            select

Modes                   enable

                        AUX_EN     0          0                         0          0           AUX_CH[1]    AUX_CH[0]

Receiver                                                                                                    High speed    0x10              0x01

Settings                                                                                                    input

                                                                                                            termination

                                                                                                            resistor

                                                                                                            select

                                                                                                            RX_TS

Input                                 Source A and Source B: input termination select                                     0x11              0x00

Term.        RX_TO[7]   RX_TO[6]   RX_TO[5]   RX_TO[4]                  RX_TO[3]   RX_TO[2]    RX_TO[1]     RX_TO[0]

Resistor

Control 1

Input                                 Source C and Source D: input termination select                                     0x12              0x00

Term.        RX_TO[15]  RX_TO[14]  RX_TO[13]  RX_TO[12]                 RX_TO[11]  RX_TO[10]   RX_TO[9]     RX_TO[8]

Resistor

Control 2

Receive                            Source A and Source B: input equalization level select                                 0x13              0x00

Equalizer 1  RX_EQ[7]   RX_EQ[6]   RX_EQ[5]   RX_EQ[4]                  RX_EQ[3]   RX_EQ[2]    RX_EQ[1]     RX_EQ[0]

Receive                            Source C and Source D: input equalization level select                                 0x14              0x00

Equalizer 2  RX_EQ[15]  RX_EQ[14]  RX_EQ[13]  RX_EQ[12]                 RX_EQ[11]  RX_EQ[10]   RX_EQ[9]     RX_EQ[8]

Transmitter                                                                High speed output   High speed   High speed    0x20              0x03

Settings                                                                   pre-emphasis level  output       output

                                                                                  select       termination  current

                                                                                               select       level select

                                                                        TX_PE[1]   TX_PE[0]    TX_PTO       TX_OCL

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HIGH SPEED DEVICE MODES REGISTER                                 INPUT TERMINATION SELECT REGISTER 1 AND

HS_EN: High Speed (TMDS) Channels Enable Bit                     REGISTER 2

Table 6. HS_EN Description                                       RX_TO[X]: High Speed (TMDS) Input Channel X

HS_EN   Description                                              Termination Select Bit

0       High speed channels off, low power/standby mode          Table 11. RX_TO[X] Description

1       High speed channels on                                   RX_TO[X]             Description

                                                                 0                    Input termination for TMDS Channel X disconnected

HS_CH[1:0]: High Speed (TMDS) Switch Source Select Bus           1                    Input termination for TMDS Channel X connected

Table 7. HS_CH Mapping                                           Table 12. RX_TO[X] Mapping

HS_CH[1:0]   O[3:0]  Description                                 RX_TO[X]             Corresponding Input TMDS Channel

00           A[3:0]  High Speed Source A switched to output      Bit 0                B0

01           B[3:0]  High Speed Source B switched to output      Bit 1                B1

10           C[3:0]  High Speed Source C switched to output      Bit 2                B2

11           D[3:0]  High Speed Source D switched to output      Bit 3                B3

AUXILIARY DEVICE MODES REGISTER                                  Bit 4                A0

AUX_EN: Auxiliary (Low Speed) Switch Enable Bit                  Bit 5                A1

                                                                 Bit 6                A2

Table 8. AUX_EN Description                                      Bit 7                A3

AUX_EN       Description                                         Bit 8                C3

0            Auxiliary switch off                                Bit 9                C2

1            Auxiliary switch on                                 Bit 10               C1

                                                                 Bit 11               C0

AUX_CH[1:0]: Auxiliary (Low Speed) Switch Source                 Bit 12               D3

Select Bus                                                       Bit 13               D2

Table 9. AUX_CH Mapping                                          Bit 14               D1

AUX_CH[3:0]  AUX_COM[3:0]          Description                   Bit 15               D0

00           AUX_A[3:0]            Auxiliary Source A switched   RECEIVE EQUALIZER REGISTER 1 AND REGISTER 2

                                   to output

01           AUX_B[3:0]            Auxiliary Source B switched   RX_EQ[X]: High Speed (TMDS) Input X Equalization Level

                                   to output                     Select Bit

10           AUX_C[3:0]            Auxiliary Source C switched   Table 13. RX_EQ[X] Description

                                   to output                     RX_EQ[X]             Description

11           AUX_D[3:0]            Auxiliary Source D switched

                                   to output                     0                    Low equalization (6 dB)

                                                                 1                    High equalization (12 dB)

RECEIVER SETTINGS REGISTER                                       Table 14. RX_EQ[X] Mapping

RX_TS: High Speed (TMDS) Channels Input Termination              RX_EQ[X]             Corresponding Input TMDS Channel

On/Off Select Bit                                                Bit 0                B0

Table 10. RX_TS Description                                      Bit 1                B1

RX_TS        Description                                         Bit 2                B2

0            All input terminations off (switches open)          Bit 3                B3

1            Input termination resistor switch is controlled by  Bit 4                A0

             RX_TO[x] control bits from Input Term. Resistor     Bit 5                A1

             Control Registers 1 and 2.                          Bit 6                A2

                                                                 Bit 7                A3

                                                                 Bit 8                C3

                                                                 Bit 9                C2

                                                                 Bit 10               C1

                                                                 Bit 11               C0

                                                                 Bit 12               D3

                                                                 Bit 13               D2

                                                                 Bit 14               D1

                                                                 Bit 15               D0

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AD8197B

TRANSMITTER SETTINGS REGISTER                      TX_PTO: High Speed (TMDS) Output Termination On/Off

TX_PE[1:0]: High Speed (TMDS) Output Pre-Emphasis  Select Bit (For All Channels)

Level Select Bus (For All TMDS Channels)           Table 16. TX_PTO Description

Table 15. TX_PE[1:0] Description                   TX_PTO                  Description

TX_PE[1:0]  Description                            0                       Output termination off

00          No pre-emphasis (0 dB)                 1                       Output termination on

01          Low pre-emphasis (2 dB)                TX_OCL: High Speed (TMDS) Output Current Level Select

10          Medium pre-emphasis (4 dB)             Bit (For All Channels)

11          High pre-emphasis (6 dB)

                                                   Table 17. TX_OCL Description

                                                   TX_OCL                  Description

                                                   0                       Output current set to 10 mA

                                                   1                       Output current set to 20 mA

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PARALLEL INTERFACE CONFIGURATION REGISTERS

The parallel interface configuration registers can be directly set using the PP_EN, PP_CH[1:0], PP_EQ, PP_PRE[1:0], PP_OTO, and

PP_OCL pins. This interface is accessible only after the part is reset and before any registers are accessed using the serial control interface.

Because most systems use serial control for the input termination resistors, the parallel control interface is limited to controlling the

AD8197B status after reset and before serial logic control. The state of each pin is set by tying it to 3.3 V (Logic 1) or 0 V (Logic 0).

Table 18. Parallel Interface Register Map

Name                  Bit 7  Bit 6             Bit 5  Bit 4  Bit 3            Bit 2         Bit 1               Bit 0

High Speed Device            High speed                                                                  High speed source select

Modes                        switch enable

                             PP_EN             0      0      0                0             PP_CH[1]            PP_CH[0]

Auxiliary Device             Auxiliary switch                                                      Auxiliary switch source select

Modes                        enable

                             1                 0      0      0                0             PP_CH[1]            PP_CH[0]

Receiver Settings                                                                                               Input term.

                                                                                                                select

                                                                                                                (terminations

                                                                                                                always open in

                                                                                                                parallel control

                                                                                                                mode)

                                                                                                                1

Input Termination               Source A and Source B input termination select (No parallel control termination, always open)

Resistor Control.1    0      0                 0      0      0                0             0                   0

Input Termination               Source C and Source D input termination select (No parallel control termination, always open)

Resistor Control 2    0      0                 0      0      0                0             0                   0

Receive Equalizer 1                               Source A and Source B input equalization level select

                      PP_EQ  PP_EQ             PP_EQ  PP_EQ  PP_EQ            PP_EQ         PP_EQ               PP_EQ

Receive Equalizer 2                               Source C and Source D input equalization level select

                      PP_EQ  PP_EQ             PP_EQ  PP_EQ  PP_EQ            PP_EQ         PP_EQ               PP_EQ

Transmitter Settings                                            Output pre-emphasis         Output termination  Output current

                                                                              level select  on/off select       level select

                                                             PP_PE[1]         PP_PE[0]      PP_OTO              PP_OCL

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AD8197B

HIGH SPEED DEVICE MODES REGISTER                                  RECEIVE EQUALIZER REGISTER 1 AND REGISTER 2

PP_EN: High Speed (TMDS) Channels Enable Bit                      PP_EQ: High Speed (TMDS) Inputs Equalization Level

Table 19. PP_EN Description                                       Select Bit (For All TMDS Input Channels)

PP_EN     Description                                             The input equalization cannot be set individually (per channel)

0         High speed channels off, low power/standby mode         when using the parallel interface; one equalization setting

1         High speed channels on                                  affects all input channels.

PP_CH[1:0]: High Speed (TMDS) Switch Source Select Bus            Table 22. PP_EQ Description

                                                                  PP_EQ                  Description

Table 20. PP_CH Mapping                                           0                      Low equalization (6 dB)

PP_CH[1:0]  O[3:0]     Description                                1                      High equalization (12 dB)

00          A[3:0]     High Speed Source A switched to

                       output                                     TRANSMITTER SETTINGS REGISTER

01          B[3:0]     High Speed Source B switched to            PP_PE[1:0]: High Speed (TMDS) Output Pre-Emphasis

                       output                                     Level Select Bus (For All TMDS Channels)

10          C[3:0]     High Speed Source C switched to

                       output                                     Table 23. PP_PE[1:0] Description

11          D[3:0]     High Speed Source D switched to            PP_PE[1:0]             Description

                       output                                     00                     No pre-emphasis (0 dB)

Note that after changing the status of the channel selection      01                     Low pre-emphasis (2 dB)

(PP_CH[1:0]0), it is necessary to assert a low logic level to     10                     Medium pre-emphasis (4 dB)

RESET to ensure that the channel select status is properly        11                     High pre-emphasis (6 dB)

updated.                                                          PP_OTO: High Speed (TMDS) Output Termination On/Off

AUXILIARY DEVICE MODES REGISTER                                   Select Bit (For All TMDS Channels)

PP_CH[1:0]: Auxiliary Switch Source Select Bus                    Table 24. PP_OTO Description

                                                                  PP_OTO                 Description

Table 21. PP_CH Mapping                                           0                      Output termination off

PP_CH[1:0]  AUX_COM[3:0]          Description                     1                      Output termination on

00          AUX_A[3:0]            Auxiliary Source A switched to

                                  output                          PP_OCL: High Speed (TMDS) Output Current Level Select

01          AUX_B[3:0]            Auxiliary Source B switched to  Bit (For All TMDS Channels)

                                  output                          Table 25. TX_OCL Description

10          AUX_C[3:0]            Auxiliary Source C switched to  PP_OCL                 Description

                                  output

11          AUX_D[3:0]            Auxiliary Source D switched to  0                      Output current set to 10 mA

                                  output                          1                      Output current set to 20 mA

INPUT TERMINATION RESISTOR CONTROL

REGISTER 1 AND REGISTER 2

High speed input (TMDS) channels input terminations are off

when using the parallel interface. This can be changed only via

serial programming.

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APPLICATION INFORMATION

                                                                                                                                   07015-030

                    Figure 31. Layout of the TMDS Traces on the AD8197B Evaluation Board (Only Top Signal Routing Layer is Shown)

The AD8197B is an HDMI/DVI switch, featuring equalized              and transmit a full swing HDMI signal to an end receiver. More

TMDS inputs and pre-emphasized TMDS outputs. It is in-              information on the specific performance metrics of the AD8197B

tended for use as a 4:1 switch in systems with long cable runs      can be found in the Typical Performance Characteristics

on both the input and/or the output, and is fully HDMI 1.3          section.

receive-compliant.                                                  The AD8197B also provides a distinct advantage in receive-type

PINOUT                                                              applications because it is a fully buffered HDMI/DVI switch.

The AD8197B is designed to have an HDMI/DVI receiver                Although inverting the output pin order of the AD8197B on the

pinout at its input and a transmitter pinout at its output. This    PCB requires a designer to place vias in the high speed signal

makes the AD8197B ideal for use in AVR-type applications            path, the AD8197B fully buffers and electrically decouples the

where a designer routes both the inputs and the outputs directly    outputs from the inputs. Therefore, the effects of the vias placed

to HDMI/DVI connectors, as shown in Figure 31. When the             on the output signal lines are not seen at the input of the AD8197B.

AD8197B is used in receiver type applications, it is necessary to   The programmable output terminations also improve signal

change the order of the output pins on the PCB to align with the    quality at the output of the AD8197B. The PCB designer, there-

on-board receiver.                                                  fore, has significantly improved flexibility in the placement and

                                                                    routing of the output signal path with the AD8197B over other

One advantage of the AD8197B in an AVR-type application             solutions.

is that all of the high speed signals can be routed on one side     CABLE LENGTHS AND EQUALIZATION

(the topside) of the board, as shown in Figure 31. In addition to

12 dB of input equalization, the AD8197B provides up to 6 dB        The AD8197B offers two levels of programmable equalization

of output pre-emphasis that boosts the output TMDS signals          for the high speed inputs: 6 dB and 12 dB. The equalizer of

and allows the AD8197B to precompensate when driving long           the AD8197B supports video data rates of up to 2.25 Gbps, and

PCB traces or output cables. The net effect of the input equali-    as shown in Figure 14, it can equalize more than 20 meters of

zation and output pre-emphasis of the AD8197B is that the           24 AWG HDMI cable at 2.25 Gbps, which corresponds to the video

AD8197B can compensate for the signal degradation of both           format 1080p with deep color.

input and output cables; it acts to reopen a closed input data eye

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AD8197B

The length of cable that can be used in a typical HDMI/DVI             concern with laying out the auxiliary lines is ensuring that they

application depends on a large number of factors, including:           conform to the I2C bus standard and do not have excessive

•  Cable quality: the quality of the cable in terms of conductor       capacitive loading.

   wire gauge and shielding. Thicker conductors have lower             TMDS Signals

   signal degradation per unit length.                                 In the HDMI/DVI standard, four differential pairs carry the

•  Data rate: the data rate being sent over the cable. The signal      TMDS signals. In DVI, three of these pairs are dedicated to

   degradation of HDMI cables increases with data rate.                carrying RGB video and sync data. For HDMI, audio data is

•  Edge rates: the edge rates of the source input. Slower input        interleaved with the video data; the DVI standard does not

   edges result in more significant data eye closure at the end        incorporate audio information. The fourth high speed differ-

   of a cable.                                                         ential pair is used for the AV data-word clock and runs at

                                                                       one-tenth the speed of the TMDS data channels.

•  Receiver sensitivity: the sensitivity of the terminating            The four high speed channels of the AD8197B are identical.

   receiver.                                                           No concession was made to lower the bandwidth of the fourth

As such, specific cable types and lengths are not recommended          channel for the pixel clock, so any channel can be used for any

for use with a particular equalizer setting. In nearly all applica-    TMDS signal. The user chooses which signal is routed over

tions, the AD8197B equalization level can be set to high, or 12 dB,    which channel. Additionally, the TMDS channels are symmetrical;

for all input cable configurations at all data rates, without          therefore, the p and n of a given differential pair are inter-

degrading the signal integrity.                                        changeable, provided the inversion is consistent across all inputs

PCB LAYOUT GUIDELINES                                                  and outputs of the AD8197B. However, the routing between

The AD8197B is used to switch two distinctly different types of        inputs and outputs through the AD8197B is fixed. For example,

                                                                       Output Channel 0 always switches between Input A0, Input B0,

signals, both of which are required for HDMI and DVI video.            Input C0, Input D0, and so forth.

These signal groups require different treatment when laying out        The AD8197B buffers the TMDS signals and the input traces

a PC board.                                                            can be considered electrically independent of the output traces.

The first group of signals carries the audiovisual (AV) data.          In most applications, the quality of the signal on the input

HDMI/DVI video signals are differential, unidirectional, and           TMDS traces is more sensitive to the PCB layout. Regardless of

high speed (up to 2.25 Gbps). The channels that carry the video        the data being carried on a specific TMDS channel, or whether

data must be controlled impedance, terminated at the receiver,         the TMDS line is at the input or the output of the AD8197B, all

and capable of operating at the maximum specified system data          four high speed signals should be routed on a PCB in accor-

rate. It is especially important to note that the differential traces  dance with the same RF layout guidelines.

that carry the TMDS signals should be designed with a controlled       Layout for the TMDS Signals

differential impedance of 100 Ω. The AD8197B provides single-

ended, 50 Ω terminations on-chip for both its inputs and outputs,      The TMDS differential pairs can be either microstrip traces,

and both the input and output terminations can be enabled or           routed on the outer layer of a board, or stripline traces, routed

disabled through the serial control interface. The output termi-       on an internal layer of the board. If microstrip traces are used,

nations can also be enabled or disabled through the parallel           there should be a continuous reference plane on the PCB layer

control interface. Transmitter termination is not required by the      directly below the traces. If stripline traces are used, they must

HDMI 1.3 standard, but its inclusion improves the overall system       be sandwiched between two continuous reference planes in the

signal integrity.                                                      PCB stack-up. Additionally, the p and n of each differential pair

The audiovisual (AV) data carried on these high speed channels         must have a controlled differential impedance of 100 Ω. The

is encoded by a technique called transmission minimized differ-        characteristic impedance of a differential pair is a function of

ential signaling (TMDS) and in the case of HDMI, is also encrypted     several variables including the trace width, the distance separating

according to the high bandwidth digital copy protection (HDCP)         the two traces, the spacing between the traces and the reference

standard.                                                              plane, and the dielectric constant of the PC board binder material.

                                                                       Interlayer vias introduce impedance discontinuities that can

The second group of signals consists of low speed auxiliary            cause reflections and jitter on the signal path, therefore, it is

control signals used for communication between a source and a          preferable to route the TMDS lines exclusively on one layer of the

sink. Depending upon the application, these signals can include        board, particularly for the input traces. In some applications, such

the DDC bus (this is an I2C bus used to send EDID information          as using multiple AD8197Bs to construct large input arrays, the use

and HDCP encryption keys between the source and the sink),             of interlayer vias becomes unavoidable. In these situations, the

the consumer electronics control (CEC) line, and the hot plug          input termination feature of the AD8197B improves system signal

detect (HPD) line. These auxiliary signals are bidirectional, low      integrity by absorbing reflections. Take care to use vias minimally

speed, and transferred over a single-ended transmission line           and to place vias symmetrically for each side of a given differential

that does not need to have controlled impedance. The primary           pair. Furthermore, to prevent unwanted signal coupling and

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interference, route the TMDS signals away from other signals          longer so strongly coupled, the width of the traces should be

and noise sources on the PCB.                                         increased to yield a differential impedance of 100 Ω in the new

Both traces of a given differential pair must be equal in length      configuration.

to minimize intrapair skew. Maintaining the physical symmetry         Ground Current Return

of a differential pair is integral to ensuring its signal integrity;  In some applications, it can be necessary to invert the output

excessive intrapair skew can introduce jitter through duty cycle      pin order of the AD8197B. This requires a designer to route the

distortion (DCD). The p and n of a given differential pair should     TMDS traces on multiple layers of the PCB. When routing

always be routed together to establish the required 100 Ω differ-     differential pairs on multiple layers, it is necessary to also

ential impedance. Enough space should be left between the             reroute the corresponding reference plane in order to provide

differential pairs of a given group so that the n of one pair does    one continuous ground current return path for the differential

not couple to the p of another pair. For example, one technique is    signals. Standard plated through-hole vias are acceptable for

to make the interpair distance 4 to 10 times wider than the           both the TMDS traces and the reference plane. An example of

intrapair spacing.                                                    this is illustrated in Figure 32.

Any group of four TMDS channels (Input A, Input B, Input C,                                              THROUGH-HOLE VIAS

Input D, or the output) should have closely matched trace

lengths to minimize interpair skew. Severe interpair skew can         SILKSCREEN

cause the data on the four different channels of a group to arrive    LAYER 1: SIGNAL (MICROSTRIP)

out of alignment with one another. A good practice is to match

the trace lengths for a given group of four channels to within        PCB DIELECTRIC

0.05 inches on FR4 material.                                          LAYER 2: GND (REFERENCE PLANE)

Minimizing intrapair and interpair skew becomes increasingly          PCB DIELECTRIC

important as data rates increase. Any introduced skew consti-

tutes a correspondingly larger fraction of a bit period at higher     LAYER 3: PWR

                                                                      (REFERENCE PLANE)

data rates.                                                           PCB DIELECTRIC

Though the AD8197B features input equalization and output             LAYER 4: SIGNAL (MICROSTRIP)

pre-emphasis, the length of the TMDS traces should be

minimized to reduce overall signal degradation. Commonly              SILKSCREEN

used PC board material such as FR4 is lossy at high frequencies;                                         KEEP REFERENCE PLANE

therefore, long traces on the circuit board increase signal                                              ADJACENT TO SIGNAL ON ALL           07015-036

                                                                                                         LAYERS TO PROVIDE CONTINUOUS

attenuation resulting in decreased signal swing and increased                                            GROUND CURRENT RETURN PATH.

jitter through intersymbol interference (ISI).                                                Figure 32. Example Routing of Reference Plane

Controlling the Characteristic Impedance of a TMDS                    TMDS Terminations

Differential Pair                                                     The AD8197B provides internal, 50 Ω single-ended termina-

The characteristic impedance of a differential pair depends           tions for all of its high speed inputs and outputs. It is not

on a number of variables, including the trace width, the              necessary to include external termination resistors for the

distance between the two traces, the height of the dielectric         TMDS differential pairs on the PCB.

material between the trace and the reference plane below it,          The output termination resistors of the AD8197B back-terminate

and the dielectric constant of the PCB binder material. To            the output TMDS transmission lines. These back-terminations

a lesser extent, the characteristic impedance also depends            act to absorb reflections from impedance discontinuities on the

upon the trace thickness and the presence of solder mask.             output traces, improving the signal integrity of the output traces

There are many combinations that can produce the correct              and adding flexibility to how the output traces can be routed.

characteristic impedance. Generally, working with the PC board        For example, interlayer vias can be used to route the AD8197B

fabricator is required to obtain a set of parameters to produce       TMDS outputs on multiple layers of the PCB without severely

the desired results.                                                  degrading the quality of the output signal.

One consideration is how to guarantee a differential pair with        Auxiliary Control Signals

a differential impedance of 100 Ω over the entire length of the       There are four single-ended control signals associated with each

trace. One technique to accomplish this is to change the width        source or sink in an HDMI/DVI application. These are hot plug

of the traces in a differential pair based on how closely one trace   detect (HPD), consumer electronics control (CEC), and two

is coupled to the other. When the two traces of a differential        display data channel (DDC) lines. The two signals on the DDC

pair are close and strongly coupled, they should have a width         bus are SDA and SCL (serial data and serial clock, respectively).

that produces a 100 Ω differential impedance. When the traces         These four signals can be switched through the auxiliary bus of

split apart, to go into a connector, for example, and are no

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AD8197B

the AD8197B and do not need to be routed with the same strict                HPD is a dc signal presented by a sink to a source to indicate

considerations as the high speed TMDS signals.                               that the source EDID is available for reading. The placement

In general, it is sufficient to route each auxiliary signal as a             of this signal is not critical, but it should be routed as directly

single-ended trace. These signals are not sensitive to impedance             as possible.

discontinuities, do not require a reference plane, and can be                When the AD8197B is powered up, one set of the auxiliary inputs

routed on multiple layers of the PCB. However, it is best to                 is passively routed to the outputs. In this state, the AD8197B

follow strict layout practices whenever possible to prevent the              looks like a 100 Ω resistor between the selected auxiliary inputs

PCB design from affecting the overall application. The specific              and the corresponding outputs as illustrated in Figure 27. The

routing of the HPD, CEC, and DDC lines depends upon the                      AD8197B does not buffer the auxiliary signals; therefore, the

application in which the AD8197B is being used.                              input traces, output traces, and the connection through the

For example, the maximum speed of signals present on the                     AD8197B all must be considered when designing a PCB to meet

auxiliary lines is 100 kHz I2C data on the DDC lines; therefore,             HDMI/DVI specifications. The unselected auxiliary inputs of

any layout that enables 100 kHz I2C to be passed over the DDC                the AD8197B are placed into a high impedance mode when the

bus should suffice. The HDMI 1.3 specification, however, places              device is powered up. To ensure that all of the auxiliary inputs

a strict 50 pF limit on the amount of capacitance that can be                of the AD8197B are in a high impedance mode when the device

measured on either SDA or SCL at the HDMI input connector.                   is powered off, it is necessary to power the AMUXVCC supply

This 50 pF limit includes the HDMI connector, the PCB, and                   as illustrated in Figure 28.

whatever capacitance is seen at the input of the AD8197B, or an              In contrast to the auxiliary signals, the AD8197B buffers the

equivalent receiver. There is a similar limit of 100 pF of input             TMDS signals, allowing a PCB designer to layout the TMDS

capacitance for the CEC line.                                                inputs independently of the outputs.

The parasitic capacitance of traces on a PCB increases with                  Power Supplies

trace length. To help ensure that a design satisfies the HDMI                The AD8197B has five separate power supplies referenced to

specification, the length of the CEC and DDC lines on the PCB                two separate grounds. The supply/ground pairs are:

should be made as short as possible. Additionally, if there is a             •                       AVCC/AVEE

reference plane in the layer adjacent to the auxiliary traces in

the PCB stack-up, relieving or clearing out this reference plane             •                       VTTI/AVEE

immediately under the auxiliary traces significantly decreases               •                       VTTO/AVEE

the amount of parasitic trace capacitance. An example of the

board stackup is shown in Figure 33.                                         •                       DVCC/DVEE

                                                                             •                       AMUXVCC/DVEE

                                      3W  W      3W                          The AVCC/AVEE (3.3 V) and DVCC/DVEE (3.3 V) supplies

                                                                             power the core of the AD8197B. The VTTI/AVEE supply (3.3 V)

                                                                             powers the input termination (see Figure 25). Similarly, the

SILKSCREEN                                                                   VTTO/AVEE supply (3.3 V) powers the output termination

LAYER 1: SIGNAL (MICROSTRIP)                                                 (see Figure 26). The AMUXVCC/DVEE supply (3.3 V to 5 V)

PCB DIELECTRIC                                                               powers the auxiliary multiplexer core and determines the maxi-

LAYER 2: GND (REFERENCE PLANE)                                               mum allowed voltage on the auxiliary lines. For example, if the

                                                                             DDC bus is using 5 V I2C, then AMUXVCC should be connected

PCB DIELECTRIC                                                               to +5 V relative to DVEE.

LAYER 3: PWR (REFERENCE PLANE)                                               In a typical application, all pins labeled AVEE or DVEE

PCB DIELECTRIC                                                               should be connected directly to ground. All pins labeled AVCC,

LAYER 4: SIGNAL (MICROSTRIP)                                                 DVCC, VTTI, or VTTO should be connected to 3.3 V, and

SILKSCREEN                                                                   Pin AMUXVCC should be tied to 5 V. The supplies can also be

                                      REFERENCE LAYER             07015-032  powered individually, but care must be taken to ensure that

                                      RELIEVED UNDERNEATH                    each stage of the AD8197B is powered correctly.

                                          MICROSTRIP

            Figure 33. Example Board Stackup

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Power Supply Bypassing                                                          In applications where the AD8197B is powered by a single 3.3 V

The AD8197B requires minimal supply bypassing. When                             supply, it is recommended to use two reference supply planes

powering the supplies individually, place a 0.01 μF capacitor                   and bypass the 3.3 V reference plane to the ground reference

between each 3.3 V supply pin (AVCC, DVCC, VTTI, and VTTO)                      plane with one 220 pF, one 1000 pF, two 0.01 μF, and one 4.7 μF

and ground to filter out supply noise. Generally, bypass capacitors             capacitors. The capacitors should via down directly to the

should be placed near the power pins and should connect directly                supply planes and be placed within a few centimeters of the

to the relevant supplies (without long intervening traces). For                 AD8197B. The AMUXVCC supply does not require additional

example, to improve the parasitic inductance of the power supply                bypassing. This bypassing scheme is illustrated in Figure 35.

decoupling capacitors, minimize the trace length between

capacitor landing pads and the vias as shown in Figure 34.

                        RECOMMENDED

                        EXTRA ADDED INDUCTANCE

                                                                                          AD8197B

                        NOT RECOMMENDED                              07015-033

Figure 34. Recommended Pad Outline for Bypass Capacitors

                                                                                                                                             07015-034

                                                                                Figure 35. Example Placement of Power Supply Decoupling Capacitors

                                                                                          Around the AD8197B

                                                                  Rev. 0 | Page 27 of 28
AD8197B

OUTLINE DIMENSIONS

                                                                                                         16.20

                                                                       1.60 MAX                          16.00 SQ

                                                                                                         15.80

                                                                       0.75         100                                     76

                                                                       0.60         1                                       75

                                                                       0.45                 PIN 1

                                                                                                                                14.20

                                                                                                                                14.00 SQ

                                                                                                         TOP VIEW               13.80

                                                                                                         (PINS DOWN)

                                    1.45                 0.20

                                    1.40                 0.09

                                    1.35                           7°

                                                               3.5°

                                    0.15                           0°               25                                      51

                                    0.05    SEATING      0.08                           26                                  50

                                            PLANE        COPLANARITY             VIEW A                               0.27

                                                                                                         0.50         0.22

                                            VIEW A                                                       BSC          0.17

                                    ROTATED 90°     CCW                                     LEAD PITCH

                                                               COMPLIANT TO JEDEC STANDARDS MS-026-BED                                    051706-A

                                                         Figure 36. 100-Lead Low Profile Quad Flat Package [LQFP]

                                                                                 (ST-100)

                                                                             Dimensions shown in millimeters

ORDERING GUIDE

Model                          Temperature Range               Package Description                                              Package Option      Ordering Quantity

AD8197BASTZ1                   −40°C to +85°C                  100-Lead Low Profile Quad Flat Package [LQFP]                    ST-100

AD8197BASTZ-RL1                −40°C to +85°C                  100-Lead Low Profile Quad Flat Package [LQFP]                    ST-100              1,000

AD8197B-EVALZ1                                                 Evaluation Board

1 Z = RoHS Compliant Part.

©2008  Analog  Devices,  Inc.  All  rights  reserved.  Trademarks  and

registered trademarks are the property of their respective owners.

                                                       D07015-0-1/08(0)

                                                                                 Rev. 0 | Page 28 of 28
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数量 单价(人民币) mouser购买
1 ¥92.51 购买
10 ¥83.95 购买
25 ¥78.91 购买
50 ¥75.97 购买
100 ¥68.32 购买
250 ¥63.09 购买
500 ¥59.37 购买
1000 ¥54.00 购买

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