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AD7863

器件型号:AD7863
器件类别:半导体    逻辑   
厂商名称:ADI [Analog Devices Inc]
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器件描述

4-CH 14-BIT SUCCESSIVE APPROXIMATION ADC, PARALLEL ACCESS, PDSO28

参数

AD7863功能数量 1
AD7863端子数量 28
AD7863最大工作温度 85 Cel
AD7863最小工作温度 -40 Cel
AD7863额定供电电压 5 V
AD7863最大转换时间 5.2 uS
AD7863最大线性误差 0.0122 %
AD7863最大限制模拟输入电压 10 V
AD7863最小限制模拟输入电压 -10 V
AD7863加工封装描述 MS-013AE, SOIC-28
AD7863状态 ACTIVE
AD7863工艺 CMOS
AD7863包装形状 RECTANGULAR
AD7863包装尺寸 SMALL OUTLINE
AD7863表面贴装 Yes
AD7863端子形式 GULL WING
AD7863端子间距 1.27 mm
AD7863端子涂层 TIN LEAD
AD7863端子位置 DUAL
AD7863包装材料 PLASTIC/EPOXY
AD7863温度等级 INDUSTRIAL
AD7863采样率 0.1750 MHz
AD7863输出格式 PARALLEL, WORD
AD7863转换器的类型 SUCCESSIVE APPROXIMATION
AD7863位数 14
AD7863输出位编码 2S COMPLEMENT BINARY
AD7863模拟通道数 4
AD7863采样保持和跟踪保持 TRACK

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AD7863器件文档内容

a                                                                                  Simultaneous Sampling
                                                                                 Dual 175 kSPS 14-Bit ADC

                                                                                                                              AD7863

    FEATURES                                                                     FUNCTIONAL BLOCK DIAGRAM
    Two Fast 14-Bit ADCs
    Four Input Channels                                                                        VREF                           VDD
    Simultaneous Sampling and Conversion
    5.2 s Conversion Time                                                                            2k       +2.5V
    Single Supply Operation                                                                              REFERENCE
    Selection of Input Ranges
                                                                                                                              AD7863
       10 V for AD7863-10
       2.5 V for AD7863-3                                                   VA1   SIGNAL                 TRACK/  14-BIT
       0 V to 2.5 V for AD7863-2                                                 SCALING                  HOLD    ADC
    High Speed Parallel Interface
    Low Power, 70 mW Typ                                                                       MUX
    Power Saving Mode, 105 W Max
    Overvoltage Protection on Analog Inputs                                 VB1  SIGNAL
    14-Bit Lead Compatible Upgrade to AD7862
                                                                                 SCALING                                                     DB0
    APPLICATIONS                                                                                                                             DB13
    AC Motor Control                                                             SIGNAL                  TRACK/                      OUTPUT
    Uninterrupted Power Supplies                                                                          HOLD 14-BIT                 LATCH  CS
    Data Acquisition Systems                                                                                                                 RD
    Communications                                                          VA2  SCALING                                 ADC

GENERAL DESCRIPTION                                                               SIGNAL       MUX
The AD7863 is a high speed, low power, dual 14-bit A/D con-                      SCALING
verter that operates from a single +5 V supply. The part contains           VB2
two 5.2 s successive approximation ADCs, two track/hold amplifi-
ers, an internal +2.5 V reference and a high speed parallel inter-                               CONVERSION                   CLOCK
face. Four analog inputs are grouped into two channels (A and                                  CONTROL LOGIC
B) selected by the A0 input. Each channel has two inputs (VA1
and VA2 or VB1 and VB2), which can be sampled and converted                                    A0 BUSY CONVST AGND AGND DGND
simultaneously thus preserving the relative phase information of
the signals on both analog inputs. The part accepts an analog               The AD7863 is fabricated in Analog Devices' Linear Compat-
input range of 10 V (AD7863-10), 2.5 V (AD7863-3) and                   ible CMOS (LC2MOS) process, a mixed technology process
0 V2.5 V (AD7863-2). Overvoltage protection on the analog                  that combines precision bipolar circuits with low power CMOS
inputs for the part allows the input voltage to go to 17 V, 7 V         logic. It is available in 28-lead SOIC and SSOP.
or +7 V respectively, without causing damage.
                                                                            PRODUCT HIGHLIGHTS
A single conversion start signal (CONVST) simultaneously                    1. The AD7863 features two complete ADC functions allowing
places both track/holds into hold and initiates conversion on
both channels. The BUSY signal indicates the end of conversion                 simultaneous sampling and conversion of two channels.
and at this time the conversion results for both channels are                  Each ADC has a two-channel input mux. The conversion
available to be read. The first read after a conversion accesses               result for both channels is available 5.2 s after initiating
the result from VA1 or VB1, while the second read accesses the                 conversion.
result from VA2 or VB2, depending on whether the multiplexer
select A0 is low or high respectively. Data is read from the part           2. The AD7863 operates from a single +5 V supply and
via a 14-bit parallel data bus with standard CS and RD signals.                consumes 70 mW typ. The automatic power-down mode,
                                                                               where the part goes into power down once conversion is
In addition to the traditional dc accuracy specifications such as              complete and "wakes up" before the next conversion cycle,
linearity, gain and offset errors, the part is also specified for              makes the AD7863 ideal for battery-powered or portable
dynamic performance parameters including harmonic distortion                   applications.
and signal-to-noise ratio.
                                                                            3. The part offers a high speed parallel interface for easy
                                                                               connection to microprocessors, microcontrollers and digital
                                                                               signal processors.

                                                                            4. The part is offered in three versions with different analog
                                                                               input ranges. The AD7863-10 offers the standard industrial
                                                                               input range of 10 V; the AD7863-3 offers the common
                                                                               signal processing input range of 2.5 V, while the AD7863-2
                                                                               can be used in unipolar 0 V2.5 V applications.

                                                                            5. The part features very tight aperture delay matching between
                                                                               the two input sample and hold amplifiers.

REV. A                                                                      One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and      Tel: 781/329-4700 World Wide Web Site: http://www.analog.com
reliable. However, no responsibility is assumed by Analog Devices for its
use, nor for any infringements of patents or other rights of third parties  Fax: 781/326-8703                         Analog Devices, Inc., 1999
which may result from its use. No license is granted by implication or
otherwise under any patent or patent rights of Analog Devices.
AD7863SPECIFICATIONS (VDD = +5 V  5%, AGND = DGND = 0 V, REF = Internal. All specifications TMIN to TMAX
                                                              unless otherwise noted.)

Parameter                                A            B            Units       Test Conditions/Comments
                                         Version1     Version1                 fIN = 80.0 kHz, fS = 175 kSPS
SAMPLE AND HOLD                                                    MHz typ     Typically 87 dB
  3 dB Small Signal Bandwidth           7            7            ns max      Typically 90 dB
  Aperture Delay2                        35           35           ps typ      fa = 49 kHz, fb = 50 kHz
  Aperture Jitter2                       50           50           ps max      fIN = 50 kHz Sine Wave
  Aperture Delay Matching2               350          350                      Any Channel

DYNAMIC PERFORMANCE3                     78           78           dB min      2.5 V 5%
  Signal to (Noise + Distortion) Ratio4  77           77           dB min      VDD = 5 V 5%
     @ +25C                             82          82          dB max      VDD = 5 V 5%
     TMIN to TMAX                        82          82          dB max
  Total Harmonic Distortion4
  Peak Harmonic or Spurious Noise4       93          93          dB typ
  Intermodulation Distortion4            89          89          dB typ
     2nd Order Terms                     86          86          dB typ
     3rd Order Terms
  Channel-to-Channel Isolation4          14           14           Bits

DC ACCURACY                              14           14           Bits
  Resolution                              2.5        2           LSB max
  Minimum Resolution for Which No        +2 to 1     +2 to 1     LSB max
     Missing Codes are Guaranteed
  Relative Accuracy4                      10         8           LSB max
  Differential Nonlinearity4             10           10           LSB max
  AD7863-10, AD7863-3                     10         8           LSB max
     Positive Gain Error4                10           10           LSB max
     Positive Gain Error Match4          10         8           LSB max
     Negative Gain Error4                8            6            LSB max
     Negative Gain Error Match4
     Bipolar Zero Error                   14                      LSB max
     Bipolar Zero Error Match            16                        LSB max
  AD7863-2                               14                      LSB max
     Positive Gain Error4                10                        LSB max
     Positive Gain Error Match4
     Unipolar Offset Error                10          10         Volts
     Unipolar Offset Error Match
                                         9            9            k typ
ANALOG INPUTS
  AD7863-10                               2.5         2.5        Volts
     Input Voltage Range
     Input Resistance                    3            3            k typ
  AD7863-3
     Input Voltage Range                 +2.5         +2.5         Volts
     Input Resistance
  AD7863-2                               100          100          nA max
     Input Voltage Range
     Input Current                       2.375/2.625  2.375/2.625  A max
                                          100         100        V nom
REFERENCE INPUT/OUTPUT                   2.5          2.5          mV max
  REF IN Input Voltage Range             10          10         mV max
  REF IN Input Current                   20          20         ppm/C typ
  REF OUT Output Voltage                 25           25
  REF OUT Error @ +25C
  REF OUT Error TMIN to TMAX             2.4          2.4          V min
  REF OUT Temperature Coefficient
                                         0.8          0.8          V max
LOGIC INPUTS
  Input High Voltage, VINH                10          10         A max
  Input Low Voltage, VINL
  Input Current, IIN                     10           10           pF max
  Input Capacitance, CIN5

                                                            2                                               REV. A
                                                                                 AD7863

Parameter                        A         B          Units   Test Conditions/Comments
                                 Version1  Version1

LOGIC OUTPUTS

Output High Voltage, VOH         4.0       4.0        V min   ISOURCE = 200 A

Output Low Voltage, VOL          0.4       0.4        V max   ISINK = 1.6 mA

DB11DB0

Floating-State Leakage Current 10         10       A max

Floating-State Capacitance5      10        10         pF max

Output Coding

AD7863-10, AD7863-3                                           Twos Complement
                                                              Straight (Natural) Binary
AD7863-2

CONVERSION RATE

Conversion Time

Mode 1 Operation                 5.2       5.2        s max  For Both Channels
                                                              For Both Channels
Mode 2 Operation6                10.0      10.0       s max

Track/Hold Acquisition Time4, 7  0.5       0.5        s max

POWER REQUIREMENTS               +5        +5         V nom    5% for Specified Performance
  VDD
  IDD                            17        17         mA max  40 nA typ. Logic Inputs = 0 V or VDD
     Normal Mode (Mode 1)        15        15         mA max  VDD = 5.25 V, Typically 70 mW
        AD7863-10                10        10         mA max  VDD = 5.25 V, Typically 70 mW
        AD7863-3                                              VDD = 5.25 V, Typically 45 mW
        AD7863-2                 20        20         A max  Typically 210 nW, VDD = 5.25 V
  Power-Down Mode (Mode 2)
     IDD @ +25C8                89.25     89.25      mW max
  Power Dissipation              78.75     78.75      mW max
     Normal Mode (Mode 1)        52.5      52.5       mW max
        AD7863-10                105       105        W max
        AD7863-3
        AD7863-2
     Power-Down Mode @ +25C

NOTES
1Temperature ranges are as follows: A, B Versions: 40C to +85C.
2Sample tested during initial release.
3Applies to Mode 1 operation. See section on operating modes.
4See Terminology.
5Sample tested @ +25C to ensure compliance.
6This 10 s includes the "wake-up" time from standby. This "wake-up" time is timed from the rising edge of CONVST, whereas conversion is timed from the falling
edge of CONVST, for a narrow CONVST pulsewidth the conversion time is effectively the "wake-up" time plus conversion time, hence 10 s. This can be seen from
Figure 6. Note that if the CONVST pulsewidth is greater than 5.2 s, the effective conversion time will increase beyond 10 s.
7Performance measured through full channel (multiplexer, SHA and ADC).
8For best dynamic performance of the AD7863, ATE device testing has to be performed with power supply decoupling in place. In the AD7863 power-down mode of

operation, the leakage current associated with these decoupling capacitors is greater than that of the AD7863 supply current. Therefore the 40 nA typical figure shown

is a characterized and guaranteed by design figure, which reflects the supply current of the AD7863 without decoupling in place. The max figure shown in the Conditions/
Comments column reflects the AD7863 with supply decoupling in place--0.1 F in parallel with a 10 F disc ceramic capacitors on the VDD pin and 2 0.1 F disc

ceramic capacitors on the VREF pin, in both cases to the AGND plane.

Specifications subject to change without notice.

REV. A                                           3
AD7863

TIMING CHARACTERISTICS1, 2 (VDD = +5 V  5%, AGND = DGND = 0 V, REF = Internal. All specifications TMIN to TMAX unless
                                                      otherwise noted.)

Parameter                   A, B                                      Units                 Test Conditions/Comments
                            Versions

tCONV                       5.2                                       s max                Conversion Time
                                                                      s max                Acquisition Time
tACQ                        0.5
                                                                      ns min                CS to RD Setup Time
Parallel Interface                                                    ns min                CS to RD Hold Time
                                                                      ns min                CONVST Pulsewidth
t1                          0                                         ns min                Read Pulsewidth
                                                                      ns min                Data Access Time after Falling Edge of RD
t2                          0                                         ns min                Bus Relinquish Time after Rising Edge of RD
                                                                      ns max
t3                          35                                        ns min                Time Between Consecutive Reads
                                                                      ns min                Quiet Time
t4                          45

t53                         30

t64                         5

                            30

t7                          10

t8                          400

NOTES
1Sample tested at +25C to ensure compliance. All input signals are measured with tr = tf = 1 ns (10% to 90% of +5 V) and timed from a voltage level of +1.6 V.
2See Figure 1.
3Measured with the load circuit of Figure 2 and defined as the time required for an output to cross 0.8 V or 2.0 V.
4These times are derived from the measured time taken by the data outputs to change 0.5 V when loaded with the circuit of Figure 2. The measured number is then
extrapolated back to remove the effects of charging or discharging the 50 pF capacitor. This means that the times quoted in the timing characteristics are the true bus
relinquish times of the part and as such are independent of external bus loading capacitances.

Specifications subject to change without notice.

                                                                       tACQ
                                                                           t8

                    CONVST

                                              t3

                        BUSY

                                    tCONV = 5.2s

                    A0

                        CS                        t1                           t2                t7
                        RD
                    DATA                              t4

                                                      t5                         t6         VB1      VB2

                                                                 VA1   VA2

                                                      Figure 1. Timing Diagram

                                                                                     1.6mA

                                                      TO OUTPUT
                                                                  PIN

                                                                              50pF

                                                                                     200A

                            Figure 2. Load Circuit for Access Time and Bus Relinquish Time

                                                                              4                                     REV. A
                                                                                                              AD7863

ABSOLUTE MAXIMUM RATINGS*                                                                  SOIC Package, Power Dissipation . . . . . . . . . . . . . . . 450 mW
                                                                                             JA Thermal Impedance . . . . . . . . . . . . . . . . . . . . 110C/W
(TA = +25C unless otherwise noted)                                                          Lead Temperature, Soldering
                                                                                                Vapor Phase (60 sec) . . . . . . . . . . . . . . . . . . . . . . +215C
VDD to AGND . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V                     Infrared (15 sec) . . . . . . . . . . . . . . . . . . . . . . . . . +220C
VDD to DGND . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V
Analog Input Voltage to AGND                                                               SSOP Package, Power Dissipation . . . . . . . . . . . . . . . 450 mW
                                                                                             JA Thermal Impedance . . . . . . . . . . . . . . . . . . . . 110C/W
  AD7863-10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 V           Lead Temperature, Soldering
  AD7863-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 V            Vapor Phase (60 sec) . . . . . . . . . . . . . . . . . . . . . . +215C
  AD7863-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +7 V              Infrared (15 sec) . . . . . . . . . . . . . . . . . . . . . . . . . +220C
Reference Input Voltage to AGND . . . .0.3 V to VDD + 0.3 V
Digital Input Voltage to DGND . . . . . 0.3 V to VDD + 0.3 V                              *Stresses above those listed under Absolute Maximum Ratings may cause perma-
Digital Output Voltage to DGND . . . . 0.3 V to VDD + 0.3 V                                nent damage to the device. This is a stress rating only; functional operation of the
Operating Temperature Range                                                                 device at these or any other conditions above those listed in the operational
  Commercial (A, B Version) . . . . . . . . . . . . 40C to +85C                          sections of this specification is not implied. Exposure to absolute maximum rating
  Storage Temperature Range . . . . . . . . . . . 65C to +150C                           conditions for extended periods may affect device reliability.
Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . +150C

                                                              ORDERING GUIDE

Model         Input Ranges  Relative Accuracy                                              Temperature Range  Package Options*

AD7863AR-10    10 V         2.5 LSB                                                      40C to +85C     R-28
AD7863BR-10    10 V         2.0 LSB                                                      40C to +85C     R-28
AD7863ARS-10   10 V         2.5 LSB                                                      40C to +85C     RS-28
AD7863AR-3    2.5 V       2.5 LSB                                                      40C to +85C     R-28
AD7863ARS-3    2.5 V       2.5 LSB                                                      40C to +85C     RS-28
AD7863BR-3    2.5 V       2.0 LSB                                                      40C to +85C     R-28
AD7863AR-2    0 V to 2.5 V   2.5 LSB                                                      40C to +85C     R-28
AD7863ARS-2                  2.5 LSB                                                      40C to +85C     RS-28
              0 V to 2.5 V

*R = Small Outline (SOIC), RS = Shrink Small Outline (SSOP).

CAUTION                                                                                          WARNING!
ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily
accumulate on the human body and test equipment and can discharge without detection.                                ESD SENSITIVE DEVICE
Although the AD7863 features proprietary ESD protection circuitry, permanent damage may
occur on devices subjected to high energy electrostatic discharges. Therefore, proper ESD
precautions are recommended to avoid performance degradation or loss of functionality.

REV. A                                                                                5
AD7863

Pin Mnemonic                                  PIN FUNCTION DESCRIPTIONS

16 DB12DB7   Description

7     DGND     Data Bit 12 to Data Bit 7. Three-state TTL outputs.
               Digital Ground. Ground reference for digital circuitry.
8     CONVST
               Convert Start Input. Logic Input. A high to low transition on this input puts both track/holds into their hold
915  DB6DB0  mode and starts conversion on both channels.
16    AGND
17    VB2      Data Bit 6 to Data Bit 0. Three-state TTL outputs.
               Analog Ground. Ground reference for Mux, track/hold, reference and DAC circuitry.
18    VA2      Input Number 2 of Channel B. Analog Input voltage ranges of 10 V (AD7863-10), 2.5 V (AD7863-3)
               and 0 V2.5 V (AD7863-2).
19    VREF     Input Number 2 of Channel A. Analog Input voltage ranges of 10 V (AD7863-10), 2.5 V (AD7863-3)
               and 0 V2.5 V (AD7863-2).
20 A0          Reference Input/Output. This pin is connected to the internal reference through a series resistor and is the
               output reference source for the analog-to-digital converter. The nominal reference voltage is 2.5 V and this
21 CS          appears at the pin.
22 RD          Multiplexer Select. This input is used in conjunction with CONVST to determine on which pair of channels
               the conversion is to be performed. If A0 is low when the conversion is initiated then channels VA1, VA2 will
23 BUSY        be selected. If A0 is high when the conversion is initiated, channels VB1, VB2 will be selected.
               Chip Select Input. Active low logic input. The device is selected when this input is active.
24    VDD      Read Input. Active low logic input. This input is used in conjunction with CS low to enable the data out-
               puts and read a conversion result from the AD7863.
25    VA1      Busy Output. The busy output is triggered high by the falling edge of CONVST and remains high until
               conversion is completed.
26    VB1      Analog and Digital Positive Supply Voltage, +5.0 V 5%.
               Input Number 1 of Channel A. Analog Input voltage ranges of 10 V (AD7863-10), 2.5 V (AD7863-3)
27 AGND        and 0 V2.5 V (AD7863-2).
28 DB13        Input Number 1 of Channel B. Analog Input voltage ranges of 10 V (AD7863-10), 2.5 V (AD7863-3)
               and 0 V2.5 V (AD7863-2).
               Analog Ground. Ground reference for Mux, track/hold, reference and DAC circuitry.

               Data Bit 13 (MSB). Three-state TTL output. Output coding is twos complement for the AD7863-10 and
               AD7863-3. Output coding is straight (natural) binary for the AD7863-2.

               PIN CONFIGURATION

               DB12 1       28 DB13

               DB11 2       27 AGND

               DB10 3       26 VB1

               DB9 4        25 VA1

               DB8 5        24 VDD

                    DB7 6 AD7863 23 BUSY
                  DGND 7 TOP VIEW 22 RD

               CONVST 8 (Not to Scale) 21 CS

               DB6 9        20 A0

               DB5 10       19 VREF

               DB4 11       18 VA2
               DB3 12       17 VB2
               DB2 13       16 AGND

               DB1 14       15 DB0

                       6                    REV. A
                                                                           AD7863

TERMINOLOGY                                                                Channel-to-Channel Isolation
Signal to (Noise + Distortion) Ratio                                       Channel-to-Channel isolation is a measure of the level of
This is the measured ratio of signal to (noise + distortion) at the        crosstalk between channels. It is measured by applying a full-
output of the A/D converter. The signal is the rms amplitude of            scale 50 kHz sine wave signal to all nonselected channels and
the fundamental. Noise is the rms sum of all nonfundamental                determining how much that signal is attenuated in the selected
signals up to half the sampling frequency (fS/2), excluding dc.            channel. The figure given is the worst case across all channels.
The ratio is dependent upon the number of quantization levels
in the digitization process; the more levels, the smaller the quan-        Relative Accuracy
tization noise. The theoretical signal to (noise + distortion) ratio       Relative accuracy or endpoint nonlinearity is the maximum
for an ideal N-bit converter with a sine wave input is given by:           deviation from a straight line passing through the endpoints of
                                                                           the ADC transfer function.
         Signal to (Noise + Distortion) = (6.02N + 1.76) dB
                                                                           Differential Nonlinearity
Thus for a 14-bit converter, this is 86.04 dB.                             This is the difference between the measured and the ideal
                                                                           1 LSB change between any two adjacent codes in the ADC.
Total Harmonic Distortion
Total harmonic distortion (THD) is the ratio of the rms sum of             Positive Gain Error (AD7863-10, 10 V, AD7863-3, 2.5 V)
harmonics to the fundamental. For the AD7863 it is defined as:             This is the deviation of the last code transition (01 . . . 110 to
                                                                           01 . . . 111) from the ideal 4 VREF 1 LSB (AD7863-10
               THD (dB) = 20 log V22 +V32 +V42 +V52                         10 V range) or VREF 1 LSB (AD7863-3, 2.5 V range), after
                                                   V1                      the Bipolar Offset Error has been adjusted out.

where V1 is the rms amplitude of the fundamental and V2, V3,               Positive Gain Error (AD7863-2, 0 V to 2.5 V)
V4 and V5 are the rms amplitudes of the second through the                 This is the deviation of the last code transition (11 . . . 110 to
fifth harmonics.                                                           11 . . . 111) from the ideal VREF 1 LSB, after the unipolar
                                                                           offset error has been adjusted out.
Peak Harmonic or Spurious Noise
Peak harmonic or spurious noise is defined as the ratio of the             Bipolar Zero Error (AD7863-10, 10 V, AD7863-3, 2.5 V)
rms value of the next largest component in the ADC output                  This is the deviation of the midscale transition (all 0s to all 1s)
spectrum (up to fS/2 and excluding dc) to the rms value of the             from the ideal 0 V (AGND).
fundamental. Normally, the value of this specification is deter-
mined by the largest harmonic in the spectrum, but for parts               Unipolar Offset Error (AD7863-2, 0 V to 2.5 V)
where the harmonics are buried in the noise floor, it will be a            This is the deviation of the first code transition (00 . . . 000 to
noise peak.                                                                00 . . . 001) from the ideal AGND + 1 LSB.

Intermodulation Distortion                                                 Negative Gain Error (AD7863-10, 10 V, AD7863-3, 2.5 V)
With inputs consisting of sine waves at two frequencies, fa and            This is the deviation of the first code transition (10 . . . 000 to
fb, any active device with nonlinearities will create distortion           10 . . . 001) from the ideal 4 VREF + 1 LSB (AD7863-10
products at sum and difference frequencies of mfa nfb where               10 V range) or VREF + 1 LSB (AD7863-3, 2.5 V range),
m, n = 0, 1, 2, 3, etc. Intermodulation terms are those for                after Bipolar Zero Error has been adjusted out.
which neither m nor n are equal to zero. For example, the
second order terms include (fa + fb) and (fa fb), while the              Track/Hold Acquisition Time
third order terms include (2fa + fb), (2fa fb), (fa + 2fb)               Track/hold acquisition time is the time required for the output
and (fa 2fb).                                                            of the track/hold amplifier to reach its final value, within
                                                                            1/2 LSB, after the end of conversion (the point at which the
The AD7863 is tested using two input frequencies. In this case,            track/hold returns to track mode). It also applies to situations
the second and third order terms are of different significance.            where a change in the selected input channel takes place or
The second order terms are usually distanced in frequency from             where there is a step input change on the input voltage applied
the original sine waves, while the third order terms are usually at        to the selected VAX/BX input of the AD7863. It means that the
a frequency close to the input frequencies. As a result, the               user must wait for the duration of the track/hold acquisition
second and third order terms are specified separately. The                 time after the end of conversion or after a channel change/step
calculation of the intermodulation distortion is as per the THD            input change to VAX/BX before starting another conversion, to
specification where it is the ratio of the rms sum of the indi-            ensure that the part operates to specification.
vidual distortion products to the rms amplitude of the funda-
mental expressed in dBs.

REV. A                                                                7
AD7863                                                                    The track/hold amplifiers acquire input signals to 14-bit accu-
                                                                          racy in less than 500 ns. The operation of the track/holds are
CONVERTER DETAILS                                                         essentially transparent to the user. The two track/hold amplifi-
The AD7863 is a high speed, low power, dual 14-bit A/D con-               ers sample their respective input channels simultaneously, on
verter that operates from a single +5 V supply. The part con-             the falling edge of CONVST. The aperture time for the track/
tains two 5.2 s successive approximation ADCs, two track/                holds (i.e., the delay time between the external CONVST signal
hold amplifiers, an internal +2.5 V reference and a high speed            and the track/hold actually going into hold) is well matched
parallel interface. Four analog inputs are grouped into two               across the two track/holds on one device and also well matched
channels (A and B) selected by the A0 input. Each channel has             from device to device. This allows the relative phase information
two inputs (VA1 and VA2 or VB1 and VB2) which can be sampled              between different input channels to be accurately preserved. It
and converted simultaneously thus preserving the relative phase           also allows multiple AD7863s to simultaneously sample more
information of the signals on both analog inputs. The part                than two channels. At the end of conversion, the part returns to
accepts an analog input range of 10 V (AD7863-10), 2.5 V              its tracking mode. The acquisition time of the track/hold ampli-
(AD7863-3) and 0 V2.5 V (AD7863-2). Overvoltage protec-                  fiers begins at this point.
tion on the analog inputs for the part allows the input voltage to
go to 17 V, 7 V or +7 V respectively, without causing dam-            Reference Section
age. The AD7863 has two operating modes, the high sampling                The AD7863 contains a single reference pin, labeled VREF,
mode and the auto sleep mode where the part automatically                 which either provides access to the part's own +2.5 V reference
goes into sleep after the end of conversion. These modes are              or to which an external +2.5 V reference can be connected to
discussed in more detail in the Timing and Control section.               provide the reference source for the part. The part is specified
                                                                          with a +2.5 V reference voltage. Errors in the reference source
Conversion is initiated on the AD7863 by pulsing the CONVST               will result in gain errors in the AD7863's transfer function and
input. On the falling edge of CONVST, both on-chip track/                 will add to the specified full-scale errors on the part. On the
holds are simultaneously placed into hold and the conversion              AD7863-10 and AD7863-3, it will also result in an offset error
sequence is started on both channels. The conversion clock for            injected in the attenuator stage.
the part is generated internally using a laser-trimmed clock
oscillator circuit. The BUSY signal indicates the end of conver-          The AD7863 contains an on-chip +2.5 V reference. To use this
sion and at this time the conversion results for both channels            reference as the reference source for the AD7863, simply
are available to be read. The first read after a conversion ac-           connect two 0.1 F disc ceramic capacitors from the VREF pin
cesses the result from VA1 or VB1, while the second read ac-              to AGND. The voltage that appears at this pin is internally
cesses the result from VA2 or VB2 depending on whether the                buffered before being applied to the ADC. If this reference is
multiplexer select A0 is low or high respectively before the              required for use external to the AD7863, it should be buffered
conversion is initiated. Data is read from the part via a 14-bit          as the part has a FET switch in series with the reference output
parallel data bus with standard CS and RD signals.                        resulting in a source impedance for this output of 5.5 k nomi-
                                                                          nal. The tolerance on the internal reference is 10 mV at 25C
Conversion time for the AD7863 is 5.2 s in the high sampling             with a typical temperature coefficient of 25 ppm/C and a maxi-
mode (10 s for the auto sleep mode), and the track/hold acqui-           mum error over temperature of 25 mV.
sition time is 0.5 s. To obtain optimum performance from the
part, the read operation should not occur during the conversion           If the application requires a reference with a tighter tolerance or
or during the 400 ns prior to the next conversion. This allows            the AD7863 needs to be used with a system reference, the user
the part to operate at throughput rates up to 175 kHz and                 has the option of connecting an external reference to this VREF
achieve data sheet specifications.                                        pin. The external reference will effectively overdrive the internal
                                                                          reference and thus provide the reference source for the ADC.
Track/Hold Section                                                        The reference input is buffered before being applied to the
The track/hold amplifiers on the AD7863 allow the ADCs to                 ADC with a maximum input current of 100 A. A suitable
accurately convert an input sine wave of full-scale amplitude to          reference source for the AD7863 is the AD780 precision
14-bit accuracy. The input bandwidth of the track/hold is                 +2.5 V reference.
greater than the Nyquist rate of the ADC, even when the ADC
is operated at its maximum throughput rate of 175 kHz (i.e.,
the track/hold can handle input frequencies in excess of 87.5 kHz).

                                                                     8  REV. A
                                                                                                                 AD7863

CIRCUIT DESCRIPTION                                                              The analog input section for the AD7863-2 contains no biasing
                                                                                 resistors and the VAX/BX pin drives the input directly to the
Analog Input Section                                                             multiplexer and track/hold amplifier circuitry. The analog input
The AD7863 is offered as three part types: the AD7863-10,                        range is 0 V to +2.5 V into a high impedance stage with an
which handles a 10 V input voltage range, the AD7863-3,                        input current of less than 100 nA. This input is benign, with no
which handles input voltage range 2.5 V and the AD7863-2,                      dynamic charging currents. Once again, the designed code tran-
which handles a 0 V to +2.5 V input voltage range.                               sitions occur on successive integer LSB values. Output coding is
                                                                                 straight (natural) binary with 1 LSB = FS/16384 = 2.5 V/16384
        2k            +2.5V                                                      = 0.15 mV. Table II shows the ideal input/output transfer func-
                 REFERENCE                                                       tion for the AD7863-2.

VREF                                       AD7863-10/AD7863-3

   VAX                                      TO ADC                               Table II. Ideal Input/Output Code Table for the AD7863-2
AGND
                                            REFERENCE

                 R2                         CIRCUITRY                                                            Digital Output
                                                                                                                 Code Transition
               R1                                           TO INTERNAL          Analog Input1
                                       MUX                  COMPARATOR

                 R3                                 TRACK/                       +FSR 1 LSB2                   111 . . . 110 to 111 . . . 111
                                                                                 +FSR 2 LSB                    111 . . . 101 to 111 . . . 110
                                                    HOLD                         +FSR 3 LSB                    111 . . . 100 to 111 . . . 101

        Figure 3. AD7863-10/-3 Analog Input Structure                            GND + 3 LSB                     000 . . . 010 to 000 . . . 011
                                                                                 GND + 2 LSB                     000 . . . 001 to 000 . . . 010
Figure 3 shows the analog input section for the AD7863-10 and                    GND + 1 LSB                     000 . . . 000 to 000 . . . 001
AD7863-3. The analog input range of the AD7863-10 is 10 V
into an input resistance of typically 9 k. The analog input                      NOTES
range of the AD7863-3 is 2.5 V into an input resistance of
typically 3 k. This input is benign, with no dynamic charging                    1FSR is Full-Scale Range and is 2.5 V for AD7863-2 with VREF = +2.5 V.
currents as the resistor stage is followed by a high input imped-                21 LSB = FSR/16384 and is 0.15 mV for AD7863-2 with VREF = +2.5 V.
ance stage of the track/hold amplifier. For the AD7863-10, R1
= 8 k, R2 = 2 k and R3 = 2 k. For the AD7863-3, R1 = R2                          OFFSET AND FULL-SCALE ADJUSTMENT
= 2 k and R3 is open circuit.                                                    In most Digital Signal Processing (DSP) applications, offset and
                                                                                 full-scale errors have little or no effect on system performance.
For the AD7863-10 and AD7863-3, the designed code transi-                        Offset error can always be eliminated in the analog domain by
tions occur on successive integer LSB values (i.e., 1 LSB, 2 LSBs,               ac coupling. Full-scale error effect is linear and does not cause
3 LSBs . . .). Output coding is twos complement binary with                      problems as long as the input signal is within the full dynamic
1 LSB = FS/16384. The ideal input/output transfer function for                   range of the ADC. Invariably, some applications will require
the AD7863-10 and AD7863-3 is shown in Table I.                                  that the input signal span the full analog input dynamic range.
                                                                                 In such applications, offset and full-scale error will have to be
Table I. Ideal Input/Output Code Table for the AD7863-10/-3                      adjusted to zero.

Analog Inputl                               Digital Output                       Figure 4 shows a typical circuit that can be used to adjust the
                                            Code Transition                      offset and full-scale errors on the AD7863 (VA1 on the AD7863-
                                                                                 10 version is shown for example purposes only). Where adjust-
+FSR/2 1 LSB2                             011 . . . 110 to 011 . . . 111       ment is required, offset error must be adjusted before full-scale
+FSR/2 2 LSBs                             011 . . . 101 to 011 . . . 110       error. This is achieved by trimming the offset of the op amp
+FSR/2 3 LSBs                             011 . . . 100 to 011 . . . 101       driving the analog input of the AD7863 while the input voltage is
                                                                                 1/2 LSB below analog ground. The trim procedure is as follows:
GND + 1 LSB                                 000 . . . 000 to 000 . . . 001       apply a voltage of 0.61 mV (1/2 LSB) at V1 in Figure 4 and
GND                                         111 . . . 111 to 000 . . . 000       adjust the op amp offset voltage until the ADC output code
GND 1 LSB                                 111 . . . 110 to 111 . . . 111       flickers between 11 1111 1111 1111 and 00 0000 0000 0000.

FSR/2 + 3 LSBs                             100 . . . 010 to 100 . . . 011       INPUT RANGE = 10V
FSR/2 + 2 LSBs                             100 . . . 001 to 100 . . . 010                    V1
FSR/2 + 1 LSB                              100 . . . 000 to 100 . . . 001
                                                                                          R1
NOTES                                                                                 10k                        VA1
1FSR is full-scale range = 20 V (AD7863-10) and = 5 V (AD7863-3) with
                                                                                          R2                       AD7863*
REF IN = +2.5 V.                                                                     500
21 LSB = FSR/16384 = 1.22 mV (AD7863-10) and 0.3 mV (AD7863-3) with                                              AGND
                                                                                                 R3          R4
REF IN = +2.5 V.                                                                             10k           10k

                                                                                                        R5
                                                                                                     10k

                                                                                 *ADDITIONAL PINS OMITTED FOR CLARITY

                                                                                  Figure 4. Full-Scale Adjust Circuit

REV. A                                                                      9
AD7863

                                        tACQ
                                            t8

        CONVST        t3
            BUSY    tCONV = 5.2s
                A0

            CS      t1                               t2                         t7
            RD                    t4
        DATA                                      t6                       VB1       VB2
                        t5              VA2
                                   VA1

        Figure 5a. Mode 1 Timing Operation Diagram for High Sampling Performance

Gain error can be adjusted at either the first code transition (ADC  with standard CS and RD signal, i.e., the read operation con-
negative full scale) or the last code transition (ADC positive full  sists of a negative going pulse on the CS pin combined with two
scale). The trim procedures for both cases are as follows:           negative going pulses on the RD pin (while the CS is low),
                                                                     accessing the two 14-bit results. Once the read operation has
Positive Full-Scale Adjust (-10 Version)                             taken place, a further 400 ns should be allowed before the next
Apply a voltage of +9.9927 V (FS/2 1 LSBs) at V1. Adjust R2        falling edge of CONVST to optimize the settling of the track/
until the ADC output code flickers between 01 1111 1111 1110         hold amplifier before the next conversion is initiated. The
and 01 1111 1111 1111.                                               achievable throughput rate for the part is 5.2 s (conversion
                                                                     time) plus 100 ns (read time) plus 0.4 s (quiet time). This
Negative Full-Scale Adjust (-10 Version)                             results in a minimum throughput time of 5.7 s (equivalent to a
Apply a voltage of 9.9976 V (FS + 1 LSB) at V1 and adjust          throughput rate of 175 kHz).
R2 until the ADC output code flickers between 10 0000 0000
0000 and 10 0000 0000 0001.                                          Read Options
                                                                     Apart from the Read Operation described above and displayed
An alternative scheme for adjusting full-scale error in systems      in Figure 5a, other CS and RD combinations can result in dif-
that use an external reference is to adjust the voltage at the VREF  ferent channels/inputs being read in different combinations.
pin until the full-scale error for any of the channels is adjusted   Suitable combinations are shown in Figures 5b through 5d.
out. The good full-scale matching of the channels will ensure
small full-scale errors on the other channels.

TIMING AND CONTROL                                                   CS

Figure 5a shows the timing and control sequence required to          RD
obtain optimum performance (Mode 1) from the AD7863. In
the sequence shown, a conversion is initiated on the falling edge    DATA  VA1       VA2
of CONVST. This places both track/holds into hold simulta-
neously and new data from this conversion is available in the              Figure 5b. Read Option A (A0 Is Low)
output register of the AD7863 5.2 s later. The BUSY signal
indicates the end of conversion and at this time the conversion      CS
results for both channels are available to be read. A second
conversion is then initiated. If the multiplexer select A0 is low,   RD
the first and second read pulses after the first conversion ac-
cesses the result from Channel A (VA1 and VA2 respectively).         DATA       VA1       VA2  VA1
The third and fourth read pulses, after the second conversion
and A0 high, accesses the result from Channel B (VB1 and VB2               Figure 5c. Read Option B (A0 Is Low)
respectively). A0's state can be changed any time after the
CONVST goes high, i.e., track/holds into hold and 500 ns prior
to the next falling edge of CONVST. Note that A0 should not
be changed during conversion if the nonselected channels have
negative voltages applied to them which are outside the input
range of the AD7863, as this will affect the conversion in
progress. Data is read from the part via a 14-bit parallel data bus

                                        10                                                                     REV. A
                                                                                            AD7863

        A0                                                          Mode 2 Operation (Power-Down, Auto-Sleep After
                                                                    Conversion)
        CS                                                          The timing diagram in Figure 6 is for optimum performance in
                                                                    operating Mode 2 where the part automatically goes into sleep
        RD                                                          mode once BUSY goes low after conversion and "wakes up"
                                                                    before the next conversion takes place. This is achieved by keep-
DATA        VA1   VA2                                               ing CONVST low at the end of the second conversion, whereas
                                                                    it was high at the end of the second conversion for Mode 1
            Figure 5d. Read Option C                                operation.

OPERATING MODES                                                     The operation shown in Figure 6 shows how to access data from
                                                                    both Channels A and B, followed by the Auto Sleep mode. One
Mode 1 Operation (Normal Power, High Sampling                       can also set up the timing to access data from Channel A only or
                                                                    Channel B only (see Read Options section) and then go into
Performance)                                                        Auto-Sleep mode. The rising edge of CONVST "wakes up" the
                                                                    part. This wake-up time is 4.8 s when using an external refer-
The timing diagram in Figure 5a is for optimum performance in       ence and 5 ms when using the internal reference, at which point
operating Mode 1 where the falling edge of CONVST starts            the track/hold amplifiers go into their hold mode provided the
                                                                    CONVST has gone low. The conversion takes 5.2 s after this
conversion and puts the track/hold amplifiers into their hold       giving a total of 10 s (external reference, 5.005 ms for internal
mode. This falling edge of CONVST also causes the BUSY              reference) from the rising edge of CONVST to the conversion
                                                                    being complete, which is indicated by the BUSY going low.
signal to go high to indicate that a conversion is taking place.
                                                                    Note that since the wake-up time from the rising edge of CONVST
The BUSY signal goes low when the conversion is complete,           is 4.8 s, if the CONVST pulsewidth is greater than 5.2 s the
which is 5.2 s max after the falling edge of CONVST and new        conversion will take more than the 10 s (4.8 s wake-up time
data from this conversion is available in the output latch of the   +5.2 s conversion time) shown in Figure 6 from the rising edge
                                                                    of CONVST. This is because the track/hold amplifiers go into
AD7863. A read operation accesses this data. If the multiplexer     their hold mode on the falling edge of CONVST and the con-
                                                                    version will not be complete for a further 5.2 s. In this case, the
select A0 is low, the first and second read pulses after the first  BUSY will be the best indicator of when the conversion is com-
                                                                    plete. Even though the part is in sleep mode, data can still be
conversion accesses the result from Channel A (VA1 and VA2          read from the part.
respectively). The third and fourth read pulses, after the second
                                                                    The read operation is identical to that in Mode 1 operation and
conversion and A0 high, access the result from Channel B (VB1       must also be complete at least 400 ns before the falling edge of
and VB2, respectively). Data is read from the part via a 14-bit     the next CONVST to allow the track/hold amplifiers to have
parallel data bus with standard CS and RD signals. This data        enough time to settle. This mode is very useful when the part is
read operation consists of a negative going pulse on the CS pin     converting at a slow rate as the power consumption will be
combined with two negative going pulses on the RD pin (while        significantly reduced from that of Mode 1 operation.
the CS is low), accessing the two 14-bit results. For the fastest
                                                                                                                                4.8s*/5ms**
throughput rate the read operation will take 100 ns. The read                                                                 WAKE-UP TIME

operation must be complete at least 400 ns before the falling                                                                          t3
edge of the next CONVST and this gives a total time of 5.7 s
for the full throughput time (equivalent to 175 kHz). This mode of

operation should be used for high sampling applications.

                                              tACQ
                                                  t8

            CONVST
                                     t3

                BUSY

                           tCONV = 5.2s                             tCONV = 5.2s
            A0

            CS

            RD

            DATA                         VA1  VA2                                 VB1  VB2

                  * WHEN USING AN EXTERNAL REFERENCE, WAKE-UP TIME = 4.8s
                  ** WHEN USING AN INTERNAL REFERENCE, WAKE-UP TIME = 5ms

            Figure 6. Mode 2 Timing Diagram Where Automatic Sleep Function Is Initiated

REV. A                                                11
AD7863

AD7863 DYNAMIC SPECIFICATIONS                                             dB         0                                              FSAMPLE = 175kHz
The AD7863 is specified and tested for dynamic performance                       10                                                FIN = 10kHz
specifications as well as traditional dc specifications such as                  20                                                SNR = +80.72dB
Integral and Differential Nonlinearity. These ac specifications                  30                                                THD = 92.96dB
are required for the signal processing applications such as                      40
phased array sonar, adaptive filters and spectrum analysis.                      50     10 20 30 40 50 60 70 80 90
These applications require information on the ADC's effect on                    60                            FREQUENCY kHz
the spectral content of the input signal. Hence, the parameters                  70
for which the AD7863 is specified include SNR, harmonic dis-                     80
tortion, intermodulation distortion and peak harmonics. These                    90
terms are discussed in more detail in the following sections.                   100
                                                                                110
Signal-to-Noise Ratio (SNR)                                                     120
SNR is the measured signal to noise ratio at the output of the                  130
ADC. The signal is the rms magnitude of the fundamental.                        140
Noise is the rms sum of all the nonfundamental signals up to                    150
half the sampling frequency (fS/2), excluding dc. SNR is depen-
dent upon the number of quantization levels used in the digiti-                                Figure 8. AD7863 FFT Plot
zation process; the more levels, the smaller the quantization
noise. The theoretical signal to noise ratio for a sine wave input    Effective Number of Bits
is given by                                                           The formula given in Equation 1 relates the SNR to the number
                                                                      of bits. Rewriting the formula, as in Equation 2, it is possible to
SNR = (6.02N + 1.76) dB                              (1)              obtain a measure of performance expressed in effective number
                                                                      of bits (N).

where N is the number of bits.

Thus for an ideal 14-bit converter, SNR = 86.04 dB.                       N = SNR 1.76                                                               (2)
                                                                                         6.02
Figure 7 shows a histogram plot for 8,192 conversions of a dc
input using the AD7863 with 5 V supply. The analog input was          The effective number of bits for a device can be calculated di-
set at the center of a code transition. It can be seen that the       rectly from its measured SNR.
codes appear mainly in the one output bin, indicating very good
noise performance from the ADC.                                       Figure 9 shows a typical plot of effective number of bits versus
                                                                      frequency for an AD7863-2 with a sampling frequency of
               8000                                                   175 kHz. The effective number of bits typically falls between
                                                                      13.11 and 11.05 corresponding to SNR figures of +80.68 dB
               7000                                                   and +68.28 dB.

               6000COUNTS                                                       14.0
                                                                                13.5
               5000
                                                                                13.0
               4000
                                                                                12.5
               3000
                                                                          ENOB  12.0
               2000
                                                                                11.5
               1000
                                                                                11.0
                    0
                         746 747 748 749 750 751 752 753 754 755                10.5
                                                                CODE
                                                                                10.0           200  400  600         800  1000
  Figure 7. Histogram of 8,192 Conversions of a DC Input                              0
The output spectrum from the ADC is evaluated by applying a
sine wave signal of very low distortion to the VAX/BX input,                                        FREQUENCY kHz
which is sampled at a 175 kHz sampling rate. A Fast Fourier
Transform (FFT) plot is generated from which the SNR data                 Figure 9. Effective Numbers of Bits vs. Frequency
can be obtained. Figure 8 shows a typical 8,192 point FFT plot
of the AD7863 with an input signal of 10 kHz and a sampling
frequency of 175 kHz. The SNR obtained from this graph is
80.72 dB. It should be noted that the harmonics are taken into
account when calculating the SNR.

                                                                    12                                                  REV. A
                                                                                                    AD7863

Total Harmonic Distortion (THD)                                                               1
Total Harmonic Distortion (THD) is the ratio of the rms sum
of harmonics to the rms value of the fundamental. For the                                   0.5
AD7863, THD is defined as
                                                                                              0
     THD (dB) = 20 log V22 +V32 +V42 +V52                                          DNL ERROR LSB
                                         V1                                               0.5
                                                                                   INL ERROR LSB
where V1 is the rms amplitude of the fundamental and V2, V3,                                 1
V4 and V5 are the rms amplitudes of the second through the                                       0 2048 4096 6144 8192 10240 12288 14336 16383
sixth harmonic. The THD is also derived from the FFT plot of                                                                           ADC CODE
the ADC output spectrum.
                                                                                                      Figure 11. DC DNL Plot
Intermodulation Distortion
With inputs consisting of sine waves at two frequencies, fa and                                1
fb, any active device with nonlinearities will create distortion
products at sum and difference frequencies of mfa nfb where                                0.5
m, n = 0, 1, 2, 3 . . ., etc. Intermodulation terms are those for
which neither m nor n are equal to zero. For example, the second                               0
order terms include (fa + fb) and (fa fb) while the third order
terms include (2fa + fb), (2fa fb), (fa + 2fb) and (fa 2fb).                           0.5

In this case, the second and third order terms are of different                               1
significance. The second order terms are usually distanced in                                     0 2048 4096 6144 8192 10240 12288 14336 16383
frequency from the original sine waves while the third order                                                                            ADC CODE
terms are usually at a frequency close to the input frequencies.
As a result, the second and third order terms are specified sepa-                                     Figure 12. DC INL Plot
rately. The calculation of the intermodulation distortion is as              Power Considerations
per the THD specification where it is the ratio of the rms sum               In the automatic power-down mode then the part may be oper-
of the individual distortion products to the rms amplitude of the            ated at a sample rate that is considerably less than 175 kHz. In
fundamental expressed in dBs. In this case, the input consists of            this case, the power consumption will be reduced and will de-
two equal amplitude, low distortion sine waves. Figure 10 shows              pend on the sample rate. Figure 13 shows a graph of the power
a typical IMD plot for the AD7863.                                           consumption versus sampling rates from 1 Hz to 100 kHz in the
                                                                             automatic power-down mode. The conditions are 5 V supply
dB     0                                                 INPUT FREQUENCIES   25C.
   10                                                     F1 = 50.13kHz
   20                                                     F2 = 49.13kHz                     50
   30                                                     FSAMPLE = 175kHz                  45
   40                                                                                       40
   50                                                   IMD:                                35
   60                                                     2ND ORDER TERM                    30
   70                                                        98.21dB                       25
   80                                                     3RD ORDER TERM                    20
   90                                                        93.91dB                       15
  100                                                                                       10
  110     10 20 30 40 50 60 70 80 90
  120                            FREQUENCY kHz                                              5
  130                                                                                         0
  140
  150                                                                                           0 10 20 30 40 50 60 70 80 90 100
                                                                                                                                  FREQUENCY kHz
        0
                                                                             Figure 13. Power vs. Sample Rate in Auto Power-Down
           Figure 10. IMD Plot                                               Mode  POWER mW

Peak Harmonic or Spurious Noise
Harmonic or Spurious Noise is defined as the ratio of the rms
value of the next largest component in the ADC output spec-
trum (up to fS/2 and excluding dc) to the rms value of the fun-
damental. Normally, the value of this specification will be
determined by the largest harmonic in the spectrum, but for
parts where the harmonics are buried in the noise floor the peak
will be a noise peak.

DC Linearity Plot
Figures 11 and 12 show typical DNL and INL plots for the
AD7863.

REV. A                                                                       13
AD7863

MICROPROCESSOR INTERFACING                                                                           PA2     ADDRESS BUS         OPTIONAL
The AD7863 high speed bus timing allows direct interfacing to                                        PA0
DSP processors as well as modern 16-bit microprocessors.                           TMS32010                        ADDR            CONVST
Suitable microprocessor interfaces are shown in Figures 14                                          MEN          DECODE   CS
through 18.                                                                                           INT    EN           A0
                                                                                                    DEN                   BUSY
AD7863ADSP-2100 Interface
Figure 14 shows an interface between the AD7863 and the                                                                             AD7863*
ADSP-2100. The CONVST signal can be supplied from the                                                                     RD
ADSP-2100 or from an external source. The AD7863 BUSY
line provides an interrupt to the ADSP-2100 when conversion is                                                                          DB13
completed on both channels. The two conversion results can
then be read from the AD7863 using two successive reads to the                                                                           DB0
same memory address. The following instruction reads one of                        D15
the two results:
                                                                                                     DATA BUS
                            MR0 = DM (ADC)                                          D0

where MR0 is the ADSP-2100 MR0 register and ADC is the                                       *ADDITIONAL PINS OMITTED FOR CLARITY
AD7863 address.
                                                                                          Figure 15. AD7863TMS32010 Interface
                    DMA13                       OPTIONAL
                     DMA0                                                    AD7863TMS320C25 Interface
                             ADDRESS BUS           CONVST                    Figure 16 shows an interface between the AD7863 and the
ADSP-2100                                 CS                                 TMS320C25. As with the two previous interfaces, conversion
(ADSP-2101/                        ADDR                                      can be initiated from the TMS320C25 or from an external
ADSP-2102) DMS                   DECODE   A0                                 source, and the processor is interrupted when the conversion
                             EN                                              sequence is completed. The TMS320C25 does not have a sepa-
                       IRQn                                                  rate RD output to drive the AD7863 RD input directly. This
                                          BUSY  AD7863*                      has to be generated from the processor STRB and R/W outputs
              DMRD (RD)                   RD                                 with the addition of some logic gates. The RD signal is OR-
                                                                             gated with the MSC signal to provide the one WAIT state re-
                                          DB13                               quired in the read cycle for correct interface timing. Conversion
                                                                             results are read from the AD7863 using the following instruction:
        DMD15                                                           DB0
         DMD0                       DATA BUS                                                                  IN D, ADC
                             *ADDITIONAL PINS OMITTED FOR CLARITY
                                                                             where D is Data Memory address and ADC is the AD7863
                                                                             address.

             Figure 14. AD7863ADSP-2100 Interface                                                    A15    ADDRESS BUS         OPTIONAL
                                                                                                        A0
AD7863ADSP-2101/ADSP-2102 Interface                                                                               ADDR            CONVST
The interface outlined in Figure 14 also forms the basis for an                    TMS320C25                     DECODE   CS
interface between the AD7863 and the ADSP-2101/ADSP-2102.                                                IS  EN           A0
The READ line of the ADSP-2101/ADSP-2102 is labeled RD.
In this interface, the RD pulsewidth of the processor can be                        INTn                                  BUSY
programmed using the Data Memory Wait State Control Regis-                         STRB                                             AD7863*
ter. The instruction used to read one of the two results is as
outlined for the ADSP-2100.                                                                                               RD

AD7863TMS32010 Interface                                                              R/ W
An interface between the AD7863 and the TMS32010 is                                READY
shown in Figure 15. Once again the CONVST signal can be
supplied from the TMS32010 or from an external source,                                 MSC
and the TMS32010 is interrupted when both conversions have
been completed. The following instruction is used to read the                                                             DB13
conversion results from the AD7863:
                                                                                   DMD15                                                                DB0
                                 IN D, ADC                                          DMD0                            DATA BUS
                                                                                                             *ADDITIONAL PINS OMITTED FOR CLARITY
where D is Data Memory address and ADC is the AD7863
address.                                                                                 Figure 16. AD7863TMS320C25 Interface

                                                                             Some applications may require that the conversion is initiated
                                                                             by the microprocessor rather than an external timer. One option
                                                                             is to decode the AD7863 CONVST from the address bus so
                                                                             that a write operation starts a conversion. Data is read at the
                                                                             end of the conversion sequence as before. Figure 18 shows an
                                                                             example of initiating conversion using this method. Note that
                                                                             for all interfaces, it is preferred that a read operation not be
                                                                             attempted during conversion.

                                                                             14                                                                            REV. A
                                                                                                            AD7863

AD7863MC68000 Interface                                            Vector Motor Control
An interface between the AD7863 and the MC68000 is shown            The current drawn by a motor can be split into two compo-
in Figure 17. As before, conversion can be supplied from the        nents: one produces torque and the other produces magnetic
MC68000 or from an external source. The AD7863 BUSY line            flux. For optimal performance of the motor, these two compo-
can be used to interrupt the processor or, alternatively, software  nents should be controlled independently. In conventional
delays can ensure that conversion has been completed before a       methods of controlling a three-phase motor, the current (or
read to the AD7863 is attempted. Because of the nature of its       voltage) supplied to the motor and the frequency of the drive are
interrupts, the MC68000 requires additional logic (not shown in     the basic control variables. However, both the torque and flux
Figure 18) to allow it to be interrupted correctly. For further     are functions of current (or voltage) and frequency. This cou-
information on MC68000 interrupts, consult the MC68000 users        pling effect can reduce the performance of the motor because,
manual.                                                             for example, if the torque is increased by increasing the fre-
                                                                    quency, the flux tends to decrease.
The MC68000 AS and R/W outputs are used to generate a
separate RD input signal for the AD7863. CS is used to drive the    Vector control of an ac motor involves controlling phase in
68000 DTACK input to allow the processor to execute a normal        addition to drive and current frequency. Controlling the phase
read operation to the AD7863. The conversion results are read       of the motor requires feedback information on the position of
using the following 68000 instruction:                              the rotor relative to the rotating magnetic field in the motor.
                                                                    Using this information, a vector controller mathematically trans-
                           MOVE.W ADC, D0                           forms the three phase drive currents into separate torque and
                                                                    flux components. The AD7863 is ideally suited for use in vector
where D0 is the 68000 D0 register and ADC is the AD7863             motor control applications.
address.
                                                                    A block diagram of a vector motor control application using the
                         A15   ADDRESS BUS          OPTIONAL        AD7863 is shown in Figure 19. The position of the field is
                           A0                                       derived by determining the current in each phase of the motor.
                                       ADDR           CONVST        Only two phase currents need to be measured because the third
        MC68000                      DECODE  A0                     can be calculated if two phases are known. VA1 and VA2 of the
                                 EN          CS                     AD7863 are used to digitize this information.

        DTACK                                          AD7863*      Simultaneous sampling is critical to maintain the relative phase
              AS                             RD                     information between the two channels. A current sensing isola-
                                                                    tion amplifier, transformer or Hall effect sensor is used between
            R/ W                             DB13                   the motor and the AD7863. Rotor information is obtained by
                                                                    measuring the voltage from two of the inputs to the motor. VB1
                                                              DB0   and VB2 of the AD7863 are used to obtain this information.
                                                                    Once again the relative phase of the two channels is important.
        D15                                                         A DSP microprocessor is used to perform the mathematical
                          DATA BUS                                  transformations and control loop calculations on the informa-
                                                                    tion fed back by the AD7863.
         D0

                  *ADDITIONAL PINS OMITTED FOR CLARITY

              Figure 17. AD7863MC68000 Interface                                                DSP   DAC                    IC     VB      3
                                                                                      MICROPROCESSOR   DAC                               PHASE
AD786380C196 Interface                                                                                DAC     DRIVE IB
Figure 18 shows an interface between the AD7863 and the                                 TORQUE & FLUX       CIRCUITRY                    MOTOR
80C196 microprocessor. Here, the microprocessor initiates                               CONTROL LOOP
conversion. This is achieved by gating the 80C196 WR signal                           CALCULATIONS &                          IA     VA
with a decoded address output (different from the AD7863 CS                             TWO TO THREE
address). The AD7863 BUSY line is used to interrupt the mi-
croprocessor when the conversion sequence is completed.                                        PHASE
                                                                                         INFORMATION

                        A15    ADDRESS BUS                                 TORQUE                                        ISOLATION
                         A1                                              SETPOINT                                       AMPLIFIERS
                                     ADDR
        80C196                     DECODE                                       FLUX                             VA1
                               EN                                        SETPOINT
                                                                                                                VA2
                                             CS                                       TRANSFORMATION
                                             A0                                          TO TORQUE &   AD7863*
                                                                                        FLUX CURRENT
                                                   AD7863*                               COMPONENTS             VB1
                                                                                                                VB2
        WR                                   BUSY                        *ADDITIONAL PINS OMITTED
                                                                         FOR CLARITY                                        VOLTAGE
                                                                                                                        ATTENUATORS
        RD                                   RD

                                             DB13                        Figure 19. Vector Motor Control Using the AD7863

                                                             DB0
        D15

                         DATA BUS
         D0

                *ADDITIONAL PINS OMITTED FOR CLARITY

        Figure 18. AD786380C196 Interface

REV. A                                                             15
AD7863                                                           APPLICATIONS HINTS
                                                                 PC Board Layout Considerations
MULTIPLE AD7863S                                                 The AD7863 is optimally designed for lowest noise perfor-
Figure 20 shows a system where a number of AD7863s can be        mance, both radiated and conducted noise. To complement the
configured to handle multiple input channels. This type of con-  excellent noise performance of the AD7863 it is imperative that
figuration is common in applications such as sonar, radar, etc.  great care be given to the PC board layout. Figure 21 shows a
The AD7863 is specified with typical limits on aperture delay.   recommended connection diagram for the AD7863.
This means that the user knows the difference in the sampling
instant between all channels. This allows the user to maintain   Ground Planes
relative phase information between the different channels.       The AD7863 and associated analog circuitry should have a
                                                                 separate ground plane referred to as the analog ground plane
VA1             RD           RD                                  (AGND). This analog ground plane should encompass all
                                                                 AD7863 ground pins (including the DGND pin), voltage refer-
VB1  AD7863                                                      ence circuitry, power supply bypass circuitry, the analog input
                                                                 traces and any associated input/buffer amplifiers.
VA2        (1)
                                                                 The regular PCB ground plane (referred to as the DGND for this
VB2             CS                                               discussion) area should encompass all digital signal traces,
                                                                 excluding the ground pins, leading up to the AD7863.
     VREF
                                                                 Power Planes
VA1             RD                                               The PC board layout should have two distinct power planes,
                                                                 one for analog circuitry and one for digital circuitry. The analog
VB1  AD7863                                                      power plane should encompass the AD7863 (VDD) and all asso-
        (2)                                                      ciated analog circuitry. This power plane should be connected
VA2                                                              to the regular PCB power plane (VCC) at a single point, if neces-
                                                                 sary through a ferrite bead, as illustrated in Figure 21. This bead
VB2             CS  ADDRESS  ADDRESS                             (part numbers for reference: Fair-Rite 274300111 or Murata
                    DECODE                                       BL01/02/03) should be located within three inches of the AD7863.
     VREF
                                                                 The PCB power plane (VCC) should provide power to all digital
     VREF       RD                                               logic on the PC board, and the analog power plane (VDD)
                                                                 should provide power to all AD7863 power pins, voltage refer-
VA1  AD7863                                                      ence circuitry and any input amplifiers, if needed. A suitable low
        (n)                                                      noise amplifier for the AD7863 is the AD797, one for each
VB1                                                              input. Ensure that the +VS and the VS supplies to each ampli-
                                                                 fier are individually decoupled to AGND.
VA2             CS
                                                                 The PCB power (VCC) and ground (DGND) should not overlay
VB2                                                              portions of the analog power plane (VDD). Keeping the VCC
                                                                 power and the DGND planes from overlaying the VDD will
    Figure 20. Multiple AD7863s in Multichannel System           contribute to a reduction in plane-to-plane noise coupling.

A common read signal from the microprocessor drives the RD
input of all AD7863s. Each AD7863 is designated a unique
address selected by the address decoder. The reference output
of AD7863 number 1 is used to drive the reference input of all
other AD7863s in the circuit shown in Figure 20. One VREF
can be used to provide the reference to several other AD7863s.
Alternatively, an external or system reference can be used to
drive all VREF inputs. A common reference ensures good
full-scale tracking between all channels.

                                                                 16  REV. A
                                                                                                                       AD7863

Supply Decoupling                                                           external or an internal reference) should be individually
Noise on the analog power plane (VDD) can be further reduced                decoupled to the analog ground plane (AGND). This should
by use of multiple decoupling capacitors (Figure 21).                       be done by placing the capacitors as close as possible to the
                                                                            AD7863 pins with the capacitor leads as short as possible, thus
Optimum performance is achieved by the use of disc ceramic                  minimizing lead inductance.
capacitors. The VDD and reference pins (whether using an

                                                VIN                         0.1F                             L    47F  ANALOG
                                                                                                  (FERRITE BEAD)       SUPPLY
                                                                                                                       +5V
                                                                                      10F

                                          TEMP  AD780
                                  0.1F
                                                     VOUT  0.1F        VDD
                                 +15V           0.1F               VREF
                    0.1F
                                                                   AGND
                                 +VS                               DGND
        VA1                                                        AGND

                                                                   VA1

                                                                              AD7863

        VB1                                                        VB1

        VA2                                                        VA2

        VB2                                                        VB2

                                 VS            0.1F       ANALOG
                                                           SUPPLY
             4  AD797s
                                                           15V

             Figure 21. Typical Connections Diagram Including the Relevant Decoupling

REV. A                                                                  17
AD7863

                               OUTLINE DIMENSIONS

                            Dimensions shown in inches and (mm).

                                 28-Lead Wide Body (SOIC)
                                               (R-28)

                                 0.7125 (18.10)                                                                             C3290a05/99
                                 0.6969 (17.70)

               28                                15

               1                                 14        0.2992 (7.60)
                                                               0.2914 (7.40)
                                                                   0.4193 (10.65)
                                                                        0.3937 (10.00)

                  PIN 1                          0.1043 (2.65)                                  0.0291 (0.74)x 45
                                                 0.0926 (2.35)                                  0.0098 (0.25)

                         0.0500  0.0192 (0.49)                                                  8 0.0500 (1.27)
                         (1.27)  0.0138 (0.35)
        0.0118 (0.30)     BSC                    SEATING   0.0125 (0.32) 0                     0.0157 (0.40)
        0.0040 (0.10)                               PLANE  0.0091 (0.23)

                         28-Lead Shrink Small Outline (SSOP)
                                             (RS-28)

                                0.407 (10.34)
                                0.397 (10.08)

                  28                             15

        0.311 (7.9)
            0.301 (7.64)
                                                                          0.212 (5.38)
                                                                              0.205 (5.21)
                   1                             14

        0.078 (1.98) PIN 1                       0.07 (1.79)
        0.068 (1.73)                             0.066 (1.67)

                        0.0256   0.015 (0.38)                                               8  0.03 (0.762)
                        (0.65)   0.010 (0.25)                                                   0.022 (0.558)
        0.008  (0.203)                           SEATING 0.009 (0.229) 0
                                                    PLANE 0.005 (0.127)
        0.002 (0.050) BSC

                                                                                                                            PRINTED IN U.S.A.

                                                 18                                                               REV. A
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