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AD7731

器件型号:AD7731
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厂商名称:AD [Analog Devices]
厂商官网:http://www.analog.com/
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AD7731器件文档内容

a                                                                               Low Noise, High Throughput
                                                                                    24-Bit Sigma-Delta ADC
    FEATURES
    24-Bit Sigma-Delta ADC                                                                       AD7731
    16 Bits p-p Resolution at 800 Hz Output Rate
    Programmable Output Rates up to 6.4 kHz                                 GENERAL DESCRIPTION
    Programmable Gain Front End                                             The AD7731 is a complete analog front-end for process control
    0.0015% Nonlinearity                                                    applications. The device has a proprietary programmable gain
    Buffered Differential Inputs                                            front end that allows it to accept a range of input signal ranges,
    Programmable Filter Cutoffs                                             including low level signals, directly from a transducer. The sigma-
    FASTStepTM* Mode for Channel Sequencing                                 delta architecture of the part consists of an analog modulator
    Single Supply Operation                                                 and a low pass programmable digital filter, allowing adjustment
                                                                            of filter cutoff, output rate and settling time.
    APPLICATIONS
    Process Control                                                         The part features three buffered differential programmable gain
    PLCs/DCS                                                                analog inputs (which can be configured as five pseudo-differential
    Industrial Instrumentation                                              inputs), as well as a differential reference input. The part oper-
                                                                            ates from a single +5 V supply and accepts seven unipolar ana-
                                                                            log input ranges: 0 to +20 mV, +40 mV, +80 mV, +160 mV,
                                                                            +320 mV, +640 mV and +1.28 V, and seven bipolar ranges:
                                                                            20 mV, 40 mV, 80 mV, 160 mV, 320 mV, 640 mV and
                                                                            1.28 V. The peak-to-peak resolution achievable directly from
                                                                            the part is 16 bits at an 800 Hz output rate. The part can switch
                                                                            between channels with 1 ms settling time and maintain a perfor-
                                                                            mance level of 13 bits of peak-to-peak resolution.

                                                                            The serial interface on the part can be configured for three-wire
                                                                            operation and is compatible with microcontrollers and digital
                                                                            signal processors. The AD7731 contains self-calibration and
                                                                            system calibration options and features an offset drift of less
                                                                            than 5 nV/C and a gain drift of less than 2 ppm/C.

                                                                            The part is available in a 24-lead plastic DIP, a 24-lead SOIC
                                                                            and 24-lead TSSOP package.

                         FUNCTIONAL BLOCK DIAGRAM

      AVDD  DVDD                                  REF IN() REF IN(+)

  NC                                                                        AD7731
AIN1
AIN2                   AVDD                                                 SIGMA-DELTA A/D CONVERTER       STANDBY
AIN3           100nA BUFFER                                                                                 SYNC
AIN4  MUX                                         PGA                           SIGMA-  PROGRAMMABLE
AIN5                                                                            DELTA          DIGITAL      MCLK IN
AIN6                                                                        MODULATOR           FILTER      MCLK OUT

            100nA                                        SERIAL INTERFACE                            CLOCK  SCLK
                   AGND                                 AND CONTROL LOGIC                       GENERATION  CS
                                                                                                            DIN
                                                                                        REGISTER BANK       DOUT

                                                             CALIBRATION
                                                        MICROCONTROLLER

            AGND                                  DGND  POL                 RDY         RESET

*FASTStep is a trademark of Analog Devices, Inc.                            One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

REV. 0                                                                      Tel: 617/329-4700 World Wide Web Site: http://www.analog.com

Information furnished by Analog Devices is believed to be accurate and      Fax: 617/326-8703                Analog Devices, Inc., 1997
reliable. However, no responsibility is assumed by Analog Devices for its
use, nor for any infringements of patents or other rights of third parties
which may result from its use. No license is granted by implication or
otherwise under any patent or patent rights of Analog Devices.
AD7731SPECIFICATIONS (AVDD = +5 V, DVDD = +3 V or +5 V; REF IN(+) = +2.5 V; REF IN() = AGND; AGND =
                                                             DGND = 0 V; fCLK IN = 4.9152 MHz. All specifications TMIN to TMAX unless otherwise noted.)

Parameter                                     B Version1             Units              Conditions/Comments

STATIC PERFORMANCE (CHP = 0)                  24                     Bits min           SKIP = 03
   No Missing Codes2                          See Tables I and II
   Output Noise and Update Rates2             15                     ppm of FSR max     Offset Error and Offset Drift Refer to Both
   Integral Nonlinearity                      See Note 4                                Input Range = 20 mV, 40 mV, 80 mV, 160 mV
   Offset Error2                              0.5                    V/C typ          Input Range = 320 mV/640 mV/1.28 V
   Offset Drift vs. Temperature2              1/2/5                  V/C typ
                                              2.5                    V/1000 Hr         Input Range = 20 mV, 40 mV, 80 mV, 160 mV
   Offset Drift vs. Time5                     See Note 4                                Input Range = 320 mV/640 mV/1.28 V
   Positive Full-Scale Error2, 6              0.6                    V/C typ
   Positive Full-Scale Drift vs. Temp2, 7, 8  1.5/3/6                V/C typ          Input Range = 20 mV
                                              3                      V/1000 Hr         Input Range = 1.28 V
   Positive Full-Scale Drift vs. Time5        See Note 4                                At DC. Input Range = 20 mV
   Gain Error2, 9                             2                      ppm/C typ         At DC. Input Range = 1.28 V
   Gain Drift vs. Temperature2, 7, 10         10                     ppm/1000 Hr
   Gain Drift vs. Time5                       See Note 4
   Bipolar Negative Full-Scale Error2         1                      V/C typ
   Negative Full-Scale Drift vs. Temp2, 7     90                     dB typ
   Power Supply Rejection11                   60                     dB typ
   Power Supply Rejection11
   Common-Mode Rejection (CMR)11              95                     dB typ
                                              85                     dB typ
      On AIN                                  120                    dB typ
      On AIN                                  60                     nA max
      On REF IN                               150                    pA/C typ
   Analog Input DC Bias Current2              30                     nA max
   Analog Input DC Bias Current Drift2        100                    pA/C typ
   Analog Input DC Offset Current2
   Analog Input DC Offset Current Drift2

STATIC PERFORMANCE (CHP = 1)2                 24                     Bits min
                                              See Tables III and IV
   No Missing Codes                           15                     ppm of FSR max     Offset Error and Offset Drift Refer to Both
                                              See Note 4                                Unipolar Offset and Bipolar Zero Errors
   Output Noise and Update Rates              5                      nV/C typ
                                              25                     nV/1000 Hr typ
   Integral Nonlinearity                      See Note 4
                                              2                      ppm of FS/C max
   Offset Error                               10                     ppm of FS/1000 Hr
                                              See Note 4
   Offset Drift vs. Temperature               2                      ppm/C max
   Offset Drift vs. Time5                     10                     ppm/1000 Hr
   Positive Full-Scale Error6                 See Note 4
   Positive Full-Scale Drift vs. Temp7, 8     2                      ppm of FS/C max   Input Range = 20 mV
   Positive Full-Scale Drift vs. Time5        110                    dB typ             Input Range = 1.28 V
   Gain Error9                                85                     dB typ
   Gain Drift vs. Temperature7, 10
   Gain Drift vs. Time5                       110                    dB typ             At DC. Input Range = 20 mV
                                              85                     dB typ             At DC. Input Range = 1.28 V
   Bipolar Negative Full-Scale Error          120                    dB typ
                                              50                     nA max
   Negative Full-Scale Drift vs. Temp         100                    pA/C typ
   Power Supply Rejection11                   10                     nA max
   Power Supply Rejection11                   50                     pA/C typ
   Common-Mode Rejection (CMR)11

      On AIN

      On AIN

      On REF IN

   Analog Input DC Bias Current

   Analog Input DC Bias Current Drift

   Analog Input DC Offset Current

   Analog Input DC Offset Current Drift

ANALOG INPUTS/REFERENCE INPUTS

Normal Mode 50 Hz/60 Hz Rejection2            88                     dB min             50 Hz/60 Hz 1 Hz. SKIP = 0
                                                                     dB min             50 Hz/60 Hz 1 Hz. SKIP = 0
Common-Mode 50 Hz/60 Hz Rejection2 120
                                                                     mV nom             Assuming 2.5 V or 5 V Reference with HIREF
Analog Inputs                                                        mV nom             Bit Set Appropriately
                                                                     mV nom             RN2, RN1, RN0 of Mode Register = 0, 0, 1
Differential Input Voltage Ranges12                                  mV nom             RN2, RN1, RN0 of Mode Register = 0, 1, 0
                                                                     mV nom             RN2, RN1, RN0 of Mode Register = 0, 1, 1
                                              0 to +20 or 20       mV nom             RN2, RN1, RN0 of Mode Register = 1, 0, 0
                                              0 to +40 or 40       V nom              RN2, RN1, RN0 of Mode Register = 1, 0, 1
                                              0 to +80 or 80                          RN2, RN1, RN0 of Mode Register = 1, 1, 0
                                              0 to +160 or 160                        RN2, RN1, RN0 of Mode Register = 1, 1, 1
                                              0 to +320 or 320
                                              0 to +640 or 640
                                              0 to +1.28 or 1.28

                                                                     2                                             REV. 0
                                                                                                   AD7731

Parameter                                   B Version1        Units           Conditions/Comments
                                                              V min
   Absolute/Common-Mode Voltage13           AGND + 1.2 V      V max           HIREF Bit of Mode Register = 0
                                            AVDD 0.95 V                     HIREF Bit of Mode Register = 1
Reference Input                                               V nom           HIREF Bit of Mode Register = 0
   REF IN(+) REF IN () Voltage           +2.5              V nom           HIREF Bit of Mode Register = 1
   REF IN(+) REF IN () Voltage           +5                A max
   Reference DC Input Current               5.5               A max          NO REF Bit Active If VREF Below This Voltage
   Reference DC Input Current               10                V min           NO REF Bit Inactive If VREF Above This Voltage
   Absolute/Common-Mode Voltage14           AGND 30 mV      V max
                                            AVDD + 30 mV      V min
   NO REF Trigger Voltage                   0.3               V max
                                            0.65
                                                              A max
LOGIC INPUTS                                 10                              DVDD = +5 V
                                                              V max           DVDD = +3 V
   Input Current                            0.8               V max
                                            0.4               V min           DVDD = +5 V
   All Inputs Except SCLK and MCLK IN       2.0                               DVDD = +3 V
                                                              V min/V max     DVDD = +5 V
      VINL, Input Low Voltage               1.4/3             V min/V max     DVDD = +3 V
      VINL, Input Low Voltage               0.95/2.5          V min/V max     DVDD = +5 V
      VINH, Input High Voltage              0.8/1.4           V min/V max     DVDD = +3 V
   SCLK Only (Schmitt Triggered Input)      0.4/1.1           V min/V max
                                            0.4/0.85          V min/V max     DVDD = +5 V
      VT+                                   0.4/0.8                           DVDD = +3 V
      VT+                                                     V max           DVDD = +5 V
      VT                                   0.8               V max           DVDD = +3 V
      VT                                   0.4               V min
      VT+ VT                             3.5               V min           ISINK = 800 A Except for MCLK OUT15.
      VT+ VT                             2.5                               VDD16 = +5 V
   MCLK IN Only                                               V max           ISINK = 100 A Except for MCLK OUT15.
                                                                              VDD16 = +3 V
      VINL, Input Low Voltage                                 V max           ISOURCE = 200 A Except for MCLK OUT15.
      VINL, Input Low Voltage                                                 VDD16 = +5 V
      VINH, Input High Voltage                                V min           ISOURCE = 100 A Except for MCLK OUT15.
      VINH, Input High Voltage                                                VDD16 = +3 V
                                                              V min
LOGIC OUTPUTS (Including MCLK OUT)
                                                              A max
VOL, Output Low Voltage                     0.4               pF typ

VOL, Output Low Voltage                     0.4               nA nom
                                                              nA nom
VOH, Output High Voltage                    4.0               % typ
                                                              %/C typ
VOH, Output High Voltage                    DVDD 0.6 V
                                                              V max
   Floating State Leakage Current            10                              FS Is the Nominal Full-Scale Voltage (20 mV,
   Floating State Output Capacitance3       6                 V max           40 mV, 80 mV, 160 mV, 320 mV, 640 mV, 1.28 V)
                                                              V min
TRANSDUCER BURNOUT17                        100              V min           With AGND = 0 V
   AIN1(+) Current                          100               V max           External MCLK. Digital I/Ps = 0 V or DVDD
   AIN1() Current                           10                              DVDD of 2.7 V to 3.3 V
   Initial Tolerance @ 25C                 0.1               V nom           DVDD of 4.75 V to 5.25 V
   Drift                                                      V min to V max  Typically 10 A. External MCLK IN = 0 V or DVDD
                                            1.05 FS                         AVDD = DVDD = +5 V. Digital I/Ps = 0 V or DVDD
SYSTEM CALIBRATION                                            mA max          Typically 50 W. External MCLK IN = 0 V or DVDD
   Positive Full-Scale Calibration Limit18                    mA max
                                                              mA max
Negative Full-Scale Calibration Limit18     1.05 FS        A max
Offset Calibration Limit19                  1.05 FS
Input Span19                                0.8 FS          mW max
                                            2.1 FS          W max

POWER REQUIREMENTS                          +5             3
                                            +2.7 to +5.25
   Power Supply Voltages
      AVDD AGND Voltage                   10.3
      DVDD Voltage                          1.7
                                            3.2
   Power Supply Currents                    25

      AVDD Current (Normal Mode)            67.5
      DVDD Current (Normal Mode)            125
      DVDD Current (Normal Mode)
      AVDD + DVDD Current (Standby Mode)
   Power Dissipation
      Normal Mode

      Standby Mode

REV. 0
AD7731

NOTES
1 Temperature Range: 40C to +85C.
2 Sample tested during initial release.
3 No missing codes performance with CHP = 0 and SKIP = 1 is 22 bits.
4 The offset (or zero) numbers with CHP = 0 can be up to 1 mV precalibration. Internal zero-scale calibration reduces this to 2 V typical. Offset numbers with CHP = 1 are typically

  3 V precalibration. Internal zero-scale calibration reduces this by about 1 V. System zero-scale calibration reduces offset numbers with CHP = 0 and CHP = 1 to the order of the
  noise. Gain errors can be up to 3000 ppm precalibration with CHP = 0 and CHP = 1. Performing internal full-scale calibrations on all input ranges except the 20 mV and 40 mV input

  range reduces the gain error to less than 100 ppm. When operating on the 20 mV or 40 mV range, an internal full-scale calibration should be performed on the 80 mV input range with

  a resulting gain error of less than 250 ppm. System full-scale calibration reduces the gain error on all input ranges to the order of the noise. Positive and Negative Full-Scale Errors can

  be calculated from the offset and gain errors.
5 These numbers are generated during life testing of the part.
6 Positive Full-Scale Error includes Zero-Scale Errors (Unipolar Offset Error or Bipolar Zero Error) and applies to both unipolar and bipolar input ranges. See Terminology.
7 Recalibration at any temperature will remove these errors.
8 Full-scale drift includes Zero-Scale Drift (Unipolar Offset Drift or Bipolar Zero Drift) and applies to both unipolar and bipolar input ranges.
9 Gain Error is a measure of the difference between the measured and the ideal span between any two points in the transfer function. The two points use to calculate the gain error are

  positive full-scale and negative full-scale. See Terminology.
10 Gain Error Drift is a span drift and is effectively the drift of the part if zero-scale calibrations only were performed.
11 Power Supply Rejection and Common-Mode Rejection are given here for the upper and lower input voltage ranges. The rejection can be approximated to varying linearly (in dBs)

  between these values for the other input ranges.
12 The analog input voltage range on the AIN(+) inputs is given here with respect to the voltage on the respective AIN() input.
13 The common-mode voltage range on the input pairs applies provided the absolute input voltage specification is obeyed.
14 The common-mode voltage range on the reference input pair (REF IN(+) and REF IN()) applies provided the absolute input voltage specification is obeyed.
15 These logic output levels apply to the MCLK OUT output only when it is loaded with a single CMOS load.
16 VDD refers to DVDD for all logic outputs expect D0 and D1 where it refers to AVDD. In other words, the output logic high for these two outputs is determined by AVDD.
17 See Burnout Current section.
18 After calibration, if the input voltage exceeds positive full scale, the converter will output all 1s. If the input is less than negative full scale, then the device outputs all 0s.
19 These calibration and span limits apply provided the absolute input voltage specification is obeyed. The offset calibration limit applies to both the unipolar zero point and the bipolar

  zero point.

Specifications subject to change without notice.

TIMING CHARACTERISTICS1, 2 (AVDD = +4.75 V to +5.25 V; DVDD = +2.7 V to +5.25 V; AGND = DGND = 0 V;
                                                      fCLK IN = 4.9152 MHz; Input Logic 0 = 0 V, Logic 1 = DVDD unless otherwise noted)

Parameter           Limit at TMIN, TMAX  Units    Conditions/Comments
                    (B Version)

Master Clock Range  1                    MHz min  For Specified Performance
                                         MHz max
                    5                    ns min   SYNC Pulse Width
                                         ns min   RESET Pulse Width
t1                  50

t2                  50

Read Operation

t3                  0                    ns min   RDY to CS Setup Time
                                         ns min   CS Falling Edge to SCLK Active Edge Setup Time3
t4                  0                    ns min   SCLK Active Edge to Data Valid Delay3
                                         ns max   DVDD = +4.75 V to +5.25 V
t54                 0                    ns max   DVDD = +2.7 V to +3.3 V
                                         ns min   CS Falling Edge to Data Valid Delay3
                    60                   ns max   DVDD = +4.75 V to +5.25 V
                                         ns max   DVDD = +2.7 V to +3.3 V
                    80                   ns min   SCLK High Pulse Width
                                         ns min   SCLK Low Pulse Width
t5A4, 5             0                    ns min   CS Rising Edge to SCLK Inactive Edge Hold Time3
                                         ns min   Bus Relinquish Time after SCLK Inactive Edge3
                    60                   ns max
                                         ns max   SCLK Active Edge to RDY High3, 7
                    80

t6                  100

t7                  100

t8                  0

t96                 10

                    80

t10                 100

Write Operation

t11                 0                    ns min   CS Falling Edge to SCLK Active Edge Setup Time3
                                         ns min   Data Valid to SCLK Edge Setup Time
t12                 30                   ns min   Data Valid to SCLK Edge Hold Time
                                         ns min   SCLK High Pulse Width
t13                 25                   ns min   SCLK Low Pulse Width
                                         ns min   CS Rising Edge to SCLK Edge Hold Time
t14                 100

t15                 100

t16                 0

NOTES
1 Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of DVDD) and timed from a voltage level of 1.6 V.
2 See Figures 15 and 16.
3 SCLK active edge is falling edge of SCLK with POL = 1; SCLK active edge is rising edge of SCLK with POL = 0.
4 These numbers are measured with the load circuit of Figure 1 and defined as the time required for the output to cross the VOL or VOH limits.
5 This specification only comes into play if CS goes low while SCLK is low (POL = 1) or if CS goes low while SCLK is high (POL = 0). It is required primarily for interfacing to

DSP machines.
6 These numbers are derived from the measured time taken by the data output to change 0.5 V when loaded with the circuit of Figure 1. The measured number is then extrapo-

lated back to remove effects of charging or discharging the 50 pF capacitor. This means that the times quoted in the timing characteristics are the true bus relinquish times of the

part and as such are independent of external bus loading capacitances.
7 RDY returns high after the first read from the device after an output update. The same data can be read again, if required, while RDY is high, although care should be taken that

subsequent reads do not occur close to the next output update.

                                         4                                 REV. 0
                                                                                                                       AD7731

ABSOLUTE MAXIMUM RATINGS*                                                           Plastic DIP Package, Power Dissipation . . . . . . . . . . 450 mW
                                                                                      JA Thermal Impedance . . . . . . . . . . . . . . . . . . . . . 105C/W
(TA = +25C unless otherwise noted)                                                   Lead Temperature (Soldering, 10 sec) . . . . . . . . . . . +260C

AVDD to AGND . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V           TSSOP Package, Power Dissipation . . . . . . . . . . . . . 450 mW
AVDD to DGND . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V             JA Thermal Impedance . . . . . . . . . . . . . . . . . . . . . 128C/W
DVDD to AGND . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V             Lead Temperature, Soldering
DVDD to DGND . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V                Vapor Phase (60 sec) . . . . . . . . . . . . . . . . . . . . . . +215C
AGND to DGND . . . . . . . . . . . . . . . . . . . . . . 5 V to +0.3 V                  Infrared (15 sec) . . . . . . . . . . . . . . . . . . . . . . . . . . +220C

AVDD to DVDD . . . . . . . . . . . . . . . . . . . . . . . . . . 2 V to +5 V       SOIC Package, Power Dissipation . . . . . . . . . . . . . . . 450 mW
Analog Input Voltage to AGND . . . . 0.3 V to AVDD + 0.3 V                           JA Thermal Impedance . . . . . . . . . . . . . . . . . . . . . . 75C/W
Reference Input Voltage to AGND . . 0.3 V to AVDD + 0.3 V                            Lead Temperature, Soldering
AIN/REF IN Current (Indefinite) . . . . . . . . . . . . . . . . . 30 mA                  Vapor Phase (60 sec) . . . . . . . . . . . . . . . . . . . . . . +215C
                                                                                         Infrared (15 sec) . . . . . . . . . . . . . . . . . . . . . . . . . . +220C
Digital Input Voltage to DGND . . . . 0.3 V to DVDD + 0.3 V
Digital Output Voltage to DGND . . . 0.3 V to DVDD + 0.3 V                         *Stresses above those listed under Absolute Maximum Ratings may cause perma-
Output Voltage (D0, D1) to DGND . . 0.3 V to AVDD + 0.3 V                           nent damage to the device. This is a stress rating only; functional operation of
Operating Temperature Range                                                          the device at these or any other conditions above those listed in the operational
                                                                                     sections of this specification is not implied. Exposure to absolute maximum rating
  Industrial (B Version) . . . . . . . . . . . . . . . . 40C to +85C              conditions for extended periods may affect device reliability.
  Storage Temperature Range . . . . . . . . . . . 65C to +150C
Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . +150C

                                        ORDERING GUIDE

        Model          Temperature Range      Package Description                                                      Package Options

        AD7731BN       40C to +85C         Plastic DIP                                                              N-24
        AD7731BR       40C to +85C         Small Outline                                                            R-24
        AD7731BRU      40C to +85C         Thin Shrink Small Outline (TSSOP)                                        RU-24
        EVAL-AD7731EB  Evaluation Board

                                                                                    ISINK (800A AT DVDD = +5V
                                                                                            100A AT DVDD = +3V)

                       TO OUTPUT                                                    +1.6V
                                   PIN

                                        50pF

                                                                                    ISOURCE (200A AT DVDD = +5V
                                                                                                 100A AT DVDD = +3V)

                       Figure 1. Load Circuit for Access Time and Bus Relinquish Time

CAUTION                                                                                                                WARNING!
ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily
accumulate on the human body and test equipment and can discharge without detection.                                                        ESD SENSITIVE DEVICE
Although the AD7731 features proprietary ESD protection circuitry, permanent damage may
occur on devices subjected to high energy electrostatic discharges. Therefore, proper ESD
precautions are recommended to avoid performance degradation or loss of functionality.

REV. 0                                                                         5
AD7731

                                              PROGRAMMABLE GAIN               DIFFERENTIAL               SIGMA-DELTA ADC                    PROGRAMMABLE
                                                       AMPLIFIER               REFERENCE                                                      DIGITAL FILTER
                                                                                                             THE SIGMA-DELTA
BURNOUT CURRENTS        BUFFER AMPLIFIER        THE PROGRAMMABLE         THE REFERENCE INPUT TO THE    ARCHITECTURE ENSURES               TWO STAGE FILTER THAT
                                              GAIN AMPLIFIER ALLOWS         PART IS DIFFERENTIAL AND                                    ALLOWS PROGRAMMING OF
   TWO 100nA BURNOUT    THE BUFFER AMPLIFIER                                FACILITATES RATIOMETRIC         24 BITS NO MISSING          OUTPUT UPDATE RATE AND
CURRENTS ALLOW THE         PRESENTS A HIGH     SEVEN UNIPOLAR AND                                          CODES. THE ENTIRE
USER TO EASILY DETECT                          SEVEN BIPOLAR INPUT        OPERATION. THE REFERENCE     SIGMA-DELTA ADC CAN BE            SETTLING TIME AND THAT
  IF A TRANSDUCER HAS  IMPEDANCE INPUT STAGE  RANGES FROM +20mV TO       VOLTAGE CAN BE SELECTED TO       CHOPPED TO REMOVE               HAS A FASTSTEPTM MODE
   BURNT OUT OR GONE   FOR THE ANALOG INPUTS
                        ALLOWING SIGNIFICANT                +1.28V         BE NOMINALLY +2.5V OR +5V.           DRIFT ERRORS                     (SEE FIGURE 3)
        OPEN-CIRCUIT                                                     REFERENCE DETECT CIRCUITRY
                           EXTERNAL SOURCE             SEE PAGE 23       TESTS FOR OPEN OR SHORTED               SEE PAGE 24                       SEE PAGE 24
         SEE PAGE 23            IMPEDANCES
                                                                                       REFERENCES                                              STANDBY MODE
                                SEE PAGE 23
                                                                                   SEE PAGE 24                                                 THE STANDBY MODE
                                       AVDD                                                                                                      REDUCES POWER
                                              DVDD    REF IN() REF IN(+)
                                                                                                                                            CONSUMPTION TO 50W

                                     AVDD                                                                       STANDBY                 SEE PAGE 32

        AIN1                                                                  SIGMA-DELTA A/D CONVERTER

            AIN2                                                                  SIGMA-        PROGRAMMABLE    SYNC                    CLOCK OSCILLATOR
        AIN3/D1                                                                   DELTA                DIGITAL                                   CIRCUIT
                                MUX                   PGA                     MODULATOR                FILTER

        AIN4/D0                               BUFFER                                                  CLOCK     MCLK IN                 THE CLOCK SOURCE FOR THE
            AIN5                                                                                 GENERATION     MCLK OUT                 PART CAN BE PROVIDED BY
            AIN6                     AGND                    SERIAL INTERFACE                                                              AN EXTERNALLY-APPLIED
                                                            AND CONTROL LOGIC             REGISTER BANK         SCLK                    CLOCK OR BY CONNECTING A
                                                                                                                                             CRYSTAL OR CERAMIC
                                                                                                                                          RESONATOR ACROSS THE
                                                                                                                                                     CLOCK PINS

                                                                                                                                                    SEE PAGE 31

                                                                 CALIBRATION                                                      CS
                                                            MICROCONTROLLER                                                       DIN
                                                                                                                                  DOUT
                                AD7731                                                                                                       SERIAL INTERFACE
                                                                                                     RESET
                                              AGND    DGND               POL       RDY                                                     SPI*-COMPATIBLE OR DSP-
                                                                                                          REGISTER BANK                         COMPATIBLE SERIAL
    ANALOG MULTIPLEXER                            OUTPUT DRIVERS                   CALIBRATION      TWELVE REGISTERS CONTROL
                                                                              MICROCONTROLLER       ALL FUNCTIONS ON THE PART               INTERFACE THAT CAN BE
   A DIFFERENTIAL MULTIPLEXER                   THE AIN3 AND AIN4 INPUT                                                                  OPERATED FROM JUST THREE
  ALLOWS SELECTION OF THREE                          CHANNELS CAN BE           THE AD7731 OFFERS A        AND PROVIDE STATUS            WIRES. ALL FUNCTIONS ON THE
  FULLY DIFFERENTIAL PAIRS OR                                                 NUMBER OF DIFFERENT            INFORMATION AND              PART (APART FROM MASTER
FIVE PSEUDO-DIFFERENTIAL INPUT                RECONFIGURED TO BECOME           CALIBRATION OPTIONS                                      RESET) CAN BE ACCESSED VIA
  PAIRS TO BE SWITCHED TO THE                 TWO OUTPUT DIGITAL PORT                                    CONVERSION RESULTS
                                                                                INCLUDING SELF AND               SEE PAGE 20                  THE SERIAL INTERFACE
        BUFFER AMPLIFIER. THE                       LINES THAT CAN BE          SYSTEM CALIBRATION
   MULTIPLEXER IS CONTROLLED                    PROGRAMMED OVER THE                                                                                  SEE PAGE 33
                                                                                      SEE PAGE 28
     VIA THE SERIAL INTERFACE                        SERIAL INTERFACE

                SEE PAGE 23                              SEE PAGE 32

                                                                                                                *SPI IS A TRADEMARK OF MOTOROLA, INC.

                                              Figure 2. Detailed Functional Block Diagram

                                                                              6                                                                                    REV. 0
                                                                                                                                          AD7731

               INPUT CHOPPING                    SINC3 FILTER                          SKIP MODE                       22-TAP FIR FILTER

           THE ANALOG INPUT TO THE PART    THE FIRST STAGE OF THE DIGITAL         IN SKIP MODE, THERE IS NO         WITH SKIP DISABLED, THE NORMAL
      CAN BE CHOPPED. IN CHOPPING MODE,      FILTERING ON THE PART IS THE    SECOND STAGE OF FILTERING ON     OPERATING MODE OF THE SECOND STAGE
   THE INPUT IS CHOPPEDAND THE OUTPUT OF                                                                      OF THE DIGITAL FILTERING ON THE PART IS
       THE FIRST STAGE FILTER IS CHOPPED  SINC3 FILTER. THE OUTPUT UPDATE      THE PART. THE SINC3 FILTER IS   A FIXED 22-TAP FIR FILTER. IN SKIP MODE,
                                             RATE AND BANDWIDTH OF THIS      THE ONLY FILTERING PERFORMED
          REMOVING ERRORS IN THAT PATH.                                                                           THIS FIR FILTER IS BYPASSED. WHEN
               THE DEFAULT CONDITION IS    FILTER CAN BE PROGRAMMED. IN            ON THE PART. THIS IS THE      FASTSTEPTM MODE IS ENABLED AND A
                    CHOPPING DISABLED       SKIP MODE, THE SINC3 FILTER IS           SECOND STAGE FILTER        STEP INPUT IS DETECTED, THE SECOND
                                           THE ONLY FILTERING PERFORMED                                        STAGE FILTERING IS PERFORMED BY THE
                          SEE PAGE 25                                                       SEE PAGE 25        FAST STEP FILTER UNTIL THE OUTPUT OF
                                                           ON THE P3T.
                                                                                                                     THIS FILTER HAS FULLY SETTLED
                                                          SEE PAGE 25
                                                                                                                                   SEE PAGE 26

   ANALOG     CHOP                BUFFER       PGA &              SINC3           CHOP               22-TAP                      OUTPUT   DIGITAL
       INPUT                              SIGMA-DELTA            FILTER                           FIR FILTER                     SCALING  OUTPUT
                                          MODULATOR
                                                                                                      SKIP

                                                                                                 FASTSTEPTM
                                                                                                     FILTER

               BUFFER              PGA & SIGMA-DELTA                 OUTPUT CHOPPING                FASTSTEPTM FILTER                 OUTPUT SCALING
                                          MODULATOR                                                              YY
    THE INPUT SIGNAL IS BUFFERED                                 THE OUTPUT OF THE FIRST STAGE                                      THE OUTPUT WORD FROM THE
    ON-CHIP BEFORE BEING APPLIED      THE PROGRAMMABLE GAIN       OF FILTERING ON THE PART CAN       WHEN FASTSTEPTM MODE IS     DIGITAL FILTER IS SCALED BY THE
   TO THE SAMPLING CAPACITOR OF      CAPABILITY OF THE PART IS                                  ENABLED AND A STEP CHANGE ON
    THE SIGMA DELTA MODULATOR.      INCORPORATED AROUND THE          BE CHOPPED. THE DEFAULT     THE INPUT HAS BEEN DETECTED,        CALIBRATION COEFFICIENTS
                                   SIGMA DELTA MODULATOR.THE            CONDITION IS CHOPPING   THE SECOND STAGE FILTERING IS    BEFORE BEING PROVIDED AS THE
      THIS ISOLATES THE SAMPLING  MODULATOR PROVIDES A HIGH-                       DISABLED      PERFORMED BY THE FASTSTEPTM
   CAPACITOR CHARGING CURRENTS    FREQUENCY 1-BIT DATA STREAM                                   FILTER UNTIL THE FIR FILTER HAS           CONVERSION RESULT
                                                                                 SEE PAGE 25
     FROM THE ANALOG INPUT PINS          TO THE DIGITAL FILTER.                                              FULLY SETTLED.                     SEE PAGE 29

                  SEE PAGE 23                   SEE PAGE 24                                                     SEE PAGE 28

                                          Figure 3. Signal Processing Chain

                                                                 PIN CONFIGURATION

                                                                 SCLK 1           24 DGND

                                                                 MCLK IN 2        23 DVDD

                                          MCLK OUT 3                              22 DIN

                                                                 POL 4            21 DOUT

                                                                 SYNC 5           20 RDY

                                                                 RESET 6 AD7731 19 CS

                                                                                TOP VIEW
                                                                 NC 7 (Not to Scale) 18 STANDBY

                                                                 AGND 8           17 AIN6

                                                                 AVDD 9           16 AIN5
                                                                  AIN1 10         15 REF IN()

                                                                 AIN2 11          14 REF IN(+)

                                                                 AIN3/D1 12       13 AIN4/D0

                                                                 NC = NO CONNECT

Pin Pin                                            PIN FUNCTION DESCRIPTIONS
No. Mnemonic
                    Function
1  SCLK
                    Serial Clock. Schmitt-Triggered Logic Input. An external serial clock is applied to this input to transfer
2  MCLK IN          serial data to or from the AD7731. This serial clock can be a continuous clock with all data transmitted in a
                    continuous train of pulses. Alternatively, it can be a noncontinuous clock with the information being trans-
                    mitted to or from the AD7731 in smaller batches of data.
                    Master Clock signal for the device. This can be provided in the form of a crystal/resonator or external clock.
                    A crystal/resonator can be tied across the MCLK IN and MCLK OUT pins. Alternatively, the MCLK IN
                    pin can be driven with a CMOS-compatible clock and MCLK OUT left unconnected. The part is specified
                    with a clock input frequency of 4.9152 MHz.

REV. 0                                                                       7
AD7731

                        PIN FUNCTION DESCRIPTIONS (Continued)

Pin Pin       Function
No. Mnemonic

3 MCLK OUT When the master clock for the device is a crystal/resonator, the crystal/resonator is connected between
                              MCLK IN and MCLK OUT. If an external clock is applied to the MCLK IN, MCLK OUT provides an
                              inverted clock signal. This clock can be used to provide a clock source for external circuits and MCLK OUT
                              is capable of driving one CMOS load.

4 POL         Clock Polarity. Logic Input. This determines the polarity of the serial clock. If the active edge for the proces-
              sor is a high-to-low SCLK transition, this input should be low. In this mode, the AD7731 puts out data on
5  SYNC       the DATA OUT line in a read operation on a low-to-high transition of SCLK and clocks in data from the
              DATA IN line in a write operation on a high-to-low transition of SCLK. In applications with a noncontinuous
6  RESET      serial clock (such as most microcontroller applications), this means that the serial clock should idle low
              between data transfers. If the active edge for the processor is a low-to-high SCLK transition, this input
              should be high. In this mode, the AD7731 puts out data on the DATA OUT line in a read operation on a
              high-to-low transition of SCLK and clocks in data from the DATA IN line in a write operation on a low-to-
              high transition of SCLK. In applications with a noncontinuous serial clock (such as most microcontroller
              applications), this means that the serial clock should idle high between data transfers.

              Logic Input that allows for synchronization of the digital filters and analog modulators when using a number
              of AD7731s. While SYNC is low, the nodes of the digital filter, the filter control logic and the calibration
              control logic are reset and the analog modulator is also held in its reset state. SYNC does not affect the
              digital interface but does reset RDY to a high state if it is low. While SYNC is asserted, the Mode Bits may
              be set up for a subsequent operation that will commence when the SYNC pin is deasserted.

              Logic Input. Active low input that resets the control logic, interface logic, digital filter, analog modulator and
              all on-chip registers of the part to power-on status. Effectively, everything on the part except for the clock
              oscillator is reset when the RESET pin is exercised.

7 NC          No Connect. The user is advised not to connect anything to this pin.

8 AGND        Ground reference point for analog circuitry.

9  AVDD       Analog Positive Supply Voltage. The AVDD to AGND differential is 5 V nominal.
              Analog Input Channel 1. Programmable-gain analog input that can be used as a pseudo-differential input
10 AIN1       when used with AIN6 or as the positive input of a differential pair when used with AIN2.

11 AIN2       Analog Input Channel 2. Programmable-gain analog input that can be used as a pseudo-differential input
              when used with AIN6 or as the negative input of a differential pair when used with AIN1.

12 AIN3/D1    Analog Input Channel 3 or Digital Output 1. This pin can be used as either an analog input or a digital
              output bit as determined by the DEN bit of the Mode Register. When selected as a programmable-gain
              analog input, it can be used as a pseudo-differential input when used with AIN6 or as the positive input of a
              differential pair when used with AIN4. When selected as a digital output, this output can be programmed
              over the serial interface using bit D1 of the Mode Register.

13 AIN4/D0    Analog Input Channel 4 or Digital Output 0. This pin can be used as either an analog input or a digital
              output bit as determined by the DEN bit of the Mode Register. When selected as a programmable-gain
              analog input, it can be used as a pseudo-differential input when used with AIN6 or as the negative input of a
              differential pair when used with AIN3. When selected as a digital output, this output can be programmed
              over the serial interface using bit D0 of the Mode Register.

14 REF IN(+) Reference Input. Positive terminal of the differential reference input to the AD7731. REF IN(+) can lie
                              anywhere between AVDD and AGND. The nominal reference voltage (i.e., the differential voltage between
                              REF IN(+) and REF IN()) should be +2.5 V when the HIREF bit of the Mode Register is 0 and is +5 V
                              when the HIREF bit of the Mode Register is 1.

15 REF IN()  Reference Input. Negative terminal of the differential reference input to the AD7731. The REF IN() can lie
16 AIN5       anywhere between AVDD and AGND.
              Analog Input Channel 5. Programmable-gain analog input which can be used is the positive input of a differ-
              ential pair when used with AIN6.

17 AIN6       Analog Input Channel 6. Reference point for AIN1 through AIN4 in pseudo-differential mode or as the
              negative input of a differential input pair when used with AIN5.

18 STANDBY Logic Input. Taking this pin low shuts down the analog and digital circuitry, reducing current consumption

              to the 10 A range. The on-chip registers retain all their values when the part is in standby mode.

19 CS         Chip Select. Active low Logic Input used to select the AD7731. With this input hardwired low, the

              AD7731 can operate in its three-wire interface mode with SCLK, DIN and DOUT used to interface to the
              device. CS can be used to select the device in systems with more than one device on the serial bus or as a

              frame synchronization signal in communicating with the AD7731.

                        8                                                                                        REV. 0
                                                                       AD7731

              PIN FUNCTION DESCRIPTIONS (Continued)

Pin Pin       Function
No. Mnemonic
20 RDY        Logic output. Used as a status output in both conversion mode and calibration mode. In conversion mode, a
              logic low on this output indicates that a new output word is available from the AD7731 data register. The
21 DOUT       RDY pin will return high upon completion of a read operation of a full output word. If no data read has
22 DIN        taken place after an output update, the RDY line will return high prior to the next output update, remain
23 DVDD       high while the update is taking place and return low again. This gives an indication of when a read operation
24 DGND       should not be initiated to avoid initiating a read from the data register as it is being updated. In calibration
              mode, RDY goes high when calibration is initiated and returns low to indicate that calibration is complete. A
              number of different events on the AD7731 set the RDY high and these are outlined in Table XVII.

              Serial Data Output with serial data being read from the output shift register on the part. This output shift
              register can contain information from the calibration registers, mode register, status register, filter register or
              data register depending on the register selection bits of the Communications Register.

              Serial Data Input with serial data being written to the input shift register on the part. Data from this input
              shift register is transferred to the calibration registers, mode register, communications register or filter regis-
              ter depending on the register selection bits of the Communications Register.

              Digital Supply Voltage, +3 V or +5 V nominal.

              Ground reference point for digital circuitry.

TERMINOLOGY                                                            POSITIVE FULL-SCALE OVERRANGE
INTEGRAL NONLINEARITY                                                  Positive Full-Scale Overrange is the amount of overhead avail-
This is the maximum deviation of any code from a straight line         able to handle input voltages on AIN(+) input greater than
passing through the endpoints of the transfer function. The end-       AIN() + VREF/GAIN (for example, noise peaks or excess volt-
points of the transfer function are zero scale (not to be confused     ages due to system gain errors in system calibration routines)
with bipolar zero), a point 0.5 LSB below the first code transi-       without introducing errors due to overloading the analog modu-
tion (000 . . . 000 to 000 . . . 001) and full scale, a point 0.5 LSB  lator or overflowing the digital filter.
above the last code transition (111 . . . 110 to 111 . . . 111). The
error is expressed as a percentage of full scale.                      NEGATIVE FULL-SCALE OVERRANGE
                                                                       This is the amount of overhead available to handle voltages on
POSITIVE FULL-SCALE ERROR                                              AIN(+) below AIN() VREF/GAIN without overloading the
Positive Full-Scale Error is the deviation of the last code transi-    analog modulator or overflowing the digital filter.
tion (111 . . . 110 to 111 . . . 111) from the ideal AIN(+) voltage
(AIN() + VREF/GAIN 3/2 LSBs). It applies to both unipolar           OFFSET CALIBRATION RANGE
and bipolar analog input ranges.                                       In the system calibration modes, the AD7731 calibrates its
                                                                       offset with respect to the analog input. The Offset Calibration
UNIPOLAR OFFSET ERROR                                                  Range specification defines the range of voltages the AD7731
Unipolar Offset Error is the deviation of the first code transition    can accept and still accurately calibrate offset.
from the ideal AIN(+) voltage (AIN() + 0.5 LSB) when oper-
ating in the unipolar mode.                                            FULL-SCALE CALIBRATION RANGE
                                                                       This is the range of voltages that the AD7731 can accept in the
BIPOLAR ZERO ERROR                                                     system calibration mode and still accurately calibrate full scale.
This is the deviation of the midscale transition (0111 . . . 111
to 1000 . . . 000) from the ideal AIN(+) voltage (AIN()              INPUT SPAN
0.5 LSB) when operating in the bipolar mode.                           In system calibration schemes, two voltages applied in sequence
                                                                       to the AD7731's analog input define the analog input range.
GAIN ERROR                                                             The input span specification defines the minimum and maxi-
This is a measure of the span error of the ADC. It is a measure        mum input voltages from zero to full scale that the AD7731 can
of the difference between the measured and the ideal span be-          accept and still accurately calibrate gain.
tween any two points in the transfer function. The two points
used to calculate the gain error are positive full scale and nega-
tive full scale.

BIPOLAR NEGATIVE FULL-SCALE ERROR
This is the deviation of the first code transition from the ideal
AIN(+) voltage (AIN() VREF/GAIN + 0.5 LSB) when operat-
ing in the bipolar mode. Negative full-scale error is a summation
of zero error and gain error.

REV. 0        9
AD7731

OUTPUT NOISE AND RESOLUTION SPECIFICATION
The AD7731 has a number of different modes of operation of the on-chip filter and chopping features. These options are discussed
in more detail in later sections. The part can be programmed either to optimize the throughput rate and settling time or to optimize
noise and drift performance. Noise tables for two of the primary modes of operation of the part are outlined below for a selection of
output rates and settling times. The first mode, where the AD7731 is configured with CHP = 0 and SKIP mode enabled, provides
fast settling time while still maintaining high resolution. The second mode, where CHP = 1 and the full second filter is included,
provides very low noise numbers with lower output rates. Settling time refers to the time taken to get an output that is 100% settled
to the new value after a channel change or exercising SYNC.

Output Noise (CHP = 0, SKIP = 1)
Table I shows the output rms noise for some typical output update rates and 3 dB frequencies for the AD7731 when used in
nonchop mode (CHP of Filter Register = 0) and with the second filter bypassed (SKIP of Filter Register = 1). The table is generated
with a master clock frequency of 4.9152 MHz. These numbers are typical and generated at a differential analog input voltage of 0 V.
The output update rate is selected via the SF0 to SF11 bits of the Filter Register. Table II, meanwhile, shows the output peak-to-
peak resolution in bits (rounded to the nearest 0.5 LSB) for the same output update rates. It is important to note that the numbers in
Table II represent the resolution for which there will be no code flicker within a six-sigma limit. They are not calculated based on
rms noise but on peak-to-peak noise.

The numbers are generated for the bipolar input ranges. When the part is operated in unipolar mode, the output noise will be the
same as the equivalent bipolar input range. As a result, the numbers in Table I will remain the same for unipolar ranges. To calculate
the numbers for Table II for unipolar input ranges simply subtract one from the peak-to-peak resolution number in bits.

                      Table I. Output Noise vs. Input Range and Update Rate (CHP = 0, SKIP = 1)
                                                   Typical Output RMS Noise in V

Output     3 dB      SF    Settling                                Input Range
Data Rate                   Time                      320 mV 160 mV 80 mV 40 mV
           Frequency Word             1.28 V  640 mV                                                    20 mV
150 Hz                      20 ms
200 Hz     39.3 Hz    2048  15 ms     2.6     1.45    0.87  0.6   0.43                            0.28  0.2
300 Hz     52.4 Hz    1536  10 ms     3.0     1.66                                                      0.22
400 Hz     78.6 Hz    1024  7.5 ms    3.7     2       1.02  0.69  0.48                            0.32  0.28
600 Hz     104.8 Hz   768   5 ms      4.2     2.3                                                       0.32
800 Hz     157 Hz     512   3.75 ms   5.2     2.9     1.26  0.84  0.58                            0.41  0.41
1200 Hz    209.6 Hz   384   2.5 ms    6       3.3                                                       0.47
1600 Hz    314 Hz     256   1.87 ms   7.8     4.3     1.46  1.0   0.69                            0.46  0.57
2400 Hz    419.2 Hz   192   1.25 ms   10.9    5.4                                                       0.64
3200 Hz    629 Hz     128   0.94 ms   27.1    13.9    1.78  1.2   0.85                            0.58  0.83
4800 Hz    838.4 Hz   96    0.625 ms  47      24.4                                                      1.0
6400 Hz    1260 Hz    64    0.47 ms   99      50.3    2.1   1.4   0.98                            0.66  1.7
           1676 Hz    48              193     97                                                        3.0
                                                      2.6   1.8   1.27                            0.82

                                                      3.5   2.18  1.51                            0.94

                                                      7.3   3.5   2.22                            1.24

                                                      11.4  5.3   3.1                             1.9

                                                      24.5  12.5  6.5                             3.3

                                                      48    24    11.8                            6.6

           Table II. Peak-to-Peak Resolution vs. Input Range and Update Rate (CHP = 0, SKIP = 1)
                                                 Peak-to-Peak Resolution in Bits

Output     3 dB      SF    Settling  1.28 V  640 mV                Input Range                         20 mV
Data Rate  Frequency  Word  Time                      320 mV 160 mV 80 mV 40 mV
                                      17.5    17                                                        15
150 Hz     39.3 Hz    2048  20 ms     17      17      17    16.5  16                              15.5  15
200 Hz     52.4 Hz    1536  15 ms     17      16.5                                                      14.5
300 Hz     78.6 Hz    1024  10 ms     16.5    16.5    16.5  16.5  16                              15.5  14.5
400 Hz     104.8 Hz   768   7.5 ms    16.5    16                                                        14
600 Hz     157 Hz     512   5 ms      16      16      16.5  16    15.5                            15    14
800 Hz     209.6 Hz   384   3.75 ms   15.5    15.5                                                      13.5
1200 Hz    314 Hz     256   2.5 ms    15      15.5    16    15.5  15.5                           15     13.5
1600 Hz    419.2 Hz   192   1.87 ms   14      14                                                        13
2400 Hz    629 Hz     128   1.25 ms   13      13      16    15.5  15                              14.5  12.5
3200 Hz    838.4 Hz   96    0.94 ms   12      12                                                        12
4800 Hz    1260 Hz    64    0.625 ms  11      11      15.5  15    14.5                            14.5  11
6400 Hz    1676 Hz    48    0.47 ms
                                                      15.5  15    14.5                            14

                                                      15    14.5  14                              14

                                                      14    14    13.5                            13.5

                                                      13    13    13                              13

                                                      12    12    12                              11.5

                                                      11    11    11                              11

                                              10                                                      REV. 0
                                                                                                                            AD7731

Output Noise (CHP = 1, SKIP = 0)
Table III shows the output rms noise for some typical output update rates and 3 dB frequencies for the AD7731 when used in
chopping mode (CHP of Filter Register = 1) and with the second filter included in the loop. The numbers are generated with a mas-
ter clock frequency of 4.9152 MHz. These numbers are typical and generated at a differential analog input voltage of 0 V. The out-
put update rate is selected via the SF0 to SF11 bits of the Filter Register. Table IV, meanwhile, shows the output peak-to-peak
resolution in bits (rounded to the nearest 0.5 LSB) for the same output update rates. It is important to note that the numbers in
Table IV represent the resolution for which there will be no code flicker within a six-sigma limit. They are not calculated based on
rms noise but on peak-to-peak noise.

The numbers are generated for the bipolar input ranges. When the part is operated in unipolar mode, the output noise will be the
same as the equivalent bipolar input range. As a result, the numbers in Table III will remain the same for unipolar ranges. To calcu-
late the number for Table IV for unipolar input ranges simply subtract one from the peak-to-peak resolution number in bits.

                 Table III. Output Noise vs. Input Range and Update Rate (CHP = 1, SKIP = 0)
                                                Typical Output RMS Noise in nV

Output 3 dB     SF       Settling Time                                         Input Range

Data Rate Frequency Word  Normal Fast Step 1.28 V 640 mV 320 mV 160 mV 80 mV 40 mV 20 mV

50 Hz   1.97 Hz  2048     440 ms   40 ms    700                     425   265                  170   120                85  55
100 Hz  3.95 Hz  1024     220 ms   20 ms    980                     550
150 Hz  5.92 Hz  683      147 ms   13.3 ms  1230                    700   330                  230   190                115 90
200 Hz  7.9 Hz   512      110 ms   10 ms    1260                    840
400 Hz  15.8 Hz  256      55 ms    5 ms     2000                    1230  445                  270   210                140 100
800 Hz  31.6 Hz  128      27.5 ms  2.5 ms   3800                    2100
                                                                          500                  340   245                170 105

                                                                          690                  430   335                215 160

                                                                          1400 760                   590                345 220

              Table IV. Peak-to-Peak Resolution vs. Input Range and Update Rate (CHP = 1, SKIP = 0)
                                                     Peak-to-Peak Resolution in Bits

Output 3 dB     SF       Settling Time                                         Input Range

Data Rate Frequency Word  Normal Fast Step 1.28 V 640 mV 320 mV 160 mV 80 mV 40 mV 20 mV

50 Hz   1.97 Hz  2048     440 ms 40 ms      19                      19    18.5 18.5                  18                 17.5 17
100 Hz  3.95 Hz  1024
150 Hz  5.92 Hz  683      230 ms 30 ms      19                      18.5  18.5 18                    17                 17  16
200 Hz  7.9 Hz   512
400 Hz  15.8 Hz  256      147 ms 13.3 ms 18.5 18                          18                   17.5  17                 16.5 16
800 Hz  31.6 Hz  128
                          110 ms 10 ms      18.5 18                       17.5 17.5                  17                 16.5 16

                          55 ms 5 ms        17.5 17.5                     17                   17    16.5 16                15.5

                          27.5 ms 2.5 ms 17                         16.5  16                   16    15.5 15                15

                                                                                               COMMUNICATIONS REGISTER

                                                                    DIN         DIN                  RS2 RS1 RS0

ON-CHIP REGISTERS                                                   DOUT  DOUT
The AD7731 contains 12 on-chip registers that can be accessed
via the serial port of the part. These registers are summarized in                                  STATUS REGISTER
Figure 4 and in Table V, and described in detail in the following
sections.                                                                 DOUT                       DATA REGISTER          REGISTER
                                                                                                     MODE REGISTER           SELECT
                                                                                          DIN
                                                                          DOUT                                              DECODER

                                                                                         DIN        FILTER REGISTER
                                                                          DOUT

                                                                          DOUT  DIN

                                                                                               OFFSET REGISTER (x3)

                                                                                         DIN       GAIN REGISTER (x3)
                                                                          DOUT

                                                                                         DIN         TEST REGISTER
                                                                          DOUT

                                                                                Figure 4. Register Overview

REV. 0                                          11
AD7731

                                     Table V. Summary of On-Chip Registers

Register Name    Type  Size                Power-On/Reset    Function
                                           Default Value

Communications   Write Only 8 Bits           Not Applicable  All operations to other registers are initiated through
Register                                   RS1 RS0           the Communications Register. This controls whether
                                                             subsequent operations are read or write operations
WEN ZERO RW1 RW0 ZERO RS2                                    and also selects the register for that subsequent opera-
                                                             tion. Most subsequent operations return control to
Status Register  Read Only 8 Bits           CX Hex           the Communications Register except for the continu-
                                                             ous read mode of operation.
RDY STDY STBY NOREF MS3 MS2                MS1 MS0
                                                             Provides status information on conversions, calibra-
                                                             tions, settling to step inputs, standby operation and
                                                             the validity of the reference voltage.

Data Register    Read Only 16 Bits or 24 Bits 000000 Hex     Provides the most up-to-date conversion result from
                                                             the part. Register length can be programmed to be
Mode Register        Read/Write 16 Bits    0174 Hex          16 bit or 24 bit.

  MD2 MD1        MD0 B/U DEN D1             D0  WL           Controls functions such as mode of operation, uni-
HIREF RN2       RN1 RN0 BO CH2            CH1  CH0          polar/bipolar operation, controlling the function of
                                                             AIN3/D1 and AIN4/D0, burnout current and Data
Filter Register        Read/Write 16 Bits      2002 Hex      Register word length. It also contains the reference
SF11 SF10       SF9 SF8 SF7 SF6           SF5 SF4           selection bit, the range selection bits and the channel
SF3 SF2         SF1 SF0 ZERO CHP          SKIP FAST         selection bits.

Offset Register  Read/Write 24 Bits                          Controls the amount of averaging in the first stage
                                                             filter, selects the fast step and skip modes and con-
Gain Register    Read/Write 24 Bits                          trols the chopping modes on the part.

Test Register    Read/Write 24 Bits        000000 Hex        Contains a 24-bit word which is the offset calibration
                                                             coefficient for the part. The contents of this register
                                                             are used to provide offset correction on the output
                                                             from the digital filter. There are three Offset Regis-
                                                             ters on the part and these are associated with input
                                                             channel pairs as outlined in Table XIII.

                                                             Contains a 24-bit word which is the gain calibration
                                                             coefficient for the part. The contents of this register
                                                             are used to provide gain correction on the output
                                                             from the digital filter. There are three Gain Registers
                                                             on the part and these are associated with input chan-
                                                             nel pairs as outlined in Table XIII.

                                                             Controls the test modes of the part which are used
                                                             when testing the part. The user is advised not to
                                                             change the contents of this register.

                                                12                        REV. 0
                                                                            AD7731

Communications Register (RS2-RS0 = 0, 0, 0)
The Communications Register is an 8-bit write-only register. All communications to the part must start with a write operation to the
Communications Register. The data written to the Communications Register determines whether the next operation is a read or
write operation, the type of read operation and to which register this operation takes place. For single-shot read or write operations,
once the subsequent read or write operation to the selected register is complete, the interface returns to where it expects a write op-
eration to the Communications Register. This is the default state of the interface, and on power-up or after a RESET, the AD7731 is
in this default state waiting for a write operation to the Communications Register. In situations where the interface sequence is lost, a
write operation of at least 32 serial clock cycles with DIN high, returns the AD7731 to this default state by resetting the part. Table
VI outlines the bit designations for the Communications Register. CR0 through CR7 indicate the bit location, CR denoting the bits
are in the Communications Register. CR7 denotes the first bit of the data stream.

                                                               Table VI. Communications Register

          CR7        CR6  CR5  CR4   CR3  CR2                   CR1  CR0
          WEN       ZERO  RW1  RW0  ZERO  RS2                   RS1  RS0

Bit       Bit             Description
Location  Mnemonic
CR7       WEN             Write Enable Bit. A 0 must be written to this bit so the write operation to the Communica-
CR6                       tions Register actually takes place. If a 1 is written to this bit, the part will not clock on to
CR5, CR4  ZERO            subsequent bits in the register. It will stay at this bit location until a 0 is written to this bit.
          RW1, RW0        Once a 0 is written to the WEN bit, the next seven bits will be loaded to the Communica-
REV. 0                    tions Register.

                          A zero must be written to this bit to ensure correct operation of the AD7731.

                          Read Write Mode Bits. These two bits determine the nature of the subsequent read/write
                          operation. Table VII outlines the four options.

                                    Table VII. Read/Write Mode

                          RW1  RW0  Read/Write Mode

                          0    0    Single Write to Specified Register
                          0    1    Single Read of Specified Register
                          1    0    Start Continuous Read of Specified Register
                          1    1    Stop Continuous Read Mode

                          With 0, 0 written to these two bits, the next operation is a write operation to the register
                          specified by bits RS2, RS1, RS0. Once the subsequent write operation to the specified regis-
                          ter has been completed, the part returns to where it is expecting a write operation to the
                          Communications Register.

                          With 0, 1 written to these two bits, the next operation is a read operation of the register specified
                          by bits RS2, RS1, RS0. Once the subsequent read operation to the specified register has been
                          completed, the part returns to where it is expecting a write operation to the Communications
                          Register.

                          Writing 1, 0 to these bits, sets the part into a mode of continuous reads from the register
                          specified by bits RS2, RS1, RS0. The most likely registers which the user will want to use this
                          function with are the Data Register and the Status Register. Subsequent operations to the
                          part will consist of read operations to the specified register without any intermediate writes to
                          the Communications Register. This means that once the next read operation to the specified
                          register has taken place, the part will be in a mode where it is expecting another read from
                          that specified register. The part will remain in this continuous read mode until 30 Hex has
                          been written to bits RW1 and RW0.

                          When 1, 1 is written to these bits (and 0 written to bits CR3 through CR0), the continuous
                          read mode is stopped and the part returns to where it is expecting a write operation to the
                          Communications Register. Note, the part continues to look at the DIN line on each SCLK
                          edge during the continuous read mode so that it can determine when to stop the continuous
                          read mode. Therefore, the user must be careful not to inadvertently exit the continuous read
                          mode or reset the part by writing a series of 1s to the part. The easiest way to avoid this is to
                          place a logic 0 on the DIN line while the part is in continuous read mode.

                                    13
AD7731    Bit           Description
          Mnemonic
Bit                     A zero must be written to this bit to ensure correct operation of the AD7731.
Location  ZERO          Register Selection Bits. RS2 is the MSB of the three selection bits. The three bits select to which
CR3       RS2-RS0       one of eight on-chip registers the next read or write operation takes place as shown in Table VIII.
CR2-CR0

                                                   Table VIII. Register Selection
                        RS2 RS1 RS0 Register

                        0       0  0    Communications Register (Write Operation)

                        0       0  0    Status Register (Read Operation)

                        0       0  1    Data Register

                        0       1  0    Mode Register

                        0       1  1    Filter Register

                        1       0  0    No Register Access

                        1       0  1    Offset Register

                        1       1  0    Gain Register

                        1       1  1    Test Register

Status Register (RS2-RS0 = 0, 0, 0); Power-On/Reset Status: CX Hex
The Status Register is an 8-bit read-only register. To access the Status Register, the user must write to the Communications Register
selecting either a single-shot read or continuous read mode and load bits RS2, RS1, RS0 with 0, 0, 0. Table IX outlines the bit desig-
nations for the Status Register. SR0 through SR7 indicate the bit location, SR denoting the bits are in the Status Register. SR7 de-
notes the first bit of the data stream. Figure 5 shows a flowchart for reading from the registers on the AD7731. The number in brackets
indicates the power-on/reset default status of that bit.

                                                                      Table IX. Status Register

             SR7   SR6     SR5     SR4        SR3           SR2                       SR1      SR0
          RDY (1)                                        MS2 (X)                   MS1 (X)  MS0 (X)
                   STDY (1) STBY (0) NOREF (0) MS3 (X)

Bit       Bit           Description
Location  Mnemonic
SR7       RDY           Ready Bit. This bit provides the status of the RDY flag from the part. The status and func-
SR6       STDY          tion of this bit is the same as the RDY output pin. A number of events set the RDY bit high
                        as indicated in Table XVII.
SR5       STBY
SR4       NOREF         Steady Bit. This bit is updated when the filter writes a result to the Data Register. If the filter
SR3-SR0   MS3-MS0       is in FASTStepTM mode (see Filter Register section), and responding to a step input, the
                        STDY bit remains high as the initial conversion results become available. The RDY output
                        and bit are set low on these initial conversions to indicate that a result is available. However,
                        if the STDY is high, it indicates that the result being provided is not from a fully settled
                        second-stage FIR filter. When the FIR filter has fully settled, the STDY bit will go low coin-
                        cident with RDY. If the part is never placed into its FASTStepTM mode, the STDY bit will go
                        low at the first Data Register read and it is not cleared by subsequent Data Register reads.
                        A number of events set the STDY bit high as indicated in Table XVII. STDY is set high
                        along with RDY by all events in the table except a Data Register read.

                        Standby Bit. This bit indicates whether the AD7731 is in its Standby Mode or normal mode
                        of operation. The part can be placed in its standby mode using the STANDBY input pin or
                        by writing 011 to the MD2 to MD0 bits of the Mode Register. The power-on/reset status of
                        this bit is 0 assuming the STANDBY pin is high.

                        No Reference Bit. If the voltage between the REF IN(+) and REF IN() pins is below 0.5 V
                        or either of these inputs is open-circuit, the NOREF bit goes to 1. If NOREF is active on
                        completion of a conversion, the Data Register is loaded with all 1s. If NOREF is active on
                        completion of a calibration, updating of the calibration registers is inhibited.

                        These bits are for factory use. The power-on/reset status of these bits varies depending on the
                        factory-assigned number.

                                        14                                                         REV. 0
                                                                            AD7731

Data Register (RS2-RS0 = 0, 0, 1); Power On/Reset Status: 000000 Hex
The Data Register on the part is a read-only register that contains the most up-to-date conversion result from the AD7731. Figure 5
shows a flowchart for reading from the registers on the AD7731. The register can be programmed to be either 16 or 24 bits wide,
determined by the status of the WL bit of the Mode Register. The RDY output and RDY bit of the Status Register are set low when
the Data Register is updated. The RDY pin and RDY bit will return high once the full contents of the register (either 16 or 24 bits)
have been read. If the Data Register has not been read by the time the next output update occurs, the RDY pin and RDY bit will go
high for at least 158.5 tCLK IN indicating when a read from the Data Register should not be initiated to avoid a transfer from the
Data Register as it is being updated. Once the updating of the Data Register has taken place, RDY returns low.

If the Communications Register data sets up the part for a write operation to this register, a write operation must actually take place
in order to return the part to where it is expecting a write operation to the Communications Register (the default state of the inter-
face). However, the 16 or 24 bits of data written to the part will be ignored by the AD7731.

Mode Register (RS2-RS0 = 0, 1, 0); Power-On/Reset Status: 0174 Hex
The Mode Register is a 16-bit register from which data can either be read or to which data can be written. This register configures
the operating modes of the AD7731, the input range selection, the channel selection and the word length of the Data Register. Table X
outlines the bit designations for the Mode Register. MR0 through MR15 indicate the bit location, MR denoting the bits are in the
Mode Register. MR15 denotes the first bit of the data stream. The number in brackets indicates the power-on/reset default status of
that bit. Figure 5 shows a flowchart for reading from the registers on the AD7731 and Figure 6 shows a flowchart for writing to the
registers on the part.

                                                                       Table X. Mode Register

         MR15       MR14     MR13     MR12      MR11         MR10      MR9       MR8
        MD2 (0)    MD1 (0)  MD0 (0)   B/U (0)  DEN (0)       D1 (0)   D0 (0)    WL (1)

           MR7       MR6      MR5       MR4           MR3      MR2      MR1       MR0
        HIREF (0)  RN2 (1)  RN1 (1)   RN0 (1)        BO (0)  CH2 (1)  CH1 (0)   CH0 (0)

Bit        Bit              Description
Location   Mnemonic
                            Mode Bits. These three bits determine the mode of operation of the AD7731 as outlined in
MR15MR13  MD2MD0          Table XI. The modes are independent, such that writing new mode bits to the Mode Regis-
                            ter will exit the part from the mode in which it is operating and place it in the new requested
                            mode immediately after the Mode Register write. The function of the mode bits is described
                            in more detail below.

                                                     Table XI. Operating Modes

                            MD2  MD1  MD0      Mode of Operation                Power-On/Reset Default

                            0    0    0        Sync (Idle) Mode
                            0    0    1        Continuous Conversion Mode
                            0    1    0        Single Conversion Mode
                            0    1    1        Power-Down (Standby) Mode
                            1    0    0        Internal Zero-Scale Calibration
                            1    0    1        Internal Full-Scale Calibration
                            1    1    0        System Zero-Scale Calibration
                            1    1    1        System Full-Scale Calibration

REV. 0                                         15
AD7731

MD2  MD1  MD0  Operating Mode
0    0    0
0    0    1    Sync (Idle) Mode. In this mode, the modulator and filter are held in reset mode and the AD7731 is not
0    1    0    processing any new samples or data. Placing the part in this mode is equivalent to exerting the SYNC
0    1    1    input pin. However, exerting the SYNC does not actually force these mode bits to 0, 0, 0. The part re-
1    0    0    turns to this mode after a calibration or after a conversion in Single Conversion Mode. This is the default
               condition of these bits after Power-On/Reset.
1    0    1
               Continuous Conversion Mode. In this mode, the AD7731 is continuously processing data and providing
1    1    0    conversion results to the Data Register at the programmed output update rate (as determined by the
               Filter Register). For most applications, this would be the normal operating mode of the AD7731.
1    1    1
               Single Conversion Mode. In this mode, the AD7731 performs a single conversion, updates the Data
               Register, returns to the Sync Mode and resets the mode bits to 0, 0, 0. The result of the single conversion
               on the AD7731 in this mode will not be provided until the full settling-time of the filter has elapsed.

               Power-Down (Standby) Mode. In this mode, the AD7731 goes into its power-down or standby state. Placing
               the part in this mode is equivalent to exerting the STANDBY input pin. However, exerting STANDBY does
               not actually force these mode bits to 0, 1, 1.

               Zero-Scale Self-Calibration Mode. This activates zero-scale self-calibration on the channel selected by the
               CH2, CH1 and CH0 bits of the Mode Register. This zero-scale self-calibration is performed at the se-
               lected gain on internally shorted (zeroed) inputs. When this zero-scale self-calibration is complete, the
               part updates the contents of the Offset Calibration Register and returns to Sync Mode with MD2, MD1
               and MD0 returning to 0, 0, 0. The RDY output and bit go high when calibration is initiated and return
               low when this zero-scale self-calibration is complete to indicate that the part is back in Sync Mode and
               ready for further operations.

               Full-Scale Self-Calibration Mode. This activates full-scale self-calibration on the channel selected by the
               CH2, CH1 and CH0 bits of the Mode Register. This full-scale self-calibration is performed at the se-
               lected gain on an internally-generated full-scale signal. When this full-scale self-calibration is complete,
               the part updates the contents of the Gain Calibration Register and returns to Sync Mode with MD2,
               MD1 and MD0 returning to 0, 0, 0. The RDY output and bit go high when calibration is initiated and
               return low when this full-scale self-calibration is complete to indicate that the part is back in Sync Mode
               and ready for further operations.

               Zero-Scale System Calibration Mode. This activates zero scale system calibration on the channel selected
               by the CH2, CH1 and CH0 bits of the Mode Register. Calibration is performed at the selected gain on
               the input voltage provided at the analog input during this calibration sequence. This input voltage should
               remain stable for the duration of the calibration. When this zero-scale system calibration is complete, the
               part updates the contents of the Offset Calibration Register and returns to Sync Mode with MD2, MD1
               and MD0 returning to 0, 0, 0. The RDY output and bit go high when calibration is initiated and return
               low when this zero-scale calibration is complete to indicate that the part is back in Sync Mode and ready
               for further operations.

               Full-Scale System Calibration Mode. This activates full-scale system calibration on the selected input
               channel. Calibration is performed at the selected gain on the input voltage provided at the analog input
               during this calibration sequence. This input voltage should remain stable for the duration of the calibra-
               tion. When this full-scale system calibration is complete, the part updates the contents of the Gain Cali-
               bration Register and returns to Sync Mode with MD2, MD1 and MD0 returning to 0, 0, 0. The RDY
               output and bit go high when calibration is initiated and return low when this full-scale calibration is com-
               plete to indicate that the part is back in Sync Mode and ready for further operations.

               16  REV. 0
                                                                   AD7731

Bit       Bit       Description
Location  Mnemonic
                    Bipolar/Unipolar Bit. A 0 in this bit selects bipolar operation and the output coding is
MR12      B/U       00...000 for negative full-scale input, 10...000 for zero input and 11...111 for positive full-
                    scale input. A 1 in this bit selects unipolar operation and the output coding is 00...000 for
MR11      DEN       zero input and 11...111 for positive full-scale input.

MR10MR9  D1D0     Digital Output Enable Bit. With this bit at 1, the AIN3/D1 and AIN4/D0 pins assume their
                    digital output functions and the output drivers connected to these pins are enabled. In this
MR8       WL        mode, the user effectively has two port bits which can be programmed over the serial interface.
MR7       HIREF
                    Digital Output Bits. These bits determine the digital outputs on the AIN3/D1 and AIN4/D0
MR6MR4   RN2RN0   pins respectively when the DEN bit is a 1. For example, a 1 written to the D1 bit of the
                    Mode Register (with the DEN bit also a 1) will put a logic 1 on the AIN3/D1 pin. This logic
                    1 will remain on this pin until a 0 is written to the D1 bit (in which case, the AIN3/D1 pin
                    goes to a logic 0) or the digital output function is disabled by writing a 0 to the DEN bit.

                    Data Word Length Bit. This bit determines the word length of the Data Register. A 0 in this
                    bit selects 16-bit word length when reading from the data register (i.e., RDY returns high
                    after 16 serial clock cycles in the read operation). A 1 in this bit selects 24-bit word length for
                    the Data Register.

                    High Reference Bit. This bit should be set in accordance with the reference voltage which is
                    being used on the part. If the reference voltage is 2.5 V, the HIREF bit should be set to 0. If
                    the reference voltage is 5 V, the HIREF bit should be set to a 1. With the HIREF bit set
                    correctly for the appropriate applied reference voltage, the input ranges are 0 mV to +20 mV,
                    +40 mV, +80 mV, +160 mV, +320 mV, +640 mV and +1.28 V for unipolar operation and
                    20 mV, 40 mV, 80 mV, 160 mV, 320 mV, 640 mV and 1.28 V for bipolar operation.
                    It is possible for a user with a 2.5 V reference to set the HIREF bit to a 1. In this case, the
                    part is operating with a 2.5 V reference but assumes it has a 5 V reference. As a result, the
                    input ranges on the part become 0 mV to +10 mV through 0 mV to +640 mV for unipolar
                    operation and 10 mV through 640 mV for bipolar operation. However, the output noise
                    from the part (in nV) will remain unchanged so the resolution of the part (in LSBs) will re-
                    duce by 1.

                    Input Range Bits. These bits determine the analog input range for the selected analog input.
                    The different input ranges are outlined in Table XII. The table is valid for a reference voltage
                    of 2.5 V with the HIREF bit at 0 or for a reference voltage of 5 V with the HIREF bit at a
                    logic 1.

                                 Table XII. Input Range Selection

                                              Input Range

                    RN2 RN1 RN0  B/U Bit = 0         B/U Bit = 1

                    0  0  0      20 mV to +20 mV    0 mV to +20 mV
                                 20 mV to +20 mV    0 mV to +20 mV
                    0  0  1      40 mV to +40 mV    0 mV to +40 mV
                                 80 mV to +80 mV    0 mV to +80 mV
                    0  1  0      160 mV to +160 mV  0 mV to +160 mV
                                 320 mV to +320 mV  0 mV to +320 mV
                    0  1  1      640 mV to +640 mV  0 mV to +640 mV
                                 1.28 V to +1.28 V  0 mV to +1.28 V Power-On/Reset Default
                    1  0  0

                    1  0  1

                    1  1  0

                    1  1  1

REV. 0                           17
AD7731

Bit       Bit                 Description
Location  Mnemonic
MR3       BO                  Burnout Current Bit. A 1 in this bit activates the burnout currents. When active, the burnout
                              currents connect to the selected analog input pair, one source current to the AIN(+) input
MR2MR0   CH2CH0             and one sink current to the AIN() input. A 0 in this bit turns off the on-chip burnout
                              currents.

                              Channel Select. These three bits select a channel either for conversion or for access to cali-
                              bration coefficients as outlined in Table XIII. There are three pairs of calibration registers on
                              the part. In fully differential mode, the part has three input channels so each channel has its
                              own pair of calibration registers. In pseudo-differential mode, the AD7731 has five input
                              channels with some of the input channel combinations sharing calibration registers. With
                              CH2, CH1 and CH0 at a logic 1, the part looks at the AIN6 input internally shorted to itself.
                              This can be used as a test method to evaluate the noise performance of the part with no ex-
                              ternal noise sources. In this mode, the AIN6 input should be connected to an external volt-
                              age within the allowable common-mode range for the part. The power-on/default status of
                              these bits is 1, 0, 0.

                                                Table XIII. Channel Selection

                              CH2  CH1 CH0 AIN(+) AIN() Type                  Calibration Register Pair

                              0    0 0 AIN1 AIN6 Pseudo Differential           Register Pair 0
                              0    0 1 AIN2 AIN6 Pseudo Differential           Register Pair 1
                              0    1 0 AIN3 AIN6 Pseudo Differential           Register Pair 2
                              0    1 1 AIN4 AIN6 Pseudo Differential           Register Pair 2
                              1    0 0 AIN1 AIN2 Fully Differential            Register Pair 0
                              1    0 1 AIN3 AIN4 Fully Differential            Register Pair 1
                              1    1 0 AIN5 AIN6 Fully Differential            Register Pair 2
                              1    1 1 AIN6 AIN6 Test Mode                     Register Pair 2

Filter Register (RS2-RS0 = 0, 1, 1); Power-On/Reset Status: 2002 Hex
The Filter Register is a 16-bit register from which data can either be read or to which data can be written. This register determines
the amount of averaging performed by the filter and the mode of operation of the filter. It also sets the chopping mode. Table XIV
outlines the bit designations for the Filter Register. FR0 through FR15 indicate the bit location, FR denoting the bits are in the Filter
Register. FR15 denotes the first bit of the data stream. The number in brackets indicates the power-on/reset default status of that bit.
Figure 5 shows a flowchart for reading from the registers on the AD7731 and Figure 6 shows a flowchart for writing to the registers
on the part.

                                       Table XIV. Filter Register

            FR15      FR14     FR13     FR12           FR11         FR10      FR9       FR8
          SF11 (0)  SF10 (0)  SF9 (1)  SF8 (0)        SF7 (0)      SF6 (0)  SF5 (0)   SF4 (0)

            FR7       FR6       FR5      FR4       FR3               FR2       FR1       FR0
          SF3 (0)   SF2 (0)   SF1 (0)  SF0 (0)  ZERO (0)           CHP (0)  SKIP (1)  FAST (0)

Bit       Bit                 Description
Location  Mnemonic
                              Sinc3 Filter Selection Bits. The AD7731 contains two filters, a Sinc3 filter and an FIR filter.
FR15FR4  SF11SF0            The 12 bits programmed to SF11 through SF0 sets the amount of averaging which the Sinc3
                              filter performs. As a result, the number programmed to these 12 bits affects the 3 dB fre-
                              quency and output update rate from the part (see Filter Architecture section). The allowable
                              range for SF words depends on whether the part is operated with CHP on or off and SKIP
                              on or off. Table XV outlines the SF ranges for different setups.

                                                18                                            REV. 0
                                                      AD7731

                                 Table XV. SF Ranges

CHOP      SKIP      SF Range           Output Update Rate Range (Assuming 4.9152 MHz Clock)

0         0         2048 to 150        150 Hz to 2.048 kHz
1         0         2048 to 75         50 Hz to 1.365 kHz
0         1         2048 to 40         150 Hz to 7.6 kHz
1         1         2048 to 20         50 Hz to 5.12 kHz

Bit       Bit       Description
Location  Mnemonic
FR3       ZERO      A zero must be written to this bit to ensure correct operation of the AD7731.
FR2       CHP
                    Chop Enable Bit. This bit determines if the chopping mode on the part is enabled. A 1 in this
FR1       SKIP      bit location enables chopping on the part. When the chop mode is enabled, the part is effec-
                    tively chopped at its input and output to remove all offset and offset drift errors on the part.
FR0       FAST      If offset performance with time and temperature are important parameters in the design, it is
                    recommended that the user enable chopping on the part.

                    FIR Filter Skip Bit. With a 0 in this bit, the AD7731 performs two stages of filtering before
                    shipping a result out of the filter. The first is a Sinc3 filter followed by a 22-tap FIR filter.
                    With a 1 in this bit, the FIR filter on the part is bypassed and the output of the Sinc3 is fed
                    directly as the output result of the AD7731's filter (see Filter Architecture for more details on
                    the filter implementation).

                    FASTStepTM Mode Enable Bit. A 1 in this bit enables the FASTStepTM mode on the AD7731. In
                    this mode, if a step change on the input is detected, the FIR calculation portion of the filter is
                    suspended and replaced by a simple moving average on the output of the Sinc3 filter. Ini-
                    tially, two outputs from the sinc3 filter are used to calculate an AD7731 output. The number
                    of sinc3 outputs used to calculate the moving average output is increased (from 2 to 4 to 8 to
                    16) until the STDY bit goes low. When the FIR filter has fully settled after a step, the STDY
                    bit will become active and the FIR filter is switched back into the processing loop (see Filter
                    Architecture section for more details on the FASTStepTM mode).

Offset Calibration Register (RS2RS0 = 1, 0, 1)
The AD7731 contains three 24-bit Offset Calibration Registers, labeled Offset Calibration Register 0 to Offset Calibration Register
2, to which data can be written and from which data can be read. The three registers are totally independent of each other such that
in fully-differential mode there is an offset register for each of the input channels. This register is used in conjunction with the associ-
ated Gain Calibration Register to form a register pair. The calibration register pair used to scale the output of the filter is as outlined
in Table XIII. To access the appropriate Offset Calibration Register the user should write first to the Mode Register setting up the
appropriate address in the CH2 to CH0 bits.

The Offset Calibration Register is updated after an offset calibration routine (1, 0, 0 or 1, 1, 0 loaded to the MD2, MD1, MD0 bits
of the Mode Register). During subsequent conversions, the contents of this register are subtracted from the filter output prior to gain
scaling being performed on the word. Figure 5 shows a flowchart for reading from the registers on the AD7731 and Figure 6 shows a
flowchart for writing to the registers on the part.

Gain Calibration Register (RS2RS0 = 1, 1, 0)
The AD7731 contains three 24-bit Gain Calibration Registers to which data can be written and from which data can be read. The
three registers are totally independent of each other such that in fully-differential mode there is a gain register for each of the input
channels. This register is used in conjunction with the associated Offset Calibration Register to form a register pair which scale the
output of the filter before it is loaded to the Data Register. These register pairs are associated with input channel pairs as outlined in
Table XIII. To access the appropriate Gain Calibration Register the user should write first to the Mode Register setting up the ap-
propriate address in the CH2 to CH0 bits.

The Gain Calibration Register is updated after a gain calibration routine (1, 0, 1 or 1, 1, 1 loaded to the MD2, MD1, MD0 bits of
the Mode Register). During subsequent conversions, the contents of this register are used to scale the number which has already
been offset corrected with the Offset Calibration Register contents. Figure 5 shows a flowchart for reading from the registers on the
AD7731 and Figure 6 shows a flowchart for writing to the registers on the part.

Test Register (RS2RS0 = 1, 1, 1); Power On/Reset Status: 000000Hex

The AD7731 contains a 24-bit Test Register to which data can be written and from which data can be read. The contents of this

register are used in testing the device. The user is advised not to change the status of any of the bits in this register from the default
(Power-On or RESET) status of all 0s as the part will be placed in one of its test modes and will not operate correctly. If the part
enters one of its test modes, exercising RESET or writing 32 successive 1s to the part will exit the part from the mode and return all

register contents to their power-on/reset status. Note, if the part is placed in one of its test modes, it may not be possible to read back

the contents of the Test Register depending on the test mode which the part has been placed.

REV. 0                           19
AD7731

READING FROM AND WRITING TO THE ON-CHIP REGISTERS
The AD7731 contains a total of twelve on-chip registers. These registers are all accessed over a three-wire interface. As a result,
addressing of registers is via a write operation to the topmost register on the part, the Communications Register. Figure 5 shows a
flowchart for reading from the different registers on the part summarizing the sequence and the words to be written to access each of
the registers. Figure 6 gives a flowchart for writing to the different registers on the part, again summarizing the sequence and words
to be written to the AD7731.

                                                                                                                                                                   START

                                                                 CONTINUOUS  YES
                                                                   READS OF
          Byte W Byte Y Byte Z                                     REGISTER
          (Hex) (Hex) (Hex)                                       REQUIRED?

Register

Status Register 10       20    30                                                        NO          WRITE BYTE Y TO
Data Register 11         21    30                                        WRITE BYTE W TO     COMMUNICATIONS REGISTER
Mode Register 12         22    30                                COMMUNICATIONS REGISTER     (SEE ACCOMPANYING TABLE)
Filter Register 13       N/A*  N/A*                              (SEE ACCOMPANYING TABLE)
Offset Register 15       N/A*  N/A*
Gain Register 16         N/A*  N/A*                                        READ REGISTER

*N/A = Not Applicable. Continuous reads of these registers does                                  READ REGISTER
not make sense as the register contents would remain the same
since they are only changed by a write operation.

                                                                                             NO  STOP

                                                                                                 CONTINUOUS

                                                                                                 READ

                                                                                                 OPERATION?

                                                                                                                       YES

                                                                                                     WRITE BYTE Z TO
                                                                                             COMMUNICATIONS REGISTER
                                                                                             (SEE ACCOMPANYING TABLE)

                         Figure 5. Flowchart for Reading from the AD7731 Registers

Register                 Byte Y (Hex)                                                         START

Communications Register  00                                                          WRITE BYTE Y TO
Data Register            Read Only Register.                                 COMMUNICATIONS REGISTER
Mode Register            02                                                  (SEE ACCOMPANYING TABLE)
Filter Register          03
Offset Register          05                                                        WRITE TO REGISTER
Gain Register            06
Test Register            User is advised not                                                   END
                         to change contents of
                         Test Register

                         Figure 6. Flowchart for Writing to the AD7731 Registers                                            REV. 0
                                                           20
                                                                               AD7731

CALIBRATION OPERATION SUMMARY

The AD7731 contains a number of calibration options as outlined previously. Table XVI summarizes the calibration types, the op-

erations involved and the duration of the operations. There are two methods of determining the end of calibration. The first is to
monitor the hardware RDY pin using either interrupt-driven or polling routines. The second method is to do a software poll of the
RDY bit in the Status Register. This can be achieved by setting up the part for continuous reads of the Status Register once a calibra-
tion has been initiated. The RDY pin and RDY bit go high on initiating a calibration and return low at the end of the calibration

routine. At this time, the MD2, MD1, MD0 bits of the Mode Register have returned to 0, 0, 0. The FAST and SKIP bits are treated

as 0 for the calibration sequence so the full filter is always used for the calibration routines. See Calibration section for full details.

                             Table XVI. Calibration Operations

                  MD2, MD1, Duration to RDY Duration to RDY

Calibration Type  MD0        Low (CHP = 1) Low (CHP = 0) Calibration Sequence

Internal Zero-Scale 1, 0, 0  22 1/Output Rate 24 1/Output Rate  Calibration on internal shorted input with PGA set
Internal Full-Scale 1, 0, 1  44 1/Output Rate 48 1/Output Rate  for selected input range. The Offset Calibration
                                                                    Register for the selected channel is updated at the
System Zero-Scale 1, 1, 0    22 1/Output Rate 24 1/Output Rate  end of this calibration sequence. For full self-cali-
System Full-Scale 1, 1, 1    22 1/Output Rate 24 1/Output Rate  bration, this calibration should be preceded by an
                                                                    Internal Full-Scale calibration. For applications
                                                                    which require an Internal Zero-Scale and System
                                                                    Full Scale calibration, this Internal Zero-Scale
                                                                    calibration should be performed first.

                                                                    Calibration on internally-generated input full-scale
                                                                    with PGA set for selected input range. The Gain
                                                                    Calibration Register for the selected channel is
                                                                    updated at the end of this calibration sequence. It is
                                                                    recommended that internal full-scale calibrations
                                                                    are performed on the operating input range except
                                                                    for the 20 mV and 40 mV input ranges where opti-
                                                                    mum results are achieved by calibrating on the
                                                                    80 mV range. This calibration should be followed
                                                                    by either an Internal Zero-Scale or System Zero-
                                                                    Scale calibration. This calibration should be fol-
                                                                    lowed by either an Internal Zero-Scale or System
                                                                    Zero-Scale calibration. This zero-scale calibration
                                                                    should be performed at the operating input range.

                                                                    Calibration on externally-applied input voltage with
                                                                    PGA set for selected input range. The input applied
                                                                    is assumed to be the zero-scale of the system. For
                                                                    full system calibration, this System Zero-Scale
                                                                    calibration should be performed first. For applica-
                                                                    tions which require a System Zero-Scale and Inter-
                                                                    nal Full Scale calibration, this calibration should be
                                                                    preceded by the Internal Full-Scale calibration. The
                                                                    Offset Calibration Register for the selected channel
                                                                    is updated at the end of this calibration sequence.

                                                                    Calibration on externally-applied input voltage with
                                                                    PGA set for selected input range. The input applied
                                                                    is assumed to be the full-scale of the system. This
                                                                    calibration should be preceded by a System Zero-
                                                                    Scale or Internal Zero-Scale calibration. The Gain
                                                                    Calibration Register for the selected channel is
                                                                    updated at the end of this calibration sequence.

REV. 0                       21
AD7731

CIRCUIT DESCRIPTION                                                   sigma-delta modulator converts the sampled input signal into a
The AD7731 is a sigma-delta A/D converter with on-chip digital        digital pulse train whose duty cycle contains the digital informa-
filtering, intended for the measurement of wide dynamic range,        tion. A digital low-pass filter processes the output of the sigma-
low-frequency signals such as those in strain-gage, pressure          delta modulator and updates the data register at a rate that can
transducer, temperature measurement, industrial control or pro-       be programmed over the serial interface. The output data from
cess control applications. It contains a sigma-delta (or charge-      the part is accessed over this serial interface. The cutoff fre-
balancing) ADC, a calibration microcontroller with on-chip            quency and output rate of this filter can be programmed via on-
static RAM, a clock oscillator, a digital filter and a bidirectional  chip registers. The output noise performance and peak-to-peak
serial communications port. The part consumes 13.5 mA of              resolution of the part varies with gain and with the output rate
power supply current with a standby mode which consumes               as shown in Tables I to IV.
only 20 A. The part operates from a single +5 V supply. The
clock source for the part can be provided via an external clock       The analog inputs are buffered on-chip, allowing the part to
or by connecting a crystal oscillator or ceramic resonator across     handle significant source impedances on the analog input. This
the MCLK IN or MCLK OUT pins.                                         means that external R, C filtering (for noise rejection or RFI
                                                                      interference reduction) can be placed on the analog inputs if
The part contains three programmable-gain fully differential          required. The common-mode voltage range for the analog in-
analog input channels which can be reconfigured as five pseudo-       puts comes within 1.2 V of AGND and 0.95 V of AVDD. The
differential inputs. The part handles a total of seven different      reference input is also differential and the common-mode range
input ranges on all channels which are programmed via the on-         here is from AGND to AVDD.
chip registers. The differential unipolar ranges are: 0 mV to
+20 mV through 0 V to +1.28 V and the differential bipolar            The AD7731 contains a number of hardware and software
ranges are: 20 mV through 1.28 V.                                 events that set or reset status flags and bits in registers. Table
                                                                      XVII summarizes which blocks and flags are affected by the
The AD7731 employs a sigma-delta conversion technique to              different events.
realize up to 24 bits of no missing codes performance. The

                                          Table XVII. Reset Events

Event               Set Registers  Mode   Filter                      Analog      Reset Serial  Set RDY  Set STDY
                    to Default     Bits   Reset                       Power-Down  Interface     Pin/Bit  Bit
Power-On Reset
RESET Pin           Yes            000    Yes                         Yes         Yes           Yes      Yes
STANDBY Pin         Yes            000    Yes                         No          Yes           Yes      Yes
Mode 011 Write      No             As Is  Yes                         Yes         No            Yes      Yes
SYNC Pin            No             011    Yes                         Yes         No            Yes      Yes
Mode 000 Write      No             As Is  Yes                         No          No            Yes      Yes
Conversion or       No             000    Yes                         No          No            Yes      Yes
Cal Mode Write      No             New    Initial                     No          No            Yes      Yes
Clock 32 1s                        Value  Reset
Data Register Read  No             As Is  No                          No          Yes           Yes      Yes
                    No             As Is  No                                                    Yes      No
                                                                      No          No

                                          22                                                           REV. 0
                                                                      AD7731

ANALOG INPUT                                                          0 mV to +80 mV, 0 mV to +160 mV, 0 mV to +320 mV, 0 mV
Analog Input Channels                                                 to +640 mV and 0 V to +1.28 V while the bipolar ranges are
The AD7731 has six analog input pins (labelled AIN1 to AIN6)          20 mV, 40 mV, 80 mV, 160 mV, 320 mV, 640 mV,
which can be configured as either three fully differential input       1.28 V. These are the nominal ranges which should appear at
channels or five pseudo-differential input channels. Bits CH0,        the input to the on-chip PGA.
CH1 and CH2 of the Mode Register configure the input chan-
nel arrangement and the channel selection is as outlined              Bipolar/Unipolar Inputs
previously in Table XIII. The input pairs (either differential        The analog inputs on the AD7731 can accept either unipolar or
or pseudo-differential) provide programmable-gain, input chan-        bipolar input voltage ranges. Bipolar input ranges do not imply
nels which can handle either unipolar or bipolar input signals. It    that the part can handle negative voltages with respect to system
should be noted that the bipolar input signals are referenced to      ground on its analog inputs unless the AGND of the part is also
the respective AIN() input of the input pair. The AIN3 and           biased below system ground. Unipolar and bipolar signals on
AIN4 pins can also be reconfigured as two digital output port         the AIN(+) input are referenced to the voltage on the respec-
bits, also controlled by the Mode Register.                           tive AIN() input. For example, if AIN() is +2.5 V and the
                                                                      AD7731 is configured for an analog input range of 0 mV to
A differential multiplexer switches one of the two input channels     +20 mV, the input voltage range on the AIN(+) input is +2.5 V
to the on-chip buffer amplifier. When the analog input channel        to +2.52 V. If AIN() is +2.5 V and the AD7731 is configured
is switched, the RDY output goes high and the settling time of        for an analog input range of 1.28 V, the analog input range on
the part must elapse before a valid word from the new channel is      the AIN(+) input is +1.22 V to +3.78 V (i.e., 2.5 V 1.28 V).
available in the Data Register (indicated by RDY going low).
                                                                      Bipolar or unipolar options are chosen by programming the B/U
Buffered Inputs                                                       bit of the Mode Register. This programs the selected channel
The output of the multiplexer feeds into a high impedance input       for either unipolar or bipolar operation. Programming the chan-
stage of the buffer amplifier. As a result, the analog inputs can     nel for either unipolar or bipolar operation does not change any
handle significant source impedances. This buffer amplifier has       of the input signal conditioning; it simply changes the data
an input bias current of 50 nA (CHP = 1) and 60 nA (CHP = 0).         output coding and the points on the transfer function where
This current flows in each leg of the analog input pair. The          calibrations occur. When the AD7731 is configured for unipolar
offset current on the part is the difference between the input        operation, the output coding is natural (straight) binary with a
bias on the legs of the input pair. This offset current is less than  zero differential voltage resulting in a code of 000...000, a mid-
10 nA (CHP = 1) and 25 nA (CHP = 0). Large source resis-              scale voltage resulting in a code of 100...000 and a full-scale
tances result in a dc offset voltage developed across the source      input voltage resulting in a code of 111...111. When the AD7731 is
resistance on each leg but matched impedances on the analog           configured for bipolar operation, the coding is offset binary with
input legs will reduce the offset voltage to that generated by the    a negative full-scale voltage resulting in a code of 000...000, a
input offset current.                                                 zero differential voltage resulting in a code of 100...000 and a
                                                                      positive full-scale voltage resulting in a code of 111...111.
Analog Input Ranges
The absolute input voltage range is restricted to between             Burnout Currents
AGND + 1.2 V to AVDD 0.95 V which also places restrictions          The AD7731 contains two 100 nA constant current generators,
on the common-mode range. Care must be taken in setting up            one source current from AVDD to AIN(+) and one sink from
the common-mode voltage and input voltage range so that these         AIN1() to AGND. The currents are switched to the selected
limits are not exceeded, otherwise there will be a degradation in     analog input pair. Both currents are either on or off depending
linearity performance.                                                on the BO bit of the Mode Register. These currents can be used
                                                                      in checking that a transducer is still operational before attempt-
In some applications, the analog input range may be biased            ing to take measurements on that channel. If the currents are
either around system ground or slightly below system ground. In       turned on, allowed flow in the transducer, a measurement of the
such cases, the AGND of the AD7731 must be biased negative            input voltage on the analog input taken and the voltage mea-
with respect to system ground such that the analog input voltage      sured is full scale then it indicates that the transducer has gone
does not go within 1.2 V of AGND. Care should taken to en-            open-circuit. If the voltage measured is 0 V, it indicates that the
sure that the differential between either AVDD or DVDD and this       transducer has gone open-circuit. For normal operation, these
biased AGND does not exceed 5.5 V. This is discussed in more          burnout currents are turned off by writing a 0 to the BO bit.
detail in the Applications section.                                   The current sources work over the normal absolute input volt-
                                                                      age range specifications.
Programmable Gain Amplifier
The output from the buffer amplifier is applied to the input of
the on-chip programmable gain amplifier (PGA). The PGA can
handle seven different unipolar input ranges and seven bipolar
ranges. With the HIREF bit of the Mode Register at 0 and a
+2.5 V reference (or the HIREF bit at 1 and a +5 V reference),
the unipolar ranges are 0 mV to +20 mV, 0 mV to +40 mV,

REV. 0  23
AD7731

REFERENCE INPUT                                                        SIGMA-DELTA MODULATOR
The AD7731's reference inputs, REF IN(+) and REF IN(),                A sigma-delta ADC generally consists of two main blocks, an
provide a differential reference input capability. The common-         analog modulator and a digital filter. In the case of the AD7731,
mode range for these differential inputs is from AGND to AVDD.         the analog modulator consists of a difference amplifier, an inte-
The nominal reference voltage, VREF (REF IN(+) REF IN()),           grator block, a comparator and a feedback DAC as illustrated in
for specified operation is +2.5 V with the HIREF bit at 0 and          Figure 7. In operation, the analog signal sample is fed to the
+5 V with the HIREF bit at 1. The part is also functional with         difference amplifier along with the output of the feedback DAC.
VREF of +2.5 V with the HIREF bit at 1. This results in a halv-        The difference between these two signals is integrated and fed to
ing of all input ranges. The resolution in nV will be unaltered,       the comparator. The output of the comparator provides the
but will be reduced by 1 bit in terms of peak-to-peak resolution.      input to the feedback DAC so the system functions as a negative
                                                                       feedback loop that tries to minimize the difference signal. The
Both reference inputs provide a high impedance, dynamic load.          digital data that represents the analog input voltage is contained
The typical average dc input leakage current is over temperature       in the duty cycle of the pulse train appearing at the output of the
is 4.5 A with HIREF = 0 and 8 A with HIREF = 1. Because              comparator. This duty cycle data can be recovered as a data
the input impedance on each reference input is dynamic, exter-         word using the digital filter. The sampling frequency of the
nal resistance/capacitance combinations may result in gain er-         modulator loop is many times higher than the bandwidth of the
rors on the part.                                                      input signal. The integrator in the modulator shapes the quanti-
                                                                       zation noise (which results from the analog to digital conversion) so
The output noise performance outlined in Tables I through IV           that the noise is pushed towards one half of the modulator fre-
is for an analog input of 0 V and is unaffected by noise on the        quency. The digital filter then bandlimits the response to a fre-
reference. To obtain the same noise performance as shown in            quency significantly lower than one half of the modulator
the noise tables over the full input range requires a low noise        frequency. In this manner, the 1-bit output of the comparator
reference source for the AD7731. If the reference noise in the         is translated into a bandlimited, low noise output from the
bandwidth of interest is excessive, it will degrade the perfor-        AD7731.
mance of the AD7731. In applications where the excitation
voltage for the transducer on the analog input also drives the         ANALOG DIFFERENCE
reference voltage for the part, the effect of the low-frequency
noise in the excitation voltage will be removed as the application     INPUT  AMP                     COMPARATOR
is ratiometric. In this case, the reference voltage for the AD7731
and the excitation voltage for the transducer are the same. The                           INTEGRATOR              DIGITAL
HIREF bit of the Mode Register should be set to 1.                                                                FILTER

If the AD7731 is not used in a ratiometric application, a low                             DAC                     DIGITAL DATA
noise reference should be used. Recommended reference voltage
sources for the AD7731 include the AD780, REF43 and REF192.                   Figure 7. Sigma-Delta Modulator Block Diagram
If any of these references are used as the reference source for the
AD7731, the HIREF bit should be set to 0. It is generally rec-         DIGITAL FILTERING
ommended to decouple the output of these references to further         Filter Architecture
reduce the noise level.                                                The output of the modulator feeds directly into the digital filter.
                                                                       This digital filter consists of two portions, a first stage filter and
Reference Detect                                                       a second stage filter. The cutoff frequency and output rate of
The AD7731 includes on-chip circuitry to detect if the part has        the filter are programmable. The first stage filter is a low-pass,
a valid reference for conversions or calibrations. If the voltage      sinc3 or (sinx/x)3 filter whose primary function is to remove the
between the REF IN(+) and REF IN() pins goes below 0.3 V              quantization noise introduced at the modulator. The second
or either the REF IN(+) or REF IN() inputs is open circuit,           stage filter has three distinct modes of operation. The first op-
the AD7731 detects that it no longer has a valid reference. In         tion is where it is bypassed completely such that the only filter-
this case, the NOREF bit of the Status Register is set to a 1.         ing provided on the AD7731 is performed by the first stage sinc3
                                                                       filter. The second is where it provides a low-pass 22-tap FIR
If the AD7731 is performing normal conversions and the NOREF           filter which processes the output of the first stage filter. The
bit becomes active, the part places all 1s in the Data Register.       third option is to enable FASTStepTM mode. In this mode, when
Therefore, it is not necessary to continuously monitor the status      a step change is detected on the analog input or the analog input
of the NOREF bit when performing conversions. It is only nec-          channel switched, the second stage filter enters a mode where it
essary to verify its status if the conversion result read from the     performs a variable number of averages for some time after the
Data Register is all 1s.                                               step change and then the second stage filter switches back to the
                                                                       FIR filter.
If the AD7731 is performing either an offset or gain calibration
and the NOREF bit becomes active, the updating of the respec-          The AD7731 has two primary modes of operation, chop mode
tive calibration register is inhibited to avoid loading incorrect      (CHP = 1) and nonchop mode (CHP = 0). The AD7731 alter-
coefficients to this register. If the user is concerned about verify-  natively reverses its inputs with CHP = 1, and alternate outputs
ing that a valid reference is in place every time a calibration is     from the first stage filter have a positive offset and negative
performed, then the status of the NOREF bit should be checked          offset term included. With CHP = 0, the input is never reversed
at the end of the calibration cycle.                                   and the output of the first stage filter includes an offset which is
                                                                       always of the same polarity.

        24                                                                                                      REV. 0
                                                                                             AD7731

The operation mode can be changed to achieve optimum per-               GAIN dB       0
formance in various applications. The CHP bit should generally                      10
be set to 0 when using the AD7731 in applications where higher                      20
throughput rates are a concern or in applications where the                         30
reduced rejection at the chopping frequency in chop mode is an                      40
issue. The part should be operated with CHP = 1 when drift,                         50
noise rejection and optimum EMI rejection are important crite-                      60
ria in the application.                                                             70
                                                                                    80
The output update rate of the AD7731 is programmed using the                        90
SF bits of the Filter Register. With CHP = 0, the output update                    100
is determined by the relationship:                                                 110
                                                                                   120
        ( ) Output =            1
        Rate          f MOD     SF        CHP = 0                                         0  200 400 600 800 1000 1200 1400 1600 1800
                                                                                                                      FREQUENCY Hz

where SF is the decimal equivalent of the data loaded to the SF            Figure 8. SKIP Mode Frequency Response (SKIP = 1,
bits of the Filter Register and fMOD is the modulator frequency            SF = 512)
and is 1/16th of the master clock frequency.
                                                                        Chop Mode (SKIP = 1, CHP = 1)
With CHP = 1, the output update is determined by the relation-          With CHP = 1, the AD7731 alternatively reverses the ADC
ship:                                                                   inputs, producing an output which contains the channel offset
                                                                        when not reversed and the negative of the offset when reversed.
                                1                                       As a result, when operating in SKIP mode, the user has to take
                             3 SF                                     two subsequent outputs from the AD7731 and average them to
        ( ) Output=                                                    produce a valid output from the first stage filter. While operat-
        Rate       f MOD                  CHP = 1                       ing in this mode gives the benefits of chopping without the
                                                                        longer settling time associated with the 22-tap FIR filter, care
where SF is the decimal equivalent of the data loaded to the SF         should be taken with input signals near positive full-scale or
bits of the Filter Register and fMOD is the modulator frequency         negative full-scale (zero-scale in unipolar mode). Since the
and is 1/16th of the master clock frequency.                            calibration coefficients are generated for the averaged offset, and
                                                                        not for the individual offsets represented in each sample, one of
Thus for a given SF word the output rate from the AD7731 is             the two samples in the pair may record an all 1s or all 0s read-
three times faster with CHP = 0 than CHP = 1.                           ing. If this happens it will result in an error in the averaged
                                                                        reading. Time to first output for the part is 1/Output Rate in
The various filter stages and options are discussed in the follow-      this mode. However, since the user really needs two outputs to
ing sections.                                                           derive a correct chopped result, the time to get two outputs for
                                                                        averaging is 2 1/Output Rate. Table XVIII summarizes the
First Stage Filter/SKIP Mode Enabled (SKIP = 1)                         settling time and subsequent throughput rate for the various
With SKIP mode enabled, the only filtering on the part is the           different modes. If the user wants the benefits of chopping with-
first stage filter. The frequency response for this first stage filter  out the longer settling time associated with the 22-tap FIR filter,
is shown in Figure 8. The response of this first stage filter is        it is recommended that the part be used in FASTStepTM mode.
similar to that of an averaging filter but with a sharper roll-off.
With CHP = 0, the output rate for the filter corresponds with           Second Stage Filter
the positioning of the first notch of the filter's frequency re-        With SKIP mode disabled, the second stage filter is included in
sponse. Thus, for the plot of Figure 8 where the output rate is         the signal processing. This second stage filter produces a differ-
600 Hz (fCLK IN = 4.9152 MHz and SF = 512), the first notch of          ent response depending on the CHP and FAST bits.
the filter is at 600 Hz. With CHP = 1, the magnitude response
is the same as in Figure 8 but in this case, the output rate is         Normal FIR Operation (SKIP = 0)
1/3rd the output rate so for the example shown in Figure 8 the          The normal mode of operation of the second stage filter is as a
output data rate is 200 Hz. The notches of this sinc3 filter fre-       22-tap low-pass FIR filter. This second stage filter processes the
quency response are repeated at multiples of the first notch. The       output of the first stage filter and the net frequency response of
filter provides attenuation of better than 100 dB around these          the filter is simply a product of the filter response of both filters.
notches. Programming a different cutoff frequency via SF0              The overall filter response of the AD7731 is guaranteed to have
SF11 does not alter the profile of the filter response; it simply       no overshoot.
changes the location of the notches. The 3 dB frequency for both
Chop and Nonchop modes is defined as:

        f 3 dB  =  0. 262      f MOD     1
                                          SF

Nonchop Mode (SKIP = 1, CHP = 0)
With CHP = 0, the input chopping on the AD7731 is disabled
and any offset content in the samples to the first stage filter are
all of the same polarity. When using the part in SKIP mode, the
user can take the output from the AD7731 directly. Time to the
first output for the part is 3 1/Output Rate in this mode. Table
XVIII summarizes the settling time and subsequent throughput
rate for the various different modes.

REV. 0                                                           25
AD7731

Chop Mode (SKIP = 0, CHP = 1)                                       Figure 10 shows the frequency response for the same set of
With CHOP mode enabled and SKIP mode disabled, the sec-             conditions as for Figure 9 but in this case the response in shown
ond stage filter is presented with alternating first stage filter   out to 600 Hz. This response shows that the attenuation of
outputs and processes data accordingly. It has two primary          input frequencies close to 200 Hz and 400 Hz is significantly
functions. One is to set the overall frequency response and the     less than at other input frequencies. These "peaks" in the fre-
second is to eliminate the modulated offset effect which appears    quency response are a by-product of the chopping of the input.
on the output of the first stage filter. Time to first output is    The plot of Figure 10 is the amplitude for different input fre-
22 1/Output Rate in this mode. Table XVIII summarizes the         quencies. Note that because the output rate is 200 Hz for the
settling time and subsequent throughput rate for the various        conditions under which Figure 10 is plotted, if something ex-
different modes.                                                    isted in the input frequency domain at 200 Hz, it would be
                                                                    aliased and appear in the output frequency domain at dc.
Figure 9 shows the full frequency response of the AD7731 when
the second stage filter is set for normal FIR operation. This       Because of this effect, care should be taken in choosing an out-
response is for chop mode enabled with the decimal equivalent       put rate which is close to the line frequency in the application.
of the word in the SF bits set to 512 and a master clock fre-       For example, if the line frequency is 50 Hz, an output update
quency of 4.9152 MHz. The response will scale proportionately       rate of 50 Hz should not be chosen as it will significantly reduce
with master clock frequency. The response is shown from dc to       the AD7731's line frequency rejection (the 50 Hz will appear as
100 Hz. The rejection at 50 Hz 1 Hz and 60 Hz 1 Hz is           a dc component with only 6 dB attenuation). However, choos-
better than 88 dB.                                                  ing 60 Hz as the output rate (SF = 1707) will give better than
                                                                    90 dB attenuation of the aliased line frequency. In a similar
The 3 dB frequency for the frequency response of the AD7731        fashion, if the line frequency is 60 Hz, it is recommended that
with the second stage filter set for normal FIR operation and       the user choose an output update rate of 50 Hz (SF = 2048).
chop mode enabled is determined by the following relationship:

                                           1                                                                                                                0
                                        3 SF                                                                                                          10
( ) f 3dB                                                                                                                                               20
          = 0.0395           f MOD               CHP = 1                                                                                              30
                                                                                                                                                        40
In this case, f3 dB = 7.9 Hz and the stop-band, where the attenua-                                                                                      50
tion is greater than 64.5 dB, is determined by:                                                                                                         60
                                                                                                                                                        70
GAIN dBf STOP= 0.14f MOD            1       (CHP = 1)                                                                                               80
                                                                                                                                            GAIN dB3 SF90
                                                                                                                                                       100
In this case, fSTOP = 28 Hz.                                                                                                                           110
                                                                                                                                                       120
     0                                                                                                                                                           50 100 150 200 250 300 350 400 450 500 550 600
10                                                                                                                                                          0                            FREQUENCY Hz
20
30      10 20 30 40 50 60 70                     80 90 100        Figure 10. Expanded Full Frequency Response of AD7731
40                               FREQUENCY Hz                   (SKIP = 0, CHP = 1, SF = 512)
50
60                                                                Similarly, multiples of the line frequency should be avoided as
70                                                                the output rate because harmonics of the line frequency will not
80                                                                be fully attenuated. The programmability of the AD7731's
90                                                                output rate should allow the user to readily choose an output
100                                                                rate which overcomes this issue. An alternative is to use the part
110                                                                in nonchop mode.
120

       0

Figure 9. Detailed Full Frequency Response of AD7731
(SKIP = 0, CHP = 1, SF = 512)

                                                                    26                                                                                         REV. 0
                                                                                                                                                                   AD7731

Nonchop Mode (SKIP = 0, CHP = 0)                                      Figure 12 shows the frequency response for the same set of
With CHOP mode disabled and SKIP mode disabled, the only              conditions as for Figure 11 but in this case the response in shown
function of the second stage filter is to give the overall frequency  out to 600 Hz. This plot is comparable to that of Figure 10. The
response. Figure 11 shows the frequency response for the AD7731       most notable difference is absence of the peaks in the response
with the second stage filter is set for normal FIR operation, chop    at 200 Hz and 400 Hz. As a result, interference at these fre-
mode disabled, the decimal equivalent of the word in the SF bits      quencies will be effectively eliminated before being aliased back
set to 1536 and a master clock frequency of 4.9152 MHz. The           to dc.
response is analogous to that of Figure 9 with the three-times
larger SF word producing the same 200 Hz output rate. Once            Table XVIII summarizes the settling time and subsequent through-
again, the response will scale proportionally with master clock       put rate for the various different modes.
frequency. The response is shown from dc to 100 Hz. The re-
jection at 50 Hz 1 Hz and 60 Hz 1 Hz is better than 88 dB.                                                                                                0
                                                                                                                                                          10
The 3 dB frequency for the frequency response of the AD7731                                                                                              20
with the second stage filter set for normal FIR operation and                                                                                             30
chop mode enabled is determined by the following relationship:                                                                                            40
                                                                                                                                                          50
GAIN dB( ) f 3 dB                      1                                                                                                                60
                                                                                                                                              GAIN dB= 0.039f MODSFCHP = 070
                                                                                                                                                          80
In this case, f3 dB = 7.8 Hz and the stop-band, where the attenu-                                                                                         90
ation is greater than 64.5 dB, is determined by:                                                                                                         100
                                                                                                                                                         110
        f STOP  = 0.14       f MOD     1  (CHP = 0)                                                                                                    120
                                        SF
                                                                                                                                                                0  50 100 150 200 250 300 350 400 450 500 550 600
                                                                                                                                                                                             FREQUENCY Hz
In this case, fSTOP = 28 Hz.

             0                                                        Figure 12. Expanded Full Frequency Response of AD7731
         10                                                          (SKIP = 0, CHP = 0, SF = 1536)

         20
         30
         40
         50
         60
         70
         80
         90
        100
        110
        120

               0 10 20 30 40 50 60 70 80 90 100
                                                FREQUENCY Hz

Figure 11. Detailed Full Frequency Response of AD7731
(SKIP = 0, CHP = 0, SF = 1536)

REV. 0                                                             27
AD7731

FASTStepTM Mode (SKIP = 0, FAST = 1)                                  In FASTStepTM mode, the part has settled to the new value
The second mode of operation of the second stage filter is in         much faster. For example, with CHP = 1, the FASTStepTM
FASTStepTM mode which enables it to respond rapidly to step           mode settles to its value in two outputs while the normal mode
inputs even when the second stage filter is in the loop. The          settling takes 23 outputs. Between the second and 23rd output,
FASTStepTM mode is not relevant with SKIP mode enabled.               the FASTStepTM mode produces a settled result but with addi-
The FASTStepTM mode is enabled by placing a 1 in the FAST             tional noise compared to the specified noise level for its operat-
bit of the Filter Register. If the FAST bit is 0, the part continues  ing conditions. This noise level starts at approximately 3 times
to process step inputs with the normal FIR filter as the second       the final noise converging to FIR mode performance. The com-
stage filter. With FASTStepTM mode enabled, the second stage          plete settling time to where the part is back within the specified
filter will continue to process steady state inputs with the filter   noise number, is the same for FASTStepTM mode and for normal
in its normal FIR mode of operation. However, the part is con-        mode. When switching channels, the profile of Figure 13 will
tinuously monitoring the output of the first stage filter and com-    not be seen. Since the part is synchronized when a channel
paring it with the second-previous output. If the difference          change takes place, it will not produce an output until the filter
between these two outputs is greater than a predetermined             (either FASTStepTM or FIR) is settled. Table XVIII gives an
threshold (1% of full scale), the second stage filter switches to a   indication of the faster settling time benefits of FASTStepTM
simple moving average computation. This also happens when a           mode.
change in channels takes place regardless of how close the volt-
ages on the two channels are. When the change is detected, the        As can be seen from Table XVIII, the FASTStepTM mode gives
STDY bit of the Status Register goes to 1.                            a much earlier indication of where the output channel is going
                                                                      and what its new value is. This feature is very useful in scanning
The initial number of averages in the moving average computa-         multiple channels where the user does not have to wait for the
tion is either 2 (chop enabled) or 1 (chop disabled). The num-        FIR settling time to see if a channel has changed value. In this
ber of averages will be held at this value as long as the threshold   case, the part can be set up with CHP = 1, SKIP = 0 and FAST
is exceeded. Once the threshold is no longer exceeded (the step       = 1. This takes advantage of the low drift, better noise immunity
on the analog input has settled), the number of outputs used to       benefits of the CHOP mode. When a change in channels takes
compute the moving average output is increased. The first and         place, the part enters FASTStepTM mode and provides an output
second outputs from the first stage filter where the threshold is     result in 2 1/Output Rate.
no longer exceeded is computed as an average by 2, then 4
outputs with an average of 4, 8 outputs with an average of 8 and      Note, if the FAST bit is set and the part operated in single con-
6 outputs with an average of 16. At this time, the second stage       version mode, the AD7731 will continue to output results until
filter reverts back to its normal FIR mode of operation. When         the STDY bit goes to 0.
the second stage filter reverts back to the normal FIR, the STDY
bit of the Status Register goes to 0.                                 Table XVIII. Time to First and Subsequent Outputs Follow-
                                                                      ing Channel Change
Figure 13 gives an indication of the different responses to a step
input with FASTStepTM mode enabled and disabled. The verti-           SKIP CHP FAST                Time           Time to
cal axis indicates the settling of the output to the input step                                    to First O/P1  Subsequent O/Ps
change while the horizontal axis shows how many outputs it            0  0  0
takes for that settling to occur. The positive input step change                                   24 SF/fMOD   SF/fMOD
occurs at a time coincident with the fifth output.                    0  1  0                      66 SF/fMOD   3 SF/fMOD
                                                                                                   3 SF/fMOD    SF/fMOD
               20000000                                               1  0  X2                     3 SF/fMOD    3 SF/fMOD
                                                                                                   3 SF/fMOD    SF/fMOD
               15000000                                               1  1  X                      6 SF/fMOD    3 SF/fMOD

                                                                      0  0  1

                                                                      0  1  1

                                                                      1This O/P is fully settled.
                                                                      2X = Don't Care.

CODE  10000000

      5000000

        0       0  5  10  15             20  25

                      NUMBER OF OUTPUTS

Figure 13. Step Response for FASTStepTM and Normal
Operation

                                                    28                                                          REV. 0
                                                                      AD7731

CALIBRATION                                                           conversion on the input voltage provided, the accuracy of the
The AD7731 provides a number of calibration options that can          calibration can only be as good as the noise level which the part
be programmed via the MD2, MD1 and MD0 bits of the Mode               provides in normal mode. To optimize the calibration accuracy,
Register. The different calibration options are outlined in the       it is recommended to calibrate the part at its lowest output rate
Mode Register and Calibration Operations sections. A calibra-         where the noise level is lowest. The coefficients generated at any
tion cycle may be initiated at any time by writing to these bits of   output update rate will be valid for all selected output update
the Mode Register. Calibration on the AD7731 removes offset           rates. This scheme of calibrating at the lowest output update
and gain errors from the device.                                      rate does mean that the duration of calibration is longer.

The AD7731 gives the user access to the on-chip calibration           Internal Zero-Scale Calibration
registers allowing the microprocessor to read the device's cali-      An internal zero-scale calibration is initiated on the AD7731 by
bration coefficients and also to write its own calibration coeffi-    writing the appropriate values (1, 0, 0) to the MD2, MD1 and
cients to the part from prestored values in E2PROM. This gives        MD0 bits of the Mode Register. In this calibration mode with a
the microprocessor much greater control over the AD7731's             unipolar input range, the zero-scale point used in determining
calibration procedure. It also means that by comparing the            the calibration coefficients is with the inputs of the differential
coefficients after calibration with prestored values in E2PROM,       pair internally shorted on the part (i.e., AIN[+] = AIN[] =
the user can verify that the device has correctly performed its       Externally-Applied AIN[] voltage). The PGA is set for the
calibration. The values in these calibration registers are 24 bits    selected gain (as per the RN2, RN1, RN0 bits in the Mode
wide. In addition, the span and offset for the part can be ad-        Register) for this internal zero-scale calibration conversion.
justed by the user.
                                                                      The duration time of the calibration depends upon the CHP bit
Internally in the AD7731, the coefficients are normalized before      of the Filter Register. With CHP = 1, the duration is 22 1/
being used to scale the words coming out of the digital filter.       Output Rate; with CHP = 0, the duration is 24 1/Output
The offset calibration register contains a value which, when          Rate. At this time the MD2, MD1 and MD0 bits in the Mode
normalized, is subtracted from all conversion results. The gain       Register return to 0, 0, 0 (Sync or Idle Mode for the AD7731).
calibration register contains a value which, when normalized, is      The RDY line goes high when calibration is initiated and re-
multiplied by all conversion results. The offset calibration coeffi-  turns low when calibration is complete. Note, the part has not
cient is subtracted from the result prior to the multiplication by    performed a conversion at this time; it has simply performed a
the gain coefficient.                                                 zero-scale calibration and updated the Offset Calibration
                                                                      Register for the selected channel. The user must write either
The AD7731 offers self-calibration or system calibration facili-      0, 0, 1 or 0, 1 ,0 to the MD2, MD1, MD0 bits of the Mode
ties. For full calibration to occur on the selected channel, the      Register to initiate a conversion. If RDY is low before (or goes
on-chip microcontroller must record the modulator output for          low during) the calibration command write to the Mode Regis-
two different input conditions. These are "zero-scale" and "full-     ter, it may take up to one modulator cycle (MCLK IN/16) be-
scale" points. These points are derived by performing a conver-       fore RDY goes high to indicate that calibration is in progress.
sion on the different input voltages provided to the input of the     Therefore, RDY should be ignored for up to one modulator
modulator during calibration. The result of the "zero-scale"          cycle after the last bit of the calibration command is written to
calibration conversion is stored in the Offset Calibration Regis-     the Mode Register.
ter for the appropriate channel. The result of the "full-scale"
calibration conversion is stored in the Gain Calibration Register     For bipolar input ranges in the internal zero-scale calibrating
for the appropriate channel. With these readings, the micro-          mode, the sequence is very similar to that just outlined. In this
controller can calculate the offset and the gain slope for the        case, the zero-scale point is exactly the same as above but since
input-to-output transfer function of the converter. Internally,       the part is configured for bipolar operation, the output code for
the part works with 33 bits of resolution to determine its conver-    zero differential input is 800000 Hex in 24-bit mode.
sion result of either 16 bits or 24 bits.
                                                                      The internal zero-scale calibration needs to be performed as one
The sequence in which the zero-scale and full-scale calibration       part of a two-step full calibration. However, once a full cali-
occurs depends upon the type of full-scale calibration being          bration has been performed, additional internal zero-scale
performed. The internal full-scale calibration is a two-step cali-    calibrations can be performed by themselves to adjust the
bration that alters the value of the Offset Calibration Register.     part's zero-scale point only. When performing a two-step full
Thus, the user must perform a zero-scale calibration (either          calibration, care should be taken as to the sequence in which the
internal or system) after an internal full-scale calibration to       two steps are performed. If the internal zero-scale calibration is
correct the Offset Calibration Register contents. When using          one part of a full self-calibration, then it should take place after
system full-scale calibration, it is recommended that the zero-       an internal full-scale calibration. If it takes place in association
scale calibration (either internal or system) is performed first.     with a system full-scale calibration, then this internal zero-scale
                                                                      calibration should be performed first.
Calibration time is the same regardless of whether the SKIP
mode is enabled or not. This is because the SKIP bit is ignored
and the second stage filter is included in the calibration cycle.
This is done to derive more accurate calibration coefficients. If
the subsequent operating mode is with CHP = 0, the calibration
should be performed with CHP = 0 so the offset calibration
coefficient and the subsequent conversion offsets are consistent.
Since the calibration coefficients are derived by performing a

REV. 0  29
AD7731

Internal Full-Scale Calibration                                       The duration time of the calibration depends upon the CHP bit
An internal full-scale calibration is initiated on the AD7731 by      of the Filter Register. With CHP = 1, the duration is 22 1/
writing the appropriate values (1, 0, 1) to the MD2, MD1 and          Output Rate; with CHP = 0, the duration is 24 1/Output
MD0 bits of the Mode Register. In this calibration mode, the          Rate. At this time the MD2, MD1 and MD0 bits in the Mode
full-scale point used in determining the calibration coefficients is  Register return to 0, 0, 0 (Sync or Idle Mode for the AD7731).
with an internally-generated full-scale voltage. This full-scale      The RDY line goes high when calibration is initiated and re-
voltage is derived from the reference voltage for the AD7731          turns low when calibration is complete. Note, the part has not
and the PGA is set for the selected gain (as per the RN2, RN1,        performed a conversion at this time; it has simply performed a
RN0 bits in the Mode Register) for this internal full-scale cali-     zero-scale calibration and updated the Offset Calibration Regis-
bration conversion.                                                   ter for the selected channel. The user must write either 0, 0, 1
                                                                      or 0, 1, 0 to the MD2, MD1, MD0 bits of the Mode Register to
Normally, the internal full-scale calibration is performed at the     initiate a conversion. If RDY is low before (or goes low during)
required operating output range. When operating with a 20 mV          the calibration command write to the Mode Register, it may
or 40 mV input range, it is recommended that internal full-scale      take up to one modulator cycle (MCLK IN/16) before RDY
calibrations are performed on the 80 mV input range.                  goes high to indicate that calibration is in progress. Therefore,
                                                                      RDY should be ignored for up to one modulator cycle after the
The internal full-scale calibration is a two-step sequence which      last bit of the calibration command is written to the Mode Register.
runs when an internal full-scale calibration command is written
to the AD7731. One part of the calibration is a zero-scale cali-      For bipolar input ranges in the system zero-scale calibrating
bration and as a result, the contents of the Offset Calibration       mode, the sequence is very similar to that just outlined. In this
Register are altered during this Internal Full-Scale Calibration.     case, the zero-scale point is the mid-point of the AD7731's
The user must, therefore, perform a zero-scale calibration            transfer function.
(either internal or system) AFTER the internal full-scale cali-
bration. This means that internal full-scale calibrations cannot      The system zero-scale calibration needs to be performed as one
be performed in isolation.                                            part of a two part full calibration. However, once a full cali-
                                                                      bration has been performed, additional system zero-scale
The duration time of the calibration depends upon the CHP bit         calibrations can be performed by themselves to adjust the
of the Filter Register. With CHP = 1, the duration is 44 1/         part's zero-scale point only. When performing a two-step full
Output Rate; with CHP = 0, the duration is 48 1/Output              calibration, care should be taken as to the sequence in which the
Rate. At this time the MD2, MD1 and MD0 bits in the Mode              two steps are performed. If the system zero-scale calibration is
Register return to 0, 0, 0 (Sync or Idle Mode for the AD7731).        one part of a full system calibration, it should take place before a
The RDY line goes high when calibration is initiated and re-          system full-scale calibration. If it takes place in association with
turns low when calibration is complete. Note, the part has not        an internal full-scale calibration, this system zero-scale calibra-
performed a conversion at this time. The user must write either       tion should be performed after the full-scale calibration.
0, 0, 1 or 0, 1, 0 to the MD2, MD1, MD0 bits of the Mode
Register to initiate a conversion. If RDY is low before (or goes      System Full-Scale Calibration
low during) the calibration command write to the Mode Regis-          A system full-scale calibration is initiated on the AD7731 by
ter, it may take up to one modulator cycle (MCLK IN/16) be-           writing the appropriate values (1, 1, 1) to the MD2, MD1 and
fore RDY goes high to indicate that calibration is in progress.       MD0 bits of the Mode Register. System full-scale calibration is
Therefore, RDY should be ignored for up to one modulator              performed using the system's positive full-scale voltage. This
cycle after the last bit of the calibration command is written to     full-scale voltage must be set up before the calibration is initi-
the Mode Register.                                                    ated, and it must remain stable throughout the calibration step.
                                                                      The system full-scale calibration is performed at the selected
System Zero-Scale Calibration                                         gain (as per the RN2, RN1, RN0 bits in the Mode Register).
System calibration allows the AD7731 to compensate for system
gain and offset errors as well as its own internal errors. System     The duration time of the calibration depends upon the CHP bit
calibration performs the same slope factor calculations as self-      of the Filter Register. With CHP = 1, the duration is 22 1/
calibration but uses voltage values presented by the system to        Output Rate; with CHP = 0, the duration is 24 1/Output Rate.
the AIN inputs for the zero- and full-scale points.                   At this time the MD2, MD1 and MD0 bits in the Mode Regis-
                                                                      ter return to 0, 0, 0 (Sync or Idle Mode for the AD7731). The
A system zero-scale calibration is initiated on the AD7731 by         RDY line goes high when calibration is initiated and returns low
writing the appropriate values (1, 1, 0) to the MD2, MD1 and          when calibration is complete. Note, the part has not performed
MD0 bits of the Mode Register. In this calibration mode with a        a conversion at this time; it has simply performed a full-scale
unipolar input range, the zero-scale point used in determining        calibration and updated the Gain Calibration Register for the
the calibration coefficients is the bottom end of the transfer        selected channel. The user must write either 0, 0, 1 or 0, 1, 0 to
function. The system's zero-scale point is applied to the AD7731's    the MD2, MD1, MD0 bits of the Mode Register to initiate a
AIN input before the calibration step and this voltage must           conversion. If RDY is low before (or goes low during) the cali-
remain stable for the duration of the system zero-scale calibra-      bration command write to the Mode Register, it may take up to
tion. The PGA is set for the selected gain (as per the RN2,           one modulator cycle (MCLK IN/16) before RDY goes high to
RN1, RN0 bits in the Mode Register) for this system zero-scale        indicate that calibration is in progress. Therefore, RDY should
calibration conversion. The allowable range for the system zero-      be ignored for up to one modulator cycle after the last bit of the
scale voltage is discussed in the Span and Offsets Section.           calibration command is written to the Mode Register.

        30                                                          REV. 0
                                                                                                   AD7731

The system full-scale calibration needs to be performed as one                    1.05 FS.
part of a two part full calibration. However, once a full calibra-
tion has been performed, additional system full-scale calibra-           AD7731   0V DIFFERENTIAL  UPPER LIMIT. AD7731's INPUT
tions can be performed by themselves to adjust the part's gain       INPUT RANGE                   VOLTAGE CANNOT EXCEED THIS
calibration point only. When performing a two-step full calibra-      (0.8 FS TO
tion, care should be taken as to the sequence in which the two                                     GAIN CALIBRATIONS EXPAND OR
steps are performed. A system full-scale calibration should not         2.1 FS)                    CONTRACT THE AD7731's INPUT
be carried out unless the part contains valid zero-scale coeffi-                                   RANGE
cients. Therefore, an internal zero-scale calibration or a system
zero-scale calibration must be performed before the system full-                                   NOMINAL ZERO-SCALE POINT
scale calibration when a full two-step calibration operation is
being performed.                                                                  1.05 FS.        ZERO-SCALE CALIBRATIONS
                                                                                                   MOVE INPUT RANGE UP OR DOWN
Span and Offset Limits
Whenever a system calibration mode is used, there are limits on                                    LOWER LIMIT. AD7731's INPUT
the amount of offset and span that can be accommodated. The                                        VOLTAGE CANNOT EXCEED THIS
overriding requirement in determining the amount of offset and
gain that can be accommodated by the part is the requirement                      Figure 14. Span and Offset Limits
that the positive full-scale calibration limit is  1.05 FS, where
FS is 20 mV through 1.28 V depending on the RN2, RN1, RN0            Power-Up and Calibration
bits in the Mode Register. This allows the input range to go 5%      On power-up, the AD7731 performs an internal reset that sets
above the nominal range. The built-in headroom in the AD7731's       the contents of the internal registers to a known state. There are
analog modulator ensures that the part will still operate correctly  default values loaded to all registers after a power-on or reset.
with a positive full-scale voltage that is 5% beyond the nominal.    The default values contain nominal calibration coefficients for
                                                                     the calibration registers. However, to ensure correct calibration
The range of input span in both the unipolar and bipolar modes       for the device, a calibration routine should be performed after
has a minimum value of 0.8 FS and a maximum value of               power-up.
2.1 FS. However, the span (which is the difference between
the bottom of the AD7731's input range and the top of its input      The power dissipation and temperature drift of the AD7731 are
range) has to take into account the limitation on the positive       low and no warm-up time is required before the initial calibra-
full-scale voltage. The amount of offset which can be accommo-       tion is performed. However, if an external reference is being
dated depends on whether the unipolar or bipolar mode is being       used, this reference must have stabilized before calibration is
used. Once again, the offset has to take into account the limita-    initiated. Similarly, if the clock source for the part is generated
tion on the positive full-scale voltage. In unipolar mode, there is  from a crystal or resonator across the MCLK pins, the start-up
considerable flexibility in handling negative (with respect to       time for the oscillator circuit should elapse before a calibration
AIN[]) offsets. In both unipolar and bipolar modes, the range       is initiated on the part (see below).
of positive offsets that can be handled by the part depends on
the selected span. Therefore, in determining the limits for sys-     Drift Considerations
tem zero-scale and full-scale calibrations, the user has to ensure   The AD7731 uses chopper stabilization techniques to minimize
that the offset range plus the span range does not exceed            input offset drift. Charge injection in the analog multiplexer and
1.05 FS. This is best illustrated by looking at a few examples.    dc leakage currents at the analog input are the primary sources
                                                                     of offset voltage drift in the part. The dc input leakage current is
If the part is used in unipolar mode with a required span of         essentially independent of the selected gain. Gain drift within
0.8 FS, the offset range the system calibration can handle is      the converter depends primarily upon the temperature tracking
from 1.05 FS to +0.25 FS. If the part is used in unipolar       of the internal capacitors. It is not affected by leakage currents.
mode with a required span of FS, the offset range the system
calibration can handle is from 1.05 FS to +0.05 FS. Simi-       When operating the part in CHOP mode (CHP = 1), the signal
larly, if the part is used in unipolar mode and required to remove   chain including the first-stage filter is chopped. This chopping
an offset of 0.2 FS, the span range the system calibration can     reduces the overall offset drift to 5 nV/C. When operating in
handle is 0.85 FS.                                                 CHOP mode, it is recommended to calibrate the AD7731 only
                                                                     after power-up or reset to achieve the optimum drift perfor-
If the part is used in bipolar mode with a required span of          mance from the part. Integral and differential linearity errors are
0.4 FS, the offset range the system calibration can handle is     not significantly affected by temperature changes.
from 0.65 FS to +0.65 FS. If the part is used in bipolar
mode with a required span of FS, the offset range the system       Care must also be taken with external drift effects in order to
calibration can handle is from 0.05 FS to +0.05 FS. Simi-       achieve optimum drift performance. The user has to be espe-
larly, if the part is used in bipolar mode and required to remove    cially careful to avoid, as much as possible, thermocouple effects
an offset of 0.2 FS, the span range the system calibration can   from junctions of different materials. Devices should not be
handle is 0.85 FS. Figure 14 summarizes the span and offset      placed in sockets when evaluating temperature drift, there should
ranges.                                                              be no links in series with the analog inputs and care must be
                                                                     taken as to how the input voltage is applied to the input pins.
                                                                     The true offset drift of the AD7731 itself can be evaluated by
                                                                     performing temperature drift testing of the part with the
                                                                     AIN()/AIN() input channel arrangement (i.e., internal
                                                                     shorted input, test mode).

REV. 0  31
AD7731

USING THE AD7731                                                      output updates will then be synchronized with the maximum
Clocking and Oscillator Circuit                                       possible difference between the output updates of the individual
The AD7731 requires a master clock input, which may be an             AD7731s being one MCLK IN cycle.
external CMOS compatible clock signal applied to the MCLK IN
pin with the MCLK OUT pin left unconnected. Alternatively, a          Single-Shot Conversions
crystal or ceramic resonator of the correct frequency can be          The SYNC input can also be used as a start convert command
connected between MCLK IN and MCLK OUT in which case                  allowing the AD7731 to be operated in a conventional converter
the clock circuit will function as an oscillator, providing the       fashion. In this mode, the rising edge of SYNC starts conversion
clock source for the part. The input sampling frequency, the          and the falling edge of RDY indicates when conversion is com-
modulator sampling frequency, the 3 dB frequency, output             plete. The disadvantage of this scheme is that the settling time
update rate and calibration time are all directly related to the      of the filter has to be taken into account for every data register
master clock frequency, fCLK IN. Reducing the master clock            update.
frequency by a factor of 2 will halve the above frequencies and
update rate and double the calibration time.                          Writing 0, 1, 0 to the MD2, MD1, MD0 bits of the Mode regis-
                                                                      ter has the same effect. This initiates a single conversion on the
The crystal or ceramic resonator is connected across the MCLK         AD7731 with the part returning to idle mode at the end of
IN and MCLK OUT pins, as per Figure 15*. When using a                 conversion. Once again, the full settling time of the filter has to
master clock frequency of 4.9152 MHz, C1 and C2 should both           elapse before the Data Register is updated.
have a value equal to 33 pF.
                                                                      Note, if the FAST bit is set and the part operated in single con-
            MCLK IN                                                   version mode, the AD7731 will continue to output results until
                                                                      the STDY bit goes to 0.
        C1  CRYSTAL OR
                                                                      Reset Input
            CERAMIC                          AD7731                   The RESET input on the AD7731 resets all the logic, the digital
                                                                      filter and the analog modulator while all on-chip registers are
            RESONATOR                                                 reset to their default state. RDY is driven high and the AD7731
                                                                      ignores all communications to any of its registers while the
                                   MCLK OUT                           RESET input is low. When the RESET input returns high, the
        C2                                                            AD7731 starts to process data and RDY will return low after
                                                                      the filter has settled indicating a valid new word in the data
           Figure 15. Crystal/Resonator Connections                   register. However, the AD7731 operates with its default setup
                                                                      conditions after a RESET and it is generally necessary to set up
The on-chip oscillator circuit also has a start-up time associated    all registers and carry out a calibration after a RESET command.
with it before it has attained its correct frequency and correct
voltage levels. The typical start-up time for the circuit is 6 ms     The AD7731's on-chip oscillator circuit continues to function
with a DVDD of +5 V and 8 ms with a DVDD of +3 V.                     even when the RESET input is low. The master clock signal
                                                                      continues to be available on the MCLK OUT pin. Therefore, in
The AD7731's master clock appears on the MCLK OUT pin of              applications where the system clock is provided by the AD7731's
the device. The maximum recommended load on this pin is one           clock, the AD7731 produces an uninterrupted master clock
CMOS load. When using a crystal or ceramic resonator to gen-          during RESET commands.
erate the AD7731's clock, it may be desirable to then use this
clock as the clock source for the system. In this case, it is recom-  Standby Mode
mended that the MCLK OUT signal is buffered with a CMOS               The STANDBY input on the AD7731 allows the user to place
buffer before being applied to the rest of the circuit.               the part in a power-down mode when it is not required to
                                                                      provide conversion results. The part can also be placed in its
System Synchronization                                                standby mode by writing 0, 1, 1 to the MD2, MD1, MD0 bits
The SYNC input allows the user to reset the modulator and             of the Mode Register. The AD7731 retains the contents of all its
digital filter without affecting any of the setup conditions on the   on-chip registers (including the Data Register) while in standby
part. This allows the user to start gathering samples of the ana-     mode. Data can still be read from the part in Standby Mode.
log input from a known point in time, i.e., the rising edge of        The STBY bit of the Status Register indicates whether the part
SYNC.                                                                 is in standby or normal operating mode. When the STANDBY
                                                                      pin is taken high, the part returns to operating as it had been
If multiple AD7731s are operated from a common master clock,          prior to the STANDBY pin going low.
they can be synchronized to update their output registers simul-
taneously. A falling edge on the SYNC input resets the digital        The STANDBY input (or 0, 1, 1 in the MD2, MD1, MD0 bits)
filter and analog modulator and places the AD7731 into a con-         does not affect the digital interface. It does, however, set the
sistent, known state. While the SYNC input is low, the AD7731         RDY bit and pin high and also sets the STDY bit high. When
will be maintained in this state. On the rising edge of SYNC,         STANDBY goes high again, RDY and STDY remain high until
the modulator and filter are taken out of this reset state and on     set low by a conversion or calibration.
the next clock edge the part again starts to gather input samples.
In a system using multiple AD7731s, a common signal to their
SYNC inputs will synchronize their operation. This would nor-
mally be done after each AD7731 has performed its own cali-
bration or has had calibration coefficients loaded to it. The

*The AD7731 has a capacitance of 5 pF on MCLK IN and 13 pF on MCLK                   REV. 0
OUT.

                                                                               32
                                                                        AD7731

Placing the part in standby mode reduces the total current to           an AGND to DGND connection, the ground planes should be
10 A typical when the part is operated from an external master         connected at the AGND and DGND pins of the AD7731. If the
clock, provided this master clock is stopped. If the external           AD7731 is in a system where multiple devices require AGND to
clock continues to run in standby mode, the standby current             DGND connections, the connection should still be made at one
increases to 400 A typical. If a crystal or ceramic resonator is       point only, a star ground point, which should be established as
used as the clock source, then the total current in standby mode        close as possible to the AD7731.
is 400 A typical. This is because the on-chip oscillator circuit
continues to run when the part is in its standby mode. This is          Avoid running digital lines under the device as these will couple
important in applications where the system clock is provided by         noise onto the die. The analog ground plane should be allowed
the AD7731's clock, so that the AD7731 produces an uninter-             to run under the AD7731 to avoid noise coupling. The power
rupted master clock even when it is in its standby mode.                supply lines to the AD7731 should use as large a trace as pos-
                                                                        sible to provide low impedance paths and reduce the effects of
Digital Outputs                                                         glitches on the power supply line. Fast switching signals like
The AD7731 has two digital output pins, D0 and D1. When                 clocks should be shielded with digital ground to avoid radiating
the DEN bit of the Mode Register is set to 1, these digital             noise to other sections of the board and clock signals should
outputs assume the logic status of bits D0 and D1 of the                never be run near the analog inputs. Avoid crossover of digital
Mode Register. It gives the user access to two digital port             and analog signals. Traces on opposite sides of the board should
pins which can be programmed over the normal serial inter-              run at right angles to each other. This will reduce the effects of
face of the AD7731. The two outputs obtain their supply                 feedthrough through the board. A microstrip technique is by far
voltage from AVDD, thus the outputs operate to 5 V levels               the best but is not always possible with a double-sided board. In
even in cases where DVDD = +3 V.                                        this technique, the component side of the board is dedicated to
                                                                        ground planes while signals are placed on the solder side.
POWER SUPPLIES
There is no specific power sequence required for the AD7731,            Good decoupling is important when using high resolution ADCs.
either the AVDD or the DVDD supply can come up first. While             All analog supplies should be decoupled with 10 F tantalum in
the latch-up performance of the AD7731 is very good, it is              parallel with 0.1 F capacitors to AGND. To achieve the best
important that power is applied to the AD7731 before signals at         from these decoupling components, they have to be placed as
REF IN, AIN or the logic input pins in order to avoid latch-up          close as possible to the device, ideally right up against the device.
caused by excessive current. If this is not possible, then the          All logic chips should be decoupled with 0.1 F disc ceramic
current which flows in any of these pins should be limited to less      capacitors to DGND. In systems where a common supply volt-
than 30 mA per pin and less than 100 mA cumulative. If sepa-            age is used to drive both the AVDD and DVDD of the AD7731, it
rate supplies are used for the AD7731 and the system digital            is recommended that the system's AVDD supply is used. This
circuitry, then the AD7731 should be powered up first. If it is         supply should have the recommended analog supply decoupling
not possible to guarantee this, then current limiting resistors         capacitors between the AVDD pin of the AD7731 and AGND
should be placed in series with the logic inputs to again limit the     and the recommended digital supply decoupling capacitor
current to less than 30 mA per pin and less than 100 mA total.          between the DVDD pin of the AD7731 and DGND.

Grounding and Layout                                                    Evaluating the AD7731 Performance
Since the analog inputs and reference input are differential,           A recommended layout for the AD7731 is outlined in the evalu-
most of the voltages in the analog modulator are common-mode            ation board for the AD7731. The evaluation board package
voltages. The excellent Common-Mode Rejection of the part               includes a fully assembled and tested evaluation board, docu-
will remove common-mode noise on these inputs. The analog               mentation, software for controlling the board over the printer
and digital supplies to the AD7731 are independent and sepa-            port of a PC and software for analyzing the AD7731's perfor-
rately pinned out to minimize coupling between the analog and           mance on the PC. The evaluation board order number is
digital sections of the device. The digital filter will provide rejec-  EVAL-AD7731EB.
tion of broadband noise on the power supplies, except at integer
multiples of the modulator sampling frequency. The digital filter       Noise levels in the signals applied to the AD7731 may also
also removes noise from the analog and reference inputs pro-            affect performance of the part. The AD7731 allows a technique
vided those noise sources do not saturate the analog modulator.         for evaluating the true performance of the part, independent of
As a result, the AD7731 is more immune to noise interference            the analog input signal. This scheme should be used after a
that a conventional high resolution converter. However, because         calibration has been performed on the part.
the resolution of the AD7731 is so high and the noise levels
from the AD7731 so low, care must be taken with regard to               The first method is to select the AIN6/AIN6 input channel
grounding and layout.                                                   arrangement. In this case, the differential inputs to the AD7731
                                                                        are internally shorted together to provide a zero differential
The printed circuit board that houses the AD7731 should be              voltage for the analog modulator. External to the device, the
designed such that the analog and digital sections are separated        AIN6 input should be connected to a voltage which is within the
and confined to certain areas of the board. This facilitates the        allowable common-mode range of the part.
use of ground planes which can be separated easily. A minimum
etch technique is generally best for ground planes as it gives the      The software in the evaluation board package allows the user to
best shielding. Digital and analog ground planes should only be         look at the noise performance in terms of bits and nV. Once the
joined in one place. If the AD7731 is the only device requiring         user has established that the noise performance of the part is
                                                                        satisfactory in this mode, then an external input voltage can be
                                                                        applied to the device incorporating more of the signal chain.

REV. 0  33
AD7731

SERIAL INTERFACE                                                      data from the input shift register takes place after eight serial
The AD7731's programmable functions are controlled via a set          clock cycles for a DAC Register write while the transfer of data
of on-chip registers. Access to these registers is via the part's     from the input shift register takes place after 24 serial clock
serial interface. After power-on or RESET, the device expects a       cycles when writing to the Filter Register. Figure 16 shows a
write to its Communications Register. The data written to this        timing diagram for a write operation to the input shift register of
register determines whether the next operation to the part is a       the AD7731. With the POL input at a logic high, the data is
read or a write operation and also determines to which register       latched into the input shift register on the rising edge of SCLK.
this read or write operation occurs. Therefore, write access to       With the POL input at a logic low, the data is latched into the
one of the control registers on the part starts with a write opera-   input shift register on the falling edge of SCLK.
tion to the Communications Register followed by a write to the
selected register. Reading from the part's on-chip registers can      Figure 16 also shows the CS input being used to decode the
either take the form of a single read or continuous read. A single    write operation to the AD7731. However, this CS input can be
read from a register consists of a write to the Communications        used in a number of different ways. It is possible to operate the
Register (with RW1 = 0 and RW0 = 1) followed by the read              part in three-wire mode where the CS input is permanently tied
from the specified register. To perform continuous reads from a       low. In this case, the SCLK line should idle high between data
register, write to the Communications Register (with RW1 = 1          transfer when the POL input is high and should idle low be-
and RW0 = 0) to place the part in continuous read mode. The           tween data transfers when the POL input is low. For POL = 1,
specified register can then be read from continuously until a         the first falling edge of SCLK clocks data from the microcontroller
write operation to the Communications Register (with RW1 = 1          onto the DIN line of the AD7731. It is then clocked into the
and RW0 = 1) which takes the part out of continuous read              input shift register on the next rising edge of SCLK. For POL = 0,
mode. When operating in continuous read mode, the part is             the first clock edge which clocks data from the microcontroller
continuously monitoring its DIN line. Therefore, the DIN line         onto the DIN line of the AD7731 is a rising edge. It is then
should be permanently low to allow the part to stay in continu-       clocked into the input shift register on the next falling edge of
ous read mode. Figure 5 and Figure 6, shown previously, indi-         SCLK.
cate the correct flow diagrams when reading and writing from
the AD7731's registers.                                               In other microcontroller applications, which require a decoding
                                                                      of the AD7731, CS can be generated from a port line. In this
The AD7731's serial interface consists of five signals, CS, SCLK,     case, CS would go low well in advance of the first falling edge of
DIN, DOUT and RDY. The DIN line is used for transferring              SCLK (POL = 1) or the first rising edge of SCLK (POL = 0).
data into the on-chip registers while the DOUT line is used for       Clocking of each bit of data is as just described.
accessing data from the on-chip registers. SCLK is the serial
clock input for the device and all data transfers (either on DIN      In DSP applications, the SCLK is generally a continuous clock.
or DOUT) take place with respect to this SCLK signal.                 In these applications, the CS input for the AD7731 is generated
                                                                      from a frame synchronization signal from the DSP. For proces-
Write Operation                                                       sors with the rising edge of SCLK as the active edge, the POL
The transfer of data into the part is to an input shift register. On  input should be tied high. For processors with the falling edge of
completion of a write operation, data is transferred to the speci-    SCLK as the active edge, the POL input should be tied low. In
fied register. This internal transfer will not take place until the   these applications, the first edge after CS goes low is the active
correct number of bits for the specified register have been           edge. The MSB of the data to be shifted into the AD7731 must
loaded to the input shift register. For example, the transfer of      be set up prior to this first active edge.

                 CS  t11                   t14                                                t16
             SCLK                                                                 LSB
        (POL = 1)                               t15                   t14
             SCLK                                                            t15
        (POL = 0)
                     t12
                DIN                   t13

                                     MSB

                          Figure 16. Write Cycle Timing Diagram

                                                     34                                          REV. 0
                                                                                                AD7731

Read Operation                                                         be set up prior to this first active edge. Unlike microcontroller
The reading of data from the part is from an output shift regis-       applications, the DSP does not provide a clock edge to clock the
ter. On initiation of a read operation, data is transferred from       MSB from the AD7731. In this case, the CS of the AD7731
the specified register to the output shift register. This is a paral-  places the MSB on the DOUT line. For processors with the
lel shift and is transparent to the user. Figure 16 shows a timing     rising edge of SCLK as the active edge, the POL input should
diagram for a read operation from the output shift register of the     be tied high. In this case, the microcontroller takes data on the
AD7731. With the POL input at a logic high, the data is clocked        rising edge. If CS goes low while SCLK is low, the MSB is
out of the output shift register on the falling edge of SCLK.          clocked out on the DOUT line from the CS. Subsequent data
With the POL input at a logic low, the data is clocked out of the      bits are clocked from the falling edge of SCLK. For processors
output shift register on the rising edge of SCLK.                      with the falling edge of SCLK as the active edge, the POL input
                                                                       should be tied low. In this case, the microcontroller takes data
Figure 16 also shows the CS input being used to decode the             on the falling edge. If CS goes low while SCLK is high, then the
read operation to the AD7731. However, this CS input can be            MSB is clocked out on the DOUT line from the CS. Subse-
used in a number of different ways. It is possible to operate the      quent data bits are clocked from the rising edge of SCLK.
part in three-wire mode where the CS input is tied low perma-
nently. In this case, the SCLK line should idle high between           The RDY line is used as a status signal to indicate when data is
data transfer when the POL input is high and should idle low           ready to be read from the AD7731's data register. RDY goes
between data transfers when the POL input is low. For POL = 1,         low when a new data word is available in the data register. It is
the first falling edge of SCLK clocks data from the output shift       reset high when a read operation from the data register is com-
register onto the DOUT line of the AD7731. It is then clocked          plete. It also goes high prior to the updating of the data register
into the microcontroller on the next rising edge of SCLK. For          to indicate when a read from the data register should not be
POL = 0, the first clock edge which clocks data from the AD7731        initiated. This is to ensure that the transfer of data from the data
onto the DOUT line is a rising edge. It is then clocked into the       register to the output shift register does not occur while the data
microcontroller on the next falling edge of SCLK.                      register is being updated. It is possible to read the same data
                                                                       twice from the output register even though the RDY line returns
In other microcontroller applications, which require a decoding        high after the first read operation. Care must be taken, however,
of the AD7731, CS can be generated from a port line. In this           to ensure that the read operations are not initiated as the next
case, CS would go low well in advance of the first falling edge of     output update is about to take place.
SCLK (POL = 1) or the first rising edge of SCLK (POL = 0).
Clocking of each bit of data is as just described.                     For systems with a single data line, the DIN and DOUT lines
                                                                       on the AD7731 can be connected together but care must be
In DSP applications, the SCLK is generally a continuous clock.         taken in this case not to place the part in continuous read mode
In these applications, the CS input for the AD7731 is generated        as the part monitors DIN while supplying data on DOUT and
from a frame synchronization signal from the DSP. In these             as a result, it may not be possible to take the part out of its
applications, the first edge after CS goes low is the active edge.     continuous read mode.
The MSB of the data to be shifted into the microcontroller must

              RDY       t3                                                        t10
                                                                                            t8
                CS  t4           t6
             SCLK                                                                    t9
        (POL = 1)                    t7                                t6      LSB
             SCLK
        (POL = 0)           t5                                             t7

            DOUT    t5A

                            MSB

                            Figure 17. Read Cycle Timing Diagram

REV. 0                                   35
AD7731

CONFIGURING THE AD7731
The AD7731 contains twelve on-chip registers which can be accessed via the serial interface. Figure 5 and Figure 6 have outlined a
flowchart for the reading and writing of these registers. Table XIX and Table XX outline sample pseudo-code for some commonly
used routines. The required operating conditions will dictate the values loaded to the Mode and Filter Registers. The values given
here are for example purposes only.

        Table XIX. Pseudo-Code for Initiating a Self-Calibration after Power-On/Reset

Write 03 Hex to Serial Port1                /* Writes to Communications Register Setting Next Operation as Write to
Write 1332 Hex to Serial Port1              Filter Register*/

                                            /* Writes to Filter Register Setting a 1 kHz Output Rate in nonCHOP
                                            Mode*/

Write 02 Hex to Serial Port                 /* Writes to Communications Register Setting Next Operation as Write to
                                            Mode Register*/

Write B174 Hex to Serial Port               /* Writes to Mode Register Initiating Internal Full-Scale Calibration for
Wait for RDY Low                            0 V to +1.28 V Input Range on Channel Pair AIN1/AIN2*/

                                            /* Wait for RDY pin to go low to indicate end of calibration cycle*/

Write 02 Hex to Serial Port                 /* Writes to Communications Register Setting Next Operation as Write to
                                            Mode Register*/

Write 9174 Hex to Serial Port               /* Writes to Mode Register Initiating Internal Zero-Scale Calibration for
Wait for RDY Low                            0 V to +1.28 V Input Range*/

                                            /* Wait for RDY pin to go low to indicate end of calibration cycle*/

                                            /* The part has now completed self-calibration and is in idle mode*/

1This operation is not necessary if the default values of the Filter Register are the values used in the application.

        Table XX. Pseudo-Code for Looping AD7731 Through Three Fully-Differential Channels

CHANNEL = 4 Hex                             /* Sets a Variable Called CHANNEL*/
CH_LOOP: MODE = 2177 Hex                    /* Sets a Variable Called MODE */
MODE = MODE AND CHANNEL                     /* Logical AND of Both Variables */
Write 02 Hex to Serial Port                 /* Writes to Communications Register Setting Next Operation as Write to
                                            Mode Register*/
Write MODE to Serial Port                   /* Writes to Mode Register Setting Continuous Conversion Mode for 0 V
                                            to +1.28 V Input Range on Channel Determined by CHANNEL Variable*/
Wait for RDY Low                            /* Wait for RDY pin to go low to Indicate Output Update*/
Write 11 Hex to Serial Port                 /* Writes to Communications Register Setting Next Operation as Read
                                            From Data Register*/
Read 24-Bit Data From Serial Port           /* Read Conversion Result from AD7731's Data Register*/
Increment CHANNEL                           /* Increments Channel Address*/
If CHANNEL = 7Hex Then Set CHANNEL = 4 Hex  /* Resets Channel Address*/
Loop to CH_LOOP

                                            36                                                                       REV. 0
                                                                                                   AD7731

MICROCOMPUTER/MICROPROCESSOR INTERFACING                            that the SCLK idle high, the CPOL bit of the 68HC11 should
The AD7731's flexible serial interface allows for easy interface    be set to a logic 1 and the POL input of the AD7731 should be
to most microcomputers and microprocessors. The pseudo-code         hard-wired to a logic high.
of Table XVIII and Table XIX outline typical sequences for
interfacing a microcontroller or microprocessor to the AD7731.      The AD7731 is not capable of full duplex operation. If the
Figures 18, 19 and 20 show some typical interface circuits.         AD7731 is configured for a write operation, no data appears on
                                                                    the DATA OUT lines even when the SCLK input is active.
The serial interface on the AD7731 has the capability of operat-    However, when the AD7731 is configured for continuous read
ing from just three wires and is compatible with SPI interface      operation, data presented to the part on the DATA IN line is
protocols. The three-wire operation makes the part ideal for        monitored to determine when to exit the continuous read mode.
isolated systems where minimizing the number of interface lines
minimizes the number of opto-isolators required in the system.                          DVDD DVDD

Register lengths on the AD7731 vary from 8 to 16 to 24 bits.                        SS             SYNC
The 8-bit serial serial ports of most microcontrollers can handle                                  RESET
communication with these registers as either one, two or three      68HC11
8-bit transfers. DSP processors and microprocessors generally                    SCK                       AD7731
transfer 16 bits of data in a serial data operation. Some of these              MISO
processors, such as the ADSP-2105, have the facility to program                 MOSI               SCLK
the amount of cycles in a serial transfer. This allows the user to
tailor the number of bits in any transfer to match the register                                    DATA OUT
length of the required register in the AD7731. In any case,                                        DATA IN
writing 32 bits of data to a 24-bit register is not an issue pro-
vided the final 8 bits of the word are all 1s. This is because the                                 CS
part returns to the Communications Register following a write                                      POL
operation.
                                                                                  Figure 18. AD7731 to 68HC11 Interface
AD7731 to 68HC11 Interface
Figure 18 shows an interface between the AD7731 and the             AD7731 to 8051 Interface
68HC11 microcontroller. The diagram shows the minimum
(three-wire) interface with CS on the AD7731 hard-wired low.        An interface circuit between the AD7731 and the 8XC51 micro-
In this scheme, the RDY bit of the Status Register is monitored
to determine when the Data Register is updated. An alternative      controller is shown in Figure 19. The diagram shows the mini-
scheme, which increases the number of interface lines to four, is   mum number of interface connections with CS on the AD7731
to monitor the RDY output line from the AD7731. The moni-
toring of the RDY line can be done in two ways. First, RDY can      hard-wired low. In the case of the 8XC51 interface the mini-
be connected to one of the 68HC11's port bits (such as PC0)
which is configured as an input. This port bit is then polled to    mum number of interconnects is just two. In this scheme, the
determine the status of RDY. The second scheme is to use an         RDY bit of the Status Register is monitored to determine when
interrupt driven system in which case, the RDY output is con-
nected to the IRQ input of the 68HC11. For interfaces which         the Data Register is updated. The alternative scheme, which
require control of the CS input on the AD7731, one of the port
bits of the 68HC11 (such as PC1), which is configured as an         increases the number of interface lines to three, is to monitor
output, can be used to drive the CS input.                          the RDY output line from the AD7731. The monitoring of the
                                                                    RDY line can be done in two ways. First, RDY can be con-
The 68HC11 is configured in the master mode with its CPOL
bit set to a logic zero and its CPHA bit set to a logic one. When   nected to one of the 8XC51's port bits (such as P1.0) which is
the 68HC11 is configured like this, its SCLK line idles low         configured as an input. This port bit is then polled to determine
between data transfers. Therefore, the POL input of the AD7731      the status of RDY. The second scheme is to use an interrupt
should be hard-wired low. For systems where it is preferable        driven system in which case, the RDY output is connected to
                                                                    the INT1 input of the 8XC51. For interfaces which require
                                                                    control of the CS input on the AD7731, one of the port bits of

                                                                    the 8XC51 (such as P1.1), which is configured as an output,
                                                                    can be used to drive the CS input.

REV. 0  37
AD7731                                                              AD7731 to ADSP-2103/ADSP-2105 Interface

The 8XC51 is configured in its Mode 0 serial interface mode.        Figure 20 shows an interface between the AD7731 and the
Its serial interface contains a single data line. As a result, the  ADSP-2105 DSP processor. In the interface shown, the RDY
DATA OUT and DATA IN pins of the AD7731 should be
connected together. This means that the AD7731 must not be          bit of the Status Register is again monitored to determine when
configured for continuous read operation when interfacing to
the 8XC51. The serial clock on the 8XC51 idles high between         the Data Register is updated. The alternative scheme is to use
data transfers and, therefore, the POL input of the AD7731          an interrupt driven system, in which case the RDY output is
should be hard-wired to a logic high. The 8XC51 outputs the         connected to the IRQ2 input of the ADSP-2105. The RFS and
LSB first in a write operation while the AD7731 expects the         TFS pins of the ADSP-2105 are configured as active low out-
MSB first so the data to be transmitted has to be rearranged
before being written to the output serial register. Similarly, the  puts and the ADSP-2105 serial clock line, SCLK, is also config-
AD7731 outputs the MSB first during a read operation while
the 8XC51 expects the LSB first. Therefore, the data read into      ured as an output. The POL pin of the AD7731 is hard-wired
the serial buffer needs to be rearranged before the correct data
word from the AD7731 is available in the accumulator.               low. Because the SCLK from the ADSP-2105 is a continuous
                                                                    clock, the CS of the AD7731 must be used to gate off the clock
                                                                    once the transfer is complete. The CS for the AD7731 is active
                                                                    when either the RFS or TFS outputs from the ADSP-2105 are

                                                                    active. The serial clock rate on the ADSP-2105 should be lim-

                                                                    ited to 3 MHz to ensure correct operation with the AD7731.

                   DVDD                                                                           DVDD

8XC51                    SYNC                                             ADSP-2105                     SYNC
             P3.0        RESET                                                                          RESET
             P3.1                                                                           RFS
                         POL AD7731                                                         TFS                 AD7731

                         DATA OUT                                                            DR         CS
                         DATA IN                                                              DT
                                                                                          SCLK          DATA OUT
                         SCLK                                                                           DATA IN
                                                                                                        SCLK
                         CS                                                                             POL

Figure 19. AD7731 to 8XC51 Interface                                      Figure 20. AD7731 to ADSP-2105 Interface

                                                                    38                                                REV. 0
                                                                                                                    AD7731

APPLICATIONS                                                             Data Acquisition
The on-chip PGA allows the AD7731 to handle analog input                 The AD7731 with its three differential channels (or five pseudo-
voltage ranges from 20 mV to 1.28 V. This makes the AD7731               differential channels) is suited to low bandwidth, high resolution
suitable for a range of application areas from handling signals          data acquisition systems. In addition, the three-wire digital
directly from a transducer to processing fully-conditioned full-         interface allows this data acquisition front end to be isolated
scale inputs. Some of these applications are discussed in the            with just three optoisolators. The entire system can be operated
following sections.                                                      from a single +5 V supply provided that the input signals to the
                                                                         AD7731's analog inputs are all of positive polarity. Figure 21
The AD7731 offers both unipolar and bipolar input ranges. In             shows the AD7731 in an isolated three-channel data acquisition
many cases, the application is single supply with the bipolar            system.
input voltages referenced to a biased-up differential voltage.
Some applications will, however, require the flexibility of han-         Programmable Logic Controllers
dling true bipolar inputs. Figure 25 shows how to configure the          The AD7731 is also suited to programmable logic controller
AD7731 to handle this type of signal.                                    applications. In such applications, the ADC is required to
                                                                         handle signals from a variety of different transducers. The
It should be noted in multiplexed applications that an input             AD7731's programmable gain front end allows the part to either
overvoltage (either >AVDD + 0.3 V or unselected channel can affect the conversion result on the se-           signals which have already been conditioned. The fast through-
lected channel. The system design should ensure that the input           put rate and settling-time of the part is also an important feature
voltage on channels where input leads may be unconnected or              in these applications where loop response time is often critical.
broken be kept within the above limits.                                  The configuration of the AD7731 in PLC applications is similar
                                                                         to that outlined in Figure 21 for the data acquisition system.
The AD7731 has a variety of different modes aimed at optimiz-
ing the AD7731's performance across differing application require-
ments. The issue of filtering and settling time and throughput rates
in multichannel applications has previously been discussed in the
Filter Architecture section.

                                                   +5V

                                                   AVDD   DVDD

                                        AVDD                                   AD7731

                                                   100nA

        IN1+                      AIN1                                         SIGMA-DELTA A/D         STANDBY
        IN1                      AIN2                                             CONVERTER           SYNC
        IN2+                      AIN3
        IN2                      AIN4  SWITCHING  BUFFER                          SIGMA-  DIGITAL     MCLK IN
        IN3+                      AIN5     MATRIX                   PGA            DELTA   FILTER
        IN3                      AIN6                                         MODULATOR               MCLK OUT
                                                                                                       RESET
                +5V        REF IN (+)            100nA     SERIAL INTERFACE                    CLOCK   RDY
           +VIN                         AGND              AND CONTROL LOGIC                GENERATION  POL
                           REF IN ()
               AD780 VOUT       AGND                                     REGISTER BANK

               GND

                                        DGND                             DOUT DIN  CS           SCLK

                                                                         MICROCONTROLLER            OPTO-ISOLATORS

                                        Figure 21. Data Acquisition Using the AD7731

REV. 0                                                                   39
AD7731

Pressure Measurement                                                      Figure 24 shows another temperature measurement application
One typical application of the AD7731 where it is connected               for the AD7731. In this case, the temperature transducer is an
directly to a transducer is in pressure measurement. Figure 22            RTD (Resistive Temperature Device), a PT100. The arrange-
shows the AD7731 with a pressure transducer in a bridge                   ment is a four-lead RTD configuration. There are voltage drops
arrangement. The differential output from the transducer is               across lead resistances RL1 and RL4 and across resistor R2 but
connected directly to the AIN1/AIN2 input channel. The entire             these simply shift the common-mode voltage. Resistor R2 is
circuit is powered from a single +5 V supply that generates the           required to set the common-mode voltage within the allowable
excitation voltage for the transducer and the power supply, and           range for the AD7731. The voltage differential caused by RL2
reference voltage for the AD7731. The application is ratiometric          and RL3 and the AD7731's offset current is negligible.
and variations in the excitation voltage do not introduce errors
in the measurement.                                                       In the application shown, the external 400 A current source
                                                                          provides the excitation current for the PT100 and it also gener-
Temperature Measurement                                                   ates the reference voltage for the AD7731 via resistor R1. Varia-
Another application area where the transducer can be connected            tions in the excitation current do not affect the circuit as the
directly to the AD7731 is in temperature measurement. Figure              input voltage and the reference voltage vary ratiometrically with
23 outlines a connection between a thermocouple and the                   the excitation current. Resistor R1, however, must have a low
AD7731. In order to place the differential voltage from the               temperature coefficient to avoid errors in the reference voltage
AD7731 on a suitable common-mode voltage, the AIN2 input                  over temperature.
of the AD7731 is biased up at the reference voltage, +2.5 V.

              EXCITATION VOLTAGE = +5V

                                                    AVDD          DVDD

              IN+                        AVDD                               AD7731
                      OUT+
                                                    100nA
              IN
        OUT                       AIN1                                   SIGMA-DELTA A/D         STANDBY
                                   AIN2                                       CONVERTER           SYNC
                                   AIN3
                                   AIN4  SWITCHING  BUFFER                    SIGMA-     DIGITAL  MCLK IN
                                   AIN5     MATRIX                   PGA      DELTA      FILTER
                                   AIN6                                   MODULATOR               MCLK OUT
                                                                                                  RESET
                            REF IN (+)            100nA     SERIAL INTERFACE              CLOCK   RDY
                                         AGND              AND CONTROL LOGIC          GENERATION  POL

                                                                          REGISTER BANK

                            REF IN ()
                                 AGND

                                         DGND                     DOUT DIN    CS         SCLK

                            Figure 22. Pressure Measurement Using the AD7731

                                                           40                                             REV. 0
                                                                                                                            AD7731

                                                        +5V

                                                             AVDD                DVDD

                                             AVDD                                           AD7731

        THERMOCOUPLE                                    100nA

        JUNCTION          R         AIN1                                               SIGMA-DELTA A/D
                                    AIN2                                                   CONVERTER
                                                                                                                  STANDBY
                          RC  C     AIN3     SWITCHING       BUFFER                        SIGMA-     DIGITAL     SYNC
                                                MATRIX                        PGA          DELTA      FILTER
                                    AIN4                                               MODULATOR                  MCLK IN

                                    AIN5                                                                          MCLK OUT
                                                                                                                  SCLK
                                    AIN6                                                                  CLOCK   CS
                                                                                                      GENERATION  DIN
             +5V                                      100nA         SERIAL INTERFACE                              DOUT
        +VIN                                 AGND                  AND CONTROL LOGIC

           AD780 VOUT                                                                  REGISTER BANK

           GND                   REF IN (+)
                                 REF IN ()

                                      AGND

                                                        DGND                           POL         RDY RESET

                              Figure 23. Temperature Measurement Using the AD7731

                                                        +5V

                              400A                      AVDD       DVDD

                              REF IN (+)     AVDD                                      AD7731
                              REF IN ()             100nA
                       R1
        RL1 6.25k                                          BUFFER
                                                                            PGA
                                                                                       SIGMA-DELTA A/D            STANDBY
                                                                                           CONVERTER              SYNC

        RL2                      AIN1        SWITCHING                                     SIGMA-                 MCLK IN
                                                MATRIX                                     DELTA
                                                                                       MODULATOR      DIGITAL     MCLK OUT
                                                                                                      FILTER      RESET
                                                                                                                  RDY
                  RTD                                                                                             POL

                     RL3         AIN2                                                                  CLOCK
                                                                                                   GENERATION
         R2                                                         SERIAL INTERFACE
        3k                                            100nA        AND CONTROL LOGIC
                                             AGND
                     RL4                                                               REGISTER BANK

                                 AGND

                              DGND

                                                                   DOUT DIN                 CS        SCLK

                                    Figure 24. RTD Measurement Using the AD7731

REV. 0                                                             41
AD7731

Bipolar Input Signals                                                        A1 and A2 buffer the resistor string voltages and provide the
As mentioned previously, some applications will require that the             AVDD and AGND voltages as well as the REF IN(+) and REF
AD7731 handle input signals that are negative with respect to                IN() voltages for the AD7731. The differential reference volt-
system ground. The number of applications requiring this are                 age for the part is +5 V. If the input voltage is from a transducer
limited but with the addition of some external components the                excited by the 5 V, the AD7731 retains its ratiometric opera-
AD7731 is capable of handling such signals. Figure 25 outlines               tion with this reference voltage varying in sympathy with the
one approach to the problem.                                                 analog input voltage.

The example shown is a system that is driven from 5 V sup-                 The values of the resistors in the resistor string are chosen as-
plies. In such a circuit, two issues must be addressed. The first            suming the maximum input voltage range of 1.28 V is applied
is how to get the AD7731 to handle input voltages below ground               to the AD7731. The minimum input voltage must be 1.2 V above
and the second is how to generate a suitable reference voltage               the AD7731's AGND, while the maximum input voltage must be
for the AD7731. The circuit of Figure 25 attempts to address                 0.95 V below the AD7731's AVDD. For smaller input voltage
these two issues simultaneously.                                             ranges, the resistor ratios in the resistor string can be changed
                                                                             to allow a larger DVDD voltage. For example, if R1 = 3 k,
The AD7731's analog and digital supplies can be split such that              R2 = 10 k and R3 = 6.8 k, the AVDD and AGND voltages
AVDD and DVDD can be at separate potentials and AGND and                     become +3.49 V and 1.56 V respectively. This allows the
DGND can also be at separate potentials. The only stipulation                AD7731 to be used with a +3.6 V DVDD voltage while allowing
is that AVDD or DVDD must not exceed the AGND by 5.5 V. In                   analog input ranges of 320 mV and below.
Figure 25, the DVDD is operated at +3 V which allows the AGND
to go down to 2.5 V with respect to system ground. This                     An alternate scheme is to generate the AVDD and AGND volt-
means that all logic signals to the part must not exceed 3 V with            ages from regulators or Zener diodes driven from the +5 V and
respect to system ground. The AVDD is operated at +2.5 V with                5 V supplies respectively. The reference voltage for the part
respect to system ground.                                                    can be generated from an AD780 whose GND pin is connected
                                                                             to the AD7731's AGND pin.
The resistor string R1, R2 and R3 takes the 5 V supply voltage
and generates a differential voltage of nominally 5 V. Amplifiers

                                                                                                +3V

                 1/2 OP284                                                       DVDD

+5V         OR 1/2 OP213     AVDD

        R1           +5V                    AVDD                                                   AD7731

        5k       A1          REF IN(+)                                           SIGMA-DELTA A/D CONVERTER

                                                       100nA

                     5V                                                                                                      STANDBY
                                   AIN1(+)

            R2                              SWITCHING  BUFFER                        SIGMA-     PROGRAMMABLE                  SYNC
            10k                                MATRIX                   PGA          DELTA             DIGITAL
                             AIN1()                                             MODULATOR              FILTER

                     +5V                                                                                                      MCLK IN
                                                                                                                              MCLK OUT
                 A2          REF IN()                                                                   CLOCK
                                                                                                     GENERATION
        R3                                                                    SERIAL INTERFACE
                                                                             AND CONTROL LOGIC
        5k           5V

                             AGND                      100nA

5V              1/2 OP284                  AGND                                                               REGISTER BANK  SCLK
                                                                                                                              CS
            OR 1/2 OP213                                                          CALIBRATION                                 DIN
                                                                             MICROCONTROLLER

                                                                                                                              DOUT

ALL VOLTAGE VALUES ARE WITH                                            DGND POL  RDY                 RESET
RESPECT TO SYSTEM GROUND.
                                                               SYSTEM
                                                              GROUND

                             Figure 25. Bipolar Input Signals on the AD7731

                                                                       42                                                             REV. 0
                                                                                                                       AD7731

PAGE INDEX

Topic       Page                                                                         Topic                         Page

FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1     SERIAL INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
GENERAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . 1
SPECIFICATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2           Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
TIMING CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . 4
ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . . 5                             Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
ORDERING GUIDE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
DETAILED FUNCTIONAL BLOCK DIAGRAM . . . . . . . 6                                        CONFIGURING THE AD7731 . . . . . . . . . . . . . . . . . . . . . 36
SIGNAL PROCESSING CHAIN . . . . . . . . . . . . . . . . . . . . . 7
PIN CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . . . . . . 7                MICROCOMPUTER/MICROPROCESSOR
PIN FUNCTION DESCRIPTIONS . . . . . . . . . . . . . . . . . . 7
TERMINOLOGY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9          INTERFACING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
OUTPUT NOISE AND RESOLUTION
                                                                                         AD7731 to 68HC11 Interface . . . . . . . . . . . . . . . . . . . . . 37
   SPECIFICATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
ON-CHIP REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . 11               AD7731 to 8051 Interface . . . . . . . . . . . . . . . . . . . . . . . 37

   Summary Of On-Chip Registers . . . . . . . . . . . . . . . . . . . 12                 AD7731 to ADSP-2103/ADSP-2105 Interface . . . . . . . . 38
   Communications Register . . . . . . . . . . . . . . . . . . . . . . . . 13
   Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14    APPLICATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
   Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
   Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15    Data Acquisition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
   Filter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
   Offset Calibration Register . . . . . . . . . . . . . . . . . . . . . . . 19          Programmable Logic Controllers . . . . . . . . . . . . . . . . . . 39
   Gain Calibration Register . . . . . . . . . . . . . . . . . . . . . . . . 19
   Test Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19  Pressure Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . 40
READING FROM AND WRITING TO THE
   ON-CHIP REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . 20                Temperature Measurement . . . . . . . . . . . . . . . . . . . . . . . 40
CALIBRATION OPERATION SUMMARY . . . . . . . . . . . 21
CIRCUIT DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . 22                   Bipolar Input Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
ANALOG INPUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
   Analog Input Channels . . . . . . . . . . . . . . . . . . . . . . . . . . 23          INDEX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
   Analog Input Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
   Bipolar/Unipolar Inputs . . . . . . . . . . . . . . . . . . . . . . . . . 23          OUTLINE DIMENSIONS . . . . . . . . . . . . . . . . . . . . . . . . . 44
   Burnout Currents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
REFERENCE INPUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24               TABLE INDEX
   Reference Detect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
SIGMA-DELTA MODULATOR . . . . . . . . . . . . . . . . . . . . 24                         Table       Title             Page
DIGITAL FILTERING . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
   Filter Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24    Table I.    Output Noise vs. Input Range and
   First Stage Filter/SKIP Mode Enabled . . . . . . . . . . . . . . 25                               Update Rate (CHP = 0, SKIP = 1) . . . . . . . 10
   Second Stage Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
   Normal FIR Operation . . . . . . . . . . . . . . . . . . . . . . . . . . 25           Table II.   Peak-to-Peak Resolution vs. Input Range
   FASTStepTM Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28                      and Update Rate (CHP = 0, SKIP = 1) . . . . 10
CALIBRATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
   Internal Zero-Scale Calibration . . . . . . . . . . . . . . . . . . . . 29            Table III.  Output Noise vs. Input Range and
   Internal Full-Scale Calibration . . . . . . . . . . . . . . . . . . . . 30                        Update Rate (CHP = 1, SKIP = 0) . . . . . . . 11
   System Zero-Scale Calibration . . . . . . . . . . . . . . . . . . . . 30
   System Full-Scale Calibration . . . . . . . . . . . . . . . . . . . . . 30            Table IV.   Peak-to-Peak Resolution vs. Input Range
   Span and Offset Limits . . . . . . . . . . . . . . . . . . . . . . . . . . 31                     and Update Rate (CHP = 1, SKIP = 0) . . . . 11
   Power-Up and Calibration . . . . . . . . . . . . . . . . . . . . . . . 31
   Drift Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31       Table V.    Summary of On-Chip Registers . . . . . . . . . . 12
USING THE AD7731 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
   Clocking and Oscillator Circuit . . . . . . . . . . . . . . . . . . . . 32            Table VI. Communications Register . . . . . . . . . . . . . . 13
   System Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . 32
   Single-Shot Conversions . . . . . . . . . . . . . . . . . . . . . . . . . 32          Table VII. Read/Write Mode . . . . . . . . . . . . . . . . . . . . 13
   Reset Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
   Standby Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32     Table VIII. Register Selection . . . . . . . . . . . . . . . . . . . . 14
   Digital Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
POWER SUPPLIES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33            Table IX. Status Register . . . . . . . . . . . . . . . . . . . . . . . 14
   Grounding and Layout . . . . . . . . . . . . . . . . . . . . . . . . . . 33
   Evaluating the AD7731 Performance . . . . . . . . . . . . . . . 33                    Table X.    Mode Register . . . . . . . . . . . . . . . . . . . . . . . 15

                                                                                         Table XI. Operating Modes . . . . . . . . . . . . . . . . . . . . . 15

                                                                                         Table XII. Input Range Selection . . . . . . . . . . . . . . . . . 17

                                                                                         Table XIII. Channel Selection . . . . . . . . . . . . . . . . . . . . 18

                                                                                         Table XIV. Filter Register . . . . . . . . . . . . . . . . . . . . . . . 18

                                                                                         Table XV. SF Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . 19

                                                                                         Table XVI. Calibration Operations . . . . . . . . . . . . . . . . 21

                                                                                         Table XVII. Reset Events . . . . . . . . . . . . . . . . . . . . . . . . 22

                                                                                         Table XVIII. Time to First and Subsequent Outputs
                                                                                                            Following Channel Change . . . . . . . . . . . . . 28

                                                                                         Table XIX. Pseudo-Code for Initiating a
                                                                                                            Self-Calibration After Power-On/Reset . . . . 36

                                                                                         Table XX. Pseudo-Code for Looping Through Three
                                                                                                            Fully-Differential Channels . . . . . . . . . . . . . 36

REV. 0      43
AD7731

                               OUTLINE DIMENSIONS

                            Dimensions shown in inches and (mm).

                                    24-Lead Plastic DIP
                                             (N-24)

                                         1.275 (32.30)
                                         1.125 (28.60)

                                  24                                        13 0.280 (7.11)

                                    1                                       12 0.240 (6.10) 0.325 (8.25)

                                  PIN 1                                                                  0.300 (7.62) 0.195 (4.95)
              0.210
              (5.33)                                                                  0.060 (1.52)                   0.115 (2.93)
               MAX
        0.200 (5.05)                                                                  0.015 (0.38)
        0.125 (3.18)
                                         0.100 (2.54)                          0.150                         0.015 (0.381)
                         0.022 (0.558)       BSC                               (3.81)                        0.008 (0.204)
                         0.014 (0.356)                                         MIN

                                                        0.070 (1.77) SEATING
                                                        0.045 (1.15) PLANE

                                         24-Lead Wide Body (SOIC)
                                                       (R-24)

                            0.6141 (15.60)
                            0.5985 (15.20)

        24                                              13                  0.2992 (7.60)
                                                                                0.2914 (7.40)
                  1                                     12                           0.4193 (10.65)
                                                                                         0.3937 (10.00)

                     PIN 1                              0.1043 (2.65)                                        0.0291  (0.74)
                                                        0.0926 (2.35)                                        0.0098  (0.25)
                                                                                                                             x  45

        0.0118 (0.30)       0.0500       0.0192 (0.49)                                                   8  0.0500 (1.27)
        0.0040 (0.10)       (1.27)       0.0138 (0.35)                                                       0.0157 (0.40)
                             BSC                        SEATING                                        0
                                                        PLANE                         0.0125 (0.32)

                                                                                      0.0091 (0.23)

                  24-Lead Thin Shrink Small Outline (TSSOP)
                                           (RU-24)

                                 0.311 (7.90)
                                 0.303 (7.70)

                     24                                 13

        0.177 (4.50)
            0.169 (4.30)
                                                                   0.256 (6.50)
                                                                        0.246 (6.25)

                       1
                                                                        12

        0.006 (0.15) PIN 1                                                  0.0433
        0.002 (0.05)

                                                                            (1.10)

                                                                            MAX                          8  0.028 (0.70)
                                                                                                             0.020 (0.50)
        SEATING        0.0256 (0.65) 0.0118 (0.30)                                             0
           PLANE                                                            0.0079 (0.20)
                            BSC          0.0075 (0.19)

                                                                            0.0035 (0.090)

                                                        44                                                                         REV. 0
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