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AD7606BSTZ-6RL

器件型号:AD7606BSTZ-6RL
器件类别:半导体    集成电路 - IC   
厂商名称:AnalogicTech
厂商官网:http://www.analogictech.com/
标准:  
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器件描述

analog to digital converters - adc 8ch w/bipolar 16b simult sampling

参数

Manufacturer: Analog Devices Inc.
Product Category: Analog to Digital Converters - ADC
RoHS: Yes
Number of Channels: 6 Channel
Architecture: SAR
Conversion Rate: 200 kS/s
Resolution: 16 bit
Input Type: Single-Ended
Interface Type: Parallel, Serial, DSP, Microwire, QSPI, SPI
Operating Supply Voltage: 5 V
Maximum Operating Temperature: + 85 C
Mounting Style: SMD/SMT
Package / Case: LQFP-64
Brand: Analog Devices
Development Kit: EVAL-AD7606-6EDZ
Maximum Power Dissipation: 126 mW
Minimum Operating Temperature: - 40 C
Packaging: Reel
Series: AD7606-6
SNR: 95.5 dB
Factory Pack Quantity: 1500
Voltage Reference: Internal, External

AD7606BSTZ-6RL器件文档内容

Data Sheet                                  8-/6-/4-Channel DAS with 16-Bit, Bipolar
                                                  Input, Simultaneous Sampling ADC
                                                        AD7606/AD7606-6/AD7606-4

FEATURES                                                                                                           APPLICATIONS

8/6/4 simultaneously sampled inputs                                                                                Power-line monitoring and protection systems
True bipolar analog input ranges: 10 V, 5 V                                                                      Multiphase motor control
Single 5 V analog supply and 2.3 V to 5 V VDRIVE                                                                   Instrumentation and control systems
Fully integrated data acquisition solution                                                                         Multiaxis positioning systems
                                                                                                                   Data acquisition systems (DAS)
   Analog input clamp protection
   Input buffer with 1 M analog input impedance                                                                    Table 1. High Resolution, Bipolar Input, Simultaneous
   Second-order antialiasing analog filter
   On-chip accurate reference and reference buffer                                                                 Sampling DAS Solutions
   16-bit ADC with 200 kSPS on all channels
   Oversampling capability with digital filter                                                                                                Single-     True               Number of
Flexible parallel/serial interface                                                                                                            Ended
   SPI/QSPITM/MICROWIRETM/DSP compatible                                                                                                      Inputs      Differential Simultaneous
Performance
   7 kV ESD rating on analog input channels                                                                        Resolution                             Inputs             Sampling Channels
   95.5 dB SNR, -107 dB THD
   0.5 LSB INL, 0.5 LSB DNL                                                                                      18 Bits                    AD7608 AD7609                  8
   Low power: 100 mW
   Standby mode: 25 mW                                                                                             16 Bits                    AD7606                         8
64-lead LQFP package
                                                                                                                                              AD7606-6                       6

                                                                                                                                              AD7606-4                       4

                                                                                                                   14 Bits                    AD7607                         8

                                            FUNCTIONAL BLOCK DIAGRAM

                                      AVCC  AVCC                                                           REGCAP REGCAP REFCAPB REFCAPA

                  V1  CLAMP 1M        RFB                                                                  2.5V    2.5V
            V1GND     CLAMP                     SECOND- T/H                                                LDO     LDO

                  V2              1M  RFB ORDER LPF                                                                                           2.5V        REFIN/REFOUT
            V2GND                                                                                                                             REF
                                  1M  RFB                                                                                                                 REF SELECT
                  V3  CLAMP                     SECOND- T/H                                                                                   SERIAL      AGND
            V3GND     CLAMP                                                                                                                               OS 2
                                      RFB ORDER LPF           8:1                                          16-BIT  DIGITAL  PARALLEL/                     OS 1
                  V4              1M                         MUX                                            SAR    FILTER      SERIAL                     OS 0
            V4GND                     RFB                                                                                                                 DOUTA
                                  1M            SECOND- T/H                                                                 INTERFACE                     DOUTB
                  V5  CLAMP                                                                                                                               RD/SCLK
            V5GND     CLAMP           RFB ORDER LPF                                                                                           PARALLEL    CS
                                                                                                                                                          PAR/SER/BYTE SEL
                  V6              1M  RFB                                                                          AD7606                                 VDRIVE
            V6GND                               SECOND- T/H                                                                                               DB[15:0]
                      CLAMP 1M                                                                                                      CLK OSC
                  V7  CLAMP           RFB ORDER LPF                                                                                                       BUSY
            V7GND                                                                                                                   CONTROL               FRSTDATA
                                  1M  RFB                                                                                             INPUTS
                  V8                            SECOND- T/H
            V8GND     CLAMP 1M
                      CLAMP           RFB ORDER LPF
                                                                                                                                                                  08479-001
                                  1M  RFB
                                                SECOND- T/H
                                  1M
                      CLAMP           RFB ORDER LPF
                      CLAMP
                                      RFB
                                  1M            SECOND- T/H

                                  1M  RFB ORDER LPF
                      CLAMP
                      CLAMP           RFB
                                                SECOND- T/H
                                  1M
                                      RFB ORDER LPF
                      CLAMP 1M
                      CLAMP

                                  1M

                                      AGND                                                                                 CONVST A CONVST B RESET RANGE

                                                                                                           Figure 1.

Rev. C                                                                                                             One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and reliable. However, no                       Tel: 781.329.4700                                            www.analog.com
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Trademarks and registered trademarks are the property of their respective owners.
AD7606/AD7606-6/AD7606-4                                                                                                                  Data Sheet

TABLE OF CONTENTS                                                                                            Analog Input ............................................................................... 22
                                                                                                             ADC Transfer Function............................................................. 23
Features .............................................................................................. 1    Internal/External Reference ...................................................... 24
Applications....................................................................................... 1        Typical Connection Diagram ................................................... 25
Functional Block Diagram .............................................................. 1                    Power-Down Modes .................................................................. 25
Revision History ............................................................................... 2           Conversion Control ................................................................... 26
General Description ......................................................................... 3            Digital Interface .............................................................................. 27
Specifications..................................................................................... 4        Parallel Interface (PAR/SER/BYTE SEL = 0).......................... 27
                                                                                                             Parallel Byte (PAR/SER/BYTE SEL = 1, DB15 = 1)............... 27
  Timing Specifications .................................................................. 7                 Serial Interface (PAR/SER/BYTE SEL = 1)............................. 27
Absolute Maximum Ratings.......................................................... 11                        Reading During Conversion..................................................... 28
                                                                                                             Digital Filter ................................................................................ 29
  Thermal Resistance .................................................................... 11                 Layout Guidelines....................................................................... 32
  ESD Caution................................................................................ 11           Outline Dimensions ....................................................................... 34
Pin Configurations and Function Descriptions ......................... 12                                    Ordering Guide .......................................................................... 34
Typical Performance Characteristics ........................................... 17
Terminology .................................................................................... 21
Theory of Operation ...................................................................... 22
  Converter Details........................................................................ 22

REVISION HISTORY

1/12--Rev. B to Rev. C
Changes to Analog Input Ranges Section ................................... 22
10/11--Rev. A to Rev. B
Changes to Input High Voltage (VINH) and Input Low Voltage
(VINL) Parameters and Endnote 6, Table 2..................................... 4
Changes to Table 3............................................................................ 7
Changes to Table 4.......................................................................... 11
Changes to Pin 32 Description, Table 6....................................... 13
Changes to Analog Input Clamp Protection Section................. 22
Changes to Typical Connection Diagram Section ..................... 25
8/10--Rev. 0 to Rev. A
Changes to Note 1, Table 2 .............................................................. 6
5/10--Revision 0: Initial Version

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Data Sheet                                                                         AD7606/AD7606-6/AD7606-4

GENERAL DESCRIPTION                                                    The AD7606/AD7606-6/AD7606-4 operate from a single 5 V
                                                                       supply and can accommodate 10 V and 5 V true bipolar input
The AD76061/AD7606-6/AD7606-4 are 16-bit, simultaneous                 signals while sampling at throughput rates up to 200 kSPS for
sampling, analog-to-digital data acquisition systems (DAS) with        all channels. The input clamp protection circuitry can tolerate
eight, six, and four channels, respectively. Each part contains        voltages up to 16.5 V. The AD7606 has 1 M analog input
analog input clamp protection, a second-order antialiasing filter,     impedance regardless of sampling frequency. The single supply
a track-and-hold amplifier, a 16-bit charge redistribution successive  operation, on-chip filtering, and high input impedance eliminate
approximation analog-to-digital converter (ADC), a flexible            the need for driver op amps and external bipolar supplies. The
digital filter, a 2.5 V reference and reference buffer, and high       AD7606/AD7606-6/AD7606-4 antialiasing filter has a 3 dB cutoff
speed serial and parallel interfaces.                                  frequency of 22 kHz and provides 40 dB antialias rejection when
                                                                       sampling at 200 kSPS. The flexible digital filter is pin driven, yields
                                                                       improvements in SNR, and reduces the 3 dB bandwidth.

                                                                       1 Patent pending.

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AD7606/AD7606-6/AD7606-4                                                                             Data Sheet

SPECIFICATIONS

VREF = 2.5 V external/internal, AVCC = 4.75 V to 5.25 V, VDRIVE = 2.3 V to 5.25 V, fSAMPLE = 200 kSPS, TA = TMIN to TMAX, unless otherwise noted.1

Table 2.

Parameter                                Test Conditions/Comments                  Min     Typ   Max   Unit

DYNAMIC PERFORMANCE                      fIN = 1 kHz sine wave unless otherwise noted      95.5        dB
   Signal-to-Noise Ratio (SNR)2, 3       Oversampling by 16; 10 V range; fIN = 130 Hz 94  94.5        dB
                                                                                           90          dB
                                         Oversampling by 16; 5 V range; fIN = 130 Hz 93   89          dB
                                                                                           90          dB
                                         No oversampling; 10 V Range              88.5    89          dB
                                                                                           90.5        dB
                                         No oversampling; 5 V range               87.5    90          dB
                                                                                           -107 -95    dB
Signal-to-(Noise + Distortion) (SINAD)2 No oversampling; 10 V range               88      -108        dB

                                         No oversampling; 5 V range               87                  dB
                                                                                                       dB
Dynamic Range                            No oversampling; 10 V range                                  dB

                                         No oversampling; 5 V range                                   kHz
                                                                                                       kHz
Total Harmonic Distortion (THD)2                                                                       kHz
                                                                                                       kHz
Peak Harmonic or Spurious Noise (SFDR)2                                                                s
                                                                                                       s
Intermodulation Distortion (IMD)2        fa = 1 kHz, fb = 1.1 kHz
                                                                                                       Bits
Second-Order Terms                                                                         -110        LSB4
                                                                                           -106        LSB
Third-Order Terms                                                                          -95         LSB
                                                                                                       LSB
Channel-to-Channel Isolation2            fIN on unselected channels up to 160 kHz                      LSB
                                                                                                       LSB
ANALOG INPUT FILTER                                                                                    ppm/C
                                                                                                       ppm/C
Full Power Bandwidth                     -3 dB, 10 V range                                23          LSB
                                                                                           15          LSB
                                         -3 dB, 5 V range                                 10          LSB
                                                                                           5           LSB
                                         -0.1 dB, 10 V range                              11          V/C
                                                                                           15          V/C
                                         -0.1 dB, 5 V range                                           LSB
                                                                                                       LSB
tGROUP DELAY                             10 V Range                                                   LSB
                                                                                                       LSB
                                         5 V Range                                                    ppm/C
                                                                                                       ppm/C
DC ACCURACY                                                                                            LSB
                                                                                                       LSB
Resolution                               No missing codes                          16

Differential Nonlinearity2                                                                 0.5 0.99

Integral Nonlinearity2                                                                     0.5 2

Total Unadjusted Error (TUE)             10 V range                                       6

                                         5 V range                                        12

Positive Full-Scale Error2, 5            External reference                                8    32

                                         Internal reference                                8

Positive Full-Scale Error Drift          External reference                                2

                                         Internal reference                                7

Positive Full-Scale Error Matching2      10 V range                                       5     32

                                         5 V range                                        16    40

Bipolar Zero Code Error2, 6              10 V range                                       1    6

                                          5 V range                                       3    12

Bipolar Zero Code Error Drift            10 V range                                       10

                                          5 V range                                       5

Bipolar Zero Code Error Matching2        10 V range                                       1     8

                                         5 V range                                        6     22

Negative Full-Scale Error2, 5            External reference                                8    32

                                         Internal reference                                8

Negative Full-Scale Error Drift          External reference                                4

                                         Internal reference                                8

Negative Full-Scale Error Matching2      10 V range                                       5     32

                                         5 V range                                        16    40

                                                      Rev. C | Page 4 of 36
Data Sheet                                                                       AD7606/AD7606-6/AD7606-4

Parameter                              Test Conditions/Comments                  Min           Typ    Max    Unit
ANALOG INPUT                           RANGE = 1
                                       RANGE = 0                                                      10    V
   Input Voltage Ranges                10 V; see Figure 31
                                       5 V; see Figure 31                                             5     V
   Analog Input Current                See the Analog Input section
                                       See the ADC Transfer Function section                   5.4           A
   Input Capacitance7                  REF SELECT = 1
   Input Impedance                     REFIN/REFOUT                                            2.5           A
REFERENCE INPUT/OUTPUT
   Reference Input Voltage Range       ISOURCE = 100 A                                        5             pF
   DC Leakage Current                  ISINK = 100 A
   Input Capacitance7                                                                          1             M
   Reference Output Voltage            Twos complement
                                       All eight channels included; see Table 3  2.475         2.5    2.525  V
   Reference Temperature Coefficient   Per channel, all eight channels included                       1     A
LOGIC INPUTS                                                                                   7.5           pF
                                       Digital inputs = 0 V or VDRIVE                          2.49/         V
   Input High Voltage (VINH)           AD7606                                                  2.505
   Input Low Voltage (VINL)            AD7606-6                                                10           ppm/C
   Input Current (IIN)                 AD7606-4
   Input Capacitance (CIN)7            fSAMPLE = 200 kSPS                        0.7 VDRIVE                V
LOGIC OUTPUTS                          AD7606                                                    5
   Output High Voltage (VOH)           AD7606-6                                                       0.3 VDRIVE V
   Output Low Voltage (VOL)            AD7606-4
   Floating-State Leakage Current                                                                     2     A
   Floating-State Output Capacitance7
   Output Coding                                                                                             pF
CONVERSION RATE
   Conversion Time                                                               VDRIVE - 0.2                V
   Track-and-Hold Acquisition Time
   Throughput Rate                                                                                    0.2    V
POWER REQUIREMENTS
   AVCC                                                                                        1     20    A
   VDRIVE
   ITOTAL                                                                                      5             pF

      Normal Mode (Static)                                                                     4             s

      Normal Mode (Operational)8                                                               1             s

      Standby Mode                                                                                    200    kSPS
      Shutdown Mode
                                                                                 4.75                 5.25   V

                                                                                 2.3                  5.25   V

                                                                                               16     22     mA

                                                                                               14     20     mA

                                                                                               12     17     mA

                                                                                               20     27     mA

                                                                                               18     24     mA

                                                                                               15     21     mA

                                                                                               5      8      mA

                                                                                               2      6      A

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AD7606/AD7606-6/AD7606-4                                                  Data Sheet

Parameter                         Test Conditions/Comments  Min  Typ  Max    Unit
   Power Dissipation
      Normal Mode (Static)        AD7606                         80   115.5  mW
      Normal Mode (Operational)8  fSAMPLE = 200 kSPS
                                  AD7606                         100  142    mW
      Standby Mode                AD7606-6
      Shutdown Mode               AD7606-4                       90   126    mW

                                                                 75   111    mW

                                                                 25   42     mW

                                                                 10   31.5   W

1 Temperature range for the B version is -40C to +85C. The AD7606 is operational up to 125C with throughput rates  160 kSPS, and the SNR typically reduces by
0.7 dB at 125C.

2 See the Terminology section.
3 This specification applies when reading during a conversion or after a conversion. If reading during a conversion in parallel mode with VDRIVE = 5 V, SNR typically reduces by 1.5 dB

and THD by 3 dB.
4 LSB means least significant bit. With 5 V input range, 1 LSB = 152.58 V. With 10 V input range, 1 LSB = 305.175 V.
5 These specifications include the full temperature range variation and contribution from the internal reference buffer but do not include the error contribution from

the external reference.
6 Bipolar zero code error is calculated with respect to the analog input voltage. See the Analog Input Clamp Protection section.
7 Sample tested during initial release to ensure compliance.
8 Operational power/current figure includes contribution when running in oversampling mode.

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Data Sheet                                                                             AD7606/AD7606-6/AD7606-4

TIMING SPECIFICATIONS

AVCC = 4.75 V to 5.25 V, VDRIVE = 2.3 V to 5.25 V, VREF = 2.5 V external reference/internal reference, TA = TMIN to TMAX, unless otherwise noted.1

Table 3.                      Limit at TMIN, TMAX       Limit at TMIN, TMAX      Unit  Description
                               (0.1 VDRIVE and         (0.3 VDRIVE and
Parameter
PARALLEL/SERIAL/BYTE MODE         0.9 VDRIVE               0.7 VDRIVE
                             Logic Input Levels)       Logic Input Levels)
   tCYCLE                  Min Typ Max
                                                      Min Typ Max
   t2                                            5
       CONV                                                          5           s    1/throughput rate
                                                                                       Parallel mode, reading during or after conversion; or
   tWAKE-UP STANDBY                  9.7                             9.4 s            serial mode: VDRIVE = 3.3 V to 5.25 V, reading during a
   tWAKE-UP SHUTDOWN                                                 10.7 s           conversion using DOUTA and DOUTB lines
                                                                                       Serial mode reading after a conversion; VDRIVE = 2.7 V
      Internal Reference   3.45 4    4.15             3.45 4         4.15 s           Serial mode reading after a conversion; VDRIVE = 2.3 V,
      External Reference                                          3           s       DOUTA and DOUTB lines
   tRESET                         3                               2           s       Conversion time
   tOS_SETUP                                                                           Oversampling off; AD7606
   tOS_HOLD                       2                   7.87           9.1 s            Oversampling off; AD7606-6
   t1                                                 16.05          18.8 s           Oversampling off; AD7606-4
   t2                      7.87      9.1              33             39 s             Oversampling by 2; AD7606
   t3                                                 66             78 s             Oversampling by 4; AD7606
   t4                      16.05     18.8             133            158 s            Oversampling by 8; AD7606
   t53                                                257            315 s            Oversampling by 16; AD7606
   t6                      33        39                              100 s            Oversampling by 32; AD7606
   t7                                                                                  Oversampling by 64; AD7606
PARALLEL/BYTE READ         66        78                                                STBY rising edge to CONVST x rising edge; power-up
   OPERATION                                                                           time from standby mode
   t8                      133       158
   t9
   t10                     257       315

   t11                               100
   t12
                                                 30                  30 ms STBY rising edge to CONVST x rising edge; power-up
                                                                                         time from shutdown mode
                                                 13
                                                                     13 ms STBY rising edge to CONVST x rising edge; power-up
                           50                                                            time from shutdown mode
                           20
                           20                         50                         ns RESET high pulse width

                                                 40   20                         ns BUSY to OS x pin setup time
                           25
                           25                         20                         ns BUSY to OS x pin hold time
                           0
                                                                     45 ns CONVST x high to BUSY high
                                                 0.5
                                                      25                         ns Minimum CONVST x low pulse
                                                 25
                                                      25                         ns Minimum CONVST x high pulse
                           25
                                                      0                          ns BUSY falling edge to CS falling edge setup time

                                                                     0.5 ms            Maximum delay allowed between CONVST A, CONVST
                                                                                       B rising edges

                                                                     25 ns             Maximum time between last CS rising edge and BUSY
                                                                                       falling edge

                                                      25                         ns Minimum delay between RESET low to CONVST x high

                           0                          0                          ns CS to RD setup time
                           0
                                                      0                          ns CS to RD hold time
                           16
                           21                                                          RD low pulse width
                           25
                           32                         19                         ns    VDRIVE above 4.75 V
                           15
                           22                         24                         ns    VDRIVE above 3.3 V

                                                      30                         ns    VDRIVE above 2.7 V

                                                      37                         ns    VDRIVE above 2.3 V

                                                      15                         ns RD high pulse width

                                                      22                         ns CS high pulse width (see Figure 5); CS and RD linked

                                                          Rev. C | Page 7 of 36
AD7606/AD7606-6/AD7606-4                                                                                         Data Sheet

Parameter                 Limit at TMIN, TMAX      Limit at TMIN, TMAX     Unit  Description
   t13                     (0.1 VDRIVE and        (0.3 VDRIVE and            Delay from CS until DB[15:0] three-state disabled
                                                                                 VDRIVE above 4.75 V
   t144                       0.9 VDRIVE              0.7 VDRIVE             VDRIVE above 3.3 V
                         Logic Input Levels)      Logic Input Levels)            VDRIVE above 2.7 V
   t15                 Min Typ Max                                               VDRIVE above 2.3 V
   t16                                           Min Typ Max                     Data access time after RD falling edge
   t17                                       16                                  VDRIVE above 4.75 V
SERIAL READ OPERATION                        20         19 ns                    VDRIVE above 3.3 V
   fSCLK                                     25         24 ns                    VDRIVE above 2.7 V
                                             30         30 ns                    VDRIVE above 2.3 V
   t18                                                  37 ns                    Data hold time after RD falling edge
                                             16                                  CS to DB[15:0] hold time
   t19 4                                     21         19 ns                    Delay from CS rising edge to DB[15:0] three-state
                                             25                                  enabled
   t20                                       32         24 ns
   t21                 6
   t22                 6                                30 ns
   t23                                       22
FRSTDATA OPERATION                                      37 ns
   t24
                                                 6                         ns
   t25
                                                 6                         ns
   t26
                                                        22 ns

                                                                                 Frequency of serial read clock

                                  23.5                  20 MHz VDRIVE above 4.75 V
                                  17
                                  14.5                  15 MHz VDRIVE above 3.3 V
                                  11.5
                                                        12.5 MHz VDRIVE above 2.7 V
                                  15
                                  20                    10 MHz VDRIVE above 2.3 V
                                  30
                                                                                 Delay from CS until DOUTA/DOUTB three-state
                                  17                                             disabled/delay from CS until MSB valid
                                  23
                                  27                    18 ns                    VDRIVE above 4.75 V
                                  34
                                                        23 ns                    VDRIVE above 3.3 V
                                             0.4 tSCLK
                                             0.4 tSCLK  35 ns                    VDRIVE = 2.3 V to 2.7 V
                                             7
                                  22                                             Data access time after SCLK rising edge

                                                        20 ns                    VDRIVE above 4.75 V

                                                        26 ns                    VDRIVE above 3.3 V

                                                        32 ns                    VDRIVE above 2.7 V

                                                        39 ns                    VDRIVE above 2.3 V

                       0.4 tSCLK                                           ns SCLK low pulse width
                       0.4 tSCLK
                       7                                                   ns SCLK high pulse width

                                                                                 SCLK rising edge to DOUTA/DOUTB valid hold time

                                                        22 ns                    CS rising edge to DOUTA/DOUTB three-state enabled

                                                                                 Delay from CS falling edge until FRSTDATA three-
                                                                                 state disabled

                                  15                    18 ns                    VDRIVE above 4.75 V

                                  20                    23 ns                    VDRIVE above 3.3 V

                                  25                    30 ns                    VDRIVE above 2.7 V

                                  30                    35 ns                    VDRIVE above 2.3 V

                                                                           ns    Delay from CS falling edge until FRSTDATA high,

                                                                                 serial mode

                                  15                    18 ns                    VDRIVE above 4.75 V

                                  20                    23 ns                    VDRIVE above 3.3 V

                                  25                    30 ns                    VDRIVE above 2.7 V

                                  30                    35 ns                    VDRIVE above 2.3 V

                                                                                 Delay from RD falling edge to FRSTDATA high

                                  16                    19 ns                    VDRIVE above 4.75 V

                                  20                    23 ns                    VDRIVE above 3.3 V

                                  25                    30 ns                    VDRIVE above 2.7 V

                                  30                    35 ns                    VDRIVE above 2.3 V

                                                    Rev. C | Page 8 of 36
Data Sheet                                                                                                               AD7606/AD7606-6/AD7606-4

Parameter                                              Limit at TMIN, TMAX      Limit at TMIN, TMAX  Unit                Description
   t27                                                  (0.1 VDRIVE and        (0.3 VDRIVE and                       Delay from RD falling edge to FRSTDATA low
                                                                                                                         VDRIVE = 3.3 V to 5.25V
   t28                                                     0.9 VDRIVE              0.7 VDRIVE                        VDRIVE = 2.3 V to 2.7V
                                                      Logic Input Levels)      Logic Input Levels)                       Delay from 16th SCLK falling edge to FRSTDATA low
   t29                                              Min Typ Max                                                          VDRIVE = 3.3 V to 5.25V
                                                                              Min Typ Max                                VDRIVE = 2.3 V to 2.7V
                                                                          19                                             Delay from CS rising edge until FRSTDATA three-
                                                                          24  22 ns                                      state enabled
                                                                              29 ns
                                                                          17
                                                                          22  20 ns
                                                                          24  27 ns
                                                                              29 ns

1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDRIVE) and timed from a voltage level of 1.6 V.
2 In oversampling mode, typical tCONV for the AD7606-6 and AD7606-4 can be calculated using ((N tCONV) + ((N - 1) 1 s)). N is the oversampling ratio. For the AD7606-6,

tCONV = 3 s; and for the AD7606-4, tCONV = 2 s.
3 The delay between the CONVST x signals was measured as the maximum time allowed while ensuring a <10 LSB performance matching between channel sets.
4 A buffer is used on the data output pins for these measurements, which is equivalent to a load of 20 pF on the output pins.

Timing Diagrams                                          t5                   tCYCLE                                                          t2
                                                                                                                         t4
                                   CONVST A,        t1                           t3
                                    CONVST B        t7                        tCONV
                                   CONVST A,
                                    CONVST B           tRESET                                                                                     08479-002

                                            BUSY

                                                CS
                                          RESET

                                                          Figure 2. CONVST Timing--Reading After a Conversion

                                                      t5

            CONVST A,
            CONVST B

                                                                              tCYCLE                                     t2

            CONVST A,                                                           t3
            CONVST B                                                          tCONV

                                                           t1
            BUSY

                                                                                                                     t6

                 CS                                 t7                                                                                            08479-003
            RESET                                      tRESET

                                                    Figure 3. CONVST Timing--Reading During a Conversion

                                                                              Rev. C | Page 9 of 36
AD7606/AD7606-6/AD7606-4                                                                                                                                        Data Sheet

            CS  t8                     t10                t11                                                              t9
                                                                                                                         t16
           RD   t13                                                                                                      t17
      DATA:                                                                                                           V8
   DB[15:0]                                                        t14                            t15                    t29
FRSTDATA
                INVALID                     V1            V2       V3       V4                    V7

                    t24  t26                              t27                                                                                        08479-004

                                            Figure 4. Parallel Mode, Separate CS and RD Pulses

                                                t12

CS AND RD                t13                                                                                t16                      t17

       DATA:             V1                     V2             V3  V4       V5             V6           V7            V8
    DB[15:0]
                                                                                                                                          08479-005
FRSTDATA

                                                     Figure 5. CS and RD, Linked Parallel Mode

            CS                                                     t21 t20

        SCLK    t18                                  t19                                          t22                     t23
     DOUTA,                                                                                        DB1                      t29
      DOUTB                                 DB15          DB14     DB13                                     DB0
FRSTDATA                                                                                                    t28
                                            t25                                                                                                      08479-006

                                                     Figure 6. Serial Read Operation (Channel 1)

                                CS          t8                                                             t9
                                RD                      t10                                       t11

                                  t13       INVALID         HIGH      t14           t15                         t16
                DATA: DB[7:0]                             BYTE V1
                                                                     LOW           HIGH                          t17
                    FRSTDATA t24                            t26    BYTE V1      BYTE V8
                                                                                                     LOW
                                                                            t27                    BYTE V8

                                                                                                     t29

                                                                                                                          08479-007

                                                     Figure 7. BYTE Mode Read Operation

                                                                   Rev. C | Page 10 of 36
Data Sheet                                                                               AD7606/AD7606-6/AD7606-4

ABSOLUTE MAXIMUM RATINGS

TA = 25C, unless otherwise noted.

Table 4.                                   Rating                    THERMAL RESISTANCE
Parameter                                  -0.3 V to +7 V
AVCC to AGND                               -0.3 V to AVCC + 0.3 V    JA is specified for the worst-case conditions, that is, a device
VDRIVE to AGND                             16.5 V                   soldered in a circuit board for surface-mount packages. These
Analog Input Voltage to AGND1              -0.3 V to VDRIVE + 0.3 V  specifications apply to a 4-layer board.
Digital Input Voltage to AGND              -0.3 V to VDRIVE + 0.3 V
Digital Output Voltage to AGND             -0.3 V to AVCC + 0.3 V    Table 5. Thermal Resistance
REFIN to AGND                              10 mA
Input Current to Any Pin Except Supplies1                            Package Type                 JA  JC  Unit
Operating Temperature Range                -40C to +85C
                                           -65C to +150C           64-Lead LQFP                 45  11  C/W
   B Version                               150C
Storage Temperature Range                                            ESD CAUTION
Junction Temperature                       240 (+0)C
Pb/SN Temperature, Soldering               260 (+0)C
                                           2 kV
   Reflow (10 sec to 30 sec)               7 kV
Pb-Free Temperature, Soldering Reflow
ESD (All Pins Except Analog Inputs)
ESD (Analog Input Pins Only)

1 Transient currents of up to 100 mA do not cause SCR latch-up.

Stresses above those listed under Absolute Maximum Ratings
may cause permanent damage to the device. This is a stress
rating only; functional operation of the device at these or any
other conditions above those indicated in the operational
section of this specification is not implied. Exposure to absolute
maximum rating conditions for extended periods may affect
device reliability.

                                                                 Rev. C | Page 11 of 36
AD7606/AD7606-6/AD7606-4                                                                                                                           Data Sheet
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS

                                          V8GND
                                               V8
                                                    V7GND
                                                         V7
                                                              V6GND
                                                                   V6
                                                                        V5GND
                                                                             V5
                                                                                  V4GND
                                                                                       V4
                                                                                            V3GND
                                                                                                 V3
                                                                                                      V2GND
                                                                                                           V2
                                                                                                                V1GND
                                                                                                                     V1

                                          64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

ANALOG INPUT             AVCC 1           PIN 1                                                                                  48 AVCC
DECOUPLING CAP PIN      AGND 2                                                                                                   47 AGND
POWER SUPPLY                                                 AD7606                                                              46 REFGND
                          OS 0 3                                                                                                 45 REFCAPB
                          OS 1 4                                   TOP VIEW                                                      44 REFCAPA
                                                                 (Not to Scale)                                                  43 REFGND
GROUND PIN              OS 2 5                                                                                                   42 REFIN/REFOUT
                                                                                                                                 41 AGND
DATA OUTPUT         PAR/SER/BYTE SEL 6                                                                                           40 AGND
                                                                                                                                 39 REGCAP
DIGITAL OUTPUT                 STBY 7                                                                                            38 AVCC
DIGITAL INPUT               RANGE 8                                                                                              37 AVCC
REFERENCE INPUT/OUTPUT  CONVST A 9                                                                                               36 REGCAP
                        CONVST B 10                                                                                              35 AGND
                                                                                                                                 34 REF SELECT
                        RESET 11                                                                                                 33 DB15/BYTE SEL

                        RD/SCLK 12

                        CS 13

                        BUSY 14

                        FRSTDATA 15
                                  DB0 16

                                          17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                          DB1                                                                                                      08479-008
                                               DB2
                                                    DB3
                                                         DB4
                                                              DB5
                                                                   DB6
                                                                        VDRIVE
                                                                             DB7/DOUTA
                                                                                  DB8/DOUTB
                                                                                       AGND
                                                                                            DB9
                                                                                                  DB10
                                                                                                       DB11
                                                                                                            DB12
                                                                                                                 DB13
                                                                                                                      DB14/HBEN

                        Figure 8. AD7606 Pin Configuration

                                          AGND
                                               AGND
                                                    V6GND
                                                         V6
                                                              V5GND
                                                                   V5
                                                                        V4GND
                                                                             V4
                                                                                  AGND
                                                                                       AGND
                                                                                            V3GND
                                                                                                 V3
                                                                                                      V2GND
                                                                                                           V2
                                                                                                                V1GND
                                                                                                                     V1

                                          64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

ANALOG INPUT             AVCC 1           PIN 1                                                                                  48 AVCC
DECOUPLING CAP PIN      AGND 2                                                                                                   47 AGND
POWER SUPPLY                                                AD7606-6                                                             46 REFGND
                          OS 0 3                                                                                                 45 REFCAPB
                          OS 1 4                                   TOP VIEW                                                      44 REFCAPA
                                                                 (Not to Scale)                                                  43 REFGND
GROUND PIN              OS 2 5                                                                                                   42 REFIN/REFOUT
                                                                                                                                 41 AGND
DATA OUTPUT         PAR/SER/BYTE SEL 6                                                                                           40 AGND
                                                                                                                                 39 REGCAP
DIGITAL OUTPUT                 STBY 7                                                                                            38 AVCC
DIGITAL INPUT               RANGE 8                                                                                              37 AVCC
REFERENCE INPUT/OUTPUT  CONVST A 9                                                                                               36 REGCAP
                        CONVST B 10                                                                                              35 AGND
                                                                                                                                 34 REF SELECT
                        RESET 11                                                                                                 33 DB15/BYTE SEL

                        RD/SCLK 12

                        CS 13

                        BUSY 14

                        FRSTDATA 15
                                  DB0 16

                                          17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                          DB1
                                               DB2
                                                    DB3
                                                         DB4
                                                              DB5
                                                                   DB6
                                                                        VDRIVE
                                                                             DB7/DOUTA
                                                                                  DB8/DOUTB
                                                                                       AGND
                                                                                            DB9
                                                                                                  DB10
                                                                                                       DB11
                                                                                                            DB12
                                                                                                                 DB13
                                                                                                                      DB14/HBEN

                                                                                                                                                                                                                   08479-009

                        Figure 9. AD7606-6 Pin Configuration

                                          Rev. C | Page 12 of 36
Data Sheet                                                                                             AD7606/AD7606-6/AD7606-4

                                                                AGND
                                                                     AGND
                                                                          AGND
                                                                               AGND
                                                                                    V4GND
                                                                                         V4
                                                                                              V3GND
                                                                                                   V3
                                                                                                        AGND
                                                                                                             AGND
                                                                                                                  AGND
                                                                                                                       AGND
                                                                                                                            V2GND
                                                                                                                                 V2
                                                                                                                                      V1GND
                                                                                                                                           V1

                                                                64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

               ANALOG INPUT                    AVCC 1           PIN 1                                                                          48 AVCC
               DECOUPLING CAP PIN             AGND 2                                                                                           47 AGND
               POWER SUPPLY                                                       AD7606-4                                                     46 REFGND
                                                OS 0 3                                                                                         45 REFCAPB
                                                OS 1 4                                   TOP VIEW                                              44 REFCAPA
                                                                                       (Not to Scale)                                          43 REFGND
               GROUND PIN                     OS 2 5                                                                                           42 REFIN/REFOUT
                                                                                                                                               41 AGND
               DATA OUTPUT          PAR/SER/BYTE SEL 6                                                                                         40 AGND
                                                                                                                                               39 REGCAP
               DIGITAL OUTPUT                        STBY 7                                                                                    38 AVCC
               DIGITAL INPUT                      RANGE 8                                                                                      37 AVCC
               REFERENCE INPUT/OUTPUT         CONVST A 9                                                                                       36 REGCAP
                                              CONVST B 10                                                                                      35 AGND
                                                                                                                                               34 REF SELECT
                                              RESET 11                                                                                         33 DB15/BYTE SEL

                                              RD/SCLK 12

                                                  CS 13
                                              BUSY 14

                                              FRSTDATA 15
                                                        DB0 16

                                                                17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                                                DB1
                                                                     DB2
                                                                          DB3
                                                                               DB4
                                                                                    DB5
                                                                                         DB6
                                                                                              VDRIVE
                                                                                                   DB7/DOUTA
                                                                                                        DB8/DOUTB
                                                                                                             AGND
                                                                                                                  DB9
                                                                                                                        DB10
                                                                                                                             DB11
                                                                                                                                  DB12
                                                                                                                                       DB13
                                                                                                                                            DB14/HBEN

                                                                                                                                                                                                                                         08479-010

                                              Figure 10. AD7606-4 Pin Configuration

Table 6. Pin Function Descriptions

                                    Mnemonic

Pin No. Type1  AD7606 AD7606-6                AD7606-4          Description
                                              AVCC
1, 37, 38, P   AVCC                 AVCC                        Analog Supply Voltage, 4.75 V to 5.25 V. This supply voltage is applied to
                                                                the internal front-end amplifiers and to the ADC core. These supply pins
48                                                              should be decoupled to AGND.

2, 26, 35, P   AGND                 AGND      AGND              Analog Ground. These pins are the ground reference points for all analog
40, 41, 47                                                      circuitry on the AD7606. All analog input signals and external reference
                                                                signals should be referred to these pins. All six of these AGND pins should
5, 4, 3  DI    OS [2:0]             OS [2:0]  OS [2:0]          connect to the AGND plane of a system.

6        DI    PAR/SER/ PAR/SER/ PAR/SER/                       Oversampling Mode Pins. Logic inputs. These inputs are used to select the
                                                                oversampling ratio. OS 2 is the MSB control bit, and OS 0 is the LSB control
               BYTE SEL BYTE SEL BYTE SEL                       bit. See the Digital Filter section for more details about the oversampling
                                                                mode of operation and Table 9 for oversampling bit decoding.
7        DI    STBY                 STBY      STBY
                                                                Parallel/Serial/Byte Interface Selection Input. Logic input. If this pin is tied to
                                                                a logic low, the parallel interface is selected. If this pin is tied to a logic high,
                                                                the serial interface is selected. Parallel byte interface mode is selected when
                                                                this pin is logic high and DB15/BYTE SEL is logic high (see Table 8).
                                                                In serial mode, the RD/SCLK pin functions as the serial clock input. The
                                                                DB7/DOUTA pin and the DB8/DOUTB pin function as serial data outputs. When
                                                                the serial interface is selected, the DB[15:9] and DB[6:0] pins should be tied to
                                                                ground.
                                                                In byte mode, DB15, in conjunction with PAR/SER/BYTE SEL, is used to select
                                                                the parallel byte mode of operation (see Table 8). DB14 is used as the HBEN
                                                                pin. DB[7:0] transfer the 16-bit conversion results in two RD operations,
                                                                with DB0 as the LSB of the data transfers.

                                                                Standby Mode Input. This pin is used to place the AD7606/AD7606-6/
                                                                AD7606-4 into one of two power-down modes: standby mode or shutdown
                                                                mode. The power-down mode entered depends on the state of the RANGE
                                                                pin, as shown in Table 7. When in standby mode, all circuitry, except the on-
                                                                chip reference, regulators, and regulator buffers, is powered down. When
                                                                in shutdown mode, all circuitry is powered down.

                                                                Rev. C | Page 13 of 36
AD7606/AD7606-6/AD7606-4                                            Data Sheet

                           Mnemonic

Pin No.  Type1   AD7606    AD7606-6 AD7606-4    Description
8        DI     RANGE
9, 10    DI     CONVST A,  RANGE     RANGE      Analog Input Range Selection. Logic input. The polarity on this pin deter-
                CONVST B                        mines the input range of the analog input channels. If this pin is tied to a
11       DI                CONVST A, CONVST A,  logic high, the analog input range is 10 V for all channels. If this pin is tied to
12       DI     RESET      CONVST B CONVST B    a logic low, the analog input range is 5 V for all channels. A logic change
                RD/SCLK                         on this pin has an immediate effect on the analog input range. Changing
13       DI                RESET     RESET      this pin during a conversion is not recommended for fast throughput rate
14       DO     CS                              applications. See the Analog Input section for more information.
15       DO     BUSY       RD/SCLK RD/SCLK
                                                Conversion Start Input A, Conversion Start Input B. Logic inputs. These
                FRSTDATA   CS        CS         logic inputs are used to initiate conversions on the analog input channels.
                                                For simultaneous sampling of all input channels, CONVST A and CONVST B
                           BUSY      BUSY       can be shorted together, and a single convert start signal can be applied.
                                                Alternatively, CONVST A can be used to initiate simultaneous sampling: V1,
                           FRSTDATA FRSTDATA    V2, V3, and V4 for the AD7606; V1, V2, and V3 for the AD7606-6; and V1
                                                and V2 for the AD7606-4. CONVST B can be used to initiate simultaneous
                                                sampling on the other analog inputs: V5, V6, V7, and V8 for the AD7606;
                                                V4, V5, and V6 for the AD7606-6; and V3 and V4 for the AD7606-4. This is
                                                possible only when oversampling is not switched on. When the CONVST A or
                                                CONVST B pin transitions from low to high, the front-end track-and-hold
                                                circuitry for the respective analog inputs is set to hold.

                                                Reset Input. When set to logic high, the rising edge of RESET resets the
                                                AD7606/AD7606-6/AD7606-4. The part should receive a RESET pulse after
                                                power-up. The RESET high pulse should typically be 50 ns wide. If a RESET
                                                pulse is applied during a conversion, the conversion is aborted. If a RESET
                                                pulse is applied during a read, the contents of the output registers reset
                                                to all zeros.

                                                Parallel Data Read Control Input When the Parallel Interface Is Selected (RD)/
                                                Serial Clock Input When the Serial Interface Is Selected (SCLK). When both
                                                CS and RD are logic low in parallel mode, the output bus is enabled.
                                                In serial mode, this pin acts as the serial clock input for data transfers.
                                                The CS falling edge takes the DOUTA and DOUTB data output lines out
                                                of three-state and clocks out the MSB of the conversion result. The rising
                                                edge of SCLK clocks all subsequent data bits onto the DOUTA and DOUTB
                                                serial data outputs. For more information, see the Conversion Control
                                                section.

                                                Chip Select. This active low logic input frames the data transfer. When
                                                both CS and RD are logic low in parallel mode, the DB[15:0] output bus is
                                                enabled and the conversion result is output on the parallel data bus lines.

                                                In serial mode, CS is used to frame the serial read transfer and clock out
                                                the MSB of the serial output data.

                                                Busy Output. This pin transitions to a logic high after both CONVST A and
                                                CONVST B rising edges and indicates that the conversion process has started.
                                                The BUSY output remains high until the conversion process for all channels
                                                is complete. The falling edge of BUSY signals that the conversion data is
                                                being latched into the output data registers and is available to read after
                                                a Time t4. Any data read while BUSY is high must be completed before the
                                                falling edge of BUSY occurs. Rising edges on CONVST A or CONVST B have
                                                no effect while the BUSY signal is high.

                                                Digital Output. The FRSTDATA output signal indicates when the first channel,
                                                V1, is being read back on the parallel, byte, or serial interface. When the
                                                CS input is high, the FRSTDATA output pin is in three-state. The falling
                                                edge of CS takes FRSTDATA out of three-state. In parallel mode, the falling
                                                edge of RD corresponding to the result of V1 then sets the FRSTDATA pin
                                                high, indicating that the result from V1 is available on the output data bus.
                                                The FRSTDATA output returns to a logic low following the next falling edge
                                                of RD. In serial mode, FRSTDATA goes high on the falling edge of CS because
                                                this clocks out the MSB of V1 on DOUTA. It returns low on the 16th SCLK
                                                falling edge after the CS falling edge. See the Conversion Control section
                                                for more details.

                                            Rev. C | Page 14 of 36
Data Sheet                                                              AD7606/AD7606-6/AD7606-4

                             Mnemonic

Pin No.   Type1   AD7606     AD7606-6 AD7606-4      Description
22 to 16  DO     DB[6:0]
23        P                  DB[6:0]   DB[6:0]      Parallel Output Data Bits, DB6 to DB0. When PAR/SER/BYTE SEL = 0, these
24        DO     VDRIVE                             pins act as three-state parallel digital input/output pins. When CS and RD
                 DB7/DOUTA   VDRIVE    VDRIVE       are low, these pins are used to output DB6 to DB0 of the conversion result.
25        DO                                        When PAR/SER/BYTE SEL = 1, these pins should be tied to AGND. When
31 to 27  DO     DB8/DOUTB   DB7/DOUTA DB7/DOUTA    operating in parallel byte interface mode, DB[7:0] outputs the 16-bit con-
32        DO/DI                                     version result in two RD operations. DB7 (Pin 24) is the MSB; DB0 is the LSB.
                 DB[13:9]    DB8/DOUTB DB8/DOUTB
33        DO/DI  DB14/                              Logic Power Supply Input. The voltage (2.3 V to 5.25 V) supplied at this pin
                 HBEN        DB[13:9] DB[13:9]      determines the operating voltage of the interface. This pin is nominally at the
34        DI                                        same supply as the supply of the host interface (that is, DSP and FPGA).
36, 39    P      DB15/       DB14/     DB14/
                 BYTE SEL    HBEN      HBEN         Parallel Output Data Bit 7 (DB7)/Serial Interface Data Output Pin (DOUTA).
                                                    When PAR/SER/BYTE SEL = 0, this pins acts as a three-state parallel digital
                 REF SELECT  DB15/     DB15/        input/output pin. When CS and RD are low, this pin is used to output DB7
                 REGCAP      BYTE SEL  BYTE SEL     of the conversion result. When PAR/SER/BYTE SEL = 1, this pin functions
                                                    as DOUTA and outputs serial conversion data (see the Conversion Control
                             REF SELECT REF SELECT  section for more details). When operating in parallel byte mode, DB7 is
                             REGCAP REGCAP          the MSB of the byte.

                                                    Parallel Output Data Bit 8 (DB8)/Serial Interface Data Output Pin (DOUTB).
                                                    When PAR/SER/BYTE SEL = 0, this pin acts as a three-state parallel digital
                                                    input/output pin. When CS and RD are low, this pin is used to output
                                                    DB8 of the conversion result. When PAR/SER/BYTE SEL = 1, this pin functions
                                                    as DOUTB and outputs serial conversion data (see the Conversion Control
                                                    section for more details).

                                                    Parallel Output Data Bits, DB13 to DB9. When PAR/SER/BYTE SEL = 0, these
                                                    pins act as three-state parallel digital input/output pins. When CS and RD
                                                    are low, these pins are used to output DB13 to DB9 of the conversion result.
                                                    When PAR/SER/BYTE SEL = 1, these pins should be tied to AGND.

                                                    Parallel Output Data Bit 14 (DB14)/High Byte Enable (HBEN). When PAR/
                                                    SER/BYTE SEL = 0, this pin acts as a three-state parallel digital output pin.
                                                    When CS and RD are low, this pin is used to output DB14 of the conversion
                                                    result. When PAR/SER/BYTE SEL = 1 and DB15/BYTE SEL = 1, the AD7606/
                                                    AD7606-6/AD7606-4 operate in parallel byte interface mode. In parallel
                                                    byte mode, the HBEN pin is used to select whether the most significant byte
                                                    (MSB) or the least significant byte (LSB) of the conversion result is output first.
                                                    When HBEN = 1, the MSB is output first, followed by the LSB.
                                                    When HBEN = 0, the LSB is output first, followed by the MSB.
                                                    In serial mode, this pin should be tied to GND.

                                                    Parallel Output Data Bit 15 (DB15)/Parallel Byte Mode Select (BYTE SEL).
                                                    When PAR/SER/BYTE SEL = 0, this pin acts as a three-state parallel digital
                                                    output pin. When CS and RD are low, this pin is used to output DB15 of the
                                                    conversion result. When PAR/SER/BYTE SEL = 1, the BYTE SEL pin is used to
                                                    select between serial interface mode and parallel byte interface mode
                                                    (see Table 8). When PAR/SER/BYTE SEL = 1 and DB15/BYTE SEL = 0, the
                                                    AD7606 operates in serial interface mode. When PAR/SER/BYTE SEL = 1
                                                    and DB15/BYTE SEL = 1, the AD7606 operates in parallel byte interface mode.

                                                    Internal/External Reference Selection Input. Logic input. If this pin is set to
                                                    logic high, the internal reference is selected and enabled. If this pin is set to
                                                    logic low, the internal reference is disabled and an external reference
                                                    voltage must be applied to the REFIN/REFOUT pin.

                                                    Decoupling Capacitor Pin for Voltage Output from Internal Regulator.
                                                    These output pins should be decoupled separately to AGND using a 1 F
                                                    capacitor. The voltage on these pins is in the range of 2.5 V to 2.7 V.

                                                Rev. C | Page 15 of 36
AD7606/AD7606-6/AD7606-4                                                                                                           Data Sheet

Pin No.  Type1     AD7606     Mnemonic  AD7606-4  Description
42       REF
                  REFIN/      AD7606-6  REFIN/    Reference Input (REFIN)/Reference Output (REFOUT). The on-chip reference
43, 46            REFOUT      REFIN/    REFOUT    of 2.5 V is available on this pin for external use if the REF SELECT pin is set to
44, 45                        REFOUT              logic high. Alternatively, the internal reference can be disabled by setting
                                                  the REF SELECT pin to logic low, and an external reference of 2.5 V can be
49       REF      REFGND      REFGND    REFGND    applied to this input (see the Internal/External Reference section).
50, 52                                            Decoupling is required on this pin for both the internal and external
         REF      REFCAPA,    REFCAPA,  REFCAPA,  reference options. A 10 F capacitor should be applied from this pin to
51                            REFCAPB   REFCAPB   ground close to the REFGND pins.
53                REFCAPB
54                                                Reference Ground Pins. These pins should be connected to AGND.
55       AI       V1          V1        V1
56                                                Reference Buffer Output Force/Sense Pins. These pins must be connected
57       AI GND V1GND,        V1GND,    V1GND,    together and decoupled to AGND using a low ESR, 10 F ceramic capacitor.
58                     V2GND  V2GND     V2GND     The voltage on these pins is typically 4.5 V.
59
60       AI       V2          V2        V2        Analog Input. This pin is a single-ended analog input. The analog input
61                                                range of this channel is determined by the RANGE pin.
62       AI/GND   V3          V3        AGND
63       AI GND/  V3GND       V3GND     AGND      Analog Input Ground Pins. These pins correspond to Analog Input Pin V1
64       GND                                      and Analog Input Pin V2. All analog input AGND pins should connect to
         AI/GND   V4                              the AGND plane of a system.
         AI GND/  V4GND
         GND                                      Analog Input. This pin is a single-ended analog input. The analog input
         AI       V5                              range of this channel is determined by the RANGE pin.

                                                  Analog Input 3. For the AD7606-4, this is an AGND pin.

                                                  Analog Input Ground Pin. For the AD7606-4, this is an AGND pin.

         AI GND V5GND         AGND      AGND      Analog Input 4. For the AD7606-6 and the AD7606-4, this is an AGND pin.
                              AGND      AGND
         AI       V6                              Analog Input Ground Pin. For the AD7606-6 and AD7606-4, this is an
                              V4        V3        AGND pin.
         AI GND V6GND                             Analog Inputs. These pins are single-ended analog inputs. The analog
                              V4GND     V3GND     input range of these channels is determined by the RANGE pin.
         AI/GND   V7                              Analog Input Ground Pins. All analog input AGND pins should connect to
         AI GND/  V7GND       V5        V4        the AGND plane of a system.
         GND                  V5GND     V4GND     Analog Inputs. These pins are single-ended analog inputs.
         AI/GND   V8                              Analog Input Ground Pins. All analog input AGND pins should connect to
                  V8GND       V6        AGND      the AGND plane of a system.
         AI GND/              V6GND     AGND
         GND                                      Analog Input Pins. For the AD7606-4, this is an AGND pin.
                                                  Analog Input Ground Pins. For the AD7606-4, this is an AGND pin.

                              AGND      AGND      Analog Input Pin. For the AD7606-4 and AD7606-6, this is an AGND pin.
                              AGND      AGND
                                                  Analog Input Ground Pin. For the AD7606-4 and AD7606-6, this is an
                                                  AGND pin.

1 P is power supply, DI is digital input, DO is digital output, REF is reference input/output, AI is analog input, GND is ground.

                                                Rev. C | Page 16 of 36
Data Sheet                                                                                                                                        AD7606/AD7606-6/AD7606-4

TYPICAL PERFORMANCE CHARACTERISTICS

                0         AVCC, VDRIVE = 5V                                                                                              2.0                      AVCC, VDRIVE = 5V

                20       INTERNAL REFERENCE                                                                                                                      FSAMPLE = 200kSPS

                          10V RANGE                                                                                                     1.5                      TA = 25C

                          FSAMPLE = 200kSPS                                                                                                                       INTERNAL REFERENCE

                40       FIN = 1kHz                                                                                                     1.0                      10V RANGE

                          16,384 POINT FFT

AMPLITUDE (dB)  60       SNR = 90.17dB

                          THD = 106.25dB                                                                                                0.5

                80                                                                           08479-011

                                                                                                                              INL (LSB)  0

                100

                                                                                                                                         0.5

                120

                140                                                                                                                     1.0

                160                                                                                                                     1.5

                180      10k 20k 30k 40k 50k 60k 70k 80k            90k 100k                                                            2.0     10k  20k  30k   40k  50k                    60k                        08479-013
                       0                       INPUT FREQUENCY (Hz)                                                                            0

                               Figure 11. AD7606 FFT, 10 V Range                                                                                           CODE

                                                                                                                                                  Figure 14. AD7606 Typical INL, 10 V Range

                0                                                                                                                         1.0                     AVCC, VDRIVE = 5V
                                                                         AVCC, VDRIVE = 5V                                                0.8                     FSAMPLE = 200kSPS
                                                                                                                                          0.6                     TA = 25C
                20       INTERNAL REFERENCE                                                                                              0.4                     INTERNAL REFERENCE
                                                                                                                                          0.2
                          5V RANGE                                                                                                                               10V RANGE
                                                                                                                                             0
                40       FSAMPLE = 200kSPS                                                                                              0.2
                                                                                                                                         0.4
                          FIN = 1kHz                                                                                                     0.6
                                                                                                                                         0.8
                          16,384 POINT FFT                                                                                               1.0

AMPLITUDE (dB)  60       SNR = 89.48dB                                                                                                        0

                          THD = 108.65dB

                80                                                                           08479-012

                100                                                                                                         DNL (LSB)

                120

                140

                160

                180      10k 20k 30k 40k 50k 60k 70k 80k 90k 100k                                                                                10k  20k  30k   40k  50k                    60k                        08479-014
                       0                       INPUT FREQUENCY (Hz)

                             Figure 12. AD7606 FFT Plot, 5 V Range                                                                                         CODE

                                                                                                                                                  Figure 15. AD7606 Typical DNL, 10 V Range

                     0                                                    AVCC, VDRIVE = 5V                                              2.0
                 10                                                      INTERNAL REFERENCE                                                                                                         AVCC, VDRIVE = 5V
                 20                                                      10V RANGE                                                                                                                 INTERNAL REFERENCE
                 30                                                      FSAMPLE = 11.5kSPS
                 40                                                      TA = 25C                                                      1.5                      5V RANGE
                 50                                                      FIN = 133Hz
                 60                                                      8192 POINT FFT                                                                          FSAMPLE = 200kSPS
                 70                                                      OS BY 16
                 80                                                      SNR = 96.01dB                                                  1.0                      TA = 25C
                 90                                                      THD = 108.05dB
AMPLITUDE (dB)  100                                                                                                                     0.5
                110      0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5
                120                                FREQUENCY (kHz)                           08479-031                                  0
                130
                140                                                                                                         INL (LSB)   0.5
                150
                160                                                                                                                     1.0
                170
                180                                                                                                                     1.5

                       0                                                                                                                 2.0     8192 16,384 24,576 32,768 40,960 49,152 57,344 65,536                  08479-015
                                                                                                                                               0                                   CODE

                      Figure 13. FFT Plot Oversampling By 16, 10 V Range                                                                         Figure 16. AD7606 Typical INL, 5 V Range

                                                                                              Rev. C | Page 17 of 36
AD7606/AD7606-6/AD7606-4                                                                                                                                                                                                           Data Sheet

                  1.00                                                    AVCC, VDRIVE = 5V                                                                             10
                  0.75                                                    INTERNAL REFERENCE
                  0.50                                                    5V RANGE                      08479-016                                                      8
                  0.25                                                    FSAMPLE = 200kSPS                                                                                    PFS ERROR
                                                                          TA = 25C                                                     NFS/PFS CHANNEL MATCHING (LSB)
                      0                                                                                                                                                 6
                 0.25      8192 16,384 24,576 32,768 40,960 49,152 57,344 65,536
DNL (LSB)        0.50                                       CODE                                                                                                       4
                 0.75                                                                                                                                                      NFS ERROR
                 1.00      Figure 17. AD7606 Typical DNL, 5 V Range
                                                                                                                                                                        2
                         0
                                                                                                                                                                        0

                                                                                                                                                                        2

                                                                                                                                                                         4                               10V RANGE
                                                                                                                                                                         6                               AVCC, VDRIVE = 5V
                                                                                                                                                                         9                               EXTERNAL REFERENCE
                                                                                                                                                                        10
                                                                                                                                                                                           5         20   35                   50  65    80    08479-018
                                                                                                                                                                           40 25 10

                                                                                                                                                                                           TEMPERATURE (C)

                                                                                                                                                                                 Figure 20. NFS and PFS Error Matching

                 20                                                                                                                                                     10

                 15                                                                                                                                                     8

NFS ERROR (LSB)  10                                                                                                 PFS/NFS ERROR (%FS)                                 6
                                                                                 10V RANGE
                                                                                                                                                                        4
                  5

                                                                                         5V RANGE
                  0

                 5

                                                                                                                                                                        2                  AVCC, VDRIVE = 5V

                 10                                                                                                                                                                       FSAMPLE = 200 kSPS
                                                                                                                                                                                           TA = 25C
                                                                                                                                                                                           EXTERNAL REFERENCE
                 15                        200kSPS                                                                                                                     0                  SOURCE RESISTANCE IS MATCHED ON
                 20                        AVCC, VDRIVE = 5V
                                            EXTERNAL REFERENCE                                                                                                                             THE VxGND INPUT
                    40
                                                                                                         08479-017                                                                                         10V AND 5V RANGE                  08479-019
                                                                                                                                                                        2
                            25 10  5  20  35         50         65  80                                                                                                    0    20k      40k        60k      80k                  100k  120k

                                     TEMPERATURE (C)                                                                                                                                     SOURCE RESISTANCE ()

                            Figure 18. NFS Error vs. Temperature                                                                                                               Figure 21. PFS and NFS Error vs. Source Resistance

                 20                                                                                                                                                      1.0
                                                                                                                                                                         0.8
                 15                                                                                                 BIPOLAR ZERO CODE ERROR (LSB)                        0.6
                                                                                                                                                                         0.4
                 10                                                                                                                                                      0.2

PFS ERROR (LSB)  5                                                                                                                                                          0
                                                                                                                                                                        0.2
                    0                                                                                                                                                   0.4     5V RANGE
                                                                                              5V RANGE                                                                 0.6
                                                                                                                                                                        0.8              10V RANGE
                  5                                                                                                                                                    1.0
                                                                                  10V RANGE
                                                                                                                                                                            40
                 10

                 15                        200kSPS                                                                                                                                                       200kSPS
                 20                        AVCC, VDRIVE = 5V                                                                                                                                             AVCC, VDRIVE = 5V
                                            EXTERNAL REFERENCE                                                                                                                                            EXTERNAL REFERENCE
                    40 25 10
                                     5  20  35         50         65  80                                 08479-118                                                               25 10   5         20   35                   50  65    80    08479-023

                                     TEMPERATURE (C)                                                                                                                                      TEMPERATURE (C)

                            Figure 19. PFS Error vs. Temperature                                                                                                               Figure 22. Bipolar Zero Code Error vs. Temperature

                                                                                                         Rev. C | Page 18 of 36
Data Sheet                                                                                                                                                        AD7606/AD7606-6/AD7606-4

BIPOLAR ZERO CODE ERROR MATCHING (LSB)  4                                                                                                           98
                                                                                                                                                    96
                                        3                                                                                                           94
                                                                                                                                                    92
                                                         5V RANGE                                                                                   90
                                        2                                                                                                           88
                                                                                                                                                    86
                                        1                                                             08479-024                                     84
                                                                                                                                                    82
                                                        10V RANGE                                                                     SNR (dB)      80
                                        0
                                                                                                                                                       10
                                        1

                                        2                                                                                                                    OS BY 64               AVCC, VDRIVE = 5V
                                                                                                                                                              OS BY 32               FSAMPLE CHANGES WITH OS RATE
                                        3                            200kSPS                                                                                 OS BY 16               TA = 25C
                                                                                                                                                              OS BY 8                INTERNAL REFERENCE
                                        4                            AVCC, VDRIVE = 5V                                                                       OS BY 4
                                          40 25 10                 EXTERNAL REFERENCE                                                                      OS BY 2                5V RANGE
                                                                                                                                                              NO OS

                                                                   5  20 35 50 65 80                                                                              100                1k          10k   100k        08479-020

                                                                   TEMPERATURE (C)                                                                                     INPUT FREQUENCY (Hz)

                                        Figure 23. Bipolar Zero Code Error Matching Between Channels             Figure 26. SNR vs. Input Frequency for Different Oversampling Rates, 5 V Range

                                        40                                                                                                         100
                                               10V RANGE
                                               AVCC, VDRIVE = +5V                                                                                   98

                                        50 FSAMPLE = 200kSPS                                                                                       96
                                               RSOURCE MATCHED ON Vx AND VxGND INPUTS

                                        60

                                                                                                                                                    94

                                        70                                                                                                         92

THD (dB)                                80                                                                      SNR (dB)                           90

                                         90                                           105k                                                         88
                                                                                       48.7k
                                        100                                           23.7k                                                        86        OS BY 64               AVCC, VDRIVE = 5V
                                                                                       10k                                                                    OS BY 32               FSAMPLE CHANGES WITH OS RATE
                                        110                                           5k                                                           84        OS BY 16               TA = 25C
                                                                                       1.2k                                                                   OS BY 8                INTERNAL REFERENCE
                                        120                                           100                                                          82        OS BY 4
                                              1k                                       51                                                                     OS BY 2                10V RANGE
                                                                                       0                                                            80        NO OS
                                                                                                                                                       10
                                                                      10k                      100k   08479-021                                                   100                1k          10k   100k        08479-121
                                                       INPUT FREQUENCY (Hz)
                                                                                                                                                                        INPUT FREQUENCY (Hz)

Figure 24. THD vs. Input Frequency for Various Source Impedances,                                                Figure 27. SNR vs. Input Frequency for Different Oversampling Rates, 10 V Range
                                10 V Range

                                        40                                                                                                         50       AVCC, VDRIVE = 5V
                                               5V RANGE
                                               AVCC, VDRIVE = +5V                                                CHANNEL-TO-CHANNEL ISOLATION (dB)  60       INTERNAL REFERENCE
                                                                                                                                                              AD7606 RECOMMENDED DECOUPLING USED
                                        50 FSAMPLE = 200kSPS
                                               RSOURCE MATCHED ON Vx AND VxGND INPUTS                                                                      FSAMPLE = 150kSPS
                                                                                                                                                    70 TA = 25C
                                        60
                                                                                                                                                           INTERFERER ON ALL UNSELECTED CHANNELS

                                                                                                                                                    80

                                        70

THD (dB)                                 80                                           105k                                                          90                             10V RANGE
                                         90                                           48.7k                                                        100                             5V RANGE
                                        100                                           23.7k                                                        110
                                        110                                           10k
                                        120                                           5k                                                           120
                                                                                       1.2k
                                              1k                                       100                                                          130
                                                                                       51
                                                                     10k               0              08479-122                                     140      20  40             60  80 100 120 140 160            08479-025
                                                       INPUT FREQUENCY (Hz)                                                                                0
                                                                                               100k

                                                                                                                                                                        NOISE FREQUENCY (kHz)

Figure 25. THD vs. Input Frequency for Various Source Impedances,                                                                                             Figure 28. Channel-to-Channel Isolation
                                5 V Range

                                                                                                      Rev. C | Page 19 of 36
AD7606/AD7606-6/AD7606-4                                                                                                                                                                              Data Sheet

                    100                                                                                                                  22

                    98                        10V RANGE

                                                                                                                                         20

                    96                                                                                AVCC SUPPLY CURRENT (mA)

DYNAMIC RANGE (dB)  94                                                                                                                   18

                                                             5V RANGE                                                                   16
                    92

                    90

                    88                                                                                                                   14

                    86                                                                                                                   12

                    84 AVCC, VDRIVE = 5V                                                                                                       AVCC, VDRIVE = 5V
                          TA = 25C                                                                                                      10 TA = 25C

                    82 INTERNAL REFERENCE                                                                                                      INTERNAL REFERENCE
                          FSAMPLE SCALES WITH OS RATIO
                                                                                                                                              FSAMPLE VARIES WITH OS RATE
                    80
                                                                                           08479-026                                     8                                                                        08479-027
                            OFF OS2 OS4 OS8
                                                                        OS16  OS32  OS64                                                 NO OS OS2  OS4            OS8     OS16                       OS32  OS64

                                              OVERSAMPLING RATIO                                                                                    OVERSAMPLING RATIO

                            Figure 29. Dynamic Range vs. Oversampling Rate                                                                    Figure 32. Supply Current vs. Oversampling Rate

                    2.5010                                                                                                               140

                                                                                                      POWER SUPPLY REJECTION RATIO (dB)  130

                    2.5005                    AVCC = 5.25V
                                AVCC = 5V
REFOUT VOLTAGE (V)                                                                                                                       120
                    2.5000                                                                                                                                          10V RANGE

                    2.4995                                                                                                               110
                                AVCC = 4.75V
                                                                                                                                                                                           5V RANGE
                    2.4990                                                                                                               100

                                                                                                                                         90

                                                                                                                                         80         AVCC, VDRIVE = 5V

                    2.4985                                                                                                                          INTERNAL REFERENCE

                                                                                                                                         70         AD7606 RECOMMENDED DECOUPLING USED
                                                                                                                                                    FSAMPLE = 200kSPS

                                                                                                                                                    TA = 25C

                    2.4980                                                                 08479-029                                     60                                                                       08479-030
                            40 25 10 5
                                              20 35 50 65 80                                                                                  0 100 200 300 400 500 600 700 800 900 1000 1100

                                              TEMPERATURE (C)                                                                                      AVCC NOISE FREQUENCY (kHz)

                    Figure 30. Reference Output Voltage vs. Temperature for                                                                         Figure 33. PSRR
                                      Different Supply Voltages

                    8
                        AVCC, VDRIVE = 5V

                    6 FSAMPLE = 200kSPS

                    4

INPUT CURRENT (A)  2

                    0

                    2

                    4

                    6

                    8                                                              +85C
                                                                                    +25C

                                                                                    40C

                    10                                                                    08479-028

                    10 8 6 4 2 0 2 4 6 8 10

                                              INPUT VOLTAGE (V)

Figure 31. Analog Input Current vs. Temperature for Various Supply Voltages

                                                                                           Rev. C | Page 20 of 36
Data Sheet                                                         AD7606/AD7606-6/AD7606-4

TERMINOLOGY                                                        Total Harmonic Distortion (THD)
                                                                   The ratio of the rms sum of the harmonics to the fundamental.
Integral Nonlinearity                                              For the AD7606/AD7606-6/AD7606-4, it is defined as
The maximum deviation from a straight line passing through
the endpoints of the ADC transfer function. The endpoints of            THD (dB) =
the transfer function are zero scale, at LSB below the first
code transition; and full scale, at LSB above the last code           20log V22  V32  V42  V52  V62  V72  V82  V92
transition.                                                                                                V1

Differential Nonlinearity                                          where:
The difference between the measured and the ideal 1 LSB            V1 is the rms amplitude of the fundamental.
change between any two adjacent codes in the ADC.                  V2 to V9 are the rms amplitudes of the second through ninth
                                                                   harmonics.
Bipolar Zero Code Error
The deviation of the midscale transition (all 1s to all 0s) from   Peak Harmonic or Spurious Noise
the ideal, which is 0 V - LSB.                                   The ratio of the rms value of the next largest component in the
                                                                   ADC output spectrum (up to fS/2, excluding dc) to the rms value
Bipolar Zero Code Error Match                                      of the fundamental. Normally, the value of this specification is
The absolute difference in bipolar zero code error between any     determined by the largest harmonic in the spectrum, but for
two input channels.                                                ADCs where the harmonics are buried in the noise floor, it is
                                                                   determined by a noise peak.
Positive Full-Scale Error
The deviation of the actual last code transition from the ideal    Intermodulation Distortion
last code transition (10 V - 1 LSB (9.99954) and 5 V - 1 LSB     With inputs consisting of sine waves at two frequencies, fa and fb,
(4.99977)) after bipolar zero code error is adjusted out. The      any active device with nonlinearities creates distortion products
positive full-scale error includes the contribution from the       at sum and difference frequencies of mfa nfb, where m, n = 0,
internal reference buffer.                                         1, 2, 3. Intermodulation distortion terms are those for which
                                                                   neither m nor n is equal to 0. For example, the second-order
Positive Full-Scale Error Match                                    terms include (fa + fb) and (fa - fb), and the third-order terms
The absolute difference in positive full-scale error between any   include (2fa + fb), (2fa - fb), (fa + 2fb), and (fa - 2fb).
two input channels.
                                                                   The calculation of the intermodulation distortion is per the
Negative Full-Scale Error                                          THD specification, where it is the ratio of the rms sum of the
The deviation of the first code transition from the ideal first    individual distortion products to the rms amplitude of the sum
code transition (-10 V + LSB (-9.99984) and -5 V + LSB         of the fundamentals expressed in decibels (dB).
(-4.99992)) after the bipolar zero code error is adjusted out.
The negative full-scale error includes the contribution from the   Power Supply Rejection Ratio (PSRR)
internal reference buffer.                                         Variations in power supply affect the full-scale transition but not
                                                                   the converter's linearity. PSR is the maximum change in full-
Negative Full-Scale Error Match                                    scale transition point due to a change in power supply voltage
The absolute difference in negative full-scale error between any   from the nominal value. The PSR ratio (PSRR) is defined as the
two input channels.                                                ratio of the power in the ADC output at full-scale frequency, f,
                                                                   to the power of a 100 mV p-p sine wave applied to the ADC's
Signal-to-(Noise + Distortion) Ratio                               VDD and VSS supplies of Frequency fS.
The measured ratio of signal-to-(noise + distortion) at the
output of the ADC. The signal is the rms amplitude of the               PSRR (dB) = 10 log (Pf/PfS)
fundamental. Noise is the sum of all nonfundamental signals
up to half the sampling frequency (fS/2, excluding dc).            where:
                                                                   Pf is equal to the power at Frequency f in the ADC output.
The ratio depends on the number of quantization levels in          PfS is equal to the power at Frequency fS coupled onto the AVCC
the digitization process: the more levels, the smaller the         supply.
quantization noise.
                                                                   Channel-to-Channel Isolation
The theoretical signal-to-(noise + distortion) ratio for an ideal  Channel-to-channel isolation is a measure of the level of crosstalk
N-bit converter with a sine wave input is given by                 between all input channels. It is measured by applying a full-scale
                                                                   sine wave signal, up to 160 kHz, to all unselected input channels
     Signal-to-(Noise + Distortion) = (6.02 N + 1.76) dB           and then determining the degree to which the signal attenuates
                                                                   in the selected channel with a 1 kHz sine wave signal applied (see
Thus, for a 16-bit converter, the signal-to-(noise + distortion)   Figure 28).
is 98 dB.

            Rev. C | Page 21 of 36
AD7606/AD7606-6/AD7606-4                                                                                                                      Data Sheet

THEORY OF OPERATION                                                     Analog Input Clamp Protection

CONVERTER DETAILS                                                       Figure 34 shows the analog input structure of the AD7606/
                                                                        AD7606-6/AD7606-4. Each analog input of the AD7606/
The AD7606/AD7606-6/AD7606-4 are data acquisition systems               AD7606-6/AD7606-4 contains clamp protection circuitry.
that employ a high speed, low power, charge redistribution,             Despite single 5 V supply operation, this analog input clamp
successive approximation analog-to-digital converter (ADC)              protection allows for an input over voltage of up to 16.5 V.
and allow the simultaneous sampling of eight/six/four analog input
channels. The analog inputs on the AD7606/AD7606-6/AD7606-4                                                                      RFB
can accept true bipolar input signals. The RANGE pin is used to
select either 10 V or 5 V as the input range. The AD7606/                   Vx                       CLAMP  1M
AD7606-6/AD7606-4 operate from a single 5 V supply.                     VxGND                          CLAMP  1M

The AD7606/AD7606-6/AD7606-4 contain input clamp                                                                          RFB     SECOND-                 08479-032
protection, input signal scaling amplifiers, a second-order anti-                                                                  ORDER
aliasing filter, track-and-hold amplifiers, an on-chip reference,                                                                     LPF
reference buffers, a high speed ADC, a digital filter, and high
speed parallel and serial interfaces. Sampling on the AD7606/                                          Figure 34. Analog Input Circuitry
AD7606-6/AD7606-4 is controlled using the CONVST signals.
                                                                        Figure 35 shows the voltage vs. current characteristic of the
ANALOG INPUT                                                            clamp circuit. For input voltages of up to 16.5 V, no current
                                                                        flows in the clamp circuit. For input voltages that are above 16.5 V,
Analog Input Ranges                                                     the AD7606/AD7606-6/AD7606-4 clamp circuitry turns on.

The AD7606/AD7606-6/AD7606-4 can handle true bipolar,                                             30   AVCC, VDRIVE = 5V
single-ended input voltages. The logic level on the RANGE pin                                          TA = 25C
determines the analog input range of all analog input channels.
If this pin is tied to a logic high, the analog input range is 10 V    INPUT CLAMP CURRENT (mA)  20
for all channels. If this pin is tied to a logic low, the analog input
range is 5 V for all channels. A logic change on this pin has an                                 10
immediate effect on the analog input range; however, there is
typically a settling time of approximately 80 s, in addition to                                  0
the normal acquisition time requirement. The recommended
practice is to hardwire the RANGE pin according to the desired                                    10
input range for the system signals.
                                                                                                  20
During normal operation, the applied analog input voltage
should remain within the analog input range selected via the                                      30
RANGE pin. A RESET pulse must be applied after power up to
ensure the analog input channels are configured for the range                                     40
selected.
                                                                                                  50                                                                08479-033
When in a power-down mode, it is recommended to tie the
analog inputs to GND. Per the Analog Input Clamp Protection                                       20 15 10 5               0  5           10  15  20
section, the overvoltage clamp protection is recommended for
use in transient overvoltage conditions and should not remain                                                             SOURCE VOLTAGE (V)
active for extended periods. Stressing the analog inputs outside
of the conditions mentioned here may degrade the bipolar zero                                          Figure 35. Input Protection Clamp Profile
code error and THD performance of the AD7606/AD7606-6/
AD7606-4.                                                               A series resistor should be placed on the analog input channels
                                                                        to limit the current to 10 mA for input voltages above 16.5 V.
Analog Input Impedance                                                  In an application where there is a series resistance on an analog
                                                                        input channel, Vx, a corresponding resistance is required on the
The analog input impedance of the AD7606/AD7606-6/                      analog input GND channel, VxGND (see Figure 36). If there is
AD7606-4 is 1 M. This is a fixed input impedance that does              no corresponding resistor on the VxGND channel, an offset
not vary with the AD7606 sampling frequency. This high analog           error occurs on that channel. It is recommended that the input
input impedance eliminates the need for a driver amplifier in           overvoltage clamp protection circuitry be used to protect the
front of the AD7606/AD7606-6/AD7606-4, allowing for direct              AD7606/AD7606-6/AD7606-4 against transient overvoltage
connection to the source or sensor. With the need for a driver          events. It is not recommended to leave the AD7606/AD7606-6/
amplifier eliminated, bipolar supplies (which are often a source        AD7606-4 in a condition where the clamp protection circuitry
of noise in a system) can be removed from the signal chain.             is active in normal or power-down conditions for extended
                                                                        periods because this may degrade the bipolar zero code error
                                                                        performance of the AD7606/AD7606-6/AD7606-4.

                          Rev. C | Page 22 of 36
Data Sheet                                                                                                                                        AD7606/AD7606-6/AD7606-4

                                                 AD7606         RFB                                    hold (that is, the delay time between the external CONVST x
                                                                                                       signal and the track-and-hold actually going into hold) is well
                  ANALOG     R               Vx  CLAMP     1M                                          matched, by design, across all eight track-and-holds on one
                      INPUT  RC        VxGND     CLAMP     1M                                          device and from device to device. This matching allows more
                                                                                                       than one AD7606/AD7606-6/AD7606-4 device to be sampled
                   SIGNAL                                                                              simultaneously in a system.

                                                                RFB              08479-034

                  Figure 36. Input Resistance Matching on the Analog Input of the                      The end of the conversion process across all eight channels is
                                      AD7606/AD7606-6/AD7606-4                                         indicated by the falling edge of BUSY; and it is at this point that the
                                                                                                       track-and-holds return to track mode, and the acquisition time
Analog Input Antialiasing Filter                                                                       for the next set of conversions begins.

An analog antialiasing filter (a second-order Butterworth) is also                                     The conversion clock for the part is internally generated, and
provided on the AD7606/AD7606-6/AD7606-4. Figure 37 and                                                the conversion time for all channels is 4 s on the AD7606,
Figure 38 show the frequency and phase response, respectively,                                         3 s on the AD7606-6, and 2 s on the AD7606-4. On the AD7606,
of the analog antialiasing filter. In the 5 V range, the -3 dB                                        the BUSY signal returns low after all eight conversions to indicate
frequency is typically 15 kHz. In the 10 V range, the -3 dB                                           the end of the conversion process. On the falling edge of BUSY,
frequency is typically 23 kHz.                                                                         the track-and-hold amplifiers return to track mode. New data
                                                                                                       can be read from the output register via the parallel, parallel
               5                                                                                       byte, or serial interface after BUSY goes low; or, alternatively,
                                                                                                       data from the previous conversion can be read while BUSY is
                  0                                                  10V RANGE                        high. Reading data from the AD7606/AD7606-6/AD7606-4
                                                 5V RANGE                                             while a conversion is in progress has little effect on performance
                  5   AVCC, VDRIVE = 5V                                                               and allows a faster throughput to be achieved. In parallel mode
                       FSAMPLE = 200kSPS                                                               at VDRIVE > 3.3 V, the SNR is reduced by ~1.5 dB when reading
                       TA = 25C                                                                       during a conversion.
ATTENUATION (dB)  10

                  15

                  20 10V RANGE       0.1dB     3dB
                                       10,303    24,365Hz
                  25             40  9619      23,389Hz
                                       9326      22,607Hz
                                  +25

                                  +85

                  30 5V RANGE        0.1dB     3dB                                                   ADC TRANSFER FUNCTION
                                       5225      16,162Hz
                  35             40  5225      15,478Hz
                                       4932      14,990Hz
                                  +25                                                                  The output coding of the AD7606/AD7606-6/AD7606-4 is
                                                                                                       twos complement. The designed code transitions occur midway
                                  +85

                  40                                                                       08479-035
                  100                  1k                  10k                100k

                                       INPUT FREQUENCY (Hz)                                            between successive integer LSB values, that is, 1/2 LSB and 3/2 LSB.
                                                                                                       The LSB size is FSR/65,536 for the AD7606. The ideal transfer
                  Figure 37. Analog Antialiasing Filter Frequency Response

                  18                                                                                   characteristic for the AD7606/AD7606-6/AD7606-4 is shown
                                                                                                       in Figure 39.

                  16                                                                                                                                         10V         CODE  =  VIN    32,768    REF
                            5V RANGE                                                                                                                                              10V                2.5V

                  14                                                                                                                                         5V          CODE  =  VIN    32,768    REF
                                                                                                                                                                                   5V                 2.5V
                  12                                                                                                                              011...111
PHASE DELAY (s)  10 10V RANGE                                                                                                                   011...110

                  8                                                                         08479-036                                                                                                       +FS   (FS)
                                                                                                                                                                                                                 216
                  6                                                                                                                     ADC CODE  000...001                                        LSB  =
                                                                                                                                                  000...000
                  4                                                                                                                               111...111

                  2

                  0                                                                                                                               100...010
                                                                                                                                                  100...001
                  2                                                                                                                              100...000

                  4 AVCC, VDRIVE = 5V                                                                                                                        FS + 1/2LSB 0V 1/2LSB +FS 3/2LSB
                       FSAMPLE = 200kSPS                                                                                                                                        ANALOG INPUT
                       TA = 25C
                  6                                                                                                                                                 +FS  MIDSCALE FS                  LSB
                                                                                                                                                10V RANGE +10V                                         305V
                  8                                                                                                                            5V RANGE +5V             0V               10V         152V             08479-037
                       10               1k                 10k                100k
                                                                                                                                                                          0V               5V
                                        INPUT FREQUENCY (Hz)

                           Figure 38. Analog Antialias Filter Phase Response                                        Figure 39. AD7606/AD7606-6/AD7606-4 Transfer Characteristics

Track-and-Hold Amplifiers                                                                              The LSB size is dependent on the analog input range selected.

The track-and-hold amplifiers on the AD7606/AD7606-6/
AD7606-4 allow the ADC to accurately acquire an input sine wave
of full-scale amplitude to 16-bit resolution. The track-and-hold
amplifiers sample their respective inputs simultaneously on the
rising edge of CONVST x. The aperture time for the track-and-

                                                                                            Rev. C | Page 23 of 36
AD7606/AD7606-6/AD7606-4                                                                                                       Data Sheet

INTERNAL/EXTERNAL REFERENCE                                            Internal Reference Mode

The AD7606/AD7606-6/AD7606-4 contain an on-chip 2.5 V                  One AD7606/AD7606-6/AD7606-4 device, configured to operate
band gap reference. The REFIN/REFOUT pin allows access to              in the internal reference mode, can be used to drive the remaining
the 2.5 V reference that generates the on-chip 4.5 V reference         AD7606/AD7606-6/AD7606-4 devices, which are configured to
internally, or it allows an external reference of 2.5 V to be applied  operate in external reference mode (see Figure 42). The REFIN/
to the AD7606/AD7606-6/AD7606-4. An externally applied                 REFOUT pin of the AD7606/AD7606-6/AD7606-4, configured
reference of 2.5 V is also gained up to 4.5 V, using the internal      in internal reference mode, should be decoupled using a 10 F
buffer. This 4.5 V buffered reference is the reference used by the     ceramic decoupling capacitor. The other AD7606/AD7606-6/
SAR ADC.                                                               AD7606-4 devices, configured in external reference mode,
                                                                       should use at least a 100 nF decoupling capacitor on their
The REF SELECT pin is a logic input pin that allows the user to        REFIN/REFOUT pins.
select between the internal reference and an external reference.
If this pin is set to logic high, the internal reference is selected           REFIN/REFOUT
and enabled. If this pin is set to logic low, the internal reference
is disabled and an external reference voltage must be applied                                              SAR
to the REFIN/REFOUT pin. The internal reference buffer is
always enabled. After a reset, the AD7606/AD7606-6/AD7606-4                                           BUF       REFCAPA
operate in the reference mode selected by the REF SELECT pin.                                                   REFCAPB
Decoupling is required on the REFIN/REFOUT pin for both                                                                        10F
the internal and external reference options. A 10 F ceramic
capacitor is required on the REFIN/REFOUT pin.                                 2.5V                                                  08479-038
                                                                               REF
The AD7606/AD7606-6/AD7606-4 contain a reference buffer
configured to gain the REF voltage up to ~4.5 V, as shown in                                   Figure 40. Reference Circuitry
Figure 40. The REFCAPA and REFCAPB pins must be shorted
together externally, and a ceramic capacitor of 10 F applied to                 AD7606                      AD7606              AD7606
REFGND, to ensure that the reference buffer is in closed-loop
operation. The reference voltage available at the REFIN/REFOUT                     REF SELECT                  REF SELECT          REF SELECT
pin is 2.5 V.                                                                  REFIN/REFOUT                REFIN/REFOUT        REFIN/REFOUT

When the AD7606/AD7606-6/AD7606-4 are configured in                                        100nF                100nF                           100nF
external reference mode, the REFIN/REFOUT pin is a high                        0.1F
input impedance pin. For applications using multiple AD7606            ADR421                                                                          08479-040
devices, the following configurations are recommended,
depending on the application requirements.                             Figure 41. Single External Reference Driving Multiple AD7606/AD7606-6/
                                                                                                     AD7606-4 REFIN Pins
External Reference Mode
                                                                                              VDRIVE   AD7606                   AD7606                 08479-039
One ADR421 external reference can be used to drive the
REFIN/REFOUT pins of all AD7606 devices (see Figure 41).                AD7606                            REF SELECT               REF SELECT
In this configuration, each REFIN/REFOUT pin of the                                                   REFIN/REFOUT             REFIN/REFOUT
AD7606/AD7606-6/AD7606-4 should be decoupled with at                       REF SELECT
least a 100 nF decoupling capacitor.                                   REFIN/REFOUT                                    100nF                    100nF

                                                                                      +
                                                                                        10F

                                                                       Figure 42. Internal Reference Driving Multiple AD7606/AD7606-6/AD7606-4
                                                                                                             REFIN Pins

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Data Sheet                                                                                     AD7606/AD7606-6/AD7606-4

TYPICAL CONNECTION DIAGRAM                                          The power-down mode is selected through the state of the
                                                                    RANGE pin when the STBY pin is low. Table 7 shows the
Figure 43 shows the typical connection diagram for the AD7606/      configurations required to choose the desired power-down mode.
AD7606-6/AD7606-4. There are four AVCC supply pins on the           When the AD7606/AD7606-6/AD7606-4 are placed in standby
part, and each of the four pins should be decoupled using a 100 nF  mode, the current consumption is 8 mA maximum and power-
capacitor at each supply pin and a 10 F capacitor at the supply    up time is approximately 100 s because the capacitor on the
source. The AD7606/AD7606-6/AD7606-4 can operate with the           REFCAPA and REFCAPB pins must charge up. In standby mode,
internal reference or an externally applied reference. In this      the on-chip reference and regulators remain powered up, and
configuration, the AD7606 is configured to operate with the         the amplifiers and ADC core are powered down.
internal reference. When using a single AD7606/AD7606-6/
AD7606-4 device on the board, the REFIN/REFOUT pin                  When the AD7606/AD7606-6/AD7606-4 are placed in shutdown
should be decoupled with a 10 F capacitor. Refer to the            mode, the current consumption is 6 A maximum and power-up
Internal/External Reference section when using an application       time is approximately 13 ms (external reference mode). In shut-
with multiple AD7606/AD7606-6/AD7606-4 devices. The                 down mode, all circuitry is powered down. When the AD7606/
REFCAPA and REFCAPB pins are shorted together and                   AD7606-6/AD7606-4 are powered up from shutdown mode,
decoupled with a 10 F ceramic capacitor.                           a RESET signal must be applied to the AD7606/AD7606-6/
                                                                    AD7606-4 after the required power-up time has elapsed.
The VDRIVE supply is connected to the same supply as the
processor. The VDRIVE voltage controls the voltage value of the     Table 7. Power-Down Mode Selection
output logic signals. For layout, decoupling, and grounding
hints, see the Layout Guidelines section.                           Power-Down Mode                                                   STBY          RANGE
                                                                                                                                                    1
After supplies are applied to the AD7606/AD7606-6/AD7606-4,         Standby                                                           0             0
a reset should be applied to the AD7606/AD7606-6/AD7606-4
to ensure that it is configured for the correct mode of operation.  Shutdown                                                          0

POWER-DOWN MODES

Two power-down modes are available on the AD7606/AD7606-6/
AD7606-4: standby mode and shutdown mode. The STBY pin
controls whether the AD7606/AD7606-6/AD7606-4 are in
normal mode or in one of the two power-down modes.

                                                                    ANALOG SUPPLY DIGITAL SUPPLY

                                                                    VOLTAGE 5V1         VOLTAGE +2.3V TO +5.25V

                                        +  1F                                          100nF
                                 10F                     100nF

                                 REFIN/REFOUT  REGCAP2              AVCC VDRIVE                                   MICROPROCESSOR/
                                 REFCAPA                             DB0 TO DB15                                     MICROCONVERTER/

                         10F +  REFCAPB                                                PARALLEL                        DS P
                                                                                        INTERFACE
            EIGHT ANALOG         REFGND                             CONVST A, CONVST B
            INPUTS V1 TO V8                                                               OVERSAMPLING
                                 V1                                              CS                     VDRIVE
                                                                                                            VDRIVE
                                 V1GND                                           RD
                                 V2
                                 V2GND         AD7606                  BUSY
                                 V3
                                 V3GND                                 RESET
                                 V4
                                 V4GND                                 OS 2
                                 V5
                                 V5GND                                 OS 1
                                 V6                                    OS 0
                                 V6GND
                                 V7                                  REF SELECT
                                 V7GND                              PAR/SER SEL
                                 V8
                                 V8GND                                 RANGE
                                                                         STBY

                                               AGND

            1DECOUPLING SHOWN ON THE AVCC PIN APPLIES TO EACH AVCC PIN (PIN 1, PIN 37, PIN 38, PIN 48).                                  08479-041
             DECOUPLING CAPACITOR CAN BE SHARED BETWEEN AVCC PIN 37 AND PIN 38.
            2DECOUPLING SHOWN ON THE REGCAP PIN APPLIES TO EACH REGCAP PIN (PIN 36, PIN 39).

                                       Figure 43. AD7606 Typical Connection Diagram

                                               Rev. C | Page 25 of 36
AD7606/AD7606-6/AD7606-4                                                                 Data Sheet

CONVERSION CONTROL                                                           transformers. In a 50 Hz system, this allows for up to 9 of phase
                                                                             compensation; and in a 60 Hz system, it allows for up to 10 of
Simultaneous Sampling on All Analog Input Channels                           phase compensation.

The AD7606/AD7606-6/AD7606-4 allow simultaneous sampling                     This is accomplished by pulsing the two CONVST pins
of all analog input channels. All channels are sampled simul-                independently and is possible only if oversampling is not in use.
taneously when both CONVST pins (CONVST A, CONVST B)                         CONVST A is used to initiate simultaneous sampling of the
are tied together. A single CONVST signal is used to control both            first set of channels (V1 to V4 for the AD7606, V1 to V3 for the
CONVST x inputs. The rising edge of this common CONVST                       AD7606-6, and V1 and V2 for the AD7606-4); and CONVST B
signal initiates simultaneous sampling on all analog input channels          is used to initiate simultaneous sampling on the second set of
(V1 to V8 for the AD7606, V1 to V6 for the AD7606-6, and V1                  analog input channels (V5 to V8 for the AD7606, V4 to V6 for
to V4 for the AD7606-4).                                                     the AD7606-6, and V3 and V4 for the AD7606-4), as illustrated
                                                                             in Figure 44. On the rising edge of CONVST A, the track-and-
The AD7606 contains an on-chip oscillator that is used to                    hold amplifiers for the first set of channels are placed into hold
perform the conversions. The conversion time for all ADC                     mode. On the rising edge of CONVST B, the track-and-hold
channels is tCONV. The BUSY signal indicates to the user when                amplifiers for the second set of channels are placed into hold
conversions are in progress, so when the rising edge of CONVST               mode. The conversion process begins once both rising edges
is applied, BUSY goes logic high and transitions low at the end              of CONVST x have occurred; therefore BUSY goes high on the
of the entire conversion process. The falling edge of the BUSY               rising edge of the later CONVST x signal. In Table 3, Time t5
signal is used to place all eight track-and-hold amplifiers back             indicates the maximum allowable time between CONVST x
into track mode. The falling edge of BUSY also indicates that                sampling points.
the new data can now be read from the parallel bus (DB[15:0]),
the DOUTA and DOUTB serial data lines, or the parallel byte bus,             There is no change to the data read process when using two
DB[7:0].                                                                     separate CONVST x signals.

Simultaneously Sampling Two Sets of Channels                                 Connect all unused analog input channels to AGND. The results
                                                                             for any unused channels are still included in the data read because
The AD7606/AD7606-6/AD7606-4 also allow the analog input                     all channels are always converted.
channels to be sampled simultaneously in two sets. This can be
used in power-line protection and measurement systems to
compensate for phase differences introduced by PT and CT

CONVST A        V1 TO V4 TRACK-AND-HOLD
CONVST B        ENTER HOLD

       BUSY                                           V5 TO V8 TRACK-AND-HOLD
                                                      ENTER HOLD

                       t5

                                  AD7606 CONVERTS
                                 ON ALL 8 CHANNELS

                          tCONV

CS/RD

DATA: DB[15:0]                                                       V1  V2  V3  V7  V8

               FRSTDATA                                                                  08479-042

Figure 44. AD7606 Simultaneous Sampling on Channel Sets While Using Independent CONVST A and CONVST B Signals--Parallel Mode

                                 Rev. C | Page 26 of 36
Data Sheet                                                                      AD7606/AD7606-6/AD7606-4

DIGITAL INTERFACE                                                        When the RD signal is logic low, it enables the data conversion
                                                                         result from each channel to be transferred to the digital host
The AD7606/AD7606-6/AD7606-4 provide three interface                     (DSP, FPGA).
options: a parallel interface, a high speed serial interface, and
a parallel byte interface. The required interface mode is selected       When there is only one AD7606/AD7606-6/AD7606-4 in
via the PAR/SER/BYTE SEL and DB15/BYTE SEL pins.                         a system/board and it does not share the parallel bus, data can
                                                                         be read using just one control signal from the digital host. The
Table 8. Interface Mode Selection                                        CS and RD signals can be tied together, as shown in Figure 5.
                                                                         In this case, the data bus comes out of three-state on the falling
PAR/SER/BYTE SEL DB15 Interface Mode                                     edge of CS/RD. The combined CS and RD signal allows the data
                                                                         to be clocked out of the AD7606/AD7606-6/AD7606-4 and to
0           0                  Parallel interface mode                   be read by the digital host. In this case, CS is used to frame the
                                                                         data transfer of each data channel.
1           0                  Serial interface mode
                                                                         PARALLEL BYTE (PAR/SER/BYTE SEL = 1, DB15 = 1)
1           1                  Parallel byte interface mode
                                                                         Parallel byte interface mode operates much like the parallel
Operation of the interface modes is discussed in the following           interface mode, except that each channel conversion result is read
sections.                                                                out in two 8-bit transfers. Therefore, 16 RD pulses are required
                                                                         to read all eight conversion results from the AD7606. For the
PARALLEL INTERFACE (PAR/SER/BYTE SEL = 0)                                AD7606-6, 12 RD pulses are required; and on the AD7606-4,
                                                                         eight RD pulses are required to read all the channel results.
Data can be read from the AD7606/AD7606-6/AD7606-4 via                   To configure the AD7606/AD76706-6/AD7606-4 to operate in
the parallel data bus with standard CS and RD signals. To read the       parallel byte mode, the PAR/SER/BYTE SEL and BYTE SEL/
data over the parallel bus, the PAR/SER/BYTE SEL pin should              DB15 pins should be tied to logic high (see Table 8). In parallel
be tied low. The CS and RD input signals are internally gated to         byte mode, DB[7:0] are used to transfer the data to the digital
enable the conversion result onto the data bus. The data lines,          host. DB0 is the LSB of the data transfer, and DB7 is the MSB of
DB15 to DB0, leave their high impedance state when both CS               the data transfer. In parallel byte mode, DB14 acts as an HBEN
and RD are logic low.                                                    pin. When DB14/HBEN is tied to logic high, the most
                                                                         significant byte (MSB) of the conversion result is output first,
   AD7606               INTERRUPT                                        followed by the LSB of the conversion result. When DB14 is tied
                                                                         to logic low, the LSB of the conversion result is output first,
            BUSY 14                                                      followed by the MSB of the conversion result. The FRSTDATA
                                                                         pin remains high until the entire 16 bits of the conversion result
            CS 13                                                        from V1 are read from the AD7606/AD7606-6/AD7606-4.

            RD/SCLK 12             DIGITAL                               SERIAL INTERFACE (PAR/SER/BYTE SEL = 1)
                                    HOST
                                            08479-043                    To read data back from the AD7606 over the serial interface, the
            DB[15:0]  [33:24]                                            PAR/SER/BYTE SEL pin must be tied high. The CS and SCLK
                      [22:16]                                            signals are used to transfer data from the AD7606. The AD7606/
                                                                         AD7606-6/AD7606-4 have two serial data output pins, DOUTA
Figure 45. AD7606 Interface Diagram--One AD7606 Using the Parallel Bus,  and DOUTB. Data can be read back from the AD7606/AD76706-
                        with CS and RD Shorted Together                  6/AD7606-4 using one or both of these DOUT lines. For the
                                                                         AD7606, conversion results from Channel V1 to Channel V4
The rising edge of the CS input signal three-states the bus, and         first appear on DOUTA, and conversion results from Channel V5
the falling edge of the CS input signal takes the bus out of the         to Channel V8 first appear on DOUTB. For the AD7606-6,
high impedance state. CS is the control signal that enables the          conversion results from Channel V1 to Channel V3 first appear
data lines; it is the function that allows multiple AD7606/              on DOUTA, and conversion results from Channel V4 to Channel
AD7606-6/ AD7606-4 devices to share the same parallel                    V6 first appear on DOUTB. For the AD7606-4, conversion results
data bus.                                                                from Channel V1 and Channel V2 first appear on DOUTA, and
                                                                         conversion results from Channels V3 and Channel V4 first
The CS signal can be permanently tied low, and the RD signal             appear on DOUTB.
can be used to access the conversion results as shown in Figure 4.
A read operation of new data can take place after the BUSY
signal goes low (see Figure 2); or, alternatively, a read operation
of data from the previous conversion process can take place
while BUSY is high (see Figure 3).

The RD pin is used to read data from the output conversion
results register. Applying a sequence of RD pulses to the RD pin
of the AD7606/AD7606-6/AD7606-4 clocks the conversion
results out from each channel onto the Parallel Bus DB[15:0] in
ascending order. The first RD falling edge after BUSY goes low
clocks out the conversion result from Channel V1. The next RD
falling edge updates the bus with the V2 conversion result, and so
on. On the AD7606, the eighth falling edge of RD clocks out the
conversion result for Channel V8.

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AD7606/AD7606-6/AD7606-4                                                                           Data Sheet

The CS falling edge takes the data output lines, DOUTA and DOUTB,   The falling edge of CS takes the bus out of three-state and clocks
out of three-state and clocks out the MSB of the conversion         out the MSB of the 16-bit conversion result. This MSB is valid
result. The rising edge of SCLK clocks all subsequent data bits     on the first falling edge of the SCLK after the CS falling edge.
onto the serial data outputs, DOUTA and DOUTB. The CS input         The subsequent 15 data bits are clocked out of the AD7606/
can be held low for the entire serial read operation, or it can be  AD7606-6/AD7606-4 on the SCLK rising edge. Data is valid on
pulsed to frame each channel read of 16 SCLK cycles. Figure 46      the SCLK falling edge. To access each conversion result, 16 clock
shows a read of eight simultaneous conversion results using two     cycles must be provided to the AD7606/AD7606-6/AD7606-4.
DOUT lines on the AD7606. In this case, a 64 SCLK transfer is used
to access data from the AD7606, and CS is held low to frame the     The FRSTDATA output signal indicates when the first channel,
entire 64 SCLK cycles. Data can also be clocked out using just      V1, is being read back. When the CS input is high, the FRSTDATA
one DOUT line, in which case it is recommended that DOUTA be        output pin is in three-state. In serial mode, the falling edge of
used to access all conversion data because the channel data is      CS takes FRSTDATA out of three-state and sets the FRSTDATA
output in ascending order. For the AD7606 to access all eight       pin high, indicating that the result from V1 is available on the
conversion results on one DOUT line, a total of 128 SCLK cycles     DOUTA output data line. The FRSTDATA output returns to
is required. These 128 SCLK cycles can be framed by one CS          a logic low following the 16th SCLK falling edge. If all channels
signal, or each group of 16 SCLK cycles can be individually         are read on DOUTB, the FRSTDATA output does not go high when
framed by the CS signal. The disadvantage of using just one         V1 is being output on this serial data output pin. It goes high
DOUT line is that the throughput rate is reduced if reading occurs  only when V1 is available on DOUTA (and this is when V5 is
after conversion. The unused DOUT line should be left unconnected   available on DOUTB for the AD7606).
in serial mode. For the AD7606, if DOUTB is to be used as a single
DOUT line, the channel results are output in the following order:   READING DURING CONVERSION
V5, V6, V7, V8, V1, V2, V3, and V4; however, the FRSTDATA
indicator returns low after V5 is read on DOUTB. For the AD7606-6   Data can be read from the AD7606/AD7606-6/AD7606-4 while
and the AD7606-4, if DOUTB is to be used as a single DOUT line,     BUSY is high and the conversions are in progress. This has little
the channel results are output in the following order: V4, V5, V6,  effect on the performance of the converter, and it allows a faster
V1, V2, and V3 for the AD7606-6; and V3, V4, V1, and V2 for         throughput rate to be achieved. A parallel, parallel byte, or serial
the AD7606-4.                                                       read can be performed during conversions and when oversampling
                                                                    may or may not be in use. Figure 3 shows the timing diagram for
Figure 6 shows the timing diagram for reading one channel of        reading while BUSY is high in parallel or serial mode. Reading
data, framed by the CS signal, from the AD7606/AD7606-6/            during conversions allows the full throughput rate to be achieved
AD7606-4 in serial mode. The SCLK input signal provides the         when using the serial interface with VDRIVE above 4.75 V.
clock source for the serial read operation. The CS goes low to
access the data from the AD7606/AD7606-6/AD7606-4.                  Data can be read from the AD7606 at any time other than on
                                                                    the falling edge of BUSY because this is when the output data
                                                                    registers are updated with the new conversion data. Time t6, as
                                                                    outlined in Table 3, should be observed in this condition.

     CS                                                                     64
SCLK
DOUTA    V1  V2                                                     V3  V4
DOUTB
         V5  V6                                                     V7  V8      08479-044

         Figure 46. AD7606 Serial Interface with Two DOUT Lines

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Data Sheet                                                                                   AD7606/AD7606-6/AD7606-4

DIGITAL FILTER                                                                                                     tCYCLE

The AD7606/AD7606-6/AD7606-4 contain an optional digital                 CONVST A              tCONV
first-order sinc filter that should be used in applications where                 AND            19s
slower throughput rates are used or where higher signal-to-noise                             9s
ratio or dynamic range is desirable. The oversampling ratio of the       CONVST B
digital filter is controlled using the oversampling pins, OS [2:0] (see                      4s
Table 9). OS 2 is the MSB control bit, and OS 0 is the LSB control              BUSY
bit. Table 9 provides the oversampling bit decoding to select the                            OS = 0 OS = 2 OS = 4
different oversample rates. The OS pins are latched on the falling                  CS
edge of BUSY. This sets the oversampling rate for the next                                        t4   t4 t4
conversion (see Figure 48). In addition to the oversampling
function, the output result is decimated to 16-bit resolution.                        RD                                                   08479-046

If the OS pins are set to select an OS ratio of eight, the next                  DATA:
CONVST x rising edge takes the first sample for each channel,                 DB[15:0]
and the remaining seven samples for all channels are taken with
an internally generated sampling signal. These samples are then                  Figure 47. AD7606--No Oversampling, Oversampling 2, and
averaged to yield an improvement in SNR performance. Table 9                           Oversampling 4 While Using Read After Conversion
shows typical SNR performance for both the 10 V and the 5 V
range. As Table 9 shows, there is an improvement in SNR as the           Figure 47 shows that the conversion time extends as the over-
OS ratio increases. As the OS ratio increases, the 3 dB frequency        sampling rate is increased, and the BUSY signal lengthens for the
is reduced, and the allowed sampling frequency is also reduced.          different oversampling rates. For example, a sampling frequency
In an application where the required sampling frequency is               of 10 kSPS yields a cycle time of 100 s. Figure 47 shows OS 2
10 kSPS, an OS ratio of up to 16 can be used. In this case, the          and OS 4; for a 10 kSPS example, there is adequate cycle time to
application sees an improvement in SNR, but the input 3 dB               further increase the oversampling rate and yield greater improve-
bandwidth is limited to ~6 kHz.                                          ments in SNR performance. In an application where the initial
                                                                         sampling or throughput rate is at 200 kSPS, for example, and
The CONVST A and CONVST B pins must be tied/driven                       oversampling is turned on, the throughput rate must be reduced
together when oversampling is turned on. When the over-                  to accommodate the longer conversion time and to allow for the
sampling function is turned on, the BUSY high time for the               read. To achieve the fastest throughput rate possible when over-
conversion process extends. The actual BUSY high time                    sampling is turned on, the read can be performed during the
depends on the oversampling rate that is selected: the higher the        BUSY high time. The falling edge of BUSY is used to update the
oversampling rate, the longer the BUSY high, or total conversion         output data registers with the new conversion data; therefore, the
time (see Table 3).                                                      reading of conversion data should not occur on this edge.

                       CONVST A                                OVERSAMPLE RATE               CONVERSION N + 1
                                AND                            LATCHED FOR CONVERSION N + 1
                                     CONVERSION N
                       CONVST B
                                                     tOS_HOLD
                              BUSY
                                     tOS_SETUP                                                                     08479-045
                               OS x

                                                     Figure 48. OS x Pin Timing

Table 9. Oversample Bit Decoding

             OS  SNR 5 V Range       SNR 10 V Range  3 dB BW 5 V Range           3 dB BW 10 V Range                Maximum Throughput
OS[2:0] Ratio    (dB)                (dB)            (kHz)                       (kHz)                             CONVST Frequency (kHz)
                                     90              15                          22                                200
000  No OS 89                        92              15                          22                                100
                                     93.6            13.7                        18.5                              50
001  2           91.2                95              10.3                        11.9                              25
                                     96              6                           6                                 12.5
010  4           92.6                96.7            3                           3                                 6.25
                                     97              1.5                         1.5                               3.125
011  8           94.2

100  16          95.5

101  32          96.4

110  64          96.9

111  Invalid

                                                     Rev. C | Page 29 of 36
AD7606/AD7606-6/AD7606-4                                                                                                                                                                                                                Data Sheet

Figure 49 to Figure 55 illustrate the effect of oversampling on                                                                                                   1400  OVERSAMPLING BY 8    1263
the code spread in a dc histogram plot. As the oversample rate                                                                                                    1200                                    783
is increased, the spread of the codes is reduced.                                                                                                                       FSAMPLE = 25kSPS
                                                                                                                                                                        AVCC = 5V
                                                                                                                                                                        VDRIVE = 2.5V

                      1000                                                                                                                  NUMBER OF OCCURENCES  1000
                       900
                       800  NO OVERSAMPLING    928         887

                            FSAMPLE = 200kSPS                                                                                                                     800
                            AVCC = 5V
                            VDRIVE = 2.5V

NUMBER OF OCCURENCES                                                                                                                                              600

                      700

                      600                                                                                                                                         400

                      500

                                                                                                                                                                  200

                      400

                                                                                                                                                                  0     0   0   2                                                    0  0

                      300                                                                                                                                               3  2  1           0           1                           2  3  08479-050

                      200                                                                                                                                                                    CODE (LSB)
                                                          131
                                                                                                  97                                                              Figure 52. Histogram of Codes--OS 8 (Three Codes)

                      100

                      0     0   3                                                                     2                                                           1400
                                                                                                                                                                  1200
                            3  2  1         0           1     2                                    3  08479-047                                                      OVERSAMPLING BY 16   1453

                                               CODE (LSB)                                                                                                               FSAMPLE = 12.5kSPS
                                                                                                                                                                        AVCC = 5V
                      Figure 49. Histogram of Codes--No OS (Six Codes)                                                                                                  VDRIVE = 2.5V

                                                                                                                                            NUMBER OF OCCURENCES  1000

                      1400  OVERSAMPLING BY 2                                                                                                                     800
                      1200
                            FSAMPLE = 100kSPS  1148
                            AVCC = 5V                       804                                                                                                   600
                            VDRIVE = 2.5V

NUMBER OF OCCURENCES                                                                                                                                                                                     595

                      1000

                                                                                                                                                                  400

                      800

                                                                                                                                                                  200

                      600                                                                                                                                               0   0   0                                                    0  0

                                                                                                                                                                  0                                                                        08479-151

                      400                                                                                                                                               3  2  1           0           1                           2  3

                                                                                                                                                                                             CODE (LSB)

                      200                                                                                                                                         Figure 53. Histogram of Codes--OS 16 (Two Codes)

                                    80

                            0   0                                16                                   0                                                           1600  OVERSAMPLING BY 32
                                                                                                                                                                  1400
                      0                                                                                  08479-048                                                1200  FSAMPLE = 6.125kSPS  1417
                                                                                                                                                                        AVCC = 5V
                            3  2  1         0           1     2                                    3                                                                 VDRIVE = 2.5V

                                               CODE (LSB)

                      Figure 50. Histogram of Codes--OS 2 (Four Codes)                                                                    NUMBER OF OCCURENCES

                      1400                                                                                                                                        1000
                      1200
                            OVERSAMPLING BY 4  1262                                                                                                               800
                                                            764                                                                                                                                                                 631
                            FSAMPLE = 50kSPS
                            AVCC = 5V                                                                                                                             600
                            VDRIVE = 2.5V

NUMBER OF OCCURENCES  1000

                                                                                                                                                                  400

                      800                                                                                                                                         200

                      600                                                                                                                                         0     0   0   0                                                    0  0

                                                                                                                                                                        3  2  1           0           1                           2  3  08479-152

                      400                                                                                                                                                                    CODE (LSB)

                                                                                                                                                                  Figure 54. Histogram of Codes--OS 32 (Two Codes)

                      200

                            0   0   19                           3                                    0                                                           1600  OVERSAMPLING BY 64   1679
                                                                                                                                                                  1400
                      0                                                                                  08479-049                                                1200  FSAMPLE = 3kSPS
                                                                                                                                                                        AVCC = 5V
                            3  2  1         0           1     2                                    3                                                                 VDRIVE = 2.5V

                                               CODE (LSB)                                                                                   NUMBER OF OCCURENCES

                      Figure 51. Histogram of Codes--OS 4 (Four Codes)

                                                                                                                                                                  1000

                                                                                                                                                                  800

                                                                                                                                                                  600

                                                                                                                                                                  400                                    369

                                                                                                                                                                  200

                                                                                                                                                                  0     0   0   0                                                    0  0

                                                                                                                                                                        3  2  1           0           1                           2  3  08479-153

                                                                                                                                                                                             CODE (LSB)

                                                                                                                                                                  Figure 55. Histogram of Codes--OS 64 (Two Codes)

                                                                                                                    Rev. C | Page 30 of 36
Data Sheet                                                                                                                                        AD7606/AD7606-6/AD7606-4

When the oversampling mode is selected for the AD7606/                                                                                  0                             AVCC = 5V
AD7606-6/AD7606-4, it has the effect of adding a digital filter
function after the ADC. The different oversampling rates and                                                                            10                           VDRIVE = 5V
the CONVST sampling frequency produce different digital filter
frequency profiles.                                                                                                                                                   TA = 25C

                                                                                                                                        20                           10V RANGE

                                                                                                                                                                      OS BY 16

                                                                                                                 ATTENUATION (dB)       30

                                                                                                                                        40

Figure 56 to Figure 61 show the digital filter frequency profiles for                                                                   50
the different oversampling rates. The combination of the analog
antialiasing filter and the oversampling digital filter can be used                                                                     60
to eliminate and reduce the complexity of the design of any filter
before the AD7606/AD7606-6/AD7606-4. The digital filtering                                                                              70
combines steep roll-off and linear phase response.
                                                                                                                                        80

                                                                                                                                        90

                  0                                                                                                                     100      1k  10k  100k       1M                        10M  08479-154
                                                                                                                                             100

                                                AVCC = 5V                                                                                             FREQUENCY (Hz)

                  10                           VDRIVE = 5V                                                                                       Figure 59. Digital Filter Response for OS 16
                                                TA = 25C

                  20                           10V RANGE

                                                OS BY 2                                                                                 0

ATTENUATION (dB)  30                                                                                                                                                 AVCC = 5V

                                                                                                                                        10                           VDRIVE = 5V

                                                                                                                                                                      TA = 25C

                  40                                                                                                                   20                           10V RANGE

                                                                                                                                                                      OS BY 32

                  50                                                         08479-051                                                 30

                  60                                                                                                 ATTENUATION (dB)  40

                  70                                                                                                                   50

                                                                                                                                        60

                  80

                                                                                                                                        70

                   90      1k  10k  100k       1M                       10M                                                            80
                       100
                                FREQUENCY (Hz)                                                                                          90
                       0
                   10      Figure 56. Digital Filter Response for OS 2                                                                 100
                   20                                                                                                                       100
                   30                                                                                                                            1k  10k  100k       1M                        10M  08479-155
                   40
                   50                          AVCC = 5V                                                                                             FREQUENCY (Hz)
                   60                          VDRIVE = 5V
                   70                          TA = 25C                                                                                         Figure 60. Digital Filter Response for OS 32
                   80                          10V RANGE
                   90                                                                                                                  0
                  100                          OS BY 4

ATTENUATION (dB)       100                                                                                                                                            AVCC = 5V

                       0                                                                                                                10                           VDRIVE = 5V
                   10
                   20                                                                                                                                                TA = 25C
                   30
                   40                                                                                                                  20                           10V RANGE
                   50
                   60                                                                                                                                                OS BY 64
                   70
                   80                                                        08479-052                                                 30
                   90
                  100                                                                                                ATTENUATION (dB)  40

                       100                                                                                                              50

                                                                                                                                        60

                                                                                                                                        70

                            1k  10k  100k       1M                       10M                                                            80

                                FREQUENCY (Hz)

                                                                                                                                        90

                            Figure 57. Digital Filter Response for OS 4

                                                                                                                                        100      1k  10k  100k       1M                        10M  08479-156
                                                                                                                                             100

                                                AVCC = 5V                                                                                             FREQUENCY (Hz)
                                                VDRIVE = 5V
                                                TA = 25C                                                                                         Figure 61. Digital Filter Response for OS 64
                                                10V RANGE

                                                OS BY 8

ATTENUATION (dB)

                            1k  10k  100k       1M                       10M  08479-053

                                FREQUENCY (Hz)

                            Figure 58. Digital Filter Response for OS 8

                                                                                         Rev. C | Page 31 of 36
AD7606/AD7606-6/AD7606-4                                                                             Data Sheet08479-054

LAYOUT GUIDELINES                                                     Figure 62 shows the recommended decoupling on the top layer08479-055
                                                                      of the AD7606 board. Figure 63 shows bottom layer decoupling,
The printed circuit board that houses the AD7606/AD7606-6/            which is used for the four AVCC pins and the VDRIVE pin decoupling.
AD7606-4 should be designed so that the analog and digital            Where the ceramic 100 nF caps for the AVCC pins are placed
sections are separated and confined to different areas of the board.  close to their respective device pins, a single 100 nF capacitor
                                                                      can be shared between Pin 37 and Pin 38.
At least one ground plane should be used. It can be common or
split between the digital and analog sections. In the case of the                      Figure 62. Top Layer Decoupling REFIN/REFOUT,
split plane, the digital and analog ground planes should be                                  REFCAPA, REFCAPB, and REGCAP Pins
joined in only one place, preferably as close as possible to the
AD7606/AD7606-6/AD7606-4.                                                                     Figure 63. Bottom Layer Decoupling

If the AD7606/AD7606-6/AD7606-4 are in a system where
multiple devices require analog-to-digital ground connections,
the connection should still be made at only one point: a star
ground point that should be established as close as possible to the
AD7606/AD7606-6/AD7606-4. Good connections should be
made to the ground plane. Avoid sharing one connection for
multiple ground pins. Use individual vias or multiple vias to the
ground plane for each ground pin.

Avoid running digital lines under the devices because doing so
couples noise onto the die. The analog ground plane should be
allowed to run under the AD7606/AD7606-6/AD7606-4 to
avoid noise coupling. Fast switching signals like CONVST A,
CONVST B, or clocks should be shielded with digital ground
to avoid radiating noise to other sections of the board, and they
should never run near analog signal paths. Avoid crossover of
digital and analog signals. Traces on layers in close proximity on
the board should run at right angles to each other to reduce the
effect of feedthrough through the board.

The power supply lines to the AVCC and VDRIVE pins on the
AD7606/AD7606-6/AD7606-4 should use as large a trace as
possible to provide low impedance paths and reduce the effect
of glitches on the power supply lines. Where possible, use supply
planes and make good connections between the AD7606 supply
pins and the power tracks on the board. Use a single via or multiple
vias for each supply pin.

Good decoupling is also important to lower the supply impedance
presented to the AD7606/AD7606-6/AD7606-4 and to reduce
the magnitude of the supply spikes. The decoupling capacitors
should be placed close to (ideally, right up against) these pins
and their corresponding ground pins. Place the decoupling
capacitors for the REFIN/REFOUT pin and the REFCAPA and
REFCAPB pins as close as possible to their respective AD7606/
AD7606-6/AD7606-4 pins; and, where possible, they should be
placed on the same side of the board as the AD7606 device.

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Data Sheet                                                           AD7606/AD7606-6/AD7606-4

To ensure good device-to-device performance matching in                                     AVCC
a system that contains multiple AD7606/AD7606-6/AD7606-4                            U2
devices, a symmetrical layout between the AD7606/AD7606-6/
AD7606-4 devices is important.                                                         U1

Figure 64 shows a layout with two AD7606/AD7606-6/AD7606-4
devices. The AVCC supply plane runs to the right of both devices,
and the VDRIVE supply track runs to the left of the two devices.
The reference chip is positioned between the two devices, and
the reference voltage track runs north to Pin 42 of U1 and south
to Pin 42 of U2. A solid ground plane is used.

These symmetrical layout principles can also be applied to a system
that contains more than two AD7606/AD7606-6/AD7606-4
devices. The AD7606/AD7606-6/AD7606-4 devices can be placed
in a north-south direction, with the reference voltage located
midway between the devices and the reference track running in
the north-south direction, similar to Figure 64.

                                                                     08479-056

                                                                     Figure 64. Layout for Multiple AD7606 Devices--Top Layer and
                                                                                               Supply Plane Layer

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AD7606/AD7606-6/AD7606-4                                                                                                  Data Sheet

OUTLINE DIMENSIONS

                                     0.75       1.60                       12.20            49
                                     0.60       MAX                        12.00 SQ             48
                                     0.45                                  11.80

                                                        64
                                                      1

                                                                 PIN 1

                                                                        TOP VIEW                      10.20
                                                                        (PINS DOWN)                   10.00 SQ
                                                                                                       9.80

                  1.45                   0.20
                  1.40                   0.09
                  1.35
                                            7
                  0.15                    3.5        16                                          33
                                            0                                                32
                  0.05  SEATING    0.08                   17
                        PLANE      COPLANARITY                                       0.27
                                                VIEW A                               0.22
                                                                    0.50             0.17
                         VIEW A                                    BSC
                  ROTATED 90 CCW                             LEAD PITCH

                                        COMPLIANT TO JEDEC STANDARDS MS-026-BCD                                 051706-A

                                   Figure 65. 64-Lead Low Profile Quad Flat Package [LQFP]
                                                               (ST-64-2)

                                                 Dimensions shown in millimetres

ORDERING GUIDE    Temperature Range             Package Description                                                       Package Option
                  -40C to +85C                64-Lead Low Profile Quad Flat Package [LQFP]                              ST-64-2
Model1, 2, 3      -40C to +85C                64-Lead Low Profile Quad Flat Package [LQFP]                              ST-64-2
AD7606BSTZ        -40C to +85C                64-Lead Low Profile Quad Flat Package [LQFP]                              ST-64-2
AD7606BSTZ-RL     -40C to +85C                64-Lead Low Profile Quad Flat Package [LQFP]                              ST-64-2
AD7606BSTZ-6      -40C to +85C                64-Lead Low Profile Quad Flat Package [LQFP]                              ST-64-2
AD7606BSTZ-6RL    -40C to +85C                64-Lead Low Profile Quad Flat Package [LQFP]                              ST-64-2
AD7606BSTZ-4                                    Evaluation Board for the AD7606
AD7606BSTZ-4RL                                  Evaluation Board for the AD7606-6
EVAL-AD7606EDZ                                  Evaluation Board for the AD7606-4
EVAL-AD7606-6EDZ                                Converter Evaluation Development
EVAL-AD7606-4EDZ
CED1Z

1 Z = RoHS Compliant Part.
2 The EVAL-AD7606EDZ, EVAL-AD7606-6EDZ, and EVAL-AD7606-4EDZ can be used as standalone evaluation boards or in conjunction with the CED1Z for

evaluation/demonstration purposes.
3 The CED1Z allows the PC to control and communicate with all Analog Devices, Inc., evaluation boards ending in the EDZ designator.

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Data Sheet                          AD7606/AD7606-6/AD7606-4
NOTES

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AD7606/AD7606-6/AD7606-4                                                                                        Data Sheet
NOTES

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                                                                      D08479-0-1/12(C)

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