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AD7606BSTZ

器件型号:AD7606BSTZ
器件类别:转换器   
厂商名称:ADI [Analog Devices Inc]
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器件描述

8-CH 16-BIT PROPRIETARY METHOD ADC, SERIAL/PARALLEL ACCESS, PQFP64

8通道 16位 专有模式模数转换器, 串行/并行访问, PQFP64

参数

AD7606BSTZ功能数量 1
AD7606BSTZ端子数量 64
AD7606BSTZ最大工作温度 85 Cel
AD7606BSTZ最小工作温度 -40 Cel
AD7606BSTZ额定供电电压 5 V
AD7606BSTZ最大转换时间 4 uS
AD7606BSTZ最大线性误差 0.0031 %
AD7606BSTZ最大限制模拟输入电压 10 V
AD7606BSTZ最小限制模拟输入电压 -10 V
AD7606BSTZ加工封装描述 ROHS COMPLIANT, MS-026BCD, LQFP-64
AD7606BSTZ无铅 Yes
AD7606BSTZ欧盟RoHS规范 Yes
AD7606BSTZ中国RoHS规范 Yes
AD7606BSTZ状态 ACTIVE
AD7606BSTZ工艺 BIPOLAR
AD7606BSTZ包装形状 SQUARE
AD7606BSTZ包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
AD7606BSTZ表面贴装 Yes
AD7606BSTZ端子形式 GULL WING
AD7606BSTZ端子间距 0.5000 mm
AD7606BSTZ端子涂层 MATTE 锡
AD7606BSTZ端子位置
AD7606BSTZ包装材料 塑料/环氧树脂
AD7606BSTZ温度等级 INDUSTRIAL
AD7606BSTZ采样率 0.2000 MHz
AD7606BSTZ输出格式 串行, 并行, WORD
AD7606BSTZ转换器的类型 专有的 方法
AD7606BSTZ位数 16
AD7606BSTZ输出位编码 2S 补充的 二进制
AD7606BSTZ模拟通道数 8
AD7606BSTZ采样保持和跟踪保持 TRACK

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AD7606BSTZ器件文档内容

Preliminary Technical Data  8/6/4-Channel DAS with 16-Bit, Bipolar,
                                        Simultaneous Sampling ADC
                                       AD7606/AD7606-6/AD7606-4

FEATURES                                                                                                              GENERAL DESCRIPTION

8/6/4 Simultaneously Sampled Inputs                                                                                   The AD76061/AD7606-6/AD7606-4 is a 16-bit, 8/6/4 channel,
True bipolar analog input ranges: 10 V, 5 V                                                                         simultaneous sampling Analog-to-Digital Data Acquisition
Single 5V Analog Supply, 2.3V to +5V VDRIVE                                                                           system (DAS). The parts contains analog input clamp protection,
1M Analog Input Impedance                                                                                             2nd order anti-alias filter, track and hold amplifier, 16-bit charge
Analog Input Clamp Protection                                                                                         redistribution successive approximation ADC, flexible digital
2nd Order Anti-alias Analog Filter                                                                                    filter, 2.5V reference and reference buffer and high speed serial
Over-sampling capability with digital filter,                                                                         and parallel interfaces.

   e.g. 96dB SNR at 50ksps                                                                                            The AD76061/AD7606-6/AD7606-4 operates from a single 5V
Fast throughput rate: 200 kSPS for all channels                                                                       supply and can accommodate 10V and 5V true bipolar input
90dB SNR at 200ksps                                                                                                   signals while sampling at throughput rates up to 200 kSPS for all
Low power: 80 mW at 200 kSPS, 10 mW per channel                                                                       channels. The input clamp protection circuitry can tolerate
On-chip accurate reference and reference buffer                                                                       voltages up to 16.5V. The AD7606 has 1 M analog input
Flexible Parallel/Serial interface:                                                                                   impedance regardless of sampling frequency. The single supply
                                                                                                                      operation, on chip filtering and high input impedance eliminates
   SPI-/QSPITM-/MICROWIRETM-/DSP-compatible                                                                          the need for driver op-amps and external bipolar supplies. The
Standby Mode: 6 mW typ                                                                                                AD76061/AD7606-6/AD7606-4 anti-alias filter has a 3 dB cut off
64-lead LQFP Package                                                                                                  frequency of 22 kHz and provides 40 dB anti-alias rejection when
                                                                                                                      sampling at 200ksps. The flexible digital filter is pin driven, yields
APPLICATIONS                                                                                                          improvements in SNR, and reduces the 3 dB bandwidth.

Power line monitoring and protection systems
Multiphase Motor Control
Instrumentation and control systems
Multi-axis positioning systems
Data Acquisition Systems

                            FUNCTIONAL BLOCK DIAGRAM

                                                                                                           Figure 1.

1 Patent Pending

Rev. PrL                                                                                                              One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and reliable. However, no                          Tel: 781.329.4700  www.analog.com
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other
rights of third parties that may result from its use. Specifications subject to change without notice. No             Fax: 781.461.3113  2010 Analog Devices, Inc. All rights reserved.
license is granted by implication or otherwise under any patent or patent rights of Analog Devices.
Trademarks and registered trademarks are the property of their respective owners.
AD7606/AD7606-6/AD7606-4                                                                                                Preliminary Technical Data

TABLE OF CONTENTS                                                                                            Converter Details ....................................................................... 22
                                                                                                             Analog Input ............................................................................... 22
Features .............................................................................................. 1    ADC Transfer Function............................................................. 23
Applications....................................................................................... 1        Internal/external Reference ...................................................... 24
General Description ......................................................................... 1              Typical connection diagram ..................................................... 25
Functional Block Diagram .............................................................. 1                    power-down modes ................................................................... 25
Revision History ............................................................................... 2           CONVERSION CONTROL ..................................................... 25
Specifications..................................................................................... 3      DIGITAL Interface ......................................................................... 27
                                                                                                             Parallel Interface (PAR/SER/BYTE SEL= 0)........................... 27
  Timing Specifications .................................................................. 5                 READING DURING CONVERSION .................................... 29
Absolute Maximum Ratings............................................................ 9                       Digital filter ................................................................................. 30
                                                                                                             AD7606 layout guidelines ......................................................... 34
  Thermal Resistance ...................................................................... 9                Ordering Guide .......................................................................... 36
  ESD Caution.................................................................................. 9
Pin Configuration and Function Descriptions........................... 10
Terminology .................................................................................... 15
Theory of Operation ...................................................................... 17

REVISION HISTORY

02/10--Revision PrL: Preliminary Version

Rev. PrL | Page 2 of 37
Preliminary Technical Data                                                                    AD7606/AD7606-6/AD7606-4

SPECIFICATIONS

VREF = 2.5V external/internal, AVCC = 4.75 V to 5.25 V, VDRIVE = 2.3 V to 5.25 V;
fSAMPLE = 200 kSPS, TA = TMIN to TMAX, unless otherwise noted.1

Table 1.                                               Test Conditions/Comments               Min  Typ Max          Unit
Parameter
DYNAMIC PERFORMANCE                                    fIN = 1 kHz sine wave                       90               dB
                                                                                                   90               dB
   Signal-to-Noise + Distortion (SINAD)2                                                      88   96               dB
   Signal-to-Noise Ratio (SNR)2                                                                    -105 -95         dB
   OS rate x 8 (25 ksps) (see Digital filter Section)                                         88   -100             dB
   Total Harmonic Distortion (THD)2
   Peak Harmonic or Spurious Noise (SFDR)2                                                    95   -112             dB
   Intermodulation Distortion (IMD)2                                                               -107             dB
                                                       fa = 1 kHz, fb = 1.1 kHz                    -100             dB
      Second-Order Terms
      Third-Order Terms                                fIN on unselected channels up to            22               kHz
   Channel-to-Channel Isolation2                       TBD kHz                                     14               kHz
                                                                                                   12               kHz
ANALOG IINPUT FILTER                                   @ -3 dB 10V range                          5                kHz
   Full Power Bandwidth                                @ -3 dB 5V range                           16               us typ
                                                       @ -0.1 dB 10V range                        TBD              ns typ
   tGROUP DELAY                                        @ -0.1 dB 5V range
   tGROUP DELAY matching across all channels                                                                        Bits
DC ACCURACY                                            No Missing Codes                       16                    LSB
   Resolution                                                                                                       LSB
   Differential Nonlinearity2                          External reference                          0.5  0.95      LSB
   Integral Nonlinearity2                              Internal reference                          0.5  2         LSB
   Positive Full-Scale Error2                          External reference                          1    40        ppm/C
                                                       Internal reference                          TBD             ppm/C
   Positive Full-Scale Error Drift 2                   Internal/External reference                 5     20         LSB
                                                       Internal/External reference (for full       15   10        LSB
   Positive Full-Scale Error Matching2                 AD7606 signal Chain)                        1
   Bipolar Zero-Scale Error2                           Internal/External reference                 1               V/C
                                                       Internal/External reference                                  LSB
   Bipolar Zero-Scale Error drift2                     External reference                          TBD              LSB
   Bipolar Zero-Scale Error Matching2                  Internal reference                                           LSB
   Negative Full-Scale Error2                          External reference                          1     5          ppm/C
                                                       Internal reference                                           ppm/C
   Negative Full-Scale Error Drift2                    Internal/External reference                 1    40        LSB

   Negative Full-Scale Error Matching2                                                             TBD             V
ANALOG INPUT                                                                                                        V
                                                                                                   5                A
   Input Voltage Ranges                                                                                             pF
                                                                                                   15              M
   DC Leakage Current
   Input Capacitance3                                                                              1     20         V
   Input Impedance                                                                                                  A
REFERENCE INPUT/OUTPUT                                 RANGE = 1                                               10  pF
   Reference Input Voltage Range                       RANGE = 0                                               5   V
   DC Leakage Current                                  Analog input 16.5V                                     1
   Input Capacitance3                                                                              5
   Reference Output Voltage                            See Analog input section                    1

                                                       See ADC Transfer Function              TBD  2.5   TBD

                                                                                                         1

                                                       REF SELECT= 1                               9.5

                                                       REFIN/REFOUT                           TBD  2.5   TBD

                                                       Rev. PrL | Page 3 of 37
AD7606/AD7606-6/AD7606-4                                                                            Preliminary Technical Data

Parameter                                                     Test Conditions/Comments              Min         Typ      Max      Unit
   Reference Temperature Coefficient                          Typically 10 nA, VIN = 0 V or VDRIVE
                                                                                                                10               ppm/C
LOGIC INPUTS
   Input High Voltage (VINH)                                                                        0.7VDRIVE                    V
   Input Low Voltage (VINL)
   Input Current (IIN)                                                                                                   0.3 VDRIVE V
   Input Capacitance (CIN)3
                                                                                                                         1       A
LOGIC OUTPUTS
   Output High Voltage (VOH)                                                                                             5        pF

   Output Low Voltage (VOL)                                   ISOURCE = 200 A                      VDRIVE -                      V
   Floating-State Leakage Current                             ISINK = 200 A                        0.2
   Floating-State Output Capacitance3
   Output Coding                                                                                                         0.2      V
CONVERSION RATE
   Conversion Time                                                                                                       10      A
   Track-and-Hold Acquisition Time2, 3
   Throughput Rate                                                                                                       10       pF
POWER REQUIREMENTS
   AVCC                                                       2's Complement
   VDRIVE
   ITOTAL                                                     All 8 channels included                                       4           s

      Normal Mode (Static)                                                                                                  1           s

      Normal Mode (Operational)                               Per channel, all 8 channels included                          200         kSPS

      Standby Mode                                                                                  4.75                    5.25        V
      Shutdown Mode                                                                                 2.3
   Power Dissipation                                                                                                        5.25        V
      Normal Mode (Static)                                                                                          15
      Normal Mode (Operational)                               Digital I/PS = 0 V or VDRIVE                          TBD     19          mA
                                                              AD7606                                                TBD
      Standby Mode                                            AD7606-6                                              16      TBD         mA
      Shutdown Mode                                                                                                 TBD
                                                              AD7606-4                                              TBD     TBD         mA
1 Temperature range for B version is -40C to +85C.          fSAMPLE = 200 kSPS, AD7606                            1.2
2 See the Terminology section.                                fSAMPLE = 200 kSPS, AD7606-6                          1       21          mA
3 Sample tested during initial release to ensure compliance.  fSAMPLE = 200 kSPS, AD7606-4
                                                                                                                            TBD         mA

                                                                                                                            TBD         mA

                                                                                                                            1.4         mA

                                                                                                                            5           A

                                                                                                                75          100         mW

                                                              fSAMPLE = 200 kSPS AD7606                         80          110         mW

                                                              AD7606-6                                                      TBD         mW

                                                              AD7606-4                                                      TBD         mW

                                                                                                                6           7.35        mW

                                                                                                                TBD         TBD         W

                                                              Rev. PrL | Page 4 of 37
Preliminary Technical Data                                              AD7606/AD7606-6/AD7606-4

TIMING SPECIFICATIONS

AVCC = 4.75 V to 5.25 V, VDRIVE = 2.3 V to 5.25 V, VREF = 2.5 V external reference/ internal reference,
TA = TMIN to TMAX, unless otherwise noted.1

Table 2.

Parameter       Limit at TMIN, TMAX  Unit  Description

PARALLEL/ SERIAL MODE                Unit  Description
                                     s    1/fCONVST CONVST cycle time (throughput time)
Parameter       min           max          SERIAL MODE applies for reading during a conversion only
                                     s    SERIAL MODE reading after a conversion
tCYCLE                   5           s    Conversion time, internal clock. Oversampling Off. AD7606
                                     s    AD7606-6
tCONV                    TBD               AD7606-4
                         4
                         3
                         2

           TBD           TBD         s    Over sampling by 2

           TBD           TBD         s    Over sampling by 4

           TBD           TBD         s    Over sampling by 8

           TBD           TBD         s    Over sampling by 16

           TBD           TBD         s    Over sampling by 32

           TBD           TBD         s    Over sampling by 64

tWAKE-UP                 100         s    STBY rising edge to CONVST rising edge. Power up time from

STANDBY                                    standby mode.

tWAKE-UP                 11          ms    STBY rising edge to CONVST rising edge. Power up time from

SHUTDOWN                                   shutdown mode. Internal Reference

tWAKE-UP                 11          ms    STBY rising edge to CONVST rising edge. Power up time from

SHUTDOWN                                   shutdown mode. External Reference

tRESET     100                       ns    RESET high pulse width.

t1                       60          ns    CONVST high to BUSY high

t2         25                        ns    Minimum CONVST low pulse

t3         25                        ns    Minimum CONVST high pulse

t4         0                         ns    BUSY falling edge to CS falling edge set-up time

t5                       TBD         ns    Maximum delay allowed between CONVSTA/B rising edges

t6                       TBD         ns    Maximum time between last CS rising edge and BUSY falling

                                           edge.

t7         TBD                       ns    Minimum delay between RESET low to CONVST high

t8         10                        ns    BUSY to OS x pin setup time

t9         10                        ns    BUSY to OS x pin hold time

PARALLEL READ OPERATION

t8         0                         ns    CS to RD setup time

t9         0                         ns    CS to RD hold time

t10        20                        ns    RD low pulse width

t11                                        Data access time after RD falling edge

                         20          ns    VDRIVE = 5.25V

                         TBD         ns    VDRIVE = 4.75V

                         TBD         ns    VDRIVE = 3.6 V

                         TBD         ns    VDRIV = 2.7 V

                         TBD         ns    VDRIVE = 2.3 V

t12        7                         ns    Data hold time after RD rising edge

t13        10                        ns    RD high pulse width

t14        12                        ns    CS high pulse width (Figure 5) CS and RD linked

t15                      12          ns    Delay from CS rising edge to DB[15:0] three-state enabled

                                           Rev. PrL | Page 5 of 37
AD7606/AD7606-6/AD7606-4                                                                       Preliminary Technical Data

t16    TBD                                ns       CS to DB[15:0] hold time

t17                    9.5                ns       Delay from CS until DB[15:0] three-state disabled

t18                    10                 ns       RD falling edge to FRSTDATA high

t19                    10                 ns       RD falling edge to FRSTDATA low

SERIAL READ OPERATION

fSCLK                  40                 MHz max  Frequency of serial read clock
                                          ns       Delay from CS until DOUTA/ DOUTB three-state disabled
t20                    9.5                ns       Delay from CS until MSB valid
                                                   Data access time after SCLK rising edge
                       9.5                ns       VDRIVE = 5.25V
                                          ns       VDRIVE = 4.75V
t212                                      ns       VDRIVE = 3.6 V
                                      20  ns       VDRIV = 2.7 V
                                          ns       VDRIVE = 2.3 V
                       TBD                ns       SCLK low pulse width
                                          ns       SCLK high pulse width
                       TBD                ns       SCLK falling edge to DOUTA/ DOUTB valid hold time
                                          ns       CS rising edge to DOUTA/ DOUTB three-state enabled
                       TBD                ns       16th SCLK falling edge to FRSTDATA low
                                          ns       Delay from CS rising edge until FRST three-state enable
                       TBD                ns       Delay from CS falling edge until FRST three-state disabled
                                          ns       Delay from CS falling edge until FRST high SERIAL MODE
t22    10

t23    10

t24    7

t25                    12

t26                    10

t28    0

t29    15

t30    10

PARALLEL BYTE MODE

t31    0                                  ns       HBEN to RD setup time

t32    0                                  ns       HBEN to RD hold time

1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.
2 A buffer is used on the data output pins for this measurement.

                                          Figure 2.CONVST timing Reading after a conversion
                                                              Rev. PrL | Page 6 of 37
Preliminary Technical Data                                                        AD7606/AD7606-6/AD7606-4

                            Figure 3.CONVST timing reading during a conversion

                            Figure 4 Parallel Mode Separate CS and RD pulses

                                                     t14                                      t16

CS, RD

         t17

                                                                                              t15

DATA: DB[15:0]  V1          V2  V3                        V4  V5                  V6  V7  V8

FRSTDATA

                                Figure 5. CS and RD linked Parallel Mode

                            Figure 6.Serial Read Operation (Channel 1)
                                         Rev. PrL | Page 7 of 37
AD7606/AD7606-6/AD7606-4                                     Preliminary Technical Data

                          Figure 7.BYTE mode read operation

                          Rev. PrL | Page 8 of 37
Preliminary Technical Data                                                                AD7606/AD7606-6/AD7606-4

ABSOLUTE MAXIMUM RATINGS

TA = 25C, unless otherwise noted

Table 3.                                                         Stresses above those listed under Absolute Maximum Ratings
                                                                 may cause permanent damage to the device. This is a stress
Parameter                            Rating                      rating only; functional operation of the device at these or any
                                                                 other conditions above those indicated in the operational
AVCC to AGND, DGND                   -0.3 V to +7 V              section of this specification is not implied. Exposure to absolute
                                                                 maximum rating conditions for extended periods may affect
AGND to DGND                         -0.3 V to +0.3 V            device reliability.

VDRIVE to DGND                       -0.3 V to +AVCC + 0.3 V
Analog Input Voltage to AGND1        16.5V

Digital Input Voltage to DGND        -0.3 V to VDRIVE + 0.3 V

Digital Output Voltage to GND        -0.3 V to VDRIVE + 0.3 V

REFIN to AGND                        -0.3 V to AVCC + 0.3 V

Input Current to Any Pin Except      10 mA
   Supplies1

Operating Temperature Range                                      THERMAL RESISTANCE

B Version                            -40C to +85C              JA is specified for the worst-case conditions, that is, a device
                                                                 soldered in a circuit board for surface-mount packages. These
Storage Temperature Range            -65C to +150C             specifications apply to a four-layer board.

Junction Temperature                 150C

Pb/SN Temperature, Soldering

Reflow (10 sec to 30 sec)            240(+0)C                   Table 4. Thermal Resistance

Pb-Free Temperature, Soldering Reflow 260(+0)C                  Package Type                 JA               JC  Unit

ESD (all pins except Analog Inputs)  2 kV                        64 LQFP                      45               11  C /W

ESD (analog Input pins only)         7 kV

1 Transient currents of up to 100 mA do not cause SCR latch-up.

ESD CAUTION

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily accumulate on
the human body and test equipment and can discharge without detection. Although this product features
proprietary ESD protection circuitry, permanent damage may occur on devices subjected to high energy
electrostatic discharges. Therefore, proper ESD precautions are recommended to avoid performance
degradation or loss of functionality.

                                                                 Rev. PrL | Page 9 of 37
AD7606/AD7606-6/AD7606-4                                                                  Preliminary Technical Data
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                                   V8GND
                                                       V8
                                                            V7GND
                                                                 V7
                                                                      V6GND
                                                                           V6
                                                                                 V5GND
                                                                                     V5
                                                                                           V4GND
                                                                                                V4
                                                                                                     V3GND
                                                                                                          V3
                                                                                                               V2GND
                                                                                                                    V2
                                                                                                                         V1GND
                                                                                                                              V1

                                                   64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

Analog Input            AVCC 1                     PIN 1                                                                                  48 AVCC
Decoupling Cap Pin      AGND 2                                                                                                            47 AGND
Power Supply             OS 0 3                                       AD7606                                                              46 REFGND
                         OS 1 4                                                                                                           45 REFCAPB
                                                                            TOP VIEW                                                      44 REFCAPA
Ground Pin                               OS 2 5                           (Not to Scale)                                                  43 REFGND
Data Output         PAR/SER/BYTE SEL 6                                                                                                    42 REFIN/REFOUT
Digital O/P                                                                                                                               41 AGND
Digital I/P                             STBY 7                                                                                            40 AGND
                                     RANGE 8                                                                                              39 REGCAP
                                CONVST A 9                                                                                                38 AVCC
                                CONVST B 10                                                                                               37 AVCC
                                                                                                                                          36 REGCAP
Reference Input/Output  RESET 11                                                                                                          35 AGND
                                                                                                                                          34 REF SELECT
                        RD/SCLK 12                                                                                                        33 DB15/BYTE SEL

                           CS 13
                        BUSY 14

                        FRSTDATA 15
                                  DB0 16

                                                   17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                                   DB1
                                                        DB2
                                                             DB3
                                                                  DB4
                                                                       DB5
                                                                            DB6
                                                                                 VDRIVE
                                                                                      DB7/D A

                                                                                                                  OUT

                                                                                           DB8/DOUTB
                                                                                                AGND
                                                                                                     DB9
                                                                                                           DB10
                                                                                                                DB11
                                                                                                                     DB12
                                                                                                                          DB13

                                                                                                                               DB14/HBEN

                        Figure 8. AD7606 Pin Configuration

                                                   AGND
                                                       AGND
                                                            V6GND
                                                                 V6
                                                                      V5GND
                                                                           V5
                                                                                 V4GND
                                                                                      V4
                                                                                          AGND
                                                                                               AGND
                                                                                                     V3GND
                                                                                                          V3
                                                                                                               V2GND
                                                                                                                    V2
                                                                                                                         V1GND
                                                                                                                              V1

                                                   64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

                                       AVCC 1      PIN 1                                                                                  48 AVCC
                                        AGND 2                                                                                            47 AGND
                                         OS 0 3                       AD7606-6                                                            46 REFGND
                                         OS 1 4                                                                                           45 REFCAPB
                                         OS 2 5                             TOP VIEW                                                      44 REFCAPA
                    PAR/SER/BYTE SEL 6                                    (Not to Scale)                                                  43 REFGND
                                        STBY 7                                                                                            42 REFIN/REFOUT
                                     RANGE 8                                                                                              41 AGND
                                CONVST A 9                                                                                                40 AGND
                                CONVST B 10                                                                                               39 REGCAP
                                      RESET 11                                                                                            38 AVCC
                                   RD/SCLK 12                                                                                             37 AVCC
                                                                                                                                          36 REGCAP
                                            CS 13                                                                                         35 AGND
                                        BUSY 14                                                                                           34 REF SELECT
                                FRSTDATA 15                                                                                               33 DB15/BYTE SEL

                                          DB0 16

                                                   17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                                   DB1
                                                        DB2
                                                             DB3
                                                                  DB4
                                                                       DB5
                                                                            DB6
                                                                                 VDRIVE
                                                                                      DB7/DOUTA
                                                                                           DB8/D B

                                                                                                                            OUT

                                                                                                AGND
                                                                                                     DB9

                                                                                                           DB10
                                                                                                                DB11
                                                                                                                     DB12
                                                                                                                         DB13
                                                                                                                               DB14/HBEN

                        Figure 9.AD7606-6 Pin Configuration
                                 Rev. PrL | Page 10 of 37
Preliminary Technical Data                                                                    AD7606/AD7606-6/AD7606-4

                                                       AGND
                                                           AGND
                                                                AGND
                                                                     AGND
                                                                          V4GND
                                                                                V4
                                                                                     V3GND
                                                                                         V3
                                                                                              AGND
                                                                                                   AGND
                                                                                                         AGND
                                                                                                              AGND
                                                                                                                   V2GND
                                                                                                                        V2
                                                                                                                             V1GND
                                                                                                                                  V1

                                                       64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

                                          AVCC 1       PIN 1                                                                                  48 AVCC
                                           AGND 2                                                                                             47 AGND
                                            OS 0 3                        AD7606-4                                                            46 REFGND
                                            OS 1 4                                                                                            45 REFCAPB
                                            OS 2 5                              TOP VIEW                                                      44 REFCAPA
                       PAR/SER/BYTE SEL 6                                     (Not to Scale)                                                  43 REFGND
                                           STBY 7                                                                                             42 REFIN/REFOUT
                                        RANGE 8                                                                                               41 AGND
                                   CONVST A 9                                                                                                 40 AGND
                                   CONVST B 10                                                                                                39 REGCAP
                                         RESET 11                                                                                             38 AVCC
                                      RD/SCLK 12                                                                                              37 AVCC
                                                                                                                                              36 REGCAP
                                               CS 13                                                                                          35 AGND
                                           BUSY 14                                                                                            34 REF SELECT
                                   FRSTDATA 15                                                                                                33 DB15/BYTE SEL

                                             DB0 16

                                                       17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                                       DB1
                                                            DB2
                                                                 DB3
                                                                      DB4
                                                                           DB5
                                                                                DB6
                                                                                     VDRIVE
                                                                                          DB7/DOUTA
                                                                                               DB8/DOUTB
                                                                                                    AGND
                                                                                                         DB9
                                                                                                               DB10
                                                                                                                    DB11
                                                                                                                         DB12
                                                                                                                              DB13
                                                                                                                                   DB14/HBEN

                                               Figure 10.AD7606-4 Pin Configuration

Table 5. Pin Function Descriptions

Pin No. Type1                        Mnemonic            Description
                                    AD7606-6
               AD7606               AVCC       AD7606-4  Analog Supply Voltage 4.75V to 5.25V. This supply voltage is applied to
                                               AVCC      the internal front end amplifiers and to the ADC core. These supply
1, 37, 38, P   AVCC                                      pins should be decoupled to AGND.

48                                                       Analog ground. This pin is the ground reference point for all analog
                                                         circuitry on the AD7606. All analog input signals and external reference
2, 26, 35, P   AGND                 AGND       AGND      signals should be referred to these pins. All six of these AGND pins
40, 41, 47                                               should connect to the AGND plane of a system.

23      P      VDRIVE               VDRIVE     VDRIVE    Logic Power Supply Input. The voltage (2.3V to 5V) supplied at this pin
                                                         determines the operating voltage of the interface. This pin is nominally
36, 39  P      REGCAP REGCAP                   REGCAP    at the same supply as the supply of the host interface (i.e. DSP, FPGA).

49      A.I.   V1                   V1         V1        Decoupling capacitor pins for voltage output from internal regulator.
                                                         These output pins should be decoupled separately to AGND using a
51      A.I.   V2                   V2         V2        1F capacitor. The voltage on these output pins is in the range of 2.5V
                                                         to 2.7V.
53      A.I./GND V3                 V3         AGND
                                    AGND       AGND      Analog Inputs. These pins are single-ended analog inputs. The analog
55      A.I./GND V4                                      input range of these channels is determined by the RANGE pin

                                                         Analog Inputs. These pins are single-ended analog inputs. The analog
                                                         input range of these channels is determined by the RANGE pin
                                                         Analog input 3. For the AD7606-4 this is an AGND pin.

                                                         Analog input 3. For the AD7606-4 and the AD7606-6 this is an AGND
                                                         pin.

1Refers to classification of pin type; P denotes power, A.I. denotes analog input, REF denotes reference, D.I. denotes digital input, D.O. denotes digital output.

                                                       Rev. PrL | Page 11 of 37
AD7606/AD7606-6/AD7606-4                                                 Preliminary Technical Data

Pin No.    Type1               Mnemonic                Description
57         A.I.
59         A.I.       AD7606   AD7606-6 AD7606-4       Analog Inputs. These pins are single-ended analog inputs. The analog
61         A.I./GND   V5                               input range of these channels is determined by the RANGE pin
63         A.I./GND            V4          V3          Analog Inputs. These pins are single-ended analog inputs.
50, 52, ,  A.I. GND   V6                               Analog Input pins. For the AD7606-4 this is an AGND pin.
54                    V7       V5          V4          Analog Input pin. For the AD7606-4 and AD7606-6 this is an AGND pin.
56         A.I. GND/  V8       V6          AGND        Analog input ground pins corresponding to the analog input pins V1
58         GND        V1GND &  AGND        AGND        and V2. All Analog input AGND pins should connect to the AGND plane
60         A.I. GND/  V2GND    V1GND &     V1GND &     of a system.
62         GND                 V2GND       V2GND       Analog Input ground pin. For the AD7606-4 this is an AGND pin.
64.        A.I. GND/  V3GND
42         GND                 V3GND       AGND
           A.I. GND/
34         GND        V4GND    AGND        AGND        Analog Input ground pin. For the AD7606-4 and AD7606-6 this is an
           A.I. GND/  V5GND    V4GND       V3GND       AGND pin.
44, 45     GND        V6GND    V5GND       V4GND
43, 46     A.I. GND/  V7GND    V6GND       AGND        Analog input ground pins. All Analog input AGND pins should connect
8          GND                                         to the AGND plane of a system.
           REF
6                                                      Analog input ground. All Analog input AGND pins should connect to
           D.I.                                        the AGND plane of a system.

           REF                                         Analog Input ground pin. For the AD7606-4 this is an AGND pin.

           REF        V8GND    AGND        AGND        Analog Input ground pin. For the AD7606-4 and AD7606-6 this is an
           D.I.                            REFIN/      AGND pin.
                      REFIN/   REFIN/      REFOUT
           D.I.       REFOUT   REFOUT                  Reference Input/ Reference Output. The gained up on-chip reference of
                                           REF SELECT  2.5V is available on this pin for external use if the REF SELECT pin is set
                      REF      REF SELECT              to a logic high. Alternatively, the internal reference can be disabled be
                      SELECT               REFCAPA,    setting the REF SELECT pin to a logic low and an external reference of
                                           REFCAPB     2.5V can be applied to this input. See the Internal/external Reference
                      REFCAPA, REFCAPA,    REFGND      section. Decoupling is required on this pin for both the internal or
                      REFCAPB REFCAPB      RANGE       external reference options. A 10 uF capacitor should be applied from
                                                       this pin to ground close to the REFGND pins.
                      REFGND   REFGND      PAR
                      RANGE    RANGE       /SER/BYTE   Internal/ External reference selection input. Logic input. If this pin is
                                           SEL         set to logic high then the internal reference is selected and is enabled,
                      PAR      PAR                     if this pin is set to logic low then the internal reference is disabled and
                                                       an external reference voltage must be applied to the REFIN/REFOUT
                      /SER/BYTE /SER/BYTE              pin.

                      SEL      SEL                     Reference buffer output force/sense pins. These pins must be
                                                       connected together and decoupled to AGND using a low ESR 10F
                                                       ceramic capacitor.

                                                       Reference ground pins. These pins should be connected to AGND.

                                                       Analog Input Range Selection. Logic input. The polarity on this pin
                                                       determines the input range of the analog input channels. If this pin is
                                                       tied to a logic high, the analog input range is 10V for all channels. If
                                                       this pin is tied to a logic low, the analog input range is 5V for all
                                                       channels. A logic change on this pin will have an immediate effect on
                                                       the analog input range. Changing this pin during a conversion is not
                                                       recommended. See Analog Input section for more details.

                                                       Parallel/serial/byte interface selection input. Logic input. If this pin is tied
                                                       to a logic low, the parallel interface is selected. If this pin is tied to a logic
                                                       high, the serial interface is selected. Byte interface mode is selected when
                                                       this pin is a logic high and when DB 15/BYTE SEL is logic high. Table 8

                                                       SERIAL MODE:

                                                       RD/SCLK pin functions as the Serial Clock input.

                                                       DB7/DOUTA pin functions as a Serial Data Output..

                                                       DB8/DOUTB pin functions as a Serial Data Output..

                                                       When the serial interface is selected pins DB[15:9] and DB[6:0] should be
                                                       tied to GND.

                                                       BYTE MODE:

                                               Rev. PrL | Page 12 of 37
Preliminary Technical Data                                        AD7606/AD7606-6/AD7606-4

Pin No. Type1         Mnemonic              Description

9, 10  D.I.    CONVST A CONVST A  CONVST A  DB15 in conjunction with PAR/SER/BYTE SEL is used to selected the
               CONVST B CONVST B  CONVST B  parallel byte mode of operation. (See Table 8)

13     D.I.    CS     CS          CS        DB14 is used as HBEN pin.

12     D.I.    RD/SCLK RD/SCLK    RD/SCLK   DB[7:0] will transfer the 16 bit conversion result in 2 RD operations.
                                            DB0 will be the LSB of the data transfers.
14     D.O.    BUSY   BUSY        BUSY
                                            Conversion Start Input A, Conversion Start Input B. Logic inputs. These
11     D.I.    RESET  RESET       RESET     logic inputs are used to initiate conversions on the analog input channels.
                                            For simultaneous sampling of all input channels CONVST A and CONVST B
15     D.O.    FRSTDATA FRSTDATA FRSTDATA   can be shorted together and a single convert start signal applied.

                                            Alternatively, CONVST A can be used to initiate simultaneous sampling for
                                            (V1, V2, V3 and V4) for AD7606, (V1, V2, V3) for AD7606-6 and (V1and
                                            V2) for the AD7606-4 and CONVST B can be used to initiate
                                            simultaneous sampling on the other analog inputs; (V5, V6, V7 and V8)
                                            for the AD7606, (V4, V5, V6) for the AD7606-6 and (V3 and v4) for the
                                            AD7606-4. This is only possible when oversampling is not switched on.

                                            When the CONVST A or CONVST B pins transitions from low to high,
                                            the front end track and hold circuitry for their respective analog inputs
                                            is set to hold. This function allows a phase delay to be created
                                            inherently between the sets of analog inputs.

                                            Chip Select. This active low logic input frames the data transfer. When
                                            both CS and RD are logic low in parallel mode, the output bus DB[15:0]
                                            is enabled and the conversion result is output on the parallel data bus
                                            lines. In serial mode, the CS is used to frame the serial read transfer
                                            and clock out the MSB of the serial output data.

                                            Parallel Data Read control input when parallel interface selected. Serial
                                            clock input when the serial interface is selected. When both CS and RD
                                            are logic low in parallel mode, the output bus is enabled. In serial
                                            mode this pin acts as the serial clock input for data transfers. The CS
                                            falling edge takes the data output lines DOUTA and DOUTB out of tri-
                                            state and clocks out the MSB of the conversion result. The rising edge
                                            of SCLK clocks all subsequent data bits onto the serial data outputs
                                            DOUTA and DOUTB. For further information see Conversion Control.

                                            Busy Output. This pin transitions to a logic high after both CONVST A
                                            and CONVST B rising edges and indicates that the conversion process
                                            has started. The BUSY output remains high until the conversion
                                            process for all channels is complete. The falling edge of BUSY signals
                                            that the conversion data is being latched into the output data registers
                                            and will be available to be read after a time t4. Any data read while
                                            BUSY is high should be complete before the falling edge of BUSY
                                            occurs (subject to tQUIET unread data will be lost. Rising edges on
                                            CONVST A or CONVST B will have no effect whilst the BUSY signal is high.

                                            RESET input. When set to logic high, the rising edge of RESET resets the
                                            AD7606/AD7606-6/AD7606-4. The part should receive a RESET pulse
                                            after power-up. The RESET high pulse should be typically 100 ns wide. If
                                            a RESET pulse is applied during a conversion then the conversion is
                                            aborted. If a RESET pulse is applied during a read then the contents of
                                            the output registers will reset to all zeros.

                                            Digital output. The FRSTDATA output signal indicates when the first
                                            channel, V1, is being read back on either the parallel, byte or serial
                                            interface. When the CS input is high the FRSTDATA output pin is in
                                            three-state. The falling edge of CS takes FRSTDATA out of three-state. In
                                            parallel mode the falling edge of RD corresponding to the result of V1
                                            will then set the FRSTDATA pin high indicating that the result from V1 is
                                            available on the output data bus. The FRSTDATA output returns to a
                                            logic low following the next falling edge of RD. In serial mode
                                            FRSTDATA will go high on the falling edge of CS as this clocks out the
                                            MSB of V1 on DOUTA. It returns low on the sixteenth SCLK falling edge
                                            after the CS falling edge. See Conversion Control for more details.

                                        Rev. PrL | Page 13 of 37
AD7606/AD7606-6/AD7606-4                                              Preliminary Technical Data

Pin No. Type1              Mnemonic              Description

                AD7606     AD7606-6 AD7606-4     Standby Mode Input. This pin is used to place the AD7606 into one of
                STBY                             two power-down modes, Standby mode or Shutdown mode. The
7      D.I.                STBY       STBY       power-down mode entered depends on the state of the RANGE pin as
                OS [2: 0]                        shown in Table 7. When in Standby mode all circuitry except the on-
3,4,5  D.I.                OS [2: 0]  OS [2: 0]  chip reference, regulators and regulator buffers is powered down.
                DB15/                            When in Shutdown mode all circuitry is powered down.
33     D.O/D.I  BYTE SEL   DB15/      DB15/
                           BYTE SEL   BYTE SEL   Over-sampling mode pins. Logic inputs. These inputs are used to
                DB14/HBE                         select the over-sampling ratio. OS 2 is the MSB control bit while OS 0 is
32     D.O/D.I  N          DB14/HBEN DB14/HBEN   the LSB control bit. See the Digital filter section for further details on
                                                 the over-sampling mode of operation and Table 9 for over-sampling
31 to 27 D.O.   DB[13: 9]  DB[13: 9] DB[13: 9]   bit decoding.

24     D.O.     DB7/       DB7/       DB7/       Parallel output data bits, Data Bit15/Parallel Byte Mode select. When
                DOUTA      DOUTA      DOUTA      PAR/SER SEL = 0, this pins act as three-state parallel digital output pin.
                                                 When CS and RD are low, this pin is used to output DB15 of the
25     D.O.     DB8/DOUT   DB8/DOUTB DB8/DOUTB   conversion result. When PAR/SER SEL = 1, BYTE SEL pin is used to select
                B                                between the Serial Interface mode or Parallel Byte Mode. See Table 8.
22 to 16 D.O.              DB[6: 0]   DB[6: 0]   When PAR/SER SEL = 1 and DB15/BYTE SEL = 0 the AD7606 will operate
                DB[6: 0]                         in Serial interface mode. When PAR/SER SEL = 1 and DB15/BYTE SEL = 1
                                                 the AD7606 will operate in parallel byte interface mode.

                                                 Parallel output data bits, Data Bit14/High Byte Enable. When PAR/SER
                                                 SEL = 0, this pins act as three-state parallel digital output pin. When CS
                                                 and RD are low, this pin is used to output DB14 of the conversion
                                                 result. When PAR/SER SEL = 1 and DB15/BYTE SEL = 1 the
                                                 AD7606/AD7606-6/AD7606-4 will operate in parallel byte interface
                                                 mode. In parallel byte mode HBEN pin used to select if the MSB byte or
                                                 LSB byte of the conversion result is output first. When HBEN is = 1 the
                                                 MSB byte is output first followed by the LSB byte. When HBEN is = 0 the
                                                 LSB byte is output first followed by the MSB byte.

                                                 Parallel output data bits, Data Bit13 to Data Bit 9. When PAR/SER SEL =
                                                 0, these pins act as three-state parallel digital input/output pins. When
                                                 CS and RD are low, these pins are used to output DB13 to DB9 of the
                                                 conversion result. When PAR/SER SEL = 1, these pins should be tied to
                                                 DGND.

                                                 Parallel output Data Bit 7/ Serial interface data output pin DOUTA. When
                                                 PAR/SER SEL = 0, this pins acts as a three-state parallel digital
                                                 input/output pin. When CS and RD are low, this pin is used to output
                                                 DB7 of the conversion result. When PAR/SER SEL = 1, this pin functions
                                                 as DOUTA and outputs serial conversion data. See Conversion Control
                                                 for further details.

                                                 When operating in Parallel Byte mode DB7 will be the MSB of the byte.

                                                 Parallel output Data Bit 8/ Serial interface data output pin DOUTB. When
                                                 PAR/SER SEL = 0, this pins acts as a three-state parallel digital
                                                 input/output pin. When CS and RD are low, this pin is used to output
                                                 DB8 of the conversion result. When PAR/SER SEL = 1, this pin functions
                                                 as DOUTB and outputs serial conversion data. See Conversion Control for
                                                 further details.

                                                 Parallel output data bits Data Bit 6 to Data Bit 0. When PAR/SER SEL = 0,
                                                 these pins act as three-state parallel digital input/output pins. When CS
                                                 and RD are low, these pins are used to output DB6 to DB 0 of the
                                                 conversion result. When PAR/SER SEL = 1, these pins should be tied to
                                                 DGND.

                                                 When operating in parallel byte interface mode DB[7:0] will output the
                                                 16 bit conversion result in 2 RD operations. DB7 is the MSB and DB0 is
                                                 the LSB.

                                            Rev. PrL | Page 14 of 37
Preliminary Technical Data                                              AD7606/AD7606-6/AD7606-4

TERMINOLOGY                                                             depends on the number of quantization levels in the digitization
                                                                        process: the more levels, the smaller the quantization noise. The
Integral Nonlinearity                                                   theoretical signal-to-(noise + distortion) ratio for an ideal N-bit
The maximum deviation from a straight line passing through              converter with a sine wave input is given by
the endpoints of the ADC transfer function. The endpoints of
the transfer function are zero scale, a LSB below the first code           Signal-to-(Noise + Distortion) = (6.02 N + 1.76) dB
transition and full scale at LSB above the last code transition.
                                                                        Thus, for a 16-bit converter, this is 98 dB.
Differential Nonlinearity
The difference between the measured and the ideal 1 LSB                 Total Harmonic Distortion (THD)
change between any two adjacent codes in the ADC.                       The ratio of the rms sum of the harmonics to the fundamental.
                                                                        For the AD7606, it is defined as
Bipolar Zero Code Error
The deviation of the midscale transition (all 1s to all 0s) from              THD(dB) = 20log  V2 2 + V32 + V4 2 + V52 + V6 2
the ideal VIN voltage, that is, AGND.                                   where:                               V1

Bipolar Zero Code Error Match                                           V1 is the rms amplitude of the fundamental.
The difference in bipolar zero code error between any two input         V2, V3, V4, V5, and V6 are the rms amplitudes of the second
channels.                                                               through sixth harmonics.

Positive Full-Scale Error                                               Peak Harmonic or Spurious Noise
                                                                        The ratio of the rms value of the next largest component in the
The last transition (from 011 . . . 10 to 011 . . . 11 in twos          ADC output spectrum (up to fS/2, excluding dc) to the rms value
complement coding) should occur for an analog voltage 1 1/2             of the fundamental. Normally, the value of this specification is
LSB below the nominal full scale (9.999542 V for the 10 V              determined by the largest harmonic in the spectrum, but for
range and -4.999771 for the 5V range). The positive full-scale         ADCs where the harmonics are buried in the noise floor, it is
error is the deviation of the actual level of the last transition       determined by a noise peak.
from the ideal level.
                                                                        Intermodulation Distortion
Positive Full-Scale Error Match                                         With inputs consisting of sine waves at two frequencies, fa and
The difference in positive full-scale error between any two input       fb, any active device with nonlinearities create distortion
channels.                                                               products at sum and difference frequencies of mfa nfb, where
                                                                        m, n = 0, 1, 2, 3. Intermodulation distortion terms are those for
Negative Full-Scale Error                                               which neither m nor n are equal to 0. For example, the second-
                                                                        order terms include (fa + fb) and (fa - fb), and the third-order
The first transition (from 100 . . . 00 to 100 . . . 01 in twos         terms include (2fa + fb), (2fa - fb), (fa + 2fb), and (fa - 2fb).
complement coding) should occur for an analog voltage 1/2
LSB above the negative full scale (-9.9998475 V for the 10 V           The AD7606 is tested using the CCIF standard in which two
range and 4.999923 for the 5V range). The negative full-scale          input frequencies near the top end of the input bandwidth are
error is the deviation of the actual level of the first transition      used. In this case, the second-order terms are usually distanced
from the ideal level.                                                   in frequency from the original sine waves, and the third-order
                                                                        terms are usually at a frequency close to the input frequencies.
Negative Full-Scale Error Match                                         As a result, the second- and third-order terms are specified
The difference in negative full-scale error between any two             separately. The calculation of the intermodulation distortion is
input channels.                                                         per the THD specification, where it is the ratio of the rms sum
                                                                        of the individual distortion products to the rms amplitude of
Track-and-Hold Acquisition Time                                         the sum of the fundamentals expressed in decibels.
The track-and-hold amplifier returns to track mode at the end
of the conversion. The track-and-hold acquisition time is the           Power Supply Rejection (PSR)
time required for the output of the track-and-hold amplifier to         Variations in power supply affect the full-scale transition but
reach its final value, within 1 LSB, after the end of the conversion.  not the converter's linearity. Power supply rejection is the
See the Track-and-Hold for more details.                                maximum change in full-scale transition point due to a change
                                                                        in power supply voltage from the nominal value. The power
Signal-to-(Noise + Distortion) Ratio                                    supply rejection ratio is defined as the ratio of the power in the
The measured ratio of signal-to-(noise + distortion) at the             ADC output at full-scale frequency, f, to the power of a 200 mV
output of the ADC. The signal is the rms amplitude of the
fundamental. Noise is the sum of all nonfundamental signals up
to half the sampling frequency (fS/2, excluding dc). The ratio

                            Rev. PrL | Page 15 of 37
AD7606/AD7606-6/AD7606-4                                                     Preliminary Technical Data

p-p sine wave applied to the ADC's VDD and VSS supplies of      Channel-to-Channel Isolation
frequency fS                                                    Channel-to-channel isolation is a measure of the level of crosstalk
                                                                between any two channels. It is measured by applying a full-scale,
     PSRR (dB) = 10 log (Pf/PfS)                                10 kHz sine wave signal to all unselected input channels and
                                                                determining the degree to which the signal attenuates in the
where:                                                          selected channel with a 1 kHz signal.
Pf is equal to the power at frequency f in the ADC output.
PfS is equal to the power at frequency fS coupled onto the VDD
and VSS supplies.

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Preliminary Technical Data                                        AD7606/AD7606-6/AD7606-4
TYPICAL PERFORMANCE CHARACTERISTICS

Figure 11AD7606 FFT 10V range                                    Figure 14AD7606 typical DNL10V range

Figure 12AD7606 FFT plot 5V range                                Figure 15 AD7606 typical INL 5V range

Figure 13AD7606 typical INL 10V range                            Figure 16 AD7606 typical DNL 5V range

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AD7606/AD7606-6/AD7606-4                                                                          Preliminary Technical Data
TYPICAL PERFORMANCE CHARACTERISTICS

Figure 17 NFS and PFS error vs temperature                                                        Figure 20 SNR vs Input Frequency

Figure 18 NFS and PFS error matching

                                            Figure 21 THD vs Input Frequency for various source impedances, 10V
                                                                                  range

Figure 19PFS and NFS error vs source resistance
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Preliminary Technical Data                            AD7606/AD7606-6/AD7606-4

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AD7606/AD7606-6/AD7606-4                                                                                   Preliminary Technical Data
TYPICAL PERFORMANCE CHARACTERISTICS

Figure 22 THD vs Input Frequency for various source impedances,5v range                                   Figure 25Channel to Channel isolation

Figure 23 bipolar Zero Code error vs temperature                                                           Figure 26 Histogram of codes

Figure 24 Bipolar Zero Code error matching between channels
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TYPICAL PERFORMANCE CHARACTERISTICS

Figure 27Reference output voltage vs Temperature for different supply                            Figure 30PSRR
                                    Voltages

                                                                                                 Figure 31TBD

Figure 28 Analog Input current vs temperature for various supply voltages

Figure 29 Supply Current vs Oversampling rate
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Preliminary Technical Data                                                                                      AD7606/AD7606-6/AD7606-4

THEORY OF OPERATION                                                   Analog Input Clamp Protection

CONVERTER DETAILS                                                     Figure 32 shows the analog input structure of the
                                                                      AD7606/AD7606-6/AD7606-4. Each AD7606 analog input
The AD7606/AD7606-6/AD7606-4 is a data acquisition system             contains clamp protection circuitry. Despite single 5V supply
that employs a high speed, low power, charge redistribution           operation this analog input clamp protection allows for an input
successive approximation analog-to-digital converter and allows       over voltage up to +/-16.5V. Figure 33 shows the voltage vs
the simultaneous sampling of eight/six/four analog input              current characteristic of the clamp circuit. For input voltages up
channels. The analog inputs on the AD7606/AD7606-                     to 16.5V no current flows in the clamp circuit. For input
6/AD7606-4 can accept true bipolar input signals. The RANGE           voltages above 16.5V the AD7606/AD7606-6/AD7606-4
pin is used to select either 10V or 5V as the input range. The      clamp circuitry will turn on and clamp the analog input to
AD7606/AD7606-6/AD7606-4 operates from a single 5V                    16.5V. A series resister should be placed on the analog input
supply.                                                               channels to limit the current to 10mA for input voltages
                                                                      above 16.5V. In an application where there is a series
The AD7606/AD7606-6/AD7606-4 contains input clamp                     resistance on an analog input channel VINx, a corresponding
protection, input signal scaling amplifiers, 2nd order anti-          resistance is required on the analog input GND channel
aliasing filter, track-and-hold amplifiers, an on-chip reference,     VxGND, see Figure 34. If there is no corresponding resister on
reference buffers, high speed analog-to-digital converter, digital    the VxGND channel this will result in a gain error on that
filter and high speed parallel and serial interfaces. Sampling on     channel.
the AD7606/AD7606-6/AD7606-4 is controlled using CONVST
signals.                                                                                                                       30

ANALOG INPUT                                                                                                                   20

Analog Input Ranges                                                                                                            10

The AD7606/AD7606-6/AD7606-4 can handle true bipolar                  Input Clamp Current I                                    0
input voltages. The logic level on the RANGE pin determines
the analog input range of all analog input channels. If this pin is                          -25     -20   -15  -10        -5       0  5  10                     15      20  25
tied to a logic high, the analog input range is 10V for all
channels. If this pin is tied to a logic low, the analog input range                                                           -10
is 5V for all channels. A logic change on this pin will have an
immediate effect on the analog input range, however there will                                                                 -20
be a settling time in the order of 80 s typically in addition to
the normal acquisition time requirement. Recommended                                                                           -30
practice is to hardwire the range pin according to the desired
input range for the system signals.

      Vx                          1M      RFB  2nd Ord                                                                                               -40
VxGND                                            LPF                                                                                           Source Voltage V
          Clamp                       +
                                                                                                           Figure 33 Input protection Clamp profile.
          Clamp                       -

                                  1M

                                      RFB

          Figure 32 Analog Input Circuitry                                                                                                                          RFB

Analog Input Impedance                                                                                     R         VINx                 1M                     +
                                                                                                                                          1M
The analog input impedance of the AD7606 is 1 M. This is a                                   Analog input                      CLAMP                             -
fixed input impedance and does not vary with the AD7606                                                                        CLAMP
sampling frequency. This high analog input impedance                                         signal             C                                                  RFB
eliminates the need for a driver amplifier in front of the
AD7606 allowing for direct connection to the source or sensor.                                             R       VxGND
The elimination of the need for a driver amplifier removes the
need for bipolar supplies from the signal chain, which are often                                                                          AD7606
a source of noise in a system.
                                                                                                     Figure 34. Input resistance matching on the analog input

                                                        Rev. PrL | Page 22 of 37
Preliminary Technical Data                                                                                                              AD7606/AD7606-6/AD7606-4

Analog Input Anti-Aliasing Filter                                    from device to device. This allows more than one
                                                                     AD7606/AD7606-6/AD7606-4 device to be sampled
An analog anti-alias filter is also provided on the                  simultaneously in a system. The end of the conversion process
AD7606/AD7606-6/AD7606-4. The filter is a 2nd order                  across all eight channels is indicated by the falling edge of BUSY,
Butterworth. Figure 35 and Figure 36 show the frequency and          and it is at this point that the track-and-holds return to track mode
phase response respectively of the analog anti-alias filter. In the  and the acquisition time for the next set of conversions begins.
5V range the -3dB frequency is typically 14 kHz. In the 10V
range the -3dB frequency is typically 22 kHz.                        The conversion clock for the part is internally generated, and
                                                                     the conversion time for all channels is 4 s on the AD7606, 3 s
                                                                     on the AD7606-6 and 2 s on the AD7606-4. The BUSY signal
                                                                     returns low after all eight conversions to indicate the end of the
                                                                     conversion process. On the falling edge of BUSY, the track-and-
                                                                     hold amplifiers return to track mode. New data can be read
                                                                     from the output register via the parallel, parallel byte or serial
                                                                     interface after BUSY goes low or alternatively data from the
                                                                     previous conversion may be read while BUSY is high. Reading
                                                                     data from the AD7606/AD7606-6/AD7606-4 while a
                                                                     conversion is in progress will have no effect on performance
                                                                     and will allow a faster throughput to be achieved.

      Figure 35 Analog Anti-Alias Filter Frequency Response          ADC TRANSFER FUNCTION

20                                                                   The output coding of the AD7606/AD7606-6/AD7606-4 is twos
                                                                     complement. The designed code transitions occur midway
                                                                     between successive integer LSB values, that is, 1/2 LSB, 3/2 LSB.
                                                                     The LSB size is FSR/65,536 for the AD7606. The ideal transfer
                                                                     characteristic for the AD7606/AD7606-6/AD7606-4 is shown in
                                                                     Figure 37.

18                    5V SE                                                                                                            +/- 10 V Code = VIN x 32768 x REF
                                                                                                                                                                   2.5V
                                                                                                                                                         10V

16                                                                                                                                      +/- 5 V Code = VIN x 32768 x REF

                                                                                                                                                         5V        2.5V

14                                                                                                                           011...111
                                                                                                                             011...110
12                            10V SE
Phase - (s)
10                                                                                                                                                                 LSB = +FS-(-FS)
                                                                                                                   ADC CODE                                                   2^ 16
8                                                                                                                            000...001
                                                                                                                             000...000

                                                                                                                             111...111

6

4                                                                                                                            100...010
                                                                                                                             100...001
2                                                                                                                            100...000

0                                                                                                                                      -FS+ 1/2 LSB  0 V- 1 LSB  +FS- 3/2 LSB

1000  10000                                                  100000                                                                                  ANALOG INPUT

      Frequency - Hz                                                                                                                                +FS  MidScale  -FS             LSB
                                                                                                                             +/- 10 V Range +10V         0V        -10V            305 uV
      Figure 36.Analog Anti-Alias Filter Phase Response                                                                      +/- 5V Range +5V            0V        -5V             152 uV

Track-and-Hold Amplifiers                                                                                                               Figure 37. AD7606 Transfer Characteristic

The track-and-hold amplifiers on the AD7606/AD7606-                  The LSB size is dependent on the analog input range selected
6/AD7606-4 allow the ADC to accurately acquire an input sine         (see Table 6).
wave of full-scale amplitude to 16-bit resolution. The
acquisition time for all input channels, tACQ, for the               Table 6. LSB Size for Each Analog Input Range
AD7606/AD7606-6/AD7606-4 is 1 s. The track-and-hold
amplifiers sample their respective inputs simultaneously on the                                                                         AD7606 Range
rising edge of CONVST. The aperture time for the track-and-hold
(that is, the delay time between the external CONVST signal and      Input Range 10 V                                                                   5 V
the track-and-hold actually going into hold) is TBD ns. This figure
is well matched across all eight track-and-holds on one device and   LSB Size                                                           0.305 mV 0.152 mV

                                                                     FS Range 20 V/65,536 10 V/65,536

                                                             Rev. PrL | Page 23 of 37
AD7606/AD7606-6/AD7606-4                                                      Preliminary Technical Data

INTERNAL/EXTERNAL REFERENCE                                            REFIN/REFOUT

The AD7606/AD7606-6/AD7606-4 contains an on-chip 2.5 V                             SAR
bandgap reference. The REFIN/REFOUT pin allows access to the
2.5 V reference which generates the on-chip 4.55 V reference                                                 REFCAPB
internally, or it allows an external reference of 2.5V to be applied
to the AD7606/AD7606-6/AD7606-4. An externally applied                        BUF
reference of 2.5V will also be gained up to 4.55V using the internal
buffer. This 4.55V buffered reference is the reference used by the                                                     10uF
SAR ADC.                                                                                                     REFCAPA

The REF SELECT pin is a logic input pin which allows the user to       2.5 V
select between the internal reference or and external reference. If    REF
this pin is set to logic high then the internal reference is selected
and is enabled, if this pin is set to logic low then the internal             Figure 38 Reference Circuitry
reference is disabled and an external reference voltage must be
applied to the REFIN/REFOUT pin. The internal reference                Figure 39. Internal Reference driving multiple AD7606 REFIN pins.
buffer is always enabled. After a RESET, the AD7606/AD7606-
6/AD7606-4 operates in the reference mode selected by the REF
SELECT pin. Decoupling is required on the REFIN/REFOUT
pin for both the internal or external reference options. A 10uF
ceramic capacitor is required on the REFIN/REFOUT to
ground close to the REFGND pins.

The AD7606/AD7606-6/AD7606-4 contains a reference buffer               Figure 40. Single external Reference driving multiple AD7696 REFIN pins
configured to gain the REF voltage up to ~4.55V as shown in
Figure 38. The REFCAPA and REFCAPB pins must be shorted
together externally and a ceramic capacitor of 10F applied to
REFGND to ensure the reference buffer is in closed loop
operation. The reference voltage available at the
REFIN/REFOUT pin is 2.5V.

When the AD7606/AD7606-6/AD7606-4 is configured in
external reference mode the REFIN/REFOUT pin is a high
input impedance pin. For applications using multiple AD7606
devices we recommend the following depending on the
application requirements:

External reference mode: One ADR421 external reference can
be used to drive the REFIN/REFOUT pins of all AD7606
devices, see Figure 40. In this configuration each
AD7606/AD7606-6/AD7606-4 REFIN/REFOUT pin should be
decoupled with a 100 nF decoupling capacitor.

Internal reference mode: One AD7606/AD7606-6/AD7606-4
device, configured to operate in the internal reference mode,
could be used to drive the remaining AD7606/AD7606-
6/AD7606-4 devices which are configured to operate in external
reference mode, see Figure 39 The REFIN/REFOUT pin of the
AD7606/AD7606-6/AD7606-4, configured in internal reference
mode, should be decoupled using a 10 uF ceramic decoupling
capacitor. The other AD7606/AD7606-6/AD7606-4 devices,
configured in external reference mode, should use a 100 nF
decoupling capacitor on their REFIN/REFOUT pins.

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AD7606/AD7606-6/AD7606-4                                            current consumption is 2mA max and power up time is in the
                                                                    order of 100 s as the capacitor on the RefcapA/ RefCapB pins
TYPICAL CONNECTION DIAGRAM                                          must charge up. In Standby mode the on chip reference and
                                                                    regulators remain powered up and the amplifiers and ADC core
Figure 41 shows the typical connection diagram for the              are powered down. When the AD7606/AD7606-6/AD7606-4 is
AD7606/AD7606-6/AD7606-4. There are four AVCC supply                placed in Shutdown mode the current consumption is 1A max
pins on the part which can be tied together and decoupled using a   and power up time is also in the order of 11ms. In Shutdown
100nF cap at each supply pin and a 10 F capacitor at the supply    mode all circuitry is powered down. When the
source. The AD7606/AD7606-6/AD7606-4 can operate with the           AD7606/AD7606-6/AD7606-4 is powered up from Shutdown
internal reference or an externally applied reference. In this      mode, a RESET signal must be applied to the AD7606/AD7606-
configuration, the AD7606 is configured to operate with the         6/AD7606-4 after the required power up time has elapsed.
internal reference. When using a single AD7606/AD7606-
6/AD7606-4 device on the board the REFIN/REFOUT pin                 Table 7 Power-down Mode Selection
should be decoupled with a 10 F capacitor, in an application with
multiple AD7606 /AD7606-6/AD7606-4devices see                       Power-down mode STBY RANGE
Internal/external Reference section. The REFCAPA and
REFCAPB pins are shorted together and decoupled with a 10           Standby   0  1
F ceramic capacitor.
The VDRIVE supply is connected to the same supply as the            Shutdown  0  0
processor. The voltage on VDRIVE controls the voltage value of
the output logic signals. For layout, decoupling and grounding      CONVERSION CONTROL
hints see AD7606/AD7606-6/AD7606-4 layout guidelines.
                                                                    Simultaneous sampling on all analog input channels
                 Figure 41 AD7606 Typical Connection Diagram
                                                                    The AD7606 /AD7606-6/AD7606-4 allows simultaneous
                                                                    sampling of all analog input channels. All channels are sampled
                                                                    simultaneously when both CONVST pins (CONVST A,
                                                                    CONVST B) are tied together. A single CONVST signal is used to
                                                                    control both inputs. The rising edge of this common CONVST
                                                                    signal initiates simultaneous sampling on all analog input
                                                                    channels (V1 to V8 for the AD7606, V1 to V6 for the AD7606-6
                                                                    and V1 to V4 for the AD7606-4).

                                                                    The AD7606 contains an on-chip oscillator that is used to
                                                                    perform the conversions. The conversion time for all ADC
                                                                    channels, tCONV. The BUSY signal indicates to the user when
                                                                    conversions are in progress, so when the rising edge of CONVST
                                                                    is applied, BUSY goes logic high, and transitions low at the end
                                                                    of the entire conversion process. The falling edge of the BUSY
                                                                    signal is used to place all eight track-and-hold amplifiers back
                                                                    into track mode. The falling edge of BUSY also indicates that
                                                                    the new data may now be read from the parallel bus DB[15:0],
                                                                    serial data lines DOUTA and DOUTB or using the parallel byte
                                                                    bus DB[7:0].

POWER-DOWN MODES                                                    Simultaneously sampling two sets of channels

There are two power-down modes available on the                     The AD7606/AD7606-6/AD7606-4 also allows the analog input
AD7606/AD7606-6/AD7606-4. The STBY pin controls whether             channels to be sampled simultaneously in two sets. This can be
the AD7606/AD7606-6/AD7606-4 is in normal mode or one of            used in Power Line protection and measurement systems to
the two power-down modes. The two power-down modes                  compensate for phase differences between PT and CT
available are Standby mode and Shutdown mode. The power-            transforms.
down mode is selected through the state of the RANGE pin
when the STBY pin is low. Table 7 shows the configurations          This is accomplished by pulsing the two CONVST pins
required to choose the desired power-down mode. When the            independently and is only possible if oversampling is not in use.
AD7606/AD7606-6/AD7606-4 is placed in Standby mode the              CONVST A is used to initiate simultaneous sampling the first
                                                                    set of channels (V1 to V4 for the AD7606, V1 to V3 for the
                                                                    AD7606-6 and V1 to V2 for the AD7606-4), CONVST B is used

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AD7606/AD7606-6/AD7606-4                                                         Preliminary Technical Data

to initiate simultaneous sampling on the second set of analog       indicates that the new data may now be read from the parallel
input channels, (V5 to V8 for the AD7606, V4 to V6 for the          bus DB[15:0], serial data lines DOUTA and DOUTB or using
AD7606-6 and V3 to V4 for the AD7606-4) as illustrated in           the parallel byte bus DB[7:0].
Figure 42. On the rising edge of CONVST A, the track-and-
hold amplifiers for the first set of channels are placed into hold  There is no change to the data read process when using two
mode. On the rising edge of CONVST B, the track-and-hold            separate CONVST signals.
amplifiers for the second set of channels are placed into hold
mode. The conversion process begins once both rising edges of       Connect all unused analog input channel to AGND. The results
CONVST have occurred, so BUSY will go high on the rising            for any unused channels will still be included in the data read as
edge of the later CONVST signal. The falling edge of BUSY also      all channels are always converted.

Figure 42.Simultaneous Sampling on channel sets using independent CONVST A/B signals parallel mode

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Preliminary Technical Data                                                          AD7606/AD7606-6/AD7606-4

DIGITAL INTERFACE                                                   DB[15:0] in ascending order. The first RD falling edge after
                                                                    BUSY goes low clocks out the conversion result from channel
The AD7606/AD7606-6/AD7606-4 provides three interface               V1, the next RD falling edge updates the bus with the V2
options, a parallel interface, parallel byte interface and a high-  conversion result and so on. On the AD7606, the 8th falling edge
speed serial interface. The required interface mode is selected     of RD clocks out the conversion result for channel V8. When
via the PAR/SER SEL and DB15 pins.                                  the RD signal is logic low, it enables the data conversion result
                                                                    from each channel to be transferred to the digital host (DSP,
Table 8. Interface Mode selection                                   FPGA).

PAR/SER SEL DB15   Interface Mode

0  0               Parallel interface mode                          When there is only one AD7606/AD7606-6/AD7606-4 in a
                                                                    system/board and it does not share the parallel bus, data can be
1  0               Serial interface mode                            read using just one control signal from the digital host. The CS
                                                                    and RD signals can be tied together as shown in Figure 5. In
1  1               Parallel byte mode                               this case the data bus comes out of tri-state on the falling edge
                                                                    of CS/RD. The combined CS and RD signal allows the data to
The operation of the interface modes is discussed in the            be clocked out of the AD7606/AD7606-6/AD7606-4 and to be
following sections.                                                 read by the digital host. In this case CS is used to frame the data
                                                                    transfer of each data channel.
PARALLEL INTERFACE (PAR/SER/BYTE SEL= 0)
                                                                                                               INTERRUPT
Data can be read from the AD7606/AD7606-6/AD7606-4 via
the parallel data bus with standard CS and RD signals. To read the                  BUSY 14
data over the parallel bus, the PAR/SER/BYTE SEL pin should
be tied low. The CS and RD input signals are internally gated to                                        CS 13             DIGITAL
enable the conversion result onto the data bus. The data lines                                                             HOST
DB0 to DB15 leave their high impedance state when both CS                           AD7606 RD 12
and RD are logic low.
                                                                                    DB[15:0] 33 : 16
The rising edge of the CS input signal tri-states the bus and the
falling edge of the CS input signal takes the bus out of the high   Figure 43 AD7606 interface diagram: One AD7606 using the parallel bus; CS
impedance state. CS is the control signal that enables the data                                  and RD shorted together.
lines, it is the function that allows multiple AD7606/AD7606-
6/AD7606-4 devices to share the same parallel data bus.

The CS signal can be permanently tied low, and the RD signal
can be used to access the conversion results as shown in Figure
4. A read operation of new data can take place after the BUSY
signal goes low (Figure 2), or alternatively a read operation of
data from the previous conversion process can take place while
BUSY is high (Figure 3).

The RD pin is used to read data from the output conversion
results register. Applying a sequence of RD pulses to the
AD7606/AD7606-6/AD7606-4 RD pin clocks the conversion
results out from each channel onto the parallel output bus

                                                          Rev. PrL | Page 27 of 37
AD7606/AD7606-6/AD7606-4                                              in which case DOUTA is recommended to access all conversion
                                                                      data as the channel data will be output in ascending order. For
Parallel Byte Mode (PAR/SER/BYTE SEL= 1, DB15 = 1)                    the AD7606 to access all eight conversion results on one DOUT
                                                                      line a total of 128 SCLK cycles are required. These 128 SCLK
Parallel byte interface mode operates similarly to the parallel       cycles can be framed by one CS signal or each group of 16
interface mode except that each channel conversion result is read     SCLK cycles can be individually framed by the CS signal. The
out in 2 eight bit transfers, therefore 16 RD pulses are required to  disadvantage of using just one DOUT line is that the
read all 8 conversion results from the AD7606. For the                throughput rate is reduced if reading after conversion. The
AD7606-6 12 RD pulses are required and on the AD7606-4 8              unused DOUT line should be left unconnected in serial mode.
RD pulses are required to read all the channel results. To            For the AD7606 if DOUTB is to be used as a single DOUT line
configure the AD7606/AD76706-6/AD7606-4 to operate in                 then the channel results will be output in the order V5, V6, V7,
parallel byte mode the PAR/SER/BYTE SEL and DB15 should               V8, V1, V2, V3, V4, however the FRSTDATA indicator will
be tied to logic high, see Table 8. In parallel byte mode DB[7:0]     return low once V5 is read on DOUTB. For the AD7606-6 and the
are used to transfer the data to the digital host. DB0 is the LSB     AD7606-4 if DOUTB is to be used as a single DOUT line then the
of the data transfer and DB7 is the MSB of the data transfer. In      channel results will be output in the order V4, V5, V6, V1, V2,
parallel byte mode DB 14 acts as a HBEN pin. When DB14 is             V3 for the AD7606-6 and V3, V4, V1, V2 for the AD7606-4.
tied to logic high the MSB byte of the conversion result will be
output first followed but the LSB byte of the conversion result.      Figure 6 shows the timing diagram for reading one channel of
When DB14 is tied to logic low the LSB byte of the conversion         data, framed by the CS signal, from the AD7606/AD7606-
result will be output first followed but the MSB byte of the          6/AD7606-4 in serial mode. The SCLK input signal provides
conversion result. The FRSTDATA pin will remain high until            the clock source for the serial read operation. The CS goes low
the entire 16 bits of the conversion result from V1 is read from      to access the data from the AD7606/AD7606-6/AD7606-4. The
the AD7606/AD7606-6/AD7606-4.                                         falling edge of CS takes the bus out of three-state and clocks out
                                                                      the MSB of the 16-bit conversion result. This MSB is valid on
Serial Interface (PAR/SER SEL= 1)                                     the first falling edge of the SCLK after the CS falling edge. The
                                                                      subsequent 15 data bits are clocked out of the
To read data back from the AD7606 over the serial interface, the      AD7606/AD7606-6/AD7606-4 on the SCLK rising edge. Data is
PAR/SER/BYTE SEL pin should be tied high. The CS and                  valid on the SCLK falling edge. Sixteen clock cycles must be
SCLK signals are used to transfer data from the AD7606. The           provided to the AD7606/AD7606-6/AD7606-4 to access each
AD7606 has two serial data output pins, DOUTA, and DOUTB.             conversion result.
Data can be read back from the AD7606/AD76706-6/AD7606-4
using one or both of these DOUT lines. For the AD7606                 The FRSTDATA output signal indicates when the first channel,
conversion results from channels V1 to V4 first appear on             V1, is being read back. When the CS input is high the
DOUTA while conversion results from channels V5 to V8 first           FRSTDATA output pin is in three-state. In serial mode, the
appear on DOUTB, for the AD7606-6 conversion results from             falling edge of CS takes FRSTDATA out of three-state and sets
channels V1 to V3 first appear on DOUTA while conversion              the FRSTDATA pin high indicating that the result from V1 is
results from channels V4 to V6 first appear on DOUTB and for          available on the DOUTA output data line. The FRSTDATA output
the AD7606-4 conversion results from channels V1 and V2 first         returns to a logic low following the sixteenth SCLK falling edge.
appear on DOUTA while conversion results from channels V3             If all channels are read on DOUTB then the FRSTDATA output
and V4 first appear on DOUTB .                                        will not go high when V1 is being output on this serial data
                                                                      output pin. It only goes high when V1 is available on DOUTA
The CS falling edge takes the data output lines DOUTA and             (and this is when V5 is available on DOUTB for the AD7606).
DOUTB out of tri-state and clocks out the MSB of the conversion
result. The rising edge of SCLK clocks all subsequent data bits
onto the serial data outputs DOUTA and DOUTB. The CS input
can be held low for the entire serial read or it can be pulsed to
frame each channel read of 16 SCLK cycles.

Figure 44 shows a read of eight simultaneous conversion results
using two DOUT lines on the AD7606. In this case, a 64 SCLK
transfer is used to access data from the AD7606/AD7606-
6/AD7606-4 and CS is held low to frame the entire 64 SCLK
cycles. Data can also be clocked out using just one DOUT line,

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Preliminary Technical Data                                                   AD7606/AD7606-6/AD7606-4

    CS                                                                              64
SCLK
                            V1  V2                                   V3  V4
DOUTA
DOUTB                      V5  V6                                   V7  V8

                            Figure 44. AD7606 Serial Interface with two DOUT Lines

READING DURING CONVERSION                                            mode. Reading during conversions allows the full throughput
                                                                     rate to be achieved when using the serial interface.
Data may be read from the AD7606/AD7606-6/AD7606-4
while BUSY is high and conversions are in progress. This will        Data can be read from the AD7606 at any time other than on
not affect the performance of the converter and allows a faster      the falling edge of BUSY, as this is when the output data
throughput rate to be achieved. A parallel, parallel byte or serial  registers get updated with the new conversion data, t6 outlined
read may be performed during conversions and when                    in Table 2 should be observed in this condition.
oversampling may be in use or not. Figure 3 shows the timing
diagram for reading while BUSY is high in parallel or serial

                                Rev. PrL | Page 29 of 37
AD7606/AD7606-6/AD7606-4                                                                  Preliminary Technical Data

DIGITAL FILTER                                                               conversion, see Figure 45 . In addition to the over-sampling
                                                                             function, the output result is decimated to 16-bit resolution.
The AD7606/AD7606-6/AD7606-4 contains an optional digital
filter. This digital filter is a 1st order sinc filter. This digital filter                                 Figure 45. OS pin timing
should be used in applications where slower throughput rates
are used or where higher signal to noise ratio or dynamic range
is desirable. The over sampling ratio of the digital filter is
controlled using the oversampling pins OS[2:0], see Table 9. OS
2 is the MSB control bit while OS 0 is the LSB control bit. Table
9 provides the over-sampling bit decoding to select the different
over-sample rates. The OS pins are latched on the falling edge of
BUSY. This will set the over sampling rate for the next

Table 9 Over-sample Bit Decoding

OS [2:0] OS Ratio  SNR 5V range          SNR 10V                             3 dB BW 5V     3 dB BW 10V range Max Throughput
                   dB                    range dB                            range Hz       Hz

                                                 90                                  14.5k                               CONVST frequency
                                                TBD                                   14k
000  No OS                        89.58         TBD                                  12.5k  22k    200k
                                  TBD           TBD                                    9k
001  2                            TBD           TBD                                   5.3k  20k    100k
                                  TBD           TBD                                  2.75k
010  4                            TBD           TBD                                  1.38k  16.5k  50k
                                  TBD
011  8                            TBD                                                       10.4k  25k

100  16                                                                                     5.5k   12.5k

101  32                                                                                     2.75k  6.25k

110  64                                                                                     1.38k  3.125k

111  Invalid

If the OS pins are set to select an OS ratio of 8, the next                  higher the over-sampling rate, the longer the BUSY high, or
CONVST rising edge will take the first sample for each channel               total conversion time, see Table 2.
and the remaining 7 samples for all channels are taken with an
internally generated sampling signal. These samples are then                 Figure 46 shows that the conversion time can be seen to extend
averaged to yield an improvement in SNR performance. Table 9                 as the over-sampling rate is increased. Figure 46 shows the BUSY
shows typical SNR performance for both the 10 V and the 5                  signal lengthening for the different over-sampling rates. For
V range. As the table indicates, there is an improvement in SNR              example, a sampling frequency of 10 kSPS yields a cycle time of
as the OS ratio increases. As the OS ratio is increased the 3 dB             100 s. Figure 46 shows OS x 4 and OS x 8, for 10 ksps example
frequency is reduced and the allowed sampling frequency is                   there is adequate cycle time to continue to increase the over-
also reduced. In an application where the required sampling                  sampling rate further. In an application where the initial sampling
frequency is 10 kSPS an OS ratio of up to 16 can be used. In this            or throughput rate is at 200ksps for example, then if over-
case the application will see an improvement in SNR but the                  sampling is turned on, then the throughput rate will have to be
input 3 dB bandwidth will be limited to ~5kHz.                               reduced to accommodate the longer conversion time and to allow
                                                                             for the read. The read may be performed during the BUSY high
The CONVST A and CONVST B pins must be tied/ driven                          time in order to achieve the fastest throughput rate possible when
together when over-sampling is turned on. When the over-                     over-sampling is tuned on. The falling edge of BUSY is used to
sampling function is turned on, then the BUSY high time for                  update the output data registers with the new conversion data and
the conversion process will be seen to extend. The actual BUSY               hence the reading of conversion data should occur on this edge.
high time will depend on the over-sampling rate selected; the                Figure 47 to Figure 50 illustrates the effect of over-sampling on

                                                     Rev. PrL | Page 30 of 37
Preliminary Technical Data                                                        AD7606/AD7606-6/AD7606-4

the code spread in a DC histogram plot. As the over-sample rate
is increased, the spread of codes is reduced.

                                                                         t CYCLE

CONVST A,                       tCONV
CONVST B
                                 39us
    BUSY                    19us
    CS
                            4us

                            OS = 0 OS = 4 OS = 8

                                                                 t4  t4

                                 t4

RD

DATA: DB[15:0]
        Figure 46 AD7606 - No Oversampling, OverSamping x 4 and OverSampling x 8 using read after conversion

On the AD7606/AD7606-6/AD7606-4 when the oversampling
mode is selected this has the effect of adding a digital filter
function after the ADC. The different oversampling rates and
the CONVST sampling frequency will produce different digital
filter frequency profiles.

Figure 51, Figure 52 and Figure 53 shows the digital filter
frequency profiles for sampling rates of 4, 16 and 64
respectively. The combination of the analog anti-alias filter and
the oversampling digital filter can be used to eliminate and
reduce the complexity of the design of the filter before the
AD7606/AD7606-6/AD7606-4.The digital filtering combines
steep roll-off and linear phase response.

                                       Rev. PrL | Page 31 of 37
AD7606/AD7606-6/AD7606-4

                                                              No OverSampling                                                                                                          OverSampling x64

                      2000                                                                                                                                         4500

                      1800                                                                                                                                         4000                3936

                      1600

                                                                                                                                                                   3500

                      1400

Number of Occurances                                                                                                                         Number of Occurances  3000

                      1200

                      1000                                                                                                                                         2500

                      800                                                                                                                                          2000

                      600                                                                                                                                          1500

                      400                                                                                                                                          1000

                      200

                                                                                                                                                                   500

                      0                                                                                                                                                                                  160

                                                  -3      -2  -1                                                              0     1     2                                  0   0                            0                    0

                                                                  Code - LSB                                                                                           0

                                                                                                                                                                             -3  -2    -1                0    1                    2

                                                      Figure 47.Histogram of codes No OS (6 codes)                                                                                       Code - LSB

                                                                                                                                                                                 Figure 50. Histogram of codes OS x 64 (2 codes

                                                                                   OverSamp ling x 4
                      3000

                      2500                                                                                                                                             0
                                                                                                                                                                    -20
Number of Occurances  2000                                                                                                                                          -40
                                                                                                                                                                    -60
                      1500                                                                                                                   Attenuation dB         -80
                                                                                                                                                                   -100
                      1000                                                                                                                                         -120
                                                                                                                                                                   -140
                      500                                                                                                                                          -160
                                                                                                                                                                   -180
                      0                                                                                                                                            -200          1000         10000           100000                  1000000
                                                                                                                                                                                           Frequency Hz
                                                                                                                                                                        100

                                                  -3      -2  -1                                                              0     1     2

                                                                  Code - LSB                                                                                                     Figure 51. Digital Filter response for OS4

                                                      Figure 48Histogram Of Codes OS x 4.(4 codes)

                      Number of Occurances                                                                        OS x 16                    Attenuation dB            0
                                            3500                                                                                                                    -20
                                                                                                                                                                    -40
                                                                                                             3220                                                   -60
                                            3000                                                                                                                    -80
                                                                                                                                                                   -100
                                            2500                                                                                                                   -120
                                                                                                                                                                   -140
                                            2000                                                                                                                   -160
                                                                                                                                                                   -180
                                            1500                                                                                                                   -200

                                            1000                                                                           873                                          100

                                                                                                                                                                                 1000       10000             100000                  1000000
                                                                                                                                                                                       Frequency Hz
                                            500

                                                      0   3                                                                      0     0                                         Figure 52.Digital filter response for OS 16

                                            0

                                                      -3  -2  -1                                                           0     1     2

                                                                  Code - LSB

                                                      Figure 49. Histogram of codes OS x 16 (3 codes)

                                                                                                                                             Rev. PrL | Page 32 of 37
Preliminary Technical Data                                                                       AD7606/AD7606-6/AD7606-4

Attenuation dB      0
                 -20
                 -40      1000       10000    100000                   1000000
                 -60            Frequency Hz
                 -80
                -100
                -120
                -140
                -160
                -180
                -200

                     100

                          Figure 53.Digital filter response for OS 64

                                                                       Rev. PrL | Page 33 of 37
AD7606/AD7606-6/AD7606-4

AD7606/AD7606-6/AD7606-4 LAYOUT
GUIDELINES

The printed circuit board that houses the AD7606/AD7606-
6/AD7606-4 should be designed so that the analog and digital
sections are separated and confined to different areas of the board.

At least one ground plane should be used. It can be common or
split between the digital and analog sections. In the case of the
split plane, the digital and analog ground planes should be
joined in only one place, preferably as close as possible to the
AD7606/AD7606-6/AD7606-4.

If the AD7606/AD7606-6/AD7606-4 is in a system where                  Figure 54. Top layer decoupling REFIN/REFOUT, REFCAP,A, REFCAPB and
multiple devices require analog-to-digital ground connections,                                           REGCAP pins
the connection should still be made at only one point, a star
ground point, which should be established as close as possible to
the AD7606/AD7606-6/AD7606-4. Good connections should
be made to the ground plane. Avoid sharing one connection for
multiple ground pins. Individual vias or multiple vias to the
ground plane should be used for each ground pin.

Avoid running digital lines under the devices because doing so                                Figure 55.Bottom Layer decoupling
couples noise onto the die. The analog ground plane should be
allowed to run under the AD7606 to avoid noise coupling. Fast-        In a system that contains multiple AD7606/AD7606-6/AD7606-
switching signals like CONVSTA, CONVSTB or clocks should              4 devices, to ensure good device-to-device performance
be shielded with digital ground to avoid radiating noise to other     matching, a symmetrical layout between the AD7606/AD7606-
sections of the board, and they should never run near analog          6/AD7606-4 devices is important. Figure 56 shows a layout
signal paths. Crossover of digital and analog signals should be       with 2 AD7606/AD7606-6/AD7606-4 devices. The AVCC supply
avoided. Traces on layers in close proximity on the board             plane runs to the right of both devices. The VDRIVE supply
should run at right angles to each other to reduce the effect of      track runs to the left of the 2 AD7606/AD7606-6/AD7606-4
feedthrough through the board.                                        devices. The reference chip is positioned between both
                                                                      AD7606/AD7606-6/AD7606-4 devices and the reference
The power supply lines to the AVCC and VDRIVE, pins on the            voltage track runs north to pin 42 of U1 and south to pin 42 to
AD7606/AD7606-6/AD7606-4 should use as large a trace as               U2. A solid ground plane is used. These symmetrical layout
possible to provide low impedance paths and reduce the effect         principles can be applied to a system that contains more than 2
of glitches on the power supply lines. Where possible supply          AD7606 devices. The AD7606/AD7606-6/AD7606-4 devices
planes should be used. Good connections should be made                can be placed in a North South direction with the reference
between the AD7606 supply pins and the power tracks on the            voltage located midway between the AD7606/AD7606-
board; this should involve the use of a single via or multiple vias   6/AD7606-4 devices with the reference track running in the
for each supply pin.                                                  north south direction similar to Figure 56.

Good decoupling is also important to lower the supply impedance
presented to the AD7606/AD7606-6/AD7606-4 and to reduce
the magnitude of the supply spikes. The decoupling capacitors
should be placed close to, ideally right up against, these pins
and their corresponding ground pins. The decoupling
capacitors for the REFIN/REFOUT pin and the REFCAPA and
REFCAPB pins should be placed as close as possible to their
respective AD7606/AD7606-6/AD7606-4 pins and where
possible they should be placed on the same side of the board as
the AD7606 device. Figure 54 shows the recommended
decoupling on the top layer of the AD7606 board. Figure 55
shows bottom layer decoupling. Bottom layer decoupling is for
the 4 AVCC pins and the VDRIVE pin.

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Preliminary Technical Data                                            AD7606/AD7606-6/AD7606-4

Figure 56. Multiple AD7606 layout, Top layer and Supply plane layer.

                            Rev. PrL | Page 35 of 37
AD7606/AD7606-6/AD7606-4

OUTLINE DIMENSIONS

                                               0.75         1.60                 12.20
                                               0.60         MAX                  12.00 SQ
                                               0.45                              11.80

                                                                    64                        49
                                                                  1                               48

                                                                          PIN 1

                                                                                 TOP VIEW                      10.20
                                                                                 (PINS DOWN)                   10.00 SQ
                                                                                                                9.80

                            1.45                     0.20
                            1.40                     0.09
                            1.35
                                                        7
                            0.15                      3.5        16                                       33
                                                        0                                             32
                            0.05  SEATING      0.08                   17
                                  PLANE        COPLANARITY                                    0.27
                                                            VIEW A                            0.22
                                                                                0.50          0.17
                                   VIEW A                                      BSC
                            ROTATED 90 CCW                               LEAD PITCH

                                               COMPLIANT TO JEDEC STANDARDS MS-026-BCD                                   051706-A

                                  Figure 57 64-Lead Low Profile Quad Flat Package [LQFP]

ORDERING GUIDE              Temperature Range  Package Description                                                                 Package Option
                            -40C to +85C     64-Lead Low Profile Quad Flat Package [LQFP]                                        ST-64-2
Model                       -40C to +85C     64-Lead Low Profile Quad Flat Package [LQFP]                                        ST-64-2
AD7606BSTZ1                 -40C to +85C     64-Lead Low Profile Quad Flat Package [LQFP]                                        ST-64-2
AD7606BSTZ-RL1              -40C to +85C     64-Lead Low Profile Quad Flat Package [LQFP]                                        ST-64-2
AD7606BSTZ-61               -40C to +85C     64-Lead Low Profile Quad Flat Package [LQFP]                                        ST-64-2
AD7606BSTZ-6RL1             -40C to +85C     64-Lead Low Profile Quad Flat Package [LQFP]                                        ST-64-2
AD7606BSTZ-41               -40C to +85C     Evaluation Board for the AD7606
AD7606BSTZ-4RL1                                Converter Evaluation Development
EVAL-AD7606EDZ
CED1Z

1 Z = RoHS Compliant Part.

                                                            Rev. PrL | Page 36 of 37
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NOTES

2010 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.

                                                                  PR08095-0-2/10(PrL)

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