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AD7492BRUZ

器件型号:AD7492BRUZ
器件类别:半导体    逻辑   
厂商名称:ADI [Analog Devices Inc]
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器件描述

1-CH 12-BIT SUCCESSIVE APPROXIMATION ADC, PARALLEL ACCESS, PDSO24

1通道 12位 逐次逼近型模数转换器, 并行存取, PDSO24

参数
AD7492BRUZ功能数量 1
AD7492BRUZ端子数量 24
AD7492BRUZ最大工作温度 85 Cel
AD7492BRUZ最小工作温度 -40 Cel
AD7492BRUZ额定供电电压 3 V
AD7492BRUZ最大转换时间 0.8800 uS
AD7492BRUZ最大线性误差 0.0244 %
AD7492BRUZ最大限制模拟输入电压 2.5 V
AD7492BRUZ最小限制模拟输入电压 0.0 V
AD7492BRUZ加工封装描述 LEAD FREE, MS-153AD, TSSOP-24
AD7492BRUZ无铅 Yes
AD7492BRUZ欧盟RoHS规范 Yes
AD7492BRUZ状态 ACTIVE
AD7492BRUZ包装形状 RECTANGULAR
AD7492BRUZ包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
AD7492BRUZ表面贴装 Yes
AD7492BRUZ端子形式 GULL WING
AD7492BRUZ端子间距 0.6500 mm
AD7492BRUZ端子涂层 MATTE TIN
AD7492BRUZ端子位置 DUAL
AD7492BRUZ包装材料 PLASTIC/EPOXY
AD7492BRUZ温度等级 INDUSTRIAL
AD7492BRUZ采样率 1 MHz
AD7492BRUZ输出格式 PARALLEL, WORD
AD7492BRUZ转换器的类型 SUCCESSIVE APPROXIMATION
AD7492BRUZ位数 12
AD7492BRUZ输出位编码 BINARY
AD7492BRUZ模拟通道数 1
AD7492BRUZ采样保持和跟踪保持 TRACK

AD7492BRUZ器件文档内容

1.25 MSPS, 16 mW Internal REF and CLK,
                       12-Bit Parallel ADC
                                   AD7492

FEATURES                                                                                                          FUNCTIONAL BLOCK DIAGRAM

Specified for VDD of 2.7 V to 5.25 V                                                                                  AVDD         DVDD   REF OUT         VDRIVE
Throughput rate of 1 MSPS (AD7492)                                                                                         4          20        5              21
Throughput rate of 1.25 MSPS (AD7492-5)
Throughput rate of 400 kSPS (AD7492-4)                                                                            2.5V              BUF       CLOCK
Low power                                                                                                         REF                     OSCILLATOR
4 mW typ at 1 MSPS with 3 V supplies
11 mW typ at 1 MSPS with 5 V supplies                                                                      VIN 6              T/H         12-BIT SAR      OUTPUT   DB11
Wide input bandwidth                                                                                                                          ADC         DRIVERS  DB0
70 dB typ SNR at 100 kHz input frequency
2.5 V internal reference                                                                                   CONVST 10                      CONTROL                  11 PS/FS
On-chip CLK oscillator                                                                                                                      LOGIC                  8 CS
Flexible power/throughput rate management                                                                                    AD7492                                9 RD
No pipeline delays
High speed parallel interface                                                                                                                                      12 BUSY
Sleep mode: 50 nA typ
24-lead SOIC and TSSOP packages                                                                                                                7             19              01128-001
                                                                                                                                          AGND            DGND
GENERAL DESCRIPTION
                                                                                                                                               Figure 1.
The AD7492, AD7492-4, and AD7492-5 are 12-bit high speed,
low power, successive approximation ADCs. The parts operate                                                The type of sleep mode is hardware selected by the PS/FS pin.
from a single 2.7 V to 5.25 V power supply and feature
throughput rates up to 1.25 MSPS. They contain a low noise,                                                Using these sleep modes allows very low power dissipation
wide bandwidth track/hold amplifier that can handle                                                        numbers at lower throughput rates.
bandwidths up to 10 MHz.
                                                                                                           The analog input range for the part is 0 V to REFIN. The
The conversion process and data acquisition are controlled                                                 2.5 V reference is supplied internally and is available for
using standard control inputs allowing for easy interface to                                               external referencing. The conversion rate is determined by the
microprocessors or DSPs. The input signal is sampled on the                                                internal clock.
falling edge of CONVST and conversion is also initiated at this
point. The BUSY pin goes high at the start of conversion and                                               PRODUCT HIGHLIGHTS
goes low 880 ns (AD7492/AD7492-4) or 680 ns (AD7492-5)
later to indicate that the conversion is complete. There are no                                            1. High Throughput with Low Power Consumption. The
pipeline delays associated with the part. The conversion result is                                              AD7492-5 offers 1.25 MSPS throughput with 16 mW
accessed via standard CS and RD signals over a high speed                                                       power consumption.
parallel interface.
                                                                                                           2. Flexible Power/Throughput Rate Management. The
The AD7492 uses advanced design techniques to achieve very                                                      conversion time is determined by an internal clock. The
low power dissipation at high throughput rates. With 5 V                                                        part also features two sleep modes, partial and full, to
supplies and 1.25 MSPS, the average current consumption                                                         maximize power efficiency at lower throughput rates.
AD7492-5 is typically 2.75 mA. The part also offers flexible
power/throughput rate management.                                                                          3. No Pipeline Delay. The part features a standard successive
                                                                                                                approximation ADC with accurate control of the sampling
It is also possible to operate the part in a full sleep mode and a                                              instant via a CONVST input and once-off conversion
partial sleep mode, where the part wakes up to do a conversion                                                  control.
and automatically enters a sleep mode at the end of conversion.
                                                                                                           4. Flexible Digital Interface. The VDRIVE feature controls the
Rev. A                                                                                                          voltage levels on the I/O digital pins.

Information furnished by Analog Devices is believed to be accurate and reliable. However, no               5. Fewer Peripheral Components. The AD7492 optimizes
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other          PCB space by using an internal reference and internal CLK.
rights of third parties that may result from its use. Specifications subject to change without notice. No
license is granted by implication or otherwise under any patent or patent rights of Analog Devices.        One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.
Trademarks and registered trademarks are the property of their respective owners.
                                                                                                           Tel: 781.329.4700                                     www.analog.com

                                                                                                           Fax: 781.461.3113         2006 Analog Devices, Inc. All rights reserved.
AD7492                                                                                                       Converter Operation.................................................................. 13
                                                                                                             Typical Connection Diagram ................................................... 13
TABLE OF CONTENTS                                                                                            ADC Transfer Function............................................................. 13
                                                                                                             AC Acquisition Time ................................................................. 14
Features .............................................................................................. 1    DC Acquisition Time................................................................. 14
Functional Block Diagram .............................................................. 1                    Analog Input ............................................................................... 14
General Description ......................................................................... 1              Parallel Interface......................................................................... 14
                                                                                                             Operating Modes........................................................................ 14
  Product Highlights ....................................................................... 1               Power-Up..................................................................................... 16
  Revision History ........................................................................... 2             Grounding and Layout .............................................................. 18
Specifications..................................................................................... 3        Power Supplies ............................................................................ 18
  AD7492-5 ...................................................................................... 3          Microprocessor Interfacing....................................................... 18
  AD7492/AD7492-4 ...................................................................... 4                 Outline Dimensions ....................................................................... 21
  Timing Specifications .................................................................. 6                 Ordering Guide .......................................................................... 21
Absolute Maximum Ratings............................................................ 7
  ESD Caution.................................................................................. 7
Pin Configuration and Function Descriptions............................. 8
Typical Peformance Characteristics ............................................. 10
Terminology .................................................................................... 12
Circuit Description......................................................................... 13

REVISION HISTORY

5/06--Rev. 0 to Rev. A
Added AD7492-4................................................................Universal
Changes to Table 4............................................................................ 8
Updated Outline Dimensions ....................................................... 22
Changes to Ordering Guide .......................................................... 22

1/01--Revision 0: Initial Version

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                                                                                                 AD7492

SPECIFICATIONS

AD7492-5

VDD = 4.75 V to 5.25 V, TA = TMIN to TMAX, unless otherwise noted.

Table 1.                                   A Version1               B Version1          Unit     Test Conditions/Comments
Parameter                                                                                        fS = 1.25 MSPS
DYNAMIC PERFORMANCE                        69                       69                  dB typ   fIN = 500 kHz sine wave
                                           68                       68                  dB min   fIN = 100 kHz sine wave
   Signal-to-Noise and Distortion (SINAD)  70                       70                  dB typ   fIN = 500 kHz sine wave
                                           68                       68                  dB min   fIN = 100 kHz sine wave
   Signal-to-Noise Ratio (SNR)             -83                      -83                 dB typ   fIN = 500 kHz sine wave
                                           -87                      -87                 dB typ   fIN = 100 kHz sine wave
   Total Harmonic Distortion (THD)         -75                      -75                 dB max   fIN = 100 kHz sine wave
                                           -83                      -83                 dB typ   fIN = 500 kHz sine wave
   Peak Harmonic or Spurious-Free                                                                fIN = 100 kHz sine wave
   Dynamic Noise (SFDR)                    -90                      -90                 dB typ   fIN = 100 kHz sine wave
                                           -76                      -76                 dB max
   Intermodulation Distortion (IMD)                                                              fIN = 500 kHz sine wave
      Second Order Terms                   -82                      -82                 dB typ   fIN = 100 kHz sine wave
                                           -90                      -90                 dB typ   fIN = 500 kHz sine wave
      Third Order Terms                    -71                      -71                 dB typ   fIN = 100 kHz sine wave
                                           -88                      -88                 dB typ
   Aperture Delay                          5                        5                   ns typ   fS = 1.25 MSPS
   Aperture Jitter                         15                       15                  ps typ
   Full Power Bandwidth                    10                       10                  MHz typ  Guaranteed no missed codes to
DC ACCURACY                                                                                      12 bits (A and B versions)
   Resolution                              12                       12                  Bits
   Integral Nonlinearity                   1.5                     1.25               LSB max  1.5% for specified performance
   Differential Nonlinearity               +1.5/0.9                +1.5/-0.9           LSB max
                                                                                                 VDD = 5 V 5%
   Offset Error                            9                       9                  LSB max  VDD = 5 V 5%
   Gain Error                              2.5                     2.5                LSB max  Typically 10 nA, VIN = 0 V or VDD
ANALOG INPUT
   Input Voltage Ranges                    0 to 2.5                 0 to 2.5            V        ISOURCE = 200 A
   DC Leakage Current                      1                       1                  A max    ISINK = 200 A
   Input Capacitance                       33                       33                  pF typ
REFERENCE OUTPUT
   REF OUT Output Voltage Range            2.5                      2.5                 V
LOGIC INPUTS
   Input High Voltage, VINH2               VDRIVE 0.7             VDRIVE 0.7        V min
   Input Low Voltage, VINL2                VDRIVE 0.3             VDRIVE 0.3        V max
   Input Current, IIN                      1                       1                  A max
   Input Capacitance, CIN3                 10                       10                  pF max
LOGIC OUTPUTS
   Output High Voltage, VOH                VDRIVE - 0.2             VDRIVE - 0.2        V min
   Output Low Voltage, VOL                 0.4                      0.4                 V max
   Floating-State Leakage Current          10                      10                 A max
   Floating-State Output Capacitance       10                       10                  pF max
   Output Coding                           Straight (natural)       Straight (natural)
                                           binary                   binary

                                                       Rev. A | Page 3 of 24
AD7492

Parameter                         A Version1                        B Version1                                     Unit       Test Conditions/Comments
CONVERSION RATE
                                  680                               680                                            ns max     Conversion time + acquisition
   Conversion Time                120                               120                                            ns min     time
   Track/Hold Acquisition Time    1.25                              1.25                                           MSPS max
   Throughput Rate

POWER REQUIREMENTS                4.75/5.25                         4.75/5.25                                      V min/max  Digital I/Ps = 0 V or DVDD
   VDD                                                                                                                        fS = 1.25 MSPS, typ 2.75 mA
   IDD                            3.3                               3.3                                            mA max
    Normal Mode                   1.8                               1.8                                            mA max     Static, typ 190 A
    Quiescent Current             250                               250                                            A max      Static, typ 200 nA
    Partial Sleep Mode            1                                 1                                              A max      Digital I/Ps = 0 V or DVDD
    Full Sleep Mode
   Power Dissipation4             16.5                              16.5                                           mW max
    Normal Mode                   1.25                              1.25                                           mW max
    Partial Sleep Mode            5                                 5                                              W max
    Full Sleep Mode

1 Temperature ranges as follows: A and B Versions: -40C to +85C.
2 VINH and VINL trigger levels are set by the VDRIVE voltage. The logic interface circuitry is powered by VDRIVE.
3 Sample tested @ 25C to ensure compliance.
4 See the Power vs. Throughput section.

AD7492/AD7492-4

VDD = 2.7 V to 5.25 V, TA = TMIN to TMAX, unless otherwise noted.1

Table 2.                          A Version2                        B Version2                                     Unit       Test Conditions/Comments
Parameter                                                                                                                     fS = 1 MSPS for AD7492
DYNAMIC PERFORMANCE                                                                                                dB typ     fS = 400 kSPS for AD7492-4
                                                                                                                   dB min     fIN = 500 kHz sine wave3
Signal-to-Noise and Distortion (SINAD) 69                           69                                             dB typ     fIN = 100 kHz sine wave
                                                                                                                   dB min     fIN = 500 kHz sine wave3
                                  68                                68                                             dB typ     fIN = 100 kHz sine wave
                                                                                                                   dB typ     fIN = 500 kHz sine wave3
Signal-to-Noise Ratio (SNR)       70                                70                                             dB max     fIN = 100 kHz sine wave
                                                                                                                   dB typ     fIN = 100 kHz sine wave
                                  68                                68                                                        fIN = 500 kHz sine wave3
                                                                                                                   dB typ
Total Harmonic Distortion (THD)   -85                               -85                                            dB max     fIN = 100 kHz sine wave
                                                                                                                              fIN = 100 kHz sine wave
                                  -87                               -87                                            dB typ
                                                                                                                   dB typ     fIN = 500 kHz sine wave3
                                  -75                               -75                                            dB typ     fIN = 100 kHz sine wave
                                                                                                                   dB typ     fIN = 500 kHz sine wave3
Peak Harmonic or Spurious-Free    -86                               -86                                            ns typ     fIN = 100 kHz sine wave
                                                                                                                   ps typ
Dynamic Noise (SFDR)                                                                                               MHz typ

                                  -90                               -90

                                  -76                               -76

Intermodulation Distortion (IMD)

Second Order Terms                -77                               -77

                                  -90                               -90

Third Order Terms                 -69                               -69

                                  -88                               -88

Aperture Delay                    5                                 5

Aperture Jitter                   15                                15

Full Power Bandwidth              10                                10

                                              Rev. A | Page 4 of 24
                                                                                                                              AD7492

Parameter                             A Version2          B Version2                                               Unit       Test Conditions/Comments
DC ACCURACY                                                                                                                   fS = 1 MSPS for AD7492
                                      12                  12                                                       Bits       fS = 400 kSPS for AD7492-4
   Resolution                         1.5                                                                         LSB max
   Integral Nonlinearity                                  0.6                                                     LSB typ    VDD = 5 V
                                      +1.5/-0.9           1                                                       LSB max    VDD = 3 V
   Differential Nonlinearity                              +1.5/-0.9                                                LSB max    Guaranteed no missed codes to
                                      9                                                                                      12 bits (A and B versions)
   Offset Error                       2.5                9                                                       LSB max
   Gain Error                                             2.5                                                     LSB max    1.5% for specified performance
ANALOG INPUT                          0 to 2.5                                                                                VDD = 5 V 5%
   Input Voltage Ranges               1                  0 to 2.5                                                 V          VDD = 5 V 5%
   DC Leakage Current                 33                  1                                                       A max      Typically 10 nA, VIN = 0 V or VDD
   Input Capacitance                                      33                                                       pF typ
REFERENCE OUTPUT                      2.5                                                                                     ISOURCE = 200 A
   REF OUT Output Voltage Range                           2.5                                                      V          ISINK = 200 A
LOGIC INPUTS                          VDRIVE 0.7
   Input High Voltage, VINH4          VDRIVE 0.3        VDRIVE 0.7                                             V min
   Input Low Voltage, VINL4           1                  VDRIVE 0.3                                             V max
   Input Current, IIN                 10                  1                                                       A max
   Input Capacitance, CIN3, 5                             10                                                       pF max
LOGIC OUTPUTS                         VDRIVE - 0.2
   Output High Voltage, VOH           0.4                 VDRIVE - 0.2                                             V min
   Output Low Voltage, VOL            10                 0.4                                                      V max
   Floating-State Leakage Current     10                  10                                                      A max
   Floating-State Output Capacitance  Straight (Natural)  10                                                       pF max
   Output Coding                      Binary              Straight (Natural)
                                                          Binary                                                   ns max     Conversion time + acquisition
CONVERSION RATE                       880                                                                          ns min     time for AD7492
   Conversion Time                    120                 880                                                      MSPS max
   Track/Hold Acquisition Time        1                   120                                                                 Conversion time + acquisition
   Throughput Rate                                        1                                                        kSPS max   time for AD7492-4
                                      400
POWER REQUIREMENTS                                        2.7/5.25                                                 V min/max  Digital I/Ps = 0 V or DVDD.
   VDD                                2.7/5.25                                                                                fS = 1 MSPS, typ 2.2 mA
   IDD                                                    3                                                        mA max     fS = 400 kSPS, Typ 2.2 mA
    Normal Mode                       3                                                                                       (AD7492-4)
                                                                                                                   mA max
Quiescent Current                    1.8                 1.8                                                      A max      Static, typ 190 A
Partial Sleep Mode                                                                                                A max      Static, typ 200 nA
Full Sleep Mode                      250                 250                                                                 Digital I/Ps = 0 V or DVDD
Power Dissipation4, 6                                                                                              mW max     VDD = 5 V
Normal Mode                          1                   1                                                        mW max     VDD = 5 V
Partial Sleep Mode                                                                                                W max      VDD = 5 V
Full Sleep Mode                      15                  15

                                      1.25                1.25

                                      5                   5

1 Only A version specification applies to the AD7492-4.
2 Temperature ranges as follows: A and B versions: -40C to +85C.
3 500 kHz sine wave specifications do not apply for the AD7492-4.
4 VINH and VINL trigger levels are set by the VDRIVE voltage. The logic interface circuitry is powered by VDRIVE.
5 Sample tested @ 25C to ensure compliance.
6 See the Power vs. Throughput section.

                                            Rev. A | Page 5 of 24
AD7492

TIMING SPECIFICATIONS

VDD = 2.7 V to 5.25 V, TA = TMIN to TMAX, unless otherwise noted.1

Table 3.        Limit at TMIN, TMAX

Parameter  AD7492/AD7492-4 AD7492-52                Unit                   Description
tCONVERT                                            ns max
tWAKEUP    880         680                          s max                  Partial Sleep Wake-Up Time
                                                    s max                  Full Sleep Wake-Up Time
t1         203         203                          ns min                 CONVST Pulse Width
t2                                                  ns max                 CONVST to BUSY Delay, VDD = 5 V
           500         500                          ns max                 CONVST to BUSY Delay, VDD = 3 V
                                                                           BUSY to CS Setup Time
           10          10                                                  CS to RD Setup Time
                                                                           RD Pulse Width
           10          10                                                  Data Access Time after Falling Edge of RD
                                                                           Bus Relinquish Time after Rising Edge of RD
           40          N/A                                                 CS to RD Hold Time
                                                                           Acquisition Time
t3         0           0                            ns max                 Quiet Time

t4 4       0           0                            ns max

t5         20          20                           ns min

t64        15          15                           ns min

t7 5       8           8                            ns max

t8         0           0                            ns max

t9         120         120                          ns min

t10        100         100                          ns min

1 Sample tested @ 25C to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V (see Figure 2).
2 The AD7492-5 is specified with VDD = 4.75 V to 5.25 V.
3 This is the time needed for the part to settle within 0.5 LSB of its stable value. Conversion can be initiated earlier than 20 s, but there is no guarantee that the part

samples within 0.5 LSB of the true analog input value. Therefore, the user should not start conversion until after the specified time.
4 Measured with the load circuit of Figure 2 and defined as the time required for the output to cross 0.8 V or 2.0 V
5 t7 is derived from the measured time taken by the data outputs to change 0.5 V when loaded with the circuit of Figure 2. The measured number is then extrapolated

back to remove the effects of charging or discharging the 50 pF capacitor. This means that the time, t7, quoted in the timing characteristics is the true bus relinquish
time of the part and is independent of the bus loading.

                                                                    200A  IOL

                            TO OUTPUT                                           1.6V
                                        PIN
                                                CL
                                             50pF

                                                                    200A  IOH        01128-002

                       Figure 2. Load Circuit for Digital Output Timing Specifications

                                             Rev. A | Page 6 of 24
ABSOLUTE MAXIMUM RATINGS                                                                            AD7492

TA = 25C, unless otherwise noted.  Ratings                      Stresses above those listed under Absolute Maximum Ratings
                                    -0.3 V to +7 V               may cause permanent damage to the device. This is a stress
Table 4.                            -0.3 V to +7 V               rating only; functional operation of the device at these or any
Parameter                           -0.3 V to +7 V               other conditions above those indicated in the operational
AVDD to AGND/DGND                   -0.3 V to +0.3 V             section of this specification is not implied. Exposure to absolute
DVDD to AGND/DGND                   -0.3 V to DVDD + 0.3 V       maximum rating conditions for extended periods may affect
VDRIVE to AGND/DGND                 -0.3 V to +0.3 V             device reliability.
AVDD to DVDD                        -0.3 V to AVDD + 0.3 V
VDRIVE to DVDD                      -0.3 V to DVDD + 0.3 V
AGND to DGND                        10 mA
Analog Input Voltage to AGND
Digital Input Voltage to DGND       -40C to +85C
Input Current to Any Pin Except     -65C to +150C
Supplies1                           150C
Operating Temperature Range         450 mW
                                    75C/W (SOIC)
   Commercial (A and B Versions)    115C/W (TSSOP)
   Storage Temperature Range        25C/W (SOIC)
Junction Temperature                35C/W (TSSOP)
SOIC, TSSOP Package Dissipation
   JA Thermal Impedance             215C
                                    220C
   JC Thermal Impedance

Lead Temperature, Soldering
   Vapor Phase (60 sec)
   Infrared (15 sec)

1 Transient currents of up to 100 mA do not cause SCR latch-up.

ESD CAUTION

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily accumulate on
the human body and test equipment and can discharge without detection. Although this product features
proprietary ESD protection circuitry, permanent damage may occur on devices subjected to high energy
electrostatic discharges. Therefore, proper ESD precautions are recommended to avoid performance
degradation or loss of functionality.

                                                                 Rev. A | Page 7 of 24
AD7492

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                       DB9 1            24 DB8

                                                DB10 2  23 DB7
                                       (MSB) DB11 3     22 DB6

                                       AVDD 4           21 VDRIVE

                                       REF OUT 5 AD7492 20 DVDD

                                               VIN 6 TOP VIEW 19 DGND

                                           AGND 7 (Not to Scale) 18 DB5

                                       CS 8             17 DB4

                                       RD 9             16 DB3

                                       CONVST 10        15 DB2                  01128-003
                                          PS/FS 11      14 DB1
                                           BUSY 12      13 DB0 (LSB)

                                                   Figure 3. Pin Configuration

Table 5. Pin Function Descriptions

Pin  Mnemonic        Function

1 to 3, DB11 to DB0  Data Bit 11 to Data Bit 0. Parallel digital outputs that provide the conversion result for the part. These are
13 to 18,            three-state outputs that are controlled by CS and RD. The output high voltage level for these outputs is
22 to 24             determined by the VDRIVE input.

4    AVDD            Analog Supply Voltage, 2.7 V to 5.25 V. This is the only supply voltage for all analog circuitry on the AD7492.
                     The AVDD and DVDD voltages should ideally be at the same potential and must not be more than 0.3 V apart,
                     even on a transient basis. This supply should be decoupled to AGND.

5    REF OUT         Reference Out. The output voltage from this pin is 2.5 V 1%.

6    VIN             Analog Input. Single-ended analog input channel. The input range is 0 V to REFIN. The analog input presents
                     a high dc input impedance.

7    AGND            Analog Ground. Ground reference point for all analog circuitry on the AD7492. All analog input signals
                     should be referred to this AGND voltage. The AGND and DGND voltages should ideally be at the same
                     potential and must not be more than 0.3 V apart, even on a transient basis.

8    CS              Chip Select. Active low logic input used in conjunction with RD to access the conversion result. The

                     conversion result is placed on the data bus following the falling edge of both CS and RD. CS and RD are both

                     connected to the same AND gate on the input so the signals are interchangeable. CS can be hardwired

                     permanently low.

9    RD              Read Input. Logic input used in conjunction with CS to access the conversion result. The conversion result is

                     placed on the data bus following the falling edge of both CS and RD. CS and RD are both connected to the

                     same AND gate on the input so the signals are interchangeable. CS and RD can be hardwired permanently

                     low, in which case the data bus is always active and the result of the new conversion is clocked out slightly
                     before to the BUSY line going low.

10   CONVST          Conversion Start Input. Logic input used to initiate conversion. The input track/hold amplifier goes from track
                     mode to hold mode on the falling edge of CONVST and the conversion process is initiated at this point. The

                     conversion input can be as narrow as 10 ns. If the CONVST input is kept low for the duration of conversion

                     and is still low at the end of conversion, the part automatically enters a sleep mode. The type of sleep mode is
                     determined by the PS/FS pin. If the part enters a sleep mode, the next rising edge of CONVST wakes up the

                     part. Wake-up time depends on the type of sleep mode.

11   PS/FS           Partial Sleep/Full Sleep Mode. This pin determines the type of sleep mode the part enters if the CONVST pin is

                     kept low for the duration of the conversion and is still low at the end of conversion. In partial sleep mode the
                     internal reference circuit and oscillator circuit are not powered down and draws 250 A maximum. In full
                     sleep mode all of the analog circuitry are powered down and the current drawn is negligible. This pin is
                     hardwired either high (DVDD) or low (GND).

12   BUSY            BUSY Output. Logic output indicating the status of the conversion process. The BUSY signal goes high after
                     the falling edge of CONVST and stays high for the duration of the conversion. Once the conversion is

                     complete and the conversion result is in the output register, the BUSY line returns low. The track/hold returns
                     to track mode just prior to the falling edge of BUSY and the acquisition time for the part begins when BUSY
                     goes low. If the CONVST input is still low when BUSY goes low, the part automatically enters its sleep mode

                     on the falling edge of BUSY.

19   DGND            Digital Ground. This is the ground reference point for all digital circuitry on the AD7492. The DGND and AGND
                     voltages should ideally be at the same potential and must not be more than 0.3 V apart, even on a transient
                     basis.

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                                                AD7492

Pin  Mnemonic  Function

20   DVDD      Digital Supply Voltage, 2.7 V to 5.25 V. This is the supply voltage for all digital circuitry on the AD7492 apart
               from the output drivers and input circuitry. The DVDD and AVDD voltages should ideally be at the same
               potential and must not be more than 0.3 V apart even on a transient basis. This supply should be decoupled
               to DGND.

21   VDRIVE    Supply Voltage for the Output Drivers and Digital Input Circuitry, 2.7 V to 5.25 V. This voltage determines the
               output high voltage for the data output pins and the trigger levels for the digital inputs. It allows the AVDD
               and DVDD to operate at 5 V (and maximize the dynamic performance of the ADC) while the digital input and
               output pins can interface to 3 V logic.

                         Rev. A | Page 9 of 24
AD7492

TYPICAL PEFORMANCE CHARACTERISTICS

            71                                                                                                                            0
                                                                                                                                       20
            70

            69
                                                                     5V

            68

            67                                                                                                                         40

SNR+D (dB)  66                                                                                                 (dB)                    60

                                                            3V
            65

            64                                                                                                                         80

            63

            62                                                                                                                         100

            61

            60                     500         1000             1500          2000       2500       01128-004                          120                      100000 200000 300000 400000 500000               600000                    01128-007
                0                                                                                                                              0                                       FREQUENCY (Hz)

                                               INPUT FREQUENCY (kHz)                                                                        0                    Figure 7. Typical SNR @ 500 kHz Input Tone

                                   Figure 4. Typical SNR + D vs. Input Tone

                    95

                    90                                                                                                                 0.5

                    85                                                              5V

                                                                                                                                       1.0                                                            5V

                    80

          THD (dB)  75                                                                                                                 1.5

                    70                                                        3V                               (dB)

                                                                                                                                       2.0

                    65

                                                                                                                                       2.5

                    60

                    55                                                                                                                 3.0

                    50                    200       350         500           1000       2000       01128-005                          3.5                      10  100                         1000      10000  100000                    01128-008
                              100                                                                                                             1

                                               INPUT FREQUENCY (kHz)                                                                                                 FREQUENCY (Hz)

                                   Figure 5. Typical THD vs. Input Tone                                                                                              Figure 8. Typical Bandwidth

          70.60                                                                                                                                               0

            70.4                                                40C                                                                                                 VCC = 5V
                                                                                                                                                                      100mV p-p SINEWAVE ON VCC
                                                                                                                                                           20 fSAMPLE = 1MHz, fIN = 100kHz

            70.2

                                                                                                                                                           40

            70.0                                                                    +25C                      01128-006
                                                                                       +85C
SNR (dB)    69.8                               +125C                                                                                           PSSR (dB)  60

                                   55C

            69.6

                                                                                                                                                           80

            69.4

                                                                                                                                                           100

            69.2

            69.0                                                                                                                                           120
                                                                                                                                                                   0 5 10 16 20 26 31 36 41 46 51 57 61 67 72 77 82 88 92 97
                    2.50           3.0         3.5       4.0             4.5        5.0        5.5                                                                   3 8 13 18 23 28 34 39 44 49 54 59 64 69 74 80 84 89 94 100  01128-009
                                                                                                                                                                                          VCC RIPPLE FREQUENCY (kHz)
                                                    SUPPLY (Volts)
                                                                                                                                                                 Figure 9. Typical Power Supply Rejection Ratio (PSRR)
                                        Figure 6. Typical SNR vs. Supply

                                                                                                               Rev. A | Page 10 of 24
                                                                                                AD7492

(INL )   1.0                                                             (DNL )        1.0
         0.8                                                                           0.8
         0.6      512 1023 1534 2045 2556 3067 3578 4089      01128-010                0.6      512 1023 1534 2045 2556 3067 3578 4089      01128-011
         0.4                                      CODE                                 0.4                                      CODE
         0.2                                                                           0.2
                    Figure 10. Typical INL for 2.75 V @ 25C                                      Figure 11. Typical DNL for 2.75 V @ 25C
            0                                                                             0
        0.2                                                                          0.2
        0.4                                                                          0.4
        0.6                                                                          0.6
        0.8                                                                          0.8
        1.0                                                                          1.0

               0                                                                             0

                                                              Rev. A | Page 11 of 24
AD7492                                                                where:
                                                                      V1 is the rms amplitude of the fundamental.
TERMINOLOGY                                                           V2, V3, V4, V5, and V6 are the rms amplitudes of the second
                                                                      through the sixth harmonics.
Integral Nonlinearity
This is the maximum deviation from a straight line passing            Peak Harmonic or Spurious Noise
through the endpoints of the ADC transfer function. The               Peak harmonic or spurious noise is defined as the ratio of the
endpoints of the transfer function are zero scale, a point            rms value of the next largest component in the ADC output
1/2 LSB below the first code transition, and full scale, a point      spectrum (up to fS/2 and excluding dc) to the rms value of the
1/2 LSB above the last code transition.                               fundamental. Normally, the value of this specification is
                                                                      determined by the largest harmonic in the spectrum, but for
Differential Nonlinearity                                             ADCs where the harmonics are buried in the noise floor, it is a
                                                                      noise peak.
This is the difference between the measured and the ideal 1 LSB
change between any two adjacent codes in the ADC.                     Intermodulation Distortion
                                                                      With inputs consisting of sine waves at two frequencies, fa and
Offset Error                                                          fb, any active device with nonlinearities creates distortion
This is the deviation of the first code transition (00 . . . 000) to  products at sum and difference frequencies of mfa nfb where
(00 . . . 001) from the ideal, that is, AGND + 1 LSB.                 m, n = 0, 1, 2, 3, etc. Intermodulation distortion terms are those
                                                                      for which neither m nor n is equal to zero. For example, the
Gain Error                                                            second order terms include (fa + fb) and (fa - fb), while the
The last transition should occur at the analog value 1 1/2 LSB        third order terms include (2fa + fb), (2fa - fb), (fa + 2fb), and
below the nominal full scale. The first transition is a 1/2 LSB       (fa - 2fb).
above the low end of the scale (zero in the case of AD7492). The
gain error is the deviation of the actual difference between the      The AD7492 is tested using the CCIF standard where two input
first and last code transitions from the ideal difference between     frequencies near the top end of the input bandwidth are used.
the first and last code transitions with offset errors removed.       In this case, the second order terms are usually distanced in
                                                                      frequency from the original sine waves while the third order
Track/Hold Acquisition Time                                           terms are usually at a frequency close to the input frequencies.
The track/hold amplifier returns into track mode after the end        As a result, the second and third order terms are specified
of the conversion. Track/Hold acquisition time is the time            separately. The calculation of the intermodulation distortion is
required for the output of the track/hold amplifier to reach its      as per the THD specification where it is the ratio of the rms
final value, within 0.5 LSB, after the end of conversion.            sum of the individual distortion products to the rms amplitude
                                                                      of the sum of the fundamentals expressed in dBs.
Signal-to-Noise and Distortion Ratio
This is the measured ratio of signal-to-noise and distortion at       Aperture Delay
the output of the A/D converter. The signal is the rms                In a sample/hold, the time required after the hold command for
amplitude of the fundamental. Noise is the sum of all                 the switch to open fully is the aperture delay. The sample is, in
nonfundamental signals up to half the sampling frequency              effect, delayed by this interval, and the hold command would
(fS/2), excluding dc. The ratio is dependent on the number of         have to be advanced by this amount for precise timing.
quantization levels in the digitization process; the more levels,
the smaller the quantization noise. The theoretical signal to         Aperture Jitter
(noise + distortion) ratio for an ideal N-bit converter with a sine   Aperture jitter is the range of variation in the aperture delay. In
wave input is given by:                                               other words, it is the uncertainty about when the sample is
                                                                      taken. Jitter is the result of noise that modulates the phase of the
   Signal-to-Noise and Distortion = (6.02 N + 1.76) dB                hold command. This specification establishes the ultimate
                                                                      timing error, hence the maximum sampling frequency for a
Thus for a 12-bit converter, this is 74 dB and for a 10-bit           given resolution. This error increases as the input dV/dt
converter is 62 dB.                                                   increases.

Total Harmonic Distortion
Total harmonic distortion (THD) is the ratio of the rms sum of
harmonics to the fundamental. For the AD7492 it is defined as:

  ( ) THD (dB) = 20 log V22 + V32 + V42 + V52 + V62
                                         V1

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                                                                                                                                               AD7492

CIRCUIT DESCRIPTION                                                                      TYPICAL CONNECTION DIAGRAM

CONVERTER OPERATION                                                                      Figure 15 shows a typical connection diagram for the AD7492.
                                                                                         Conversion is initiated by a falling edge on CONVST. Once
The AD7492 is a 12-bit successive approximation analog-to-                               CONVST goes low the BUSY signal goes high, and at the end of
digital converter based around a capacitive DAC. The AD7492                              the conversion, the falling edge of BUSY is used to activate an
can convert analog input signals in the range 0 V to VREF. Figure                        interrupt service routine. The CS and RD lines are then activated
12 shows a very simplified schematic of the ADC. The control                             in parallel to read the 12 data bits. The internal band gap
logic, SAR register, and capacitive DAC are used to add and                              reference voltage is 2.5 V, providing an analog input range of 0 V
subtract fixed amounts of charge from the sampling capacitor to                          to 2.5 V, making the AD7492 a unipolar A/D. A capacitor with a
bring the comparator back into a balanced condition.                                     minimum capacitance of 100 nF is needed at the output of the
                                                                                         REF OUT pin as it stabilizes the internal reference value. It is
                                                                             COMPARATOR  recommended to perform a dummy conversion after power-up as
                                                                                         the first conversion result could be incorrect. This also ensures
                              CAPACITIVE                                                 that the part is in the correct mode of operation. The CONVST
                                    DAC                                                  pin should not be floating when power is applied, as a rising edge
                                                                                         on CONVST might not wake up the part.
         VREF   SWITCHES
           VIN

                     SAR

CONTROL              CONTROL LOGIC                                 01128-012             In Figure 15 the VDRIVE pin is tied to DVDD, which results in
   INPUTS                                                                                logic output voltage values being either 0 V or DVDD. The
                                    OUTPUT DATA                                          voltage applied to VDRIVE controls the voltage value of the output
                                    12-BIT PARALLEL                                      logic signals and the input logic signals. For example, if DVDD is
                                                                                         supplied by a 5 V supply and VDRIVE by a 3 V supply, the logic
                Figure 12. Simplified Block Diagram of AD7492                            output voltage levels would be either 0 V or 3 V. This feature
                                                                                         allows the AD7492 to interface to 3 V parts while still enabling
Figure 13 shows the ADC during its acquisition phase. SW2 is                             the A/D to process signals at 5 V supply.
closed and SW1 is in Position A. The comparator is held in a
balanced condition and the sampling capacitor acquires the                                                                                           ANALOG
signal on VIN.
                                                                                                                          +                 +        SUPPLY
                                                                                                                   10F         0.1F          47F  2.7V TO 5.25V

                                                       CAPACITIVE                                                  VDRIVE AVDD
                                                            DAC                                                    DVDD

                                                                                                            1nF        AD7492

    VIN  A           2k                           CONTROL LOGIC                          C/P        2.5V         REF OUT
AGND     SW1 B        SW2  COMPARATOR                                                                                                  VIN
                                                                                                            100nF
                                                                              01128-013                                                        0V TO 2.5V

                     Figure 13. ADC Acquisition Phase                                                 PARALLELED   DB0 TO
                                                                                                       INTERFACE   DB9 (DB11)

                                                                                                                   CS        PS/FS
                                                                                                                   CONVST
Figure 14 shows the ADC during conversion. When conversion                                                         RD                                        01128-015
starts, SW2 opens and SW1 moves to Position B, causing the                                                         BUSY
comparator to become unbalanced. The ADC then runs
through its successive approximation routine and brings the                                                    Figure 15. Typical Connection Diagram
comparator back into a balanced condition. When the
comparator is rebalanced, the conversion result is available in                          ADC TRANSFER FUNCTION
the SAR register.
                                                                                         The output coding of the AD7492 is straight binary. The
                     2k                               CAPACITIVE                         designed code transitions occur at successive integer LSB values
                      SW2                                   DAC                          (that is, 1 LSB, 2 LSB, etc.). The LSB size equals 2.5/4096 for the
                                                                                         AD7492. The ideal transfer characteristic for the AD7492 is
                                                  CONTROL LOGIC                          shown in Figure 16.
                           COMPARATOR
               A                                                              01128-014
    VIN

              SW1 B

AGND

                     Figure 14. ADC Conversion Phase

                                                                              Rev. A | Page 13 of 24
AD7492

       111...111                                                      ANALOG INPUT
       111...110
                                                                      Figure 18 shows the equivalent circuit of the analog input
                                                                      structure of the AD7492. The two diodes, D1 and D2, provide
                                                                      ESD protection for the analog inputs. The Capacitor C3 is
                                                                      typically about 4 pF and can be primarily attributed to pin
                                                                      capacitance. The Resistor R1 is an internal switch resistance.
                                                                      This resistor is typically about 125 . The Capacitor C1 is the
                                                                      sampling capacitor while R2 is used for bandwidth control.
       ADC CODE111...000       1LSB = VREF/4096
       011...111
                                                                                                                                       01128-016
                                                                                                                                                                                                                                                                                                                                                             01128-018000...010+VREF 1LSB
       000...001               ANALOG INPUT
       000...000

                    0V 1/2LSB

        Figure 16. Transfer Characteristic for 12 Bits                                                      VDD      R1         C1    R2
                                                                                                                D1  125        22pF  636
                                                                                                                D2
AC ACQUISITION TIME                                                                           VIN                          C2
                                                                                                        C3                8pF

                                                                                                       4pF

In ac applications, it is recommended to always buffer analog                              Figure 18. Equivalent Analog Input Circuit
input signals. The source impedance of the drive circuitry must
be kept as low as possible to minimize the acquisition time of        PARALLEL INTERFACE
the ADC. Large values of impedance at the VIN pin of the ADC
cause the THD to degrade at high input frequencies.                   The parallel interface of the AD7492 is 12 bits wide. The output
                                                                      data buffers are activated when both CS and RD are logic low. At
Table 6. Dynamic Performance Specifications                           this point the contents of the data register are placed onto the data
                                                                      bus. Figure 19 shows the timing diagram for the parallel port.
Input  SNR        THD               Typical Amplifier Current
                                                                      Figure 20 shows the timing diagram for the parallel port when
Buffers 500 kHz 500 kHz Consumption                                   CS and RD are tied permanently low. In this setup, once the
                                                                      BUSY line goes from high to low, the conversion process is
AD9631 69.5       80                17 mA                             completed. The data is available on the output bus slightly
                                                                      before the falling edge of BUSY.
AD797 69.6        81.6              8.2 mA
                                                                      Note that the data bus cannot change state while the A/D is
DC ACQUISITION TIME                                                   doing a conversion, as this would have a detrimental effect on
                                                                      the conversion in progress. The data out lines go three-state
The ADC starts a new acquisition phase at the end of a                again when either the RD or CS line goes high. Thus the CS can
conversion and ends it on the falling edge of the CONVST              be tied low permanently, leaving the RD line to control
signal. At the end of the conversion, there is a settling time        conversion result access. Please reference the VDRIVE section for
associated with the sampling circuit. This settling time lasts        output voltage levels.
120 ns. The analog signal on VIN is also acquired during this
settling time; therefore, the minimum acquisition time needed         OPERATING MODES
is 120 ns.
                                                                      The AD7492 has two possible modes of operation depending
Figure 17 shows the equivalent charging circuit for the sampling      on the state of the CONVST pulse at the end of a conversion,
capacitor when the ADC is in its acquisition phase. R3                Mode 1 and Mode 2.
represents the source impedance of a buffer amplifier or
resistive network, R1 is an internal switch resistance, R2 is for     Mode 1 (High-Speed Sampling)
bandwidth control, and C1 is the sampling capacitor. C2 is
back-plate capacitance and switch parasitic capacitance.              In this mode of operation the CONVST pulse is brought high
                                                                      before the end of conversion, that is, before BUSY goes low (see
During the acquisition phase the sampling capacitor must be           Figure 20). If the CONVST pin is brought from high-to-low
charged to within 0.5 LSB of its final value.                         while BUSY is high, the conversion is restarted. When
                                                                      operating in this mode a new conversion should not be initiated
        R3        VIN           R1   C1                               until 140 ns after BUSY goes low. This acquisition time allows
                               125  22pF                              the track/hold circuit to accurately acquire the input signal. As
                                                                      mentioned earlier, a read should not be done during a
                               C2                     R2   01128-017  conversion. This mode facilitates the fastest throughput times
                                                                      for the AD7492.
                               8pF                    636

            Figure 17. Equivalent Analog Input Circuit

                                                                      Rev. A | Page 14 of 24
                                                                                                      AD7492

CONVST                 tCONVERT                                                 t9
    BUSY    t2                                                                        t10
        CS
        RD                                        t3
      DBx
                                                                    t4              t8
CONVST
    BUSY                                                                    t5

                                                                        t6      t7         01128-019

                           Figure 19. Parallel Port Timing
                tCONVERT

            t2                                                                  t9

DBx             DATA N                                                          DATA N+1   01128-020

                Figure 20. Parallel Port Timing with CS and RD Tied Low

Mode 2 (Partial or Full Sleep Mode)                                         After 1 s, the AD7492 has only stabilized to within approxi-
                                                                            mately 3 LSB of the input value. From full sleep, this wake-up
Figure 21 shows the AD7492 in Mode 2 operation where the                    time is typically 500 s. In all cases the BUSY line only goes high
ADC goes into either partial or full sleep mode after                       once CONVST goes low. Superior power performance can be
conversion. The CONVST line is brought low to initiate a                    achieved in these modes of operation by waking up the AD7492
conversion and remains low until after the end of the                       only to carry out a conversion. The optimum power performance
conversion. If CONVST goes high and low again while BUSY is                 is obtained when using full sleep mode as the ADC comparator,
high, the conversion is restarted. Once the BUSY line goes from             reference buffer, and reference circuit are powered down. While
high-to-low, the CONVST line has its status checked and, if low,            in partial sleep mode, only the ADC comparator is powered
the part enters a sleep mode. The type of sleep mode the                    down and the reference buffer is put into a low power mode. The
AD7492 enters depends on what way the PS/FS pin is                          100 nF capacitor on the REF OUT pin is kept charged up by the
hardwired. If the PS/FS pin is tied high, the AD7492 enters                 reference buffer in partial sleep mode while in full sleep mode
partial sleep mode. If the PS/FS pin is tied low, the AD7492                this capacitor slowly discharges. This explains why the wake-up
enters full sleep mode.                                                     time is shorter in partial sleep mode. In both sleep modes the
                                                                            clock oscillator circuit is powered down.
The device wakes up again on the rising edge of the CONVST
signal. From partial sleep the AD7492 is capable of starting
conversions typically 1 s after the rising edge of CONVST. The
CONVST line can go from high-to-low during the wake-up time,
but the conversion is still not initiated until after 1 s. It is
recommended that the conversion should not be initiated until at
least 20 s of the wake-up time has elapsed. This ensures that the
AD7492 has stabilized to within 0.5 LSB of the analog input value.

                        Rev. A | Page 15 of 24
AD7492                             tCONVERT

                         CONVST                                                        tWAKEUP
                             BUSY

CS

RD

DBx                                                                                                                                  01128-021

                                                          Figure 21. Mode 2 Operation

VDRIVE                                                                Power vs. Throughput
                                                                      The two modes of operation for the AD7492 produces different
The VDRIVE pin is used as the voltage supply to the digital output    power vs. throughput performances, Mode 1 and Mode 2; see
drivers and the digital input circuitry. It is a separate supply      the Operating Modes section of the data sheet for more detailed
from AVDD and DVDD. The purpose of using a separate supply            descriptions of these modes. Mode 2 is the sleep mode
for the digital input/output interface is that the user can vary      (partial/full) of the part and it achieves the optimum power
the output high voltage, VOH, and the logic input levels, VINH        performance.
and VINL, from the VDD supply to the AD7492. For example, if
AVDD and DVDD are using a 5 V supply, the VDRIVE pin can be           Mode 1
powered from a 3 V supply. The ADC has better dynamic                 Figure 22 shows the AD7492 conversion sequence in Mode 1
performance at 5 V than at 3 V, so operating the part at 5 V,         using a throughput rate of 500 kSPS. At 5 V supply, the current
while still being able to interface to 3 V parts, pushes the          consumption for the part when converting is 3 mA and the
AD7492 to the top bracket of high performance 12-bit ADCs.            quiescent current is 1.8 mA. The conversion time of 880 ns
Of course, the ADC can have its VDRIVE and DVDD pins                  contributes 6.6 mW to the overall power dissipation in the
connected together and be powered from a 3 V or 5 V supply.           following way:
The trigger levels are VDRIVE 0.7 and VDRIVE 0.3 for the digital
inputs. The pins that are powered from VDRIVE are DB11 to DB0,           (880 ns/2 s) (5 3 mA) = 6.6 mW
CS, RD, CONVST, and BUSY.
                                                                      The contribution to the total power dissipated by the remaining
PS/FS PIN                                                             1.12 s of the cycle is 5.04 mW

As previously mentioned, the PS/FS pin is used to control the            (1.12 s/2 s) (5 1.8 mA) = 5.04 mW
type of power-down mode that the AD7492 can enter into if
operated in Mode 2. This pin can be hardwired either high or          Thus the power dissipated during each cycle is
low, or even controlled by another device. It is important to
note that toggling the PS/FS pin while in power-down mode                6.6 mW + 5.04 mW = 11.64 mW
does not switch the part between partial sleep and full sleep
modes. To switch from one sleep mode to another, the AD7492           CONVST                    tCONVERT  tQUIESCENT
has to be powered up and the polarity of the PS/FS pin changed.           BUSY
It can then be powered down to the required sleep mode.
                                                                                                880ns                1.12s                     01128-022
POWER-UP                                                                                                  2s

It is recommended that the user performs a dummy conversion
after power-up, as the first conversion result could be incorrect.
This also ensures that the part is in the correct mode of
operation. The recommended power-up sequence is as follows:

1. GND                                                                                          Figure 22. Mode 1 Power Dissipation
2. VDD
3. VDRIVE
4. Digital Inputs
5. VIN

                                             Rev. A | Page 16 of 24
                                                                                                                                                   AD7492

Mode 2 (Full Sleep Mode)                                                 Figure 25, Figure 26, and Figure 27 show a typical graphical
                                                                         representation of power vs. throughput for the AD7492 when in
Figure 23 shows the AD7492 conversion sequence in Mode 2,                Mode 1 @ 5 V and 3 V, Mode 2 in full sleep mode @ 5 V and 3
full sleep mode, using a throughput rate of approximately                V, and Mode 2 in partial sleep mode @ 5 V and 3 V.
100 kSPS. At 5 V supply the current consumption for the part
when converting is 3 mA, while the full sleep current is 1 A                       12
maximum. The power dissipated during this power-down is
negligible and thus not worth considering in the total power                       10
figure. During the wake-up phase, the AD7492 draws typically                                                                        5V
1.8 mA. Overall power dissipated is
                                                                                     8
(880 ns/10 ms) (5 3 mA) + (500 s/10 ms) (5 1.8 mA)                  POWER (mV)
= 451.32 W                                                                           6

                 tCONVERT                                                            4

CONVST  tWAKEUP                                                                                                            3V
         500s                                                                       2

BUSY                               tQUIESCENT                                        0
                                                                                        0 100 200 300 400 500 600 700 800 900 1000
                                                                                                                        THROUGHPUT (kHz)                   01128-025

                 880ns             9.5ms                      01128-023                            Figure 25. Power vs. Throughput
                                                                                                         (Mode 1 @ 5 V and 3 V)
                             10ms
                                                                                    3.5
        Figure 23. Full Sleep Power Dissipation
                                                                                    3.0
Mode 2 (Partial Sleep Mode)                                              POWER (mV)
                                                                                    2.5
Figure 24 shows the AD7492 conversion sequence in Mode 2,
partial sleep mode, using a throughput rate of 1 kSPS. At 5 V                       2.0
supply, the current consumption for the part when converting is                                                         5V
3 mA, while the partial sleep current is 250 A maximum.
During the wake-up phase, the AD7492 typically draws 1.8 mA.                        1.5
Power dissipated during wake-up and conversion is                                                                                               3V

(880 ns/1 ms) (5 3 mA) + (20 s/1 ms) (5 1.8 mA) =                           1.0
193.2 mW
                                                                                    0.5
Power dissipated during power-down is                                                                                                                      01128-026
                                                                                      0
(979 s/1 ms) (5 250 A) = 1.22 mW                                                     0 10 20 30 40 50 60 70 80 90 100
                                                                                                                         THROUGHPUT (kHz)
Overall power dissipated is
                                                                                                   Figure 26. Power vs. Throughput
193.2 W + 1.22 mW = 1.41 mW                                                                   (Mode 2 in Full Sleep Mode @ 5 V and 3 V)

                                                                                    2.5

        tWAKEUP  tCONVERT                                                                           2.0  5V
          20s
CONVST

BUSY                               tQUIESCENT                 01128-024                             1.5
                                                                                                                                               3V
                                                                                        POWER (mV)
                                                                                                    1.0

                 880ns             979s

                             1ms

        Figure 24. Partial Sleep Power Dissipation                                                  0.5

                                                                                                    0                                                      01128-027
                                                                                                       0 10 20 30 40 50 60 70 80 90 100
                                                                                                                                      THROUGHPUT (kHz)

                                                                                                                    Figure 27. Power vs. Throughput
                                                                                                             (Mode 2 in Partial Sleep Mode @ 5 V and 3 V)

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AD7492

GROUNDING AND LAYOUT                                                Avoid crossover of digital and analog signals and place
                                                                      traces that are on opposite sides of the board at right angles
The analog and digital power supplies are independent and             to each other.
separately pinned out to minimize coupling between analog and
digital sections within the device. To complement the excellent    Noise to the analog power line can be further reduced by use of
noise performance of the AD7492, it is imperative that care be     multiple decoupling capacitors as shown in Figure 28.
given to the PCB layout. Figure 28 shows a recommended             Decoupling capacitors should be placed directly at the power
connection diagram for the AD7492.                                 inlet to the PCB and also as close as possible to the power pins
                                                                   of the AD7492. The same decoupling method should be used
All of the AD7492 ground pins should be soldered directly to a     on other ICs on the PCB, with the capacitor leads as short as
ground plane to minimize series inductance. The AVDD pin,          possible to minimize lead inductance.
DVDD pin, and VDRIVE pin should be decoupled to both the
analog and digital ground planes. The REF OUT pin should be        POWER SUPPLIES
decoupled to the analog ground plane with a minimum
capacitor value of 100 nF. This capacitor helps to stabilize the   Separate power supplies for AVDD and DVDD are desirable, but if
internal reference circuit. The large value capacitors decouple    necessary, DVDD can share its power connection to AVDD. The
low frequency noise to analog ground, the small value              digital supply (DVDD) must not exceed the analog supply (AVDD)
capacitors decouple high frequency noise to digital ground. All    by more than 0.3 V in normal operation.
digital circuitry power pins should be decoupled to the digital
ground plane. The use of ground planes can physically separate     MICROPROCESSOR INTERFACING
sensitive analog components from the noisy digital system. The     ADSP-2185 to AD7492 Interface
two ground planes should be joined in only one place and
should not overlap so as to minimize capacitive coupling           Figure 29 shows a typical interface between the AD7492 and the
between them. If the AD7492 is in a system where multiple          ADSP-2185. The ADSP-2185 processor can be used in one of
devices require AGND-to-DGND connections, the connection           two memory modes, full memory mode and host mode. The
should still be made at one point only, a star ground point,       Mode C pin determines in which mode the processor works.
established as close as possible to the AD7492.                    The interface in Figure 29 is set up to have the processor
                                                                   working in full memory mode, allowing full external addressing
      +                      0.1F                      +  ANALOG  capabilities.
           10F                                  47F      SUPPLY
                                                           5V      When the AD7492 has finished converting, the BUSY line
                                                                   requests an interrupt through the IRQ2 pin. The IRQ2 interrupt
                                           AVDD                    has to be set up in the interrupt control register as edge-
                                 DVDD                              sensitive. The data memory select (DMS) pin latches in the
                 1nF                                               address of the ADC into the address decoder. The read
                                 AGND                              operation is started.

                                      AD7492                                                                                                                  OPTIONAL

                                 DGND

                 +  VDRIVE

      1nF 10F

2.5V          +     REF OUT                                                        A0 TO A15            ADDRESS BUS                                                                                                                                                                          CONVST
      100nF                                                        01128-028
                                                                                                                                                                                                                                                                               01128-029   AD7492
                 Figure 28. Typical Decoupling Circuit                             ADSP-21851           ADDRESS
                                                                                                        DECODER                                                                                                                                                                         CS
                                                                                                   DMS
                                                                                                                                                                                                                                                                                        BUSY
Noise can be minimized by applying the following simple rules                           IRQ2                                                                                                                                                                                            RD
to the PCB layout:
                                                                                          RD                                                                                                                                                                                            DB0 TO DB9
Analog signals should be kept away from digital signals.                                       100k                                                                                                                                                                                   (DB11)

Fast switching signals like clocks should be shielded with                       MODE C
   digital ground to avoid radiating noise to other sections of
   the board and clock signals should never be run near the                        D0 TO D23            DATA BUS
   analog inputs.
                                                                                   1ADDITIONAL PINS OMITTED FOR CLARITY.
Avoid running digital lines under the device as this couples
   noise onto the die.                                                             Figure 29. ADSP-2185 to AD7492 Interface

The power supply lines to the AD7492 should use as large a
   trace as possible to provide a low impedance path and reduce
   the effects of glitches on the power supply line.

                                                           Rev. A | Page 18 of 24
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ADSP-21065Lto AD7492 Interface                                                                                                                     OPTIONAL

Figure 30 shows a typical interface between the AD7492 and the                                               A0 TO A15       ADDRESS BUS                CONVST
ADSP-21065L SHARC processor. This interface is an example                                           TMS320C251
of one of three DMA handshake modes. The MSX control line is                                                                    ADDRESS               AD7492
actually three memory select lines. Internal ADDR2524 are                                                               IS     DECODER
decoded into MS3-0, these lines are then asserted as chip selects.                                                                                 CS
The DMAR1 (DMA Request 1) is used in this setup as the
interrupt to signal end of conversion. The rest of the interface is                                  STRB                                          BUSY
standard handshaking operation.                                                                        R/W                                         RD

                                                                                           OPTIONAL  READY
                                                                                                        MSC

         ADDR0 TO       ADDRESS BUS                     CONVST                                                                                     DB0 TO DB9
             ADDR23                                                                                                                                (DB11)
                           ADDRESS                   AD7492
                  MSX        LATCH                                                                   DMD0 TO DMD15           DATA BUS
                                                  CS
ADSP-21065L1                             ADDRESS  BUSY                                                              1ADDITIONAL PINS OMITTED FOR CLARITY.       01128-031
                                         BUS      RD
              DMAR1                               DB0 TO DB9                                                        Figure 31. TMS320C25 to AD7492 Interface
                    RD     ADDRESS                (DB11)
                           DECODER                                                                   PIC17C4x to AD7492 Interface

D0 TO 31                DATA BUS                                01128-030                            Figure 32 shows a typical parallel interface between the AD7492
                                                                                                     and PIC17C4x. The microcontroller sees the ADC as another
            1ADDITIONAL PINS OMITTED FOR CLARITY.                                                    memory device with its own specific memory address on the
                                                                                                     memory map. The CONVST signal can be controlled by either
          Figure 30. ADSP-21065L to AD7492 Interface                                                 the microcontroller or an external source. The BUSY signal
                                                                                                     provides an interrupt request to the microcontroller when a
TMS320C25 to AD7492 Interface                                                                        conversion ends. The INT pin on the PIC17C4x must be
                                                                                                     configured to be active on the negative edge. Port C and Port D
Figure 31 shows an interface between the AD7492 and the                                              of the microcontroller are bidirectional and used to address the
TMS320C25. The CONVST signal can be applied from the                                                 AD7492 and to read in the 12-bit data. The OE pin on the PIC
TMS320C25 or from an external source. The BUSY line                                                  can be used to enable the output buffers on the AD7492 and
interrupts the digital signal processor when conversion is                                           perform a read operation.
completed. The TMS320C25 does not have a separate RD
output to drive the AD7492 RD input directly. This has to be                                                                                                                                              OPTIONAL
generated from the processor STRB and R/W outputs with the
addition of some glue logic. The RD signal is OR-gated with the                                      PIC17C4x1                                          CONVST
MSC signal to provide the WAIT state required in the read cycle                                        AD0 TO AD15                                 DB0 TO DB9
for correct interface timing. The following instruction is used to                                                                                 (DB11)
read the conversion from the AD7492:
                                                                                                                                                     AD7492

                                                                                                     ALE                     ADDRESS      ADDRESS  CS
                                                                                                      OE                       LATCH      DECODER
                                                                                                      INT                                          RD
IN D,ADC                                                                                                                                           BUSY                    01128-032

where:                                                                                                              1ADDITIONAL PINS OMITTED FOR CLARITY.
D is the data memory address.
ADC is the AD7492 address.                                                                                          Figure 32. PIC17C4x to AD7492 Interface

The read operation must not be attempted during conversion.

                                                                Rev. A | Page 19 of 24
AD7492                                                               AD0 TO AD15       ADDRESS/DATA BUS                             OPTIONAL
                                                                       A16 TO A19                                                    CONVST
80C186 to AD7492 Interface                                                        ALE      ADDRESS
                                                                                             LATCH                                 AD7492
Figure 33 shows the AD7492 interfaced to the 80C186                  80C1861                             ADDRESS
microprocessor. The 80C186 DMA controller provides two                                                   BUS                    CS
independent high speed DMA channels where data transfer can
occur between memory and I/O spaces. (The AD7492 occupies                                  ADDRESS
one of these I/O spaces.) Each data transfer consumes two bus                              DECODER
cycles, one cycle to fetch data and the other to store data.
                                                                     DRQ1              QR                                       BUSY
After the AD7492 has finished the conversion, the BUSY line             RD                   S
generates a DMA request to Channel 1 (DRQ1). Because of the                                                                     RD
interrupt, the processor performs a DMA read operation that                                                       DATA BUS
resets the interrupt latch. Sufficient priority must be assigned to                                                             DB0 TO DB9
the DMA channel to ensure that the DMA request is serviced                                                                      (DB11)        01128-033
before the completion of the next conversion. This
configuration can be used with 6 MHz and 8 MHz 80C186                                  1ADDITIONAL PINS OMITTED FOR CLARITY.
processors.
                                                                                         Figure 33. 80C186 to AD7492 Interface

Rev. A | Page 20 of 24
OUTLINE DIMENSIONS                                                                                                             AD7492

                                                  15.60 (0.6142)      13                                                    Package Option
                                                  15.20 (0.5984)           7.60 (0.2992)                                    RW-24
                                      24                                   7.40 (0.2913)                                    RW-24
                                                                                                                            RW-24
                                      1                                               10.65 (0.4193)                        RW-24
                                                                                                                            RW-24
                                                                      12              10.00 (0.3937)                        RW-24
                                                                                                                            RW-24
                                                                      2.65 (0.1043)                0.75 (0.0295) 45      RW-24
                                                                      2.35 (0.0925)                0.25 (0.0098)            RW-24
                                                                                                                            RW-24
                  0.30 (0.0118)                                                                                             RW-24
                  0.10 (0.0039)                                                                                             RW-24

                                                                                               8

                  COPLANARITY 1.27 (0.0500)      0.51 (0.020)         SEATING   0.33 (0.0130)  0           1.27 (0.0500)
                                                 0.31 (0.012)         PLANE                                 0.40 (0.0157)
                    0.10              BSC                                       0.20 (0.0079)

                                             COMPLIANT TO JEDEC STANDARDS MS-013-AD
                          CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS
                          (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR
                          REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

                             Figure 34. 24-Lead Standard Small Outline Package [SOIC_W]
                                                            Wide Body
                                                             (RW-24)

                                      Dimensions shown in millimeters and (inches)

                                           7.90
                                           7.80
                                           7.70

                                  24                              13

                                                                          4.50

                                                                          4.40

                                                                          4.30

                                                                                6.40 BSC

                                  1                               12

                    PIN 1

                                           0.65                   1.20

                                           BSC                    MAX

                    0.15

                    0.05

                                                                                          8          0.75

                                           0.30                   SEATING 0.20            0          0.60
                                           0.19
                                                                  PLANE         0.09                  0.45

                          0.10 COPLANARITY

                                                COMPLIANT TO JEDEC STANDARDS MO-153-AD

                                  Figure 35. 24-Lead Thin Shrink Small Outline Package [TSSOP]
                                                                  (RU-24)

                                                   Dimensions shown in millimeters

ORDERING GUIDE    Temperature         Resolution (Bits)               Throughput Rate                       Package
                  Range               12                              (MSPS)                                Description
Model             -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492AR          -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492ARREEL     -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492ARREEL7    -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492ARZ1        -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492ARZREEL1   -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492ARZREEL71  -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492BR          -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492BR-REEL     -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492BRREEL7    -40C to +85C      12                              1                                     24-Lead SOIC_W
AD7492BRZ1        -40C to +85C      12                              1.25                                  24-Lead SOIC_W
AD7492AR-5        -40C to +85C                                      1.25                                  24-Lead SOIC_W
AD7492AR-5REEL

                                                 Rev. A | Page 21 of 24
AD7492

Model                Temperature     Resolution (Bits)  Throughput Rate  Package                                                                  Package Option
AD7492AR-5REEL7     Range           12                 (MSPS)           Description                                                              RW-24
AD7492ARZ-51         -40C to +85C  12                 1.25             24-Lead SOIC_W                                                           RW-24
AD7492BR-5           -40C to +85C  12                 1.25             24-Lead SOIC_W                                                           RW-24
AD7492BR-5REEL      -40C to +85C  12                 1.25             24-Lead SOIC_W                                                           RW-24
AD7492BR-5REEL7     -40C to +85C  12                 1.25             24-Lead SOIC_W                                                           RW-24
AD7492BRZ-51         -40C to +85C  12                 1.25             24-Lead SOIC_W                                                           RW-24
AD7492ARU            -40C to +85C  12                 1.25             24-Lead SOIC_W                                                           RU-24
AD7492ARUREEL       -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492ARUREEL7      -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492ARUZ1          -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492ARUZREEL1     -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492ARUZREEL71    -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492ARU-5          -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492ARU-5REEL     -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
AD7492ARU-5REEL7    -40C to +85C  12                 1 .25            24-Lead TSSOP                                                            RU-24
AD7492ARUZ-51        -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
AD7492ARUZ-5REEL1   -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
AD7492ARUZ-5REEL71  -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
AD7492ARUZ-41        -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
AD7492ARUZ-4REEL1    -40C to +85C  12                 0.4              24-Lead TSSOP                                                            RU-24
AD7492ARUZ-4REEL71   -40C to +85C  12                 0.4              24-Lead TSSOP                                                            RU-24
AD7492BRU            -40C to +85C  12                 0.4              24-Lead TSSOP                                                            RU-24
AD7492BRUREEL       -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492BRUREEL7      -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492BRUZ1          -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492BRU-5          -40C to +85C  12                 1                24-Lead TSSOP                                                            RU-24
AD7492BRU-5REEL     -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
AD7492BRU-5REEL7    -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
AD7492BRUZ-51        -40C to +85C  12                 1.25             24-Lead TSSOP                                                            RU-24
EVAL-AD7492CB2       -40C to +85C                     1.25             24-Lead TSSOP                                                            Evaluation Board
EVAL-CONTROL BRD23                                                                                                                                Controller Board

1 Z = Pbfree part.
2 This can be used as a standalone evaluation board or in conjunction with the EVAL-CONTROL BRD2 for evaluation/demonstration purposes.
3 This board is a complete unit allowing a PC to control and communicate with all Analog Devices evaluation boards ending in the CB designators.

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                               AD7492

NOTES

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NOTES

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                                                                      D01128-0-5/06(A)

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