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AD7490BRU

器件型号:AD7490BRU
器件类别:半导体    数据转换器IC   
厂商名称:ADI [Analog Devices Inc]
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器件描述

Data Conversion IC Development Tools EVAL-AD7490SDZ

参数

产品属性属性值
产品种类:
Product Category:
Analog to Digital Converters - ADC
制造商:
Manufacturer:
Analog Devices Inc.
RoHS:No
系列:
Series:
AD7490
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TSSOP-28
Resolution:12 bit
Number of Channels:16 Channel
Sampling Rate:1 MS/s
Input Type:Single-Ended
接口类型:
Interface Type:
Serial, SPI
Architecture:SAR
Reference Type:External
SNR - Signal to Noise Ratio:69.5 dB
最大工作温度:
Maximum Operating Temperature:
+ 85 C
最小工作温度:
Minimum Operating Temperature:
- 40 C
封装:
Packaging:
Tube
商标:
Brand:
Analog Devices
Development Kit:EVAL-AD7490SDZ
DNL - Differential Nonlinearity:- 0.95 LSB/1.5 LSB
Gain Error:+/- 2 LSB
高度:
Height:
1.05 mm (Max)
INL - Integral Nonlinearity:+/- 1 LSB
Input Voltage:2.5 V/5 V
长度:
Length:
9.7 mm
Number of ADC Inputs:16 Input
Number of Converters:1 Converter
工作电源电压:
Operating Supply Voltage:
5 V
Pd-功率耗散:
Pd - Power Dissipation:
12.5 mW
产品:
Product:
Analog to Digital Converters
Sample and Hold:Yes
工厂包装数量:
Factory Pack Quantity:
50
类型:
Type:
S/H ADC
宽度:
Width:
4.4 mm
单位重量:
Unit Weight:
0.014215 oz

AD7490BRU器件文档内容

                                                                                                           16-Channel, 1 MSPS, 12-Bit ADC

                                                                                                           with Sequencer in 28-Lead TSSOP

Data Sheet                                                                                                                                           AD7490-EP

FEATURES                                                                                                              FUNCTIONAL BLOCK DIAGRAM

Fast throughput rate: 1 MSPS                                                                                                              VDD

Specified for VDD of 4.75 V to 5.25 V                                                                                         AD7490-EP

Low power at maximum throughput rates                                                                          REFIN

12.5 mW maximum at 1 MSPS with 5 V supplies                                                                                                          12-BIT

16 (single-ended) inputs with sequencer                                                                        VIN0                  T/H       SUCCESSIVE

                                                                                                                                          APPROXIMATION

Wide input bandwidth                                                                                                                                 ADC

69.5 dB SNR at 50 kHz input frequency                                                                                         INPUT

Flexible power/serial clock speed management                                                                                  MUX

No pipeline delays                                                                                             VIN15

High speed serial interface, SPI/QSPI™/MICROWIRE™/                                                                                                           SCLK

DSP compatible                                                                                                                                  CONTROL      DOUT

Full shutdown mode: 0.5 µA maximum                                                                                    SEQUENCER                      LOGIC   DIN

28-lead TSSOP package                                                                                                                                        CS

Support defense and aerospace applications (AQEC)                                                                                                            VDRIVE        08936-001

Military temperature range (−55°C to +125°C)                                                                                              AGND

Controlled manufacturing baseline                                                                                                         Figure 1.

One assembly/test site

One fabrication site

Enhanced product change notification

Qualification data available on request

GENERAL DESCRIPTION

The AD7490-EP is a 12-bit high speed, low power, 16-channel,                                               The AD7490-EP is available in a 28-lead TSSOP package.

successive approximation ADC. The part operates from a single                                              Full details about this enhanced product are available in the

4.75 V to 5.25 V power supply and features throughput rates up                                             AD7490 data sheet, which should be consulted in conjunction

to 1 MSPS. The part contains a low noise, wide bandwidth                                                   with this data sheet.

track-and-hold amplifier that can handle input frequencies in                                              PRODUCT HIGHLIGHTS

excess of 1 MHz.

The conversion process and data acquisition are controlled using                                           1.  The AD7490-EP offers up to 1 MSPS throughput rates.

CS and the serial clock signal, allowing the device to easily inter-                                       2.  A sequence of channels can be selected, through which the

face with microprocessors or DSPs. The input signal is sampled                                                 AD7490-EP cycles and converts.

on the falling edge of CS, and conversion is also initiated at this                                        3.  The AD7490-EP operates from a single 4.75 V to 5.25 V

point. There are no pipeline delays associated with the part.                                                  supply. The VDRIVE function allows the serial interface to

                                                                                                               connect directly to either 3 V or 5 V processor systems

The AD7490-EP uses advanced design techniques to achieve                                                       independent of VDD.

very low power dissipation at high throughput rates. For                                                   4.  The conversion rate is determined by the serial clock,

maximum throughput rates, the AD7490-EP consumes just                                                          allowing the conversion time to be reduced through the

2.5 mA with 5 V supplies.                                                                                      serial clock speed increase. The part also features various

By setting the relevant bits in the control register, the analog input                                         shutdown modes to maximize power efficiency at lower

range for the part can be selected to be a 0 V to REFIN input or a                                             throughput rates. Power consumption is 0.5 µA, maximum,

0 V to 2 × REFIN input, with either straight binary or twos comple-                                            when in full shutdown.

ment output coding. The AD7490-EP features 16 single-ended                                                 5.  The part features a standard successive approximation

analog inputs with a channel sequencer to allow a preprogrammed                                                ADC with accurate control of the sampling instant via a CS

selection of channels to be converted sequentially. The conver-                                                input and once off conversion control.

sion time is determined by the SCLK frequency because this is

also used as the master clock to control the conversion.

Rev. A                                        Document Feedback

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AD7490-EP                                                                                                  Data Sheet

TABLE OF CONTENTS

Features .............................................................................................. 1  Absolute Maximum Ratings ............................................................6

Functional Block Diagram .............................................................. 1                  ESD Caution...................................................................................6

General Description ......................................................................... 1            Pin Configuration and Function Descriptions..............................7

Product Highlights ........................................................................... 1           Typical Performance Characteristics ..............................................8

Revision History ............................................................................... 2         Outline Dimensions ..........................................................................9

Specifications..................................................................................... 3      Ordering Guide .............................................................................9

Timing Specifications .................................................................. 5

REVISION HISTORY

9/12—Rev. 0 to Rev. A

Changes to Ordering Guide ............................................................ 9

4/10—Revision 0: Initial Version

                                  Rev. A | Page 2 of 12
Data Sheet                                                                                                                                              AD7490-EP

SPECIFICATIONS

VDD  =  4.75  V  to  5.25  V,  VDRIVE  =  2.7  V  to  5.25  V,  REFIN  =  2.5  V,  f1    =  20  MHz,    TA  =  TMIN  to  TMAX,  unless   otherwise  noted.
                                                                                   SCLK

Temperature range (EP version): −55°C to +125°C.

Table 1.

Parameter                                                   Test Conditions/Comments                           Min                  Typ             Max           Unit

DYNAMIC PERFORMANCE                                         fIN = 50 kHz sine wave, fSCLK = 20 MHz

Signal-to-(Noise + Distortion) (SINAD)                                                                         69                   70.5                          dB

Signal-to-Noise Ratio (SNR)                                                                                    69.5                                               dB

Total Harmonic Distortion (THD)                                                                                                     −84             −74           dB

Peak Harmonic or Spurious Noise (SFDR)                                                                                              −86             −75           dB

Intermodulation Distortion (IMD)                            fa = 40.1 kHz, fb = 41.5 kHz

Second-Order Terms                                                                                                                  −85                           dB

Third-Order Terms                                                                                                                   −85                           dB

Aperture Delay                                                                                                                      10                            ns

Aperture Jitter                                                                                                                     50                            ps

Channel-to-Channel Isolation                                fIN = 400 kHz                                                           −82                           dB

Full Power Bandwidth                                        3 dB                                                                    8.2                           MHz

                                                            0.1 dB                                                                  1.6                           MHz

DC ACCURACY

Resolution                                                                                                     12                                                 Bits

Integral Nonlinearity                                                                                                                               ±1            LSB

Differential Nonlinearity                                   Guaranteed no missed codes to 12 bits                                                   −0.95/+1.5    LSB

0 V to REFIN Input Range                                    Straight binary output coding

     Offset Error                                                                                                                   ±0.6            ±8            LSB

     Offset Error Match                                                                                                                             ±0.5          LSB

     Gain Error                                                                                                                                     ±2            LSB

     Gain Error Match                                                                                                                               ±0.6          LSB

0 V to 2 × REFIN Input Range                                −REFIN to +REFIN biased about REFIN with

                                                            twos complement output coding offset

     Positive Gain Error                                                                                                                            ±2            LSB

     Positive Gain Error Match                                                                                                                      ±0.5          LSB

     Zero Code Error                                                                                                                ±0.6            ±8            LSB

     Zero Code Error Match                                                                                                                          ±0.5          LSB

     Negative Gain Error                                                                                                                            ±1            LSB

     Negative Gain Error Match                                                                                                                      ±0.5          LSB

ANALOG INPUT

Input Voltage Range                                         RANGE bit set to 1                                 0                                    REFIN         V

                                                            RANGE bit set to 0                                 0                                    2 × REFIN     V

DC Leakage Current                                                                                                                                  ±1            µA

Input Capacitance                                                                                                                   20                            pF

REFERENCE INPUT

REFIN Input Voltage                                         ±1% specified performance                                               2.5                           V

DC Leakage Current                                                                                                                                  ±1            µA

REFIN Input Impedance                                       fSAMPLE = 1 MSPS                                                        36                            kΩ

LOGIC INPUTS

Input High Voltage, VINH                                                                                       0.7       ×  VDRIVE                                V

Input Low Voltage, VINL                                                                                                                             0.3 × VDRIVE  V

Input Current, IIN                                          VIN = 0 V or VDRIVE                                                     ±0.01           ±1            µA

Input Capacitance, CIN+2                                                                                                                            10            pF

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AD7490-EP                                                                                                                                       Data  Sheet

Parameter                           Test Conditions/Comments                 Min                                                     Typ   Max        Unit

LOGIC OUTPUTS

Output High Voltage, VOH            ISOURCE = 200 µA                         VDRIVE − 0.2                                                             V

Output Low Voltage, VOL             ISINK = 200 µA                                                                                         0.4        V

Floating State Leakage Current      WEAK/TRI bit set to 0                                                                                  ±10        µA

Floating State Output Capacitance2  WEAK/TRI bit set to 0                                                                                  10         pF

Output Coding                       Coding bit set to 1                            Straight (natural) binary

                                    Coding bit set to 0                                    Twos complement

CONVERSION RATE

Conversion Time                     16 SCLK cycles, SCLK = 20 MHz                                                                              800    ns

Track-and-Hold Acquisition Time     Sine wave input                                                                                            300    ns

                                    Full-scale step input                                                                                      300    ns

Throughput Rate                                                                                                                                1      MSPS

POWER REQUIREMENTS

VDD                                                                          4.75                                                              5.25   V

VDRIVE                                                                       2.7                                                               5.25   V

IDD                                 Digital inputs = 0   V  or  VDRIVE

     Normal Mode (Static)           SCLK on or off                                                                                   600              µA

     Normal Mode (Operational)      fSCLK = 20 MHz                                                                                             2.5    mA

     (fS = Maximum Throughput)

     Auto Standby Mode              fSAMPLE = 500 kSPS                                                                               1.55             mA

                                    Static                                                                                                     100    µA

     Auto Shutdown Mode             fSAMPLE = 250 kSPS                                                                               960              µA

                                    Static                                                                                                     0.5    µA

     Full Shutdown Mode             SCLK on or off                                                                                   0.02      0.5    µA

Power Dissipation

     Normal Mode (Operational)      fSCLK = 20 MHz                                                                                             12.5   mW

     Auto Standby Mode (Static)                                                                                                                460    µW

     Auto Shutdown Mode (Static)                                                                                                               2.5    µW

     Full Shutdown Mode                                                                                                                        2.5    µW

1 Specifications apply for fSCLK up to 20 MHz. However, for serial interfacing requirements, see the Timing Specifications section.

2 Guaranteed by characterization.

                                                      Rev. A | Page 4 of 12
Data Sheet                                                                                                                                          AD7490-EP

TIMING SPECIFICATIONS

VDD = 4.75 V to 5.25 V, VDRIVE ≤ VDD, REFIN = 2.5 V; TA = TMIN to TMAX, unless otherwise noted.

Table 2. Timing Specifications1

Parameter  Limit at TMIN, TMAX   Unit                         Description

fSCLK2     10                    kHz min

           20                    MHz max

tCONVERT   16 × tSCLK

tQUIET     50                    ns min                       Minimum quiet time required between bus relinquish and start of next conversion

t2         10                    ns min                       CS to SCLK setup time

t3 3       14                    ns max                       Delay from CS until DOUT three-state disabled

t3b4       20                    ns max                       Delay from CS to DOUT valid

t43        40                    ns max                       Data access time after SCLK falling edge

t5         0.4 × tSCLK           ns min                       SCLK low pulse width

t6         0.4 × tSCLK           ns min                       SCLK high pulse width

t7         15                    ns min                       SCLK to DOUT valid hold time

t8 5       15/50                 ns min/max                   SCLK falling edge to DOUT high impedance

t9         20                    ns min                       DIN setup time prior to SCLK falling edge

t10        5                     ns min                       DIN hold time after SCLK falling edge

t11        20                    ns min                       16th SCLK falling edge to CS high

t12        1                     µs max                       Power-up time from full power-down/auto shutdown/auto standby modes

1 Guaranteed by characterization. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V (see Figure 2).

2 The mark/space ratio for the SCLK input is 40/60 to 60/40.

3 Measured with the load circuit of Figure 2 and defined as the time required for the output to cross 0.4 V or 0.7 VDRIVE .

4 t3b represents a worst-case figure for having ADD3 available on the DOUT line, that is, if the AD7490-EP goes back into three-state at the end of a conversion and some

other device takes control of the bus between conversions, the user has to wait a maximum time of t3b before having ADD3 valid on the DOUT line. If the DOUT line is

weakly driven to ADD3 between conversions, the user typically has to wait 12 ns at 5 V after the CS falling edge before seeing ADD3 valid on DOUT.

5 t8 is derived from the measured time taken by the data outputs to change 0.5 V when loaded with the circuit of Figure 2. The measured number is then extrapolated

back to remove the effects of charging or discharging the 25 pF capacitor. This means that the time, t8, quoted in the timing characteristics, is the true bus relinquish

time of the part and is independent of the bus loading.

                                                                               200µA  IOL

                                                              TO OUTPUT                          1.6V

                                                              PIN        CL

                                                                         25pF

                                                                               200µA  IOH              08936-002

                                       Figure 2. Load Circuit for Digital Output Timing Specifications

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AD7490-EP                                                                               Data Sheet

ABSOLUTE MAXIMUM RATINGS

TA = 25°C, unless otherwise noted.                                Stresses above those listed under Absolute Maximum Ratings

Table 3.                                                          may cause permanent damage to the device. This is a stress

Parameter                                  Rating                 rating only; functional operation of the device at these or any

VDD to GND                                 −0.3 V to +7 V         other conditions above those indicated in the operational

VDRIVE to GND                              −0.3 V to VDD + 0.3 V  section of this specification is not implied. Exposure to absolute

Analog Input Voltage to GND                −0.3 V to VDD + 0.3 V  maximum rating conditions for extended periods may affect

Digital Input Voltage to GND               −0.3 V to +7 V         device reliability.

Digital Output Voltage to GND              −0.3 V to VDD + 0.3 V

REFIN to GND                               −0.3 V to VDD + 0.3 V  ESD CAUTION

Input Current to Any Pin Except Supplies1  ±10 mA

Operating Temperature Ranges

Enhanced Plastic (EP Version)              −55°C to +125°C

Storage Temperature Range                  −65°C to +150°C

Junction Temperature                       150°C

TSSOP Package, Power Dissipation           450 mW

θJA Thermal Impedance

                                           97.9°C/W (TSSOP)

θJC Thermal Impedance

                                           14°C/W (TSSOP)

Lead Temperature, Soldering

Vapor Phase (60 sec)                       215°C

Infrared (15 sec)                          220°C

ESD                                        1 kV

1 Transient currents of up to 100 mA do not cause SCR latch-up.

                                                                 Rev. A | Page 6 of 12
Data Sheet                                                                                              AD7490-EP

PIN CONFIGURATION   AND             FUNCTION DESCRIPTIONS

                                                      VIN11  1                   28  VIN12

                                                      VIN10  2                   27  VIN13

                                                      VIN9   3                   26  VIN14

                                                      NC     4                   25  VIN15

                                                      VIN8   5   AD7490-EP       24  AGND

                                                      VIN7   6   TOP VIEW        23  REFIN

                                                      VIN6   7   (Not to Scale)  22  VDD

                                                      VIN5   8                   21  AGND

                                                      VIN4   9                   20  CS

                                                      VIN3   10                  19  DIN

                                                      VIN2   11                  18  NC

                                                      VIN1   12                  17  VDRIVE

                                                      VIN0   13                  16  SCLK

                                                  AGND       14                  15  DOUT

                                                  NC = NO CONNECT                            08936-003

                                                  ALL NC PINS SHOULD BE

                                                  CONNECTED STRAIGHT TO AGND

                                                  Figure 3. 28-Lead TSSOP Pin Configuration

Table 4. Pin Function Descriptions

Pin No.   Mnemonic  Description

20        CS        Chip Select. Active low logic input. This input provides the dual function of initiating conversions on the

                    AD7490-EP and also frames the serial data transfer.

23        REFIN     Reference Input for the AD7490-EP. An external reference must be applied to this input. The voltage range for the

                    external reference is 2.5 V ± 1% for specified performance.

22        VDD       Power Supply Input. The VDD range for the AD7490-EP is from 2.7 V to 5.25 V. For the 0 V to 2 × REFIN range, VDD

                    should be from 4.75 V to 5.25 V.

14, 21,   AGND      Analog Ground. Ground reference point for all circuitry on the AD7490-EP. All analog/digital input signals and any

24                  external reference signal should be referred to this AGND voltage. All AGND pins should be connected together.

13 to 5,  VIN0 to   Analog Input 0 through Analog Input 15. Sixteen single-ended analog input channels that are multiplexed into

3 to 1,   VIN15     the on chip track-and-hold. The analog input channel to be converted is selected by using the address bits ADD3

28 to 25            through ADD0 of the control register. The address bits, in conjunction with the SEQ and SHADOW bits, allow the

                    sequence register to be programmed. The input range for all input channels can extend from 0 V to REFIN or 0 V to

                    2 × REFIN as selected via the RANGE bit in the control register. Any unused input channels should be connected to

                    AGND to avoid noise pickup.

19        DIN       Data In. Logic input. Data to be written to the control register of the AD7490-EP is provided on this input and is

                    clocked into the register on the falling edge of SCLK (see the AD7490 data sheet).

15        DOUT      Data Out. Logic output. The conversion result from the AD7490-EP is provided on this output as a serial data

                    stream. The bits are clocked out on the falling edge of the SCLK input. The data stream consists of four address bits

                    indicating which channel the conversion result corresponds to, followed by the 12 bits of conversion data, which is

                    provided by MSB first. The output coding can be selected as straight binary or twos complement via the CODING

                    bit in the control register.

16        SCLK      Serial Clock. Logic input. SCLK provides the serial clock for accessing data from the part. This clock input is also

                    used as the clock source for the conversion process of the AD7490-EP.

17        VDRIVE    Logic Power Supply Input. The voltage supplied at this pin determines at what voltage the serial interface of the

                    AD7490-EP operates.

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AD7490-EP                                                                                                                                                                                  Data  Sheet

TYPICAL           PERFORMANCE                      CHARACTERISTICS

          5                                                                                                                       1.0

                                                     8192 POINT FFT                                                                        VDD = VDRIVE = 5V

                                                     fSAMPLE = 1MSPS                                                              0.8      TEMPERATURE = 25°C

          –15                                        fIN = 50kHZ

                                                     SINAD = 70.697dB                                                             0.6

                                                     THD = –79.171dB

          –35                                        SFDR = –79.93dB                                                              0.4

SNR (dB)                                                                                                         ERROR (LSB)      0.2

          –55                                                                                                                     0

                                                                                                                 INL              –0.2

          –75                                                                                                                     –0.4

          –95                                                                                                                     –0.6

                                                                                                                                  –0.8

                                                                               08936-004                                          –1.0                                                                 08936-009

               0  50      100  150  200  250  300    350  400     450    500                                                            0  512  1024          1536  2048  2560       3072  3584  4096

                                    FREQUENCY (kHz)                                                                                                                 CODE

                  Figure 4. Dynamic Performance at 1 MSPS                                                                                                     Figure 6. Typical INL

          –50                                                                                                                     1.0

               fS = 1MSPS                                                                                                                  VDD = VDRIVE = 5V

               TA = 25°C                                                                                                          0.8      TEMPERATURE = 25°C

          –55  VDD = 5.25V

               RANGE = 0V TO REFIN                                                                                                0.6

          –60                                             RIN =   1000Ω                                                           0.4

          –65                                                                                                    DNL ERROR (LSB)  0.2

THD (dB)                                                                                                                          0

          –70                                                                                                                     –0.2

                                              RIN = 100Ω

          –75                                                                                                                     –0.4

                  RIN = 5Ω                                                                                                        –0.6

          –80

                                                                                                                                  –0.8

                                              RIN = 10Ω

          –85                                                                  08936-008                                          –1.0                                                                 08936-010

          10                             100                             1000                                                           0  512  1024          1536  2048  2560       3072  3584  4096

                               INPUT FREQUENCY (Hz)                                                                                                                 CODE

                  Figure 5. THD vs. Analog Input Frequency                                                                                                    Figure 7. Typical DNL

                      for Various Analog Source Impedances

                                                                                          Rev. A | Page 8 of 12
Data Sheet                                                                                                           AD7490-EP

OUTLINE DIMENSIONS

                                                        9.80

                                                        9.70

                                                        9.60

                                          28                      15

                                                                           4.50

                                                                           4.40

                                                                           4.30

                                                                                     6.40 BSC

                                          1                       14

                                   PIN 1

                                                  0.65

                                                  BSC         1.20 MAX

                    0.15

                    0.05

                                                  0.30                                   8°            0.75

                                                  0.19            SEATING  0.20          0°            0.60

                    COPLANARITY                                            0.09                        0.45

                                   0.10                           PLANE

                                                  COMPLIANT TO JEDEC STANDARDS MO-153-AE

                                          Figure 8. 28-Lead Thin Shrink Small Outline Package [TSSOP]

                                                                  (RU-28)

                                                        Dimensions shown in millimeters

ORDERING GUIDE

                                              Integral Linearity

Model             Temperature Range           Error (LSB)         Package Description                                Package Option

AD7490SRU-EP-RL7  −55°C to +125°C             ±1                  28-Lead Thin Shrink Small Outline Package [TSSOP]  RU-28

                                                              Rev. A | Page 9 of 12
AD7490-EP                          Data Sheet

NOTES

           Rev. A | Page 10 of 12
Data Sheet                          AD7490-EP

NOTES

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AD7490-EP                                                                                    Data Sheet

NOTES

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