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AD7280ABSTZ-RL

器件型号:AD7280ABSTZ-RL
器件类别:半导体    其他集成电路(IC)   
文件大小:8847.42KB,共117页
厂商名称:AnalogicTech
厂商官网:http://www.analogictech.com/
标准:  
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器件描述

battery management IC LI+ battery monitoring

参数

Manufacturer: Analog Devices Inc.
Product Category: Battery Management
RoHS: Yes
Product Type: Charge Management
Battery Type: Li-lon
Output Voltage: 5.2 V
Output Current: 5 mA
Maximum Operating Temperature: + 105 C
Minimum Operating Temperature: - 40 C
Package / Case: LQFP-48
Packaging: Reel
Brand: Analog Devices
Mounting Style: SMD/SMT
Series: AD7280A
Factory Pack Quantity: 2000

AD7280ABSTZ-RL器件文档内容

Lithium Ion Battery Monitoring System
                               AD7280A

FEATURES                                                                                                               FUNCTIONAL BLOCK DIAGRAM

12-bit ADC, 1 s per channel conversion time                                                                            VDD    SCLKhi
6 analog input channels, common-mode                                                                                              SDIhi
                                                                                                                                      SDOhi
   range 0.5 V to 27.5 V                                                                                                                  ALERThi
6 auxiliary ADC inputs                                                                                                                        CShi
1.6 mV cell voltage accuracy                                                                                                                     PDhi
On-chip voltage regulator                                                                                                                             CNVSThi
Cell balancing interface                                                                                                                                       CB1
Daisy-chain interface                                                                                                                                              CB2
Internal reference: 3 ppm/oC                                                                                                                                          CB3
1.8 A power-down current                                                                                                                                                   CB4
High input impedance                                                                                                                                                           CB5
Serial interface with alert function                                                                                                                                               CB6
1 SPI interface for up to 48 channels
CRC protection on read and write commands                                                                        VIN6   HV    DAISY-CHAIN           CELL                                VREG
On-chip registers for channel sequencing                                                                         VIN5  MUX     INTERFACE       BALANCING                                DGND
VDD operating range: 8 V to 30 V                                                                                 VIN4                          INTERFACE
Temperature range: -40C to +105C                                                                               VIN3          AD7280A                                                  DVCC
48-lead LQFP                                                                                                     VIN2                          REGULATOR                                AVCC
Qualified for automotive applications                                                                            VIN1                                                                   VDRIVE
                                                                                                                 VIN0                          12-BIT ADC
APPLICATIONS                                                                                                                                                                            SCLK
                                                                                                                AUX6    LV                                                              SDI
Lithium ion battery monitoring                                                                                  AUX5   MUX                                                              SDO
Electric and hybrid electric vehicles                                                                           AUX4                                                                    ALERT
Power supply backup                                                                                             AUX3                    CLOCK  CONTROL LOGIC                            CS
Power tools                                                                                                     AUX2                           AND SELF-TEST                            PD
                                                                                                                AUX1                                                                    CNVST
GENERAL DESCRIPTION                                                                                                           2.5V                LIMIT REG                             MASTER
                                                                                                           AUXTERM            REF                 SQN LOGIC
The AD7280A1 contains all the functions required for general-                                                                                  DATA MEMORY
purpose monitoring of stacked lithium ion batteries as used in                                                   VREF                          SPI INTERFACE
hybrid electric vehicles, battery backup applications, and power                                                 CREF
tools. The part has multiplexed cell voltage and auxiliary ADC
measurement channels for up to six cells of battery management.                                            REFGND
An internal 3 ppm/C reference is provided that allows a cell
voltage accuracy of 1.6 mV. The ADC resolution is 12 bits and                                                                VSS AGND                 SDOlo ALERTlo                            09435-001
allows conversion of up to 48 cells within 7 s.
                                                                                                                                        Figure 1.
The AD7280A operates from a single VDD supply that has a
range of 8 V to 30 V (with an absolute maximum rating of                                                   The AD7280A includes on-chip registers that allow a sequence
33 V). The part provides six differential analog input channels                                            of channel measurements to be programmed to suit the application
to accommodate large common-mode signals across the full                                                   requirements.
VDD range. Each channel allows an input signal range, VIN(+)
- VIN(-), of 1 V to 5 V. The input pins assume a series stack of                                           The AD7280A also includes a dynamic alert function that can
six cells. In addition, the part includes six auxiliary ADC input                                          detect whether the cell voltages or auxiliary ADC inputs exceed
channels that can be used for temperature measurement or                                                   an upper or lower limit defined by the user. The AD7280A has
system diagnostics.                                                                                        cell balancing interface outputs designed to control external FET
                                                                                                           transistors to allow discharging of individual cells.
1 Patents pending.
                                                                                                           The AD7280A includes a built-in self-test feature that internally
Rev. 0                                                                                                     applies a known voltage to the ADC inputs.

Information furnished by Analog Devices is believed to be accurate and reliable. However, no               A daisy-chain interface allows up to eight parts to be stacked
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other     without the need for individual device isolation.
rights of third parties that may result from its use. Specifications subject to change without notice. No
license is granted by implication or otherwise under any patent or patent rights of Analog Devices.        The AD7280A requires only one supply pin that accepts 6.9 mA
Trademarks and registered trademarks are the property of their respective owners.                          under normal operation while converting at 1 MSPS.

                                                                                                           All this functionality is provided in a 48-lead LQFP package
                                                                                                           operating over a temperature range of -40C to +105C.

                                                                                                           One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

                                                                                                           Tel: 781.329.4700                               www.analog.com

                                                                                                           Fax: 781.461.3113  2011 Analog Devices, Inc. All rights reserved.
AD7280A                                                                                                    Register Map ................................................................................... 28
                                                                                                             Cell Voltage Registers ................................................................ 28
TABLE OF CONTENTS                                                                                            Auxiliary ADC Registers ........................................................... 28
                                                                                                             Self-Test Register ........................................................................ 28
Features .............................................................................................. 1    Control Register ......................................................................... 28
Applications....................................................................................... 1        Cell Overvoltage Register.......................................................... 29
Functional Block Diagram .............................................................. 1                    Cell Undervoltage Register ....................................................... 30
General Description ......................................................................... 1              AUX ADC Overvoltage Register.............................................. 30
Revision History ............................................................................... 2           AUX ADC Undervoltage Register ........................................... 30
Specifications..................................................................................... 3        Alert Register .............................................................................. 30
                                                                                                             Cell Balance Register ................................................................. 30
  Power Specifications .................................................................... 5                CBx Timer Registers .................................................................. 30
  Timing Specifications .................................................................. 6                 PD Timer Register...................................................................... 31
Absolute Maximum Ratings............................................................ 7                       Read Register .............................................................................. 31
  Thermal Resistance ...................................................................... 7                CNVST Control Register........................................................... 31
  ESD Caution.................................................................................. 7
Pin Configuration and Function Descriptions............................. 8                                 Serial Interface ................................................................................ 32
Typical Performance Characteristics ........................................... 11                           Writing to the AD7280A ........................................................... 32
Terminology .................................................................................... 14          Reading from the AD7280A ..................................................... 33
Theory of Operation ...................................................................... 15
  Circuit Information.................................................................... 15               Daisy-Chain Interface .................................................................... 34
  Converter Operation.................................................................. 15                   Addressing the AD7280A While Reading Back Conversion
  Analog Input Structure .............................................................. 16                   or Register Data .......................................................................... 34
  Transfer Function ....................................................................... 16               Initializing the AD7280A .......................................................... 34
  Typical Connection Diagrams .................................................. 17                          Write Acknowledge .................................................................... 35
  Reference ..................................................................................... 19         Cyclic Redundancy Check ........................................................ 35
  Converting Cell Voltages and Auxiliary ADC Inputs ........... 19
  Converting Cell Voltages and Auxiliary ADC Inputs                                                        Examples of Interfacing with the AD7280A............................... 38
  in a Chain of AD7280As............................................................ 21                      Convert and Readback Routine ............................................... 38
  Conversion Window .................................................................. 22                    Examples...................................................................................... 38
  Self-Test Conversion .................................................................. 22
  Connection of Fewer Than Six Voltage Cells ............................. 22                              EMC Guidelines ............................................................................. 44
  Auxiliary ADC Inputs................................................................ 23                    Schematic and Layout Guidelines ............................................ 44
  Power Requirements .................................................................. 23                   Operation in a Noisy Environment ......................................... 44
  Power-Down ............................................................................... 24              Software Flowchart .................................................................... 45
  Power-Up Time........................................................................... 25
  Cell Balancing Outputs.............................................................. 25                  Outline Dimensions ....................................................................... 46
  Alert Output ................................................................................ 27           Ordering Guide .......................................................................... 46
                                                                                                             Automotive Products ................................................................. 46
REVISION HISTORY

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SPECIFICATIONS

VDD = 8 V to 30 V, VSS = 0 V, DVCC = AVCC = VREG, VDRIVE = 2.7 V to 5.5 V, TA = -40C to +105C, unless otherwise noted.

Table 1.                              Min    Typ             Max                  Unit      Test Conditions/Comments
Parameter                                                                                   No missing codes
DC ACCURACY (VIN0 TO VIN6)1           12                                          Bits
                                                       1                                   VIN range6 = 1 V to 4.1 V, -10C to +85C
   Resolution                                          0.8                       LSB       VIN range6 = 1 V to 4.1 V, -40C to +85C
   Integral Nonlinearity                               1                                   VIN range6 = 1 V to 4.1 V, -40C to +105C
   Differential Nonlinearity                           1                          LSB
   Offset Error                                        1
   Offset Error Match                                  1                          LSB
   Gain Error                                          1.2
   Gain Error Match                                                               LSB
   ADC Unadjusted Error2, 3
   Total Unadjusted Error4, 5                                                     LSB

                                                                                  LSB

                                                                                  mV

                                                             9                   mV

                                                             10                  mV

                                             1.6            14.5                mV

CELL VOLTAGE INPUTS (VIN0 TO VIN6)    1                      2 VREF             V
   Pseudo Differential Input Voltage  VCM - VREF
      VIN(x) - VIN(x - 1)             0.5                    VCM + VREF V
   Absolute Input Voltage
   Common-Mode Input Voltage                           5    27.5                 V
   Static Leakage Current7
   Dynamic Leakage Current7                                  70                  nA
   Input Capacitance
                                                             3                   nA        CNVST pulse every 100 ms
DC ACCURACY (AUX1 TO AUX6)1, 8
   Resolution                                15                                   pF
   Integral Nonlinearity
   Differential Nonlinearity          12                                          Bits      No missing codes
   Offset Error                                        1
   Offset Error Match                                  0.8                       LSB       -40C to +85C
   Gain Error                                          2                                   -40C to +105C
   Gain Error Match                                    2                          LSB
   ADC Unadjusted Error9                               2
   Total Unadjusted Error10                            2                          LSB
                                                       1.2
AUXILIARY ADC INPUTS (AUX1 TO AUX6)                                               LSB
   Input Voltage Range
   Static Leakage Current7                                                        LSB
   Dynamic Leakage Current7
   Input Capacitance                                                              LSB

REFERENCE                                                                         mV
   Reference Voltage
                                                             20                  mV
   Reference Voltage Temperature
      Coefficient                            1.6            22                  mV

   Output Voltage Hysteresis          0                      2 VREF             V
   Long-Term Drift                                     15
                                                                                  nA
   Line Regulation
   Turn-On Settling Time11, 12                               3                   nA        CNVST pulse every 100 ms

                                             15                                   pF

                                      2.494  2.5             2.506                V         -40C to +85C
                                                             2.509                V         -40C to +105C
                                      2.494  2.5             15                  ppm/C    -40C to +85C

                                             3              10

                                             11                                  ppm/C    -40C to +105C
                                             50                                   ppm       -40C to +105C
                                             150                                  ppm/1000
                                                                                  hours     VREG = 1 F, VREF = 1 F, CREF = 100 nF
                                             5                                   ppm/V
                                             5.5                                  ms

                                                           Rev. 0 | Page 3 of 48
AD7280A

Parameter                              Min       Typ  Max                     Unit   Test Conditions/Comments
REGULATOR OUTPUT (VREG)
                                       8              30                      V      5 mA external load
   Input Voltage Range                                                        V
   Output Voltage, VREG13              4.9       5.2  5.5                     mA     For a 10  short
   Output Current14                                                           mV/V   ISOURCE = 415 nA
   Line Regulation                                    5                       mV/mA  For an 80 pF load
   Load Regulation                                                            mA     For an 80 pF load
   Internal Short Protection Limit               0.5                                 For an 80 pF load
CELL BALANCING OUTPUTS15                                                      V      For an 80 pF load
   Output High Voltage, VOH                      2.5                          V
   Output Low Voltage, VOL                                                    s      ISOURCE = 200 A
   CB1 Output Ramp-Up Time16                     25                           s      ISINK = 200 A
   CB1 Output Ramp-Down Time17                                                s
   CB2 to CB6 Output Ramp-Up Time16    VREG - 1  5    VREG + 0.2              s
   CB2 to CB6 Output Ramp-Down Time17
LOGIC INPUTS                           0                                      V
   Input High Voltage, VINH                                                   V
   Input Low Voltage, VINL                       30                           A
   Input Current, IIN                                                         pF
   Input Capacitance, CIN                        30
LOGIC OUTPUTS                                                                 V
   Output High Voltage, VOH                      380                          V
   Output Low Voltage, VOL                                                    A
   Floating State Leakage Current                30                           pF
   Floating State Output Capacitance
   Output Coding                       2.4
                                                                         0.4
                                                                         10

                                                        5

                                       VDRIVE 0.9
                                                                         0.4
                                                                         10

                                                        5
                                                     Straight binary

1 For dc accuracy specifications, the LSB size for cell voltage measurements is (2 VREF - 1 V)/4096. The LSB size for auxiliary ADC input voltage measurements is (2 VREF)/4096.
2 ADC unadjusted error includes the INL of the ADC and the gain and offset errors of the VIN0 to VIN6 input channels.
3 The conversion accuracy during cell balancing is decreased due to the activation of the cell balance circuitry. The ADC unadjusted error increases by a factor of 4.
4 Total unadjusted error includes the INL of the ADC and the gain and offset errors of the VIN0 to VIN6 input channels, as well as the reference error, that is, the difference between

the ideal and actual reference voltage and the temperature coefficient of the 2.5 V reference.
5 The conversion accuracy during cell balancing is decreased due to the activation of the cell balance circuitry. The total unadjusted error increases by a factor of 4.
6 For the full analog input range, that is, 1 V to 2 VREF, the total unadjusted error increases by 20%.
7 The total current measured on the input pins while converting is the sum of the static and dynamic leakage currents. See the Terminology section.
8 Bit D3 of the control register is set to 0 (thermistor termination resistor function is not in use).
9 ADC unadjusted error includes the INL of the ADC and the gain and offset errors of the AUXx input channels.
10 Total unadjusted error includes the INL of the ADC and the gain and offset errors of the AUXx input channels, as well as the reference error, that is, the difference between the

ideal and actual reference voltage and the temperature coefficient of the 2.5 V reference.
11 The turn-on settling time is the time from the rising edge of the PD signal until the conversion result settles to the specified accuracy. This includes the time required

to power up the regulator and the reference. Note that a rising edge on the CNVST input is also required to power up the reference. This rising edge should occur after

the rising edge on PD.
12 Sample tested during initial release to ensure compliance.
13 The regulator output voltage is specified with an external 5 mA load in addition to the current required to drive the AVCC, DVCC, and VDRIVE supplies of the AD7280A.
14 This specification refers to the maximum regulator output current that is available for external use.
15 The CBx outputs can be set to 0 V or VREG with respect to the negative terminal of the cell being balanced.
16 The CB1 to CB6 output ramp-up times are defined from the rising edge of the CS command until the CB output exceeds VREG - 1 V with respect to the negative

terminal of the cell being balanced.
17 The CB1 to CB6 output ramp-down times are defined from the rising edge of the CS command until the CB output falls below 50 mV with respect to the negative

terminal of the cell being balanced.

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POWER SPECIFICATIONS

VDD = 8 V to 30 V, VSS = 0 V, DVCC = AVCC = VREG, VDRIVE = 2.7 V to 5.5 V, TA = -40C to +105C, unless otherwise noted.

Table 2.                         Min  Typ  Max                   Unit  Test Conditions/Comments
Parameter
POWER REQUIREMENTS               8         30                    V

   VDD                                5.6  7.3                   mA
   Master Device
                                      5.3  7.0                   mA
      IDD During Conversion
      IDD During Data Readback        5.1  6.8                   mA
      IDD During Cell Balancing
      IDD Software Power-Down         2.5  2.9                   mA
      IDD Full Power-Down Mode
   Slave Device                       1.8  5                     A
      IDD During Conversion
      IDD During Data Readback        6.9  8.7                   mA
      IDD During Cell Balancing
      IDD Software Power-Down         6.5  8.2                   mA
      IDD Full Power-Down Mode
POWER DISSIPATION                     6.4  8.0                   mA
   Master Device
      During Conversion               3.8  4.2                   mA
      During Data Readback
      During Cell Balancing           1.8  5                     A
      Software Power-Down
      Full Power-Down Mode                                             VDD = 30 V
   Slave Device
      During Conversion               170  220                   mW
      During Data Readback
      During Cell Balancing           160  210                   mW
      Software Power-Down
      Full Power-Down Mode            155  205                   mW

                                      75   90                    mW

                                      54   150                   W

                                                                       VDD = 30 V

                                      210  265                   mW

                                      195  250                   mW

                                      192  240                   mW

                                      115  130                   mW

                                      54   150                   W

                                          Rev. 0 | Page 5 of 48
AD7280A

TIMING SPECIFICATIONS

VDD = 8 V to 30 V, VSS = 0 V, DVCC = AVCC = VREG, VDRIVE = 2.7 V to 5.5 V, TA = -40C to +105C, unless otherwise noted.

Table 3.    Min                 Typ       Max               Unit      Description
Parameter1                      560       695
tCONV       425                 400       720                         ADC conversion time
            425                 800       465
tACQ                            1200      470               ns        -40C to +85C
            340                 1600      1010
tACQ        340                 200       1030              ns        -40C to +105C
                                          1460
tACQ        665                           1510                        ADC acquisition time, Bits[D6:D5] of the control register set to 00
            665                           1890
tACQ                                      1945              ns        -40C to +85C
            1005                          250
tDELAY      1005                                            ns        -40C to +105C
                                          1
tWAIT       1340                                                      ADC acquisition time, Bits[D6:D5] of the control register set to 01
            1340                          50
fSCLK                                     20                ns        -40C to +85C
tQUIET      5
t1 2                                      28                ns        -40C to +105C
t2
t3                                        10                          ADC acquisition time, Bits[D6:D5] of the control register set to 10
t4
t5                                                          ns        -40C to +85C
t6 3
t7                                                          ns        -40C to +105C
t8
t9                                                                    ADC acquisition time, Bits[D6:D5] of the control register set to 11
t10 4
t11                                                         ns        -40C to +85C
t12
                                                            ns        -40C to +105C

                                                            ns        Propagation delay between the falling edges of CNVST of adjacent

                                                                      parts in the daisy chain

                                                            s         Time required between the end of conversions and the beginning

                                                                      of readback of the conversion results

                                                            MHz       Frequency of serial read clock

            200                                             ns        Minimum quiet time required between the end of a serial read and

            0.4                                                       the start of the next conversion
            10
                                                            s         CNVST low pulse
            5
            4                                               ns        CS falling edge to SCLK rising edge

            20                                              ns        Delay from CS falling edge until SDO is three-state disabled
            0.45 tSCLK
            0.45 tSCLK                                    ns        SDI setup time prior to SCLK falling edge
            100
                                                            ns        SDI hold time after SCLK falling edge
            3
                                                            ns        Data access time after SCLK rising edge

                                                            ns        SCLK to data valid hold time

                                                            ns        SCLK high pulse width

                                                            ns        SCLK low pulse width

                                                            ns        CS rising edge to SCLK rising edge

                                                            ns        CS rising edge to SDO high impedance

                                                            s         CS high time required between each 32-bit write/read command

1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDRIVE) and timed from a voltage level of 1.6 V.
All timing specifications given are with a 25 pF load capacitance.

2 Maximum allowed CNVST low pulse time to ensure that a software power-down state is not entered when the CNVST pin is not gated.
3 Time required for the output to cross 0.4 V or 2.4 V.
4 t10 applies when using a continuous SCLK. Guaranteed by design.

Timing Diagram

CS

                  t2                                                               t8                  t10           t12
                                                                                          t9        32              THREE-STATE
SCLK                         1         2  3              4
                                                                                                      t11
            t3                                       t6           t7                                       LSB

SDO   THREE-STATE               MSB       MSB 1                                                              LSB                  09435-020
SDI                     t4       MSB            t5

                                            MSB 1

                                                         Figure 2. Serial Interface Timing Diagram

                                                            Rev. 0 | Page 6 of 48
                                                                                                         AD7280A

ABSOLUTE MAXIMUM RATINGS                                          Stresses above those listed under Absolute Maximum Ratings
                                                                  may cause permanent damage to the device. This is a stress
TA = 25C, unless otherwise noted.                                rating only; functional operation of the device at these or any
                                                                  other conditions above those indicated in the operational
Table 4.                             Rating                       section of this specification is not implied. Exposure to absolute
Parameter                            -0.3 V to +33 V              maximum rating conditions for extended periods may affect
VDD to VSS, AGND                     -0.3 V to +0.3 V             device reliability.
VSS to AGND, DGND                    VSS - 0.3 V to VDD + 0.3 V
VIN0 to VIN5 Voltage to VSS, AGND    VDD - 0.3 V to VDD + 1 V     To conform with IPC 2221 industrial standards, it is advisable
VIN6 Voltage to VSS, AGND            -0.3 V to DVCC + 0.3 V       to use conformal coating on the high voltage pins.
CB1 Output to VSS, AGND              -0.3 V to VIN(x - 1)1 + 7 V
CBx Output to VIN(x - 1)1            -0.3 V to AVCC + 0.3 V       THERMAL RESISTANCE
AUX1 to AUX6 Voltage to VSS, AGND    -0.3 V to AVCC + 0.3 V
AUXTERM Voltage to VSS, AGND         -0.3 V to +7 V               JA is specified for the worst-case conditions, that is, a device
AVCC to VSS, AGND, DGND              -0.3 V to +0.3 V             soldered in a circuit board for surface-mount packages.
DVCC to AVCC                         -0.3 V to +7 V
DVCC to VSS, DGND                    -0.3 V to +7 V               Table 5. Thermal Resistance
VDRIVE to VSS, AGND                  -0.3 V to +0.3 V
AGND to DGND                         -0.3 V to VDRIVE + 0.3 V     Package Type                 JA    JC  Unit
Digital Input Voltage to VSS, DGND   -0.3 V to VDRIVE + 0.3 V                                            C/W
Digital Output Voltage to VSS, DGND  10 mA                       48-Lead LQFP (ST-48)         76.2  17
Input Current to Any Pin Except
                                     -40C to +105C              ESD CAUTION
   Supply Pins2                      -65C to +150C
Operating Temperature Range          150C
Storage Temperature Range            260(+0)C
Junction Temperature
Pb-Free Temperature,                 2 kV

   Soldering Reflow
ESD

1 x = 2 to 6.
2 Transient currents of up to 100 mA do not cause SCR latch-up.

                                                                 Rev. 0 | Page 7 of 48
AD7280A
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                             PDhi
                                                  CShi
                                                       SCLKhi
                                                            SDOhi
                                                                 CNVSThi
                                                                      SDIhi
                                                                           ALERThi
                                                                                REFGND
                                                                                     VREF
                                                                                          CREF
                                                                                               AUX1
                                                                                                    AUX2

                                             48 47 46 45 44 43 42 41 40 39 38 37

                                    VIN6 1   PIN 1                                                        36 AUX3
                                    CB6 2                                                                 35 AUX4
                                    VIN5 3              AD7280A                                           34 AUX5
                                    CB5 4                                                                 33 AUX6
                                    VIN4 5                   TOP VIEW                                     32 AUXTERM
                                    CB4 6                 (Not to Scale)                                  31 AGND
                                    VIN3 7                                                                30 AVCC
                                    CB3 8                                                                 29 VDRIVE
                                    VIN2 9                                                                28 ALERTlo
                                    CB2 10                                                                27 ALERT
                                    VIN1 11                                                               26 SDO
                                    CB1 12                                                                25 SDOlo

                                             13 14 15 16 17 18 19 20 21 22 23 24

                                             VIN0
                                                  MASTER

                                                       PD
                                                            VDD
                                                                 VSS
                                                                      VREG
                                                                           DVCC
                                                                                DGND
                                                                                     CS
                                                                                          SCLK
                                                                                               SDI
                                                                                                    CNVST

                                                                                                                                                                         09435-003

                                             Figure 3. Pin Configuration

Table 6. Pin Function Descriptions

Pin No.      Mnemonic Description

1, 3, 5, 7, 9, VIN6 to VIN0  Analog Input 6 to Analog Input 0. VIN0 should be connected to the base of the series-connected battery cells.
11, 13                       VIN1 should be connected to the top of Cell 1, VIN2 should be connected to the top of Cell 2, and so on (see
                             Figure 28 and Figure 29).

2, 4, 6, 8,  CB6 to CB1      Cell Balance Output 6 to Cell Balance Output 1. These pins provide a voltage output that can be used to supply
10, 12                       the gate drive of an external cell balancing transistor. Each CBx output provides a 0 V or 5 V voltage output
                             referenced to the absolute amplitude of the negative terminal of the battery cell that is being balanced.

14           MASTER          Voltage Input. Connect the MASTER pin of the AD7280A that is connected directly to the DSP/microprocessor

                             to the VDD supply pin through a 10 k resistor. In an application with two or more AD7280As in a daisy chain,

                             the MASTER pins of the remaining AD7280As in the daisy chain should be tied to their respective VSS supply

                             pins through 10 k resistors.

15           PD              Power-Down Input. This input is used to power down the AD7280A. When the AD7280A acts as a master, the
                             PD input is supplied from the DSP/microprocessor. When the AD7280A acts as a slave in a daisy chain, the

                             PD input should be connected to the PDhi output of the AD7280A immediately below it in potential in the

                             daisy chain.

16           VDD             Positive Power Supply Voltage for the High Voltage Analog Input Structure of the AD7280A. The supply must be
                             greater than the minimum voltage of 8 V. VDD can be supplied directly from the cell with the highest potential
                             of the four, five, or six cell battery stacks that the AD7280A is monitoring. The maximum voltage that should
                             be applied between VDD and VSS is 30 V. Place 10 F and 100 nF decoupling capacitors on the VDD pin.

17           VSS             Negative Power Supply Voltage for the High Voltage Analog Input Structure of the AD7280A. This input should
                             be at the same potential as the AGND/DGND voltage.

18           VREG            Analog Voltage Output, 5.2 V. The internally generated VREG voltage, which provides the supply voltage for
                             the ADC core, is available on this pin for use external to the AD7280A. Place 1 F and 100 nF decoupling
                             capacitors on the VREG pin.

19           DVCC            Digital Supply Voltage, 4.9 V to 5.5 V. The DVCC and AVCC voltages should ideally be at the same potential.
                             For best performance, it is recommended that the DVCC and AVCC pins be shorted together to ensure that
                             the voltage difference between them never exceeds 0.3 V, even on a transient basis. This supply should be
                             decoupled to DGND. Place 100 nF decoupling capacitors on the DVCC pin. The DVCC supply pin should be
                             connected to the VREG output.

20           DGND            Digital Ground. Ground reference point for all digital circuitry on the AD7280A. The DGND and AGND voltages

                             should ideally be at the same potential and must not be more than 0.3 V apart, even on a transient basis.

                                                           Rev. 0 | Page 8 of 48
                                               AD7280A

Pin No.   Mnemonic      Description
21        CS
                        Chip Select Input. The CS input is used to frame the input and output data on the SPI and daisy-chain
22        SCLK          interfaces. On the master AD7280A device, the CS input is supplied from the DSP/microprocessor. When
23        SDI           the AD7280A acts as a slave in a daisy chain, this input should be connected to the CShi output of the
                        AD7280A immediately below it in potential in the daisy chain.
24        CNVST
                        Serial Clock Input. On the master AD7280A device, the SCLK input is supplied from the DSP/microprocessor.
25        SDOlo         When the AD7280A acts as a slave in a daisy chain, this input should be connected to the SCLKhi output of
                        the AD7280A immediately below it in potential in the daisy chain.
26        SDO
                        Serial Data Input. Data to be written to the on-chip registers is provided on this input and is clocked into the
27        ALERT         AD7280A on the falling edge of the SCLK input. On the master AD7280A device, SDI is the data input of the
28        ALERTlo       SPI interface. When the AD7280A acts as a slave in a daisy chain, this input accepts data from the SDOhi
29        VDRIVE        output of the AD7280A immediately below it in potential in the daisy chain.

30        AVCC          Convert Start Input. The conversion is initiated on the falling edge of CNVST. On the master AD7280A, the
                        CNVST pulse is supplied from the DSP/microprocessor; this input can also be tied to DVCC and the conversion
31        AGND          initiated through the serial interface. When the AD7280A acts as a slave in a daisy chain, this input should be
32        AUXTERM       connected to the CNVSThi output of the AD7280A immediately below it in potential in the daisy chain.
33 to 38  AUX6 to AUX1
39        CREF          Serial Data Output in Daisy-Chain Mode. On the master AD7280A device, this output should be connected
40        VREF          to VSS either directly or through a pull-down, 1 k resistor. When the AD7280A acts as a slave in a daisy chain,
41        REFGND        this output should be connected to the SDIhi input of the AD7280A immediately below it in potential in the
42        ALERThi       daisy chain.

                        Serial Data Output. The conversion output data or the register output data is supplied to this pin as a serial
                        data stream. The bits are clocked out on the rising edge of the SCLK input; 32 SCLKs are required to access
                        the data. On the master AD7280A device, the SDO output should be connected to the DSP/microprocessor.
                        The SDO outputs of the remaining AD7280As in the daisy chain should be connected to VSS either directly or
                        through a pull-down, 1 k resistor.

                        Digital Output. This flag indicates cell or auxiliary ADC input overvoltage or undervoltage. The ALERT output of
                        the master AD7280A should be connected to the DSP/microprocessor. The ALERT outputs of the remaining
                        AD7280As in the daisy chain should be connected to VSS either directly or through a pull-down, 1 k resistor.

                        Alert Output in Daisy-Chain Mode. On the master AD7280A, this output should be connected to VSS either
                        directly or through a pull-down, 1 k resistor. When the AD7280A acts as a slave in a daisy chain, this output
                        should be connected to the ALERThi input of the AD7280A immediately below it in potential in the daisy chain.

                        Logic Power Supply Input. The voltage supplied at this pin determines the voltage at which the SPI interface
                        operates. This pin should be decoupled to DGND. On the master AD7280A device, the voltage range on this
                        pin is 2.7 V to 5.5 V. The VDRIVE voltage can be different from the voltage at AVCC and DVCC, but it should never
                        exceed either by more than 0.3 V. The VDRIVE pin of the remaining AD7280As in the daisy chain should be
                        connected to VREG.

                        Analog Supply Voltage for the ADC Core, 4.9 V to 5.5 V. The AVCC and DVCC voltages should ideally be at the
                        same potential. For best performance, it is recommended that the AVCC and DVCC pins be shorted together to
                        ensure that the voltage difference between them never exceeds 0.3 V, even on a transient basis. This supply
                        should be decoupled to AGND. Place 100 nF decoupling capacitors on the AVCC pin. The AVCC supply pin
                        should be connected to the VREG output.

                        Analog Ground. This pin is the ground reference point for all analog circuitry on the AD7280A. This input should
                        be at the same potential as the base of the series-connected battery cells. The AGND and DGND voltages
                        should ideally be at the same potential and must not be more than 0.3 V apart, even on a transient basis.

                        Thermistor Termination Resistor Input. If this function is not required in the application, it is recommended
                        that this pin be connected to VREG through a 10 k resistor.

                        Auxiliary, Single-Ended 5 V ADC Inputs. If any of these inputs is not required in the application, it is
                        recommended that the pin be connected to VREG through a 10 k resistor.

                        Reference Capacitor. A 100 nF decoupling capacitor to REFGND should be placed on this pin.

                        Reference Output, 2.5 V. The on-chip reference is available on this pin for use external to the AD7280A.
                        A 1 F decoupling capacitor to REFGND is recommended on this pin.

                        Reference Ground. This pin is the ground reference point for the internal band gap reference circuitry on
                        the AD7280A. The REFGND voltage should be at the same potential as the AGND voltage.

                        Alert Input in Daisy-Chain Mode. The alert signal from each AD7280A in the daisy chain is passed through
                        the ALERTlo output and the ALERThi input of each AD7280A in the chain and is supplied to the DSP/micro-
                        processor through the ALERT output of the master AD7280A. This input should be connected to the ALERTlo
                        output of the AD7280A immediately above it in potential in the daisy chain. The AD7280A at the highest
                        potential in the stack does not require an alert input; in this case, the pin should be connected to VDD
                        through a 1 k resistor.

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AD7280A

Pin No.  Mnemonic  Description
43       SDIhi
                   Serial Data Input in Daisy-Chain Mode. The data from each AD7280A in the daisy chain is passed through the
44       CNVSThi   SDOlo output and the SDIhi input of each AD7280A in the chain and is supplied to the DSP/microprocessor
45       SDOhi     through the SDO output of the master AD7280A. This input should be connected to the SDOlo output of the
46       SCLKhi    AD7280A immediately above it in potential in the daisy chain. The AD7280A at the highest potential in the
47       CShi      stack does not require a serial data input in daisy-chain mode; in this case, the pin should be connected to
48       PDhi      VDD through a 1 k resistor.

                   Conversion Start Output in Daisy-Chain Mode. The convert start signal from the DSP/microprocessor supplied
                   to the CNVST input of the master AD7280A is passed through each AD7280A by means of the CNVST input
                   and the CNVSThi output. This output should be connected to the CNVST pin of the AD7280A immediately
                   above it in potential in the daisy chain. The AD7280A at the highest potential in the stack does not require
                   a daisy-chain conversion start output; in this case, the pin should be connected to VDD.

                   Serial Data Output in Daisy-Chain Mode. The serial data input from the DSP/microprocessor supplied to the
                   SDI input of the master AD7280A is passed through each AD7280A by means of the SDI input and the SDOhi
                   output. This output should be connected to the SDI input of the AD7280A immediately above it in potential
                   in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain serial
                   data output; in this case, the pin should be connected to VDD.

                   Serial Clock Output in Daisy-Chain Mode. The clock signal from the DSP/microprocessor supplied to the
                   SCLK input of the master AD7280A is passed through each AD7280A by means of the SCLK input and the
                   SCLKhi output. This output should be connected to the SCLK input of the AD7280A immediately above it in
                   potential in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain
                   serial clock output; in this case, the pin should be connected to VDD.

                   Chip Select Output in Daisy-Chain Mode. The chip select signal from the DSP/microprocessor supplied to the
                   CS input of the master AD7280A is passed through each AD7280A by means of the CS input and the CShi
                   output. This output should be connected to the CS input of the AD7280A immediately above it in potential
                   in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain chip
                   select output; in this case, the pin should be connected to VDD.

                   Power-Down Output in Daisy-Chain Mode. The power-down signal from the DSP/microprocessor supplied
                   to the PD input of the master AD7280A is passed through each AD7280A by means of the PD input and the
                   PDhi output. This output should be connected to the PD input of the AD7280A immediately above it in
                   potential in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain
                   power-down output; in this case, the pin should be connected to VDD.

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                                                                                                                                                                                                    AD7280A

TYPICAL PERFORMANCE CHARACTERISTICS

                  5.5                                                                                                                      8
                                VDD = 8V

                       VDD = 10V

                  5.4  VDD = 22.5V                                                                                                         7           SLAVE CURRENTS

                       VDD = 29.9V

VREG VOLTAGE (V)  5.3                                                                                                                      6
                                                                                                                                                                               MASTER CURRENTS
                                                                                 09435-102
                                                                                                                                           5
                                                                                                                    IDD (mA)
                  5.2

                                                                                                                                           4

                  5.1                                                                                                                                                  SLAVE, VDD = 8V
                                                                                                                                                                       SLAVE, VDD = 10V
                  5.0                                                                                                                      3                           SLAVE, VDD = 29.9V
                                                                                                                                                                       MASTER, VDD = 8V
                  4.9                                                                                                                      2                           MASTER, VDD = 10V
                     40 20                                                                                                                                           MASTER, VDD = 29.9V
                                                                                                                                           1
                                          0  20  40  60                80  100                                                             40 20  0  20   40         60                       80    100                09435-105

                                             TEMPERATURE (C)                                                                                          TEMPERATURE (C)

                  Figure 4. VREG vs. Temperature for Different Supply Voltages,                                                                  Figure 7. IDD During Cell Balancing vs. Temperature
                                  VREG Connected to AVCC and DVCC                                                                                             for Different Supply Voltages

                  5.5                                                                                                                      8
                                VDD = 8V                                                                                                                                                                SLAVE, VDD = 8V

                       VDD = 10V                                                                                                                                       SLAVE, VDD = 10V

                  5.4  VDD = 22.5V                                                                                                         7                           SLAVE, VDD = 29.9V

                       VDD = 29.9V                                                                                                                                     MASTER, VDD = 8V

                                                                                                                                           6                           MASTER, VDD = 10V

VREG VOLTAGE (V)  5.3                                                                                                                                                  MASTER, VDD = 29.9V

                                                                                 09435-103                                                 5

                  5.2                                                                                               IDD (mA)

                                                                                                                                           4           SLAVE CURRENTS

                  5.1

                  5.0                                                                                                                      3
                                                                                                                                                                               MASTER CURRENTS

                                                                                                                                           2

                  4.9                     0  20  40  60                80  100                                                             1        0  20   40         60                       80    100                09435-106
                     40 20                                                                                                               40 20

                                             TEMPERATURE (C)                                                                                          TEMPERATURE (C)

                  Figure 5. VREG vs. Temperature for Different Supply Voltages,                                                            Figure 8. IDD During Software Power-Down vs. Temperature
                     VREG Connected to AVCC and DVCC, 5 mA External Load                                                                                     for Different Supply Voltages

                  8                                                                                                                      10,000             9149
                                                                                                                                           8000
                                                       SLAVE CURRENTS
                  7

                  6                          MASTER CURRENTS                     09435-104

IDD (mA)          5                                                                                                 NUMBER OF OCCURRENCES  6000

                  4                                                                                                                        4000

                  3                                  SLAVE, VDD = 8V                                                                       2000
                                                     SLAVE, VDD = 10V
                  2                                  SLAVE, VDD = 29.9V                                                                             5  460        386
                                                     MASTER, VDD = 8V
                  1                                  MASTER, VDD = 10V                                                                     0
                  40 20                            MASTER, VDD = 29.9V

                                          0  20  40  60                80  100                                                                   2660 2661 2662 2663 2664 2665 2666 2667 2668                            09435-107

                                             TEMPERATURE (C)                                                                                               CODE

                       Figure 6. IDD During Conversion vs. Temperature                                                                           Figure 9. Histogram of Codes for 10,000 Samples,
                                  for Different Supply Voltages                                                                                               Odd Cell Voltage Channels

                                                                                 Rev. 0 | Page 11 of 48
AD7280A

                     10,000                                          8870                                                                                    2.508  PART 1      PART 2        PART 3
                       8000                                                                                                                                  2.506  PART 4      PART 5        PART 6
NUMBER OF OCCURRENCES                                                                                                                                               PART 7      PART 8        PART 9
                                                                                                                                                                    PART 10     PART 11       PART 12

                       6000                                                                  09435-108                                                       2.504

                                                                                                                               VREF VOLTAGE (V)              2.502

                       4000

                                                                                                                                                             2.500

                       2000                                                                                                                                  2.498
                                                                956

                       0         2661    7                         167     2666  2667  2668                                                                  2.496           0  20       40   60       80                100  09435-111
                           2660        2662                                                                                                                        40 20
                                              2663 2664 2665
                                                       CODE                                                                                                                     TEMPERATURE (C)

                              Figure 10. Histogram of Codes for 10,000 Samples,                                                                                     Figure 13. VREF vs. Temperature for Different Parts
                                           Even Cell Voltage Channels

                     10,000                                                                                                                                  7.5                    VDD = 8V
                       8000
                                                                     9072                                                                                                           VDD = 10V
                                                                                                                                                                                    VDD = 16.8V
                                                                                                                                                             6.0

NUMBER OF OCCURRENCES                                                                        09435-109                                                                              VDD = 22.5V

                                                                                                                                TOTAL UNADJUSTED ERROR (mV)  4.5                    VDD = 29.9V

                       6000                                                                                                                                  3.0

                                                                                                                                                             1.5

                       4000                                                                                                                                  0

                                                                                                                                                             1.5

                       2000                                                                                                                                  3.0

                                                                 692                                                                                         4.5            0  20       40      60    80                100  09435-214
                                                                                  236                                                                            40 20

                            0                                                                                                                                                   TEMPERATURE (C)
                               2942 2943 2944 2945 2946 2947 2948 2949 2950 2951 2952
                                                                        CODE                 Figure 14. Total Unadjusted Error for Even Cell Voltage Channels (Absolute
                                                                                                          Value) vs. Temperature for Different Supply Voltages
                             Figure 11. Histogram of Codes for 10,000 Samples,
                                                Auxiliary Channels

                       2.508                                                                                                                                 7.5                    VDD = 8V
                       2.507
                       2.506     VDD = 8V                                                                                                                    6.0                    VDD = 10V
                       2.505     VDD = 10V                                                                                                                                          VDD = 16.8V
                       2.504     VDD = 16.8V                                                 09435-212
                                 VDD = 22.5V                                                                                                                                        VDD = 22.5V
                                 VDD = 29.9V                                                                                    TOTAL UNADJUSTED ERROR (mV)
                                                                                                                                                             4.5                    VDD = 29.9V

VREF VOLTAGE (V)                                                                                                                                             3.0

                       2.503

                       2.502                                                                                                                                 1.5

                       2.501

                                                                                                                                                             0

                       2.500

                       2.499                                                                                                                                 1.5

                       2.498

                                                                                                                                                             3.0

                       2.497

                       2.496           0      20                     40    60    80    100                                                                   4.5            0  20       40      60    80                100  09435-215
                             40 20                                                                                                                             40 20

                                              TEMPERATURE (C)                                                                                                                  TEMPERATURE (C)

                       Figure 12. VREF vs. Temperature for Different Supply Voltages         Figure 15. Total Unadjusted Error for Odd Cell Voltage Channels (Absolute
                                                                                                         Value) vs. Temperature for Different Supply Voltages

                                                                                             Rev. 0 | Page 12 of 48
                                                                                                                                                                                                                   AD7280A

                             7.5                    VDD = 8V

                                                    VDD = 10V                                                                                                                       5
                                                    VDD = 16.8V
                             6.0

TOTAL UNADJUSTED ERROR (mV)                         VDD = 22.5V

                             4.5                    VDD = 29.9V                                                                                                                     4

                             3.0                                                                                            09435-216

                                                                                                                                                             VOLTAGE (V)            3

                             1.5

                             0                                                                                                                                                      2

                             1.5

                             3.0                                                                                                                                                   1
                                                                                                                                                                                                                                                                         PD

                                                                                                                                                                                                                                            VREG

                             4.5                                                                                                                                                                                                                                        VREF      09435-117
                                 40 20                                                                                                                                            0

                                             0  20  40           60  80  100                                                                                                             0  2  4             6  8                                                              10

                                                TEMPERATURE (C)                                                                                                                                  TIME (ms)

Figure 16. Total Unadjusted Error for Auxiliary Channels (Absolute Value)                                                                           Figure 19. Power-Up Time, 10 F Capacitor on the VREF and VREG Pins
                vs. Temperature for Different Supply Voltages

                             5                                                                                                                                                      5

                             4                                                                                                                                                      4
                                                                                                                                                                                                                                                                         PD
VOLTAGE (V)                  3                                                                                              09435-115                                                                                                                                    VREG
                                                                                                                                                                                                                                                                         VREF
                                                                                                                                                            VOLTAGE (V)
                                                                                                                                                                                    3

                             2                                                                                                                                                      2

                             1                                                                                                                                                      1
                                                                                                                  PD

                                                                         VREG

                                                                                                                  VREF                                                              0                                                                                              09435-118
                             0

                                0         2     4             6      8                                                  10                                                               0  2  4             6  8                                                              10

                                                   TIME (ms)                                                                                                                                      TIME (ms)

Figure 17. Power-Up Time, 1 F Capacitor on the VREF and VREG Pins                                                           Figure 20. Power-Down Time, 10 F Capacitor on the VREF and VREG Pins

                                                                                                                                                                                    5.2

                             5                                                                                                                                                      4.8
                                                                                                                  PD
                                                                                                                  VREG      09435-116
                                                                                                                  VREF
                                                                                                                                                            CBx OUTPUT VOLTAGE (V)
                             4

VOLTAGE (V)                                                                                                                                                                         4.4

                             3

                             2                                                                                                                                                      4.0

                             1                                                                                                                                                      3.6

                             0                                                                                                                                                      3.2                                                                                            09435-119
                                                                                                                                                                                        0
                                0         2     4             6      8                                                  10                                                                  100 200 300 400 500 600 700 800
                                                                                                                                                                                                                 LOAD CURRENT (nA)
                                                   TIME (ms)

Figure 18. Power-Down Time, 1 F Capacitor on the VREF and VREG Pins                                                                                                                         Figure 21. CBx Output Voltage vs. Load Current

                                                                                                                            Rev. 0 | Page 13 of 48
AD7280A

TERMINOLOGY                                                            Output Voltage Hysteresis
                                                                       Output voltage hysteresis, or thermal hysteresis, is defined as
Differential Nonlinearity (DNL)                                        the absolute maximum change of reference output voltage after
DNL is the difference between the measured and the ideal               the device is cycled through temperature from either T_HYS+
1 LSB change between any two adjacent codes in the ADC.                or T_HYS-, where:

Integral Nonlinearity (INL)                                                 T_HYS+ = +25C to TMAX to +25C
INL is the maximum deviation from a straight line passing                   T_HYS- = +25C to TMIN to +25C
through the endpoints of the ADC transfer function. The
endpoints of the transfer function are zero scale (a point 1 LSB       Output voltage hysteresis is expressed in ppm using the follow-
below the first code transition) and full scale (a point 1 LSB         ing equation:
above the last code transition).

Offset Error                                                                             VHYS (ppm) =     VREF  (25 C) -VREF (T_HYS)      10 6
Offset error applies to straight binary output coding. It is the                                                   VREF (25 C)        
deviation of the first code transition (000 ... 000) to (000 ... 001)
from the ideal, that is, AGND + 1 LSB for AUX1 to AUX6 and             where:
1 V + AGND + 1 LSB for VIN0 to VIN6.                                   VREF(25C) = VREF at 25C.
                                                                       VREF(T_HYS) is the maximum change of VREF at T_HYS+ or
Offset Error Match                                                     T_HYS-.
Offset error match is the difference in zero code error across all
six channels.                                                          Static Leakage Current
                                                                       Static leakage current is the current measured on the cell voltage
Gain Error                                                             and/or the auxiliary ADC inputs when the device is static, that
Gain error applies to straight binary output coding. It is the         is, not converting.
deviation of the last code transition (111 ... 110) to (111 ... 111)
from the ideal (that is, 2 VREF - 1 LSB) after adjusting for the     Dynamic Leakage Current
offset error.                                                          Dynamic leakage current is the current measured on the cell
                                                                       voltage and/or the auxiliary ADC inputs when the device is
Gain Error Match                                                       converting, with the static leakage current subtracted. Dynamic
Gain error match is the difference in gain error across all six        leakage current is specified with a convert start pulse frequency
channels.                                                              of 10 Hz, that is, every 100 ms. The dynamic leakage current for
                                                                       a different conversion rate can be calculated using the following
ADC Unadjusted Error                                                   equation:
ADC unadjusted error includes the INL error and the offset and
gain errors of the ADC and measurement channel.

Total Unadjusted Error (TUE)                                                             I DYN(B)  =   I DYN(A) f CNVST (B)  
TUE is the maximum deviation of the output code from the ideal.                                                               
Total unadjusted error includes the INL error, the offset and gain                                        f CNVST (A)
errors, and the reference errors. Reference errors include the
difference between the actual and ideal reference voltage (that        where:
is, 2.5 V) and the reference voltage temperature coefficient.          IDYN(A) is the dynamic leakage current at the convert start
                                                                       frequency, fCNVST(A) (see Table 1).
Reference Voltage Temperature Coefficient                              IDYN(B) is the dynamic leakage current at the desired convert
The reference voltage temperature coefficient is derived from          start frequency, f . CNVST(B)
the maximum and minimum reference output voltage (VREF)
measured between TMIN and TMAX. It is expressed in ppm/C
using the following equation:

TCVREF (ppm/ C)  =   VREF (Max) - VREF (Min)       10 6
                       2.5 V (TMAX - TMIN )

where:
VREF(Max) is the maximum VREF between TMIN and TMAX.
VREF(Min) is the minimum VREF between TMIN and TMAX.
TMAX = +85C or +105C.
TMIN = -40C.

                                                                 Rev. 0 | Page 14 of 48
                                                                            AD7280A

THEORY OF OPERATION                                                   The AD7280A provides six analog output voltages that can be
                                                                      used to control external transistors as part of a cell balancing
CIRCUIT INFORMATION                                                   circuit. Each cell balance output provides a 0 V or 5 V voltage,
                                                                      with respect to the potential on the base of each individual cell,
The AD7280A is a lithium ion (Li-Ion) battery monitoring chip         that can be applied to the gate of the external cell balancing
that can monitor the voltage and temperature of four, five, or six    transistors.
series-connected Li-Ion battery cells. The AD7280A also provides
an interface that can be used to control external transistors for     The AD7280A features a daisy-chain interface. Individual
cell balancing.                                                       AD7280A devices can monitor the cell voltages and tempera-
                                                                      tures of six cells. A chain of AD7280As can be used to monitor
The VDD and VSS supplies required by the AD7280A should               the cell voltages and temperatures of a larger number of cells. The
be taken from battery cells being monitored by the part. An           conversion data from each AD7280A in the chain passes to the
internal VREG rail is generated to provide power for the ADC          system controller via a single SPI interface. Control data can
and the internal interface circuitry. This VREG voltage is available  similarly be passed via the SPI up the chain to each individual
on an output pin for use external to the AD7280A.                     AD7280A.

The AD7280A consists of a high voltage input multiplexer, a low       The AD7280A includes an on-chip 2.5 V reference. The
voltage input multiplexer, and a SAR ADC. The high voltage            reference voltage is available for use external to the AD7280A.
multiplexer allows four, five, or six series-connected Li-Ion
battery cells to be measured. The low voltage multiplexer provides    The AD7280A also has a VDRIVE feature to control the voltage at
the user with six single-ended ADC inputs that can be used in         which the serial interface operates. VDRIVE allows the ADC to
combination with external thermistors to measure the tempera-         easily interface to both 3 V and 5 V processors. For example, in
ture of each battery cell. The auxiliary ADC inputs can also be       the recommended configuration, the AD7280A is operated with
used for external diagnostics in the application. Initiating conver-  a supply of 5 V; however, the VDRIVE pin can be powered from
sions on all 12 channels, that is, the six cell voltage channels and  a 3 V supply, allowing a large dynamic range with low voltage
the six auxiliary ADC channels, requires only a single CNVST          digital processors.
pulse. Alternatively, the conversion can be initiated through the
rising edge of CS. Each conversion result is stored in an individual  CONVERTER OPERATION
result register (see Table 13).
                                                                      The conversion paths of the AD7280A consist of a high voltage
Each individual cell voltage and auxiliary ADC measurement            input multiplexer or a low voltage input multiplexer and a SAR
requires a minimum of 1 s to acquire and complete a conver-           ADC. The high voltage multiplexer selects the pair of analog
sion. Depending on the external components connected to the           inputs, VIN0 to VIN6, that is to be converted. The voltage of
analog inputs of the AD7280A, additional acquisition time may         each individual cell is measured by converting the difference
be required. A higher acquisition time can be selected through        between adjacent analog inputs, that is, VIN1 - VIN0, VIN2 -
the control register. The AD7280A also provides a conversion          VIN1, and so on (see Figure 22 and Figure 23). The low voltage
averaging option that can be selected through the control register.   multiplexer selects the auxiliary ADC input, AUX1 to AUX6,
This option allows the user to complete two, four, or eight averages  that is to be converted. The conversion results for each cell
on each cell voltage and auxiliary ADC measurement. The aver-         voltage and auxiliary ADC input can be accessed tWAIT after
aged conversion results are stored in the result registers. On        the programmed conversion sequence is completed.
power-up, the default combined acquisition and conversion
time is 1 s, with the averaging register set to 0, that is, a single  VIN6
conversion per channel.
                                                                      VIN5
The results of the cell voltage and auxiliary ADC conversions
are read back via the 4-wire serial peripheral interface (SPI).       VIN4
The SPI is also used to write to and read from the internal
registers.                                                            VIN3

The AD7280A features an alert function that can be triggered if       VIN2
the voltage conversion results or the auxiliary ADC conversion
results exceed the maximum and minimum voltage thresholds             VIN1  ADC VIN+                                             09435-004
selected by the user. The alert modes and threshold levels are        VIN0  ADC VIN
selected by writing to internal registers.

                                                                      Figure 22. Mux Configuration During VIN1 to VIN0 Sampling

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AD7280A

            VIN6                                                             ANALOG INPUT STRUCTURE

            VIN5                                                             Figure 26 shows the equivalent circuit of the analog input
                                                                             structure of the AD7280A. The diodes provide ESD protection.
            VIN4                                                             The resistors are lumped components made up of the on
                                                                             resistance of the input multiplexer, internal track resistance,
            VIN3                                                             and other internal switches. The value of these resistors is
                                                                             approximately 300  typical. Capacitor C1 is also a lumped
            VIN2                                                             component made up of pin capacitance, ESD diodes, and switch
                                                                             capacitance, whereas Capacitor C2 is the sampling capacitor
            VIN1       ADC VIN+                                   09435-005  of the ADC. The total lumped capacitance of C1 and C2 is
            VIN0       ADC VIN                                              approximately 15 pF.

          Figure 23. Mux Configuration During VIN2 to VIN1 Sampling                                                           VDD

The ADC is a successive approximation register analog-to-                                                            D             R1          C2
digital converter (SAR ADC). The converter is composed of
a comparator, a SAR, control logic, and two capacitive DACs.                              VIN+
Figure 24 shows a simplified schematic of the converter. During
the acquisition phase, the SW1, SW2, and SW3 switches are                                            C1              D
closed. The sampling capacitor array acquires the signal on the
input during this phase.                                                                                 VSS
                                                                                                         VDD

      VREF                                 CAPACITIVE                                                                D             R1          C2
                                                 DAC
                                                                                          VIN
                  COMPARATOR
      B      CS                                                                                      C1              D

VIN+  A SW1       SW3  CONTROL                                                                                                VSS                  09435-008
VIN  A SW2              LOGIC
                                                                                                  Figure 26. Equivalent Analog Input Circuit
      B      CS
                                                                             TRANSFER FUNCTION
      VREF             CAPACITIVE                      09435-006
                            DAC                                              The output coding of the AD7280A is straight binary. The designed
                                                                             code transitions occur at successive integer LSB values (that is,
Figure 24. ADC Configuration During Acquisition Phase                        1 LSB, 2 LSBs, and so on). The LSB size is dependent on whether
                                                                             the cell voltage or the auxiliary ADC inputs are being measured.
When the ADC starts a conversion, SW3 opens, and SW1 and                     The analog input range of the voltage inputs is 1 V to 5 V, and
SW2 move to Position B, causing the comparator to become                     the analog input range of the auxiliary ADC inputs is 0 V to 5 V.
unbalanced (see Figure 25). The control logic and capacitive DACs            The ideal transfer characteristic is shown in Figure 27.
are used to add and subtract fixed amounts of charge to return
the comparator to a balanced condition. When the comparator                  Table 7. LSB Sizes for Each Analog Input Range
is rebalanced, the conversion is complete. The control logic gen-
erates the ADC output code. This output code is then stored in                                           Input          Full-Scale
the appropriate register for the input that has been converted.                                          Range          Range

      VREF                                 CAPACITIVE                        Selected Inputs                                                   LSB Size
                                                 DAC                                                                                           976 V
                                                                             Cell Voltage                1 V to 5 V 4 V/4096                   1.22 mV
                  COMPARATOR
      B      CS                                                              Auxiliary ADC Inputs 0 V to 5 V 5 V/4096

VIN+  A SW1       SW3  CONTROL
VIN  A SW2              LOGIC
                                                                                          111...111
      B      CS                                                                           111...110

      VREF             CAPACITIVE                      09435-007                          111...000
                            DAC                                                           011...111
                                                                                                    ADC CODE
Figure 25. ADC Configuration During Conversion Phase
                                                                                                                                                                                                                                                                              09435-009
                                                                                          000...010
                                                                                          000...001
                                                                                          000...000

                                                                                                          1V + 1LSB     5V 1LSB  4V INPUT RANGE
                                                                                                     AGND + 1LSB        5V 1LSB  5V INPUT RANGE

                                                                                                                     ANALOG INPUT

                                                                                                     Figure 27. Ideal Transfer Characteristic

                                                                  Rev. 0 | Page 16 of 48
                                                                                                                           AD7280A

TYPICAL CONNECTION DIAGRAMS

0.1F                        10F                                    10k
10k
                             VIN6 VDD MASTER                                VREG
10k                                                                       DVCC
10k                         CB6                                           AVCC                       1F
                             VIN5                                         VDRIVE               0.1F
10k                                                                        VREF       0.1F
10k                         CB5   AD7280A                                  CREF
                             VIN4                                                          1F
10k                                                                                0.1F
10k                         CB4
                             VIN3                                                      OPTIONAL INTERFACE PINS
10k
10k                         CB3                                          ALERT                   DSP/MICRO-
                             VIN2                                         CNVST                   PROCESSOR
10k
10k                         CB2                                                PD
                             VIN1                                            SDO
10k                                                                        SCLK
10k                         CB1
                             VIN0 VSS                                          SDI
                                                                                CS

                                                                              4-WIRE SPI INTERFACE              09435-010

Figure 28. AD7280A Configuration Diagram for Six Battery Cells

The AD7280A can be used to monitor four, five, or six battery             The 10 k resistor in series with the inputs combined with a
cells connected in series. A typical configuration for a six-cell         100 nF capacitor across the adjacent differential inputs acts as
battery monitoring application is shown in Figure 28. However,            a low-pass filter. The 10 k resistors provide protection for the
lithium ion battery applications require a significant number of          analog inputs in the event of an overvoltage or undervoltage on
individual cells to provide the required output voltage. Figure 29        those inputs, for example, if any of the cell voltage inputs is
shows the recommended configuration of a chain of AD7280As                incorrectly shorted to VDD or VSS. The resistors also provide
monitoring a larger battery stack. The daisy-chain interface of the       protection during the initial connection of the daisy chain of
AD7280A allows each individual AD7280A to communicate with                AD7280As to the battery stack. For more information about the
the AD7280A immediately above and below it. The daisy-chain               daisy-chain interface, see the Daisy-Chain Interface section.
interface allows the AD7280As to be electrically connected to
the battery management chip without the need for individual               In an application that includes a safety mechanism designed to
isolation devices between each AD7280A.                                   open circuit the battery stack, additional isolation is required
                                                                          between the AD7280A above the break point and the battery
As shown in Figure 29, it is recommended that a Zener diode be            management chip.
placed across the supplies of each AD7280A. This prevents an
overvoltage across the supplies of each AD7280A during the                A suggested configuration for the external cell balancing circuit
initial connection of the daisy chain of AD7280As to the battery          is shown in Figure 28. This configuration also includes 10 k
stack. A voltage rating of 30 V is suggested for this Zener diode,        resistors in series with the cell balance outputs. These resistors
but lower values can also be used to suit the application.                provide protection for the cell balance outputs in the event of
                                                                          an overvoltage or undervoltage on those inputs. See the Cell
                                                                          Balancing Outputs section for more information.

                                   Rev. 0 | Page 17 of 48
AD7280A

                                VDDn                                                             1k
                                                                                                              VDDn

                   10F  100nF

100nF  VDD(n 1)                     VDD
                                                 PDhi
                   10k                                CShi                                       VREG
                   10k                                      SCLKhi
                   10k   100nF  VIN6                             SDOhi                           DVCC                                 1F
                   10k   100nF  VIN5                                   CNVSThi                   AVCC               0.1F
                   10k   100nF  VIN4                                        SDIhi
                   10k   100nF  VIN3                                             ALERThi
                   10k   100nF  VIN2
                         100nF  VIN1                                                          VDRIVE
                                VIN0
                                                                                                                 1k
                                                                                              ALERT

                                                  AD7280A                                                       1k
                                                                                                 SDO

                                                                                      MASTER           10k

                                      VSS                                                        VREF   1F
                                                     PD                                          CREF  0.1F
                                                          CS
                                                                SCLK
                                                                     SDI
                                                                           CNVST
                                                                                SDOlo
                                                                                     ALERTlo

                                                                                                 VDD(n 1)

             7                  VDD1  22pF
       FERRITE                        22pF
                                      22pF
                                      22pF
                                      22pF
                                      22pF
                                      22pF

                   10F 100nF

100nF    VDD0                         VDD
                                                     PDhi
                   10k          VIN6                      CShi                                   VREG                      1F
                   10k          VIN5                            SCLKhi                          DVCC
                   10k   100nF  VIN4                                 SDOhi                      AVCC      0.1F
                   10k   100nF  VIN3                                       CNVSThi             VDRIVE  1k
                   10k   100nF  VIN2                                            SDIhi                  1k
                   10k   100nF  VIN1                                                 ALERThi  ALERT    10k
                   10k   100nF  VIN0                                                              SDO   1F
                         100nF                                                                                             NOTES
                                                                                            MASTER     0.1F
                                                  AD7280A                                                                  1  ALL AD7280A DEVICES ON THE DAISY CHAIN
                                                                                                 VREF                         SHOULD BE LOCATED ON THE SAME PCB.
                                                                                                 CREF
                                      VSS                                                                                  2 PLACE 22pF DAISY-CHAIN CAPACITORS
                                                     PD                                                                        AS CLOSE AS POSSIBLE TO THEIR
                                                          CS                                                                   TERMINATING PINS, THAT IS, CLOSE TO
                                                                SCLK                                                           THE PIN THAT HAS THE ARROW POINTING
                                                                     SDI                                                       TO IT ON THE DIAGRAM.
                                                                           CNVST
                                                                                SDOlo                                      3 ROUTE VDD AND VSS TRACES TO ENSURE
                                                                                     ALERTlo                                   A LOW IMPEDANCE CONNECTION BETWEEN THEM.

                                3     22pF                                                                     VDD0        4 ROUTE DAISY-CHAIN TRACKS ON AN INNER
                                                                                              4                                PCB LAYER.
                                      22pF
                                                                                                                           5 ADD A VSS PLANE FROM THE UPPER SLAVE
                                      22pF                                                                                     DEVICE EXTENDED DOWN OVER AND UNDER
                                                                                                                               THE DAISY CHAIN TO ACT AS A SHIELD FOR
                                          22pF                                                                                 THE DAISY CHAIN.
                                2
                                                                                                                           6 PLACE AD7280A PARTS AS CLOSE TOGETHER
                                          22pF                                                                                 AS POSSIBLE ON THE BOARD TO MINIMIZE
                                                                                                                               THE LENGTH OF THE DAISY-CHAIN TRACKS.
                                      22pF                                                    6

                                VDD0  22pF

                   10F 100nF         10k         5                                                                        7 FERRITES ON THE VDD LINES CAN BE REPLACED
                                                                                                                               WITH 20 RESISTORS EXCEPT IN THE CASE OF THE
100nF                                 VDD                                                                                      VSS0 CONNECTION. IN THIS CASE, THE 20 RESISTOR
                                                MASTER                                                                         SHOULD BE REPLACED WITH A 0 RESISTOR.
                   10k                                                                          VREG
                   10k                               PDhi                                      DVCC                        1F
                   10k                                    CShi                                 AVCC
                   10k   100nF  VIN6                            SCLKhi                       VDRIVE                 0.1F
                   10k   100nF  VIN5                                 SDOhi
                   10k   100nF  VIN4                                       CNVSThi           ALERT
                   10k   100nF  VIN3                                            SDIhi        CNVST
                         100nF  VIN2                                                 ALERThi
                         100nF  VIN1                                                               PD
                                VIN0                                                             SDO                       OPTIONAL INTERFACE PINS
                                                                                               SCLK
                                                  AD7280A
                                                                                                  SDI
                                      VSS                                                          CS                                    DSP/MICRO-
                                                    CREF                                                                                PROCESSOR
                                                          VREF                              1k
                                                                      SDOlo                                                4-WIRE SPI INTERFACE
                                                                             ALERTlo

                                VSS0       0.1F  1F                                                                                                                 09435-011

                                      Figure 29. AD7280A Daisy-Chain Configuration

                                                  Rev. 0 | Page 18 of 48
                                                                                                                                           AD7280A

REFERENCE                                                                   The conversion sequence--that is, the order in which the cell
                                                                            voltages and auxiliary ADC inputs are converted--is shown in
The internal reference is temperature compensated to 2.5 V. The             Figure 31 and Figure 32. The cell voltage inputs are converted in
reference is trimmed to provide a typical drift of 3 ppm/C. As            reverse order, that is, Cell 6 is followed by Cell 5, and so on.
shown in Figure 30, the internal reference circuitry consists of a          However, the auxiliary ADC inputs are converted in increasing
1.2 V band gap reference and a reference buffer. The 2.5 V refer-           numerical order, that is, AUX1 is followed by AUX2, and so on.
ence is available at the VREF pin. The VREF pin should be decoupled         For example, when all 12 inputs are selected for conversion, the
to REFGND using a 1 F or greater ceramic capacitor. The CREF                conversion of Cell 1, that is, VIN1 to VIN0, is followed by the
pin should be decoupled to REFGND using a 0.1 F or greater                  conversion of the AUX1 input.
ceramic capacitor. The 2.5 V reference is capable of driving an
external load of up to 10 k.                                                When all selected conversions are completed, the VIN6 and VIN5
                                                                            voltage inputs are again selected through the multiplexer, and
REFGND                                 VREF                                 the voltage across Cell 6 is acquired in preparation for the next
     CREF                                                                   conversion request. This is the default state for the multiplexer.

AVCC       BAND GAP       ADC SELF-TEST      09435-012                      Bits[D15:D14] of the control register select the cell voltage and
               1.2V       VOLTAGE                                           auxiliary ADC inputs to be converted. There are four options
                                                                            available (see Table 8).
Figure 30. AD7280A Internal Reference

CONVERTING CELL VOLTAGES AND AUXILIARY                                      Table 8. Cell Voltage and Auxiliary ADC Input Selection
ADC INPUTS
                                                                            Bits[D15:D14] Voltage Inputs                     Auxiliary ADC Inputs

A conversion can be initiated on the AD7280A using either the               00         6 to 1                                1 to 6
CNVST input or the serial interface (see the Conversion Start
Format section). A single conversion command initiates conver-              01         6 to 1                                1, 3, and 5
sions on all selected channels of the AD7280A. As described in
the Converter Operation section, the voltage of each individual             10         6 to 1                                None
battery cell is measured by converting the difference between
adjacent analog inputs. The first cell to be converted following a          11         ADC self-test                         None
convert start command is Cell 6, which is the difference between
VIN6 and VIN5. At the end of the first conversion, the AD7280A              Each voltage and auxiliary ADC input conversion requires a
generates an internal end-of-conversion (EOC) signal. This internal         minimum of 1 s to acquire and convert the cell voltage or
EOC selects the next cell voltage inputs for measurement through            auxiliary ADC input voltage. For example, when Bits[D15:D14]
the multiplexer, that is, the difference between VIN5 and VIN4.             are set to 00, the falling edge of CNVST triggers a series of 12
The new input is acquired, and a second internal convert start              conversions. This requires a minimum of 12 s to convert all
signal is generated, which initiates the conversion. This process           selected measurements on a single AD7280A. If no auxiliary
is repeated until all the selected voltage and auxiliary ADC inputs         ADC input conversions are required, Bits[D15:D14] are set to
have been converted.                                                        10. In this case, the conversion request triggers a series of six
                                                                            conversions, requiring a minimum of 6 s.

                                       t1

                   CNVST

                                                                     tACQ

                          tCONV                                                 tCONV                                           09435-013

           INTERNAL ADC                VOLT 6 VOLT 5                 VOLT 4                    AUX6
           CONVERSIONS

                                           Figure 31. ADC Conversions on the AD7280A

                                                        CONVERSION WINDOW

                          t1

            CNVST                                                    tWAIT             tQUIET

INTERNAL ADC              VOLT VOLT VOLT                AUX6                                                              VOLT VOLT
CONVERSIONS
                          6      5     4                                                                                  6  5

SERIAL READ                                                                                 DATA READBACK -- ALL DEVICES                   09435-014
  OPERATION
                              Figure 32. ADC Conversions and Readback on the AD7280A
                                                      Rev. 0 | Page 19 of 48
AD7280A

Note that 90 s should be allowed before initiating any conver-      Conversion Averaging
sions following any change to Bits[D15:D14]. This time should
be allowed between writing to the control register to change the    The AD7280A includes an option where the acquisition and
selected conversions and initiating the first conversion.           conversion of each cell input can be repeated with an averaged
Conversions that are initiated by the rising edge of the CS pin     conversion result being stored in the individual register. The
require two separate write commands to the control register. The    averaged conversion result can then be read back through the
first command configures the AD7280A for the required               SPI interface in the same manner as a standard conversion result.
acquisition time; the second command, following a delay of          The AD7280A can be programmed, through Bits[D10:D9] of the
90 s, initiates the conversion on the rising edge of CS.            control register, to complete one, two, four, or eight conversions.
                                                                    The default on power-up is a single conversion per channel, that
After the completion of all requested conversions, the results      is, no averaging.
can be read back from either a single device or from all devices
in a daisy chain by using the SPI and daisy-chain interfaces. For   Selection of the two, four, or eight average options through the
more information, see the Serial Interface section and the          control register causes the control sequence of both the high
Daisy-Chain Interface section.                                      voltage and low voltage input multiplexers to be reconfigured to
                                                                    allow the additional acquisitions and conversions to be completed.
As shown in Figure 32, a wait time, tWAIT, is required between the  In each case, the requested number of conversions is completed
completion of conversions and the start of readback. This time      on each channel before beginning the acquisition and conversion
is required to synchronize the high speed conversion clock and      of the next channel in sequence. For example, if an average of two
the lower speed clock used for all other AD7280A operations.        conversions is requested, the new sequence is Voltage Channel 6,
The minimum value of tWAIT is 5 s.                                  Voltage Channel 6, Voltage Channel 5, Voltage Channel 5, Voltage
                                                                    Channel 4, and so on.
Acquisition Time
                                                                    It should also be noted that when the high voltage multiplexer
The time required to acquire an input signal depends on how         is reconfigured, 90 s should be allowed before initiating any
quickly the sampling capacitor is charged. This, in turn, depends   conversions. This time should be allowed between writing to
on the input impedance and any external components placed on        the control register to select averaging and initiating the first
the analog inputs. The default acquisition time of the AD7280A      conversion. Conversions that are being initiated by the rising
on initial power-up is 400 ns. This time can be increased in steps  edge of the CS pin require two separate write commands to the
of 400 ns up to 1.6 s to provide flexibility in selecting external  control register. The first command configures the AD7280A
components on the analog inputs. The acquisition time is selected   for the required averaging, and the second command, after a
by writing to Bits[D6:D5] in the control register (see Table 9).    delay of 90 s, initiates the conversion on the rising edge of CS.

Table 9. Analog Input Acquisition Time                              Suggested External Component Configuration on
                                                                    Analog Inputs
Bits[D6:D5] Acquisition Time
                                                                    As described in the Acquisition Time section, the acquisition
00       400 ns                                                     time of the AD7280A is selected by the status of Bits[D6:D5] in
                                                                    the control register. This provides flexibility in selecting external
01       800 ns                                                     components on the analog inputs. A suggested configuration
                                                                    for placing external components on the analog inputs to the
10       1.2 s                                                      AD7280A is shown in Figure 33.

11       1.6 s

The acquisition time required is calculated using the following     10k  100nF        AD7280A
formula:                                                            10k  100nF
                                                                    10k  100nF  VIN6
     tACQ = 10 ((RSOURCE + R) C)                                10k  100nF  VIN5
                                                                    10k  100nF  VIN4
where:                                                              10k  100nF  VIN3
RSOURCE should include any extra source impedance on the            10k         VIN2
analog input between the external capacitors (100 nF) and the                   VIN1
input pins. It does not include any extra source impedance, for                 VIN0
example, the 10 k series resistors, which are between the
battery cells and the external capacitors.                                                     09435-016
R is the resistance seen by the track-and-hold amplifier looking
at the input, 300 .
C is the sampling capacitance, that is, the value of the sampling
capacitor, 15 pF.

                                                                    Figure 33. External Series Resistance and Shunt Capacitance

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                                                                                                                          AD7280A

The 10 k resistors in series with the inputs provide protection for   device in the chain can be determined by multiplying tDELAY by
the analog inputs in the event of an overvoltage or undervoltage      the number of slave AD7280As in the daisy chain. The total
on those inputs. The 100 nF capacitor across the differential inputs  conversion time for all cell voltage and auxiliary ADC input
acts as a low-pass filter in conjunction with the 10 k resistor.      conversions can be calculated using the following equation:
The cutoff frequency of the low-pass filter is 80 Hz. Using these
external components, the default acquisition time of 400 ns can            Total Conversion Time = ((tACQ + tCONV) (Number of
be used, which allows a combined acquisition and conversion                Conversions per Part)) - tACQ + ((N - 1) tDELAY)
time of 1 s.
                                                                      where:
CONVERTING CELL VOLTAGES AND AUXILIARY                                tACQ is the analog input acquisition time of the AD7280A (see
ADC INPUTS IN A CHAIN OF AD7280As                                     Table 9).
                                                                      tCONV is the conversion time of the AD7280A, as specified in Table 3.
The AD7280A provides a daisy-chain interface that allows up to        Number of Conversions per Part is the number of inputs selected
eight parts to be stacked without the need for individual isola-      for conversion (6, 9, or 12, as listed in Table 8), multiplied by
tion. One feature of the daisy-chain interface is the ability to      the number of averages selected for each input (1, 2, 4, or 8).
initiate conversions on all parts in the daisy-chain stack with a     N is the number of AD7280As in the daisy chain.
single convert start command. The convert start command is            tDELAY is the delay time when transferring the convert start
transferred up the daisy chain, from the master device to each        command between adjacent AD7280A devices, as specified
AD7280A in turn. The delay time between each AD7280A is               in Table 3.
tDELAY, as shown in Figure 34. The maximum delay between the
start of conversions on the master AD7280A and the last AD7280A       The total conversion times calculated for three possible
                                                                      configurations of the AD7280A are included in Table 10.

                                                                       TOTAL CONVERSION TIME =
                                       ((tACQ + tCONV) (#CONVERSIONS PER PART)) tACQ + ((N 1) tDELAY)

            CNVST

            INTERNAL ADC               tCONV    VOLT 5                tACQ + tCONV                   AUX6
            CONVERSIONS                VOLT 6                             VOLT 4

                       PART 1  tDELAY           tDELAY
                                                  VOLT 11
              SERIAL READ              VOLT 12                           VOLT 10                     AUX12
                OPERATION                                             tACQ + tCONV
                       PART 2
                               tDELAY           tDELAY
              SERIAL READ
                OPERATION              VOLT 18 VOLT 17                VOLT 16                        AUX18     09435-015
                       PART 3
                                                                      tACQ + tCONV

                               Figure 34. ADC Conversions and Readback on a Chain of Three AD7280As

Table 10. Calculated Conversion Times for Three Example AD7280A Configurations, TA = -40C to +85C

Bits  Bits  Bits                                                                    Conversion                 Total Conversion Time
                                                                                    Time per Part              per 48 Channel Stack
[D15:D14] [D10:D9] [D6:D5] Configuration                                                                       15.2 s
                                                                                                               21.2 s
00    00    00                 12 channels; tCONV = 695 ns; tACQ = 465 ns; average = 0 13.46 s                 26.15 s
                                                                                                               30.9 s
            01                 12 channels; tCONV = 695 ns; tACQ = 1.01 s; average = 0 19.45 s                 8.23 s
                                                                                                               10.97 s
            10                 12 channels; tCONV = 695 ns; tACQ = 1.46 s; average = 0 24.4 s                  13.22 s
                                                                                                               15.37 s
            11                 12 channels; tCONV = 695 ns; tACQ = 1.89 s; average = 0 29.13 s                 112.65 s
                                                                                                               164.42 s
10    00    00                 6 channels; tCONV = 695 ns; tACQ = 465 ns; average = 0 6.5 s                    207.17 s
                                                                                                               248.02 s
            01                 6 channels; tCONV = 695 ns; tACQ = 1.01 s; average = 0 9.22 s

            10                 6 channels; tCONV = 695 ns; tACQ = 1.46 s; average = 0 11.47 s

            11                 6 channels; tCONV = 695 ns; tACQ = 1.89 s; average = 0 13.62 s

00    11    00                 12 channels; tCONV = 695 ns; tACQ = 465 ns; average = 8 110.9 s

            01                 12 channels; tCONV = 695 ns; tACQ = 1.01 s; average = 8 162.67 s

            10                 12 channels; tCONV = 695 ns; tACQ = 1.46 s; average = 8 205.42 s

            11                 12 channels; tCONV = 695 ns; tACQ = 1.89 s; average = 8 246.27 s

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AD7280A                                                             CONNECTION OF FEWER THAN SIX VOLTAGE CELLS

CONVERSION WINDOW                                                   The AD7280A provides six input channels for battery cell voltage
                                                                    measurement. The AD7280A can also be used in applications
As described in the Converting Cell Voltages and Auxiliary          that require fewer than six voltage measurements. In these appli-
ADC Inputs section, the AD7280A converts the selected cell          cations, care should be taken to ensure that the sum of the
voltage and auxiliary ADC inputs in a defined sequence (see         individual cell voltages still exceeds the minimum VDD supply
Figure 31). As described in the Circuit Information section,        voltage. For this reason, the recommended minimum number of
the AD7280A consists primarily of a high voltage input multi-       battery cells connected to each AD7280A is 4. Care should also
plexer, a low voltage input multiplexer, and a SAR ADC. The six     be taken to ensure that the voltage on the VIN6 input is always
cell voltage channels are presented to the ADC in turn by the high  greater than or equal to the voltage on the VDD supply pin. For
voltage multiplexer. Control is then handed to the low voltage      example, in an application with five battery cells connected to
multiplexer that allows the six auxiliary ADC channels to be        the AD7280A, the cell voltage on Cell 5 should be applied across
converted. Following completion of all selected conversions,        VIN6 and VIN5, and the VIN4 and VIN5 inputs should be shorted
control is handed back to the high voltage multiplexer, and the     together. Figure 35 shows an example of the battery connections
AD7280A is ready to receive the next valid convert start command.   to the AD7280A in a four-cell battery monitoring application.

The conversion window of the AD7280A includes the actual con-       10k  100nF        AD7280A
version time for the selected channels (see Table 10), as well as   10k  100nF
the additional time required to return control to the high          10k  100nF  VIN6
voltage multiplexer and configure it to start acquiring the cell    10k  100nF  VIN5
voltage between VIN6 and VIN5. The conversion window                10k         VIN4
defines the minimum time that should be allowed between                         VIN3
successive convert start commands.                                              VIN2
                                                                                VIN1
The conversion window for the AD7280A can be calculated                         VIN0
using the following equation:
                                                                                               09435-017
     Conversion Window = Total Conversion Time + 80 s
                                                                               Figure 35. Typical Connections for a Four-Cell Application
where Total Conversion Time can be calculated for either a
single device or for a chain of devices, as described in the        Regardless of how many cell voltage measurements are required
Converting Cell Voltages and Auxiliary ADC Inputs section.          in the user application, the AD7280A acquires and converts the
                                                                    voltages on all six cell voltage input channels. The conversion data
SELF-TEST CONVERSION                                                on all six voltage channels is supplied to the DSP/microprocessor
                                                                    using the SPI/daisy-chain interfaces. Users should ignore the
A self-test conversion can be initiated on the AD7280A, which       conversion data that is not required in their application.
allows the operation of the ADC and reference buffer to be
verified. The self-test conversion is completed on the internal     It is also possible to read back a single cell voltage conversion
1.2 V band gap reference voltage, and the voltage range for the     result from each device in the daisy chain. This can be done by
conversion is 0 V to 5 V. The self-test conversion can be initi-    programming the read register on each device to read back the
ated on either a single AD7280A or on all AD7280As in the           required conversion result (see Example 4 in the Examples of
daisy chain simultaneously.                                         Interfacing with the AD7280A section). However, as previously
                                                                    described, all six cell voltage channels are converted. When
The conversion results can be read back though the read protocols   using the device in this mode, the overall conversion sample
defined in the Serial Interface section. The self-test conversion   rate should be limited by the conversion window required for
result typically varies between Code 970 and Code 990.              the number of channels selected by Bits[D15:D14] of the
                                                                    control register.
The self-test conversion can also be used to verify the operation
of the alert outputs, as described in the Alert Output section.     When using the alert function, the user should program the alert
                                                                    register to ensure that the shorted channels do not incorrectly
                                                                    trigger an alert output (see the Alert Output section).

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AUXILIARY ADC INPUTS                                                  AD7280A                   RTERM

The AD7280A provides six single-ended analog inputs to the                                 VSS         09435-018
ADC--AUX1 to AUX6--which can be used to convert the                                AUXTERM
voltage output of a thermistor temperature measurement circuit.
In the event that no temperature measurements are required or                           AUX1
that individual cell temperature measurements are not required,                         AUX2
the auxiliary ADC inputs can be used to convert any other 0 V                           AUX3
to 5 V input signal.                                                                    AUX4
                                                                                        AUX5
The AD7280A can be programmed to complete conversions on                   VREG AUX6
all six auxiliary ADC channels, on three auxiliary ADC channels
(AUX1, AUX3, and AUX5), or on none of the auxiliary ADC                    Figure 36. Typical Circuit Using the Thermistor Termination Resistor
input channels. The number of conversions is programmed
through Bits[D15:D14] of the control register. The number of          POWER REQUIREMENTS
conversion results supplied by the AD7280A for readback by
the DSP/microprocessor is programmed through Bits[D13:D12]            The current consumed by the AD7280A in normal operation,
of the control register. It is also possible to read back a single    that is, when not in power-down mode, is dependent on the
auxiliary ADC conversion result from each device in the daisy         mode in which the part is being operated. The three distinct
chain. This can be done by programming the read register on           modes of operation can be described as follows:
each device to read back the required conversion result (see
Example 4 in the Examples of Interfacing with the AD7280A             Voltage and auxiliary ADC input conversion
section). If the device is used in this mode, the overall conversion   AD7280A configuration and data readback
sample rate should be limited by the conversion window required       Cell balancing
for the number of channels selected by Bits[D15:D14] of the
control register.                                                     The AD7280A consumes its highest level of current while con-
                                                                      verting voltage and/or auxiliary ADC inputs to digital outputs.
In an application where the alert function is used but only one       Depending on the configuration of the AD7280A, the conversion
or two auxiliary ADC inputs are required, the AD7280A should          time can be as little as 6 s. The typical current required by the
first be programmed to complete and read back only three              AD7280A during conversion is 6.9 mA (see Table 2).
auxiliary ADC conversions by setting Bits[D15:D12] of the
control register to 0101. Channel AUX5 and Channel AUX3 can           When configuring a chain of AD7280As or when reading back
be removed from the alert detection by writing to Bits[D1:D0]         the voltage and/or auxiliary ADC conversion results from a chain
of the alert register (see Table 12 in the Alert Output section).     of AD7280As, the current required for each AD7280A is typically
                                                                      6.5 mA (see Table 2). The time required to read back the voltage
Thermistor Termination Input                                          conversions results from 48 lithium ion cells depends on the
                                                                      speed of the interface clock used, that is, SCLK, but it can be as
If thermistor circuits are used to measure each individual cell       low as 1.54 ms.
temperature, the thermistor termination pin, AUXTERM, can be
used to terminate the thermistor inputs for each auxiliary ADC        The typical current consumed by the AD7280A when the cell
input measurement. This reduces the termination resistor              balance outputs are switched on is 6.4 mA (see Table 2). The
requirement from six resistors to one. Bit D3 in the control          length of time for which the cell balance outputs are switched
register should be set to 1 when using the AUXTERM input.             on is defined by the user.

Note that, due to settling time requirements, the thermistor termi-   When the AD7280A is not being used in any of the aforemen-
nation resistor option should only be used when the acquisition       tioned modes of operation, it is recommended that the device
time of the AD7280A is set to its highest value (1.6 s). The          be powered down, as described in the Power-Down section.
acquisition time is configured by setting Bits[D6:D5] of the          This significantly reduces the current drawn by each AD7280A
control register (see Table 9).                                       in the chain, which avoids unnecessary draining of the lithium
                                                                      ion cells and aids in current matching between devices across
In Figure 36, the termination resistor is placed between VSS          the full battery stack.
and AUXTERM. The AUXTERM input can be used to terminate the
thermistor inputs to the high or low voltage of the thermistor
circuit.

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AD7280A                                                            VDD              10F                10k
                                                                             0.1F
POWER-DOWN
                                                                   MUST GO TO 0V    VDD MASTER VREG                                 1F
The AD7280A provides two power-down options.                       IN HARDWARE                           DVCC                0.1F
                                                                   POWER-DOWN                            AVCC        0.1F
Full power-down (hardware)
Software power-down                                                                                   VDRIVE           1F
                                                                                                                  0.1F
Full Power-Down (Hardware)                                                            AD7280A

The AD7280A can be placed into full power-down mode, which                                                VREF
requires only 5 A maximum current, by taking the PD pin low.                                              CREF
The falling edge of the PD pin powers down all analog and
digital circuitry.                                                                  AUXTERM             ALERT            DSP/MICRO-
                                                                                    AUX6                   SDO           PROCESSOR
The AD7280A includes a digital delay filter on the PD pin,                          AUX5                     SDI
which protects against a power-down being initiated by noise                        AUX4
or glitches on the hardware PD pin. A hardware power-down                           AUX3                  SCLK
is not initiated until the PD pin is held low for approximately                     AUX2                      CS
130 s. Similarly, the AD7280A is not taken out of power-down                        AUX1                      PD
mode until the PD pin is held high for approximately 130 s.
The digital delay filter does not apply on initial power-up. The                                   VSS  CNVST
power-on request is accepted by the AD7280A approximately
5 s after the rising edge of PD.                                                                                        MUST GO TO 0V IN        09435-023
                                                                                                                  HARDWARE POWER-DOWN
When placing the AD7280A into full power-down mode, AVCC
and DVCC must fall to 0 V and must not be held high by any                          Figure 37. VDRIVE Powered from VREG
external means. AVCC and DVCC can be held high unintention-
ally if the auxiliary ADC inputs are greater than the forward      VDD              10F                10k
bias on the internal ESD protection diodes. For this reason, it              0.1F
is recommended that the auxiliary ADC inputs return to 0 V
when the part is placed in full power-down mode.                                    VDD MASTER VREG                                        1F
                                                                                                         DVCC                      0.1F
In addition, all digital inputs on the AD7280A master device                                             AVCC               0.1F
must return to 0 V when the part is placed in full power-down                                                     2.7V TO 5.5V SUPPLY
mode (see Figure 37). However, if an external VDRIVE supply is                        AD7280A                          0.1F 10F
used--that is, VDRIVE is not connected to VREG--then only the
CNVST line must return low (see Figure 38).                                                             VDRIVE

When the AD7280A is placed into full power-down mode, the          MUST GO TO 0V                           VREF          1F
device must be left in full power-down for a minimum of 2 ms       IN HARDWARE                                    0.1F
when the VREG and VREF pins are decoupled with 1 F capacitors.     POWER-DOWN                              CREF
This ensures that the charge on the VREG and VREF decoupling                                                                  DSP/MICRO-
capacitors dissipates sufficiently to allow the internal power-on                   AUXTERM             ALERT                 PROCESSOR
reset circuit to activate when powering the AD7280A back up.                        AUX6                   SDO
                                                                                    AUX5                     SDI
This time is measured from the falling edge of the PD pin.                          AUX4
Figure 18 shows a plot of the voltage on the VREG and VREF pins                     AUX3                  SCLK
as the AD7280A is powering down with 1 F decoupling                                 AUX2                      CS
capacitors on the pins. Figure 20 shows a similar plot but with                     AUX1                      PD
10 F decoupling capacitors on the VREG and VREF pins.
                                                                                                   VSS  CNVST

                                                                                                                        MUST GO TO 0V IN        09435-024
                                                                                                                  HARDWARE POWER-DOWN

                                                                   Figure 38. VDRIVE Powered from DSP/Microprocessor

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                                                                                        AD7280A

Software Power-Down                                                 CELL BALANCING OUTPUTS

The AD7280A can be placed into software power-down mode,            The AD7280A provides six cell balance outputs that can be used
which requires 3.8 mA of current, by setting Bit D8 in the          to drive the gate of external transistors as part of a cell balancing
control register through the serial interface. The CNVST pin        circuit. Each CBx output can be set to provide either a 0 V or 5 V
should be gated out before generating a software power-down         output with respect to the absolute amplitude of the negative
(see the CNVST Control Register section). When the AD7280A          terminal of the battery cell that is being balanced. For example,
is powered down through the serial interface, the regulator, the    the CB6 output provides a 0 V or 5 V output with respect to the
reference, and the daisy-chain circuitry stay powered up, but the   voltage on the VIN5 analog input. The CBx outputs are set by
remaining analog and digital circuitry is powered down. This is     writing to the cell balance register. The default value of the cell
necessary to ensure that the signal to power on the part, or the    balance register on power-up is 0x00.
chain of parts, is correctly received.
                                                                         VIN6
Power-Down Timer
                                                                    10k  CB6
The PD timer register allows the user to program a set time after   10k  VIN5
which the AD7280A is automatically powered down. This timer         10k
functions as a time delay between the falling edge of the PD        10k  CB5   AD7280A
input (or the setting of Bit D8 in the control register) and the    10k  VIN4
AD7280A powering down. The PD timer can be set to a value           10k
from 0 minutes to 36.9 minutes, with a resolution of 71.5 sec.           CB4
The user should first write to the PD timer register to define the       VIN3
desired delay. Any subsequent falling edge on the PD input or
setting of Bit D8 in the control register starts the PD timer.           CB3
When the programmed time elapses, the AD7280A checks the                 VIN2
state of the PD pin. If the PD pin is low, the AD7280A powers
down. If the PD pin is high, the part does not power down and            CB2
continues to operate as normal. The default value of the PD              VIN1
timer register on power-up is 0x00.
                                                                         CB1            09435-019
If the PD timer register is written to after the counter starts,         VIN0
the counter is reset to 0. The count then restarts automatically,
without further input from the user, and counts to the new value                          Figure 39. Cell Balancing Configuration
in the PD timer register. If the new time in the PD timer register
is 0, the part checks the state of the PD pin and powers down if    As noted in the Power-Down Timer section, a power-down timer
the PD pin is low. Note that when the PD timer is activated--for    can be programmed on the AD7280A. This timer can be used
example, by a falling edge on the PD pin--a subsequent rising       to allow cell balancing to occur for a set time before powering
edge on the PD pin does not disable the active PD timer. It is      down the AD7280A. The power-down timer is independent of
recommended that the PD pin be held low until an active PD          the cell balance timers. If no power-down timer is set--that is, if
timer expires.                                                      the PD timer register is at its default value of 0x00--a falling edge
                                                                    on the PD pin switches off the CBx outputs and powers down the
POWER-UP TIME                                                       AD7280A. If a power-down timer is set, the CBx outputs are
                                                                    powered down when the programmed power-down timer elapses
As described in the Power-Down section, a full power-down           and the AD7280A is powered down.
of the AD7280A (active low on the PD input) powers down all
analog and digital circuitry. The recommended power-up time         In an application with two or more AD7280A devices in a daisy
from hardware power-down, when the internal reference is            chain, it is recommended that series resistors be placed between
decoupled with a 1 F capacitor, is 5.5 ms. It is recommended        the CBx outputs of the AD7280A and the gates of the external
that no conversions be initiated until the 5.5 ms power-up time     cell balancing transistors. These resistors are recommended to
elapses because such conversions can result in inaccurate data.     protect the AD7280A in the event that the external cell balancing
                                                                    transistors are damaged during the initial connection of the
A software power-down powers down all analog and digital            monitoring circuitry to the battery stack. Consideration should
circuitry on the AD7280A except for the regulator, the 1.2 V        also be given to the protection of these external transistors
band gap reference, and the daisy-chain circuitry. The recom-       during the initial connection of the monitoring circuitry to the
mended power-up time from software power-down, when the             battery stack.
VREF pin is decoupled with a 1 F capacitor, is 1 ms.

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AD7280A                                                                Programming the Cell Balance Timers

An example of how damage to the external transistors can occur         It is recommended that the required CBx timer values be
is a connection sequence that first provides the system ground         programmed to each individual CBx timer register before
(the ground supply to the master AD7280A in the daisy chain)           activating the CB counter. Changing the CBx timer values while
followed by a connection from any of the battery cells at a            the counter is running is possible; however, writing to an active
potential high enough to exceed the VGS of the cell balancing          CBx timer register resets the counter, as described in the Cell
transistor, for example 40 V. If these two connections are the         Balance Timers section.
first battery connections made in the system, the result is 40 V
being applied to one of the VINx pins of the AD7280A through           Cell Balance Timer Example 1
a series resistor. The 40 V battery connection is also directly
applied to the source input of one of the cell balancing transistors.  The following sequence of steps programs a value of 214.5 sec
However, because no power has been supplied to the VDD pin of          to the CB1 and CB2 timer registers.
the AD7280A, all the CBx outputs are at 0 V. This results in a
reverse voltage of 40 V across the VGS of the external transistor,     1. Set Bits[D4:D3] of the CB1 timer register and the CB2
which can damage the device.                                                timer register high.

Cell Balance Timers                                                    2. Set Bits[D3:D2] of the cell balance register high.
                                                                       3. Wait 60 sec.
The AD7280A offers six cell balance timer registers that allow         4. Set Bits[D4:D3] of the CB3 timer register high.
the on time of each CBx output to be programmed. The CBx               5. Set Bits[D4:D2] of the cell balance register high.
timers can be set to a value from 0 minutes to 36.9 minutes. The
resolution of the CBx timers is 71.5 sec. A value of 0x00 in a         In this example, the CB1 and CB2 outputs are switched on and
CBx timer register means that the timer is not activated. A non-       the cell balance counter is activated. Following the 60 sec wait,
zero value programmed to a CBx timer register configures the           a value of 214.5 sec is written to the CB3 timer register, the CB3
CBx timer for use, but the CBx outputs and the CBx timers are          output is switched on, and the on state of the CB1 and CB2
not activated until the cell balance register is written to. At the    outputs is maintained. In this example, all three CB outputs are
end of the individually programmed CBx time, the respective            switched off at the same time (214.5 sec). This is because the CB
CBx output returns to its default state of 0 V output with respect     counter was already active before the CB3 timer register was
to the absolute amplitude of the negative terminal of the battery      programmed and the CB3 output selected.
cell that is being balanced. Also at this time, the cell balance
register is reset and the CBx timer registers continue to hold         Cell Balance Timer Example 2
their programmed values. The default value of the CBx timer
registers on power-up is 0x00.                                         In this example, follow the same sequence of steps described in
                                                                       the Cell Balance Timer Example 1 section, but increase the wait
When using the cell balance timer feature, note that the timer on      step from 60 sec to any value greater than 214.5 sec.
each cell balance output is operated from a single CB counter.
When a nonzero value is programmed to any CBx timer register,          The initial steps set up the CB1 and CB2 timers and activate the
this counter is activated by writing a nonzero value to the cell       CB1 and CB2 outputs. However, because the wait state is now
balance register. The current value of the counter is compared         longer than the time programmed to the CB1 and CB2 timers,
to the values programmed to each CBx timer register at 4.5 sec         the CB1 and CB2 timers expire before the additional writes to
intervals (71.5 sec/16). When the value in the counter reaches         configure CB3. The CB1 and CB2 outputs switch off, a 0 is
the value in the CBx timer register, the cell balance output           written to Bits[D3:D2] of the cell balance register, and the CB
corresponding to that CBx timer register is switched off. Note         counter is reset to 0x00 before the commands to program the
that the cell balance register has a higher priority than the CBx      CB3 timer and to switch on the CB3 output are received.
timer registers. A CBx output can be switched off by writing to
the cell balance register even if the value programmed to the          In this example, the second write to the cell balance registers--
respective CBx timer register has not expired.                         which selects the CB1, CB2, and CB3 outputs--is considered a
                                                                       new activation of the CB counter. The CB1, CB2, and CB3
Writing a zero or a nonzero value to an active CBx timer               outputs switch on and, if no further commands are written to
register (corresponding CB output switched on) results in the          the AD7280A, all three outputs switch off 214.5 sec after this
cell balance counter being reset and automatically restarted.          second activation of the CB counter.
Note that overwriting the CBx timer with 0 restarts the counter,
but, because the timer value is now 0, the corresponding CB
output is switched off. Any write to a nonactive CBx timer
register (corresponding CB output not switched on) has no
effect on the cell balance counter.

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                                                                                                                      AD7280A

ALERT OUTPUT                                                         Table 12. Alert Register Settings, Bits[D3:D0]1

The alert output on the AD7280A can be used to indicate              Bits[D3:D2] Bits[D1:D0] Action
whether any of the following faults has occurred:
                                                                     00          XX  Includes all six voltage channels in
Cell overvoltage
Cell undervoltage                                                                  alert detection (default)
Auxiliary ADC overvoltage
Auxiliary ADC undervoltage                                         01          XX  Removes VIN5 from alert

                                                                                     detection

                                                                     10          XX  Removes VIN5 and VIN4 from alert

                                                                                     detection

                                                                     11          XX  Reserved

Following each completed conversion, the cell voltage and            XX          00  Includes all AUX ADC channels
auxiliary ADC measurement results are compared to the alert
thresholds. The alert thresholds are set by writing to the cell                      selected for conversion in alert
overvoltage, cell undervoltage, AUX ADC overvoltage, and
AUX ADC undervoltage registers. An alert output is generated                         detection2 (default)
if the cell voltage and/or the auxiliary ADC results are outside
the programmed alert thresholds.                                     XX          01  Removes AUX5 from alert

The alert output can be configured as a static or dynamic output                     detection3
by writing to the alert register. The static alert output is a high
signal that is pulled low in the event of an overvoltage or under-   XX          10  Removes AUX5 and AUX3 from
voltage on the cell voltage or auxiliary ADC input conversions.
The dynamic alert is a square wave that can be programmed to                         alert detection3
a frequency of 100 Hz, 1 kHz, or 10 kHz. The alert output can
be used as part of a daisy chain, in which case the AD7280A at       XX          11  Reserved
the top of the chain, that is, farthest away from the DSP/micro-
processor, should be programmed to generate the initial alert        1 X is don't care.
output, and all other devices in the chain should be programmed      2 Includes six auxiliary ADC channels in the alert detection if conversions on
to allow the alert signal to pass through. If a conversion result
outside the programmed thresholds occurs, either on the device        six auxiliary ADC channels are selected in the control register; includes three
generating the initial alert signal or on any device in the chain,    auxiliary ADC channels in the alert detection if conversions on three auxiliary
the alert signal is pulled low to indicate that an alert condition    ADC channels are selected in the control register.
has occurred. At the end of the daisy chain, the master AD7280A,     3 To remove AUX5 or AUX5 and AUX3 from the alert detection, conversions on
which is connected to the DSP/microprocessor, takes the alert         three auxiliary ADC input channels only must be selected in the control register.
signal from the chain and passes it in standard digital voltage
format to the DSP/microprocessor. The configuration settings         Some applications require fewer than six voltage measurements
for the alert register are described in Table 11 and Table 12.       (see the Connection of Fewer Than Six Voltage Cells section).
                                                                     As shown in Figure 35, it is recommended that a channel that
Table 11. Alert Register Settings, Bits[D7:D4]1                      is not being used on the AD7280A be shorted to the channel
                                                                     below it. To prevent the incorrect triggering of the alert output
Bits[D7:D6] Bits[D5:D4] Action                                       in this application, the AD7280A allows the user to select up to
                                                                     two voltage channels that can be taken out of the overvoltage/
00                  XX  No alert signal generated or                 undervoltage detection circuit. This is programmed through
                                                                     Bits[D3:D2] of the alert register. The user can also remove all
                        passed (default)                             or selected auxiliary ADC channels from the detection circuit.
                                                                     This is programmed through Bits[D1:D0] of the alert register in
01                  XX  Generates a static (high) alert              combination with Bits[D15:D14] of the control register.

                        signal to be passed down the                 The operation of the alert output can be verified by initiating a
                                                                     self-test conversion. The self-test conversion converts the band
                        daisy chain                                  gap reference voltage, 1.2 V, which triggers an alert output if the
                                                                     cell undervoltage threshold is set higher than 1.2 V. To test the
10                  00  Generates a 100 Hz square wave               alert output, a self-test conversion should be initiated on the
                                                                     AD7280A farthest away from the DSP/microprocessor.
                        alert signal to be passed down
                                                                     The operation of the alert output can also be verified by increas-
                        the daisy chain                              ing or decreasing the thresholds around a known input voltage
                                                                     to trigger an alert condition. The alert operation of each device
10                  01  Generates a 1 kHz square wave                in the daisy chain of AD7280As can be verified by, for example,
                                                                     decreasing the cell overvoltage threshold of that device below the
                        alert signal to be passed down               value of the input voltage on the cells. Initiating a conversion on
                                                                     all devices in the daisy chain pulls the alert signal low as it passes
                        the daisy chain                              through that device. The relevant threshold on that device can
                                                                     then be returned to its previous value and the process repeated
10                  10  Generates a 10 kHz square wave               on the next device in the daisy chain.

                        alert signal to be passed down

                        the daisy chain

10                  11  Reserved

11                  XX  Passes an alert signal from the

                        AD7280A at higher potential in

                        the daisy chain

1 X is don't care.

                                                         Rev. 0 | Page 27 of 48
AD7280A

REGISTER MAP

Table 13.                                                              Table 14. Control Register Settings

Register Name         Register  Register   Read/Write                  Bits     Description
Cell Voltage 1        Address   Data       Register
Cell Voltage 2        0x00      D11 to D0  Read only                   [D15:D14] Select conversion inputs
Cell Voltage 3        0x01      D11 to D0  Read only
Cell Voltage 4        0x02      D11 to D0  Read only                            00 = six cell voltages and six AUX ADCs (default)
Cell Voltage 5        0x03      D11 to D0  Read only
Cell Voltage 6        0x04      D11 to D0  Read only                            01 = six cell voltages and AUX1, AUX3, and AUX5
AUX ADC 1             0x05      D11 to D0  Read only
AUX ADC 2             0x06      D11 to D0  Read only                            10 = six cell voltages only
AUX ADC 3             0x07      D11 to D0  Read only
AUX ADC 4             0x08      D11 to D0  Read only                            11 = ADC self-test
AUX ADC 5             0x09      D11 to D0  Read only
AUX ADC 6             0x0A      D11 to D0  Read only                   [D13:D12] Read conversion results
Self-Test             0x0B      D11 to D0  Read only
Control               0x0C      D11 to D0  Read only                            00 = six voltages and six AUX ADCs (default)
                      0x0D      D15 to D8  Read/write
Cell Overvoltage      0x0E      D7 to D0   Read/write                           01 = six voltages and AUX1, AUX3, and AUX5
Cell Undervoltage     0x0F      D7 to D0   Read/write
AUX ADC Overvoltage   0x10      D7 to D0   Read/write                           10 = six cell voltages only
AUX ADC Undervoltage  0x11      D7 to D0   Read/write
Alert                 0x12      D7 to D0   Read/write                           11 = no-read operation
Cell Balance          0x13      D7 to D0   Read/write
CB1 Timer             0x14      D7 to D0   Read/write                  D11      Conversion start format
CB2 Timer             0x15      D7 to D0   Read/write
CB3 Timer             0x16      D7 to D0   Read/write                           0 = falling edge of CNVST input (default)
CB4 Timer             0x17      D7 to D0   Read/write
CB5 Timer             0x18      D7 to D0   Read/write                           1 = rising edge of CS
CB6 Timer             0x19      D7 to D0   Read/write
PD Timer              0x1A      D7 to D0   Read/write                  [D10:D9] Conversion averaging
Read                  0x1B      D7 to D0   Read/write
CNVST Control         0x1C      D7 to D0   Read/write                           00 = single conversion only (default)
                      0x1D      D7 to D0   Read/write
                                                                                01 = average by 2

                                                                                10 = average by 4

                                                                                11 = average by 8

                                                                       D8       Power-down format

                                                                                0 = falling edge of PD input (default)

                                                                                1 = software power-down

                                                                       D7       Software reset

                                                                                0 = take the AD7280A out of reset (default)

                                                                                1 = reset the AD7280A

                                                                       [D6:D5]  Set acquisition time

                                                                                00 = 400 ns (default)

                                                                                01 = 800 ns

                                                                                10 = 1.2 s

                                                                                11 = 1.6 s

                                                                       D4       Reserved; set to 1

                                                                       D3       Thermistor termination resistor

CELL VOLTAGE REGISTERS                                                          0 = function not in use (default)

The cell voltage registers store the conversion result from each cell           1 = termination resistor connected
input. The conversion result is in 12-bit straight binary format.
                                                                       D2       Lock device address
AUXILIARY ADC REGISTERS
                                                                                0 = does not lock to new device address; continues
The AUX ADC registers store the conversion result from each                     to operate with Device Address 0x00 (default)
auxiliary ADC input. The conversion result is in 12-bit straight
binary format.                                                                  1 = part locks to new device address that it is
                                                                                presented with
SELF-TEST REGISTER
                                                                       D1       Increment device address
The self-test register stores the conversion result of the ADC
self-test. The conversion result is in 12-bit straight binary format.           0 = does not increment the device address when
                                                                                transferring data up the daisy chain
CONTROL REGISTER
                                                                                1 = increments the device address when
The control register is a 16-bit register that is used to configure             transferring data up the daisy chain (default)
the AD7280A. Table 14 describes the operation of each bit in
the control register.                                                  D0       Daisy-chain register readback

                                                                                0 = function not in use; registers are read in single
                                                                                register readback mode

                                                                                1 = set daisy chain for register readback (default)

                                           Rev. 0 | Page 28 of 48
Select Conversion Inputs                                                                                AD7280A

Bits[D15:D14] of the control register determine which cell             Thermistor Termination Resistor
voltages and auxiliary ADC inputs are converted following a
convert start command. The default value of D15 and D14 on             Bit D3 of the control register should be set if the user wishes to
power-up is 00.                                                        use a single thermistor termination resistor on the AUXTERM pin.
                                                                       Note that, due to settling time requirements, the thermistor
Read Conversion Results                                                termination resistor option should only be used when the acqui-
                                                                       sition time of the AD7280A is set to its highest value, that is,
Bits[D13:D12] of the control register determine which cell             1.6 s (set Bits[D6:D5] to 11). The default value of D3 is 0.
voltage and auxiliary ADC conversion results are supplied to
the serial or daisy-chain data output pins for readback. The           Lock Device Address
default value of D13 and D12 on power-up is 00.
                                                                       Bit D2 of the control register is used in conjunction with Bit D1
Conversion Start Format                                                to allow individual device addresses for each AD7280A in the
                                                                       daisy chain to be defined and locked to the part. Bit D1 is used
A conversion on the AD7280A can be initiated through the               to generate the individual device addresses that are presented to
hardware CNVST pin or by issuing a software convert start              each AD7280A in the daisy chain in the form of a write command.
command. Bit D11 of the control register determines whether a          When Bit D2 is set high, the AD7280A locks to the device address
conversion is initiated on the falling edge of the CNVST input         presented to it. This new device address is used for all subsequent
or on the rising edge of the CS input. The default format on           CRC calculations. When Bit D2 is set low, the device address of
power-up is the CNVST pin, that is, 0. When using the rising           the AD7280A is not locked. In this case, a device address of 0x00
edge of the CS input to initiate conversions, Bit D11 is reset to      is used for CRC calculations. The default value of D2 is 0.
0 following the initiation of conversions.
                                                                       Increment Device Address
Conversion Averaging
                                                                       Bit D1 of the control register determines whether the AD7280A
Bits[D10:D9] of the control register determine the number of           increments the device address that it receives as part of a write
conversions completed on each input with the averaged results          command when transferring that command up the daisy chain.
stored in the relevant result registers. The user can select a single  When Bit D1 is set to 1, the device address is incremented as the
conversion only or the average of two, four, or eight conversions.     command is passed up the chain. This mode of operation is used
The default value of Bits[D10:D9] on power-up is 00, that is,          on initial power-up and when coming out of a hardware power-
single conversion only.                                                down to allow individual device addresses for each AD7280A in
                                                                       the daisy-chain stack to be defined. When D1 is set low, no change
Power-Down Format                                                      is made to the device address as the command is passed up the
                                                                       chain. The default value of D1 is 1.
Setting Bit D8 of the control register places the AD7280A into
software power-down. See the Power-Down section for more               Daisy-Chain Register Readback
information. The default value of Bit D8 on power-up is 0.
                                                                       Bit D0 of the control register enables the readback of individual
Software Reset                                                         registers from each AD7280A in a daisy chain. When Bit D0 is
                                                                       set high, the application of sufficient clocks allows the data stored
Bit D7 of the control register allows the user to initiate a software  in the register address identified by the read register to be shifted
reset of the AD7280A. Two write commands are required to               out of each AD7280A in turn. This data is passed down the daisy
complete the reset operation. Bit D7 must be set high to put the       chain and read back by the DSP/microprocessor. When Bit D0
AD7280A into reset. Bit D7 must then be set low to take the            is set low, daisy-chain read is disabled. See the Daisy-Chain
AD7280A out of reset. A software reset resets all user configurable    Interface section and the Examples of Interfacing with the
registers to their default values with the exception of the lower      AD7280A section. The default value of D0 is 1.
byte of the control register (Address 0x0E). When executing a
software reset, care should be taken to ensure that Bits[D6:D0]        CELL OVERVOLTAGE REGISTER
are not incorrectly overwritten.
                                                                       The cell overvoltage register determines the high voltage thresh-
Set Acquisition Time                                                   old of the AD7280A. Cell voltage conversions that exceed the
                                                                       overvoltage threshold trigger the alert output. The AD7280A
Bits[D6:D5] of the control register determine the acquisition          allows the user to set the overvoltage threshold to a value from
time of the ADC. See the Acquisition Time section for more             1 V to 5 V. The resolution of the overvoltage threshold is eight
information. The default value of the acquisition time is 400 ns,      bits, that is, 16 mV. The default value of the overvoltage threshold
that is, 00.                                                           on power-up is 0xFF (5 V).

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AD7280A                                                                CELL BALANCE REGISTER

CELL UNDERVOLTAGE REGISTER                                             The cell balance register determines the status of the six cell
                                                                       balance outputs. The six CBx outputs are set by writing to
The cell undervoltage register determines the low voltage thresh-      Bits[D7:D2] of the cell balance register. The cell balance register
old of the AD7280A. Cell voltage conversions lower than the            is reset by a software reset or following a hardware power-down.
undervoltage threshold trigger the alert output. The AD7280A           The default value of the cell balance register on power-up is 0x00.
allows the user to set the undervoltage threshold to a value from
1 V to 5 V. The resolution of the undervoltage threshold is eight      Table 15. Cell Balance Register Settings
bits, that is, 16 mV. The default value of the undervoltage threshold
on power-up is 0x00 (1 V).                                             Bits     Description

AUX ADC OVERVOLTAGE REGISTER                                           D7       Set CB6 output

The AUX ADC overvoltage register determines the high voltage                    0 = output off
threshold of the AD7280A auxiliary ADC inputs. Conversions
that exceed this threshold trigger the alert output. The AD7280A                1 = output on
allows the user to set the threshold to a value from 0 V to 5 V. The
resolution is eight bits, that is, 19 mV. The default value of the     D6       Set CB5 output
auxiliary ADC overvoltage threshold on power-up is 0xFF (5 V).
                                                                                0 = output off
AUX ADC UNDERVOLTAGE REGISTER
                                                                                1 = output on
The AUX ADC undervoltage register determines the low voltage
threshold of the AD7280A auxiliary ADC inputs. Conversions             D5       Set CB4 output
that are lower than this threshold trigger the alert output. The
AD7280A allows the user to set the threshold to a value from 0 V                0 = output off
to 5 V. The resolution is eight bits, that is, 19 mV. The default
value of the AUX ADC undervoltage threshold on power-up                         1 = output on
is 0x00 (0 V).
                                                                       D4       Set CB3 output
ALERT REGISTER
                                                                                0 = output off
The alert register determines the configuration of the alert
function. The alert can be configured as a static or dynamic                    1 = output on
signal.
                                                                       D3       Set CB2 output
The static signal is a high signal that is pulled low to
     indicate that an overvoltage or undervoltage on a cell                     0 = output off
     or on the auxiliary ADC has occurred.
                                                                                1 = output on
The dynamic signal is a square wave, the frequency
     of which can be set to 100 Hz, 1 kHz, or 10 kHz.                  D2       Set CB1 output

When a number of AD7280As are operating in daisy-chain                          0 = output off
mode, the selection of static or dynamic alert is set on the
AD7280A at the highest potential in the chain only. The alert                   1 = output on
registers on the remaining AD7280As in the chain should be
programmed to pass the alert signal through the chain. Each            [D1:D0]  Reserved; set to 0
part passes the static or dynamic alert signal through the chain
or pulls the signal low to indicate that an overvoltage or under-      CBx TIMER REGISTERS
voltage on a cell or on the auxiliary ADC has occurred.
                                                                       The CBx timer registers allow the user to program individual times
See Table 11 and Table 12 for more information about the alert         for each cell balance output. The AD7280A allows the user to set
register settings. The default value of the alert register on          the CBx timer to a value from 0 minutes to 36.9 minutes. The
power-up is 0x00.                                                      resolution of the CBx timers is 71.5 sec. The default value of the
                                                                       CBx timer registers on power-up is 0x00. When the CBx timer
                                                                       value is set to 0x00, the CBx timer is not activated; that is, the CBx
                                                                       outputs are all controlled by the contents of the cell balance
                                                                       register only. For more information, see the Cell Balancing
                                                                       Outputs section.

                                                                       Table 16. CBx Timer Register Settings

                                                                       Bits     Description

                                                                       [D7:D3]  5-bit binary code to set the CB timer to a value
                                                                                from 0 minutes to 36.9 minutes

                                                                       [D2:D0]  Reserved; set to 000

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                                                                                                               AD7280A

PD TIMER REGISTER                                                   CNVST CONTROL REGISTER

The PD timer register allows the user to configure a set time       The CNVST control register allows the user to gate the input
after which the AD7280A is automatically powered down. The          signal from the CNVST pin.
AD7280A allows the user to set the PD timer to a value from
0 minutes to 36.9 minutes. The resolution of the PD timer is        Bit D0 of the CNVST control register allows the user to hold the
71.5 sec. When using the PD timer in conjunction with the CBx       internal CNVST signal high regardless of any external noise or
timers, the value programmed to the PD timer should exceed          glitches on the CNVST pin. This setting can be used in noisy
that programmed to the CBx timer by at least 71.5 sec because       environments to prevent incorrect initiation of conversions.
the PD timer takes priority over the CBx timers. The default        When using the rising edge of CS to perform a software convert
value of the PD timer register on power-up is 0x00.                 start, it is recommended that the CNVST pin be gated out by
                                                                    setting Bit D0 high (see the Conversion Start Format section).
Table 17. PD Timer Register Settings
                                                                    Bit D1 of the CNVST control register allows the user to open a
Bits     Description                                                window in the CNVST gate that allows a single CNVST pulse
                                                                    through. The window is closed automatically following a falling
[D7:D3]  5-bit binary code to set the PD timer to a value           edge on the CNVST pin. To use this functionality, the user
         from 0 minutes to 36.9 minutes                             should write 10 to Bits[D1:D0] of the CNVST control register
                                                                    immediately before each conversion start request.
[D2:D0]  Reserved; set to 000
                                                                    The default value of the CNVST control register on power-up
READ REGISTER                                                       is 0x00.

The read register, in conjunction with Bits[D13:D12] and            Table 19. CNVST Control Register Settings
Bit D0 of the control register, defines the read operations of the
AD7280A. To read back a single register from either a single        Bits  Bit Bit
AD7280A or from a chain of AD7280A devices, the desired
register address should first be written to the read register. To   [D7:D2] D1 D0 Description
read back a series of conversion results from either a single
AD7280A or from a chain of AD7280A devices, an address of           000000 0  0    CNVST input not gated (default).
0x00 should be written to the read register. The default value of
the read register on power-up is 0x00.                              000000 X  1    CNVST input gated.

                                                                    000000 1  0    Allow single CNVST pulse.

Table 18. Read Register Settings                                                   Additional CNVST pulses are gated.

Bits     Description

[D7:D2]  6-bit binary address for the register to be read

[D1:D0]  Reserved; set to 00

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AD7280A

SERIAL INTERFACE                                                     This device address can then be locked to the AD7280A and used
                                                                     in subsequent read and write commands. The device address is
The AD7280A serial interface is Mode 1 SPI compliant, that is,       written to and read from the AD7280A stack in reverse order,
the clock polarity (CPOL) is 0, and the clock phase (CPHA) is 1.     that is, LSB first.
The interface consists of four signals: CS, SCLK, SDI, and SDO.
The SDI line is used to transfer data into the on-chip registers,    Register Address
and the SDO line is used to read the on-chip registers and
conversion result registers. SCLK is the serial clock input for the  The register map for the AD7280A is provided in Table 13. Each
device; all data transfers, either on SDI or on SDO, take place      register address is six bits long and is used when writing to or
with respect to SCLK. Data is clocked into the AD7280A on the        reading from the on-chip registers of the AD7280A.
SCLK falling edge. Data is clocked out of the AD7280A on the
SCLK rising edge. The CS input is used to frame the serial data      Register Data
being transferred to or from the device.
                                                                     When issuing a write command to a part in the stack of
The AD7280A allows 32-bit data transfer only and resets a            AD7280A devices, the data to be written is an 8-bit word. As
counter on the rising edge of CS to ensure that the AD7280A is       shown in Table 13, all read/write registers are eight bits wide.
automatically resynchronized with the DSP/microprocessor on          For more information about the correct settings for each
every falling edge of CS. Individual 8-bit or 16-bit words can be    register, see the Register Map section.
used to assemble a 32-bit command, but a single 32-bit wide CS
frame is required to correctly structure the assembly of the         Address All Parts
32-bit command.
                                                                     The AD7280A allows write commands to be issued simultane-
The rising edge of CS can also be used to initiate the sequence of   ously to all devices in the daisy chain, as well as write commands to
conversions by writing to the upper byte of the control register.    individual AD7280As. A write to all devices in the daisy chain is
Figure 2 shows the timing diagram for the serial interface of the    completed by setting Bit D12 of the write command to 1. When
AD7280A. See the Daisy-Chain Interface section for more              issuing a write all command, the device address should be set to
information about the daisy-chain interface.                         0x00. This device address is also used to calculate the 8-bit CRC
                                                                     for transmission with the write all command.
WRITING TO THE AD7280A
                                                                     8-Bit CRC
In a battery monitoring application, up to eight AD7280As can
be daisy-chained to allow up to 48 individual Li-Ion cell voltages   The AD7280A includes an 8-bit cyclic redundancy check (CRC)
to be monitored. Each write operation must, therefore, include       on all write commands to either individual devices or to a chain
a device address and a register address, in addition to the data     of devices. An AD7280A that receives an invalid CRC in the
to be written. An additional identifier bit is also required when    write command does not execute the command. The CRC on
addressing all AD7280As in the daisy chain. The AD7280A SPI          the write command is calculated based on Bits[D31:D11] of the
interface, in combination with the daisy-chain interface, allows     write command. These bits include the device address, the
any register in the stack of eight AD7280As to be updated using      register address, the data to be written, the address all parts bit,
one 32-bit write cycle. The 32-bit write sequence is shown in        and Bit D11. For more information about the CRC, see the
Table 20. The AD7280A also requires an 8-bit CRC to be               Cyclic Redundancy Check section.
included in each write command.
                                                                     Bit Pattern (010)
Device Address
                                                                     A required fixed bit pattern of 010 to Bits[D2:D0] of the 32-bit
The device address is a 5-bit address that allows each individual    write command of the AD7280A provides an additional stage of
AD7280A in the battery monitoring stack to be uniquely               verification. The correct position of this bit pattern is verified
identified. On initial power-up, each AD7280A is configured          on each write command received by the AD7280A. An
with a default address of 0x00. A simple sequence of commands        AD7280A that receives an incorrect bit pattern in the write
allows each AD7280A to recognize its unique device address in        command does not execute the command.
the stack (see the Initializing the AD7280A section).

Table 20. 32-Bit Write Cycle

Device Address1 Register Address  Register Data  Address All Parts       Reserved (0 Bit)  8-Bit CRC Bit Pattern (010)
                                  D20 to D13     D12                     D11               D10 to D3 D2 to D0
D31 to D27  D26 to D21

1 The device address is configured LSB first. For example, to address the second device in the stack, that is, the first slave device, the sequence of bits input to the
AD7280A should be 10000. The register address, data bits, and CRC bits are input MSB first.

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READING FROM THE AD7280A                                               Register Address

There are two types of read operation for the AD7280A:                 The register map for the AD7280A is provided in Table 13. Each
                                                                       register address is six bits long and is used when writing to or
Conversion results read                                              reading from the on-chip registers of the AD7280A.
Register data read
                                                                       Register Data
The data returned from a conversion result read operation includes
the device address, the channel address, the write acknowledge         The register data is the 8-bit register data that was requested in
bit, and the 8-bit CRC information, in addition to the 12 bits of      a previous write command.
conversion data. Table 21 illustrates the 32-bit read cycle for a
conversion result read.                                                Conversion Data

The data returned from a register data read operation includes         The conversion data is the 12-bit conversion result from the cell
the device address, the register address, the write acknowledge        voltage inputs, the auxiliary ADC inputs, or the ADC self-test
bit, and the 8-bit CRC information, in addition to the eight bits      conversion.
of register data. Table 22 illustrates the 32-bit read cycle for a
register data read.                                                    Write Acknowledge Bit

The AD7280A SPI interface, in combination with the daisy-              As described in the Writing to the AD7280A section, an 8-bit
chain interface, allows the conversion results of any AD7280A          CRC is included in the write command transmitted to the
in a stack of eight AD7280As to be read back using an N 8           AD7280A. The CRC is calculated based on Bits[D31:D11]. A
32-bit read cycle, where N is defined as the number of conver-         CRC check is completed before the write command is executed
sions completed on that part, that is, 12, 9, or 6 (see Table 8).      on the device.

Device Address                                                         Using the same CRC algorithm, the AD7280A calculates the
                                                                       CRC and compares it to the CRC that was received by the part
The device address is described in the Writing to the AD7280A          in the transmitted write command. If the two CRC values
section. When reading back register or conversion data from            match, the command is executed and the write acknowledge bit
the device using the daisy-chain readback mode, the SDI line           in the subsequent transmission of data from the device is set. If
must be set to write to a specific address. That is, the SDI line      the transmitted and calculated CRCs do not match, the write
should not be allowed to idle high or low, and the address all         command is not executed, and the write acknowledge bit is set
parts bit must be set to 0. The address must be either the top         to 0. For examples of the use of the write acknowledge bit, see
part in the chain of AD7280A devices or an address with a value        the Write Acknowledge section.
higher than that of the top part in the chain. Writing to the
highest available address (Address 0x1F) and setting the address       8-Bit CRC
all parts bit to 0 is recommended. The 32-bit write command is
0xF800030A.                                                            The AD7280A includes an 8-bit cyclic redundancy check (CRC) on
                                                                       all data read back from the device. When reading back conversion
Channel Address                                                        data from the AD7280A, the 8-bit CRC includes the device address,
                                                                       the channel address, the conversion data, and the write acknowl-
The channel address allows each individual voltage and auxil-          edge bit. When reading back register data from the AD7280A,
iary ADC input result to be uniquely identified. Each channel          the 8-bit CRC includes the device address, the register address,
address is four bits wide. The address for each channel is provided    the register data, two reserved zero bits, and the write acknowledge
in the register map (see Table 13).                                    bit. In both cases, the CRC is generated on Bits[D31:D10] of the
                                                                       32-bit read cycle and is transmitted using Bits[D9:D2] of the
                                                                       same read cycle. For more information about the CRC, see the
                                                                       Cyclic Redundancy Check section.

Table 21. 32-Bit Read Conversion Result Cycle

Device Address1  Channel Address               Conversion Data         Write Acknowledge  8-Bit CRC       Reserved (0 Bits)
                                                                       D10                D9 to D2        D1 to D0
D31 to D27       D26 to D23                    D22 to D11

1 The device address is configured LSB first. For example, to address the second device in the stack, that is, the first slave device, the sequence of bits input to the
AD7280A should be 10000. The register address, channel address, data bits, and CRC bits are input MSB first.

Table 22. 32-Bit Read Register Data Cycle

Device Address1 Register Address Register Data             Reserved (0 Bits) Write Acknowledge 8-Bit CRC  Reserved (0 Bits)
                                                                                                          D1 to D0
D31 to D27       D26 to D21       D20 to D13               D12 to D11              D10    D9 to D2

1 The device address is configured LSB first. For example, to address the second device in the stack, that is, the first slave device, the sequence of bits input to the
AD7280A should be 10000. The register address, data bits, and CRC bits are input MSB first.

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AD7280A                                                               ADDRESSING THE AD7280A WHILE READING
                                                                      BACK CONVERSION OR REGISTER DATA
DAISY-CHAIN INTERFACE
                                                                      An SPI interface reads data and writes data at the same time: as
In a battery monitoring application, up to eight AD7280As can         the device is reading in one command, it provides output data
be daisy-chained together to allow up to 48 individual lithium        on the SDO pin in the same read/write cycle. When reading both
ion cell voltages to be monitored. Each AD7280A is capable of         register and conversion data from the AD7280A using the daisy-
monitoring up to six Li-Ion cells and is powered from the top         chain readback mode, the SDI line must not idle high or low; it
and bottom voltage of the six Li-Ion cells. As a result, the supply   must be set up to address and write to either the top device used
voltages of each AD7280A are offset by up to 30 V from                in the daisy chain or to a device with an address higher than the
adjacent AD7280As in the chain. For this reason, a standard           top device used in the daisy chain. In either case, the address all
serial interface daisy-chain method cannot be used.                   parts bit (Bit D12 in the write command) should be set to 0, and
                                                                      a valid CRC must be included. Writing to the highest available
The AD7280A includes a daisy-chain interface separate from            address, that is, Address 0x1F, and setting the address all parts
the standard SPI interface. This daisy-chain interface allows         bit to 0 is recommended. The 32-bit write command is
each AD7280A in the chain to relay data to and from adjacent          0xF800030A.
AD7280As.
                                                                      INITIALIZING THE AD7280A
As described in the Serial Interface section, the SPI interface
consists of four signals: CS, SCLK, SDI, and SDO. In addition         On initial power-up and when coming out of power-down, all
to these pins, there are three optional interface pins: ALERT,        AD7280As default to a device address of 0x00. The following
CNVST, and PD. Each of these seven interface signals is               sequence of commands should be followed to allow each AD7280A
mirrored in the daisy-chain interface to allow communication          in the daisy chain to recognize its unique position in the chain.
between adjacent devices in a daisy chain. For example, the           The following sequence allows device addresses on all parts in
serial clock of each AD7280A is received on the SCLK pin and          the chain to be configured and confirmed through daisy-chain
passed to the device above it in the daisy chain using the            readback. A subset of these commands can also be used to
SCLKhi pin.                                                           configure the device addresses without readback confirmation.

The CS, SCLK, SDI, CNVST, and PD pins, which pass data up             1. A single command should be sent to all devices in the
the daisy chain, operate as 3 V or 5 V logic interface pins when           chain to assert the lock device address bit (D2), to deassert
the AD7280A is configured as a master device; these pins                   the increment device address bit (D1), and to assert the
operate as daisy-chain interface pins when the AD7280A is                  daisy-chain register readback bit (D0). The 32-bit write
configured as a slave device.                                              command is 0x01C2B6E2.

The SDO and ALERT pins operate as 3 V or 5 V logic interface          2. A second command should be sent to all devices in the
pins when the AD7280A is configured as a master device. These              chain to write the address of the lower byte of the control
pins are tristated when the AD7280A is configured as a slave               register, 0x0E, to the read register on all devices. The 32-bit
device. Two additional pins, SDOlo and ALERTlo, are required               write command is 0x038716CA.
to pass data down the daisy chain.
                                                                      3. To verify that all AD7280As in the chain have received and
As described in the Serial Interface section, only one 32-bit              locked their unique device address, a daisy-chain register read
write cycle is required to write to any register in a stack of eight       should be requested from all devices. This can be done by
AD7280As. The readback of conversion data from all channels                continuing to apply sets of 32 SCLKs framed by CS until
monitoring the battery stack requires an N 8 32-bit read cycle,        the lower byte of the control register of each device in the
where N is defined as the number of conversions completed on               daisy chain has been read back. The user should confirm
that part, that is, 12, 9, or 6. The recommended SCLK frequency            that all device addresses are in sequence. The 32-bit write
to ensure correct operation of the daisy-chain interface is 1 MHz.         command is 0xF800030A.
With a 1 MHz SCLK, it takes approximately 1.54 ms to read
back the voltage conversions on 48 channels.                          4. This command should be repeated until the control
                                                                           register data has been read back from all devices in the
When reading from a single device in a stack of AD7280A devices            daisy chain.
(daisy-chain register readback is disabled; Bit D0 of the control
register = 0), the SCLK frequency must be lower than 1 MHz to
read back the register data from parts up the chain of AD7280As.
This is due to the propagation delay between adjacent parts in
the daisy chain (see tDELAY in Table 3). This delay does not apply
if the part is reading registers or conversion data from the part
in daisy-chain mode; that is, the maximum SCLK of 1 MHz can
always be used in daisy-chain mode.

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WRITE ACKNOWLEDGE                                                                                      AD7280A

For all write commands received by the AD7280A, the device            For example, to read back the write acknowledge bit from
internally performs a CRC calculation on Bits[D31:D11] of the         Device 1 in the chain after writing to a register on that device,
received data and verifies this CRC against the CRC transmitted       the read operation of Device 0, the master device, must be turned
by the DSP/microprocessor. If there is a difference between the       off. Also, the SCLK frequency must be lower than 1 MHz when
CRC generated internally and the CRC received from the DSP/           reading back the write acknowledge bit from devices higher in
microprocessor, the AD7280A does not perform the write oper-          the chain than the master device in this mode.
ation. The AD7280A also checks for the correct position of the
bit pattern 010 in the write command, as described in the Serial      CYCLIC REDUNDANCY CHECK
Interface section. If there is a difference between the expected
010 pattern and the pattern received from the DSP/microprocessor,     The AD7280A 32-bit SPI interface includes an 8-bit cyclic
the AD7280A does not perform the write operation.                     redundancy check (CRC) on the read and write cycles. The CRC
                                                                      can be used to detect alterations in the data during transmission
If a subsequent 32 SCLK cycle framed by a CS pulse is applied         to and from the AD7280A. The principle of a cyclic redundancy
to the AD7280A, Bit D10 (the write acknowledge bit) on SDO            check is that the data to be transmitted is divided by a fixed poly-
indicates to the processor whether the last write to the device       nomial. The remainder of this mathematical operation is then
was successful (the write acknowledge bit is set if the write was     attached to the data and forms part of the transmission. At the
successful). The write acknowledge bit is included in the 8-bit       receiving end, the same mathematical operation should be com-
CRC on the read cycle. Note that the read register must be loaded     pleted on the data received. This operation confirms that the
with any value other than 0x00 for the write acknowledge bit to       data received is the same as the data that was originally transmitted.
be correctly passed down the chain of AD7280A devices.
                                                                      The polynomial used by the AD7280A to calculate the CRC bits
Following is an example of how the write acknowledge bit can          is x8 + x5 + x3 + x2 + x + 1. This CRC polynomial has a Hamming
be used when writing to and configuring a stack of AD7280A            distance of 4 for calculations up to 22 bits of data. The division
devices. This example sets the high byte of the control register      is implemented using the digital circuit shown in Figure 40.
settings on all devices in a stack of eight AD7280As.
                                                                      Write Operation CRC
1. Execute a write all command to load the read register with
     0x0E (addresses the low byte of the control register).           For writes to the AD7280A, the CRC must be computed in the
                                                                      DSP/microprocessor and sent as part of the write command.
2. Execute a write all command to set the high byte of the            The CRC must be computed on Bits[D31:D11] of the write
     control register (Address 0x0D) to the desired values.           command, that is, the device address, the register address, the
                                                                      data to be written, the address all parts bit, and Bit D11, which
3. Apply an additional eight sets of 32 SCLKs, each framed by         is a reserved zero input bit. The data is divided by the CRC
     CS, to the master device. The device address bits, D31 to        polynomial, and the 8-bit remainder, following the division,
     D27, should be set to 0x1F for each 32 SCLK frame. The           becomes the CRC bits, CRC_7 to CRC_0.
     32-bit write command is 0xF800030A. The data read back
     from the master device on the first 32 SCLK frame includes       If the user is addressing all parts in a stack of AD7280As (by
     the write acknowledge bit for the control register high byte     asserting the address all parts bit, D12), the CRC must be com-
     write to the master device. The data read back on the            puted using a device address of 0x00, and the data written to the
     second 32 SCLK frame includes the write acknowledge bit          device must have a device address of 0x00. The AD7280A performs
     for the control register high byte write to the first slave      the same CRC calculation on Bits[D31:D11] of the received data,
     device in the stack, and so on.                                  and it verifies this CRC against the CRC transmitted by the DSP/
                                                                      microprocessor. If there is a difference between the CRC gener-
To read back the write acknowledge bit from slave AD7280As            ated within the AD7280A and the CRC received from the DSP/
in a daisy chain when single registers are being written to,          microprocessor, the AD7280A does not perform the write opera-
Bits[D13:D12] of the control register on lower devices in the         tion. To allow the user to verify that the command has been
chain must be set to 1 (a no-read operation on those devices).        received and implemented by the AD7280As in the stack, a
                                                                      write acknowledge bit is also included in the 32-bit read cycles.
                                                                      For more information about the write acknowledge bit, see the
                                                                      Write Acknowledge section.

DATA_IN   DQ                  DQ                  DQ                  DQ                  DQ                  DQ                  DQ                  DQ
    SCLK               CRC_0               CRC_1               CRC_2               CRC_3               CRC_4               CRC_5               CRC_6
                                                                                                                                                          CRC_7

                                                                                                                                                                 09435-021

                                                  Figure 40. CRC Implementation
                                                        Rev. 0 | Page 35 of 48
AD7280A

Read Operation CRC                                                  CRC Calculation Example 1

For reads from the AD7280A, the 8-bit CRC is generated by the       This example shows how a 32-bit write command, including the
AD7280A based on Bits[D31:D10] of the 32-bit read cycle and is      CRC calculation, to the high byte of the control register on the
transmitted using Bits[D9:D2] of the same read cycle. The data      master device (Device 0) is assembled. The data to be written
received is divided by the CRC polynomial, and the 8-bit remain-    is 0x0C.
der, following the division, becomes the CRC bits, CRC_7 to
CRC_0. The user can compare the CRC bits calculated with the        The CRC is computed in the DSP/microprocessor on
CRC that was received from the AD7280A to verify that there was     Bits[D31:D11], that is, the device address, the register address,
no alteration in the data that was transmitted by the AD7280A.      the data to be written to the register, the address all parts bit,
                                                                    and the reserved bit.
When operating in a daisy chain, each AD7280A receives conver-
sion or register data from the device above it in the daisy chain    Device address: 00000 (0x00)
and performs a CRC calculation on the received data. If there is    Register address: 001101 (0x0D)
a difference between the CRC generated internally and the CRC       Data: 00001100 (0x0C)
received from the device above it in the daisy chain, the AD7280A    Address all parts bit: 0 (0x0)
replaces the received CRC by an inversion of the internally gen-    Reserved bit: 0 (0x0)
erated CRC.
                                                                    The data input to the CRC algorithm is, therefore,
CRC Pseudocode                                                      000000011010000110000 (0x003430).

The following pseudocode can be used to calculate the CRC.          Following the completion of the calculation, the value
The following variables must first be declared:                     of CRC_7 to CRC_0 is 01010001 (0x51). The data that
                                                                    is sent to the AD7280A for this serial write is, therefore,
Num_Bits is the number of data bits used to calculate the         0000 0001 1010 0001 1000 0010 1000 1010 (0x01A1828A).
     CRC result: 21 for a data write to the AD7280A, and 22 for
     a data read from the AD7280A.                                  CRC Calculation Example 2

i is an integer variable.                                         This example shows how a 32-bit write command, including
xor_1, xor_2, xor_3, xor_4, and xor_5 are integer variables.      the CRC calculation, to the high byte of the control register on
                                                                    Device 1 in the daisy chain is assembled. The data to be written
     These outputs of the XOR gates start with the leftmost         is 0x0C.
     XOR gate in the circuit implementation (see Figure 40).
data_in represents the data bits that the CRC is calculated       The CRC is computed in the DSP/microprocessor on
     on: Bits[D31:D11] for a write operation, and Bits[D31:D10]     Bits[D31:D11], that is, the device address, the register address,
     for a read operation. This data supplies the input to the      the data to be written to the register, the address all parts bit,
     first XOR gate.                                                and the reserved bit.
CRC_0, CRC_1, CRC_2, CRC_3, CRC_4, CRC_5, CRC_6,
     and CRC_7 are integer variables. The outputs of the shift       Device address (written LSB first): 10000 (0x10)
     registers start at the leftmost shift register in the circuit   Register address: 001101 (0x0D)
     implementation (see Figure 40).                                 Data: 00001100 (0x0C)
                                                                     Address all parts bit: 0 (0x0)
With the exception of data_in, all variables should be initialized   Reserved bit: 0 (0x0)
to 0. The following code implements the CRC calculation as
shown in Figure 40.                                                 The data input to the CRC algorithm is, therefore,
                                                                    100000011010000110000 (0x103430).
for (i=Num_Bits; i>=0; i--)
            {                                                       Following the completion of the calculation, the value of
            xor_5 = CRC_4 ^ CRC_7;                                  CRC_7 to CRC_0 is 01110100 (0x74). The data that is sent
            xor_4 = CRC_2 ^ CRC_7;                                  to the AD7280A for this serial write is, therefore,
            xor_3 = CRC_1 ^ CRC_7;                                  1000 0001 1010 0001 1000 0011 1010 0010 (0x81A183A2).
            xor_2 = CRC_0 ^ CRC_7;
            xor_1 = data_in[i] ^ CRC_7;

CRC_7 = CRC_6;
CRC_6 = CRC_5;
CRC_5 = xor_5;
CRC_4 = CRC_3;
CRC_3 = xor_4;
CRC_2 = xor_3;
CRC_1 = xor_2;
CRC_0 = xor_1;
}

                Rev. 0 | Page 36 of 48
CRC Calculation Example 3                                                                              AD7280A

This example shows the breakdown of a 32-bit register read            CRC Calculation Example 4
from the low byte of the control register of the master device,
that is, Device 0.                                                    This example shows the breakdown of a 32-bit conversion result
                                                                      read from the Cell Voltage 3 conversion result register of Device 1.
The CRC is computed in the AD7280A on Bits[D31:D10], that
is, the device address, the register address, the register data, two  The CRC is computed in the AD7280A on Bits[D31:D10], that
reserved zero bits, and the write acknowledge bit. The                is, the device address, the channel address, the conversion data,
calculated CRC is sent along with Bits[D31:D10] and                   and the write acknowledge bit. The calculated CRC is sent along
Bits[D1:D0] to the DSP/microprocessor.                                with Bits[D31:D10] and Bits[D1:D0] to the DSP/microprocessor.

The data received from the AD7280A is as follows:                     The data received from the AD7280A is as follows:
0000 0001 1100 0010 1000 0110 0110 1000 (0x01C28668).                 1000 0001 0100 1100 1101 0101 0001 1000 (0x814CD518).

Device address: 00000 (0x00)                                        Device address (read LSB first): 10000 (0x10)
Register address: 001110 (0x0E)                                     Channel address: 0010 (0x2)
Register data: 00010100 (0x14)                                       Conversion data: 100110011010 (0x99A)
Reserved 0s: 0 (0x0)                                                 Write acknowledge: 1 (0x1)
Write acknowledge: 1 (0x1)                                           CRC: 01000110 (0x46)
CRC: 10011010 (0x9A)                                                 Reserved 0s: 0 (0x0)
Reserved 0s: 0 (0x0)
                                                                      The CRC bits are computed again in the DSP/microprocessor
The CRC bits are computed again in the DSP/microprocessor             on Bits[D31:D10] of the data that is read back from the
on Bits[D31:D10] of the data that is read back from the AD7280A.      AD7280A. The data input to the CRC algorithm is, therefore,
The data input to the CRC algorithm is, therefore,                    1000000101001100110101 (0x205335).
0000000111000010100001 (0x0070A1).
                                                                      Following the completion of the calculation, the value of
Following the completion of the calculation, the value of             CRC_7 to CRC_0 is 01000110 (0x46). This result matches
CRC_7 to CRC_0 is 10011010 (0x9A). This result matches                the CRC that was sent from the AD7280A; therefore, this
the CRC that was sent from the AD7280A; therefore, this               transmission of data is valid.
transmission of data is valid.

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AD7280A

EXAMPLES OF INTERFACING WITH THE AD7280A

The AD7280A supports a number of read options. The user can          CONVERT AND READBACK ROUTINE
read back the results from
                                                                     When conversion data from any or all of the AD7280As in a
All conversions completed on all parts in the chain                daisy chain is read back, the conversion results returned from
Individual registers on all parts in the chain                     the AD7280A are the last completed set of conversions on that
Individual registers on selected parts in the chain                part. It is recommended that the user also set Bits[D15:D14] of
                                                                     the control register to select the number of conversions to be
In each case, the user must first write to the read register on the  completed on each part and initiate the conversions through
selected parts to configure that part to supply the correct data     either the CNVST pin or the rising edge of CS as part of the
on the outputs. When reading back an individual register, the        read operation. In this way, the user can implement a simple
address of that register should be written to the read register of   convert and readback routine with the most efficient number
the selected part. When reading back conversion results from         of 32-bit write and read operations.
any or all parts in the chain, an address of 0x00 should be written
to the read register of the selected parts.                          A general example of this routine, which converts and reads
                                                                     back from all parts in the AD7280A daisy chain, is as follows:
When the address written to the read register is 0x00, the
conversion results selected for readback are controlled by           1. Write 0x00 to the read register on all parts in the daisy
setting Bits[D13:D12] of the control register (see Table 14).             chain. Note that 0x00 is the default value of this register
These bits allow the user to select one of four different read-           on power-up and following a software reset operation.
back options:
                                                                     2. Write to the control register on all parts. Set Bits[D15:D14]
Read back 12 conversion results: six voltage and six                    to select the required conversions. Set Bits[D13:D12] to
     auxiliary.                                                           select the required conversion results for readback.

Read back nine conversion results: six voltage and three           3. Initiate the conversions through either the falling edge of
     auxiliary.                                                           CNVST or the rising edge of CS (set Bit D11 of the control
                                                                          register to select the conversion start format).
Read back six conversion results: six voltage results only.
Switch off the read operation on this part.                        4. Allow sufficient time for each conversion to be completed
                                                                          plus tWAIT. See the Converting Cell Voltages and Auxiliary
To read back an individual register from a single AD7280A in              ADC Inputs section.
the daisy chain, follow these steps:
                                                                     5. Apply a CS low pulse that frames 32 SCLKs for each
1. On all other parts in the chain, set Bits[D13:D12] of the              conversion result to be read back.
     control register to 11 to select the no-read operation on
     those parts.                                                    EXAMPLES

2. On the targeted part, set Bits[D13:D12] of the control            The following examples of conversion and/or readback routines
     register to turn on the read operation.                         can be used in an application that implements a chain of AD7280A
                                                                     devices to monitor the voltage and/or auxiliary ADC inputs of
Note that it is more efficient in terms of 32-bit write cycles to    the AD7280A on a stack of lithium ion batteries.
first switch off the read operation on all AD7280As in the daisy
chain. This is achieved with a single write cycle, using Bit D12
in the write command to address all parts in the chain. The user
can then address the individual part and set Bits[D13:D12] of
the control register to turn on the read operation for that part.

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Example 1: Initialize All Parts in a Daisy Chain on Initial                                           AD7280A
Power-Up and When Coming Out of Power-Down
                                                                     Example 2: Convert and Read All Parts, All Voltages,
Example 1 shows a typical device initialization routine.             and All Auxiliary ADC Inputs

1. To initialize all device addresses, set Bit D2 and Bit D0         In this example, it is assumed that all AD7280As in the daisy
     of the control register to 1, and set Bit D1 of the control     chain have been initialized to their correct device addresses.
     register to 0 on all parts in the chain. The 32-bit write
     command is 0x01C2B6E2 (see Table 23, Write 1).                  1. Write Register Address 0x00 to the read register on all
                                                                          parts. A device address of 0x00 is used when computing
2. Write the register address corresponding to the lower byte             the CRC for commands to write to all parts. The 32-bit
     of the control register to the read register on all parts. The       write command is 0x38011CA (see Table 24, Write 1).
     32-bit write command is 0x038716CA (see Table 23, Write 2).
                                                                          Note that 0x00 is the default value of the read register on
3. Apply a CS low pulse that frames 32 SCLKs for each device              power-up and after a software reset; therefore, this write
     in the chain to be read back. All conversion readbacks               operation may not be necessary.
     should simultaneously write the 32-bit command
     0xF800030A, as described in the Serial Interface section        2. Set Bits[D15:D12] of the control register to 0 on all parts.
     (see Table 23, Write 3). This read is used to verify that all        The 32-bit write command is 0x01A0131A (see Table 24,
     AD7280As in the chain have received and locked their                 Write 2).
     unique device addresses. Confirm that all device addresses
     are in sequence.                                                     Note that this is the default value of Bits[D15:D12] of the
                                                                          control register on power-up and after a software reset;
                                                                          therefore, this write operation may not be necessary.

                                                                     3. Program the CNVST control register to 0x02 on all parts
                                                                          to allow conversions to be initiated using the CNVST pin.
                                                                          The 32-bit write command is 0x03A0546A (see Table 24,
                                                                          Write 3).

                                                                     4. Initiate conversions through the falling edge of CNVST.
                                                                     5. Allow sufficient time for all conversions to be completed

                                                                          plus tWAIT. Following the completion of all conversions,
                                                                          apply a CS low pulse that frames 32 SCLKs for each conver-
                                                                          sion result to be read back. The 32-bit write command is
                                                                          0xF800030A, as described in the Serial Interface section
                                                                          (see Table 24, Write 4).

Table 23. Example 1: Initializing All AD7280A Devices in a Daisy Chain

Write Command  Device Address  Register Address Data                    Write All D11  8-Bit CRC  D2 to D0      32-Bit Write
Write 1        00000                                                                   11011100   010           Command
Write 2        00000           001110  00010101 1                       0              11011001   010           0x01C2B6E2
Write 3        11111                                                                   01100001   010           0x038716CA
                               011100  00111000 1                       0                                       0xF800030A

                               000000  00000000 0                       0

Table 24. Example 2: Converting and Reading All Voltages and All Auxiliary ADC Inputs from All AD7280A Devices

Write Command Device Address Register Address Data                                                                                  32-Bit Write
                                                                        Write All D11 8-Bit CRC D2 to D0 Command

Write 1        00000           011100  00000000 1                       0              00111001 010             0x038011CA

Write 2        00000           001101  00000000 1                       0              01100011 010             0x01A0131A

Write 3        00000           011101  00000010 1                       0              10000101 010             0x03A0546A

Write 4        11111           000000  00000000 0                       0              01100001 010             0xF800030A

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AD7280A

Example 3: Convert and Read All Parts, All Voltages,              3. Program the CNVST control register to 0x02 on all parts
and Three Auxiliary ADC Inputs per Part                                to allow conversions to be initiated using the CNVST pin.
                                                                       The 32-bit write command is 0x03A0546A (see Table 25,
In this example, it is assumed that all AD7280As in the daisy          Write 3).
chain have been initialized to their correct device addresses.
                                                                  4. Initiate conversions through the falling edge of CNVST.
1. Write Register Address 0x00 to the read register on all        5. Allow sufficient time for all conversions to be completed
     parts. A device address of 0x00 is used when computing
     the CRC for commands to write to all parts. The 32-bit            plus tWAIT. Following the completion of all conversions,
     write command is 0x038011CA (see Table 25, Write 1).              apply a CS low pulse that frames 32 SCLKs for each conver-
                                                                       sion result to be read back. The 32-bit write command is
     Note that 0x00 is the default value of the read register on       0xF800030A, as described in the Serial Interface section
     power-up and after a software reset; therefore, this write        (see Table 25, Write 4).
     operation may not be necessary.

2. Set Bit D15 and Bit D13 of the control register to 0 on all
     parts. Set Bit D14 and Bit D12 of the control register to 1
     on all parts. The 32-bit write command is 0x01AA1062
     (see Table 25, Write 2).

Table 25. Example 3: Converting and Reading All Voltages and Three Auxiliary ADC Inputs from All AD7280A Devices

Write Command Device Address Register Address Data                                                                            32-Bit Write
                                                                  Write All D11 8-Bit CRC D2 to D0 Command

Write 1  00000  011100                                            00000000 1  0  00111001 010  0x038011CA

Write 2  00000  001101                                            01010000 1  0  00001100 010  0x01AA1062

Write 3  00000  011101                                            00000010 1  0  10000101 010  0x03A0546A

Write 4  11111  000000                                            00000000 0  0  01100001 010  0xF800030A

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Example 4: Convert and Read a Single Voltage                                                          AD7280A
or Auxiliary ADC Input Result from One Part
                                                                     4. Program the CNVST control register to 0x02 on Device 3
In this example, it is assumed that all AD7280As in the daisy             to allow conversions to be initiated using the CNVST pin
chain have been initialized to their correct device addresses.            on that part. The 32-bit write command is 0xC3A0417A
                                                                          (see Table 26, Write 4).
1. The register address corresponding to the voltage or
     auxiliary ADC input result to be read should be written to      5. Initiate conversions through the falling edge of CNVST.
     the read register of the part to be read (see Table 13 for      6. Allow sufficient time for all conversions to be completed
     register addresses). In this example, the Cell Voltage 6
     register result is read from Device 3 in the stack. The 32-bit       plus tWAIT.
     write command is 0xC382865A (see Table 26, Write 1).            7. Program the CNVST control register to gate the CNVST

2. Set Bits[D13:D12] of the control register to 1 on all parts.           signal on all parts. The 32-bit write command is
     This setting turns off the read operation on all parts. The          0x03A0340A (see Table 26, Write 5). This write prevents
     32-bit write command is 0x01B617EA (see Table 26,                    unintentional conversions from being initiated by noise or
     Write 2).                                                            glitches on the CNVST pin. This write also updates the on-
                                                                          chip output registers of all devices in the daisy chain.
3. Set Bits[D13:D12] of the control register of the part to be       8. Apply a CS low pulse that frames 32 SCLKs to read back
     read from such that the required voltage is read back. With          the desired voltage or auxiliary ADC result. This frame
     the exception of a self-test conversion, it is not possible to       should simultaneously write the 32-bit command
     convert on a single channel; six, nine, or 12 conversions must       0xF800030A, as described in the Serial Interface section
     be completed. This example reads a voltage conversion from           (see Table 26, Write 6).
     Device 3 in the stack; therefore, Bit D14 and Bit D12 of the
     control register should be set to 0, and Bit D15 and Bit D13         Note that when reading from a single device in a stack of
     should be set to 1 on Device 3. The 32-bit write command             AD7280As, the SCLK frequency must be lower than 1 MHz
     is 0xC1B400FA (see Table 26, Write 3).                               to read back the register data from parts higher in the chain
                                                                          than the master device.

Table 26. Example 4: Converting and Reading a Single Voltage or Auxiliary ADC Result from One AD7280A Device

Write Command  Device Address  Register Address Data                 Write All D11  8-Bit CRC  D2 to D0       32-Bit Write
Write 1        11000                                                                11001011   010            Command
Write 2        00000           011100  00010100 0                    0              11111101   010            0xC382865A
Write 3        11000                                                                00011111   010            0x01B617EA
Write 4        11000           001101  10110000 1                    0              10000111   010            0xC1B400FA
Write 5        00000                                                                10000001   010            0xC3A0417A
Write 6        11111           001101  10100000 0                    0              01100001   010            0x03A0340A
                                                                                                              0xF800030A
                               011101  00000010 0                    0

                               011101  00000001 1                    0

                               000000  00000000 0                    0

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AD7280A                                                                 Example 6: Read a Single Configuration Register
                                                                        from One Part
Example 5: Read a Single Configuration Register
on All Parts                                                            In this example, it is assumed that all AD7280As in the daisy
                                                                        chain have been initialized to their correct device addresses.
In this example, it is assumed that all AD7280As in the daisy
chain have been initialized to their correct device addresses.          1. Set Bits[D13:D12] of the control register to 1 on all parts.
                                                                             This setting turns off the read operation on all parts. The
1. Set Bit D0 of the control register to 1 on all parts. This write          32-bit write command is 0x01A6151A (see Table 28, Write 1).
     enables the daisy-chain register read operation on all parts.
     The 32-bit write command is 0x01C2B6E2 (see Table 27,              2. Set Bits[D13:D12] of the control register of the part to be
     Write 1).                                                               read from to 0. In this example, Device 1 in the stack is to
                                                                             be read from. The 32-bit write command is 0x81A00222
2. The register address corresponding to the configuration                   (see Table 28, Write 2).
     register to be read should be written to the read register on
     all parts (see Table 13 for register addresses). In this example,  3. The register address corresponding to the configuration
     the cell balance register is read from all parts. The 32-bit            register to be read should be written to the read register of
     write command is 0x038A12B2 (see Table 27, Write 2).                    the part that is to be read (see Table 13 for register
                                                                             addresses). This example reads the alert register from
3. Apply a CS low pulse that frames 32 SCLKs for each device                 Device 1 in the stack. The 32-bit write command is
     in the stack to read back the desired register contents from            0x8389800A (see Table 28, Write 3).
     all parts. This frame should simultaneously write the 32-bit
     command 0xF800030A, as described in the Serial Interface           4. Apply a CS low pulse that frames 32 SCLKs to read back
     section (see Table 27, Write 3).                                        the desired register contents. This frame should simultan-
                                                                             eously write the 32-bit command 0xF800030A, as
                                                                             described in the Serial Interface section (see Table 28,
                                                                             Write 4). When reading from a single device in a stack of
                                                                             AD7280As, the SCLK frequency must be lower than
                                                                             1 MHz to read back the register data from parts higher in
                                                                             the chain than the master device.

Table 27. Example 5: Reading a Single Configuration Register from All AD7280A Devices

Write Command  Device Address  Register Address Data                    Write All D11 8-Bit CRC  D2 to D0  32-Bit Write
Write 1        00000                                                                             010       Command
Write 2        00000           001110  00010101 1                       0              11011100  010       0x01C2B6E2
Write 3        11111                                                                             010       0x038A12B2
                               011100  01010000 1                       0              01010110            0xF800030A

                               000000  00000000 0                       0              01100001

Table 28. Example 6: Reading a Single Configuration Register from One AD7280A Device

Write Command  Device Address  Register Address Data                    Write All D11 8-Bit CRC  D2 to D0  32-Bit Write
Write 1        00000                                                                             010       Command
Write 2        10000           001101  00110000 1                       0              10100011  010       0x01A6151A
Write 3        10000                                                                             010       0x81A00222
Write 4        11111           001101  00000000 0                       0              01000100  010       0x8389800A
                                                                                                           0xF800030A
                               011100  01001100 0                       0              00000001

                               000000  00000000 0                       0              01100001

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                                                                                                        AD7280A

Example 7: Self-Test Conversion on All Parts                        7. The CNVST control register should be programmed to
                                                                         gate the CNVST signal on all parts. The 32-bit write
Example 7 shows a self-test conversion routine for all parts in a        command is 0x03A0340A (see Table 29, Write 5). This
daisy chain.                                                             write prevents unintentional conversions from being
                                                                         initiated by noise or glitches on the CNVST pin. This write
1. To select the self-test conversion, set Bits[D15:D14] of the          also updates the on-chip output registers of all devices in
     control register to 1, and set Bits[D13:D12] of the control         the daisy chain.
     register to 0 on all parts. The 32-bit write command is
     0x01B81092 (see Table 29, Write 1).                            8. Apply a CS low pulse that frames 32 SCLKs to read back
                                                                         the desired voltage. This frame should simultaneously
2. Set Bit D0 of the control register to 1 on all parts. This            write the 32-bit command 0xF800030A, as described in
     setting enables the daisy-chain register read operation on          the Serial Interface section (see Table 29, Write 6).
     all parts. The 32-bit write command is 0x01C2B6E2 (see
     Table 29, Write 2).                                            Example 8: Software Reset on All Parts

3. The register address corresponding to the self-test              Example 8 shows a software reset routine for all parts in a
     conversion should be written to the read register of all       daisy chain.
     parts (see Table 13 for register addresses). The 32-bit write
     command is 0x038617CA (see Table 29, Write 3).                 1. Set Bit D7 of the control register to 1 on all parts to place
                                                                         the AD7280A into software reset. The 32-bit write command
4. Program the CNVST control register to 0x02 on all parts               is 0x01D2B412 (see Table 30, Write 1).
     to allow conversions to be initiated using the CNVST pin.
     The 32-bit write command is 0x03A0546A (see Table 29,          2. Set Bit D7 of the control register to 0 on all parts to take the
     Write 4).                                                           AD7280A out of software reset. The 32-bit write command
                                                                         is 0x01C2B6E2 (see Table 30, Write 2).
5. Initiate conversions through the falling edge of CNVST.
6. Allow sufficient time for the self-test conversions to be

     completed plus tWAIT.

Table 29. Example 7: Self-Test Conversion on All AD7280A Devices

Write Command  Device Address  Register Address Data                Write All D11  8-Bit CRC  D2 to D0  32-Bit Write
Write 1        00000                                                               00010010   010       Command
Write 2        00000           001101                               11000000 1  0  11011100   010       0x01B81092
Write 3        00000                                                               11111001   010       0x01C2B6E2
Write 4        00000           001110                               00010101 1  0  10000101   010       0x038617CA
Write 5        00000                                                               10000001   010       0x03A0546A
Write 6        11111           011100                               00110000 1  0  01100001   010       0x03A0340A
                                                                                                        0xF800030A
                               011101                               00000010 1  0

                               011101                               00000001 1  0

                               000000                               00000000 0  0

Table 30. Example 8: Software Reset for All AD7280A Devices

Write Command  Device Address  Register Address Data                Write All D11  8-Bit CRC  D2 to D0  32-Bit Write
Write 1        00000                                                               10000010   010       Command
Write 2        00000           001110                               10010101 1  0  11011100   010
                                                                                                        0x01D2B412
                               001110                               00010101 1  0                       0x01C2B6E2

                                       Rev. 0 | Page 43 of 48
AD7280A                                                                   Note that these ferrite beads can be replaced with a small value
                                                                          of resistance. The maximum value of resistance that can be
EMC GUIDELINES                                                            used is 20 . A resistor should not be included on the VSS
                                                                          line to the master chip. Instead, a direct connection should
SCHEMATIC AND LAYOUT GUIDELINES                                           be made from the battery cell connector to the VSS pin.

To optimize the performance of a chain of AD7280A devices            Analog Devices, Inc., also recommends the following:
under noisy conditions--for example, when experiencing
electromagnetic interference--the following schematic and             Inclusion of a 100 nF capacitor across the six individual cells
layout guidelines should be observed (see Figure 29).                     that are monitored by the AD7280A. This capacitor should
                                                                          be placed physically close to the battery cell connector on
1. All AD7280A devices in a daisy chain should be physically              the PCB.
     located on a single printed circuit board (PCB). Daisy-
     chain connections between PCBs are not recommended.             Correct termination of all unused pins on the device. More
     Individual PCBs can be used for separate daisy chains. In            information about the correct termination of unused pins
     this case, however, communication between PCBs is via a              can be found in the Pin Configuration and Function
     communication protocol such as SPI or CAN.                           Descriptions section.

2. Individual 22 pF capacitors should be placed on each              OPERATION IN A NOISY ENVIRONMENT
     daisy-chain connection. The capacitors should be
     terminated to either the VSS pin of the upper device or the     When the AD7280A is operating in a noisy environment--for
     VDD pin of the lower device, depending on the direction in      example, when electromagnetic interference is experienced--
     which data is flowing in the daisy chain. The PD, CS,           glitches can occur on the SPI or daisy-chain inputs and outputs.
     SCLK, SDI, and CNVST daisy-chain connections pass data          To limit the effect that such glitches may have on the operation
     up the chain. The 22 pF capacitors on these pins should be      of the AD7280A, each daisy-chain input is passed through a
     terminated to the VSS pin of the upper device in the chain.     filter before being applied internally within the device. The filter
     The SDOlo and ALERTlo daisy-chain connections pass              on the PD pin is 130 s wide (see the Power-Down section for
     data down the chain. The 22 pF capacitors on these pins         more information). The filter on the remaining daisy-chain
     should be terminated to the VDD pin of the lower device in      inputs (CS, SCLK, SDI, CNVST, SDIhi, and ALERThi) is 150 ns
     the chain.                                                      wide. Glitches wider than these values on any of the pins can
                                                                     have an effect on the AD7280A, and care should be taken to
3. A direct, low impedance trace should connect the VDD pin          ensure correct operation.
     of the lower device with the VSS pin of the upper device. The
     AD7280A daisy-chain connections operate at the VDD/VSS          Glitches that occur on the SCLK and CS pins can result in the
     voltage of the adjacent AD7280As. Ensuring a low imped-         AD7280A losing synchronization with the DSP/microprocessor.
     ance path between the supplies optimizes the performance        However, such a loss of synchronization affects only the 32-bit
     of the daisy-chain communications.                              word during which the glitch occurred. The AD7280A interface
                                                                     is reset on the rising edge of CS to ensure that the part is resyn-
4. The application PCB should have a minimum of four                 chronized, as described in the Serial Interface section.
     layers. The AD7280A daisy-chain connections should be
     routed on an inner layer of the PCB.                            Glitches that occur on the SDI or SDOhi pin can result in a
                                                                     change of state of any of the bits in the 32-bit words that are
5. The AD7280A daisy-chain connections should be shielded            written to or read from the chain of AD7280As. In this event,
     above and below by a VSS supply plane connected to the VSS      the 8-bit CRC received by the AD7280A or by the DSP/micro-
     pin of the upper device in the chain. The shield should extend  processor should not match the CRC that is calculated based
     from the VSS and daisy-chain low pins of the upper device       on the 32-bit word that was transmitted.
     (Pin 15, Pin 17, and Pin 21 to Pin 28) to cover the daisy-
     chain high pins of the lower device (Pin 42 to Pin 48), as      Glitches that occur on the ALERThi pin are observed on the
     well as a low impedance trace to the VDD pin. This shield       alert signal when output from the master device. Care should
     provides maximum protection to the daisy-chain connec-          be taken when designing the alert response software or hard-
     tions when operating in a noisy environment.                    ware to ensure that such glitches are treated appropriately in
                                                                     the system.
6. The AD7280A devices should be placed as close together
     as possible on the PCB to minimize the length of the daisy-     Glitches that occur on the CNVST pin may be interpreted as a
     chain connections.                                              conversion start request. If this occurs during a read operation,
                                                                     it can result in incorrect data being read back from the AD7280A.
7. To minimize noise reaching the VDD/VSS pins of the
     AD7280A, ferrite beads should be inserted into the VDD
     and VSS supply traces coming from the battery. These beads
     can be inserted into the PCB traces between the battery cell
     connection on the PCB and the individual supply pins.

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                                                                                                                       AD7280A

If a second convert start signal is received by the AD7280A while                          to gate the convert start signal. This prevents any glitches that
the conversion results are being read back, the data being read                            occur on the CNVST pin from being applied directly to the
back from the device, or chain of devices, can be corrupted. The                           internal circuitry of the AD7280A.
corruption of data occurs at the point in which the second con-
vert start signal is introduced. Any data read back prior to the                           SOFTWARE FLOWCHART
second convert start signal is correct, but data read back after
the second convert start signal may be corrupted.                                          See Figure 41 for a software flowchart of a suggested sequence
                                                                                           of steps that should be considered when operating the
Note that the corruption of data is not limited to the conversion                          AD7280A in a noisy environment.
result. The device address, channel address, and CRC data can
also be corrupted. The CNVST control register should be used

                                                                      POWER UP AD7280A
                                                                      CHAIN OF DEVICES

                                                      WAIT AT LEAST 5.5ms FOR ALL DEVICES
                                                                TO BE FULLY POWERED UP

                   INITIALIZE DEVICE IDs ON ALL       WRITE TO CONTROL REGISTER
                         PARTS IN THE CHAIN                TO RETURN DB1/DB2 TO
                                                               DEFAULT VALUES

                                                                                NO

                                   CHECK         NOT                                                  HAVE ANY    YES  PLACE CHAIN IN POWER-DOWN MODE AND
                              INTEGRITY OF       OK                                                PARTS IN THE        WAIT AT LEAST 2ms FOR CAPACITORS ON
                        CHAIN INITIALIZATION                                                  CHAIN RETURNED A
                   BY READING BACK THE LOW                                                 RESULT OF ALL 0s FROM          VREG AND VREF TO DISSIPATE CHARGE
                      BYTE OF THE CONTROL                                                          THE CONTROL
                            REGISTER FROM
                              ALL DEVICES                                                            REGISTER?

                       OK

                       PROGRAM CONFIGURATION
                        REGISTERS AS REQUIRED

                      WRITE TO CNVST CONTROL
                   REGISTER TO ALLOW A SINGLE

                        CNVST PULSE THROUGH

                                   INITIATE A
                                 CONVERSION

READ BACK THE CONVERSION RESULTS FROM ALL DEVICES IN
                    THE DAISY-CHAIN READBACK MODE

                       IS THE

IGNORE RESPECTIVE  NO  CRC CORRECT
     32-BIT FRAME
                       FOR ALL DATA FRAMES

                       READ BACK?

                                      YES

                       DATA VALIDATION
                            COMPLETE

                       HAS THE

NO                     REQUIRED NUMBER

                       OF CONVERSIONS BEEN

                       COMPLETED?

                                           YES                                                                                                               09435-028
                        POWER DOWN AD7280A

                           CHAIN OF DEVICES

                       Figure 41. Suggested Software Flowchart When Operating in a Noisy Environment

                                                              Rev. 0 | Page 45 of 48
AD7280A

OUTLINE DIMENSIONS

                                                        0.75         1.60                      9.20
                                                        0.60         MAX                       9.00 SQ
                                                        0.45                                   8.80
                                                                              48                                 37
                                                                           1                 PIN 1                   36

                 1.45                                        0.20                            TOP VIEW                    7.20
                 1.40                                        0.09                                                        7.00 SQ
                 1.35                                                                        (PINS DOWN)                 6.80
                                                                7
                     0.15                     SE ATING         3.5                   12                             25
                     0.05                     PLANE             0                        13                     24
                                                        0.08
                                                        COPLANARITY  VIEW A 0.50                                  0.27
                                                                                   BSC                            0.22
                                                                                                                  0.17
                                                                             LEAD PITCH

                        VIEW A                                                                                                    051706-A

                 ROTATED 90 CCW

                                                        COMPLIANT TO JEDEC STANDARDS MS-026-BBC

                                                        Figure 42. 48-Lead Low Profile Quad Flat Package [LQFP]
                                                                                     (ST-48)

                                                                      Dimensions shown in millimeters

ORDERING GUIDE             Temperature Range                               Package Description                           Package Option
                           -40C to +105C                                 48-Lead LQFP                                  ST-48
Model1, 2                  -40C to +105C                                 48-Lead LQFP                                  ST-48
AD7280ABSTZ                -40C to +105C                                 48-Lead LQFP                                  ST-48
AD7280ABSTZ-RL             -40C to +105C                                 48-Lead LQFP                                  ST-48
AD7280AWBSTZ
AD7280AWBSTZ-RL

1 Z = RoHS Compliant Part.
2 W = Qualified for Automotive Applications.

AUTOMOTIVE PRODUCTS

The AD7280AW models are available with controlled manufacturing to support the quality and reliability requirements of automotive
applications. Note that these automotive models may have specifications that differ from the commercial models; therefore, designers
should review the Specifications section of this data sheet carefully. Only the automotive grade products shown are available for use in
automotive applications. Contact your local Analog Devices account representative for specific product ordering information and to
obtain the specific Automotive Reliability reports for these models.

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                               AD7280A

NOTES

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AD7280A
NOTES

2011 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.

                                                                      D09435-0-4/11(0)

                                                                                        Rev. 0 | Page 48 of 48
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