电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

AD6657BBCZ

器件型号:AD6657BBCZ
器件类别:热门应用    无线/射频/通信   
厂商名称:ADI [Analog Devices Inc]
下载文档 在线购买

AD6657BBCZ在线购买

供应商 器件名称 价格 最低购买 库存  
AD6657BBCZ ¥1,215.94 1 点击查看 点击购买

器件描述

TELECOM, CELLULAR, RF AND BASEBAND CIRCUIT, PBGA144

电信, 蜂窝式, 射频和基带电路, PBGA144

参数
AD6657BBCZ功能数量 1
AD6657BBCZ端子数量 144
AD6657BBCZ最大工作温度 85 Cel
AD6657BBCZ最小工作温度 -40 Cel
AD6657BBCZ额定供电电压 1.8 V
AD6657BBCZ加工封装描述 10 X 10 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, MO-205AC, CSPBGA-144
AD6657BBCZ无铅 Yes
AD6657BBCZ欧盟RoHS规范 Yes
AD6657BBCZ中国RoHS规范 Yes
AD6657BBCZ状态 ACTIVE
AD6657BBCZ包装形状 SQUARE
AD6657BBCZ包装尺寸 GRID ARRAY, LOW PROFILE, FINE PITCH
AD6657BBCZ表面贴装 Yes
AD6657BBCZ端子形式 BALL
AD6657BBCZ端子间距 0.8000 mm
AD6657BBCZ端子涂层 TIN SILVER COPPER
AD6657BBCZ端子位置 BOTTOM
AD6657BBCZ包装材料 PLASTIC/EPOXY
AD6657BBCZ温度等级 INDUSTRIAL
AD6657BBCZ通信类型 RF AND BASEBAND CIRCUIT

文档预览

AD6657BBCZ器件文档内容

                                                                                                                                       Quad IF Receiver
                                                                                                                                                 AD6657

FEATURES                                                                                                          FUNCTIONAL BLOCK DIAGRAM

11-bit, 200 MSPS output data rate per channel                                                                             AVDD AGND DRVDD DRGND
Integrated noise shaping requantizer (NSR)
Performance with NSR enabled                                                                                      AD6657

   SNR: 75.5 dBFS in 40 MHz band to 70 MHz @ 185 MSPS                                                      VIN+A  PIPELINE         14  NOISE SHAPING   11                                     DC0AB
   SNR: 73.7 dBFS in 60 MHz band to 70 MHz @ 185 MSPS                                                      VINA                                                                              D0AB
Performance with NSR disabled                                                                              VCMA               ADC      REQUANTIZER                              PORT A
   SNR: 66.5 dBFS to 70 MHz @ 185 MSPS                                                                     VIN+B                                                                              D10AB
   SFDR: 83 dBc to 70 MHz @ 185 MSPS                                                                       VINB                  14   NOISE SHAPING 11    DATA MULTIPLEXER
Low power: 1.2 W @ 185 MSPS                                                                                VCMB   PIPELINE                                    AND LVDS DRIVERS                DC0CD
1.8 V analog supply operation                                                                              VIN+C                                                                              D0CD
1.8 V LVDS (ANSI-644 levels) output                                                                        VINC              ADC      REQUANTIZER                              PORT B
1-to-8 integer clock divider                                                                               VCMC                                                                               D10CD
Internal ADC voltage reference                                                                             VIN+D                  14   NOISE SHAPING 11
1.75 V p-p analog input range (programmable to 2.0 V p-p)                                                  VIND  PIPELINE
Differential analog inputs with 800 MHz bandwidth                                                          VCMD                        REQUANTIZER
95 dB channel isolation/crosstalk                                                                                             ADC
Serial port control
User-configurable built-in self-test (BIST) capability                                                            PIPELINE         14  NOISE SHAPING   11
Energy-saving power-down modes
                                                                                                                              ADC      REQUANTIZER
APPLICATIONS
                                                                                                                  REFERENCE                                CLOCK                MODE
Communications                                                                                                            SERIAL PORT                      DIVIDER              SYNC
Diversity radio and smart antenna (MIMO) systems                                                                                                                                PDWN
Multimode digital receivers (3G)
                                                                                                                  SCLK SDIO CSB                        CLK+ CLK                      08557-001
   WCDMA, LTE, CDMA2000
   WiMAX, TD-SCDMA                                                                                                                          Figure 1.
I/Q demodulation systems
General-purpose software radios                                                                            PRODUCT HIGHLIGHTS

                                                                                                           1. Four ADCs are contained in a small, space-saving,
                                                                                                                10 mm 10 mm 1.4 mm, 144-ball CSP_BGA package.

                                                                                                           2. Pin selectable noise shaping requantizer (NSR) function
                                                                                                                that allows for improved SNR within a reduced bandwidth
                                                                                                                of up to 60 MHz at 185 MSPS.

                                                                                                           3. LVDS digital output interface configured for low cost
                                                                                                                FPGA families.

                                                                                                           4. 230 mW per ADC core power consumption.
                                                                                                           5. Operation from a single 1.8 V supply.
                                                                                                           6. Standard serial port interface (SPI) that supports various

                                                                                                                product features and functions, such as data formatting
                                                                                                                (offset binary or twos complement), NSR, power-down,
                                                                                                                test modes, and voltage reference mode.
                                                                                                           7. On-chip integer 1-to-8 input clock divider and multichip
                                                                                                                sync function to support a wide range of clocking schemes
                                                                                                                and multichannel subsystems.

Rev. 0                                                                                                     One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and reliable. However, no               Tel: 781.329.4700                               www.analog.com
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other
rights of third parties that may result from its use. Specifications subject to change without notice. No  Fax: 781.461.3113       2009 Analog Devices, Inc. All rights reserved.
license is granted by implication or otherwise under any patent or patent rights of Analog Devices.
Trademarks and registered trademarks are the property of their respective owners.
AD6657                                                                                                       Power Dissipation and Standby Mode .................................... 20
                                                                                                             Channel/Chip Synchronization................................................ 20
TABLE OF CONTENTS                                                                                            Digital Outputs ........................................................................... 21
                                                                                                             Timing ......................................................................................... 21
Features .............................................................................................. 1  Noise Shaping Requantizer (NSR) ............................................... 22
Applications....................................................................................... 1        22% BW Mode (>40 MHz @ 184.32 MSPS)........................... 22
Functional Block Diagram .............................................................. 1                    33% BW Mode (>60 MHz @ 184.32 MSPS)........................... 22
Product Highlights ........................................................................... 1             MODE Pin................................................................................... 23
Revision History ............................................................................... 2         Built-In Self-Test (BIST) and Output Test .................................. 24
General Description ......................................................................... 3              Built-In Self-Test (BIST)............................................................ 24
Specifications..................................................................................... 4        Output Test Modes..................................................................... 24
                                                                                                           Serial Port Interface (SPI).............................................................. 25
  DC Specifications ......................................................................... 4              Configuration Using the SPI..................................................... 25
  AC Specifications.......................................................................... 5              Hardware Interface..................................................................... 25
  Digital Specifications ................................................................... 6             Memory Map .................................................................................. 26
  Switching Specifications .............................................................. 7                  Reading the Memory Map Register Table............................... 26
  Timing Specifications .................................................................. 8                 Memory Map Register Table..................................................... 27
Absolute Maximum Ratings............................................................ 9                       Memory Map Register Descriptions........................................ 29
  Thermal Characteristics .............................................................. 9                 Applications Information .............................................................. 30
  ESD Caution.................................................................................. 9            Design Guidelines ...................................................................... 30
Pin Configuration and Function Descriptions........................... 10                                  Outline Dimensions ....................................................................... 31
Typical Performance Characteristics ........................................... 12                           Ordering Guide .......................................................................... 31
Equivalent Circuits ......................................................................... 15
Theory of Operation ...................................................................... 16
  ADC Architecture ...................................................................... 16
  Analog Input Considerations.................................................... 16
  Clock Input Considerations ...................................................... 18

REVISION HISTORY

10/09--Revision 0: Initial Version

Rev. 0 | Page 2 of 32
GENERAL DESCRIPTION                                                                                   AD6657

The AD6657 is an 11-bit, 200 MSPS, quad-channel intermediate       With the NSR block disabled, the ADC data is provided directly to
frequency (IF) receiver specifically designed to support multi-    the output with a resolution of 11 bits. The AD6657 can achieve
antenna systems in telecommunication applications where high       up to 66.5 dBFS SNR for the entire Nyquist bandwidth when
dynamic range performance, low power, and small size are desired.  operated in this mode. This allows the AD6657 to be used in
                                                                   telecommunication applications such as a digital predistortion
The device consists of four high performance analog-to-digital     observation path where wider bandwidths are desired.
converters (ADCs) and noise shaping requantizer (NSR) digital
blocks. Each ADC consists of a multistage, differential pipelined  After digital signal processing, multiplexed output data is
architecture with integrated output error correction logic. The    routed into two 11-bit output ports such that the maximum
ADC features a wide bandwidth switched-capacitor sampling          data rate is 400 Mbps (DDR). These outputs are set at 1.8 V
network within the first stage of the differential pipeline. An    LVDS and support ANSI-644 levels.
integrated voltage reference eases design considerations. A duty
cycle stabilizer (DCS) compensates for variations in the ADC       The AD6657 receiver digitizes a wide spectrum of IF frequencies.
clock duty cycle, allowing the converters to maintain excellent    Each receiver is designed for simultaneous reception of a separate
performance.                                                       antenna. This IF sampling architecture greatly reduces compo-
                                                                   nent cost and complexity compared with traditional analog
Each ADC output is connected internally to an NSR block. The       techniques or less integrated digital methods.
integrated NSR circuitry allows for improved SNR performance
in a smaller frequency band within the Nyquist bandwidth. The      Flexible power-down options allow significant power savings.
device supports two different output modes selectable via the      Programming for device setup and control is accomplished
external MODE pin or the SPI.                                      using a 3-wire SPI-compatible serial interface with numerous
                                                                   modes to support board-level system testing.
With the NSR feature enabled, the outputs of the ADCs are
processed such that the AD6657 supports enhanced SNR               The AD6657 is available in a Pb-free/RoHS compliant, 144-ball,
performance within a limited portion of the Nyquist bandwidth      10 mm 10 mm chip scale package ball grid array (CSP_BGA)
while maintaining an 11-bit output resolution. The NSR block       and is specified over the industrial temperature range of -40C
can be programmed to provide a bandwidth of either 22% or          to +85C.
33% of the sample clock. For example, with a sample clock rate
of 185 MSPS, the AD6657 can achieve up to 75.5 dBFS SNR for
a 40 MHz bandwidth in the 22% mode and up to 73.7 dBFS
SNR for a 60 MHz bandwidth in the 33% mode.

Rev. 0 | Page 3 of 32
AD6657

SPECIFICATIONS

DC SPECIFICATIONS

AVDD = 1.8 V, DRVDD = 1.8 V, fS = 185 MSPS, 1.75 V p-p differential input, VIN = -1.0 dBFS differential input, and default SPI, unless
otherwise noted.

Table 1.                             Temperature Min                                                  Typ         Max   Unit
Parameter                                                                                                               Bits
RESOLUTION                           Full  11
ACCURACY                                                                                                                mV
                                     Full                                                             Guaranteed        % FSR
   No Missing Codes                                                                                                     LSB
   Offset Error                      Full  -4.5                                                       2           7.4   LSB
   Gain Error
   Differential Nonlinearity (DNL)1  Full                                                             3          7    mV
   Integral Nonlinearity (INL)1                                                                                         % FSR
MATCHING CHARACTERISTIC              Full                                                             0.1        0.5
   Offset Error                                                                                                         ppm/C
   Gain Error                        Full                                                             0.2        0.5  ppm/C
TEMPERATURE DRIFT
   Offset Error                      Full  -2.4                                                       2.5         8.3   V p-p
   Gain Error                                                                                                           V
ANALOG INPUT                         Full                                                             1          3    k
   Input Range                                                                                                          pF
   Input Common-Mode Voltage         Full                                                             2
   Input Resistance (Differential)   Full                                                             40                V
   Input Capacitance2                                                                                                   V
POWER SUPPLIES                       Full  1.4                                                        1.75        2.0
   Supply Voltage                                                                                                       mA
                                     Full                                                             0.9               mA
      AVDD
      DRVDD                          Full                                                             20                mW
   Supply Current                                                                                                       mW
      IAVDD1                         Full                                                             5                 mW
      IDRVDD1 (1.8 V LVDS)
POWER CONSUMPTION                    Full  1.7                                                        1.8         1.9
   Sine Wave Input1                                                                                   1.8         1.9
   Standby Power3                    Full  1.7
   Power-Down Power                                                                                   510         548
                                     Full                                                             155         169
                                     Full
                                                                                                      1195        1290
                                     Full                                                             130
                                     Full                                                             4.5         18
                                     Full

1 Measured with a 10 MHz, 0 dBFS sine wave, with 100  termination on each LVDS output pair.
2 Input capacitance refers to the effective capacitance between one differential input pin and AGND.
3 Standby power is measured with a dc input and the CLKx pins inactive (set to AVDD or AGND).

                                     Rev. 0 | Page 4 of 32
                                                                                                                                 AD6657

AC SPECIFICATIONS

AVDD = 1.8 V, DRVDD = 1.8 V, fS = 185 MSPS, 1.75 V p-p differential input, VIN = -1.0 dBFS differential input, and default SPI, unless
otherwise noted.

Table 2.                                      Temperature Min              Typ                                              Max  Unit
Parameter1
SIGNAL-TO-NOISE-RATIO (SNR)--NSR DISABLED     25C                         66.5                                                  dBFS
                                                                           66.5                                                  dBFS
   fIN = 30 MHz                               25C                         66.1                                                  dBFS
   fIN = 70 MHz                                                            65.5                                                  dBFS
   fIN = 170 MHz                              Full                   65.7
   fIN = 250 MHz                                                                                                                 dBFS
SIGNAL-TO-NOISE-RATIO (SNR)--NSR ENABLED      25C                                                                               dBFS
   22% BW Mode                                                                                                                   dBFS
                                              25C                         75.5
      fIN = 70 MHz                                                         74.4                                                  dBFS
      fIN = 170 MHz                           Full                   72.8  72.8                                                  dBFS
      fIN = 230 MHz                                                                                                              dBFS
   33% BW Mode                                25C                         73.7
      fIN = 70 MHz                                                         72.6                                                  dBFS
      fIN = 170 MHz                           25C                         71.0                                                  dBFS
      fIN = 230 MHz                                                                                                              dBFS
SIGNAL-TO-NOISE-AND DISTORTION (SINAD)        Full                   71.0  65.5                                                  dBFS
   fIN = 30 MHz                                                            66.3
   fIN = 70 MHz                               25C                         65.6                                                  Bits
   fIN = 170 MHz                                                           64.3                                                  Bits
   fIN = 250 MHz                              25C                                                                               Bits
EFFECTIVE NUMBER OF BITS (ENOB)                                            10.6                                                  Bits
   fIN = 30 MHz                               25C                         10.7
   fIN = 70 MHz                                                            10.6                                                  dBc
   fIN = 170 MHz                              Full                   64.1  10.3                                                  dBc
   fIN = 250 MHz                                                                                                                 dBc
WORST SECOND OR THIRD HARMONIC                25C                         -90                                                   dBc
   fIN = 30 MHz                                                            -83
   fIN = 70 MHz                               25C                         -78                                                   dBc
   fIN = 170 MHz                                                           -80                                                   dBc
   fIN = 250 MHz                              25C                                                                               dBc
SPURIOUS-FREE DYNAMIC RANGE (SFDR)                                         90                                                    dBc
   fIN = 30 MHz                               Full                   10.3  83
   fIN = 70 MHz                                                            78                                                    dBc
   fIN = 170 MHz                              25C                         80                                                    dBc
   fIN = 250 MHz                                                                                                                 dBc
WORST OTHER HARMONIC (FOURTH THROUGH EIGHTH)  25C                         -100                                                  dBc
   fIN = 30 MHz                                                            -96
   fIN = 70 MHz                               25C                         -90                                                   dBc
   fIN = 170 MHz                                                           -95                                                   dB
   fIN = 250 MHz                              Full                   -72                                                         MHz
TWO-TONE SFDR (-7 dBFS)                                                    82
   fIN1 = 169 MHz, fIN2 = 172 MHz             25C                         95
CROSSTALK2                                                                 800
ANALOG INPUT BANDWIDTH                        25C

                                              25C

                                              Full                   72

                                              25C

                                              25C

                                              25C

                                              Full                   -82

                                              25C

                                              25C
                                              Full
                                              25C

1 See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions.
2 Crosstalk is measured at 155 MHz with -1 dBFS on one channel and no input on the alternate channel.

                                              Rev. 0 | Page 5 of 32
AD6657

DIGITAL SPECIFICATIONS

AVDD = 1.8 V, DRVDD = 1.8 V, fS = 185 MSPS, 1.75 V p-p differential input, VIN = -1.0 dBFS differential input, and default SPI, unless
otherwise noted.

Table 3.                                Temperature Min              Typ               Max         Unit
Parameter
DIFFERENTIAL CLOCK INPUTS (CLK+, CLK-)                               CMOS/LVDS/LVPECL              V
                                                                                                   V p-p
   Logic Compliance                     Full                         0.9                           V
   Internal Common-Mode Bias                                                                       V
   Differential Input Voltage           Full  0.2                                      3.6         V
   Input Voltage Range                                                                             A
   High Level Input Voltage             Full  AGND - 0.3                               AVDD + 0.2  A
   Low Level Input Voltage                                                                         k
   High Level Input Current             Full  1.2                                      2.0         pF
   Low Level Input Current
   Input Resistance                     Full  0                                        0.8         V
   Input Capacitance                                                                               V
SYNC INPUT                              Full  -10                                      +10         V
   Logic Compliance                                                                                V
   Internal Bias                        Full  -10                                      +10         A
   Input Voltage Range                                                                             A
   High Level Input Voltage             Full  8                      10                12          k
   Low Level Input Voltage                                                                         pF
   High Level Input Current             Full                         4
   Low Level Input Current                                                                         V
   Input Resistance                                                  CMOS                          V
   Input Capacitance                                                                               A
LOGIC INPUT (CSB)1                      Full                         0.9                           A
   High Level Input Voltage                                                                        k
   Low Level Input Voltage              Full  AGND                                     AVDD        pF
   High Level Input Current
   Low Level Input Current              Full  1.2                                      AVDD        V
   Input Resistance                                                                                V
   Input Capacitance                    Full  AGND                                     0.6         A
LOGIC INPUT (SCLK)2                                                                                A
   High Level Input Voltage             Full  -100                                     +100        k
   Low Level Input Voltage                                                                         pF
   High Level Input Current             Full  -100                                     +100
   Low Level Input Current                                                                         V
   Input Resistance                     Full  12                     16                20          V
   Input Capacitance                                                                               A
LOGIC INPUT/OUTPUT (SDIO)2              Full                         1                             A
   High Level Input Voltage                                                                        k
   Low Level Input Voltage              Full  1.22                                     2.1         pF
   High Level Input Current
   Low Level Input Current              Full  0                                        0.6         V
   Input Resistance                                                                                V
   Input Capacitance                    Full  -10                                      +10         A
LOGIC INPUT (MODE)1                                                                                A
   High Level Input Voltage             Full  40                                       132
   Low Level Input Voltage
   High Level Input Current             Full                         26
   Low Level Input Current
                                        Full                         2

                                        Full  1.22                                     2.1
                                                                                       0.6
                                        Full  0                                        -135
                                                                                       +10
                                        Full  -92

                                        Full  -10

                                        Full                         26

                                        Full                         2

                                        Full  1.22                                     2.1

                                        Full  0                                        0.6

                                        Full  -10                                      +10

                                        Full  38                                       128

                                        Full                         26

                                        Full                         5

                                        Full  1.22                                     2.1

                                        Full  0                                        0.6

                                        Full  -10                                      +10

                                        Full  40                                       132

                                              Rev. 0 | Page 6 of 32
                                                                                                            AD6657

Parameter                             Temperature Min                                          Typ   Max    Unit
   Input Resistance
   Input Capacitance                  Full                                                     26           k

LOGIC INPUT (PDWN)2                   Full                                                     2            pF
   High Level Input Voltage
   Low Level Input Voltage            Full                              1.22                         2.1    V
   High Level Input Current
   Low Level Input Current            Full                              0                            0.6    V
   Input Resistance
   Input Capacitance                  Full                              -90                          -134   A

DIGITAL OUTPUTS (LVDS)                Full                              -10                          +10    A
   Differential Output Voltage (VOD)
   Output Offset Voltage (VOS)        Full                                                     26           k

1 Pull up.                            Full                                                     5            pF
2 Pull down.
                                      Full                              247                          454    mV

                                      Full                              1.125                        1.375  V

SWITCHING SPECIFICATIONS

AVDD = 1.8 V, DRVDD = 1.8 V, fS = 185 MSPS, 1.75 V p-p differential input, VIN = -1.0 dBFS differential input, and default SPI, unless
otherwise noted.

Table 4.                              Temperature Min                                          Typ   Max    Unit
Parameter
CLOCK INPUT PARAMETERS                Full                                                           625    MHz

   Input Clock Rate                   Full                              40                     185   200    MSPS
   Conversion Rate1
   CLK Pulse Width High (tCH)         Full                                                     2.7          ns
   Aperture Delay (tA)
   Aperture Uncertainty (Jitter, tJ)  Full                                                     1.3          ns
DATA OUTPUT PARAMETERS
   Data Propagation Delay (tPD)       Full                                                     0.13         ps rms
   DCO Propagation Delay (tDCO)
   DCO to Data Skew (tSKEW)           Full                              3.0                    4.35  5.7    ns
   Pipeline Delay (Latency)                                                                                 ns
                                      Full                              3.2                    4.55  5.9    ns
      With NSR Enabled                                                                                      Cycles
   Wake-Up Time2                      Full                              -0.4                   -0.2  0      Cycles
OUT-OF-RANGE RECOVERY TIME                                                                                  s
                                      Full                                                     9            Cycles

                                      Full                                                     12

                                      Full                                                     1.2

                                      Full                                                     2

1 Conversion rate is the clock rate after the divider.
2 Wake-up time is dependent on the value of the decoupling capacitors.

                                                                        Rev. 0 | Page 7 of 32
AD6657

TIMING SPECIFICATIONS

AVDD = 1.8 V, DRVDD = 1.8 V, fS = 185 MSPS, 1.75 V p-p differential input, VIN = -1.0 dBFS differential input, and default SPI, unless
otherwise noted.

Table 5.

Parameter                       Description                                                               Min        Typ                        Max Unit

SYNC TIMING REQUIREMENTS

tSSYNC                          SYNC to rising edge of CLK setup time                                                0.24                             ns

tHSYNC                          SYNC to rising edge of CLK hold time                                                 0.40                             ns

SPI TIMING REQUIREMENTS

tDS                             Setup time between the data and the rising edge of SCLK 2                                                             ns

tDH                             Hold time between the data and the rising edge of SCLK                    2                                           ns

tCLK                            Period of the SCLK                                                        40                                          ns

tS                              Setup time between CSB and SCLK                                           2                                           ns

tH                              Hold time between CSB and SCLK                                            2                                           ns

tHIGH                           SCLK pulse width high                                                     10                                          ns

tLOW                            SCLK pulse width low                                                      10                                          ns

tEN_SDIO                        Time required for the SDIO pin to switch from an input to 10                                                          ns

                                an output relative to the SCLK falling edge

tDIS_SDIO                       Time required for the SDIO pin to switch from an output to 10                                                         ns

                                an input relative to the SCLK rising edge

Timing Diagrams

                                N1                        tA                                                        N+4

                                                                                                                                                N+5

                                                      N

           VIN                                                                                       N+3

                                                                     N+1           N+2

                                      tCH        tCL

                                                               1/fS

                    CLK+                    tDCO
                    CLK
                   DCO+   D10A  D10B       D10A                     tSKEW  D10A    D10B  D10A        D10B      D10A  D10B  D10A                 D10B
                   DCO                                   tPD

       D10+AB (MSB)                                   D10B D10A D10B
       D10AB (MSB)

        D0+AB (LSB)       D0A   D0B        D0A        D0B      D0A   D0B   D0A     D0B   D0A         D0B       D0A08557-003D0BD0A               D0B
        D0AB (LSB)                                                                                                                                                                               08557-002

                          Figure 2. Data Output Timing (Timing for Channel C and Channel D Is Identical to Timing for Channel A and Channel B)

                                      CLK+                 tSSYNC          tHSYNC
                                      SYNC

                                                           Figure 3. SYNC Input Timing Requirements
                                                                         Rev. 0 | Page 8 of 32
                                                                                                                                      AD6657

ABSOLUTE MAXIMUM RATINGS

Table 6.                      Rating                                THERMAL CHARACTERISTICS
Parameter                     -0.3 V to +2.0 V
                              -0.3 V to +2.0 V                      The values in Table 7 are per JEDEC JESD51-7 plus JEDEC
AVDD to AGND                  -0.3 V to AVDD + 0.2 V                JESD25-5 for a 2S2P test board. Typical JA is specified for a
DRVDD to AGND                 -0.3 V to AVDD + 0.2 V                4-layer PCB with a solid ground plane. As shown in Table 7,
VIN+x, VIN-x to AGND          -0.3 V to AVDD + 0.2 V                airflow improves heat dissipation, which reduces JA. In addi-
CLK+, CLK- to AGND            -0.3 V to AVDD + 0.2 V                tion, metal in direct contact with the package leads from metal
SYNC to AGND                  -0.3 V to DRVDD + 0.2 V               traces, through holes, ground, and power planes reduces JA.
VCMx to AGND                  -0.3 V to DRVDD + 0.2 V
CSB to AGND                   -0.3 V to DRVDD + 0.2 V               Table 7.
SCLK to AGND                  -0.3 V to DRVDD + 0.2 V
SDIO to AGND                  -0.3 V to DRVDD + 0.2 V               Package Type       Airflow                                        Unit
PDWN to AGND                  -0.3 V to DRVDD + 0.2 V                                  Velocity JA1 JC2 JB3                           C/W
MODE to AGND                  -0.3 V to DRVDD + 0.2 V
Digital Outputs to AGND                                             144-Ball CSP_BGA, 0 m/s      26.9 8.9 6.6
DCO+AB, DCO-AB, DCO+CD,       -40C to +85C
                                                                    10 mm 10 mm 1 m/s          24.2
   DCO-CD to AGND             150C
Operating Temperature Range                                         (BC-144-1)         2.5 m/s 23.0
                              -65C to +150C
   (Ambient)                                                        1 Per JEDEC JESD51-2 (still air) or JEDEC JESD51-6 (moving air).
Maximum Junction Temperature                                        2 Per MIL-STD 883, Method 1012.1.
                                                                    3 Per JEDEC JESD51-8 (still air).
   Under Bias
Storage Temperature Range                                           The values in Table 8 are from simulations. The PCB is a JEDEC
                                                                    multilayer board. Thermal performance for actual applications
   (Ambient)                                                        requires careful inspection of the conditions in the application
                                                                    to determine whether they are similar to those assumed in these
                                                                    calculations.

Stresses above those listed under Absolute Maximum Ratings          Table 8.           Airflow   JB    JT                             Unit
may cause permanent damage to the device. This is a stress                             Velocity
rating only; functional operation of the device at these or any     Package Type       0 m/s     14.4 0.23 C/W
other conditions above those indicated in the operational           144-Ball CSP_BGA,  1 m/s
section of this specification is not implied. Exposure to absolute                     2.5 m/s   14.0 0.50
maximum rating conditions for extended periods may affect              10 mm 10 mm
device reliability.                                                    (BC-144-1)                13.9 0.53

                                                                    ESD CAUTION

                              Rev. 0 | Page 9 of 32
AD6657

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                         1      2   3  4    5  6  7                    8            9  10  11  12

                         A AGND VIN+C VINC AGND AVDD CLK CLK+ AVDD AGND VINB VIN+B AGND

                         B AGND AGND VCMC AGND AVDD AVDD AVDD AVDD AGND VCMB AGND AGND

                         C VIN+D AGND AGND CSB SDIO SCLK PDWN SYNC MODE AGND AGND VIN+A

                         D VIND VCMD AGND AVDD AVDD AVDD AVDD AVDD AVDD AGND VCMA VINA

                         E AGND AVDD AVDD AVDD AVDD AVDD AVDD AVDD AVDD AVDD AVDD AGND

                         F AGND AGND AGND AGND AGND AGND AGND AGND AGND AGND AGND AGND

                         G DRGND DRGND DRGND DRGND DRGND DRGND DRGND DRGND DRGND DRGND DRGND DRGND

                         H DRVDD DRVDD DRVDD DRVDD DRVDD DRVDD DRVDD DRVDD DRVDD DRVDD DRVDD DRVDD

                         J D0CD D2CD D4CD D6CD D8CD D10CD D0AB D2AB D4AB D6AB D8AB D10AB

                         K D0+CD D2+CD D4+CD D6+CD D8+CD D10+CD D0+AB D2+AB D4+AB D6+AB D8+AB D10+AB

                         L D1CD D3CD D5CD D7CD D9CD DCOCD D1AB D3AB D5AB D7AB D9AB DCOAB

                         M D1+CD D3+CD D5+CD D7+CD D9+CD DCO+CD D1+AB D3+AB D5+AB D7+AB D9+AB DCO+AB  08557-004

                                            Figure 4. Pin Configuration (Top View)

Table 9. Pin Function Descriptions

Pin No.                  Mnemonic   Type       Description
                                    Supply     Analog Power Supply (1.8 V Nominal)
A5, A8, B5, B6, B7, B8,  AVDD
D4, D5, D6, D7, D8,                 Ground     Analog Ground
D9, E2, E3, E4, E5, E6,
E7, E8, E9, E10, E11                Supply     Digital Output Driver Supply (1.8 V Nominal)

A1, A4, A9, A12, B1,     AGND       Ground     Digital Output Driver Ground
B2, B4, B9, B11, B12,
C2, C3, C10, C11, D3,               Input      ADC Clock Input--True
D10, E1, E12, F1, F2,               Input      ADC Clock Input--Complement
F3, F4, F5, F6, F7, F8,             Input      Differential Analog Input Pin (+) for Channel A
F9, F10, F11, F12                   Input      Differential Analog Input Pin (-) for Channel A
                                    Output     Common-Mode Level Bias Output for Analog Input Channel A
H1, H2, H3, H4, H5,      DRVDD      Input      Differential Analog Input Pin (+) for Channel B
H6, H7, H8, H9, H10,                Input      Differential Analog Input Pin (-) for Channel B
H11, H12                            Output     Common-Mode Level Bias Output for Analog Input Channel B
                                    Input      Differential Analog Input Pin (+) for Channel C
G1, G2, G3, G4, G5,      DRGND      Input      Differential Analog Input Pin (-) for Channel C
G6, G7, G8, G9, G10,                Output     Common-Mode Level Bias Output for Analog Input Channel C
G11, G12                            Input      Differential Analog Input Pin (+) for Channel D
                                    Input      Differential Analog Input Pin (-) for Channel D
A7                       CLK+       Output     Common-Mode Level Bias Output for Analog Input Channel D
                                    Output     Channel A and Channel B LVDS Output Data 0--True
A6                       CLK-       Output     Channel A and Channel B LVDS Output Data 0--Complement

C12                      VIN+A

D12                      VIN-A

D11                      VCMA

A11                      VIN+B

A10                      VIN-B

B10                      VCMB

A2                       VIN+C

A3                       VIN-C

B3                       VCMC

C1                       VIN+D

D1                       VIN-D

D2                       VCMD

K7                       D0+AB

J7                       D0-AB

                                               Rev. 0 | Page 10 of 32
                                                         AD6657

Pin No.  Mnemonic  Type          Description
M7       D1+AB     Output        Channel A and Channel B LVDS Output Data 1--True
L7       D1-AB     Output        Channel A and Channel B LVDS Output Data 1--Complement
K8       D2+AB     Output        Channel A and Channel B LVDS Output Data 2--True
J8       D2-AB     Output        Channel A and Channel B LVDS Output Data 2--Complement
M8       D3+AB     Output        Channel A and Channel B LVDS Output Data 3--True
L8       D3-AB     Output        Channel A and Channel B LVDS Output Data 3--Complement
K9       D4+AB     Output        Channel A and Channel B LVDS Output Data 4--True
J9       D4-AB     Output        Channel A and Channel B LVDS Output Data 4--Complement
M9       D5+AB     Output        Channel A and Channel B LVDS Output Data 5--True
L9       D5-AB     Output        Channel A and Channel B LVDS Output Data 5--Complement
K10      D6+AB     Output        Channel A and Channel B LVDS Output Data 6--True
J10      D6-AB     Output        Channel A and Channel B LVDS Output Data 6--Complement
M10      D7+AB     Output        Channel A and Channel B LVDS Output Data 7--True
L10      D7-AB     Output        Channel A and Channel B LVDS Output Data 7--Complement
K11      D8+AB     Output        Channel A and Channel B LVDS Output Data 8--True
J11      D8-AB     Output        Channel A and Channel B LVDS Output Data 8--Complement
M11      D9+AB     Output        Channel A and Channel B LVDS Output Data 9--True
L11      D9-AB     Output        Channel A and Channel B LVDS Output Data 9--Complement
K12      D10+AB    Output        Channel A and Channel B LVDS Output Data 10--True
J12      D10-AB    Output        Channel A and Channel B LVDS Output Data 10--Complement
M12      DCO+AB    Output        Data Clock LVDS Output for Channel A and Channel B--True
L12      DCO-AB    Output        Data Clock LVDS Output for Channel A and Channel B--Complement
K1       D0+CD     Output        Channel C and Channel D LVDS Output Data 0--True
J1       D0-CD     Output        Channel C and Channel D LVDS Output Data 0--Complement
M1       D1+CD     Output        Channel C and Channel D LVDS Output Data 1--True
L1       D1-CD     Output        Channel C and Channel D LVDS Output Data 1--Complement
K2       D2+CD     Output        Channel C and Channel D LVDS Output Data 2--True
J2       D2-CD     Output        Channel C and Channel D LVDS Output Data 2--Complement
M2       D3+CD     Output        Channel C and Channel D LVDS Output Data 3--True
L2       D3-CD     Output        Channel C and Channel D LVDS Output Data 3--Complement
K3       D4+CD     Output        Channel C and Channel D LVDS Output Data 4--True
J3       D4-CD     Output        Channel C and Channel D LVDS Output Data 4--Complement
M3       D5+CD     Output        Channel C and Channel D LVDS Output Data 5--True
L3       D5-CD     Output        Channel C and Channel D LVDS Output Data 5--Complement
K4       D6+CD     Output        Channel C and Channel D LVDS Output Data 6--True
J4       D6-CD     Output        Channel C and Channel D LVDS Output Data 6--Complement
M4       D7+CD     Output        Channel C and Channel D LVDS Output Data 7--True
L4       D7-CD     Output        Channel C and Channel D LVDS Output Data 7--Complement
K5       D8+CD     Output        Channel C and Channel D LVDS Output Data 8--True
J5       D8-CD     Output        Channel C and Channel D LVDS Output Data 8--Complement
M5       D9+CD     Output        Channel C and Channel D LVDS Output Data 9--True
L5       D9-CD     Output        Channel C and Channel D LVDS Output Data 9--Complement
K6       D10+CD    Output        Channel C and Channel D LVDS Output Data 10--True
J6       D10-CD    Output        Channel C and Channel D LVDS Output Data 10--Complement
M6       DCO+CD    Output        Data Clock LVDS Output for Channel C and Channel D--True
L6       DCO-CD    Output        Data Clock LVDS Output for Channel C and Channel D--Complement
C9       MODE      Input         Mode Select Pin (Logic Low Enables NSR; Logic High Disables NSR)
C8       SYNC      Input         Digital Synchronization Pin
C7       PDWN      Input         Power-Down Input (Active High)
C6       SCLK      Input         SPI Clock
C5       SDIO      Input/Output  SPI Data
C4       CSB       Input         SPI Chip Select (Active Low)

                                 Rev. 0 | Page 11 of 32
AD6657

TYPICAL PERFORMANCE CHARACTERISTICS

AVDD = 1.8 V, DRVDD = 1.8 V, sample rate = 185 MSPS, 1.75 V p-p differential input, VIN = -1.0 dBFS, 32k sample, TA = 25C, unless
otherwise noted.

                  0                                                                                                               0

                                                    fS = 185MSPS                                                                                      fS = 185MSPS
                                                    fIN = 30.3MHz @ 1dBFS                                                                            fIN = 200.3MHz @ 1dBFS

                  20                               SNR = 65.7dB (66.7dBFS)                                                       20                 SNR = 64.8dB (65.8dBFS)

                                                    SFDR = 89.7dBc                                                                                    SFDR = 80dBc

AMPLITUDE (dBFS)  40                                                        08557-005                                            40

                   60                                                                                          AMPLITUDE (dBFS)   60       SECOND      THIRD
                   80                                                                                                             80      HARMONIC  HARMONIC
                  100                                                                                                            100
                                                     SECOND      THIRD
                                                    HARMONIC  HARMONIC

                  120      10 20 30 40 50 60 70 80 90                                                                            120      10 20 30 40 50 60 70 80 90                          08557-108
                         0                         FREQUENCY (MHz)                                                                       0                         FREQUENCY (MHz)

                            Figure 5. Single-Tone FFT with fIN = 30.3 MHz                                                                   Figure 8. Single-Tone FFT with fIN = 200.3 MHz

                     0                                                                                                            0
                            fS = 185MSPS
                            fIN = 70.3MHz @ 1dBFS                                                                                                    fS = 185MSPS
                                                                                                                                                      fIN = 230.3MHz @ 1dBFS
                  20 SNR = 65.4dB (66.4dBFS)
                             SFDR = 86dBc                                                                                         20                 SNR = 64.6dB (65.6dBFS)

                  40                                                                                                                                 SFDR = 86.1dBc

AMPLITUDE (dBFS)                                                             08557-006                                            40

                  60                                                                                           AMPLITUDE (dBFS)   60
                                                                                                                                   80
                               THIRD   SECOND                                                                                     100                   THIRD       SECOND
                            HARMONIC  HARMONIC                                                                                                        HARMONIC      HARMONIC

                  80

                  100

                  120      10 20 30 40 50 60 70 80 90                                                                            120      10 20 30 40 50 60 70 80 90                          08557-109
                         0                         FREQUENCY (MHz)                                                                       0                         FREQUENCY (MHz)

                            Figure 6. Single-Tone FFT with fIN = 70.3 MHz                                                                   Figure 9. Single-Tone FFT with fIN = 230.3 MHz

                       0                            fS = 185MSPS                                                                       0              fS = 185MSPS
                   20                              fIN = 140.1MHz @ 1dBFS                                                        20                fIN = 140.1MHz @ 1.6dBFS
                   40                              SNR = 65.3dB (66.3dBFS)                                                        40                NSR 22% BW MODE, TW = 28
                   60                                                                                                             60                SNR = 73dB (74.6dBFS) (IN-BAND)
                   80                              SFDR = 88dBc                                                                   80                SFDR = 89.7dBc (IN-BAND)
                  100                                                                                                            100
AMPLITUDE (dBFS)                                                             08557-007                                            120                                        SECOND
                                                                                                                                                                            HARMONIC
                                                                                                                AMPLITUDE (dBFS)                             THIRD
                                                                                                                                                         HARMONIC

                                                       THIRD   SECOND
                                                    HARMONIC  HARMONIC

                  120      10 20 30 40 50 60 70 80 90                                                                            140      10 20 30 40 50 60 70 80 90                          08557-110
                         0                         FREQUENCY (MHz)                                                                       0                         FREQUENCY (MHz)

                            Figure 7. Single-Tone FFT with fIN = 140.1 MHz                                                        Figure 10. Single-Tone FFT with fIN = 140.1 MHz, NSR Enabled
                                                                                                                                              in 22% BW Mode with Tuning Word = 28

                                                                             Rev. 0 | Page 12 of 32
                                                                                                                                                                                                                                                                              AD6657

0                                                                                                                                                                                                             95

                                                  fS = 185MSPS
                                                  fIN = 230.3MHz @ 1.6dBFS
20                                                                                                                                                                                                           90
                                                  NSR 33% BW MODE, TW = 17

                                                  SNR = 69.3dB (71dBFS) (IN-BAND)

                                                  SFDR = 85.4dBc (IN-BAND)

40                                                                                                                                                                                                           85
AMPLITUDE (dBFS)                                                                                                                                                                                                                                             SFDR (dBc)
                                                                                     SECOND
                                                                                                                                                              08557-111                                       80
60                                                                                  HARMONIC
                                                                                                                                                   SNR/SFDR (dBFS/dBc)
80                                               THIRD                                                                                                                                                       75

                                                  HARMONIC

100                                                                                                                                                                                                          70
                                                                                                                                                                                                                                                          SNR (dBFS)
120
                                                                                                                                                                                                              65

140                            10 20 30 40 50 60 70 80 90                                                                                                                                                    60        110  160         210                             260  300  08557-114
       0                                               FREQUENCY (MHz)                                                                                                                                           60

                                                                                                                                                                                                                             INPUT FREQUENCY (MHz)

                         Figure 11. Single-Tone FFT with fIN = 230.3 MHz, NSR Enabled                                                                                                                             Figure 14. Single-Tone SNR/SFDR vs. Input Frequency (fIN)
                                     in 33% BW Mode with Tuning Word = 17                                                                                                                                                            with 2.0 V p-p Full Scale

                         100                                                                                                                                                                                  95

                         90                                                                                                                                                                                   90             SFDR (dBc)

SNR/SFDR (dBc AND dBFS)  80                                                                                                                                                                                   85

                         70                                                                                                                                                              SNR/SFDR (dBFS/dBc)  80

                         60

                                SNR (dBc)                                                                                                                                                                     75
                                SFDR (dBc)
                         50

                         40     SNR (dBFS)                                                                                                                                                                    70
                                                                                                                                                                                                                                                        SNR (dBFS)
                                SFDR (dBFS)
                                                                                                                                                                                                              65
                         30

                         20                                                                                                                                                                                   60

                         10                                                                                                                                                                                   55

                         0                                                                                                                                                                                    50                                                                   08557-015
                                                                                                                                                                                                                 30 50 70 90 110 130 150 170 190 210 230 250
                              90
                                   85                                                                                                                                                                                                          SAMPLE RATE (MSPS)
                                        80
                                             75
                                                  70
                                                       65
                                                            60
                                                                 55
                                                                      50
                                                                           45
                                                                                40
                                                                                     35
                                                                                          30
                                                                                               25
                                                                                                    20
                                                                                                         15
                                                                                                              10

                                                                                                                   5
                                                                                                                        0

                                                                                                                                                                              08557-112
                                                      INPUT AMPLITUDE (dBFS)
                                                                                                                                                                                                                     Figure 15. Single-Tone SNR/SFDR vs. Sample Rate (fS)
                         Figure 12. Single-Tone SNR/SFDR vs. Input Amplitude (AIN)                                                                                                                                                       with fIN = 70.1 MHz
                                                with fIN = 70.3 MHz

                         95                                                                                                                                                                                       0

                                                                                                                                                                                                                                  fS = 185MSPS
                                                                                                                                                                                                                                  fIN1 = 169.1MHz @ 7dBFS
                         90                                                                                                                                                                                                       fIN2 = 172.1MHz @ 7dBFS
                                                                                                                                                                                                              20

                                                                                                                                                                                                                                  SFDR = 81.8dBc

                         85
                                                                         SFDR (dBc)

                         80
SNR/SFDR (dBFS/dBc)                                                                                                                                                                                           40

                                                                                                                                                              08557-013                                       60

                                                                                                                                            AMPLITUDE (dBFS)75

                                                                                                                                                                                                              80

                         70                                                                                                                                                                                   100
                                                                     SNR (dBFS)

                         65

                         60     110          160  210                                260       300                                                                                                            120      10 20 30 40 50 60 70 80 90                                 08557-016
                            60                                                                                                                                                                                       0                         FREQUENCY (MHz)

                                     INPUT FREQUENCY (MHz)

                         Figure 13. Single-Tone SNR/SFDR vs. Input Frequency (fIN)                                                                                                       Figure 16. Two-Tone FFT with fIN1 = 169.1 MHz and fIN2 = 172.1 MHz
                                            with 1.75 V p-p Full Scale

                                                                                                    Rev. 0 | Page 13 of 32
AD6657

                                 0                                                                                                                             0.20
                                                                                                                                                               0.15
SFDR/IMD3 (dBc AND dBFS)         20                                                                         08557-017                                         0.10
                                                                                                                                                               0.05
                                                                                SFDR (dBc)                                                   DNL ERROR (LSB)
                                 40                                                                                                                               0
                                                                                                                                                              0.05
                                                            IMD3 (dBc)                                                                                        0.10
                                 60                                                                                                                          0.15
                                                                                                                                                              0.20
                                 80
                                                                           SFDR (dBFS)                                                                                0

                                 100

                                                       IMD3 (dBFS)

                                 120                                                                                                                                                                                                          08557-020

                                 90       78    66  54        42                       30   18  6                                                                        500      1000        1500                      2000

                                                       INPUT AMPLITUDE (dBFS)                                                                                                         OUTPUT CODE

                                 Figure 17. Two-Tone SFDR/IMD3 vs. Input Amplitude (AIN)                                                                                         Figure 20. DNL with fIN = 30.3 MHz
                                          with fIN1 = 169.1 MHz and fIN2 = 172.1 MHz

                1,200,000                                                                                                                                            69

                                                                                                                                                                     68

                1,000,000

                                                                                                                                                                     67

NUMBER OF HITS                   800,000                                                                                                                             66

                                                                                                                        08557-018                                    65

                                 600,000                                                                                                                 SNR (dBFS)

                                                                                                                                                                     64

                                 400,000                                                                                                                             63

                                                                                                                                                                     62

                                 200,000

                                                                                                                                                                     61                                                             08557-021

                                       0                                                                                                                             60
                                             N3
                                                  N2  N1 N N+1                                  N+2  N+3                                                               30  35  40   45  50    55    60             65         70
                                                           OUTPUT CODE
                                                                                                                                                                                      DUTY CYCLE (%)

                                           Figure 18. Grounded Input Histogram                                                                                               Figure 21. SNR vs. Duty Cycle with fIN = 10.3 MHz

                INL ERROR (LSB)   1.0
                                  0.8
                                  0.6             500       1000                            1500       2000  08557-019
                                  0.4
                                  0.2

                                     0
                                 0.2
                                 0.4
                                 0.6
                                 0.8
                                 1.0

                                        0

                                                       OUTPUT CODE

                                                  Figure 19. INL with fIN = 30.3 MHz

                                                                                                             Rev. 0 | Page 14 of 32
                                                                                                                                                                         AD6657

EQUIVALENT CIRCUITS                                                                                                       SCLK              350
                                                                                                                            OR         30k
                                                   AVDD
                                     VIN                                                                                  PDWN

                                                         08557-008                                                                                            08557-012

Figure 22. Equivalent Analog Input Circuit                                                                                Figure 26. Equivalent SCLK and PDWN Input Circuit

                        AVDD

            AVDD                                                    AVDD                                                        AVDD
CLK+                                                                             CLK                                                30k 350

                        0.9V                                                                                               CSB
                                                                                                                            OR
                  15k         15k                                                                                         MODE

                                                                                       08557-009                                                              08557-014

Figure 23. Equivalent Clock Input Circuit                                                                                 Figure 27. Equivalent CSB and MODE Input Circuit

                        DRVDD

                                                                                                                                DRVDD

            V+                                           V                                                               SDIO              350
DATAOUT                                                 DATAOUT+                                                                      30k
                                                         V+
             V

                                                                    08557-010                                                                                 08557-011

Figure 24. Equivalent LVDS Output Circuit                                                                                 Figure 28. Equivalent SDIO Circuit

                  AVDD           AVDD

SYNC                                                     0.9V

                            16k                                     08557-025
                        0.9V

Figure 25. Equivalent SYNC Input Circuit

                                                                                                  Rev. 0 | Page 15 of 32
AD6657                                                               A small resistor in series with each input can help reduce the
                                                                     peak transient current required from the output stage of the
THEORY OF OPERATION                                                  driving source. A shunt capacitor can be placed across the
                                                                     inputs to provide dynamic charging currents. This passive
ADC ARCHITECTURE                                                     network creates a low-pass filter at the ADC input; therefore,
                                                                     the precise values are dependent on the application.
The AD6657 architecture consists of a quad front-end sample-
and-hold circuit, followed by a pipelined, switched-capacitor        In intermediate frequency (IF) undersampling applications,
ADC. The quantized outputs from each stage are combined into         any shunt capacitors should be reduced. In combination with
a final 14-bit result in the digital correction logic. Alternately,  the driving source impedance, the shunt capacitors limit the
the 14-bit result can be processed through the noise shaping         input bandwidth. For more information on this subject, see
requantizer (NSR) block before it is sent to the digital correc-     Application Note AN-742, Frequency Domain Response of
tion logic.                                                          Switched-Capacitor ADCs; Application Note AN-827, A Resonant
                                                                     Approach to Interfacing Amplifiers to Switched-Capacitor ADCs;
The pipelined architecture permits the first stage to operate on     and the Analog Dialogue article, "Transformer-Coupled Front-End
a new input sample and the remaining stages to operate on the        for Wideband A/D Converters" (see www.analog.com).
preceding samples. Sampling occurs on the rising edge of the clock.
                                                                                                                                    BIAS
Each stage of the pipeline, excluding the last, consists of a low
resolution flash ADC connected to a switched-capacitor digital-                      S                                  S
to-analog converter (DAC) and an interstage residue amplifier                                                 CS                     CFB
(MDAC). The residue amplifier magnifies the difference between
the reconstructed DAC output and the flash input for the next        VIN+                      CPAR2
stage in the pipeline. One bit of redundancy is used in each stage            CPAR1
to facilitate digital correction of flash errors. The last stage
simply consists of a flash ADC.                                                         H                               S                 S

The input stage of each channel contains a differential sampling                                      CS
circuit that can be ac- or dc-coupled in differential or single-
ended modes. The output staging block aligns the data, corrects      VIN                      CPAR2                    S  CFB
errors, and passes the data to the output buffers. The output                CPAR1   S
buffers are powered from a separate supply, allowing adjust-
ment of the output drive current. During power-down, the                                                          BIAS                       08557-037
output buffers go into a high impedance state.
                                                                                     Figure 29. Switched-Capacitor Input
The AD6657 quad IF receiver can simultaneously digitize four
channels, making it ideal for diversity reception and digital pre-   For best dynamic performance, the source impedances driving
distortion (DPD) observation paths in telecommunication              the VIN+ and VIN- pins should be matched.
systems.
                                                                     An internal differential reference buffer creates positive and
Synchronization capability is provided to allow synchronized         negative reference voltages that define the input span of the ADC
timing between multiple channels or multiple devices.                core. The span of the ADC core is set by this buffer to 2 VREF.

Programming and control of the AD6657 are accomplished               Input Common Mode
using a 3-wire SPI-compatible serial interface.
                                                                     The analog inputs of the AD6657 are not internally dc biased.
ANALOG INPUT CONSIDERATIONS                                          In ac-coupled applications, the user must provide this bias
                                                                     externally. An on-board common-mode voltage reference is
The analog input to the AD6657 is a differential switched-           included in the design and is available from the VCMx pins.
capacitor circuit that has been designed for optimum                 Optimum performance is achieved when the common-mode
performance while processing a differential input signal.            voltage of the analog input is set by the VCMx pin voltage
                                                                     (typically 0.5 AVDD). The VCMx pins must be decoupled
The clock signal alternatively switches the input between sample     to ground by a 0.1 F capacitor.
mode and hold mode (see Figure 29). When the input is switched
to sample mode, the signal source must be capable of charging
the sample capacitors and settling within 1/2 of a clock cycle.

Rev. 0 | Page 16 of 32
                                                                                                                                                                                          AD6657

Differential Input Configurations                                                                              The signal characteristics must be considered when selecting
                                                                                                               a transformer. Most RF transformers saturate at frequencies
Optimum performance is achieved when driving the AD6657                                                        below a few megahertz (MHz). Excessive signal power can also
in a differential input configuration. For baseband applications,                                              cause core saturation, which leads to distortion.
the AD8138, ADA4937-2, and ADA4938-2 differential drivers
provide excellent performance and a flexible interface to the ADC.                                             At input frequencies in the second Nyquist zone and above, the
                                                                                                               noise performance of most amplifiers is not adequate to achieve
The output common-mode voltage of the ADA4938-2 is easily                                                      the true SNR performance of the AD6657. For applications in
set with the VCMx pin of the AD6657 (see Figure 30), and the                                                   which SNR is a key parameter, differential double balun coupling
driver can be configured in a Sallen-Key filter topology to                                                    is the recommended input configuration (see Figure 32). In this
provide band limiting of the input signal.                                                                     configuration, the input is ac-coupled and the CML is provided to
                                                                                                               each input through a 33  resistor. These resistors compensate
                                                 15pF                                                          for losses in the input baluns to provide a 50  impedance to
                                                                                                               the driver.
                             200
                                                                                                               In the double balun and transformer configurations, the value
                  90              33             15    VIN AVDD                                               of the input capacitors and resistors is dependent on the input
                                                              ADC                                              frequency and source impedance and may need to be reduced
VIN     76.8                                                                                                   or removed. Table 10 lists recommended values to set the RC
                                                       VIN+ VCM                                                network. At higher input frequencies, good performance can be
                                            5pF                                                                achieved by using a ferrite bead in series with a resistor and
                       ADA4938-2                                                                               removing the capacitors. However, these values are dependent
                                                                                                               on the input signal and should be used only as a starting guide.
     0.1F                        33             15

                  120

                                     15pF                                                    08557-039

                       200

     Figure 30. Differential Input Configuration Using the ADA4938-2

For baseband applications where SNR is a key parameter,                                                        Table 10. Example RC Network
differential transformer coupling is the recommended input
configuration. An example is shown in Figure 31. To bias the                                                   Frequency
analog input, the VCM voltage can be connected to the center
tap of the secondary winding of the transformer.                                                               Range             R1 Series                                     R2 Series  C2 Shunt
                                                                                                                                                                               (Each)     (Each)
                                     C2                                                                        (MHz)             (Each)        C1 Differential                 15         15 pF
                                                                                                                                                                               10         10 pF
                                  R1             R2                                                            0 to 100          33            5 pF                            66         Remove
                                     C1                      VIN+
                                                                                                               100 to 200 10                   5 pF
                                  R1                                 ADC
2V p-p      49.9                                 R2                                                            100 to 300 10 1                 Remove

                                                             VIN VCM                                          1 In this configuration, R1 is a ferrite bead with a value of 10  @ 100 MHz.

                      0.1F       C2                                       08557-040                           An alternative to using a transformer-coupled input at frequencies
                                                                                                               in the second Nyquist zone is to use the AD8352 differential driver
        Figure 31. Differential Transformer-Coupled Configuration                                              (see Figure 33). For more information, see the AD8352 data sheet.

                                                                                                                         C2

                                         0.1F                                 0.1F                                  R1         R2      VIN+
                                            PA
                             2V p-p                                                        33
                                                                           P
                                                       SS                                                                    C1                ADC
                                                                                           33                  0.1F
                                                                               0.1F
                                                                                                                      R1         R2
                                                                                                                                         VIN       VCM

                                                                                                                         C2                              08557-041

                                                       Figure 32. Differential Double Balun Input Configuration

                                                                          VCC

                             ANALOG INPUT 0.1F 0 16                               8, 13                0.1F  0.1F                     VIN+
                                                                        1                11             0.1F           R                        ADC

                                                       2                   AD8352                              200                       VIN VCM
                                                                                       10                      200
                                  CD             RD RG 3                                                                     C
                                                                                    14                                   R
                                                       4                            0.1F

                                                                        5                                             0.1F                                         08557-042
                             ANALOG INPUT

                                                        0.1F 0

                                                       Figure 33. Differential Input Configuration Using the AD8352

                                                                           Rev. 0 | Page 17 of 32
AD6657

                            ANALOG XFMR 1:4 Z                        33
                              INPUT ETC4-1T-7
                                                                              431nH
                            0.1F              0.1F      121                          3.0k

                            INPUT             0.1F                  33 AIN                    3.0pF
                            Z = 50                  0.1F 121                              CML
                                                                                                       ADC
                                               0.1F                                               INTERNAL   08557-116

                                                                                                     INPUT Z

                                    Figure 34. 1:4 Transformer Passive Configuration

                                              1000pF 180nH 220nH

                                         1H  VPOS                   165   15pF

                            AD8376                        301 5.1pF 3.9pF  CML              3.0k3.0pF
                                                                     165    1nF
                                         1H  1nF                                  68nH AD6657

                                              1000pF 180nH 220nH                                              08557-115

                            NOTES
                            1. ALL INDUCTORS ARE COILCRAFT 0603CS COMPONENTS

                               WITH THE EXCEPTION OF THE 1H CHOKE INDUCTORS (0603LS).

                                     Figure 35. Active Front-End Configuration Using the AD8376

For the popular IF band of 140 MHz, Figure 34 shows an                     Figure 37 and Figure 38 show two preferred methods for clock-
example of a 1:4 transformer passive configuration where a                 ing the AD6657 (at clock rates up to 625 MHz). A low jitter clock
differential inductor is used to resonate with the internal input          source is converted from a single-ended signal to a differential
capacitance of the AD6657. This configuration realizes excellent           signal using either an RF balun or an RF transformer.
noise and distortion performance. Figure 35 shows an example
of an active front-end configuration using the AD8376 dual                 The RF balun configuration is recommended for clock frequencies
VGA. This configuration is recommended when signal gain                    between 125 MHz and 625 MHz, and the RF transformer config-
is required.                                                               uration is recommended for clock frequencies from 10 MHz to
                                                                           200 MHz. The back-to-back Schottky diodes across the trans-
CLOCK INPUT CONSIDERATIONS                                                 former/balun secondary limit clock excursions into the AD6657
                                                                           to approximately 0.8 V p-p differential.
For optimum performance, the AD6657 sample clock inputs,
CLK+ and CLK-, should be clocked with a differential signal.               This limit helps to prevent the large voltage swings of the clock
The signal is typically ac-coupled into the CLK+ and CLK- pins             from feeding through to other portions of the AD6657 while
via a transformer or capacitors. These pins are biased internally          preserving the fast rise and fall times of the signal that are
(see Figure 36) and require no external bias.                              critical to a low jitter performance.

                                                      AVDD

                                                                                                0.1F    ADT1-1WT, 1:1Z
                                                                                                              XFMR 0.1F
                      1.2V                                                 CLOCK                                                              CLK+
                                                                            INPUT                                                                   ADC
                                                                                                50 100
CLK+                                   CLK                                                                                                   CLK
                 2pF                2pF                                                                                  0.1F

                                                                                                         0.1F                  SCHOTTKY                            08557-056
                                                                                                                                  DIODES:
                                               08557-055                                                                        HSMS2822

                                                                                  Figure 37. Transformer-Coupled Differential Clock (Up to 200 MHz)

                      Figure 36. Equivalent Clock Input Circuit            CLOCK                  1nF                    0.1F                CLK+
                                                                            INPUT                                                                   ADC
Clock Input Options                                                                             50                       0.1F
                                                                                                    1nF                                       CLK
The AD6657 has a very flexible clock input structure. The clock                                                                    SCHOTTKY
input can be a CMOS, LVDS, LVPECL, or sine wave signal.                                                                              DIODES:             08557-057
Regardless of the type of signal being used, clock source jitter is                                                                HSMS2822
of the most concern (see the Jitter Considerations section).

                                                                                   Figure 38. Balun-Coupled Differential Clock (Up to 625 MHz)

                                                          Rev. 0 | Page 18 of 32
                                                                                                                                                     AD6657

If a low jitter clock source is not available, another option is to                                            VCC
ac-couple a differential PECL signal to the sample clock input
pins, as shown in Figure 39. The AD9510/AD9511/AD9512/                                                  0.1F  1k AD951x            OPTIONAL  0.1F
AD9513/AD9514/AD9515/AD9516 clock drivers offer excellent                                            501               CMOS DRIVER      100
jitter performance.                                                                     CLOCK                                                        CLK+
                                                                                         INPUT                 1k

                                                                                                                                                              ADC    08557-061
                                                                                                                                              0.1F

                                                                                                                                                       CLK

                      0.1F                                0.1F                                          150 RESISTOR IS OPTIONAL.

CLOCK                                                    100      CLK+                               Figure 42. Single-Ended 3.3 V CMOS Input Clock (Up to 200 MHz)
INPUT                                                     0.1F        ADC
                                 AD951x                                                 Input Clock Divider
CLOCK                 0.1F PECL DRIVER         240               CLK
  INPUT                                                                                 The AD6657 contains an input clock divider with the ability to
            50k       50k     240                                            08557-058  divide the input clock by integer values from 1 to 8.

           Figure 39. Differential PECL Sample Clock (Up to 625 MHz)                    The AD6657 clock divider can be synchronized using the
                                                                                        external SYNC input. Bit 1 of Register 0x3A enables the clock
A third option is to ac-couple a differential LVDS signal to the                        divider to be resynchronized on every SYNC signal. A valid
sample clock input pins, as shown in Figure 40. The AD9510/                             SYNC causes the clock divider to reset to its initial state. This
AD9511/AD9512/AD9513/AD9514/AD9515/AD9516 clock                                         synchronization feature allows multiple parts to have their clock
drivers offer excellent jitter performance.                                             dividers aligned to guarantee simultaneous input sampling.

CLOCK                 0.1F                      0.1F            CLK+                  Clock Duty Cycle
INPUT                                                                  ADC
                                 AD951x         100                                     Typical high speed ADCs use both clock edges to generate
CLOCK                 0.1F LVDS DRIVER          0.1F            CLK                  a variety of internal timing signals and, as a result, may be
  INPUT                                                                                 sensitive to clock duty cycle. Commonly, a 5% tolerance is
            50k       50k                                                    08557-059  required on the clock duty cycle to maintain dynamic
                                                                                        performance characteristics.
           Figure 40. Differential LVDS Sample Clock (Up to 625 MHz)
                                                                                        The AD6657 contains a duty cycle stabilizer (DCS) that retimes
In some applications, it may be acceptable to drive the sample                          the nonsampling (falling) edge, providing an internal clock signal
clock inputs with a single-ended CMOS signal. In such applica-                          with a nominal 50% duty cycle. This allows the user to provide a
tions, the CLK+ pin should be driven directly from a CMOS                               wide range of clock input duty cycles without affecting the per-
gate, and the CLK- pin should be bypassed to ground with a                              formance of the AD6657. Noise and distortion performance are
0.1 F capacitor in parallel with a 39 k resistor (see Figure 41).                       nearly flat for a wide range of duty cycles with the DCS enabled.

                         VCC  AD951x            OPTIONAL  0.1F                         Jitter in the rising edge of the input is still of paramount concern
                 0.1F 1k     CMOS DRIVER           100                                 and is not easily reduced by the internal stabilization circuit. The
CLOCK                                                                                   duty cycle control loop does not function for clock rates less
INPUT                                                            CLK+                  than 40 MHz nominally. The loop has a time constant asso-
                                                                                        ciated with it that must be considered in applications in which
                 501  1k                                          ADC                   the clock rate can change dynamically. A wait time of 1.5 s to
                                                                                        5 s is required after a dynamic clock frequency increase or
                                                                  CLK                  decrease before the DCS loop is relocked to the input signal.
                                                                                        During the time period that the loop is not locked, the DCS
                                         0.1F  39k                                     loop is bypassed, and internal device timing is dependent on the
                                                                                        duty cycle of the input clock signal.
                    150 RESISTOR IS OPTIONAL.                                08557-060

       Figure 41. Single-Ended 1.8 V CMOS Input Clock (Up to 200 MHz)

CLK+ can be driven directly from a CMOS gate. Although
the CLK+ input circuit supply is AVDD (1.8 V), this input is
designed to withstand input voltages of up to 3.6 V, making the
selection of the drive logic voltage very flexible (see Figure 42).

                                                                             Rev. 0 | Page 19 of 32
AD6657

Jitter Considerations                                                                                             1.5                                     0.60

High speed, high resolution ADCs are sensitive to the quality of                                                  1.4                                     0.55
the clock input. The degradation in SNR from the low frequency
SNR (SNRLF) at a given input frequency (fIN) due to jitter (tJRMS)                                                1.3                        IAVDD        0.50
can be calculated by
                                                                                                                  1.2
     SNRHF = -10log[(2 fIN tJRMS)2 + 10(-SNRLF/10) ]
                                                                                                                  1.1                                     0.45
In the equation, the rms aperture jitter represents the clock
input jitter specification. IF undersampling applications are                                                     TOTAL POWER (W)1.0         TOTAL POWER  0.40
particularly sensitive to jitter, as illustrated in Figure 43.                                                                                                                                                                   CURRENT (A)
                                                                                                                  0.9                                     0.35
             80
                                                                                                                  0.8
                                                                                             0.05ps                                                                                                                  0.30
             75
                                                                                                                  0.7

                                                                                                                  0.6                                     0.25

                                                                                                                  0.5                                     0.20

                                                                                                                  0.4                                     0.15
                                                                                                                                                          0.10
                                                                                                                  0.3                        IDRVDD

                                                                                                                  0.2

                                                                                                                  0.1                                     0.05

                                                                                                                                          0               0

                                                                                                                                             30
                                                                                                                                                  40
                                                                                                                                                       50
                                                                                                                                                             60
                                                                                                                                                                  70
                                                                                                                                                                       80
                                                                                                                                                                             90
                                                                                                                                                                                  100
                                                                                                                                                                                       110
                                                                                                                                                                                            120
                                                                                                                                                                                                  130
                                                                                                                                                                                                       140
                                                                                                                                                                                                             150
                                                                                                                                                                                                                  160
                                                                                                                                                                                                                       170
                                                                                                                                                                                                                             180
                                                                                                                                                                                                                                  190
                                                                                                                                                                                                                                       200

                                                                                                                                                                                                                                                                                                             08557-142
                                                                                                                                                    SAMPLING FREQUENCY (MSPS)
SNR (dBc)  70
                                                                                           0.20ps                               Figure 44. Power and Current vs. Sampling Frequency

           65                                                                                                     By asserting PDWN (either through the SPI port or by asserting
                                                                                                                  the PDWN pin high), the AD6657 is placed in power-down
           60                            0.50ps                                                                   mode. In this state, the ADC typically dissipates 4.5 mW.
                                                                                                                  During power-down, the output drivers are placed in a high
           55                            1.00ps                                                                   impedance state. Asserting the PDWN pin low returns the
                                                                                                                  AD6657 to its normal operating mode. Note that PDWN is
                                         1.50ps                                                                   referenced to the digital output driver supply (DRVDD) and
                                                                                                                  should not exceed that supply voltage.
           50                                                                                          08557-053
                                                                                                                  Low power dissipation in power-down mode is achieved by
               1  10  100                                                                          1k             shutting down the reference, reference buffer, biasing networks,
                                                                                                                  and clock. Internal capacitors are discharged when entering
                  INPUT FREQUENCY (MHz)                                                                           power-down mode and must be recharged when returning to
                                                                                                                  normal operation. As a result, wake-up time is related to the
                  Figure 43. SNR vs. Input Frequency and Jitter                                                   time spent in power-down mode; shorter power-down cycles
                                                                                                                  result in proportionally shorter wake-up times.
The clock input should be treated as an analog signal in cases
in which aperture jitter may affect the dynamic range of the                                                      When using the SPI port interface, the user can place the ADC
AD6657. Power supplies for clock drivers should be separated                                                      in power-down mode or standby mode. Standby mode allows
from the ADC output driver supplies to avoid modulating the                                                       the user to keep the internal reference circuitry powered when
clock signal with digital noise. Low jitter, crystal-controlled                                                   faster wake-up times are required. See the Memory Map
oscillators make the best clock sources. If the clock is generated                                                Register Descriptions section for more details.
from another type of source (by gating, dividing, or another
method), it should be retimed by the original clock at the last                                                   CHANNEL/CHIP SYNCHRONIZATION
step. Refer to Application Note AN-501 and Application Note
AN-756 for more information about jitter performance as it                                                        The AD6657 has a SYNC input that offers the user flexible syn-
relates to ADCs (see www.analog.com).                                                                             chronization options for synchronizing the clock divider. The
                                                                                                                  clock divider sync feature is useful for guaranteeing synchronized
POWER DISSIPATION AND STANDBY MODE                                                                                sample clocks across multiple ADCs.

The power dissipated by the AD6657 is proportional to its clock                                                   The SYNC input is internally synchronized to the sample clock;
rate (see Figure 44). The digital power dissipation does not vary                                                 however, to ensure that there is no timing uncertainty between
significantly because it is determined primarily by the DRVDD                                                     multiple parts, the SYNC input signal should be externally syn-
supply and the bias current of the LVDS drivers.                                                                  chronized to the input clock signal, meeting the setup and hold
                                                                                                                  times shown in Table 5. The SYNC input should be driven using
Reducing the capacitive load presented to the output drivers can                                                  a single-ended CMOS-type signal.
minimize digital power consumption. The data in Figure 44 was
taken using the same operating conditions as those used in the
Typical Performance Characteristics section, with a 5 pF load
on each output driver.

                                                                                                                  Rev. 0 | Page 20 of 32
                                                                                      AD6657

DIGITAL OUTPUTS                                                 The length of the output data lines and the loads placed on
                                                                them should be minimized to reduce transients within the
The AD6657 output drivers are configured to interface with      AD6657. These transients can degrade converter dynamic
LVDS outputs using a DRVDD supply voltage of 1.8 V. The         performance.
output bits are DDR LVDS as shown in Figure 2. Applications
that require the ADC to drive large capacitive loads or large   The lowest typical conversion rate of the AD6657 is 40 MSPS.
fanouts may require external buffers or latches.                At clock rates below 40 MSPS, dynamic performance can degrade.

As described in Application Note AN-877, Interfacing to High    Data Clock Output (DCO)
Speed ADCs via SPI, the data format can be selected for offset
binary or twos complement when using the SPI control.           The AD6657 provides a data clock output (DCO) signal intended
                                                                for capturing the data in an external register. The output data
TIMING                                                          for Channel A and Channel C is valid on the rising edge of
                                                                DCO; the output data for Channel B and Channel D is valid
The AD6657 provides latched data with a pipeline delay of       on the falling edge of DCO. See Figure 2 for a graphical timing
nine clock cycles. Data outputs are available one propagation   description.
delay (tPD) after the rising edge of the clock signal.

Table 11. Output Data Format

Input (V)    Condition (V)      Offset Binary Output Mode       Twos Complement Mode
                                0000 0000 0000 0000             1000 0000 0000 0000
VIN+ - VIN-  < -VREF - 0.5 LSB  0000 0000 0000 0000             1000 0000 0000 0000
                                1000 0000 0000 0000             0000 0000 0000 0000
VIN+ - VIN-  = -VREF            1111 1111 1111 1111             0111 1111 1111 1111
                                1111 1111 1111 1111             0111 1111 1111 1111
VIN+ - VIN-  =0

VIN+ - VIN-  = +VREF - 1.0 LSB

VIN+ - VIN-  > +VREF - 0.5 LSB

                                Rev. 0 | Page 21 of 32
AD6657

NOISE SHAPING REQUANTIZER (NSR)

The AD6657 features a noise shaping requantizer (NSR) to                                                                      0       fS = 184.32MSPS
allow higher than 11-bit SNR to be maintained in a subset of                                                               20        fIN = 140MHz @ 1.6dBFS
the Nyquist band. The harmonic performance of the receiver                                                                 40        NSR 22% BW MODE, TW = 28
is unaffected by the NSR feature. When enabled, the NSR
contributes an additional 0.6 dB of loss to the input signal, such                                                                    SNR = 73.4dB (75dBFS) (IN-BAND)
that a 0 dBFS input is reduced to -0.6 dBFS at the output pins.
                                                                                                                                      SFDR = 93dBc (IN-BAND)

                                                                                                         AMPLITUDE (dBFS)  60

The NSR feature can be independently controlled per channel                                                                80
via the SPI or the MODE pin.

Two different bandwidth modes are provided; the mode can be                                                                100
selected from the SPI port. In each of the two modes, the center
frequency of the band can be tuned such that IFs can be placed                                                             120                                                    08557-045
anywhere in the Nyquist band.                                                                                                     0
                                                                                                                                     10 20 30 40 50 60 70 80 90
22% BW MODE (>40 MHZ @ 184.32 MSPS)                                                                                                                         FREQUENCY (MHz)

The first bandwidth mode offers excellent noise performance                                                                Figure 46. 22% BW Mode, Tuning Word = 28 (fS/4 Tuning)
over 22% of the ADC sample rate (44% of the Nyquist band)
and can be centered by setting the NSR mode bits in the NSR                                                                   0       fS = 184.32MSPS
control register (Address 0x3C) to 000. In this mode, the useful                                                           20        fIN = 140MHz @ 1.6dBFS
frequency range can be set using the 6-bit tuning word in the                                                                         NSR 22% BW MODE, TW = 41
NSR tuning register (Address 0x3E). There are 57 possible
tuning words (TW); each step is 0.5% of the ADC sample rate.                                                                          SNR = 73.4dB (75dBFS) (IN-BAND)
The following three equations describe the left band edge (f0),
the channel center (fCENTER), and the right band edge (f1),                                                                           SFDR = 94dBc (IN-BAND)
respectively.
                                                                                                         AMPLITUDE (dBFS)  40

                                                                                                                           60

                                                                                                                           80

f0 = fADC .005 TW                                                                                                      100

fCENTER = f0 0.11 fADC                                                                                                                                                         08557-046

f1 = f0 0.22 fADC                                                                                                      120      10 20 30 40 50 60 70 80 90
                                                                                                                                  0                         FREQUENCY (MHz)

Figure 45 to Figure 47 show the typical spectrum that can be                                                                         Figure 47. 22% BW Mode, Tuning Word = 41
expected from the AD6657 in the 22% BW mode for three
different tuning words.                                                          33% BW MODE (>60 MHZ @ 184.32 MSPS)

                  0                                                              The second bandwidth mode offers excellent noise performance
                                                                                 over 33% of the ADC sample rate (66% of the Nyquist band)
                            fS = 184.32MSPS                                      and can be centered by setting the NSR mode bits in the NSR
                                                                                 control register (Address 0x3C) to 001. In this mode, the useful
                            fIN = 140MHz @ 1.6dBFS                              frequency range can be set using the 6-bit tuning word in the
                                                                                 NSR tuning register (Address 0x3E). There are 34 possible
                  20       NSR 22% BW MODE, TW = 13                             tuning words (TW); each step is 0.5% of the ADC sample rate.
                                                                                 The following three equations describe the left band edge (f0),
                            SNR = 73.4dB (75dBFS) (IN-BAND)                      the channel center (fCENTER), and the right band edge (f1),
                                                                                 respectively.
                            SFDR = 92.6dBc (IN-BAND)

AMPLITUDE (dBFS)  40

                  60

                  80

                  100                                                                                   f0 = fADC .005 TW

                  120                                                08557-044                          fCENTER = f0 0.165 fADC
                         0
                            10 20 30 40 50 60 70 80 90
                                                   FREQUENCY (MHz)                                       f1 = f0 0.33 fADC

                            Figure 45. 22% BW Mode, Tuning Word = 13

                                                                                 Rev. 0 | Page 22 of 32
                                                                                                                                                                                                                      AD6657

Figure 48 to Figure 50 show the typical spectrum that can be                                                                                                         0      fS = 184.32MSPS
expected from the AD6657 in the 33% BW mode for three                                                                                                             20       fIN = 140MHz @ 1.6dBFS
different tuning words.                                                                                                                                           40       NSR 33% BW MODE, TW = 27

                                                                                                                                                                            SNR = 71dB (72.5dBFS) (IN-BAND)

                                                                                                                                                                            SFDR = 93dBc (IN-BAND)

                  0

                            fS = 184.32MSPS                                                                  08557-047

                            fIN = 140MHz @ 1.6dBFS                                                                                             AMPLITUDE (dBFS)

                  20       NSR 33% BW MODE, TW = 5
                            SNR = 71dB (72.5dBFS) (IN-BAND)
                                                                                                                                                                  60
                            SFDR = 92.5dBc (IN-BAND)

AMPLITUDE (dBFS)  40

                                                                                                                                                                  80

                  60

                                                                                                                                                                  100

                  80                                                                                                                                                                                                 08557-049

                                                                                                                                                                  120      10 20 30 40 50 60 70 80 90
                                                                                                                                                                         0                         FREQUENCY (MHz)

                  100

                                                                                                                                                                            Figure 50. 33% BW Mode, Tuning Word = 27

                  120       10 20 30 40 50 60 70 80 90                                                                 MODE PIN
                         0                          FREQUENCY (MHz)
                                                                                                                        The MODE pin input allows convenient control of the NSR
                       0    Figure 48. 33% BW Mode, Tuning Word = 5                                                     feature. A logic low enables NSR mode and a logic high sets the
                   20                                                                                                  receiver to straight 11-bit mode with NSR disabled. By default,
                   40                                             fS = 184.32MSPS                                      the MODE pin is pulled high internally to disable the NSR.
                                                                   fIN = 140MHz @ 1.6dBFS                              Each channel can be individually configured to ignore the
                                                                          NSR 33% BW MODE, TW = 17                      MODE pin state by writing to Bit 4 of the NSR control register
                                                                          SNR = 71.2dB (72.8dBFS) (IN-BAND)             at Address 0x3C. Use of the NSR control register in conjunction
                                                                          SFDR = 93.7dBc (IN-BAND)                      with the MODE pin allows for very flexible control of the NSR
                                                                                                                        feature on a per-channel basis.
AMPLITUDE (dBFS)  60

                  80

                  100

                  120                                                                                       08557-048
                         0
                            10 20 30 40 50 60 70 80 90
                                                   FREQUENCY (MHz)

                  Figure 49. 33% BW Mode, Tuning Word = 17 (fS/4 Tuning)

                                                                                                                        Rev. 0 | Page 23 of 32
AD6657

BUILT-IN SELF-TEST (BIST) AND OUTPUT TEST

The AD6657 includes built-in test features designed to verify        The outputs are not disconnected during this test, so the PN
the integrity of each channel and to facilitate board-level debug-   sequence can be observed as it runs. The PN sequence can be
ging. A BIST (built-in self-test) feature is included that verifies  continued from its last value or reset from the beginning, based
the integrity of the digital datapath of the AD6657. Various         on the value programmed in Register 0x0E, Bit 2. The BIST

output test options are also provided to place predictable values    signature result varies based on the channel configuration.
on the outputs of the AD6657.
                                                                     OUTPUT TEST MODES
BUILT-IN SELF-TEST (BIST)
                                                                     The output test options are shown in Table 13. When an output
The BIST is a thorough test of the digital portion of the selected   test mode is enabled, the analog section of the receiver is dis-
AD6657 signal path. When enabled, the test runs from an internal     connected from the digital back-end blocks, and the test pattern

pseudorandom noise (PN) source through the digital datapath          is run through the output formatting block. Some of the test
starting at the ADC block output. The BIST sequence runs for         patterns are subject to output formatting. The seed value for the

512 cycles and stops. The BIST signature value for the selected      PN sequence tests can be forced if the PN reset bits are used to
channel is written to Register 0x24 and Register 0x25.               hold the generator in reset mode by setting Bit 4 or Bit 5 of

If more than one channel is BIST-enabled, the channel that           Register 0x0D. These tests can be performed with or without an
is first according to alphabetical order is written to the BIST      analog signal (if present, the analog signal is ignored), but they
signature registers. For example, if Channel B and Channel C         require an encode clock. For more information, see Application
are BIST-enabled, the results from Channel B are written to the      Note AN-877, Interfacing to High Speed ADCs via SPI.

BIST signature registers.

                           Rev. 0 | Page 24 of 32
SERIAL PORT INTERFACE (SPI)                                                                                        AD6657

The AD6657 serial port interface (SPI) allows the user to con-                  During an instruction phase, a 16-bit instruction is transmitted.
figure the receiver for specific functions or operations through a              The first bit of the first byte in a serial data transfer frame indicates
structured internal register space. The SPI provides added flexibility          whether a read command or a write command is issued. Data
and customization, depending on the application. Addresses are                  follows the instruction phase, and its length is determined by
accessed via the serial port and can be written to or read from                 the W0 and W1 bits. All data is composed of 8-bit words.
via the port. Memory is organized into bytes that can be further
divided into fields, which are documented in the Memory Map                     The instruction phase determines whether the serial frame is a
section. For detailed operational information, see Application                  read or write operation, allowing the serial port to be used both
Note AN-877, Interfacing to High Speed ADCs via SPI.                            to program the chip and to read the contents of the on-chip
                                                                                memory. If the instruction is a read operation, the serial data
CONFIGURATION USING THE SPI                                                     input/output (SDIO) pin changes direction from an input to an
                                                                                output at the appropriate point in the serial frame.
Three pins define the SPI of the AD6657: SCLK, SDIO, and CSB
(see Table 12). SCLK (a serial clock) is used to synchronize the                Data can be sent in MSB first mode or in LSB first mode.
read and write data presented from and to the AD6657. SDIO                      MSB first is the default mode on power-up and can be changed
(serial data input/output) is a bidirectional pin that allows data              via the SPI port configuration register. For more information
to be sent to and read from the internal memory map registers.                  about this and other features, see Application Note AN-877,
CSB (chip select bar) is an active low control that enables or                  Interfacing to High Speed ADCs via SPI.
disables the read and write cycles.
                                                                                HARDWARE INTERFACE
Table 12. Serial Port Interface Pins
                                                                                The pins described in Table 12 constitute the physical interface
Pin        Function                                                             between the user programming device and the serial port of the
                                                                                AD6657. The SCLK pin and the CSB pin function as inputs
SCLK       Serial clock. Serial shift clock input. SCLK is used to              when using the SPI interface. The SDIO pin is bidirectional,
           synchronize serial interface reads and writes.                       functioning as an input during the write phase and as an output
                                                                                during readback.
SDIO       Serial data input/output. Bidirectional pin that serves
           as an input or an output, depending on the instruction               The SPI interface is flexible enough to be controlled by either
           being sent and the relative position in the timing frame.            FPGAs or microcontrollers. One method for SPI configuration
                                                                                is described in detail in Application Note AN-812, Micro-
CSB Chip select bar (active low). This control gates the read                   controller-Based Serial Port Interface (SPI) Boot Circuit.
            and write cycles.
                                                                                The SPI port should not be active during periods when the full
The falling edge of the CSB pin, in conjunction with the rising                 dynamic performance of the AD6657 is required. Because the
edge of the SCLK pin, determines the start of the framing. An                   SCLK signal, the CSB signal, and the SDIO signal are typically
example of the serial timing can be found in Figure 51 (for                     asynchronous to the ADC clock, noise from these signals can
symbol definitions, see Table 5).                                               degrade AD6657 performance. If the on-board SPI bus is used
                                                                                for other devices, it may be necessary to provide buffers between
CSB can be held low indefinitely, which permanently enables                     this bus and the AD6657 to prevent these signals from transi-
the device; this is called streaming. CSB can stall high between                tioning at the receiver inputs during critical sampling periods.
bytes to allow for additional external timing. When CSB is tied
high, SPI functions are placed in high impedance mode.

                             tDS          tHIGH        tCLK                                                       tH
                  tS              tDH
                                                 tLOW

     CSB

     SCLK  DON'T                                                                                                      DON'T CARE
           CARE

     SDIO  DON'T     R/W  W1      W0 A12 A11 A10       A9               A8  A7  D5                D4  D3  D2  D1  D0 DON'T CARE
           CARE

                                                                                                                                  08557-073

                                                 Figure 51. Serial Port Interface Timing Diagram
                                                                 Rev. 0 | Page 25 of 32
AD6657                                                               Logic Levels

MEMORY MAP                                                           An explanation of logic level terminology follows:

READING THE MEMORY MAP REGISTER TABLE                                 "Bit is set" is synonymous with "bit is set to Logic 1" or
                                                                          "writing Logic 1 for the bit."
Each row in the memory map register table has eight bit loca-
tions (see Table 13). The memory map is roughly divided into          "Clear a bit" is synonymous with "bit is set to Logic 0" or
four sections: the chip configuration registers (Address 0x00             "writing Logic 0 for the bit."
and Address 0x01); the channel index and transfer registers
(Address 0x05 and Address 0xFF); the ADC function registers,         Transfer Register Map
including setup, control, and test (Address 0x08 to Address 0x25);
and the digital feature control registers (Address 0x3A to           Address 0x08 to Address 0x3E are shadowed. Writes to these
Address 0x3E).                                                       addresses do not affect part operation until a transfer command
                                                                     is issued by writing 0x01 to Address 0xFF, setting the transfer
The memory map register table (see Table 13) provides the            bit. This allows these registers to be updated internally and
default hexadecimal value for each hexadecimal address shown.        simultaneously when the transfer bit is set. The transfer bit is
The column with the heading (MSB) Bit 7 is the start of the          autoclearing.
default hexadecimal value given. Application Note AN-877,
Interfacing to High Speed ADCs via SPI, documents the functions      Channel-Specific Registers
controlled by Register 0x00 to Register 0xFF. The remaining
registers, Register 0x3A to Register 0x3E, are documented in         Some channel setup functions, such as the NSR control func-
the Memory Map Register Descriptions section.                        tion, can be programmed differently for each channel. In these
                                                                     cases, channel address locations are internally duplicated for
Open Locations                                                       each channel. These registers and bits are designated in Table 13
                                                                     as local. Local registers and bits can be accessed by setting the
All address and bit locations that are not included in Table 13 are  appropriate channel bits in Register 0x05.
not currently supported for this device. Unused bits of a valid
address location should be written with 0s. Writing to these         If multiple channel bits are set, the subsequent write affects the
locations is required only when part of an address location is       registers of all selected channels. In a read cycle, only a single
open (for example, Address 0x18). If the entire address location     channel should be selected to read one of the registers. If multiple
is open (for example, Address 0x13), this address location           channels are selected during a SPI read cycle, the part returns
should not be written.                                               the value for Channel A only. Registers and bits designated as
                                                                     global in Table 13 affect the entire part or the channel features
Default Values                                                       for which there are no independent per-channel settings. The
                                                                     settings in Register 0x05 do not affect the global registers and bits.
After the AD6657 is reset, critical registers are loaded with
default values. The default values for the registers are given in
the memory map register table (see Table 13).

Rev. 0 | Page 26 of 32
                                                                                                                               AD6657

MEMORY MAP REGISTER TABLE

All address and bit locations that are not included in Table 13 are not currently supported for this device.

Table 13. Memory Map Registers

Addr. Register       (MSB)            Bit 6      Bit 5     Bit 4     Bit 3             Bit 2  Bit 1           (LSB)      Default
(Hex) Name           Bit 7            LSB first                                                               Bit 0      Value
                                                                                                                         (Hex) Comments

Chip Configuration Registers

0x00  SPI port       Open                        Soft reset 1        1                 Soft reset LSB first Open         0x18  Nibbles are
      configuration                                                                                                      0x0C  mirrored so
      (global)                                                                                                                 that LSB first
                                                                                                                               or MSB first
0x01 Chip ID                                                 8-bit chip ID, Bits[7:0]                                          mode is set
           (global)                                        AD6657 = 0x0C (default)                                             correctly,
                                                                                                                               regardless of
                                                                                                                               shift mode.
                                                                                                                               To control
                                                                                                                               this register,
                                                                                                                               all channel
                                                                                                                               index bits in
                                                                                                                               Register 0x05
                                                                                                                               must be set.

                                                                                                                               Read only.

Channel Index and Transfer Registers

0x05 Channel         Enable           Enable     Open      Open      Channel Channel          Channel Channel 0xCF             Bits are set to
           index     output           output     Open      Open      D enable C enable        B enable A enable                determine
                     port for         port for                                                                                 which
                     Channel C        Channel                                                                                  channel
                     and              A and                                                                                    on the chip
                     Channel D        Channel                                                                                  receives the
                                      B                                                                                        next write
                                                                                                                               command;
0xFF Transfer        Open             Open                           Open Open                Open            SW         0x00  applies to
                                                                                                              transfer         local registers.
                                                                                                              1 = on
                                                                                                              0 = off          Synchro-
                                                                                                              (default)        nously
                                                                                                                               transfers
                                                                                                                               data from
                                                                                                                               the master
                                                                                                                               shift register
                                                                                                                               to the slave.

ADC Function Registers                Open       External  Open      Open              Open   Internal power-down        0x00  Determines
0x08 Power modes Open                            power-                                       mode (local)               0x00  generic
                                                 down pin                                     00 = normal operation      0x01  modes
                                                 function                                     (default)                        of chip
                                                 (global)                                     01 = full power-down             operation.
                                                 0 = full                                     10 = standby
                                                 power-                                                                        Enables or
                                                 down                                                                          disables
                                                 1=                                                                            shuffle mode
                                                 standby

0x0B Clock divide    Open             Open       Clock divide phase                    Clock divide ratio
           (global)                                                                    000 = divide by 1
                                                 000 = 0 input clock cycles delayed    001 = divide by 2
                                                 001 = 1 input clock cycle delayed     010 = divide by 3
                                                 010 = 2 input clock cycles delayed    011 = divide by 4
                                                                                       100 = divide by 5
                                                                                       101 = divide by 6
                                                                                       110 = divide by 7
                                                                                       111 = divide by 8

0x0C Shuffle mode Open                Open       Open      Open      Open              Open   Shuffle mode enable
           (local)                                                                            00 = shuffle disabled
                                                                                              01 = shuffle enabled

                                                           Rev. 0 | Page 27 of 32
AD6657

Addr.  Register     (MSB)       Bit 6  Bit 5      Bit 4       Bit 3       Bit 2       Bit 1       (LSB)      Default  Comments
(Hex)  Name         Bit 7       Open                                                              Bit 0      Value
                                                                                                             (Hex)    When set,
0x0D   Test mode    Open               Reset      Reset       Open        Output test mode                            the test data
       (local)                         long PN    short PN                000 = off (normal operation)       0x00     is placed on
                                       generator  generator               001 = midscale short                        the output
                                       0 = on     0 = on                  010 = positive FS                           pins in place
                                       1 = off    1 = off                 011 = negative FS                           of normal
                                       (default)  (default)               100 = alternating checkerboard              data.
                                                                          101 = PN sequence long
                                                                          110 = PN sequence short
                                                                          111 = 1/0 word toggle

0x0E BIST enable    Open        Open   Open       Open        Open        BIST reset  Open        BIST       0x00     When Bit 0
           (local)                                                        0 = on                  enable     0x00     is set, the
                                                                          1 = off                 1 = on              built-in self-
                                                                          (default)               0 = off             test function
                                                                                                  (default)           is initiated.

0x10 Offset adjust Open         Open   Offset adjustment in LSBs from +127 to -128                                    Device
           (local)                     (twos complement format)                                                       offset trim.
                                       011111 = +31 LSB
                                       011110 = +30 LSB
                                       011101 = +29 LSB
                                       ...
                                       000010 = +2 LSB
                                       000001 = +1 LSB
                                       000000 = 0 LSB
                                       ...
                                       111111 = -1 LSB
                                       111110 = -2 LSB
                                       111101 = -3 LSB
                                       ...
                                       100001 = -31 LSB
                                       100000 = -32 LSB

0x14 Output mode Open           Open   Open       Output      Open        Output      Output format (local)  0x00     Configures
           (local)                                enable bar              invert      00 = offset binary     0x01     the outputs
                                                  (local)                 (local)     01 = twos                       and the
                                                  1 = off                 1 = on      complement                      format of
                                                  0 = on                  0 = off                                     the data.

0x15 Output adjust Open         Open   Open       Open        Output port LVDS drive current                          Output
           (local)                                            0000 = 3.72 mA                                          current
                                                              0001 = 3.5 mA (default)                                 adjustments.
                                                              0010 = 3.3 mA
                                                              0011 = 2.96 mA
                                                              0100 = 2.82 mA
                                                              0101 = 2.57 mA
                                                              0110 = 2.27 mA
                                                              0111 = 2.0 mA
                                                              1000 = 2.0 mA

0x16   Clock phase  Invert DCO  Open   Open       Open        Open Open               Open        Open       0x00     When Bit 7
       control      clock       Open                                                                         0x00     is set, clock
       (local)      0 = off                                                                                           polarity is
                    1 = on                                                                                            reversed.
0x17   DCO output                      Open       Output port DCO clock delay
       delay        DCO delay          Open       00000 = 100 ps additional delay on the DCO pin                      Enable DCO
       (global)     enable                        00001 = 200 ps additional delay on the DCO pin                      delay and
                    0 = off                       00010 = 300 ps additional delay on the DCO pin                      set the delay
                    1 = on                        ...                                                                 time.
                                                  11101 = 3.0 ns additional delay on the DCO pin
0x18   VREF select  Open        Open              11110 = 3.1 ns additional delay on the DCO pin             0x00     Select
       (global)                                   11111 = 3.2 ns additional delay on the DCO pin                      adjustments
                                                                                                                      for VREF.
                                                  Internal VREF full-scale adjustment
                                                  Main reference full-scale VREF adjustment
                                                  01111: internal 2.087 V p-p
                                                  ...
                                                  00001: internal 1.772 V p-p
                                                  00000: internal 1.75 V p-p
                                                  ...
                                                  11111: internal 1.727 V p-p
                                                  ...
                                                  10000: internal 1.383 V p-p

                                                  Rev. 0 | Page 28 of 32
                                                                                                                             AD6657

Addr. Register           (MSB)     Bit 6  Bit 5  Bit 4               Bit 3  Bit 2       Bit 1           (LSB)       Default  Comments
(Hex) Name               Bit 7                                                                          Bit 0       Value    Read only.
                                                                                                                    (Hex)
0x24 BIST signature                              BIST Signature[7:0]
           LSB (local)                                                                                              0x00

0x25 BIST signature                              BIST Signature[15:8]                                               0x00     Read only.
           MSB (local)

Digital Feature Control Registers

0x3A Sync control        Open      Open   Open   Open                Open Open          Clock           Master      0x00     Control
           (global)                Open                                                 divider         sync        0x00     register to
                                   Open                                                 sync            enable      0x1C     synchronize
                                                                                        enable          0 = off              the clock
                                                                                        0 = off         1 = on               divider.
                                                                                        1 = on
                                                                                                                             Noise
0x3C NSR control         Open             Open   MODE                NSR mode                           NSR                  shaping
           (local)                               pin disable         000 = 22% BW mode                  enable               requantizer
                                                 0 = MODE            001 = 33% BW mode                  0 = off              (NSR)
                                                 pin used                                               1 = on               controls.
                                                 1 = MODE                                               (used
                                                 pin dis-                                               only if              NSR
                                                 abled                                                  Bit 4 = 1;           frequency
                                                                                                        otherwise            tuning word.
                                                                                                        ignored)

0x3E NSR tuning          Open             NSR tuning word
           word (local)                   See the Noise Shaping Requantizer (NSR) section.
                                          Equations for the tuning word are dependent on the NSR mode.

MEMORY MAP REGISTER DESCRIPTIONS                                     Bits[3:1]-- NSR Mode

For additional information about functions controlled                Bits[3:1] determine the bandwidth mode of the NSR. When
in Register 0x00 to Register 0xFF, see Application Note              Bits[3:1] are set to 000, the NSR is configured for a 22% BW
AN-877, Interfacing to High Speed ADCs via SPI.                      mode that provides enhanced SNR performance over 22% of
                                                                     the sample rate. When Bits[3:1] are set to 001, the NSR is con-
Sync Control (Register 0x3A)                                         figured for a 33% BW mode that provides enhanced SNR
Bits[7:2]--Reserved                                                  performance over 33% of the sample rate.
Bit 1--Clock Divider Sync Enable
                                                                     Bit 0--NSR Enable
Bit 1 gates the sync pulse to the clock divider. The sync signal is
enabled when Bit 1 is high and Bit 0 is high. This is continuous     The NSR is enabled when Bit 0 is high and disabled when Bit 0
sync mode.                                                           is low. Bit 0 is ignored unless the MODE pin disable bit (Bit 4)
                                                                     is set.
Bit 0--Master Sync Enable
                                                                     NSR Tuning Word (Register 0x3E)
Bit 0 must be high to enable any of the sync functions. If
the sync capability is not used, this bit should remain low          Bits[7:6]--Reserved
to conserve power.
                                                                     Bits[5:0]-- NSR Tuning Word
NSR Control (Register 0x3C)
Bits[7:5]--Reserved                                                  The NSR tuning word sets the band edges of the NSR band. In
Bit 4--MODE Pin Disable                                              22% BW mode, there are 57 possible tuning words; in 33% BW
                                                                     mode, there are 34 possible tuning words. For either mode, each
Bit 4 specifies whether the selected channels will be controlled     step represents 0.5% of the ADC sample rate. For the equations
by the MODE pin. Local registers act on the channels that are        used to calculate the tuning word based on the BW mode of
selected by the channel index register (Address 0x05).               operation, see the Noise Shaping Requantizer (NSR) section.

                                                 Rev. 0 | Page 29 of 32
AD6657                                                             VCMx Pins

APPLICATIONS INFORMATION                                           The VCMx pins are provided to set the common-mode level
                                                                   of the analog inputs. The VCMx pins should be decoupled to
DESIGN GUIDELINES                                                  ground with a 0.1 F capacitor, as shown in Figure 31.

Before starting the design and layout of the AD6657 as a system,   SPI Port
it is recommended that the designer become familiar with these
guidelines, which discuss the special circuit connections and      The SPI port should not be active during periods when the full
layout requirements needed for certain pins.                       dynamic performance of the AD6657 is required. Because the
                                                                   SCLK signal, the CSB signal, and the SDIO signal are typically
Power and Ground Recommendations                                   asynchronous to the ADC clock, noise from these signals can
                                                                   degrade AD6657 performance. If the on-board SPI bus is used
When connecting power to the AD6657, it is recommended             for other devices, it may be necessary to provide buffers between
that two separate 1.8 V supplies be used. Use one supply for       this bus and the AD6657 to prevent these signals from transi-
analog (AVDD); use a separate supply for the digital outputs       tioning at the receiver inputs during critical sampling periods.
(DRVDD). The AVDD and DRVDD supplies should be isolated
with separate decoupling capacitors. Several different decoupling
capacitors can be used to cover both high and low frequencies.
These capacitors should be located close to the point of entry
at the PCB level and close to the pins of the part, with minimal
trace length.

A single PCB ground plane should be sufficient when using the
AD6657. With proper decoupling and smart partitioning of the
PCB analog, digital, and clock sections, optimum performance
is easily achieved.

Rev. 0 | Page 30 of 32
                                                                                                                                  AD6657

OUTLINE DIMENSIONS

                                            10.10                                   A1 CORNER
                                            10.00                                  INDEX AREA
                                             9.90
                                                             12 11 10 9 8 7 6 5 4 3 2 1
                                      BALL A1
                                      INDICATOR                                                         A

                                        TOP VIEW                                                        B

                                                                                                        C

                                                                                                        D

                                                   8.80                                                 E

                                                   BSC SQ                                               F

                                                                                                        G

                                                                                                        H

                                                                                                        J

                                                                                                        K

                                                                                                        L

                                                                                                        M

                                                   0.80 BSC                BOTTOM VIEW

                                      DETAIL A

                            1.40 MAX                                       DETAIL A                        1.00

                                                                                                           0.85

                                                   0.43 MAX
                                                   0.25 MIN

                                                                     0.55   SEATING                        COPLANARITY
                                                                     0.50   PLANE                          0.12 MAX
                                                                     0.45
                                                             BALL DIAMETER                                              012006-0

                                                 COMPLIANT WITH JEDEC STANDARDS MO-205-AC.

                                      Figure 52. 144-Ball Chip Scale Package Ball Grid Array [CSP_BGA]
                                                                      (BC-144-1)

                                                         Dimensions shown in millimeters

ORDERING GUIDE              Temperature Range      Package Description                                                            Package Option
                            -40C to +85C         144-Ball Chip Scale Package Ball Grid Array [CSP_BGA]                          BC-144-1
Model                       -40C to +85C         144-Ball Chip Scale Package Ball Grid Array [CSP_BGA]                          BC-144-1
AD6657BBCZ1                                        Evaluation Board
AD6657BBCZRL1
AD6657EBZ1

1 Z = RoHS Compliant Part.

                                                   Rev. 0 | Page 31 of 32
AD6657
NOTES

2009 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.

                                                                     D08557-0-10/09(0)

                                                                                        Rev. 0 | Page 32 of 32
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved