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AD6655ABCPZ-80

器件型号:AD6655ABCPZ-80
器件类别:热门应用    无线_射频_通信   
厂商名称:ADI [Analog Devices Inc]
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AD6655ABCPZ-80 ¥490.28 1 点击查看 点击购买

器件描述

TELECOM, CELLULAR, BASEBAND CIRCUIT, QCC64

电信, 蜂窝式, 基带电路, QCC64

参数

AD6655ABCPZ-80功能数量 1
AD6655ABCPZ-80端子数量 64
AD6655ABCPZ-80最大工作温度 85 Cel
AD6655ABCPZ-80最小工作温度 -40 Cel
AD6655ABCPZ-80额定供电电压 1.8 V
AD6655ABCPZ-80加工封装描述 9 X 9 MM, ROHS COMPLIANT, MO-220VMMD-4, LFCSP-64
AD6655ABCPZ-80无铅 Yes
AD6655ABCPZ-80欧盟RoHS规范 Yes
AD6655ABCPZ-80中国RoHS规范 Yes
AD6655ABCPZ-80状态 ACTIVE
AD6655ABCPZ-80包装形状 SQUARE
AD6655ABCPZ-80包装尺寸 CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
AD6655ABCPZ-80表面贴装 Yes
AD6655ABCPZ-80端子形式 NO LEAD
AD6655ABCPZ-80端子间距 0.5000 mm
AD6655ABCPZ-80端子涂层 MATTE TIN
AD6655ABCPZ-80端子位置 QUAD
AD6655ABCPZ-80包装材料 UNSPECIFIED
AD6655ABCPZ-80温度等级 INDUSTRIAL
AD6655ABCPZ-80通信类型 BASEBAND CIRCUIT

AD6655ABCPZ-80器件文档内容

FEATURES                                                                                                                       IF Diversity Receiver

SNR = 74.5 dBc (75.5 dBFS) in a 32.7 MHz BW at                                                                                               AD6655
   70 MHz @ 150 MSPS
                                                                                                                      APPLICATIONS
SFDR = 80 dBc to 70 MHz @ 150 MSPS
1.8 V analog supply operation                                                                                         Communications
1.8 V to 3.3 V CMOS output supply or 1.8 V LVDS                                                                       Diversity radio systems
                                                                                                                      Multimode digital receivers (3G)
   output supply
Integer 1-to-8 input clock divider                                                                                       TD-SCDMA, WiMax, WCDMA,
Integrated dual-channel ADC                                                                                              CDMA2000, GSM, EDGE, LTE
                                                                                                                      I/Q demodulation systems
   Sample rates up to 150 MSPS                                                                                        Smart antenna systems
   IF sampling frequencies to 450 MHz                                                                                 General-purpose software radios
   Internal ADC voltage reference                                                                                     Broadband data applications
   Integrated ADC sample-and-hold inputs
   Flexible analog input range: 1 V p-p to 2 V p-p                                                                    PRODUCT HIGHLIGHTS
   ADC clock duty cycle stabilizer
   95 dB channel isolation/crosstalk                                                                                  1. Integrated dual, 14-bit, 150 MSPS ADC.
Integrated wideband digital downconverter (DDC)                                                                       2. Integrated wideband decimation filter and 32-bit
   32-bit complex, numerically controlled oscillator (NCO)
   Decimating half-band filter and FIR filter                                                                             complex NCO.
   Supports real and complex output modes                                                                             3. Fast overrange detect and signal monitor with serial output.
Fast attack/threshold detect bits                                                                                     4. Proprietary differential input maintains excellent SNR
Composite signal monitor
Energy-saving power-down modes                                                                                            performance for input frequencies up to 450 MHz.
                                                                                                                      5. Flexible output modes, including independent CMOS,

                                                                                                                          interleaved CMOS, IQ mode CMOS, and interleaved LVDS.
                                                                                                                      6. SYNC input allows synchronization of multiple devices.
                                                                                                                      7. 3-bit SPI port for register programming and register readback.

                                    FUNCTIONAL BLOCK DIAGRAM

        AVDD              FD[0:3]A                                                                                         DVDD                              DRVDD

                          FD BITS/THRESHOLD                                                                I                             AD6655            CMOS/LVDS
                                    DETECT                                                                                                                    OUTPUT BUFFER
VIN+A         SHA                                                                                             LP/HP                                                            D13A
VINA                     ADC                                                                                                                                                  D0A
                                                                                                              DECIMATING

                                                            Q                                                 HB FILTER +

                                                                                                              FIR

  VREF                                        32-BIT                                                                                     DIVIDE 1                            CLK+
SENSE                                        TUNING                                                                                        TO 8                              CLK
                                                                                                                                                                             DCOA
                                     SIGNAL    NCO                                                                         fADC/8            DUTY                            DCOB
                                   MONITOR                                                                                  NCO             CYCLE
                                                                                                                                         STABILIZER                          D13B
  CML     REF             ADC                                                                                                                              DCO
RBIAS   SELECT                                                                                                                                       GENERATION              D0B

                                                            Q                                                                                              CMOS
                                                                                                                                                              OUTPUT BUFFER
VINB                                                                                                         LP/HP
VIN+B
              SHA                                                                                             DECIMATING

                                                                                                              HB FILTER +

                                                                                                           I  FIR                        PROGRAMMING DATA

              MULTI-CHIP  FD BITS/THRESHOLD SIGNAL MONITOR                                                            SIGNAL MONITOR     SPI
                  SYNC                                                                                                    INTERFACE
                          DETECT                            DATA

        AGND SYNC         FD[0:3]B                                                                                     SMI SMI SMI       SDIO/ SCLK/ CSB   DRGND
                                                                                                                      SDFS SCLK/ SDO/    DCS DFS

                                                                                                                               PDWN OEB                                      06709-001

NOTES
1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY; SEE FIGURE 10 FOR LVDS PIN NAMES.

                                                                                                           Figure 1.

Rev. A                                                                                                                One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

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AD6655

TABLE OF CONTENTS                                                                                          Numerically Controlled Oscillator (NCO) ................................. 38
                                                                                                             Frequency Translation ............................................................... 38
Features .............................................................................................. 1    NCO Synchronization ............................................................... 38
Applications....................................................................................... 1        Phase Offset................................................................................. 38
Product Highlights ........................................................................... 1             NCO Amplitude and Phase Dither.......................................... 38
Functional Block Diagram .............................................................. 1
Revision History ............................................................................... 3         Decimating Half-Band Filter and FIR filter................................ 39
General Description ......................................................................... 4              Half-Band Filter Coefficients.................................................... 39
Specifications..................................................................................... 5        Half-Band Filter Features .......................................................... 39
                                                                                                             Fixed-Coefficient FIR Filter...................................................... 39
  ADC DC Specifications--AD6655BCPZ-80/                                                                      Synchronization.......................................................................... 40
  AD6655BCPZ-105......................................................................... 5                  Combined Filter Performance .................................................. 40
  ADC DC Specifications--AD6655BCPZ-125/                                                                     Final NCO ................................................................................... 40
  AD6655BCPZ-150......................................................................... 6
  ADC AC Specifications--AD6655BCPZ-80/                                                                    ADC Overrange and Gain Control.............................................. 41
  AD6655BCPZ-105......................................................................... 7                  Fast Detect Overview................................................................. 41
  ADC AC Specifications--AD6655BCPZ-125/                                                                     ADC Fast Magnitude ................................................................. 41
  AD6655BCPZ-150......................................................................... 8                  ADC Overrange (OR)................................................................ 42
  Digital Specifications--AD6655BCPZ-80/AD6655BCPZ-105 .. 9                                                  Gain Switching............................................................................ 42
  Digital Specifications--AD6655BCPZ-125/
  AD6655BCPZ-150....................................................................... 11                 Signal Monitor ................................................................................ 44
  Switching Specifications--AD6655BCPZ-80/                                                                   Peak Detector Mode................................................................... 44
  AD6655BCPZ-105....................................................................... 13                   RMS/MS Magnitude Mode ....................................................... 44
  Switching Specifications--AD6655BCPZ-125/                                                                  Threshold Crossing Mode......................................................... 45
  AD6655BCPZ-150....................................................................... 14                   Additional Control Bits ............................................................. 45
  Timing Specifications ................................................................ 15                  DC Correction ............................................................................ 45
Absolute Maximum Ratings.......................................................... 18                        Signal Monitor SPORT Output ................................................ 46
  Thermal Characteristics ............................................................ 18
  ESD Caution................................................................................ 18           Channel/Chip Synchronization.................................................... 47
Pin Configurations and Function Descriptions ......................... 19                                  Serial Port Interface (SPI).............................................................. 48
Equivalent Circuits ......................................................................... 23
Typical Performance Characteristics ........................................... 24                           Configuration Using the SPI..................................................... 48
Theory of Operation ...................................................................... 29                Hardware Interface..................................................................... 48
  ADC Architecture ...................................................................... 29                 Configuration Without the SPI ................................................ 49
  Analog Input Considerations.................................................... 29                         SPI Accessible Features.............................................................. 49
  Voltage Reference ....................................................................... 31             Memory Map .................................................................................. 50
  Clock Input Considerations ...................................................... 32                       Reading the Memory Map Register Table............................... 50
  Power Dissipation and Standby Mode..................................... 34                                 Memory Map Register Table..................................................... 51
  Digital Outputs ........................................................................... 35             Memory Map Register Description ......................................... 55
Digital Downconverter .................................................................. 37                Applications Information .............................................................. 59
  Downconverter Modes .............................................................. 37                      Design Guidelines ...................................................................... 59
  Numerically Controlled Oscillator (NCO) ............................. 37                                 Evaluation Board ............................................................................ 61
  Half-Band Decimating Filter and FIR Filter........................... 37                                   Power Supplies ............................................................................ 61
  fADC/8 Fixed-Frequency NCO ................................................... 37                          Input Signals................................................................................ 61

        Rev. A | Page 2 of 88
  Output Signals .............................................................................61                                       AD6655
  Default Operation and Jumper Selection Settings..................62
  Alternative Clock Configurations.............................................62                     Evaluation Board Layouts ..........................................................74
  Alternative Analog Input Drive Configuration ......................63                               Bill of Materials ...........................................................................82
  Schematics....................................................................................64  Outline Dimensions........................................................................84
                                                                                                      Ordering Guide ...........................................................................85
REVISION HISTORY

9/09--Rev. 0 to Rev. A
Added Exposed Pad Notation to Figure 9 and Table 12 ............19
Added Exposed Pad Notation to Figure 10 and Table 13 ..........21
Updated Outline Dimensions........................................................84
Changes to Ordering Guide...........................................................85
11/07--Revision 0: Initial Version

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AD6655                                                              In addition, the programmable threshold detector allows
                                                                    monitoring of the incoming signal power using the four fast
GENERAL DESCRIPTION                                                 detect bits of the ADC with low latency. If the input signal level
                                                                    exceeds the programmable threshold, the coarse upper threshold
The AD6655 is a mixed-signal intermediate frequency (IF) receiver   indicator goes high. Because this threshold indicator has low
consisting of dual 14-bit, 80 MSPS/105 MSPS/125 MSPS/150 MSPS       latency, the user can quickly turn down the system gain to avoid
ADCs and a wideband digital downconverter (DDC). The AD6655         an overrange condition.
is designed to support communications applications where low
cost, small size, and versatility are desired.                      The second AGC-related function is the signal monitor. This
                                                                    block allows the user to monitor the composite magnitude of the
The dual ADC core features a multistage, differential pipelined     incoming signal, which aids in setting the gain to optimize the
architecture with integrated output error correction logic. Each    dynamic range of the overall system.
ADC features wide bandwidth differential sample-and-hold
analog input amplifiers supporting a variety of user-selectable     After digital processing, data can be routed directly to the two
input ranges. An integrated voltage reference eases design consid-  external 14-bit output ports. These outputs can be set from 1.8 V
erations. A duty cycle stabilizer is provided to compensate for     to 3.3 V CMOS or as 1.8 V LVDS. The CMOS data can also be
variations in the ADC clock duty cycle, allowing the converters     output in an interleaved configuration at a double data rate using
to maintain excellent performance.                                  only Port A.

ADC data outputs are internally connected directly to the digital   The AD6655 receiver digitizes a wide spectrum of IF frequencies.
downconverter (DDC) of the receiver, simplifying layout and         Each receiver is designed for simultaneous reception of the main
reducing interconnection parasitics. The digital receiver has two   channel and the diversity channel. This IF sampling architecture
channels and provides processing flexibility. Each receive channel  greatly reduces component cost and complexity compared with
has four cascaded signal processing stages: a 32-bit frequency      traditional analog techniques or less integrated digital methods.
translator (numerically controlled oscillator (NCO)), a half-
band decimating filter, a fixed FIR filter, and an fADC/8 fixed-    Flexible power-down options allow significant power savings,
frequency NCO.                                                      when desired.

In addition to the receiver DDC, the AD6655 has several             Programming for setup and control is accomplished using a 3-bit
functions that simplify the automatic gain control (AGC)            SPI-compatible serial interface.
function in the system receiver. The fast detect feature allows
fast overrange detection by outputting four bits of input level     The AD6655 is available in a 64-lead LFCSP and is specified over
information with short latency.                                     the industrial temperature range of -40C to +85C.

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                                                                                                  AD6655

SPECIFICATIONS

ADC DC SPECIFICATIONS--AD6655BCPZ-80/AD6655BCPZ-105

AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 1.8 V, maximum sample rate, VIN = -1.0 dBFS differential input, 1.0 V internal reference,
DCS enabled, unless otherwise noted.

Table 1.

                                            AD6655BCPZ-80                      AD6655BCPZ-105

Parameter                   Temperature Min Typ                   Max    Min   Typ         Max    Unit

RESOLUTION                  Full       14                                14                       Bits

ACCURACY

No Missing Codes            Full            Guaranteed                         Guaranteed

Offset Error                Full            0.2                  0.6         0.2        0.6   % FSR

Gain Error                  Full       -3.6 -1.8                  -0.1   -4.3  -2.2        -0.5   % FSR

MATCHING CHARACTERISTIC

Offset Error                25C            0.2                  0.6         0.2        0.6   % FSR

Gain Error                  25C            0.2                  0.75        0.2        0.75  % FSR

TEMPERATURE DRIFT

Offset Error                Full            15                                15                ppm/C

Gain Error                  Full            95                                95                ppm/C

INTERNAL VOLTAGE REFERENCE

Output Voltage Error (1 V Mode) Full        5                    18          5          18    mV

Load Regulation @ 1.0 mA    Full            7                                  7                  mV

INPUT-REFERRED NOISE

VREF = 1.0 V                25C            0.85                               0.85               LSB rms

ANALOG INPUT

Input Span, VREF = 1.0 V    Full            2                                  2                  V p-p

Input Capacitance1          Full            8                                  8                  pF

VREF INPUT RESISTANCE       Full            6                                  6                  k

POWER SUPPLIES

Supply Voltage

AVDD, DVDD                  Full       1.7  1.8                   1.9    1.7   1.8         1.9    V

DRVDD (CMOS Mode)           Full       1.7  3.3                   3.6    1.7   3.3         3.6    V

DRVDD (LVDS Mode)           Full       1.7  1.8                   1.9    1.7   1.8         1.9    V

Supply Current

I 2, 3                      Full            235                   420          315         575    mA

AVDD

IDVDD2, 3                   Full            175                                225                mA

IDRVDD2 (3.3 V CMOS)        Full            18                                 21                 mA

IDRVDD2 (1.8 V CMOS)        Full            8                                  11                 mA

IDRVDD2 (1.8 V LVDS)        Full            55                                 56                 mA

POWER CONSUMPTION

DC Input                    Full            470                   490          620         650    mW

Sine Wave Input2 (DRVDD = 1.8 V) Full       755                                995                mW

Sine Wave Input2 (DRVDD = 3.3 V) Full       800                                1040               mW

Standby Power4              Full            52                                 68                 mW

Power-Down Power            Full            2.5                   8            2.5         8      mW

1 Input capacitance refers to the effective capacitance between one differential input pin and AGND. See Figure 11 for the equivalent analog input structure.
2 Measured with a 9.7 MHz, full-scale sine wave input, NCO enabled with a frequency of 13 MHz, FIR filter enabled and the fS/8 output mix enabled with approximately

5 pF loading on each output bit.
3 The maximum limit applies to the combination of IAVDD and IDVDD currents.
4 Standby power is measured with a dc input and with the CLK pin inactive (set to AVDD or AGND).

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AD6655

ADC DC SPECIFICATIONS--AD6655BCPZ-125/AD6655BCPZ-150

AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 1.8 V, maximum sample rate, VIN = -1.0 dBFS differential input, 1.0 V internal reference,
DCS enabled, unless otherwise noted.

Table 2.                                                AD6655BCPZ-125            AD6655BCPZ-150

Parameter                            Temperature  Min   Typ             Max   Min Typ    Max        Unit
RESOLUTION                           Full                                                           Bits
ACCURACY                                          14                          14
                                     Full                                                           % FSR
   No Missing Codes                  Full               Guaranteed                Guaranteed        % FSR
   Offset Error                      Full
   Gain Error                                           0.3            0.6      0.2   0.6       % FSR
MATCHING CHARACTERISTIC              25C                                                           % FSR
   Offset Error                      25C         -4.7  -2.7            -0.8  -5.1 -3.2  -1.0
   Gain Error                                                                                       ppm/C
TEMPERATURE DRIFT                    Full               0.3            0.7      0.2   0.7       ppm/C
   Offset Error                      Full
   Gain Error                                           0.1            0.7      0.2   0.8       mV
INTERNAL VOLTAGE REFERENCE           Full                                                           mV
   Output Voltage Error (1 V Mode)   Full               15                       15
   Load Regulation @ 1.0 mA                             95                       95               LSB rms
INPUT-REFERRED NOISE                 25C
   VREF = 1.0 V                                         5              18       5     18        V p-p
ANALOG INPUT                         Full                                                           pF
   Input Span, VREF = 1.0 V          Full               7                         7                 k
   Input Capacitance1                Full
VREF INPUT RESISTANCE                                   0.85                      0.85              V
POWER SUPPLIES                                                                                      V
   Supply Voltage                                       2                         2                 V
                                                        8                         8
      AVDD, DVDD                                        6                         6                 mA
      DRVDD (CMOS Mode)                                                                             mA
      DRVDD (LVDS Mode)              Full         1.7   1.8             1.9   1.7 1.8    1.9        mA
   Supply Current                                                                                   mA
      IAVDD2, 3                      Full         1.7   1.8             3.6   1.7 1.8    3.6        mA
      IDVDD2, 3
      IDRVDD2 (3.3 V CMOS)           Full         1.7   1.8             1.9   1.7 1.8    1.9        mW
      IDRVDD2 (1.8 V CMOS)                                                                          mW
      IDRVDD2 (1.8 V LVDS)           Full               390             705       440               mW
POWER CONSUMPTION                                                                              805  mW
   DC Input                          Full               270                                         mW
   Sine Wave Input2 (DRVDD = 1.8 V)                                               320
   Sine Wave Input2 (DRVDD = 3.3 V)  Full               26                        28
   Standby Power4                                                                 17
   Power-down Power                  Full               13                        57

                                     Full               57

                                     Full               770             810       870    920

                                     Full               1215                      1395

                                     Full               1275                      1450

                                     Full               77                        77

                                     Full               2.5             8         2.5    8

1 Input capacitance refers to the effective capacitance between one differential input pin and AGND. See Figure 11 for the equivalent analog input structure.
2 Measured with a 9.7 MHz, full-scale sine wave input, NCO enabled with a frequency of 13 MHz, FIR filter enabled and the fS/8 output mix enabled with approximately

5 pF loading on each output bit.

3 The maximum limit applies to the combination of IAVDD and IDVDD currents.
4 Standby power is measured with a dc input, the CLK pin inactive (set to AVDD or AGND).

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ADC AC SPECIFICATIONS--AD6655BCPZ-80/AD6655BCPZ-105

AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 1.8 V, maximum sample rate, VIN = -1.0 dBFS differential input, 1.0 V internal reference,
DCS enabled, NCO enabled, half-band filter enabled, FIR filter enabled, unless otherwise noted.

Table 3.

                                                   AD6655BCPZ-80                                                        AD6655BCPZ-105

Parameter1                      Temperature Min    Typ             Max  Min                                             Typ  Max        Unit

SIGNAL-TO-NOISE-RATIO (SNR)

fIN = 2.4 MHz                   25C               74.9                               74.8                                              dB
                                                                                      74.7                                              dB
fIN = 70 MHz                    25C               74.8                 73.0                                                            dB
                                                                                      74.3                                              dB
                                Full         73.0                                     73.4                                              dB

fIN = 140 MHz                   25C               74.5                               -86
                                                                                      -85
fIN = 220 MHz                   25C               73.4
                                                                                      -84
WORST SECOND OR THIRD HARMONIC                                                        -83

fIN = 2.4 MHz                   25C               -86                                                                                  dBc
fIN = 70 MHz
                                25C               -85                                                                                  dBc

                                Full                               -74                                                       -74        dBc

fIN = 140 MHz                   25C               -84                                                                                  dBc
fIN = 220 MHz
                                25C               -83                                                                                  dBc

SPURIOUS-FREE DYNAMIC RANGE
   (SFDR)

fIN = 2.4 MHz                   25C               86                                                                   86              dBc
fIN = 70 MHz
                                25C               85                                                                   85              dBc

                                Full         74                         74                                                              dBc

fIN = 140 MHz                   25C               84                                                                   84              dBc

fIN = 220 MHz                   25C               83                                                                   83              dBc

WORST OTHER HARMONIC OR SPUR2

fIN = 2.4 MHz                   25C               -93                                                                  -93             dBc
fIN = 70 MHz
                                25C               -90                                                                  -90             dBc

                                Full                               -82                                                       -82        dBc

fIN = 140 MHz                   25C               -89                                                                  -89             dBc
fIN = 220 MHz
                                25C               -86                                                                  -86             dBc

TWO-TONE SFDR

fIN = 29.12 MHz, 32.12 MHz (-7 dBFS) 25C          85                                                                   85              dBc

fIN = 169.12 MHz, 172.12 MHz (-7 dBFS) 25C        81                                                                   81              dBc

CROSSTALK3                      Full               95                                                                   95              dB

ANALOG INPUT BANDWIDTH          25C               650                                                                  650             MHz

1 See Application Note AN-835, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions.
2 See the Applications Information section for more information about the worst other specifications for the AD6655.
3 Crosstalk is measured at 100 MHz with -1 dBFS on one channel and with no input on the alternate channel.

                                             Rev. A | Page 7 of 8
AD6655

ADC AC SPECIFICATIONS--AD6655BCPZ-125/AD6655BCPZ-150

AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 1.8 V, maximum sample rate, VIN = -1.0 dBFS differential input, 1.0 V internal reference,
DCS enabled, NCO enabled, half-band filter enabled, FIR filter enabled, unless otherwise noted.

Table 4.                                                    AD6655BCPZ-125                                              AD6655BCPZ-150

Parameter1                                 Temperature Min  Typ         Max                                             Min  Typ   Max Unit
SIGNAL-TO-NOISE-RATIO (SNR)
                                           25C             74.7                                                             74.6       dB
   fIN = 2.4 MHz
   fIN = 70 MHz                            25C             74.6                                                             74.5       dB

   fIN = 140 MHz                           Full  73.0                        72.5                                                       dB
   fIN = 220 MHz
WORST SECOND OR THIRD HARMONIC             25C             74.2                                                             73.9       dB
   fIN = 2.4 MHz
   fIN = 70 MHz                            25C             73.3                                                             73.0       dB

   fIN = 140 MHz                           25C             -86                                                              -85        dBc
   fIN = 220 MHz
SPURIOUS-FREE DYNAMIC RANGE (SFDR)         25C             -85                                                              -84        dBc
   fIN = 2.4 MHz
   fIN = 70 MHz                            Full                         -73                                                        -73  dBc

   fIN = 140 MHz                           25C             -84                                                              -83        dBc
   fIN = 220 MHz
WORST OTHER HARMONIC OR SPUR2              25C             -83                                                              -77        dBc
   fIN = 2.4 MHz
   fIN = 70 MHz                            25C             86                                                               85         dBc

   fIN = 140 MHz                           25C             85                                                               80         dBc
   fIN = 220 MHz
TWO-TONE SFDR                              Full  73                          73                                                         dBc
   fIN = 29.12 MHz, 32.12 MHz (-7 dBFS)
   fIN = 169.12 MHz, 172.12 MHz (-7 dBFS)  25C             84                                                               76         dBc
CROSSTALK3
ANALOG INPUT BANDWIDTH                     25C             83                                                               74         dBc

                                           25C             -92                                                              -87        dBc

                                           25C             -90                                                              -80        dBc

                                           Full                         -82                                                        -80  dBc

                                           25C             -88                                                              -76        dBc

                                           25C             -84                                                              -74        dBc

                                           25C             85                                                               85         dBc

                                           25C             81                                                               81         dBc

                                           Full             95                                                               95         dB

                                           25C             650                                                              650        MHz

1 See Application Note AN-835, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions.
2 See the Applications Information section for more information about the worst other specifications for the AD6655.
3 Crosstalk is measured at 100 MHz with -1 dBFS on one channel and with no input on the alternate channel.

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                                                                                                               AD6655

DIGITAL SPECIFICATIONS--AD6655BCPZ-80/AD6655BCPZ-105

AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 1.8 V, maximum sample rate, VIN = -1.0 dBFS differential input, 1.0 V internal reference,
DCS enabled, unless otherwise noted.

Table 5.                                           AD6655BCPZ-80                      AD6655BCPZ-105

Parameter                               Temp Min         Typ Max                Min              Typ Max                       Unit
DIFFERENTIAL CLOCK INPUTS (CLK+, CLK-)
                                                   CMOS/LVDS/LVPECL                   CMOS/LVDS/LVPECL
   Logic Compliance
   Internal Common-Mode Bias            Full             1.2                                        1.2                        V
   Differential Input Voltage
   Input Voltage Range                  Full 0.2                          6     0.2                      6                     V p-p
   Input Common-Mode Range
   High Level Input Voltage             Full AVDD - 0.3                   AVDD + 1.6 AVDD - 0.3          AVDD + 1.6 V
   Low Level Input Voltage
   High Level Input Current             Full 1.1                          AVDD  1.1                      AVDD                  V
   Low Level Input Current
   Input Capacitance                    Full 1.2                          3.6   1.2                      3.6                   V
   Input Resistance
SYNC INPUT                              Full 0                            0.8   0                        0.8                   V
    Logic Compliance
    Internal Bias                       Full -10                          +10   -10                      +10                   A
    Input Voltage Range
    High Level Input Voltage            Full -10                          +10   -10                      +10                   A
    Low Level Input Voltage
    High Level Input Current            Full             4                                       4                             pF
    Low Level Input Current
    Input Capacitance                   Full 8           10               12    8                10      12                    k
    Input Resistance
LOGIC INPUT (CSB)1                                       CMOS                                    CMOS
   High Level Input Voltage
   Low Level Input Voltage              Full             1.2                                     1.2                           V
   High Level Input Current
   Low Level Input Current              Full AVDD - 0.3                   AVDD + 1.6 AVDD - 0.3          AVDD + 1.6 V
   Input Resistance
   Input Capacitance                    Full 1.2                          3.6   1.2                      3.6                   V
LOGIC INPUT (SCLK/DFS)2
   High Level Input Voltage             Full 0                            0.8   0                        0.8                   V
   Low Level Input Voltage
   High Level Input Current             Full -10                          +10   -10                      +10                   A
   Low Level Input Current
   Input Resistance                     Full -10                          +10   -10                      +10                   A
   Input Capacitance
LOGIC INPUTS (SDIO/DCS, SMI SDFS)1      Full             4                                       4                             pF
   High Level Input Voltage
   Low Level Input Voltage              Full 8           10               12    8                10      12                    k
   High Level Input Current
   Low Level Input Current              Full 1.22                         3.6   1.22                     3.6                   V
   Input Resistance
   Input Capacitance                    Full 0                            0.6   0                        0.6                   V

                                        Full -10                          +10   -10                      +10                   A

                                        Full 40                           132   40                       132                   A

                                        Full             26                                      26                            k

                                        Full             2                                       2                             pF

                                        Full 1.22                         3.6   1.22                     3.6                   V

                                        Full 0                            0.6   0                        0.6                   V

                                        Full -92                          -135  -92                      -135                  A

                                        Full -10                          +10   -10                      +10                   A

                                        Full             26                                      26                            k

                                        Full             2                                       2                             pF

                                        Full 1.22                         3.6   1.22                     3.6                   V

                                        Full 0                            0.6   0                        0.6                   V

                                        Full -10                          +10   -10                      +10                   A

                                        Full 38                           128   38                       128                   A

                                        Full             26                                      26                            k

                                        Full             5                                       5                             pF

                                                   Rev. A | Page 9 of 88
AD6655

                                               AD6655BCPZ-80                       AD6655BCPZ-105

Parameter                           Temp Min   Typ Max                       Min   Typ Max         Unit

LOGIC INPUTS (SMI SDO/OEB,
   SMI SCLK/PDWN)2

High Level Input Voltage            Full 1.22                          3.6   1.22      3.6         V

Low Level Input Voltage             Full 0                             0.6   0         0.6         V

High Level Input Current            Full -90                           -134  -90       -134        A

Low Level Input Current             Full -10                           +10   -10       +10         A

Input Resistance                    Full       26                                  26              k

Input Capacitance                   Full       5                                   5               pF

DIGITAL OUTPUTS

CMOS Mode--DRVDD = 3.3 V

High Level Output Voltage

IOH = 50 A                          Full 3.29                                3.29                  V

IOH = 0.5 mA                        Full 3.25                                3.25                  V

Low Level Output Voltage

IOL = 1.6 mA                        Full                               0.2             0.2         V

IOL = 50 A                          Full                               0.05            0.05        V

CMOS Mode--DRVDD = 1.8 V

High Level Output Voltage

IOH = 50 A                          Full 1.79                                1.79                  V

IOH = 0.5 mA                        Full 1.75                                1.75                  V

Low Level Output Voltage

IOL = 1.6 mA                        Full                               0.2             0.2         V

IOL = 50 A                          Full                               0.05            0.05        V

LVDS Mode, DRVDD = 1.8 V

Differential Output Voltage (VOD),  Full 250   350 450                       250   350 450         mV

ANSI Mode

Output Offset Voltage (VOS),        Full 1.15  1.25 1.35                     1.15  1.25 1.35       V
   ANSI Mode

Differential Output Voltage (VOD),  Full 150   200 280                       150   200 280         mV

Reduced Swing Mode

Output Offset Voltage (VOS),        Full 1.15  1.25 1.35                     1.15  1.25 1.35       V
   Reduced Swing Mode

1 Pull up.
2 Pull down.

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                                                                                                                    AD6655

DIGITAL SPECIFICATIONS--AD6655BCPZ-125/AD6655BCPZ-150

AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 1.8 V, maximum sample rate, VIN = -1.0 dBFS differential input, 1.0 V internal reference,
DCS enabled, unless otherwise noted.

Table 6.                                             AD6655BCPZ-125                             AD6655BCPZ-150

Parameter                                Temp  Min         Typ Max                        Min         Typ Max             Unit
DIFFERENTIAL CLOCK INPUTS (CLK+, CLK-)
    Logic Compliance                     Full         CMOS/LVDS/LVPECL                           CMOS/LVDS/LVPECL         V
    Internal Common-Mode Bias            Full                                                                             V p-p
    Differential Input Voltage           Full              1.2                                           1.2              V
    Input Voltage Range                  Full                                                                             V
    Input Common-Mode Range              Full  0.2                            6           0.2                 6           V
    High Level Input Voltage             Full                                                                             V
    Low Level Input Voltage              Full  AVDD - 0.3                     AVDD + 1.6  AVDD - 0.3          AVDD + 1.6  A
    High Level Input Current             Full                                                                             A
    Low Level Input Current              Full  1.1 V                          AVDD        1.1 V               AVDD        pF
    Input Capacitance                    Full                                                                             k
    Input Resistance                           1.2                            3.6         1.2                 3.6
SYNC INPUT                              Full                                                                             V
      Logic Compliance                   Full  0                              0.8         0                   0.8         V
      Internal Bias                      Full                                                                             V
      Input Voltage Range                Full  -10                            +10         -10                 +10         V
      High Level Input Voltage           Full                                                                             A
      Low Level Input Voltage            Full  -10                            +10         -10                 +10         A
      High Level Input Current           Full                                                                             pF
      Low Level Input Current            Full              4                                          4                   k
      Input Capacitance
      Input Resistance                   Full  8           10                 12          8           10      12          V
LOGIC INPUT (CSB)1                      Full                                                                             V
    High Level Input Voltage             Full  AVDD - 0.3   CMOS              AVDD + 1.6  AVDD - 0.3  CMOS    AVDD + 1.6  A
    Low Level Input Voltage              Full  1.2         1.2                3.6         1.2         1.2     3.6         A
    High Level Input Current             Full  0                              0.8         0                   0.8         k
    Low Level Input Current              Full  -10         4                  +10         -10         4       +10         pF
    Input Resistance                           -10         10                 +10         -10         10      +10
    Input Capacitance                    Full                                                                             V
LOGIC INPUT (SCLK/DFS)2                 Full  8                              12          8                   12          V
    High Level Input Voltage             Full                                                                             A
    Low Level Input Voltage              Full  1.22                           3.6         1.22                3.6         A
    High Level Input Current             Full                                                                             k
    Low Level Input Current              Full  0                              0.6         0                   0.6         pF
    Input Resistance
    Input Capacitance                    Full  -10                            +10         -10                 +10         V
LOGIC INPUTS (SDIO/DCS, SMI SDFS)1      Full                                                                             V
    High Level Input Voltage             Full  40                             132         40                  132         A
    Low Level Input Voltage              Full                                                                             A
    High Level Input Current             Full              26                                         26                  k
    Low Level Input Current              Full                                                                             pF
    Input Resistance                                       2                                          2
    Input Capacitance
                                               1.22                           3.6         1.22                3.6

                                               0                              0.6         0                   0.6

                                               -92                            -135        -92                 -135

                                               -10                            +10         -10                 +10

                                                           26                                         26

                                                           2                                          2

                                               1.22                           3.6         1.22                3.6

                                               0                              0.6         0                   0.6

                                               -10                            +10         -10                 +10

                                               38                             128         38                  128

                                                           26                                         26

                                                           5                                          5

                                                      Rev. A | Page 11 of 88
AD6655

                                               AD6655BCPZ-125                      AD6655BCPZ-150

Parameter                           Temp Min   Typ Max                       Min   Typ Max         Unit

LOGIC INPUTS (SMI SDO/OEB,
   SMI SCLK/PDWN)2

High Level Input Voltage            Full 1.22                          3.6   1.22      3.6         V

Low Level Input Voltage             Full 0                             0.6   0         0.6         V

High Level Input Current            Full -90                           -134  -90       -134        A

Low Level Input Current             Full -10                           +10   -10       +10         A

Input Resistance                    Full       26                                  26              k

Input Capacitance                   Full       5                                   5               pF

DIGITAL OUTPUTS

CMOS Mode--DRVDD = 3.3 V

High Level Output Voltage

IOH = 50 A                          Full 3.29                                3.29                  V

IOH = 0.5 mA                        Full 3.25                                3.25                  V

Low Level Output Voltage

IOL = 1.6 mA                        Full                               0.2             0.2         V

IOL = 50 A                          Full                               0.05            0.05        V

CMOS Mode--DRVDD = 1.8 V

High Level Output Voltage

IOH = 50 A                          Full 1.79                                1.79                  V

IOH = 0.5 mA                        Full 1.75                                1.75                  V

Low Level Output Voltage

IOL = 1.6 mA                        Full                               0.2             0.2         V

IOL = 50 A                          Full                               0.05            0.05        V

LVDS Mode--DRVDD = 1.8 V

Differential Output Voltage (VOD),  Full 250   350                     450   250   350 450         mV

ANSI Mode

Output Offset Voltage (VOS),        Full 1.15  1.25 1.35                     1.15  1.25 1.35       V
   ANSI Mode

Differential Output Voltage (VOD),  Full 150   200                     280   150   200 280         mV

Reduced Swing Mode

Output Offset Voltage (VOS),        Full 1.15  1.25 1.35                     1.15  1.25 1.35       V
   Reduced Swing Mode

1 Pull up.
2 Pull down.

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                                                                                                                                     AD6655

SWITCHING SPECIFICATIONS--AD6655BCPZ-80/AD6655BCPZ-105

Table 7.                                                                          AD6655BCPZ-80                       AD6655BCPZ-105  Unit
                                                                    Temp Min Typ Max                                 Min Typ Max
Parameter                                                                                                                             MHz
CLOCK INPUT PARAMETERS                                              Full                                        625       625
                                                                                                                                      MSPS
   Input Clock Rate                                                 Full 20                                     80   20   105         MSPS
   Conversion Rate1                                                                                                                   ns
                                                                    Full 10                                     80   10   105
      DCS Enabled                                                                                                                     ns
      DCS Disabled                                                  Full 12.5                                        9.5              ns
   CLK Period--Divide-by-1 Mode (tCLK)                                                                                                ns
   CLK Pulse Width High (tCLKH)                                     Full 3.75 6.25 8.75                              2.85 4.75 6.65   ns
      Divide-by-1 Mode, DCS Enabled                                                                                  4.28 4.75 5.23
      Divide-by-1 Mode DCS Disabled                                 Full 5.63 6.25 6.88                              1.6              ns
      Divide-by-2 Mode, DCS Enabled                                                                                  0.8              ns
      Divide-by-3 Through Divide-by-8 Modes, DCS Enabled            Full 1.6                                                          ns
DATA OUTPUT PARAMETERS (DATA, FD)                                                                                                     ns
   CMOS Noninterleaved Mode--DRVDD = 1.8 V                          Full  0.8
      Data Propagation Delay (tPD)2                                                                                                   ns
      DCO Propagation Delay (tDCO)                                  Full  1.6 3.9 6.2                                1.6 3.9 6.2      ns
      Setup Time (tS)                                                                                                4.0 5.4 7.3      ns
      Hold Time (tH)                                                Full 4.0 5.4 7.3                                                  ns
   CMOS Noninterleaved Mode--DRVDD = 3.3 V                                                                                     11.0
      Data Propagation Delay (tPD)2                                 Full                                  14.0                 8.0    ns
      DCO Propagation Delay (tDCO)                                                                                                    ns
      Setup Time (tS)                                               Full                                  11.0       1.9 4.1 6.4      ns
      Hold Time (tH)                                                                                                 4.4 5.8 7.7      ns
   CMOS Interleaved and IQ Mode--DRVDD = 1.8 V                      Full  1.9 4.1 6.4
      Data Propagation Delay (tPD)2                                                                                            11.2   ns
      DCO Propagation Delay (tDCO)                                  Full 4.4 5.8 7.7                                           7.8    ns
      Setup Time (tS)                                                                                                                 ns
      Hold Time (tH)                                                Full                                  14.2       1.6 3.9 6.2      ns
   CMOS Interleaved and IQ Mode--DRVDD = 3.3 V                                                                       3.4 4.8 6.7
      Data Propagation Delay (tPD)2                                 Full                                  10.8                        ns
      DCO Propagation Delay (tDCO)                                                                                             5.65   ns
      Setup Time (tS)                                               Full  1.6 3.9 6.2                                          3.85   Cycles
      Hold Time (tH)                                                                                                                  Cycles
   LVDS Mode--DRVDD = 1.8 V                                         Full 3.4 4.8 6.7                                 1.9 4.1 6.4
      Data Propagation Delay (tPD)2                                                                                  3.8 5.2 7.1      Cycles
      DCO Propagation Delay (tDCO)                                  Full                                  7.15                        ns
   Pipeline Delay (Latency) NCO, FIR, fS/8 Mix Disabled                                                                        5.85   ps rms
   Pipeline Delay (Latency) NCO Enabled, FIR and fS/8 Mix Disabled  Full                                  5.35                 3.65   us
      (Complex Output Mode)                                                                                                           Cycles
   Pipeline Delay (Latency) NCO, FIR, and fS/8 Mix Enabled          Full  1.9 4.1 6.4                                2.5 4.8 7.0
   Aperture Delay (tA)                                                                                               3.7 5.3 7.3
   Aperture Uncertainty (Jitter, tJ)                                Full 3.8 5.2 7.1
   Wake-Up Time3                                                                                                               38
OUT-OF-RANGE RECOVERY TIME                                          Full                                  7.35                 38

                                                                    Full                                  5.15                 109
                                                                                                                               1.0
                                                                    Full  2.5 4.8 7.0                                          0.1
                                                                                                                               350
                                                                    Full 3.7 5.3 7.3                                           2

                                                                    Full                                  38

                                                                    Full                                  38

                                                                    Full                                  109

                                                                    Full                                  1.0

                                                                    Full                                  0.1

                                                                    Full                                  350

                                                                    Full                                  2

1 Conversion rate is the clock rate after the divider.
2 Output propagation delay is measured from CLK 50% transition to DATA 50% transition, with a 5 pF load.
3 Wake-up time is dependent on the value of the decoupling capacitors.

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AD6655

SWITCHING SPECIFICATIONS--AD6655BCPZ-125/AD6655BCPZ-150

Table 8.                                                            Temp   AD6655BCPZ-125                            AD6655BCPZ-150  Unit
                                                                          Min Typ Max                               Min Typ Max
Parameter                                                                                                                            MHz
CLOCK INPUT PARAMETERS                                              Full                                       625        625
                                                                                                                                     MSPS
   Input Clock Rate                                                 Full  20                                   125  20    150        MSPS
   Conversion Rate1                                                                                                                  ns
                                                                    Full  10                                   125  10    150
      DCS Enabled                                                                                                                    ns
      DCS Disabled                                                  Full  8                                         6.66             ns
   CLK Period--Divide-by-1 Mode (tCLK)                                                                                               ns
   CLK Pulse Width High (tCLKH)                                     Full  2.4 4                                5.6  2.0 3.33 4.66    ns
      Divide-by-1 Mode, DCS Enabled                                                                                 3.0 3.33 3.66
      Divide-by-1 Mode, DCS Disabled                                Full  3.6 4                                4.4  1.6              ns
      Divide-by-2 Mode, DCS Enabled                                                                                 0.8              ns
      Divide-by-3 Through Divide-by-8 Modes, DCS Enabled            Full  1.6                                                        ns
DATA OUTPUT PARAMETERS (DATA, FD)                                                                                                    ns
   CMOS Noninterleaved Mode--DRVDD = 1.8 V                          Full  0.8
      Data Propagation Delay (tPD)2                                                                                                  ns
      DCO Propagation Delay (tDCO)                                  Full  1.6 3.9 6.2                               1.6 3.9 6.2      ns
      Setup Time (tS)                                                                                               4.0 5.4 7.3      ns
      Hold Time (tH)                                                Full  4.0 5.4 7.3                                                ns
   CMOS Noninterleaved Mode--DRVDD = 3.3 V                                                                                    8.16
      Data Propagation Delay (tPD)2                                 Full                                  9.5                 5.16   ns
      DCO Propagation Delay (tDCO)                                                                                                   ns
      Setup Time (tS)                                               Full                                  6.5       1.9 4.1 6.4      ns
      Hold Time (tH)                                                                                                4.4 5.8 7.7      ns
   CMOS Interleaved and IQ Mode--DRVDD = 1.8 V                      Full  1.9 4.1 6.4
      Data Propagation Delay (tPD)2                                                                                           8.36   ns
      DCO Propagation Delay (tDCO)                                  Full  4.4 5.8 7.7                                         4.96   ns
      Setup Time (tS)                                                                                                                ns
      Hold Time (tH)                                                Full                                  9.7       1.6 3.9 6.2      ns
   CMOS Interleaved and IQ Mode--DRVDD = 3.3 V                                                                      3.4 4.8 6.7
      Data Propagation Delay (tPD)2                                 Full                                  6.3                        ns
      DCO Propagation Delay (tDCO)                                                                                            4.23   ns
      Setup Time (tS)                                               Full  1.6 3.9 6.2                                         2.43   Cycles
      Hold Time (tH)                                                                                                                 Cycles
   LVDS Mode--DRVDD = 1.8 V                                         Full  3.4 4.8 6.7                               1.9 4.1 6.4
      Data Propagation Delay (tPD)2                                                                                 3.8 5.2 7.1      Cycles
      DCO Propagation Delay (tDCO)                                  Full                                  4.9                        ns
   Pipeline Delay (Latency) NCO, FIR, fS/8 Mix Disabled                                                                       4.43   ps rms
   Pipeline Delay (Latency) NCO Enabled; FIR and fS/8 Mix Disabled  Full                                  3.1                 2.23   us
      (Complex Output Mode)                                                                                                          Cycles
   Pipeline Delay (Latency) NCO, FIR, and fS/8 Mix Enabled          Full  1.9 4.1 6.4                               2.5 4.8 7.0
   Aperture Delay (tA)                                                                                              3.7 5.3 7.3
   Aperture Uncertainty (Jitter, tJ)                                Full  3.8 5.2 7.1
   Wake-Up Time3                                                                                                              38
OUT-OF-RANGE RECOVERY TIME                                          Full                                  5.1                 38

                                                                    Full                                  2.9                 109
                                                                                                                              1.0
                                                                    Full  2.5 4.8 7.0                                         0.1
                                                                                                                              350
                                                                    Full  3.7 5.3 7.3                                         3

                                                                    Full                                  38

                                                                    Full                                  38

                                                                    Full                                  109

                                                                    Full                                  1.0

                                                                    Full                                  0.1

                                                                    Full                                  350

                                                                    Full                                  3

1 Conversion rate is the clock rate after the divider.
2 Output propagation delay is measured from CLK 50% transition to DATA 50% transition, with a 5 pF load.
3 Wake-up time is dependent on the value of the decoupling capacitors.

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TIMING SPECIFICATIONS

Table 9.                                   Conditions                                                              Min Typ Max Unit
Parameter
SYNC TIMING REQUIREMENTS                   SYNC to the rising edge of CLK setup time                                            0.24             ns
                                           SYNC to the rising edge of CLK hold time
   tSSYNC                                                                                                                       0.4              ns
   tHSYNC                                  Setup time between the data and the rising edge of SCLK
SPI TIMING REQUIREMENTS                    Hold time between the data and the rising edge of SCLK                  2                             ns
   tDS                                     Period of the SCLK
   tDH                                     Setup time between CSB and SCLK                                         2                             ns
   tCLK                                    Hold time between CSB and SCLK
   tS                                      Minimum period that SCLK should be in a logic high state                40                            ns
   tH                                      Minimum period that SCLK should be in a logic low state
   tHIGH                                   Time required for the SDIO pin to switch from an input to an output     2                             ns
   tLOW                                    relative to the SCLK falling edge
   tEN_SDIO                                Time required for the SDIO pin to switch from an output to an input     2                             ns
                                           relative to the SCLK rising edge
   tDIS_SDIO                                                                                                       10                            ns
                                           Delay from rising edge of CLK+ to rising edge of SMI SCLK
SPORT TIMING REQUIREMENTS                  Delay from rising edge of SMI SCLK to SMI SDO                           10                            ns
   tCSSCLK                                 Delay from rising edge of SMI SCLK to SMI SDFS
   tSSLKSDO                                                                                                        10                            ns
   tSSCLKSDFS
                                                                                                                   10                            ns

                                                                                                                   3.2 4.5            6.2 ns
                                                                                                                   -0.4 0             +0.4 ns
                                                                                                                   -0.4 0             +0.4 ns

Timing Diagrams               tPD                                                                   tDCO               CHANNEL A/B
                                                                                                                         DATA BITS
                        CLK+                               CHANNEL A/B                          CHANNEL A/B
                                                             DATA BITS                            DATA BITS
              DECIMATED
              CMOS DATA

DECIMATED                     CHANNEL A/B  CHANNEL A/B  CHANNEL A/B      CHANNEL A/B                  CHANNEL A/B  CHANNEL A/B
    FD DATA                       FD BITS      FD BITS      FD BITS          FD BITS                      FD BITS      FD BITS

DECIMATED                                  tS                                                                                         06709-109
DCOA/DCOB                                                            tH

             Figure 2. Decimated Noninterleaved CMOS Mode Data and Fast Detect Output Timing (Fast Detect Mode Select Bits = 000)

CLK+                                                                                            tDCO
                               tPD

DECIMATED                                  CHANNEL A/B                                          CHANNEL A/B        CHANNEL A/B
CMOS DATA                                    DATA BITS                                            DATA BITS          DATA BITS

DECIMATED                                          CHANNEL A/B                                  CHANNEL A/B        CHANNEL A/B
    FD DATA                                            FD BITS                                      FD BITS            FD BITS

                                           tS

DECIMATED                                                       tH                                                                    06709-012
DCOA/DCOB

Figure 3. Decimated Noninterleaved CMOS Mode Data and Fast Detect Output Timing (Fast Detect Mode Select Bits = 001 Through Fast Detect Mode Select Bits = 100)

                                                                        Rev. A | Page 15 of 88
AD6655

             CLK+                  tPD  CHANNEL B:         CHANNEL A:       CHANNEL B:            tDCO                   CHANNEL B:
                                             DATA               DATA             DATA                                         DATA
   DECIMATED        CHANNEL A:                                                                    CHANNEL A:
INTERLEAVED              DATA                                                                          DATA

   CMOS DATA        CHANNEL A:          CHANNEL B:         CHANNEL A:       CHANNEL B:            CHANNEL A:             CHANNEL B:
                       FD BITS             FD BITS            FD BITS          FD BITS               FD BITS                FD BITS
   DECIMATED
INTERLEAVED                                                tS                                                                                     06709-013

        FD DATA                                                         tH

   DECIMATED
              DCO

                                        Figure 4. Decimated Interleaved CMOS Mode Data and Fast Detect Output Timing

             CLK+               tPD                                                  tDCO

   DECIMATED        CHANNEL A/B:        CHANNEL A/B:       CHANNEL A/B:             CHANNEL A/B:  CHANNEL A/B:           CHANNEL A/B:
        CMOS IQ          Q DATA              I DATA             Q DATA                   I DATA        Q DATA                 I DATA

OUTPUT DATA         CHANNEL A/B:        CHANNEL A/B:       CHANNEL A/B:             CHANNEL A/B:  CHANNEL A/B:           CHANNEL A/B:
                         FD BITS             FD BITS            FD BITS                  FD BITS       FD BITS                FD BITS
       CMOS FD
             DATA                        tS                                                                                                                  06709-014

   DECIMATED                                           tH
  DCOA/DCOB

                                        Figure 5. Decimated IQ Mode CMOS Data and Fast Detect Output Timing

              CLK  tPD                                    CHANNEL B:       CHANNEL A:            CHANNEL B:             CHANNEL A:
                                                                DATA             DATA                  DATA                   DATA
              CLK+             CHANNEL A:
                                     DATA                  CHANNEL B:       CHANNEL A:            CHANNEL B:             CHANNEL A:
              LVDS                                                FD               FD                    FD                     FD
              DATA             CHANNEL A:                                              tDCO
                                       FD
              LVDS
        FAST DET                                                                                                                       06709-015

              DCO

              DCO+

                                        Figure 6. Decimated Interleaved LVDS Mode Data and Fast Detect Output Timing

                                        CLK+               tSSYNC           tHSYNC
                                        SYNC
                                                                                                              06709-016

                                                           Figure 7. SYNC Timing Inputs

                                                                   Rev. A | Page 16 of 88
      CLK+  tCSSCLK              tSSCLKSDFS                                                      AD6655
      CLK           tSSCLKSDFS
SMI SCLK                                                                                  DATA
SMI SDFS                                                                            DATA  06709-017
SMI SDO
            Figure 8. Signal Monitor SPORT Output Timing

                                 Rev. A | Page 17 of 88
AD6655

ABSOLUTE MAXIMUM RATINGS

Table 10.                            Rating                         THERMAL CHARACTERISTICS
Parameter
                                     -0.3 V to +2.0 V               The exposed paddle must be soldered to the ground plane for
ELECTRICAL                           -0.3 V to +3.9 V               the LFCSP package. Soldering the exposed paddle to the
   AVDD, DVDD to AGND                -0.3 V to +0.3 V               customer board increases the reliability of the solder joints,
   DRVDD to DRGND                    -0.3 V to AVDD + 0.2 V         maximizing the thermal capability of the package.
   AGND to DRGND                     -0.3 V to +3.9 V
   VIN+A/VIN+B, VIN-A/VIN-B to AGND  -0.3 V to +3.9 V               Table 11. Thermal Resistance
   CLK+, CLK- to AGND                -0.3 V to AVDD + 0.2 V
   SYNC to AGND                      -0.3 V to AVDD + 0.2 V         Package      Airflow          JA1, 2  JC1, 3  JB1, 4              Unit
   VREF to AGND                      -0.3 V to AVDD + 0.2 V         Type         Velocity                 0.6     6.0                 C/W
   SENSE to AGND                     -0.3 V to AVDD + 0.2 V                      (m/s)                                                C/W
   CML to AGND                       -0.3 V to +3.9 V                                                                                 C/W
   RBIAS to AGND                     -0.3 V to +3.9 V               64-Lead LFCSP 0               18.8
   CSB to AGND                       -0.3 V to DRVDD + 0.3 V
   SCLK/DFS to DRGND                 -0.3 V to DRVDD + 0.3 V        9 mm 9 mm 1.0               16.5
   SDIO/DCS to DRGND                 -0.3 V to DRVDD + 0.3 V        (CP-64-3)
   SMI SDO/OEB to DRGND              -0.3 V to DRVDD + 0.3 V                     2.0              15.8
   SMI SCLK/PDWN to DRGND            -0.3 V to DRVDD + 0.3 V
   SMI SDFS to DRGND                                                1 Per JEDEC 51-7, plus JEDEC 25-5 2S2P test board.
   D0A/D0B through D13A/D13B         -0.3 V to DRVDD + 0.3 V        2 Per JEDEC JESD51-2 (still air) or JEDEC JESD51-6 (moving air).
      to DRGND                                                      3 Per MIL-Std 883, Method 1012.1.
   FD0A/FD0B through FD3A/FD3B to    -0.3 V to DRVDD + 0.3 V        4 Per JEDEC JESD51-8 (still air).
      DRGND
   DCOA/DCOB to DRGND                -40C to +85C                 Typical JA is specified for a 4-layer PCB with solid ground
                                                                    plane. As shown, airflow increases heat dissipation, which
ENVIRONMENTAL                        150C                          reduces JA. In addition, metal in direct contact with the
   Operating Temperature Range                                      package leads from metal traces, through holes, ground, and
      (Ambient)                      -65C to +125C                power planes, reduces the JA.
   Maximum Junction Temperature
      Under Bias                                                    ESD CAUTION
   Storage Temperature Range
      (Ambient)

Stresses above those listed under Absolute Maximum Ratings
may cause permanent damage to the device. This is a stress
rating only; functional operation of the device at these or any
other conditions above those indicated in the operational
section of this specification is not implied. Exposure to absolute
maximum rating conditions for extended periods may affect
device reliability.

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PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS

                                            64 DRGND
                                               63 D5B
                                                   62 D4B
                                                      61 D3B
                                                          60 D2B
                                                             59 D1B
                                                                 58 D0B (LSB)
                                                                     57 DVDD
                                                                        56 FD3B
                                                                            55 FD2B
                                                                               54 FD1B
                                                                                   53 FD0B
                                                                                      52 SYNC
                                                                                          51 CSB
                                                                                              50 CLK
                                                                                                 49 CLK+

                               DRVDD 1      PIN 1                                                         48 SCLK/DFS
                                    D6B 2   INDICATOR                                                     47 SDIO/DCS
                                    D7B 3                                                                 46 AVDD
                                    D8B 4              EXPOSED PADDLE, PIN 0                              45 AVDD
                                    D9B 5              (BOTTOM OF PACKAGE)                                44 VIN+B
                                                                                                          43 VINB
                                  D10B 6                  AD6655                                          42 RBIAS
                                  D11B 7                                                                  41 CML
                                  D12B 8                 PARALLEL CMOS                                    40 SENSE
                         D13B (MSB) 9                          TOP VIEW                                   39 VREF
                                 DCOB 10                                                                  38 VINA
                                 DCOA 11                    (Not to Scale)                                37 VIN+A
                           D0A (LSB) 12                                                                   36 AVDD
                                                                                                          35 SMI SDFS
                                    D1A 13                                                                34 SMI SCLK/PDWN
                                    D2A 14                                                                33 SMI SDO/OEB
                                    D3A 15
                                    D4A 16

                                            D5A 17
                                               D6A 18
                                                   D7A 19
                                                      DRGND 20
                                                          DRVDD 21
                                                             D8A 22
                                                                 D9A 23
                                                                     DVDD 24
                                                                        D10A 25
                                                                            D11A 26
                                                                               D12A 27
                                                                                   D13A (MSB) 28
                                                                                      FD0A 29
                                                                                          FD1A 30
                                                                                              FD2A 31
                                                                                                 FD3A 32

                                                                                                                                                                                                 06709-002
                         NOTES
                         1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE

                            ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO
                            GROUND FOR PROPER OPERATION.

                                        Figure 9. LFCSP Parallel CMOS Pin Configuration (Top View)

Table 12. Pin Function Descriptions (Parallel CMOS Mode)

Pin No. Mnemonic         Type               Description

ADC Power Supplies

20, 64      DRGND        Ground             Digital Output Ground.

1, 21       DRVDD        Supply             Digital Output Driver Supply (1.8 V to 3.3 V).

24, 57      DVDD         Supply             Digital Power Supply (1.8 V Nominal).

36, 45, 46 AVDD          Supply             Analog Power Supply (1.8 V Nominal).

0           AGND,        Ground             Analog Ground. The exposed thermal pad on the bottom of the package provides the

            Exposed Pad                     analog ground for the part. This pad must be connected to ground for proper operation.

ADC Analog

37          VIN+A        Input              Differential Analog Input Pin (+) for Channel A.

38          VIN-A        Input              Differential Analog Input Pin (-) for Channel A.

44          VIN+B        Input              Differential Analog Input Pin (+) for Channel B.

43          VIN-B        Input              Differential Analog Input Pin (-) for Channel B.

39          VREF         Input/Output Voltage Reference Input/Output.

40          SENSE        Input              Voltage Reference Mode Select. (See Table 15 for details.)

42          RBIAS        Input/Output External Reference Bias Resistor.

41          CML          Output             Common-Mode Level Bias Output for Analog Inputs.

49          CLK+         Input              ADC Clock Input--True.

50          CLK-         Input              ADC Clock Input--Complement.

ADC Fast Detect Outputs

29          FD0A         Output             Channel A Fast Detect Indicator. (See Table 21 for details.)

30          FD1A         Output             Channel A Fast Detect Indicator. (See Table 21 for details.)

31          FD2A         Output             Channel A Fast Detect Indicator. (See Table 21 for details.)

32          FD3A         Output             Channel A Fast Detect Indicator. (See Table 21 for details.)

53          FD0B         Output             Channel B Fast Detect Indicator. (See Table 21 for details.)

54          FD1B         Output             Channel B Fast Detect Indicator. (See Table 21 for details.)

55          FD2B         Output             Channel B Fast Detect Indicator. (See Table 21 for details.)

56          FD3B         Output             Channel B Fast Detect Indicator. (See Table 21 for details.)

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AD6655

Pin No. Mnemonic              Type          Description

Digital Input                 Input         Digital Synchronization Pin. Slave mode only.

52             SYNC           Output        Channel A CMOS Output Data.
                              Output        Channel A CMOS Output Data.
Digital Outputs               Output        Channel A CMOS Output Data.
                              Output        Channel A CMOS Output Data.
12             D0A (LSB)      Output        Channel A CMOS Output Data.
                              Output        Channel A CMOS Output Data.
13             D1A            Output        Channel A CMOS Output Data.
                              Output        Channel A CMOS Output Data.
14             D2A            Output        Channel A CMOS Output Data.
                              Output        Channel A CMOS Output Data.
15             D3A            Output        Channel A CMOS Output Data.
                              Output        Channel A CMOS Output Data.
16             D4A            Output        Channel A CMOS Output Data.
                              Output        Channel A CMOS Output Data.
17             D5A            Output        Channel B CMOS Output Data.
                              Output        Channel B CMOS Output Data.
18             D6A            Output        Channel B CMOS Output Data.
                              Output        Channel B CMOS Output Data.
19             D7A            Output        Channel B CMOS Output Data.
                              Output        Channel B CMOS Output Data.
22             D8A            Output        Channel B CMOS Output Data.
                              Output        Channel B CMOS Output Data.
23             D9A            Output        Channel B CMOS Output Data.
                              Output        Channel B CMOS Output Data.
25             D10A           Output        Channel B CMOS Output Data.
                              Output        Channel B CMOS Output Data.
26             D11A           Output        Channel B CMOS Output Data.
                              Output        Channel B CMOS Output Data.
27             D12A           Output        Channel A Data Clock Output.
                              Output        Channel B Data Clock Output.
28             D13A (MSB)
                              Input         SPI Serial Clock/Data Format Select Pin in External Pin Mode.
58             D0B (LSB)      Input/Output  SPI Serial Data I/O/Duty Cycle Stabilizer Pin in External Pin Mode.
                              Input         SPI Chip Select. Active low.
59             D1B
                              Input/Output  Signal Monitor Serial Data Output/Output Enable Input (Active Low) in External Pin Mode.
60             D2B            Output        Signal Monitor Serial Data Frame Sync.
                              Input/Output  Signal Monitor Serial Clock Output/Power-Down Input (Active High) in External Pin Mode.
61             D3B

62             D4B

63             D5B

2              D6B

3              D7B

4              D8B

5              D9B

6              D10B

7              D11B

8              D12B

9              D13B (MSB)

11             DCOA

10             DCOB

SPI Control

48             SCLK/DFS

47             SDIO/DCS

51             CSB

Signal Monitor Port

33             SMI SDO/OEB

35             SMI SDFS

34             SMI SCLK/PDWN

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                                      64 DRGND
                                         63 D0+ (LSB)
                                             62 D0 (LSB)
                                                61 FD3+
                                                    60 FD3
                                                       59 FD2+
                                                           58 FD2
                                                               57 DVDD
                                                                  56 FD1+
                                                                      55 FD1
                                                                         54 FD0+
                                                                             53 FD0
                                                                                 52 SYNC
                                                                                    51 CSB
                                                                                        50 CLK
                                                                                           49 CLK+

                         DRVDD 1      PIN 1                                                         48 SCLK/DFS
                              D1 2   INDICATOR                                                     47 SDIO/DCS
                              D1+ 3                                                                 46 AVDD
                              D2 4              EXPOSED PADDLE, PIN 0                              45 AVDD
                              D2+ 5              (BOTTOM OF PACKAGE)                                44 VIN+B
                              D3 6                                                                 43 VINB
                              D3+ 7                 AD6655                                          42 RBIAS
                              D4 8                                                                 41 CML
                              D4+ 9                 PARALLEL LVDS                                   40 SENSE
                                                         TOP VIEW                                   39 VREF
                           DCO 10                                                                  38 VINA
                           DCO+ 11                    (Not to Scale)                                37 VIN+A
                                                                                                    36 AVDD
                              D5 12                                                                35 SMI SDFS
                              D5+ 13                                                                34 SMI SCLK/PDWN
                              D6 14                                                                33 SMI SDO/OEB
                              D6+ 15
                              D7 16

                                      D7+ 17
                                         D8 18
                                             D8+ 19
                                                DRGND 20
                                                    DRVDD 21
                                                       D9 22
                                                           D9+ 23
                                                               DVDD 24
                                                                  D10 25
                                                                      D10+ 26
                                                                         D11 27
                                                                             D11+ 28
                                                                                 D12 29
                                                                                    D12+ 30
                                                                                        D13 (MSB) 31
                                                                                           D13+ (MSB) 32

                                                                                                                                                                                                   06709-003
                         NOTES
                         1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE

                            ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO
                            GROUND FOR PROPER OPERATION.

                               Figure 10. LFCSP Interleaved Parallel LVDS Pin Configuration (Top View)

Table 13. Pin Function Descriptions (Interleaved Parallel LVDS Mode)

Pin No. Mnemonic         Type         Description

ADC Power Supplies

20, 64      DRGND        Ground       Digital Output Ground.

1, 21       DRVDD        Supply       Digital Output Driver Supply (1.8 V to 3.3 V).

24, 57      DVDD         Supply       Digital Power Supply (1.8 V Nominal.)

36, 45, 46 AVDD          Supply       Analog Power Supply (1.8 V Nominal.)

0           AGND,        Ground       Analog Ground. The exposed thermal pad on the bottom of the package provides the analog

            Exposed Pad               ground for the part. This exposed pad must be connected to ground for proper operation.

ADC Analog

37          VIN+A        Input        Differential Analog Input Pin (+) for Channel A.

38          VIN-A        Input        Differential Analog Input Pin (-) for Channel A.

44          VIN+B        Input        Differential Analog Input Pin (+) for Channel B.

43          VIN-B        Input        Differential Analog Input Pin (-) for Channel B.

39          VREF         Input/Output Voltage Reference Input/Output.

40          SENSE        Input        Voltage Reference Mode Select. See Table 15 for details.

42          RBIAS        Input/Output External Reference Bias Resistor.

41          CML          Output       Common-Mode Level Bias Output for Analog Inputs.

49          CLK+         Input        ADC Clock Input--True.

50          CLK-         Input        ADC Clock Input--Complement.

ADC Fast Detect Outputs

54          FD0+         Output       Channel A/Channel B LVDS Fast Detect Indicator 0--True. See Table 21 for details.

53          FD0-         Output       Channel A/Channel B LVDS Fast Detect Indicator 0--Complement. See Table 21 for details.

56          FD1+         Output       Channel A/Channel B LVDS Fast Detect Indicator 1--True. See Table 21 for details.

55          FD1-         Output       Channel A/Channel B LVDS Fast Detect Indicator 1--Complement. See Table 21 for details.

59          FD2+         Output       Channel A/Channel B LVDS Fast Detect Indicator 2--True See Table 21 for details.

58          FD2-         Output       Channel A/Channel B LVDS Fast Detect Indicator 2--Complement. See Table 21 for details.

61          FD3+         Output       Channel A/Channel B LVDS Fast Detect Indicator 3--True. See Table 21 for details.

60          FD3-         Output       Channel A/Channel B LVDS Fast Detect Indicator 3--Complement. See Table 21 for details.

                                                   Rev. A | Page 21 of 88
AD6655

Pin No. Mnemonic            Type          Description

Digital Input               Input         Digital Synchronization Pin. Slave mode only.

52           SYNC           Output        Channel A/Channel B LVDS Output Data 0--True.
                            Output        Channel A/Channel B LVDS Output Data 0--Complement.
Digital Outputs             Output        Channel A/Channel B LVDS Output Data 1--True.
                            Output        Channel A/Channel B LVDS Output Data 1--Complement.
63           D0+ (LSB)      Output        Channel A/Channel B LVDS Output Data 2--True.
                            Output        Channel A/Channel B LVDS Output Data 2--Complement.
62           D0- (LSB)      Output        Channel A/Channel B LVDS Output Data 3--True.
                            Output        Channel A/Channel B LVDS Output Data 3--Complement.
3            D1+            Output        Channel A/Channel B LVDS Output Data 4--True.
                            Output        Channel A/Channel B LVDS Output Data 4--Complement.
2            D1-            Output        Channel A/Channel B LVDS Output Data 5--True.
                            Output        Channel A/Channel B LVDS Output Data 5--Complement.
5            D2+            Output        Channel A/Channel B LVDS Output Data 6--True.
                            Output        Channel A/Channel B LVDS Output Data 6--Complement.
4            D2-            Output        Channel A/Channel B LVDS Output Data 7--True.
                            Output        Channel A/Channel B LVDS Output Data 7--Complement.
7            D3+            Output        Channel A/Channel B LVDS Output Data 8--True.
                            Output        Channel A/Channel B LVDS Output Data 8--Complement.
6            D3-            Output        Channel A/Channel B LVDS Output Data 9--True.
                            Output        Channel A/Channel B LVDS Output Data 9--Complement.
9            D4+            Output        Channel A/Channel B LVDS Output Data 10--True.
                            Output        Channel A/Channel B LVDS Output Data 10--Complement.
8            D4-            Output        Channel A/Channel B LVDS Output Data 11--True.
                            Output        Channel A/Channel B LVDS Output Data 11--Complement.
13           D5+            Output        Channel A/Channel B LVDS Output Data 12--True.
                            Output        Channel A/Channel B LVDS Output Data 12--Complement.
12           D5-            Output        Channel A/Channel B LVDS Output Data 13--True.
                            Output        Channel A/Channel B LVDS Output Data 13--Complement.
15           D6+            Output        Channel A/Channel B LVDS Data Clock Output--True.
                            Output        Channel A/Channel B LVDS Data Clock Output--Complement.
14           D6-
                            Input         SPI Serial Clock/Data Format Select Pin in External Pin Mode.
17           D7+            Input/Output  SPI Serial Data I/O/Duty Cycle Stabilizer in External Pin Mode.
                            Input         SPI Chip Select (Active Low).
16           D7-
                            Input/Output  Signal Monitor Serial Data Output/Output Enable Input (Active Low) in External Pin Mode.
19           D8+            Output        Signal Monitor Serial Data Frame Sync.
                            Input/Output  Signal Monitor Serial Clock Output/Power-Down Input (Active High) in External Pin Mode.
18           D8-

23           D9+

22           D9-

26           D10+

25           D10-

28           D11+

27           D11-

30           D12+

29           D12-

32           D13+ (MSB)

31           D13- (MSB)

11           DCO+

10           DCO-

SPI Control

48           SCLK/DFS

47           SDIO/DCS

51           CSB

Signal Monitor Port

33           SMI SDO/OEB

35           SMI SDFS

34           SMI SCLK/PDWN

                                          Rev. A | Page 22 of 88
                                                                                                                                                                                                   AD6655

EQUIVALENT CIRCUITS                                                                                                   SCLK/DFS        1k
                                                                                                                                26k
                                    VIN

                                                       06709-004                                                                                                                        06709-008

      Figure 11. Equivalent Analog Input Circuit                                                                      Figure 15. Equivalent SCLK/DFS Input Circuit

                               AVDD                                                                                                                      1k
                                                                                                                        SENSE
                     1.2V

                10k        10k

CLK+                                                                         CLK

                                                                                   06709-005                                                                                 06709-009

      Figure 12. Equivalent Clock lnput Circuit                                                                       Figure 16. Equivalent SENSE Circuit

                           DRVDD

                                                                                                                      CSB       AVDD
                                                                                                                                     26k 1k

                             DRGND          06709-006                                                                                                                        06709-010

      Figure 13. Equivalent Digital Output Circuit                                                                    Figure 17. Equivalent CSB Input Circuit

                DRVDD                                                                                                                                         AVDD
                            DRVDD                                                                                        VREF
                                   26k
                                        1k                                                                                                               6k

      SDIO/DCS                                                                                                          Figure 18. Equivalent VREF Circuit

                                                                  06709-007                                                                                       06709-011

           Figure 14. Equivalent SDIO/DCS Circuit or SMI SDFS Circuit

.

                                                                                              Rev. A | Page 23 of 88
AD6655

TYPICAL PERFORMANCE CHARACTERISTICS

AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 1.8 V, sample rate = 150 MSPS, DCS enabled, 1.0 V internal reference, 2 V p-p differential
input, VIN = -1.0 dBFS, 64k sample, TA = 25C, NCO enabled, FIR filter enabled, unless otherwise noted. In the FFT plots that follow,
the location of the second and third harmonics is noted when they fall in the pass band of the filter.

                  0                                                                                                                          0
                                                                        150MSPS                                                                  150MSPS

                                                            2.4MHz @ 1dBFS                                                                            140.1MHz @ 1dBFS

                  20                                       SNR = 74.7dBc (75.7dBFS)                                                         20 SNR = 73.7dBc (74.7dBFS)

                                                            SFDR = 86.5dBc                                                                             SFDR = 82.8dBc

                                                            fNCO = 18.75MHz                                                                            fNCO = 126MHz

AMPLITUDE (dBFS)  40                                                                    06709-018                                           40

                  60                                                                                                      AMPLITUDE (dBFS)  60
                                 SECOND HARMONIC                                                                                                         THIRD HARMONIC SECOND HARMONIC

                                        THIRD HARMONIC                                                                                       80
                  80

                  100                                                                                                                       100

                  120                                                                                                                       120

                  140      5  10  15                   20  25                   30  35                                                      140      5  10              15  20  25          30  35      06709-021
                         0                                                                                                                          0

                                   FREQUENCY (MHz)                                                                                                                        FREQUENCY (MHz)

Figure 19. AD6655-150 Single-Tone FFT with fIN = 2.4 MHz, fNCO = 18.75 MHz                                                                   Figure 22. AD6655-150 Single-Tone FFT with fIN = 140.1 MHz,
                                                                                                                                                                        fNCO = 126 MHz

AMPLITUDE (dBFS)     0                                                                   06709-019                                              0
                          150MSPS                                                                                                                    150MSPS
                                                                                                                           AMPLITUDE (dBFS)
                          30.3MHz @ 1dBFS                                                                                                           220.1MHz @ 1dBFS

                  20 SNR = 74.8dBc (75.8dBFS)                                                                                               20 SNR = 71.8dBc (72.8dBFS)
                          SFDR = 100dBc                                                                                                              SFDR = 81.4dBc
                        fNCO = 24MHz                                                                                                               fNCO = 205MHz

                  40                                                                                                                        40

                  60                                                                                                                        60

                                                                                                                                                                              THIRD HARMONIC

                  80                                                                                                                        80

                  100                                                                                                                       100

                  120                                                                                                                       120

                  140      5  10  15                   20  25                   30  35                                                      140      5  10              15  20  25          30  35      06709-022
                         0                                                                                                                          0

                                   FREQUENCY (MHz)                                                                                                                        FREQUENCY (MHz)

Figure 20. AD6655-150 Single-Tone FFT with fIN = 30.3 MHz, fNCO = 24 MHz                                                                     Figure 23. AD6655-150 Single-Tone FFT with fIN = 220.1 MHz,
                                                                                                                                                                        fNCO = 205 MHz

AMPLITUDE (dBFS)     0                                                                   06709-020                                              0
                          150MSPS                                                                                                                    150MSPS
                                                                                                                           AMPLITUDE (dBFS)
                          140.1MHz @ 1dBFS                                                                                                          332.1MHz @ 1dBFS

                  20 SNR = 74.3dBc (75.3dBFS)                                                                                               20 SNR = 71.7dBc (72.7dBFS)
                          SFDR = 83.3dBc                                                                                                             SFDR = 95.0dBc
                        fNCO = 56MHz                                                                                                               fNCO = 321.5MHz

                  40                                                                                                                        40

                  60                                                                                                                        60

                                                THIRD HARMONIC

                  80                                                                                                                        80

                  100                                                                                                                       100

                  120                                                                                                                       120

                  140      5  10  15                   20  25                   30  35                                                      140      5  10              15  20  25          30  35      06709-023
                         0                                                                                                                          0

                                   FREQUENCY (MHz)                                                                                                                        FREQUENCY (MHz)

Figure 21. AD6655-150 Single-Tone FFT with fIN = 70.1 MHz, fNCO = 56 MHz                                                                     Figure 24. AD6655-150 Single-Tone FFT with fIN = 332.1 MHz,
                                                                                                                                                                       fNCO = 321.5 MHz

                                                                                         Rev. A | Page 24 of 88
                                                                                                                                                                                                                                         AD6655

                     0                                                                                                                                          0
                          150MSPS                                                                                                                                                                                     125MSPS
                          445.1MHz @ 1dBFS
                                                                                                                                                                                     70.3MHz @ 1dBFS
                  20 SNR = 67.4dBc (65.4dBFS)
                          SFDR = 74.1dBc                                                                                                                        20                  SNR = 74.6dBc (75.6dBFS)
                        fNCO = 429MHz
                                                                                                                                                                                     SFDR = 86.1dBc
                  40
                                                                                                                                                                                     fNCO = 78MHz
                                                                          SECOND HARMONIC
AMPLITUDE (dBFS)  60                                                                                       06709-024                                           40

                                                            THIRD HARMONIC                                                                    AMPLITUDE (dBFS)  60
                                                                                                                                                                                                                         THIRD HARMONIC
                  80
                                                                                                                                                                80

                  100                                                                                                                                          100

                  120                                                                                                                                          120

                  140      5     10      15               20  25                30        35                                                                   140      5  10  15  20                                        25        30      06709-027
                         0                                                                                                                                             0

                                          FREQUENCY (MHz)                                                                                                                        FREQUENCY (MHz)

Figure 25. AD6655-150 Single-Tone FFT with fIN = 445.1 MHz, fNCO = 429 MHz                                  Figure 28. AD6655-125 Single-Tone FFT with fIN = 70.3 MHz, fNCO = 78 MHz

                  0                                                                                                                                             0
                                                                        125MSPS                                                                                                                                       125MSPS

                                                               2.4MHz @ 1dBFS                                                                                                       140.1MHz @ 1dBFS

                  20                                          SNR = 74.5dBc (75.5dBFS)                                                                         20                  SNR = 74.1dBc (75.1dBFS)

                                                               SFDR = 87.8dBc                                                                                                        SFDR = 90.3dBc

                                                                   fNCO = 15.75MHz                                                                                                   fNCO = 142MHz
                  40
AMPLITUDE (dBFS)                                                                                            06709-025                                           40

                  60                                                                                                                         AMPLITUDE (dBFS)  60
                                  SECOND HARMONIC
                                                                                                                                                                                                                                 THIRD HARMONIC
                                           THIRD HARMONIC                                                                                                       80
                  80

                  100                                                                                                                                          100

                  120                                                                                                                                          120

                  140         5      10        15             20                25        30                                                                   140      5  10  15  20                                        25        30      06709-028
                         0                                                                                                                                             0

                                          FREQUENCY (MHz)                                                                                                                        FREQUENCY (MHz)

Figure 26. AD6655-125 Single-Tone FFT with fIN =2.4 MHz, fNCO = 15.75 MHz                                   Figure 29. AD6655-125 Single-Tone FFT with fIN = 140.1 MHz, fNCO = 142 MHz

                     0                                                                                                                                          0
                          125MSPS                                                                                                                                                                                     125MSPS

                          30.3MHz @ 1dBFS                                                                                                                                           220.1MHz @ 1dBFS

                  20 SNR = 74.7dBc (75.7dBFS)                                                                                                                  20                  SNR = 73.4dBc (74.4dBFS)
                          SFDR = 89.6dBc
                        fNCO = 21MHz                                                                                                                                                 SFDR = 90.2dBc

AMPLITUDE (dBFS)  40                                                                                       06709-026                                                                                            fNCO = 231MHz
                                                                                                                                                                40
                                                                                                                                              AMPLITUDE (dBFS)
                  60                                                                                                                                           60

                                                                                                     THIRD                                                      80
                                                                                                 HARMONIC
                  80

                  100                                                                                                                                          100

                  120                                                                                                                                          120

                  140         5      10        15             20                25        30                                                                   140      5  10  15  20                                        25        30      06709-029
                         0                                                                                                                                             0

                                          FREQUENCY (MHz)                                                                                                                        FREQUENCY (MHz)

Figure 27. AD6655-125 Single-Tone FFT with fIN = 30.3 MHz, fNCO = 21 MHz                                    Figure 30. AD6655-125 Single-Tone FFT with fIN = 220.1 MHz, fNCO = 231 MHz

                                                                                                            Rev. A | Page 25 of 88
AD6655

                         120                                                                                                                          95

                         100                              SFDR (dBFS)                                                                                 90
                                                                                                                                                                         SFDR = +85C
SNR/SFDR (dBc AND dBFS)       SNR (dBFS)                                                                                                                                                                 SFDR = +25C
                                                                                                                                                      85

                         80                                                                 06709-030

                                                                                                                            SNR/SFDR (dBc)            80    SFDR = 40C

                         60

                                                                                                                                                      75

                         40                                             85dB                                                                          70                               SNR = +25C
                                        SFDR (dBc)                      REFERENCE LINE                                                                                                 SNR = +85C

                         20                                                                                                                                                            SNR = 40C
                                                             SNR (dBc)
                                                                                                                                                      65

               0                                                                                                                                      60                                                                         06709-033
                90 80 70 60 50 40 30 20 10 0                                                                                                     0 50 100 150 200 250 300 350 400 450
                                                                                                                                                                                     INPUT FREQUENCY (MHz)
                                             INPUT AMPLITUDE (dBFS)
                                                                                                                                          Figure 34. AD6655-125 Single-Tone SNR/SFDR vs. Input Frequency (fIN) and
Figure 31. AD6655-150 Single-Tone SNR/SFDR vs. Input Amplitude (AIN) with                                                                                         Temperature with DRVDD = 3.3 V
                           fIN = 2.4 MHz, fNCO = 18.75 MHz

                         120                                                                                                                 1.5                                                                      0.5
                                                        SFDR (dBFS)
                                                                                                                                             2.0                                                                      0.4
                         100

SNR/SFDR (dBc AND dBFS)                             SNR (dBFS)                              06709-031                                                                                                                            OFFSET ERROR (%FSR)
                         80
                                                                                                                          GAIN ERROR (%FSR)
                                                                                                                                             2.5                                                                      0.3

              60                                                                                                                                                                       OFFSET

                                   SFDR (dBc)                                                                                                3.0                                                                      0.2

              40                                                                                                                                                                               GAIN
                                                                              85dB
                                                                              REFERENCE LINE                                                 3.5                                                                      0.1

              20                                                                                                                             4.0                                                                             0             06709-034
                                                  SNR (dBc)                                                                                                                                                            80
                                                                                                                                                      40   20                0       20            40       60
               0
                90 80 70 60 50 40 30 20 10 0                                                                                                                             TEMPERATURE (C)

                                             INPUT AMPLITUDE (dBFS)                                                                                   Figure 35. AD6655-150 Gain and Offset vs. Temperature

Figure 32. AD6655-150 Single-Tone SNR/SFDR vs. Input Amplitude (AIN) with                                                                             0
                        fIN = 98.12 MHz, fNCO = 100.49 MHz

             95

                         90                                             SFDR = +25C        06709-032                                                 20
                                            SFDR = +85C                                                                                                                           SFDR (dBc)
                                                                                                                            SFDR/IMD3 (dBc AND dBFS)
                         85                                                                                                                           40
                                                                                                                                                                 IMD3 (dBc)
SNR/SFDR (dBc)           80   SFDR = 40C
                                                                                                                                                      60

                         75

                         70                               SNR = +25C                                                                                  80
                                                          SNR = +85C
                                                                                                                                                                  SFDR (dBFS)       IMD3 (dBFS)
                                                          SNR = 40C                                                                                 100

                         65

            60                                                                                                                                        120                                                                       06709-035
                0 50 100 150 200 250 300 350 400 450
                                           INPUT FREQUENCY (MHz)                                                                                      90   78                66     54       42     30      18  6

Figure 33. AD6655-125 Single-Tone SNR/SFDR vs. Input Frequency (fIN) and                                                                                                       INPUT AMPLITUDE (dBFS)
                        Temperature with DRVDD = 1.8 V
                                                                                              Figure 36. AD6655-150 Two-Tone SFDR/IMD3 vs. Input Amplitude (AIN) with
                                                                                                     fIN1 = 29.12 MHz, fIN2 = 32.12 MHz, fS = 150 MSPS, fNCO = 22 MHz

                                                                                            Rev. A | Page 26 of 88
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                          0                                                                                                                           0
                                                                                                                                                                                                          150MSPS

                                                                                                                                                                                           169.12MHz @ 7dBFS

                          20                                                                                                                         20                                  172.12MHz @ 7dBFS
                                                       SFDR (dBc)
                                                                                                                                                                                           SFDR = 85.5dBc (92.5dBFS)
                          40
SFDR/IMD3 (dBc AND dBFS)             IMD3 (dBc)                                                                                                                                            fNCO = 177MHz

                          60                                                                      06709-036                                          40

                                                                                                                                    AMPLITUDE (dBFS)  60

                                                                                                                                                      80

                           80                                                                                                                        100

                                      SFDR (dBFS)       IMD3 (dBFS)
                          100
                                                                                                                                                      120

                          120                                                                                                                        140                                                                         06709-039
                                                                                                                                                             0
                          90         78          66      54        42   30      18      6                                                                  5       10      15  20        25                30    35

                                                   INPUT AMPLITUDE (dBFS)                                                                                                      FREQUENCY (MHz)

Figure 37. AD6655-150 Two-Tone SFDR/IMD3 vs. Input Amplitude (AIN) with                                                                               Figure 40. AD6655-150 Two Tone FFT with fIN1 = 169.12 MHz,
     fIN1 = 169.12 MHz, fIN2 = 172.12 MHz, fS = 150 MSPS, fNCO = 177 MHz                                                                                     fIN2 = 172.12 MHz, fS = 150 MSPS, fNCO = 177 MHz

                                0                                                                                                                        0
                                                                                                                                                              NPR = 64.5dBc
                          20                                                                                                                                 NOTCH @ 18.5MHz

                                                                                                                                                      20 NOTCH WIDTH = 3MHz

AMPLITUDE (dBFS)          40                                                                      06709-037                                          40

                          60                                                                                                       AMPLITUDE (dBFS)  60

                          80                                                                                                                         80

                          100                                                                                                                        100

                          120                                                                                                                        120

                          140                                                                                                                        140                                                                         06709-040
                                                                                                                                                             0
                                   0       5            10         15       20    25           30                                                                     7.5      15.0        22.5                    30.0      37.5

                                                            FREQUENCY (MHz)                                                                                                    FREQUENCY (MHz)

Figure 38. AD6655-125, Two 64k WCDMA Carriers with fIN = 170 MHz,                                                                                                  Figure 41. AD6655-150 Noise Power Ratio (NPR)
                    fS = 122.88 MHz, fNCO = 168.96 MHz

                             0                                                                                                                        95
                                  150MSPS
AMPLITUDE (dBFS)                                                                                                                                                SFDR (dBc)
                                  29.12MHz @ 7dBFS                                                                                                   85

                          20 32.12MHz @ 7dBFS
                                  SFDR = 89.1dBc (96.1dBFS)

                                fNCO = 22MHz

                          40

                          60                                                                      06709-038

                          80                                                                                                        SNR/SFDR (dBc)

                                                                                                                                                                 SNR (dBc)
                                                                                                                                                      75

                          100

                          120                                                                                                                                                                                                     06709-041

                          140                                                                                                                        65        0     25       50      75        100               125       150
                                 0
                                      5            10       15     20       25    30       35

                                                        FREQUENCY (MHz)                                                                                                        SAMPLE RATE (MSPS)

Figure 39. AD6655-150 Two-Tone FFT with fIN1 = 29.12 MHz, fIN2 = 32.12 MHz,                        Figure 42. AD6655-150 Single-Tone SNR/SFDR vs. Sample Rate (fs) with
                            fS = 150 MSPS, fNCO = 22 MHz                                                                             fIN = 2.3 MHz

                                                                                                   Rev. A | Page 27 of 88
AD6655

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                                                                                               0.85 LSB rms
                                                                                                                                                             85
                     10                                                                                                                                                                                           SFDR

NUMBER OF HITS (1M)  8                                                                                       06709-042                                       80

                     6                                                                                                                       SNR/SFDR (dBc)

                     4                                                                                                                                       75
                                                                                                                                                                                                                   SNR
                     2
                                                                                                                                                             70

                     0                                                                                                                                       65                                                                        06709-044
                          N3
                               N2       N1  N   N+1            N+2  N+3                                                                                    0.2  0.4  0.6  0.8                                         1.0  1.2  1.4

                                             OUTPUT CODE                                                                                                               INPUT COMMON-MODE VOLTAGE (V)

                         Figure 43. AD6655 Grounded Input Histogram                                                     Figure 45. AD6655-150 SNR/SFDR vs. Input Common Mode (VCM) with
                                                                                                                                                fIN = 30.3 MHz, fNCO = 45 MHz

                     90

SNR/SFDR (dBc)       85                       SFDR DCS OFF

                            SFDR DCS ON
                     80

                            SNR DCS ON
                     75

                                              SNR DCS OFF

                     70                                                                                      06709-043

                     20        30        40   50             60  70   80

                                             DUTY CYCLE (%)

Figure 44. AD6655-150 SNR/SFDR vs. Duty Cycle with fIN = 30.3 MHz,
                                fNCO = 45 MHz

                                                                                                             Rev. A | Page 28 of 88
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THEORY OF OPERATION                                                  ANALOG INPUT CONSIDERATIONS

The AD6655 has two analog input channels, two decimating             The analog input to the AD6655 is a differential switched-
channels, and two digital output channels. The intermediate          capacitor SHA that has been designed for optimum performance
frequency (IF) input signal passes through several stages before     while processing a differential input signal.
appearing at the output port(s) as a filtered, decimated digital
signal.                                                              The clock signal alternatively switches the SHA between sample
                                                                     mode and hold mode (see Figure 46). When the SHA is switched
The dual ADC design can be used for diversity reception of           into sample mode, the signal source must be capable of charging
signals, where the ADCs operate identically on the same carrier      the sample capacitors and settling within 1/2 of a clock cycle.
but from two separate antennae. The ADCs can also be operated
with independent analog inputs. The user can sample any fS/2         A small resistor in series with each input can help reduce the
frequency segment from dc to 150 MHz using appropriate low-          peak transient current required from the output stage of the
pass or band-pass filtering at the ADC inputs with little loss       driving source. A shunt capacitor can be placed across the inputs
in ADC performance. Operation to 450 MHz analog input is             to provide dynamic charging currents. This passive network creates
permitted but occurs at the expense of increased ADC noise and       a low-pass filter at the ADC input; therefore, the precise values
distortion.                                                          are dependent on the application.

In nondiversity applications, the AD6655 can be used as a base-      In IF undersampling applications, any shunt capacitors should be
band receiver, where one ADC is used for I input data, and the       reduced. In combination with the driving source impedance,
other is used for Q input data.                                      the shunt capacitors limit the input bandwidth. Refer to Appli-
                                                                     cation Note AN-742, Frequency Domain Response of Switched-
Synchronization capability is provided to allow synchronized         Capacitor ADCs; Application Note AN-827, A Resonant Approach
timing between multiple channels or multiple devices. The            to Interfacing Amplifiers to Switched-Capacitor ADCs; and the
NCO phase can be set to produce a known offset relative to           Analog Dialogue article, "Transformer-Coupled Front-End for
another channel or device.                                           Wideband A/D Converters," for more information on this subject
                                                                     (see www.analog.com). In general, the precise values are dependent
Programming and control of the AD6655 are accomplished               on the application.
using a 3-bit SPI-compatible serial interface.
                                                                                                                                                           S
ADC ARCHITECTURE
                                                                                                              CH
AD6655 architecture consists of a front-end sample-and-hold
amplifier (SHA) followed by a pipelined, switched-capacitor ADC.                     S
The quantized outputs from each stage are combined into a final
14-bit result in the digital correction logic. The pipelined archi-                     CS
tecture permits the first stage to operate on a new input sample
and the remaining stages to operate on the preceding samples.        VIN+
Sampling occurs on the rising edge of the clock.
                                                                          CPIN, PAR  S
Each stage of the pipeline, excluding the last, consists of a low    VIN                   H
resolution flash ADC connected to a switched-capacitor digital-                                           CS
to-analog converter (DAC) and an interstage residue amplifier
(MDAC). The residue amplifier magnifies the difference between       CPIN, PAR                                CH
the reconstructed DAC output and the flash input for the next
stage in the pipeline. One bit of redundancy is used in each stage                                                                                         S06709-048
to facilitate digital correction of flash errors. The last stage
simply consists of a flash ADC.                                                           Figure 46. Switched-Capacitor SHA Input

The input stage of each channel contains a differential SHA that     For best dynamic performance, the source impedances driving
can be ac- or dc-coupled in differential or single-ended modes.      VIN+ and VIN- should be matched such that common-mode
The output staging block aligns the data, corrects errors, and       settling errors are symmetrical. These errors are reduced by the
passes the data to the output buffers. The output buffers are        common-mode rejection of the ADC.
powered from a separate supply, allowing adjustment of the
output voltage swing. During power-down, the output buffers          An internal differential reference buffer creates positive and
go into a high impedance state.                                      negative reference voltages that define the input span of the
                                                                     ADC core. The output common mode of the reference buffer is
                                                                     set to VCMREF (approximately 1.6 V).

                                                                     Input Common Mode

                                                                     The analog inputs of the AD6655 are not internally dc biased.
                                                                     In ac-coupled applications, the user must provide this bias
                                                                     externally. Setting the device so that VCM = 0.55 AVDD is
                                                                     recommended for optimum performance, but the device functions
                                                                     over a wider range with reasonable performance (see Figure 45).

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AD6655

An on-board common-mode voltage reference is included in                                    The signal characteristics must be considered when selecting
the design and is available from the CML pin. Optimum perform-                              a transformer. Most RF transformers saturate at frequencies
ance is achieved when the common-mode voltage of the analog                                 below a few megahertz (MHz). Excessive signal power can also
input is set by the CML pin voltage (typically 0.55 AVDD).                                cause core saturation, which leads to distortion.

Differential Input Configurations                                                           At input frequencies in the second Nyquist zone and above, the
                                                                                            noise performance of most amplifiers is not adequate to achieve
Optimum performance is achieved while driving the AD6655                                    the true SNR performance of the AD6655. For applications where
in a differential input configuration. For baseband applications,                           SNR is a key parameter, differential double balun coupling is
the AD8138, ADA4937-2, and ADA4938-2 differential drivers                                   the recommended input configuration (see Figure 49).
provide excellent performance and a flexible interface to the
ADC. The output common-mode voltage of the AD8138 is                                        An alternative to using a transformer-coupled input at
easily set with the CML pin of the AD6655 (see Figure 47), and                              frequencies in the second Nyquist zone is to use the AD8352
the driver can be configured in a Sallen-Key filter topology to                             differential driver is shown in Figure 50. See the AD8352 data
provide band limiting of the input signal.                                                  sheet for more information. In addition, if the application
                                                                                            requires an amplifier with variable gain, the AD8375 or
1V p-p  49.9         499                              VIN+ AVDD                             AD8376 digital variable gain amplifiers (DVGAs) provide good
                                     R                                                      performance driving the AD6655.

               499                                                                          In any configuration, the value of the shunt capacitor, C, is
                                                                                            dependent on the input frequency and source impedance and
                     AD8138 C                         AD6655                                may need to be reduced or removed. Table 14 displays recom-
                                                                                            mended values to set the RC network. However, these values are
        0.1F  523           R                                                              dependent on the input signal and should be used only as a
                                                                                            starting guide.
                                                      VIN      CML              06709-049

                                          499

        Figure 47. Differential Input Configuration Using the AD8138

For baseband applications where SNR is a key parameter,                                     Table 14. Example RC Network
differential transformer coupling is the recommended input
configuration. An example is shown in Figure 48. To bias the                                Frequency Range                  R Series                        C Differential
analog input, the CML voltage can be connected to the center                                (MHz)                            (, Each)                        (pF)
tap of the secondary winding of the transformer.                                                                                                             15
                                                                                                                                                             5
                             R                                                              0 to 70                          33                              5
                                                       VIN+                                                                                                  Open

2V p-p         49.9                     C             AD6655                                70 to 200                        33

                             R                        VIN CML                              200 to 300                       15

                                                                                            >300                             15

                                    0.1F                             06709-050

        Figure 48. Differential Transformer-Coupled Configuration

                     2V p-p             0.1F                             0.1F                          R             VIN+
                                           PA
                                                      SS                              25                    C          AD6655
                                                                      P                     0.1F
                                                                                                                                       06709-051
                                                                                      25                 R
                                                                          0.1F

                                                                                                                       VIN  CML

                                                   Figure 49. Differential Double Balun Input Configuration

                                                                      VCC

                                               0.1F  0 16                                              0.1F
                                                                                                                  R
                     ANALOG INPUT                                               8, 13       0.1F
                                                                                      11    0.1F  200
                                                             1                                                      C
                                                                      AD8352
                                                             2                                     200                       VIN+
                                                                                  10                              R
                                          CD   RD       RG 3                   14                                            AD6655
                     ANALOG INPUT                                              0.1F                            0.1F
                                                             4                                                               VIN CML

                                                             5

                                               0.1F 0                                                                                            06709-052

                                               Figure 50. Differential Input Configuration Using the AD8352

                                                                      Rev. A | Page 30 of 88
                                                                                                                                      AD6655

Single-Ended Input Configuration                                   This puts the reference amplifier in a noninverting mode with
                                                                   the VREF output defined as follows:
A single-ended input can provide adequate performance in
cost-sensitive applications. In this configuration, SFDR and                   VREF   =  0.5    1 +  R2   
distortion performance degrade due to the large input common-                                         R1
mode swing. If the source impedances on each input are matched,
there should be little effect on SNR performance. Figure 51 shows  The input range of the ADC always equals twice the voltage at
a typical single-ended input configuration.                        the reference pin for either an internal or an external reference.

              10F          AVDD                                                         VIN+A/VIN+B
                                                                                         VINA/VINB
                          1k
                                     R  VIN+

2V p-p  49.9  0.1F 1k                     AD6655                                                                      ADC
                                                                                                                      CORE
              AVDD        C             VIN

                          1k R

        10F  0.1F 1k                                 06709-053                                     VREF
                                                                                                 0.1F
                                                                               1.0F

                   Figure 51. Single-Ended Input Configuration                                   SENSE        SELECT
                                                                                                               LOGIC
VOLTAGE REFERENCE
                                                                                                                               0.5V
A stable and accurate voltage reference is built into the AD6655.
The input range can be adjusted by varying the reference voltage                                                        AD6655        06709-054
applied to the AD6655, using either the internal reference or an                         Figure 52. Internal Reference Configuration
externally applied reference voltage. The input span of the ADC
tracks reference voltage changes linearly. The various reference                                 VIN+A/VIN+B
modes are summarized in the sections that follow. The Reference                                  VINA/VINB
Decoupling section describes the best practices PCB layout of
the reference.                                                                                                                        ADC
                                                                                                                                     CORE
Internal Reference Connection
                                                                                         VREF
A comparator within the AD6655 detects the potential at the
SENSE pin and configures the reference into four possible modes,               1.0F     0.1F        R2
which are summarized in Table 15. If SENSE is grounded, the
reference amplifier switch is connected to the internal resistor                                              SELECT
divider (see Figure 52), setting VREF to 1.0 V. Connecting the                                                 LOGIC
SENSE pin to VREF switches the reference amplifier output to
the SENSE pin, completing the loop and providing a 0.5 V                                              SENSE
reference output. If a resistor divider is connected externally
to the chip, as shown in Figure 53, the switch again sets to the                                                                                 0.5V  06709-055
SENSE pin.                                                                                              R1

                                                                                                                        AD6655
                                                                               Figure 53. Programmable Reference Configuration

Table 15. Reference Configuration Summary

Selected Mode                           SENSE Voltage             Resulting VREF (V)                          Resulting Differential
External Reference                      AVDD                      N/A                                         Span (V p-p)
Internal Fixed Reference                VREF                      0.5                                         2 external reference
                                                                  0.5 1 + R2  (see Figure 53)               1.0
Programmable Reference                  0.2 V to VREF
                                                                          R1                                  2 VREF
Internal Fixed Reference                AGND to 0.2 V             1.0
                                                                                                              2.0

                                                       Rev. A | Page 31 of 88
AD6655

If the internal reference of the AD6655 is used to drive multiple                                                                              AVDD
converters to improve gain matching, the loading of the reference                                                                               1.2V
by the other converters must be considered. Figure 54 depicts
how the internal reference voltage is affected by loading.                                                        CLK+                                                           CLK
                                                                                                                                   2pF                                        2pF
                0

                                                                       VREF = 0.5V

REFERENCE VOLTAGE ERROR (%)  0.25                                                                                                                                                     06709-058

                                                     VREF = 1.0V

                             0.50                                                                                         Figure 56. Equivalent Clock Input Circuit

                             0.75                                                                   Clock Input Options

                             1.00                                                                   The AD6655 has a very flexible clock input structure. Clock
                                                                                                     input can be a CMOS, LVDS, LVPECL, or sine wave signal.
                             1.25           0.5     1.0                    1.5      2.0  06709-056  Regardless of the type of signal being used, clock source jitter
                                     0                                                               is of the most concern, as described in the Jitter Considerations
                                                                                                     section.
                                                  LOAD CURRENT (mA)
                                                                                                     Figure 57 and Figure 58 show two preferred methods for clocking
                                        Figure 54. VREF Accuracy vs. Load                            the AD6655 (at clock rates to up to 625 MHz). A low jitter clock
                                                                                                     source is converted from a single-ended signal to a differential
External Reference Operation                                                                         signal using an RF transformer. The back-to-back Schottky diodes
                                                                                                     across the transformer secondary limit clock excursions into the
The use of an external reference may be necessary to enhance                                         AD6655 to approximately 0.8 V p-p differential. This helps prevent
the gain accuracy of the ADC or improve thermal drift charac-                                        the large voltage swings of the clock from feeding through to other
teristics. Figure 55 shows the typical drift characteristics of the                                  portions of the AD6655, while preserving the fast rise and fall times
internal reference in both 1.0 V and 0.5 V modes.                                                    of the signal, which are critical to a low jitter performance.

              2.5

                              2.0                                                                                                        Mini-Circuits
                                                                                                                                        ADT11WT, 1:1Z
REFERENCE VOLTAGE ERROR (mV)  1.5                                                                                 0.1F
                                                                                                                                                            0.1F
                                                                                                     CLOCK                                    XFMR                            CLK+
                                                                                                      INPUT
                              1.0                                                                                 50 100                                                          ADC
                                                                                                                                                                               AD6655
                              0.5                                                                                                              0.1F
                                                                                                                                                                              CLK

                              0                                                                                                         0.1F                      SCHOTTKY                                  06709-059
                                                                                                                                                                     DIODES:
                              0.5                                                                                                                                 HSMS2822

                              1.0                                                                                Figure 57. Transformer Coupled Differential Clock (Up to 200 MHz)

                              1.5

                              2.0

                              2.5                                                        06709-057  CLOCK          1nF                        0.1F                          CLK+
                                                                                                      INPUT
                              40       20       0  20   40                     60  80                           50                           0.1F                              ADC
                                                                                                                      1nF                                                      AD6655
                                                     TEMPERATURE (C)                                                                                    SCHOTTKY
                                                                                                                                                           DIODES:            CLK
                                             Figure 55. Typical VREF Drift                                                                               HSMS2822
                                                                                                                                                                                                  06709-157
When the SENSE pin is tied to AVDD, the internal reference is
disabled, allowing the use of an external reference. An internal                                                  Figure 58. Balun-Coupled Differential Clock (Up to 625 MHz)
reference buffer loads the external reference with an equivalent
6 k load (see Figure 18). The internal buffer generates the                                          If a low jitter clock source is not available, another option is to
positive and negative full-scale references for the ADC core.                                        ac couple a differential PECL signal to the sample clock input
Therefore, the external reference must be limited to a maximum                                       pins as shown in Figure 59. The AD9510/AD9511/AD9512/
of 1.0 V.                                                                                            AD9513/AD9514/AD9515/AD9516 clock drivers offer excellent
                                                                                                     jitter performance.

CLOCK INPUT CONSIDERATIONS

For optimum performance, the AD6655 sample clock inputs,
CLK+ and CLK-, should be clocked with a differential signal.
The signal is typically ac-coupled into the CLK+ and CLK- pins
via a transformer or capacitors. These pins are biased internally
(see Figure 56) and require no external bias.

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                     0.1F                                     0.1F                                                         AD6655

CLOCK                               AD951x                    100     CLK+                Input Clock Divider
INPUT               0.1F PECL DRIVER                         0.1F
                                                    240                  ADC              The AD6655 contains an input clock divider with the ability to
CLOCK                                                                  AD6655             divide the input clock by integer values between 1 and 8. If a divide
  INPUT                                                                                   ratio other than 1 is selected, the duty cycle stabilizer is auto-
            50k                                                       CLK                matically enabled.

                     50k      240                                              06709-060  The AD6655 clock divider can be synchronized using the external
                                                                                          SYNC input. Bit 1 and Bit 2 of Register 0x100 allow the clock
           Figure 59. Differential PECL Sample Clock (Up to 625 MHz)                      divider to be resynchronized on every SYNC signal or only on
                                                                                          the first SYNC signal after the register is written. A valid SYNC
A third option is to ac-couple a differential LVDS signal to the                          causes the clock divider to reset to its initial state. This synchro-
sample clock input pins, as shown in Figure 60. The AD9510/                               nization feature allows multiple parts to have their clock dividers
AD9511/AD9512/AD9513/AD9514/AD9515/AD9516 clock                                           aligned to guarantee simultaneous input sampling.
drivers offer excellent jitter performance.
                                                                                          Clock Duty Cycle
CLOCK                0.1F                           0.1F            CLK+
INPUT                                                                                    Typical high speed ADCs use both clock edges to generate a
                                     AD951x         100                   ADC             variety of internal timing signals and, as a result, may be sensitive to
CLOCK                0.1F LVDS DRIVER               0.1F             AD6655             clock duty cycle. Commonly, a 5% tolerance is required on the
  INPUT              50k                                                                  clock duty cycle to maintain dynamic performance characteristics.
            50k                                                       CLK
                                                                                          The AD6655 contains a duty cycle stabilizer (DCS) that retimes
                                                                               06709-061  the nonsampling (falling) edge, providing an internal clock
                                                                                          signal with a nominal 50% duty cycle. This allows the user to
           Figure 60. Differential LVDS Sample Clock (Up to 625 MHz)                      provide a wide range of clock input duty cycles without affecting
                                                                                          the performance of the AD6655. Noise and distortion performance
In some applications, it may be acceptable to drive the sample                            are nearly flat for a wide range of duty cycles with the DCS on, as
clock inputs with a single-ended CMOS signal. In such applica-                            shown in Figure 44.
tions, the CLK+ pin should be driven directly from a CMOS
gate, and the CLK- pin should be bypassed to ground with                                  Jitter on the rising edge of the input clock is still of paramount
a 0.1 F capacitor in parallel with a 39 k resistor (see Figure 61).                       concern and is not easily reduced by the internal stabilization
CLK+ can be driven directly from a CMOS gate. Although the                                circuit. The duty cycle control loop does not function for clock
CLK+ input circuit supply is AVDD (1.8 V), this input is designed                         rates less than 20 MHz nominally. The loop has a time constant
to withstand input voltages of up to 3.6 V, making the selection                          associated with it that must be considered when the clock rate
of the drive logic voltage very flexible.                                                 can change dynamically. A wait time of 1.5 s to 5 s is required
                                                                                          after a dynamic clock frequency increase or decrease before the
                         VCC       AD951x           OPTIONAL  0.1F                       DCS loop is relocked to the input signal. During the time
                 0.1F 1k     CMOS DRIVER               100                               period that the loop is not locked, the DCS loop is bypassed,
CLOCK                                                                                     and internal device timing is dependent on the duty cycle of the
INPUT                                                                CLK+                input clock signal. In such applications, it may be appropriate to
                                                                                          disable the duty cycle stabilizer. In all other applications, enabling
                 50  1k                                                 ADC               the DCS circuit is recommended to maximize ac performance.
                                                                      AD6655
                                                                                          Jitter Considerations
                                                                      CLK
                                                                                          High speed, high resolution ADCs are sensitive to the quality of
                                             0.1F  39k                        06709-062  the clock input. The degradation in SNR at a given input
                                                                                          frequency (fIN) due to jitter (tJ) can be calculated by
Figure 61. Single-Ended 1.8 V CMOS Sample Clock (Up to 150 MSPS)
                                                                                               SNRHF = -10 log[(2 fIN tJRMS)2 + 10 (-SNRLF /10) ]
                     VCC
                                                                                          In the equation, the rms aperture jitter represents the root-
           0.1F     1k       AD951x         OPTIONAL         0.1F                       mean-square of all jitter sources, which include the clock input,
        50                                       100                                      the analog input signal, and the ADC aperture jitter specification.
CLOCK                                                                 CLK+                IF undersampling applications are particularly sensitive to jitter,
INPUT                        CMOS DRIVER                                                 as shown in Figure 63.

                     1k                                                  ADC
                                                                       AD6655
                                                                               06709-063
                                                              0.1F

                                                                       CLK

Figure 62. Single-Ended 3.3 V CMOS Sample Clock (Up to 150 MSPS)

                                                                               Rev. A | Page 33 of 88
AD6655

           75                                                                                                                                        1.50                                                                           0.6
                MEASURED                                                                                                                                                                         TOTAL POWER
                                                 0.05ps                                                                                              1.25
           70                                    0.20ps                                                                                                                                                                             0.5
                                                 0.50ps                                                   06709-064                                  1.00     IAVDD                                                                       SUPPLY CURRENT (A)
           65                                                                                                                                                                                                                       0.4
                                                                                                                                    TOTAL POWER (W)
SNR (dBc)  60                                                                                                                                        0.75                                                                          0.3
                                                                                                                                                     0.50                                IDVDD
           55                                    1.00ps
                                                                                                                                                                                                                                   0.2

                                                                                            1.50ps                                                   0.25                                                       0.1
           50

                                                 2.00ps

                                                 2.50ps                                                                                                                                  IDRVDD

           45                                    3.00ps                                                                                              0                                                          0

               1          10  100                                                                   1000                                                   0         25      50      75          100  125  150                                                06709-065

                          INPUT FREQUENCY (MHz)                                                                                                                              SAMPLE RATE (MSPS)

                  Figure 63. SNR vs. Input Frequency and Jitter                                                                                            Figure 64. AD6655-150 Power and Current vs. Sample Rate

The clock input should be treated as an analog signal in cases                                                                                       1.50                                                       0.6
where aperture jitter may affect the dynamic range of the AD6655.
Power supplies for clock drivers should be separated from the                                                                                        1.25                                                       0.5
ADC output driver supplies to avoid modulating the clock signal
with digital noise. Low jitter, crystal-controlled oscillators make                                                                                                                      TOTAL POWER                                      SUPPLY CURRENT (A)
the best clock sources. If the clock is generated from another type
of source (by gating, dividing, or another method), it should be                                          TOTAL POWER (W)                            1.00                IAVDD                                  0.4
retimed by the original clock at the last step.
                                                                                                                                                     0.75                                                       0.3
Refer to Application Note AN501 and Application Note AN756 for
more information about jitter performance as it relates to ADCs                                                                                      0.50                                                       0.2
(see www.analog.com).
                                                                                                                                                                                     IDVDD
POWER DISSIPATION AND STANDBY MODE
                                                                                                                                                     0.25                                                       0.1
As shown in Figure 64 through Figure 67, the power dissipated
by the AD6655 is proportional to its sample rate. In CMOS                                                                                                                            IDRVDD
output mode, the digital power dissipation is determined
primarily by the strength of the digital drivers and the load on                                                                                     0               25          50                   100       0                                             06709-166
each output bit. The maximum DRVDD current (IDRVDD) can be                                                                                                 0                                 75            125
calculated by
                                                                                                                                                                             SAMPLE RATE (MSPS)
     IDRVDD = VDRVDD CLOAD fCLK N
                                                                                                                                                           Figure 65. AD6655-125 Power and Current vs. Sample Rate
where N is the number of output bits (30, in the case of the
AD6655, assuming the FD bits are inactive).                                                                                                          1.25                                                       0.5

This maximum current occurs when every output bit switches                                                                                           1.00                                                       0.4
on every clock cycle, that is, a full-scale square wave at the
Nyquist frequency of fCLK/2. In practice, the DRVDD current                                                                                                                              TOTAL POWER
is established by the average number of output bits switching,
which is determined by the sample rate and the characteristics                                            TOTAL POWER (W)                            0.75     IAVDD                                                                  0.3  SUPPLY CURRENT (A)
of the analog input signal. Reducing the capacitive load presented                                                                                   0.50
to the output drivers can minimize digital power consumption.                                                                                                                                                                        0.2
The data in Figure 64 through Figure 67 was taken using the same                                                                                     0.25                                   IDVDD
operating conditions as those used for the Typical Performance
Characteristics, with a 5 pF load on each output driver.                                                                                                                                                                             0.1

                                                                                                                                                                                         IDRVDD

                                                                                                                                                     0     0             25          50          75        100  0                                             06709-167

                                                                                                                                                                             SAMPLE RATE (MSPS)

                                                                                                                                                           Figure 66. AD6655-105 Power and Current vs. Sample Rate

                                                                                                          Rev. A | Page 34 of 88
                                                                                                                                                                       AD6655

                 1.00                                                0.4                                                         tions requiring the ADC to drive large capacitive loads or large
                                                                                                                                 fanouts may require external buffers or latches.
TOTAL POWER (W)  0.75                                                                        0.3  SUPPLY CURRENT (A)
                                  IAVDD          TOTAL POWER                                                                     The output data format can be selected for either offset binary
                                                                                                                                 or twos complement by setting the SCLK/DFS pin when operating
                 0.50                                                                        0.2                                 in the external pin mode (see Table 16). As detailed in
                                                                                                                                 Application Note AN-877, Interfacing to High Speed ADCs via
                 0.25                                IDVDD                                                                       SPI, the data format can be selected for offset binary, twos
                                                                                             0.1                                 complement, or gray code when using the SPI control.

                                                                                                                                 Table 16. SCLK/DFS Mode Selection (External Pin Mode)

                                                                                                                                 Voltage at Pin  SCLK/DFS              SDIO/DCS

                                                 IDRVDD                                                                          AGND (default)  Offset binary         DCS disabled

                 0                       20  40                      0                                                06709-168
                       0                                         60  80
                                                                                                                                 AVDD            Twos complement DCS enabled

                                             SAMPLE RATE (MSPS)

                          Figure 67. AD6655-80 Power and Current vs. Sample Rate                                                 Digital Output Enable Function (OEB)

By asserting PDWN (either through the SPI port or by asserting                                                                   The AD6655 has a flexible three-state ability for the digital output
the PDWN pin high), the AD6655 is placed in power-down                                                                           pins. The three-state mode is enabled using the SMI SDO/OEB pin
mode. In this state, the ADC typically dissipates 2.5 mW.                                                                        or through the SPI interface. If the SMI SDO/OEB pin is low, the
During power-down, the output drivers are placed in a high                                                                       output data drivers are enabled. If the SMI SDO/OEB pin is high,
impedance state. Asserting the PDWN pin low returns the                                                                          the output data drivers are placed in a high impedance state.
AD6655 to its normal operating mode. Note that PDWN is                                                                           This OEB function is not intended for rapid access to the data
referenced to the digital output driver supply (DRVDD) and                                                                       bus. Note that OEB is referenced to the digital output driver
should not exceed that supply voltage. PDWN can be driven                                                                        supply (DRVDD) and should not exceed that supply voltage.
with 1.8 V logic, even when DRVDD is at 3.3 V.                                                                                   OEB can be driven with 1.8 V logic even when DRVDD is at 3.3 V.

Low power dissipation in power-down mode is achieved by                                                                          When using the SPI interface, the data and fast detect outputs of
shutting down the reference, reference buffer, biasing networks,                                                                 each channel can be independently three-stated by using the
and clock. Internal capacitors are discharged when entering                                                                      output enable bar bit (Bit 4) in Register 0x14.
power-down mode and then must be recharged when returning
to normal operation. As a result, wake-up time is related to the                                                                 Interleaved CMOS Mode
time spent in power-down mode, and shorter power-down
cycles result in proportionally shorter wake-up times.                                                                           Setting Bit 5 in Register 0x14 enables interleaved CMOS output
                                                                                                                                 mode. In this mode, output data is routed through Port A with
When using the SPI port interface, the user can place the ADC                                                                    the ADC Channel A output data present on the rising edge of
in power-down mode or standby mode. Standby mode allows                                                                          DCO and the ADC Channel B output data present on the
the user to keep the internal reference circuitry powered when                                                                   falling edge of DCO.
faster wake-up times are required. See the Memory Map Register
Description section and Application Note AN-877, Interfacing                                                                     Timing
to High Speed ADCs via SPI at www.analog.com for additional
details.                                                                                                                         The AD6655 provides latched data with a pipeline delay that is
                                                                                                                                 dependent on which of the digital back end features are enabled.
DIGITAL OUTPUTS                                                                                                                  Data outputs are available one propagation delay (tPD) after the
                                                                                                                                 rising edge of the clock signal.
The AD6655 output drivers can be configured to interface with
1.8 V to 3.3 V CMOS logic families by matching DRVDD to the                                                                      The length of the output data lines and loads placed on them
digital supply of the interfaced logic. Alternatively, the AD6655                                                                should be minimized to reduce transients within the AD6655.
outputs can be configured for either ANSI LVDS or reduced                                                                        These transients can degrade converter dynamic performance.
drive LVDS using a 1.8 V DRVDD supply.
                                                                                                                                 The lowest typical conversion rate of the AD6655 is 10 MSPS. At
In CMOS output mode, the output drivers are sized to provide                                                                     clock rates below 10 MSPS, dynamic performance may degrade.
sufficient output current to drive a wide variety of logic families.
However, large drive currents tend to cause current glitches on                                                                  Data Clock Output (DCO)
the supplies that may affect converter performance. Applica-
                                                                                                                                 The AD6655 also provides data clock output (DCO) intended for
                                                                                                                                 capturing the data in an external register. Figure 2 through Figure 6
                                                                                                                                 show a graphical timing description of the AD6655 output modes.

                                                                                                  Rev. A | Page 35 of 88
AD6655

Table 17. Output Data Format

Input (V)    Condition (V)      Offset Binary Output Mode  Twos Complement Mode  OR

VIN+ VIN  < VREF 0.5 LSB  00 0000 0000 0000          10 0000 0000 0000     1

VIN+ VIN  = VREF            00 0000 0000 0000          10 0000 0000 0000     0

VIN+ VIN  =0                 10 0000 0000 0000          00 0000 0000 0000     0

VIN+ VIN  = +VREF 1.0 LSB  11 1111 1111 1111          01 1111 1111 1111     0

VIN+ VIN  > +VREF 0.5 LSB  11 1111 1111 1111          01 1111 1111 1111     1

                                Rev. A | Page 36 of 88
DIGITAL DOWNCONVERTER                                                                                      AD6655

The AD6655 includes a digital processing section that provides          a maximum usable bandwidth of 16.5 MHz when using the filter
filtering and reduces the output data rate. This digital processing     in real mode (NCO bypassed) or a maximum usable bandwidth
section includes a numerically controlled oscillator (NCO),             of 33.0 MHz when using the filter in the complex mode (NCO
a half-band decimating filter, an FIR filter, and a second coarse       enabled).
NCO (fADC/8 fixed value) for output frequency translation. Each         The optional fixed-coefficient FIR filter provides additional
of these processing blocks (except the decimating half-band             filtering capability to sharpen the half-band roll-off to enhance
filter) has control lines that allow it to be independently enabled     the alias protection. It removes the negative frequency images
and disabled to provide the desired processing function. The            to avoid aliasing negative frequencies for real outputs.
digital downconverter can be configured to output either real data
or complex output data. These blocks can be configured in five          fADC/8 FIXED-FREQUENCY NCO
recommended combinations to implement different signal
processing functions.                                                   A fixed fADC/8 NCO is provided to translate the filtered, decimated
                                                                        signal from dc to fADC/8 to allow a real output. Figure 68 to
DOWNCONVERTER MODES                                                     Figure 71 show an example of a 20 MHz input as it is processed
                                                                        by the blocks of the AD6655.
Table 18 details the recommended downconverter modes of
operation in the AD6655.

Table 18. Downconverter Modes                                                                          06709-066

Mode NCO/Filter                            Output Type                  50  24 14 4 0 4 14 24  50
                                           Real
1  Half-band filter only                   Real                         Figure 68. Example AD6655 Real 20 MHz Bandwidth Input Signal Centered at
                                           Complex                                                     14 MHz (fADC = 100 MHz)
2  Half-band filter and FIR filter         Complex
                                           Real
3  NCO and half-band filter

4  NCO, half-band filter, and FIR filter

5  NCO, half-band filter, FIR filter, and

   fADC/8 NCO

NUMERICALLY CONTROLLED OSCILLATOR (NCO)                                 50 38 28 18 10 0 10   50  06709-067

Frequency translation is accomplished with an NCO. Each of              Figure 69. Example AD6655 20 MHz Bandwidth Input Signal Tuned to DC
the two processing channels shares a common NCO. Amplitude                                Using the NCO (NCO Frequency = 14 MHz)
and phase dither can be enabled on chip to improve the noise and
spurious performance of the NCO. A phase offset word is available       50 38 28 18 10 0 10   50  06709-068
to create a known phase relationship between multiple AD6655s.
                                                                        Figure 70. Example AD6655 20 MHz Bandwidth Input Signal wth the
Because the decimation filter prevents usage of half the Nyquist               Negative Image Filtered by the Half-Band and FIR Filters
spectrum, a means is needed to translate the sampled input
spectrum into the usable range of the decimation filter. To             50  0.25 12.5 22.5        50  06709-069
achieve this, a 32-bit, fine tuning, complex NCO is provided.
This NCO/mixer allows the input spectrum to be tuned to dc,             Figure 71. Example AD6655 20 MHz Bandwidth Input Signal Tuned to
where it can be effectively filtered by the subsequent filter                                       fADC/8 for Real Output
blocks to prevent aliasing.

HALF-BAND DECIMATING FILTER AND FIR FILTER

The goal of the AD6655 digital filter block is to allow the sample
rate to be reduced by a factor of 2 while rejecting aliases that fall
into the band of interest. The half-band filter is designed to operate
as either a low-pass or high-pass filter and to provide greater
than 100 dB of alias protection for 22% of the input rate of the
structure. For an ADC sample rate of 150 MSPS, this provides

                                           Rev. A | Page 37 of 88
AD6655

NUMERICALLY CONTROLLED OSCILLATOR (NCO)

FREQUENCY TRANSLATION                                              PHASE OFFSET

This processing stage comprises a digital tuner consisting of      The NCO phase offset register at Address 0x122 and
a 32-bit complex numerically controlled oscillator (NCO). The      Address 0x123 adds a programmable offset to the phase
two channels of the AD6655 share a single NCO. The NCO is          accumulator of the NCO. This 16-bit register is interpreted as
optional and can be bypassed by clearing Bit 0 of Register 0x11D.  a 16-bit unsigned integer. A 0x00 in this register corresponds
This NCO block accepts a real input from the ADC stage and         to no offset, and a 0xFFFF corresponds to an offset of 359.995.
outputs a frequency translated complex (I and Q) output.           Each bit represents a phase change of 0.005. This register allows
                                                                   multiple NCOs to be synchronized to produce outputs with
The NCO frequency is programmed in Register 0x11E,                 predictable phase differences. Use the following equation to
Register 0x11F, Register 0x120, and Register 0x121. These four     calculate the NCO phase offset value:
8-bit registers make up a 32-bit unsigned frequency programming
word. Frequencies between -CLK/2 and +CLK/2 are represented             NCO_PHASE = 216 PHASE/360
using the following frequency words:
                                                                   where:
0x8000 0000 represents a frequency given by -CLK/2.              NCO_PHASE is a decimal number equal to the 16-bit binary
0x0000 0000 represents dc (frequency = 0 Hz).                    number to be programmed at Register 0x122 and Register 0x123.
0x7FFF FFFF represents CLK/2 - CLK/232.                          PHASE is the desired NCO phase in degrees.

Use the following equation to calculate the NCO frequency:         NCO AMPLITUDE AND PHASE DITHER

      NCO_FREQ = 232 Mod( f , f CLK )                            The NCO block contains amplitude and phase dither to
                                     f CLK                         improve the spurious performance. Amplitude dither improves
                                                                   performance by randomizing the amplitude quantization errors
where:                                                             within the angular-to-Cartesian conversion of the NCO. This
NCO_FREQ is a 32-bit twos complement number representing           option reduces spurs at the expense of a slightly raised noise
the NCO frequency register.                                        floor. With amplitude dither enabled, the NCO has an SNR of
f is the desired carrier frequency in hertz (Hz).                  >93 dB and an SFDR of >115 dB. With amplitude dither
fCLK is the AD6655 ADC clock rate in hertz (Hz).                   disabled, the SNR is increased to >96 dB at the cost of SFDR
                                                                   performance, which is reduced to 100 dB. The NCO amplitude
NCO SYNCHRONIZATION                                                dither is recommended and is enabled by setting Bit 1 of
                                                                   Register 0x11D.
The AD6655 NCOs within a single part or across multiple parts
can be synchronized using the external SYNC input. Bit 3 and
Bit 4 of Register 0x100 allow the NCO to be resynchronized on
every SYNC signal or only on the first SYNC signal after the
register is written. A valid SYNC causes the NCO to restart at
the programmed phase offset value.

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                                                                                                                                                                                                                                         AD6655

DECIMATING HALF-BAND FILTER AND FIR FILTER

The goal of the AD6655 half-band digital filter is to allow the                                                                                                                0

sample rate to be reduced by a factor of 2 while rejecting aliases                                                                                                             10

that fall into the band of interest. This filter is designed to operate                                                                                                        20

as either a low-pass or a high-pass filter and to provide >100 dB                                                                                                              30

of alias protection for 11% of the input rate of the structure.                                                                                                                AMPLITUDE (dBc)40

Used in conjunction with the NCO and the FIR filter, the half-                                                                                                                                                                                                                                                                                 06709-07150

band filter can provide an effective band-pass. For an ADC                                                                                                                     60

sample rate of 150 MSPS, this provides a maximum usable                                                                                                                        70

bandwidth of 33 MHz.                                                                                                                                                           80

HALF-BAND FILTER COEFFICIENTS                                                                                                                                                  90

The 19-tap, symmetrical, fixed-coefficient half-band filter has low                                                                                                            100
power consumption due to its polyphase implementation. Table 19
lists the coefficients of the half-band filter. The normalized                                                                                                                 110      0.1  0.2  0.3                         0.4
coefficients used in the implementation and the decimal                                                                                                                               0
equivalent value of the coefficients are also listed. Coefficients
not listed in Table 19 are 0s.                                                                                                                                                           FRACTION OF INPUT SAMPLE RATE

                                                                                                                                                                                         Figure 73. Half-Band Filter High-Pass Response

Table 19. Fixed Coefficients for Half-Band Filter                                                                                                                              The half-band filter has a ripple of 0.000182 dB and a rejection
                                                                                                                                                                               of 100 dB. For an alias rejection of 100 dB, the alias protected
Coefficient   Normalized        Decimal Coefficient                                                                                                                            bandwidth is 11% of the input sample rate. If both the I and the
Number        Coefficient       (20-Bit)                                                                                                                                       Q paths are used, a complex bandwidth of 22% of the input rate
                                                                                                                                                                               is available.

C0, C18       0.0008049         844                                                                                                                                            In the event of even Nyquist zone sampling, the half-band filter
                                                                                                                                                                               can be configured to provide a spectral reversal. Setting Bit 2
C2, C16       -0.0059023        -6189                                                                                                                                          high in Address 0x103 enables the spectral reversal feature.

C4, C14       0.0239182         25080

C6, C12       -0.0755024        -79170                                                                                                                                         The half-band decimation phase can be selected such that
                                                                                                                                                                               the half-band filter starts on the first or second sample following
C8, C10       0.3066864         321584                                                                                                                                         synchronization. This shifts the output from the half-band between
                                                                                                                                                                               the two input sample clocks. The decimation phase can be set to
C9            0.5               524287                                                                                                                                         0 or 1, using Bit 3 of Register 0x103.

HALF-BAND FILTER FEATURES                                                                                                                                                      FIXED-COEFFICIENT FIR FILTER

In the AD6655, the half-band filter cannot be disabled. The                                                                                                                    Following the half-band filters is a 66-tap, fixed-coefficient FIR
filter can be set for a low-pass or high-pass response. For a high-                                                                                                            filter. This filter is useful in providing extra alias protection for
pass filter, Bit 1 of Register 0x103 should be set; for a low-pass                                                                                                             the decimating half-band filter. It is a simple sum-of-products
response, this bit should be cleared. The low-pass response of the                                                                                                             FIR filter with 66 filter taps and 21-bit fixed coefficients. Note
filter with respect to the normalized output rate is shown in                                                                                                                  that this filter does not decimate. The normalized coefficients
Figure 72, and the high-pass response is shown in Figure 73.                                                                                                                   used in the implementation and the decimal equivalent value of
                                                                                                                                                                               the coefficients are listed in Table 20.
                0

             10

             20

    30                                                                                                                                                                        The user can either select or bypass this filter, but the FIR filter

    AMPLITUDE (dBc)40                                                                                                                                                         can be enabled only when the half-band filter is enabled. Writing

                                                                                                                                                                    06709-07050Logic 0 to the enable FIR filter bit (Bit 0) in Register 0x102

    60                                                                                                                                                                        bypasses this fixed-coefficient filter. The filter is necessary when

    70                                                                                                                                                                        using the final NCO with a real output; bypassing it when using

    80                                                                                                                                                                        other configurations results in power savings.

    90

    100

    110      0.1     0.2  0.3       0.4
           0

              FRACTION OF INPUT SAMPLE RATE

              Figure 72. Half-Band Filter Low-Pass Response

                                                                 Rev. A | Page 39 of 88
AD6655

Table 20. FIR Filter Coefficients                                 COMBINED FILTER PERFORMANCE

Coefficient  Normalized            Decimal Coefficient            The combined response of the half-band filter and the FIR filter
Number       Coefficient           (21-Bit)                       is shown in Figure 74. The act of bandlimiting the ADC data with
                                   383                            the half-band filter ideally provides a 3 dB improvement in the
C0, C65      0.0001826             1431                           SNR at the expense of the sample rate and available bandwidth
                                   1950                           of the output data. As a consequence of finite math, additional
C1, C64      0.0006824             96                             quantization noise is added to the system due to truncation in
                                   -2661                          the NCO and half-band. As a consequence of the digital filter
C2, C63      0.0009298             -1750                          rejection of out-of-band noise (assuming no quantization in the
                                   2476                           filters and with a white noise floor from the ADC), there should
C3, C62      0.0000458             2388                           be a 3.16 dB improvement in the ADC SNR. However, the added
                                   -3867                          quantization lessens improvement to about 2.66 dB.
C4, C61      -0.0012689            -5150
                                   3788                                           0
C5, C60      -0.0008345            7513
                                   -4511                                       10
C6, C59      0.0011806             -11914
                                   3650                                        20
C7, C58      0.0011387             16484
                                   -2818                                       30
C8, C57      -0.0018439            -23200
                                   -48                                         40
C9, C56      -0.0024557            30748
                                   3976                                        50
C10, C55     0.0018063             -41019
                                   -11147                                      60
C11, C54     0.0035825             53608
                                   21818
C12, C53     -0.0021510            -71611
                                   -40300
C13, C52     -0.0056810            98830                          AMPLITUDE (dBc)
                                   74264
C14, C51     0.0017405             -152696                                                                                                                                                                                        06709-072
                                   -161248
C15, C50     0.0078602             337056
                                   922060
C16, C49     -0.0013437

C17, C48     -0.0110626                                            70
                                                                   80
C18, C47     -0.0000229                                            90
                                                                  100
C19, C46     0.0146618

C20, C45     0.0018959

C21, C44     -0.0195594                                           110       0.1  0.2  0.3     0.4
                                                                         0
C22, C43     -0.0053153
                                                                             FRACTION OF INPUT SAMPLE RATE

C23, C42     0.0255623                                            Figure 74. Half-Band Filter and FIR Filter Composite Response

C24, C41     0.0104036                                            FINAL NCO

C25, C40     -0.0341468

C26, C39     -0.0192165                                           The output of the 32-bit fine tuning NCO is complex and
                                                                  typically centered in frequency around dc. This complex output
C27, C38     0.0471258                                            is carried through the stages of the half-band and FIR filters to
                                                                  provide proper antialiasing filtering. The final NCO provides a
C28, C37     0.0354118                                            means to move this complex output signal away from dc so that
                                                                  a real output can be provided from the AD6655. The final NCO,
C29, C36     -0.0728111                                           if enabled, translates the output from dc to a frequency equal to
                                                                  the ADC sampling frequency divided by 8 (fADC/8). This provides
C30, C35     -0.0768890                                           the user a decimated output signal centered at fADC/8 in frequency.
                                                                  Optionally, this final NCO can be bypassed, and the dc-centered
C31, C34     0.1607208                                            I and Q values can be output in an interleaved fashion.

C32, C33     0.4396725

SYNCHRONIZATION

The AD6655 half-band filters within a single part or across
multiple parts can be synchronized using the external SYNC
input. Bit 5 and Bit 6 of Register 0x100 allow the half-bands to
be resynchronized on every SYNC signal or only on the first
SYNC signal after the register is written. A valid SYNC causes
the half-band filter to restart at the programmed decimation
phase value.

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ADC OVERRANGE AND GAIN CONTROL                                           Table 21. Fast Detect Mode Select Bits Settings

In receiver applications, it is desirable to have a mechanism            Fast Detect            Information Presented on
to reliably determine when the converter is about to be clipped.         Mode Select bits       Fast Detect (FD) Pins of Each ADC1, 2
The standard overflow indicator provides after-the-fact infor-           (Register 0x104[3:1])
mation on the state of the analog input that is of limited usefulness.                          FD[3] FD[2] FD[1] FD[0]
Therefore, it is helpful to have a programmable threshold below
full scale that allows time to reduce the gain before the clip actually  000                      ADC fast magnitude (see Table 22)
occurs. In addition, because input signals can have significant
slew rates, latency of this function is of major concern. Highly         001                        ADC fast magnitude        OR
pipelined converters can have significant latency. A good compro-
mise is to use the output bits from the first stage of the ADC for                                    (see Table 23)
this function. Latency for these output bits is very low, and overall
resolution is not highly significant. Peak input signals are typically   010                          ADC fast            OR  F_LT
between full scale and 6 dB to 10 dB below full scale. A 3-bit or
4-bit output provides adequate range and resolution for this                                        magnitude
function.
                                                                                                   (see Table 24)
Using the SPI port, the user can provide a threshold above which
an overrange output is active. As long as the signal is below that       011                          ADC fast            C_UT F_LT
threshold, the output should remain low. The fast detect outputs
can also be programmed via the SPI port so that one of the pins                                     magnitude
functions as a traditional overrange pin for customers who
currently use this feature. In this mode, all 14 bits of the converter                             (see Table 24)
are examined in the traditional manner, and the output is high
for the condition normally defined as overflow. In either mode,          100                    OR    C_UT F_UT F_LT
the magnitude of the data is considered in the calculation of the
condition (but the sign of the data is not considered). The threshold    101                    OR    F_UT                IG  DG
detection responds identically to positive and negative signals
outside the desired range (magnitude).                                   1 The fast detect pins are FD0A/FD0B to FD3A/FD3B for the CMOS mode
                                                                          configuration and FD0+/FD0- to FD3+/FD3- for the LVDS mode
FAST DETECT OVERVIEW                                                      configuration.

The AD6655 contains circuitry to facilitate fast overrange               2 See the ADC Overrange (OR) and Gain Switching sections for more
detection, allowing very flexible external gain control imple-            information about OR, C_UT, F_UT, F_LT, IG, and DG.
mentations. Each ADC has four fast detect (FD) output pins
that are used to output information about the current state of           ADC FAST MAGNITUDE
the ADC input level. The function of these pins is programmable
via the fast detect mode select bits and the fast detect enable bit      When the fast detect output pins are configured to output the
in Register 0x104, allowing range information to be output from          ADC fast magnitude (that is, when the fast detect mode select
several points in the internal data path. These output pins can          bits are set to 0b000), the information presented is the ADC
also be set up to indicate the presence of overrange or underrange       level from an early converter stage with a latency of only two
conditions, according to programmable threshold levels. Table 21         clock cycles in CMOS output modes. In LVDS output mode,
shows the six configurations available for the fast detect pins.         the fast detect bits have a latency of six cycles in all fast detect
                                                                         modes. Using the fast detect output pins in this configuration
                                                                         provides the earliest possible level indication information. Because
                                                                         this information is provided early in the datapath, there is signifi-
                                                                         cant uncertainty in the level indicated. The nominal levels, along
                                                                         with the uncertainty indicated by the ADC fast magnitude, are
                                                                         shown in Table 22. Because the DCO is at one-half the sample
                                                                         rate, the user can obtain all the fast detect information by sampling
                                                                         the fast detect outputs on both the rising and falling edge of
                                                                         DCO (see Figure 2 for timing information).

                                                                         Table 22. ADC Fast Magnitude Nomimal Levels

                                                                         with Fast Detect Mode Select Bits = 000

                                                                         ADC Fast      Nominal Input  Nominal Input
                                                                         Magitude on   Magnitude      Magnitude
                                                                         FD[3:0] Pins  Below FS (dB)  Uncertainty (dB)

                                                                         0000          <-24           Minimum to -18.07

                                                                         0001          -24 to -14.5   -30.14 to -12.04

                                                                         0010          -14.5 to -10   -18.07 to -8.52

                                                                         0011          -10 to -7      -12.04 to -6.02

                                                                         0100          -7 to -5       -8.52 to -4.08

                                                                         0101          -5 to -3.25    -6.02 to -2.5

                                                                         0110          -3.25 to -1.8  -4.08 to -1.16

                                                                         0111          -1.8 to -0.56  -2.5 to FS

                                                                         1000          -0.56 to 0     -1.16 to 0

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AD6655

When the fast detect mode select bits are set to 0b001, 0b010,       Coarse Upper Threshold (C_UT)
or 0b011, a subset of the fast detect output pins are available.
In these modes, the fast detect output pins have a latency of six    The coarse upper threshold indicator is asserted if the ADC fast
clock cycles, and the greater of the two input samples is output     magnitude input level is greater than the level programmed in
at the DCO rate. Table 23 shows the corresponding ADC input          the coarse upper threshold register (Address 0x105[2:0]). This
levels when the fast detect mode select bits are set to 0b001 (that  value is compared with the ADC Fast Magnitude Bits[2:0]. The
is, when the ADC fast magnitude is presented on the FD[3:1] pins).   coarse upper threshold output is output two clock cycles after
                                                                     the level is exceeded at the input and, therefore, provides a fast
Table 23. ADC Fast Magnitude Nomimal Levels                          indication of the input signal level. The coarse upper threshold
                                                                     levels are shown in Table 25. This indicator remains asserted for
with Fast Detect Mode Select Bits = 001                              a minimum of two ADC clock cycles or until the signal drops
                                                                     below the threshold level.
ADC Fast      Nominal Input  Nominal Input
Magitude on   Magnitude      Magnitude                               Table 25. Coarse Upper Threshold Levels
FD[2:0] Pins  Below FS (dB)  Uncertainty (dB)

000           <-24           Minimum to -18.07                                               C_UT Is Active When Signal
                                                                                             Magnitude Below FS
001           -24 to -14.5   -30.14 to -12.04                        Coarse Upper Threshold  Is Greater Than (dB)
                                                                     Register[2:0]
010           -14.5 to -10   -18.07 to -8.52

011           -10 to -7      -12.04 to -6.02                         000                     <-24

100           -7 to -5       -8.52 to -4.08                          001                     -24

101           -5 to -3.25    -6.02 to -2.5                           010                     -14.5

110           -3.25 to -1.8  -4.08 to -1.16                          011                     -10

111           -1.8 to 0      -2.5 to 0                               100                     -7

                                                                     101                     -5

When the fast detect mode select bits are set to 0b010 or 0b011      110                     -3.25
(that is, when ADC fast magnitude is presented on the FD[2:1]
pins), the LSB is not provided. The input ranges for this mode       111                     -1.8
are shown in Table 24.
                                                                     Fine Upper Threshold (F_UT)
Table 24. ADC Fast Magnitude Nomimal Levels
                                                                     The fine upper threshold indicator is asserted if the input
with Fast Detect Mode Select Bits = 010 or 011                       magnitude exceeds the value programmed in the fine upper
                                                                     threshold register located in Register 0x106 and Register 0x107.
ADC Fast      Nominal Input  Nominal Input                           The 13-bit threshold register is compared with the signal magni-
Magitude on   Magnitude      Magnitude                               tude at the output of the ADC. This comparison is subject to
FD[2:1] Pins  Below FS (dB)  Uncertainty (dB)                        the ADC clock latency but is accurate in terms of converter
                                                                     resolution. The fine upper threshold magnitude is defined by
00            <-14.5         Minimum to -12.04                       the following equation:

01            -14.5 to -7    -18.07 to -6.02                              dBFS = 20 log(Threshold Magnitude/213)

10            -7 to -3.25    -8.52 to -2.5                           Fine Lower Threshold (F_LT)

11            -3.25 to 0     -4.08 to 0                              The fine lower threshold indicator is asserted if the input magni-
                                                                     tude is less than the value programmed in the fine lower threshold
ADC OVERRANGE (OR)                                                   register located at Register 0x108 and Register 0x109. The fine
                                                                     lower threshold register is a 13-bit register that is compared with
The ADC overrange indicator is asserted when an overrange is         the signal magnitude at the output of the ADC. This comparison
detected on the input of the ADC. The overrange condition is         is subject to ADC clock latency but is accurate in terms of
determined at the output of the ADC pipeline and, therefore, is      converter resolution. The fine lower threshold magnitude
subject to a latency of 12 ADC clock cycles. An overrange at the     is defined by the following equation:
input is indicated by this bit 12 clock cycles after it occurs.
                                                                          dBFS = 20 log(Threshold Magnitude/213)
GAIN SWITCHING
                                                                     The operation of the fine upper threshold and fine lower
The AD6655 includes circuitry that is useful in applications         threshold indicators is shown in Figure 75.
either where large dynamic ranges exist or where gain ranging
converters are employed. This circuitry allows digital thresholds
to be set such that an upper threshold and a lower threshold can
be programmed. Fast detect mode select bits = 010 through fast
detect mode select bits = 101 support various combinations of
the gain switching options.

One such use is to detect when an ADC is about to reach full
scale with a particular input condition. The result is to provide
an indicator that can be used to quickly insert an attenuator that
prevents ADC overdrive.

                                                Rev. A | Page 42 of 88
Increment Gain (IG) and Decrement Gain (DG)                                                             AD6655

The increment gain and decrement gain indicators are intended        with the magnitude at the output of the ADC. This comparison
to be used together to provide information to enable external        is subject to the ADC clock latency but allows a finer, more
gain control. The decrement gain indicator works in conjunction      accurate comparison. The fine upper threshold magnitude is
with the coarse upper threshold bits, asserting when the input       defined by the following equation:
magnitude is greater than the 3-bit value in the coarse upper
threshold register (Address 0x105). The increment gain indicator,         dBFS = 20 log(Threshold Magnitude/213)
similarly, corresponds to the fine lower threshold bits except       The decrement gain output works from the ADC fast detect
that it is asserted only if the input magnitude is less than the     output pins, providing a fast indication of potential overrange
value programmed in the fine lower threshold register after the      conditions. The increment gain uses the comparison at the
dwell time elapses. The dwell time is set by the 16-bit dwell time   output of the ADC, requiring the input magnitude to remain
value located at Address 0x10A and Address 0x10B and is set in       below an accurate, programmable level for a predefined period
units of ADC input clock cycles ranging from 1 to 65,535. The        before signaling external circuitry to increase the gain.
fine lower threshold register is a 13-bit register that is compared  The operation of the increment gain output and decrement gain
                                                                     output is shown graphically in Figure 75.

                                                                                         UPPER THRESHOLD (COARSE OR FINE)

                              DWELL TIME                             FINE LOWER THRESHOLD

               TIMER RESET BY
               RISE ABOVE F_LT

                                                                     DWELL TIME  TIMER COMPLETES BEFORE
                                                                                 SIGNAL RISES ABOVE F_LT
C_UT OR F_UT*
F_LT
DG
IG

*C_UT AND F_UT DIFFER ONLY IN ACCURACY AND LATENCY.                                                                                    06709-073
NOTE: OUTPUTS FOLLOW THE INSTANTEOUS SIGNAL LEVEL AND NOT THE ENVELOPE BUT ARE GUARANTEED ACTIVE FOR A MINIMUM OF 2 ADC CLOCK CYCLES.

                                                           Figure 75. Threshold Settings for C_UT, F_UT, F_LT, DG, and IG

               Rev. A | Page 43 of 88
AD6655

SIGNAL MONITOR                                                       current ADC input signal magnitude. This comparison continues
                                                                     until the monitor period timer reaches a count of 1.
The signal monitor block provides additional information
about the signal being digitized by the ADC. The signal monitor      When the monitor period timer reaches a count of 1, the 13-bit
computes the rms input magnitude, the peak magnitude, and/or         peak level value is transferred to the signal monitor holding
the number of samples by which the magnitude exceeds a               register (not accessible to the user), which can be read through
particular threshold. Together, these functions can be used to       the SPI port or output through the SPORT serial interface. The
gain insight into the signal characteristics and to estimate the     monitor period timer is reloaded with the value in the SMPR,
peak/average ratio or even the shape of the complementary            and the countdown is restarted. In addition, the magnitude of
cumulative distribution function (CCDF) curve of the input           the first input sample is updated in the peak level holding
signal. This information can be used to drive an AGC loop to         register, and the comparison and update procedure, as
optimize the range of the ADC in the presence of real-world          explained previously, continues.
signals.
                                                                     Figure 76 is a block diagram of the peak detector logic. The
The signal monitor result values can be obtained from the part by    SMR register contains the absolute magnitude of the peak
reading back internal registers at Address 0x116 to Address 0x11B,   detected by the peak detector logic.
using the SPI port or the signal monitor SPORT output. The output
contents of the SPI-accessible signal monitor registers are set via    FROM                            DOWN                                   TO
the two signal monitor mode bits of the signal monitor control       MEMORY                          COUNTER                           INTERRUPT
register (Address 0x112). Both ADC channels must be configured                                                                       CONTROLLER
for the same signal monitor mode. Separate SPI-accessible, 20-bit       MAP
signal monitor result (SMR) registers are provided for each ADC                     POWER MONITOR             IS COUNT = 1?
channel. Any combination of the signal monitor functions can                        PERIOD REGISTER
also be output to the user via the serial SPORT interface. These
outputs are enabled using the peak detector output enable, the       FROM                    LOAD             POWER MONITOR      TO
rms magnitude output enable, and the threshold crossing output       INPUT                                          HOLDING  MEMORY
enable bits in the signal monitor SPORT control register             PORTS              CLEAR                      REGISTER
(Address 0x1111).                                                            MAGNITUDE                                          MAP
                                                                                                                LOAD
For each signal monitor measurement, a programmable signal                    STORAGE
monitor period register (SMPR) controls the duration of the                   REGISTER
measurement. This time period is programmed as the number
of input clock cycles in a 24-bit signal monitor period register            LOAD
located at Address 0x113, Address 0x114, and Address 0x115.
This register can be programmed with a period from 128 samples                                       COMPARE                                      06709-074
to 16.78 (224) million samples.                                                                           A>B

Because the dc offset of the ADC can be significantly larger                        Figure 76. ADC Input Peak Detector Block Diagram
than the signal of interest (affecting the results from the signal
monitor), a dc correction circuit is included as part of the signal  RMS/MS MAGNITUDE MODE
monitor block to null the dc offset before measuring the power.
                                                                     In this mode, the root-mean-square (rms) or mean-square (ms)
PEAK DETECTOR MODE                                                   magnitude of the input port signal is integrated (by adding an
                                                                     accumulator) over a programmable time period (determined by
The magnitude of the input port signal is monitored over a           SMPR) to give the rms or ms magnitude of the input signal.
programmable time period (determined by SMPR) to give the            This mode is set by programming Logic 0 in the signal monitor
peak value detected. This function is enabled by programming a       mode bits of the signal monitor control register or by setting the
Logic 1 in the signal monitor mode bits of the signal monitor        rms magnitude output enable bit in the signal monitor SPORT
control register or by setting the peak detector output enable bit   control register. The 24-bit SMPR, representing the period over
in the signal monitor SPORT control register. The 24-bit SMPR        which integration is performed, must be programmed before
must be programmed before activating this mode.                      activating this mode.

After enabling this mode, the value in the SMPR is loaded into a     After enabling the rms/ms magnitude mode, the value in the
monitor period timer, and the countdown is started. The              SMPR is loaded into a monitor period timer, and the
magnitude of the input signal is compared with the value in the      countdown is started immediately. Each input sample is
internal peak level holding register (not accessible to the user),   converted to floating-point format and squared. It is then
and the greater of the two is updated as the current peak level.     converted to 11-bit, fixed-point format and added to the
The initial value of the peak level holding register is set to the   contents of the 24-bit accumulator. The integration continues
                                                                     until the monitor period timer reaches a count of 1.

                                                                     When the monitor period timer reaches a count of 1, the square
                                                                     root of the value in the accumulator is taken and transferred
                                                                     (after some formatting) to the signal monitor holding register,
                                                                     which can be read through the SPI port or output through the
                                                                     SPORT serial port. The monitor period timer is reloaded with
                                                                     the value in the SMPR, and the countdown is restarted.

        Rev. A | Page 44 of 88
                                                                                                                                                        AD6655

In addition, the first input sample signal power is updated in                             When the monitor period timer reaches a count of 1, the value
the accumulator, and the accumulation continues with the                                   in the internal count register is transferred to the signal monitor
subsequent input samples. Figure 77 illustrates the rms                                    holding register, which can be read through the SPI port or
magnitude monitoring logic.                                                                output through the SPORT serial port.

  FROM                                DOWN                                       TO        The monitor period timer is reloaded with the value in the
MEMORY                              COUNTER                               INTERRUPT        SMPR register, and the countdown is restarted. The internal
                                                                        CONTROLLER         count register is also cleared to a value of 0. Figure 78 illustrates
   MAP                                                                                     the threshold crossing logic. The value in the SMR register is
               POWER MONITOR                     IS COUNT = 1?                             the number of samples that have a magnitude greater than the
               PERIOD REGISTER                                                             threshold register.

FROM                      LOAD                 LOAD                   TO
INPUT               CLEAR                                         MEMORY
PORTS  ACCUMULATOR                           POWER MONITOR
                                                   HOLDING           MAP
                                                  REGISTER
                                                                                           06709-075FROM                                                        TO
                                                                                                                                                                                                                                                                                                                     06709-076MEMORYDOWNINTERRUPT
                                                                                                                           COUNTER                      CONTROLLER
                                                                                              MAP
Figure 77. ADC Input RMS Magnitude Monitoring Block Diagram                                               POWER MONITOR                  IS COUNT = 1?
                                                                                                          PERIOD REGISTER

For rms magnitude mode, the value in the signal monitor result                                                             LOAD
(SMR) register is a 20-bit fixed-point number. The following
equation can be used to determine the rms magnitude in dBFS                                FROM              A COMPARE     CLEAR           LOAD             TO
from the MAG value in the register. Note that if the signal                                INPUT                     A>B                                MEMORY
monitor period (SMP) is a power of 2, the second term in the                               PORTS                               COMPARE   POWER MONITOR
equation becomes 0.                                                                                                                 A>B        HOLDING     MAP
                                                                                                                                              REGISTER
                                                                                           FROM

                                                                                           MEMORY                       B

                                                                                           MAP               UPPER

                                                                                                             THRESHOLD

                                                                                                             REGISTER

RMS    Magnitude     =          20  log    MAG      -  10  log           SMP                                 Figure 78. ADC Input Threshold Crossing Block Diagram
                                            220                                          
                                                                  2ceil  [log2 (SMP  )]    ADDITIONAL CONTROL BITS

For ms magnitude mode, the value in the SMR is a 20-bit fixed-                             For additional flexibility in the signal monitoring process, two
point number. The following equation can be used to determine                              control bits are provided in the signal monitor control register.
the ms magnitude in dBFS from the MAG value in the register.                               They are the signal monitor enable bit and the complex power
Note that if the SMP is a power of 2, the second term in the                               calculation mode enable bit.
equation becomes 0.
                                                                                           Signal Monitor Enable Bit

MS     Magnitude  =  10         log      MAG     -  10  log       SMP                      The signal monitor enable bit, located in Bit 0 of Register 0x112,
                                          220                 2ceil[log2 (SMP)]            enables operation of the signal monitor block. If the signal
                                                                                           monitor function is not needed in a particular application, this
THRESHOLD CROSSING MODE                                                                    bit should be cleared to conserve power.

In the threshold crossing mode of operation, the magnitude of                              Complex Power Calculation Mode Enable Bit
the input port signal is monitored over a programmable time
period (given by SMPR) to count the number of times it crosses                             When this bit is set, the part assumes that Channel A is digitizing
a certain programmable threshold value. This mode is set by                                the I data and Channel B is digitizing the Q data for a complex
programming Logic 1x (where x is a don't care bit) in the signal                           input signal (or vice versa). In this mode, the power reported is
monitor mode bits of the signal monitor control register or by                             equal to
setting the threshold crossing output enable bit in the signal
monitor SPORT control register. Before activating this mode,                                                 I2 + Q2
the user needs to program the 24-bit SMPR and the 13-bit
upper threshold register for each individual input port. The                               This result is presented in the Signal Monitor DC Value Channel A
same upper threshold register is used for both signal monitor-                             register if the signal monitor mode bits are set to 00. The Signal
ing and gain control (see the ADC Overrange and Gain Control                               Monitor DC Value Channel B register continues to compute the
section).                                                                                  Channel B value.

After entering this mode, the value in the SMPR is loaded into a                           DC CORRECTION
monitor period timer, and the countdown is started. The
magnitude of the input signal is compared with the upper                                   Because the dc offset of the ADC may be significantly larger
threshold register (programmed previously) on each input clock                             than the signal being measured, a dc correction circuit is included
cycle. If the input signal has a magnitude greater than the upper                          to null the dc offset before measuring the power. The dc correction
threshold register, the internal count register is incremented by 1.                       circuit can also be switched into the main signal path, but this
The initial value of the internal count register is set to 0. This                         may not be appropriate if the ADC is digitizing a time-varying
comparison and incrementing of the internal count register                                 signal with significant dc content, such as GSM.
continues until the monitor period timer reaches a count of 1.

                                                                                     Rev. A | Page 45 of 88
AD6655

DC Correction Bandwidth                                               SIGNAL MONITOR SPORT OUTPUT
The dc correction circuit is a high-pass filter with a programmable
bandwidth (ranging between 0.15 Hz and 1.2 kHz at 125 MSPS).          The SPORT is a serial interface with three output pins: the SMI
The bandwidth is controlled by writing the 4-bit dc correction        SCLK (SPORT clock), SMI SDFS (SPORT frame sync), and SMI
control register located at Register 0x10C, Bits[5:2]. The following  SDO (SPORT data output). The SPORT is the master and drives
equation can be used to compute the bandwidth value for the dc        all three SPORT output pins on the chip.
correction circuit:
                                                                      SMI SCLK
      DC _ Corr _ BW = 2-k -14 fCLK
                                       2                             The data and frame sync are driven on the positive edge of the
                                                                      SMI SCLK. The SMI SCLK has three possible baud rates: 1/2, 1/4,
where:                                                                or 1/8 the ADC clock rate, based on the SPORT controls. The
k is the 4-bit value programmed in Bits[5:2] of Register 0x10C        SMI SCLK can also be gated off when not sending any data, based
(values between 0 and 13 are valid for k; programming 14 or 15        on the SPORT SMI SCLK sleep bit. Using this bit to disable the
provides the same result as programming 13).                          SMI SCLK when it is not needed can reduce any coupling errors
fCLK is the AD6655 ADC sample rate in hertz (Hz).                     back into the signal path, if these prove to be a problem in the
                                                                      system. Doing so, however, has the disadvantage of spreading
DC Correction Readback                                                the frequency content of the clock. If desired the SMI SCLK
The current dc correction value can be read back in Register 0x10D    can be left running to ease frequency planning.
and Register 0x10E for Channel A and Register 0x10F and
Register 0x110 for Channel B. The dc correction value is a            SMI SDFS
14-bit value that can span the entire input range of the ADC.
                                                                      The SMI SDFS is the serial data frame sync, and it defines the
DC Correction Freeze                                                  start of a frame. One SPORT frame includes data from both
Setting Bit 6 of Register 0x10C freezes the DC correction at its      datapaths. The data from Datapath A is sent just after the frame
current state and continues to use the last updated value as the      sync, followed by data from Datapath B.
dc correction value. Clearing this bit restarts dc correction and
adds the currently calculated value to the data.                      SMI SDO

DC Correction Enable Bits                                             The SMI SDO is the serial data output of the block. The data is
                                                                      sent MSB first on the next positive edge after the SMI SDFS.
Setting Bit 0 of Register 0x10C enables dc correction for use in      Each data output block includes one or more of rms magnitude,
the signal monitor calculations. The calculated dc correction value   peak level, and threshold crossing values from each datapath in
can be added to the output data signal path by setting Bit 1 of       the stated order. If enabled, the data is sent, rms first, followed
Register 0x10C.                                                       by peak and threshold, as shown in Figure 79.

                                                                                    GATED, BASED ON CONTROL

SMI SCLK

SMI SDFS

SMI SDO   MSB RMS/MS CH A LSB  PK CH A  THR CH A MSB RMS/MS CH B LSB             PK CH B       THR CH B   RMS/MS CH A

          20 CYCLES            16 CYCLES 16 CYCLES                    20 CYCLES  16 CYCLES 16 CYCLES                              06709-077

                     Figure 79. Signal Monitor SPORT Output Timing (RMS, Peak, and Threshold Enabled)

                                                                      GATED, BASED ON CONTROL

SMI SCLK  MSB RMS/MS CH A LSB           THR CH A MSB RMS/MS CH B LSB             THR CH B                 RMS/MS CH A
SMI SDFS

SMI SDO

          20 CYCLES            16 CYCLES                              20 CYCLES  16 CYCLES                             06709-078

                               Figure 80. Signal Monitor SPORT Output Timing (RMS and Threshold Enabled)

                                                    Rev. A | Page 46 of 88
CHANNEL/CHIP SYNCHRONIZATION                                                                           AD6655

The AD6655 has a SYNC input that allows the user flexible           The SYNC input is internally synchronized to the sample clock.
synchronization options for synchronizing the internal blocks.      However, to ensure that there is no timing uncertainty between
The sync feature is useful for guaranteeing synchronized operation  multiple parts, the SYNC input signal should be synchronized
across multiple ADCs. The input clock divider, NCO, half-band       to the input clock signal. The SYNC input should be driven
filters, and signal monitor block can be synchronized using the     using a single-ended CMOS type signal.
SYNC input. Each of these blocks, except for the signal monitor,
can be enabled to synchronize on a single occurrence of the
SYNC signal or on every occurrence.

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AD6655

SERIAL PORT INTERFACE (SPI)                                              All data is composed of 8-bit words. The first bit of each individual
                                                                         byte of serial data indicates whether a read command or a write
The AD6655 serial port interface (SPI) allows the user to configure      command is issued. This allows the serial data input/output
the converter for specific functions or operations through a             (SDIO) pin to change direction from an input to an output.
structured register space provided inside the ADC. The SPI
gives the user added flexibility and customization, depending on         In addition to word length, the instruction phase determines
the application. Addresses are accessed via the serial port and          whether the serial frame is a read or write operation, allowing
can be written to or read from via the port. Memory is organized         the serial port to be used both to program the chip and to read
into bytes that can be further divided into fields. These fields are     the contents of the on-chip memory. If the instruction is a readback
documented in the Memory Map section. For detailed operational           operation, performing a readback causes the serial data input/
information, see Application Note AN-877, Interfacing to High            output (SDIO) pin to change direction from an input to an output
Speed ADCs via SPI.                                                      at the appropriate point in the serial frame.

CONFIGURATION USING THE SPI                                              Data can be sent in MSB-first mode or in LSB-first mode. MSB
                                                                         first is the default on power-up and can be changed via the SPI
Three pins define the SPI of this ADC: the SCLK/DFS pin, the             port configuration register. For more information about this
SDIO/DCS pin, and the CSB pin (see Table 26). The SCLK/DFS               and other features, see Application Note AN-877, Interfacing to
(serial clock) pin is used to synchronize the read and write data        High Speed ADCs via SPI at www.analog.com.
presented from/to the ADC. The SDIO/DCS (serial data input/
output) pin is a dual-purpose pin that allows data to be sent and        HARDWARE INTERFACE
read from the internal ADC memory map registers. The CSB
(chip select bar) pin is an active-low control that enables or disables  The pins described in Table 26 comprise the physical interface
the read and write cycles.                                               between the user programming device and the serial port of the
                                                                         AD6655. The SCLK pin and the CSB pin function as inputs
Table 26. Serial Port Interface Pins                                     when using the SPI interface. The SDIO pin is bidirectional,
                                                                         functioning as an input during write phases and as an output
Pin Function                                                             during readback.

SCLK Serial Clock. The serial shift clock input, which is used to        The SPI interface is flexible enough to be controlled by either
         synchronize serial interface reads and writes.                  FPGAs or microcontrollers. One method for SPI configuration
                                                                         is described in detail in Application Note AN-812, Microcontroller-
SDIO  Serial Data Input/Output. A dual-purpose pin that                  Based Serial Port Interface (SPI) Boot Circuit.
      typically serves as an input or an output, depending on
      the instruction being sent and the relative position in the        The SPI port should not be active during periods when the full
      timing frame.                                                      dynamic performance of the converter is required. Because the
                                                                         SCLK signal, the CSB signal, and the SDIO signal are typically
CSB Chip Select Bar. An active-low control that gates the read           asynchronous to the ADC clock, noise from these signals can
         and write cycles.                                               degrade converter performance. If the on-board SPI bus is used for
                                                                         other devices, it may be necessary to provide buffers between
The falling edge of the CSB, in conjunction with the rising edge         this bus and the AD6655 to prevent these signals from transi-
of the SCLK, determines the start of the framing. An example of          tioning at the converter inputs during critical sampling periods.
the serial timing and its definitions can be found in Figure 81
and Table 9.                                                             Some pins serve a dual function when the SPI interface is not
                                                                         being used. When the pins are strapped to AVDD or ground
Other modes involving the CSB are available. The CSB can be              during device power-on, they are associated with a specific
held low indefinitely, which permanently enables the device;             function. The Digital Outputs section describes the strappable
this is called streaming. The CSB can stall high between bytes           functions supported on the AD6655.
to allow for additional external timing. When CSB is tied high,
SPI functions are placed in a high impedance mode. This mode
turns on any SPI pin secondary functions.

During an instruction phase, a 16-bit instruction is transmitted.
Data follows the instruction phase, and its length is determined
by the W0 bit and the W1 bit.

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CONFIGURATION WITHOUT THE SPI                                            SPI ACCESSIBLE FEATURES

In applications that do not interface to the SPI control registers,      Table 28 provides a brief description of the general features that
the SDIO/DCS pin, the SCLK/DFS pin, the SMI SDO/OEB pin,                 are accessible via the SPI. These features are described in detail
and the SMI SCLK/PDWN pin serve as standalone CMOS-                      in Application Note AN-877, Interfacing to High Speed ADCs via
compatible control pins. When the device is powered up, it is            SPI (see www.analog.com). The AD6655 part-specific features
assumed that the user intends to use the pins as static control          are described in the Memory Map Register Description section.
lines for the duty cycle stabilizer, output data format, output
enable, and power-down feature control. In this mode, the CSB            Table 28. Features Accessible Using the SPI
chip select should be connected to AVDD, which disables the
serial port interface.                                                   Feature Name Description

                                                                         Mode                      Allows the user to set either power-down mode
                                                                                                   or standby mode

Table 27. Mode Selection                                                 Clock                     Allows the user to access the DCS via the SPI

                     External                                            Offset                    Allows the user to digitally adjust the
                                                                                                   converter offset
Pin                  Voltage            Configuration

SDIO/DCS             AVDD (default)     Duty cycle stabilizer            Test I/O                  Allows the user to set test modes to have
                                        enabled                                                    known data on output bits
                                        Duty cycle stabilizer
                     AGND               disabled                         Output Mode Allows the user to set up outputs

                                        Twos complement                  Output Phase Allows the user to set the output clock polarity
                                        enabled
SCLK/DFS             AVDD               Offset binary enabled            Output Delay Allows the user to vary the DCO delay

                                        Outputs in high                  VREF                      Allows the user to set the reference voltage
                                        impedance
SMI SDO/OEB          AGND (default)     Outputs enabled
                     AVDD
                                        Chip in power-down or
                        AGND (default)  standby
SMI SCLK/PDWN AVDD                      Normal operation

                     AGND (default)

                          tDS                tHIGH        tCLK                                                         tH
                                                    tLOW
                 tS            tDH

CSB

SCLK DON'T CARE                                                                                                            DON'T CARE

SDIO DON'T CARE      R/W   W1  W0       A12  A11  A10     A9         A8  A7        D5              D4  D3  D2  D1  D0      DON'T CARE

                                                                                                                                                  06709-079

                                                  Figure 81. Serial Port Interface Timing Diagram

                                                          Rev. A | Page 49 of 88
AD6655                                                                 Logic Levels

MEMORY MAP                                                             An explanation of logic level terminology follows:

READING THE MEMORY MAP REGISTER TABLE                                  "Bit is set" is synonymous with "bit is set to Logic 1" or
                                                                            "writing Logic 1 for the bit."
Each row in the memory map register table has eight bit locations.
The memory map is roughly divided into four sections: the chip          "Clear a bit" is synonymous with "bit is set to Logic 0" or
configuration registers (Address 0x00 to Address 0x02); the                 "writing Logic 0 for the bit."
channel index and transfer registers (Address 0x05 and
Address 0xFF); the ADC functions registers, including setup,           Transfer Register Map
control, and test (Address 0x08 to Address 0x18); and the digital
feature control registers (Address 0x100 to Address 0x123).            Address 0x08 to Address 0x18 and Address 0x11E to
                                                                       Address 0x123 are shadowed. Writes to these addresses do
The memory map register table (see Table 29) documents the             not affect part operation until a transfer command is issued by
default hexadecimal value for each hexadecimal address shown.          writing 0x01 to Address 0xFF, setting the transfer bit. This allows
The column with the heading Bit 7 (MSB) is the start of the            these registers to be updated internally and simultaneously when
default hexadecimal value given. For example, Address 0x18, the        the transfer bit is set. The internal update takes place when the
VREF select register, has a hexadecimal default value of 0xC0. This    transfer bit is set, and the bit autoclears.
means that Bit 7 = 1, Bit 6 = 1, and the remaining bits are 0s. This
setting is the default reference selection setting. The default value  Channel-Specific Registers
uses a 2.0 V p-p reference. For more information on this function
and others, see Application Note AN-877, Interfacing to High Speed     Some channel setup functions, such as the signal monitor
ADCs via SPI. This document details the functions controlled by        thresholds, can be programmed differently for each channel.
Register 0x00 to Register 0xFF. The remaining registers, from          In these cases, channel address locations are internally duplicated
Register 0x100 to Register 0x123, are documented in the Memory         for each channel. These registers and bits are designated in Table 29
Map Register Description section.                                      as local. These local registers and bits can be accessed by setting
                                                                       the appropriate Channel A or Channel B bits in Register 0x05. If
Open Locations                                                         both bits are set, the subsequent write affects the registers of both
                                                                       channels. In a read cycle, only Channel A or Channel B should
All address and bit locations that are not included in Table 29        be set to read one of the two registers. If both bits are set during
are not currently supported for this device. Unused bits of a          an SPI read cycle, the part returns the value for Channel A.
valid address location should be written with 0s. Writing to these     Registers and bits designated as global in Table 29 affect the entire
locations is required only when part of an address location is         part or the channel features where independent settings are not
open (for example, Address 0x18). If the entire address location       allowed between channels. The settings in Register 0x05 do not
is open (for example, Address 0x13), this address location should      affect the global registers and bits.
not be written.

Default Values

After the AD6655 is reset, critical registers are loaded with
default values. The default values for the registers are given in
the memory map register table, Table 29.

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MEMORY MAP REGISTER TABLE

All address and bit locations that are not included in Table 29 are not currently supported for this device.

Table 29. Memory Map Registers

Addr.  Register       Bit 7           Bit 6      Bit 5       Bit 4    Bit 3          Bit 2  Bit 1      Bit 0       Default Default
(Hex)  Name           (MSB)           LSB first                       1                     LSB first  (LSB)       Value Notes/
                                                                                     Soft                          (Hex) Comments
                                                                                     reset             0
Chip Configuration Registers

0x00   SPI Port       0                          Soft reset 1                                                      0x18  The nibbles
                                                                                                                   0x0D  are mirrored
       Configuration                                                                                                     so that
                                                                                                                         LSB- first or
       (Global)                                                                                                          MSB-first
                                                                                                                         mode
0x01   Chip ID                                                 8-bit Chip ID[7:0]                                        registers
       (Global)                                                (AD6655 = 0x0D)                                           correctly,
                                                                                                                         regardless of
                                                                    (default)                                            shift mode

0x02   Chip Grade     Open            Open       Speed Grade ID[4:3]  Open           Open Open         Open              Default is
       (Global)                                     00 = 150 MSPS                                                        unique chip
                                                    01 = 125 MSPS                                                        ID, different
                                                    10 = 105 MSPS                                                        for each
                                                    11 = 80 MSPS                                                         device; this is
                                                                                                                         a read-only
                                                                                                                         register

                                                                                                                         Speed grade
                                                                                                                         ID used to
                                                                                                                         differentiate
                                                                                                                         devices; this
                                                                                                                         is a read-only
                                                                                                                         register

Channel Index and Transfer Registers

0x05   Channel        Open            Open       Open        Open     Open           Open   Data       Data        0x03  Bits are set to
       Index                                                                                Channel B  Channel A   0x00  determine
                                                                                            (default)  (default)         which device
                                                                                                                         on chip
0xFF   Transfer       Open            Open       Open        Open     Open           Open Open         Transfer          receives the
                                                                                                                         next write
                                                                                                                         command;
                                                                                                                         applies to
                                                                                                                         local registers

                                                                                                                         Synchronously
                                                                                                                         transfers data
                                                                                                                         from the
                                                                                                                         master shift
                                                                                                                         register to
                                                                                                                         the slave

ADC Function Registers                Open       External    Open     Open           Open   Internal power-down    0x00  Determines
0x08 Power Modes Open                            power-      Open                           mode (local)                 various
                                      Open       down pin             Open                  00 = normal operation        generic
                                      Open       function             Open                  01 = full power-down         modes of chip
                                                 (global)                                   10 = standby                 operation
                                                 0 = pdwn                                   11 = normal operation
                                                 1 = stndby
0x09   Global Clock   Open                                                           Open   Open       Duty cycle  0x01
0x0B   (Global)       Open                       Open                                                  stabilize
                                                                                                       (default)
       Clock Divide
       (Global)                                  Open        Open                           Clock divide ratio     0x00  Clock divide
                                                                                                                         values other
                                                                                            000 = divide by 1            than 000
                                                                                                                         automatically
                                                                                            001 = divide by 2            activate
                                                                                            010 = divide by 3            duty cycle
                                                                                                                         stabilization
                                                                                            011 = divide by 4

                                                                                            100 = divide by 5
                                                                                            101 = divide by 6

                                                                                            110 = divide by 7

                                                                                            111 = divide by 8

                                                             Rev. A | Page 51 of 88
AD6655

Addr.  Register        Bit 7       Bit 6      Bit 5             Bit 4        Bit 3        Bit 2     Bit 1           Bit 0       Default  Default
(Hex)  Name            (MSB)       Open                                                                             (LSB)       Value    Notes/
                                                                                                                                (Hex)    Comments
0x0D   Test Mode       Open                   Reset             Reset        Open                   Output test mode
       (Local)                                PN long           PN short                            000 = off (default)         0x00     When
                                              sequence          sequence                            001 = midscale short                 enabled, the
                                                                                                    010 = positive FS                    test data is
                                                                                                    011 = negative FS                    placed on the
                                                                                                    100 = alternating                    output pins
                                                                                                                                         in place of
                                                                                                           checkerboard                  ADC output
                                                                                                    101 = PN long sequence               data
                                                                                                    110 = PN short sequence
                                                                                                    111 = one/zero word

                                                                                                           toggle

0x10   Offset Adjust   Open        Open              Offset adjust in LSBs from +31 to -32 (twos complement format)             0x00
0x14   (Local)                     Output                                                                                       0x00
       Output Mode     Drive       type       Interleaved       Output       Open         Output    00 = offset binary                   Configures
0x16                   strength    0 = CMOS   CMOS              enable                    invert    01 = twos complement                 the outputs
       Clock Phase     0 V to 3.3  1 = LVDS   (global)          bar (local)               (local)   01 = gray code                       and the
       Control         V CMOS or   (global)                                                         11 = offset binary                   format of
       (Global)        ANSI                                                                         (local)                              the data
                       LVDS;       Open
                       1 V to 1.8             Open              Open         Open         Input clock divider phase adjust      0x00     Allows
                       V CMOS or              Open              Open                         000 = no delay                     0x00     selection of
                       reduced                Open                                            001 = 1 input clock cycle         0xC0     clock delays
                       LVDS                                                                  010 = 2 input clock cycles                  into the input
                       (global)                                                              011 = 3 input clock cycles                  divider
                                                                                             100 = 4 input clock cycles
                       Invert                                                                101 = 5 input clock cycles
                       DCO clock                                                             110 = 6 input clock cycles
                                                                                             111 = 7 input clock cycles

0x17   DCO Output      Open        Open                                                  DCO clock delay
       Delay                                                                 (delay = 2500 ps register value/31)
       (Global)
                                                                                           00000 = 0 ps
                                                                                           00001 = 81 ps
                                                                                           00010 = 161 ps
                                                                                           ...
                                                                                           11110 = 2419 ps
                                                                                           11111 = 2500 ps

0x18   VREF Select     Reference voltage                                     Open         Open Open                 Open
       (Global)        selection

                             00 = 1.25 V p-p
                             01 = 1.5 V p-p
                             10 = 1.75 V p-p
                             11 = 2.0 V p-p
                             (default)

Digital Feature Control Registers

0x100  Sync Control    Signal      Half-band  Half-band         NCO32        NCO32        Clock     Clock           Master sync 0x00
       (Global)        monitor     next sync  sync              next sync    sync         divider   divider         enable
                       sync        only       enable            only         enable       next      sync
                       enable                                                             sync      enable
                                                                                          only
0x101  fS/8 Output     Open        Open       fS/8 start state               Open                   fS/8 next       fS/8 sync   0x00
0x102  Mix Control     Open        Open                                                   Open      sync only       enable
       (Global)
                                              Open              Open         FIR gain     fS/8      Complex         FIR filter  0x00
       FIR Filter and                         Open              Open         0 = gain of  output    output          enable      0x01
       Output Mode                                                           2            mix       enable
       Control                                                               1 = gain of  disable                   Open
       (Global)                                                              1                      High-pass/
                                                                                          Spectral  low-pass
0x103  Digital Filter  Open        Open                                      Half-band    reversal  select
       Control                                                               decimation
       (Global)                                                              phase

                                                                Rev. A | Page 52 of 88
                                                                                                                              AD6655

Addr.  Register       Bit 7  Bit 6       Bit 5     Bit 4      Bit 3                  Bit 2  Bit 1       Bit 0        Default  Default
(Hex)  Name           (MSB)  Open        Open      Open                                                 (LSB)        Value    Notes/
0x104                 Open                                                                                           (Hex)    Comments
0x105  Fast Detect    Open   Open        Open      Open                                                 Fast detect
0x106  Control        Open                                    Fast Detect Mode Select[2:0]              enable       0x00
0x107  (Local)        Open
0x108                                                         Open                   Coarse Upper Threshold[2:0]     0x00
0x109  Coarse Upper   Open
0x10A  Threshold                                   Fine Upper Threshold[7:0]                                         0x00
0x10B  (Local)        Open
0x10C                        Open        Open                        Fine Upper Threshold[12:8]                      0x00
       Fine Upper     Open
0x10D  Threshold      Open                         Fine Lower Threshold[7:0]                                         0x00
       Register 0
0x10E  (Local)               Open        Open                        Fine Lower Threshold[12:8]                      0x00

0x10F  Fine Upper                                    Increase Gain Dwell Time[7:0]                                   0x00     In ADC clock
       Threshold                                    Increase Gain Dwell Time[15:8]                                            cycles
0x110  Register 1                                  DC Correction Bandwidth(k:[3:0])
       (Local)                                                                                                       0x00     In ADC clock
0x111                                                   DC Value Channel A[7:0]                                               cycles
       Fine Lower
       Threshold             DC                                                             DC          DC           0x00
       Register 0            correction                                                     correction  correction
       (Local)               freeze                                                         for signal  for signal
                                                                                            path        monitor
       Fine Lower                                                                           enable      enable
       Threshold
       Register 1                                                                                                             Read only
       (Local)
                             Open                             DC Value Channel A[13:8]                                        Read only
       Increase Gain
       Dwell Time                                  DC Value Channel B[7:0]                                                    Read only
       Register 0
       (Local)               Open                             DC Value Channel B[13:8]                                        Read only

       Increase Gain         RMS         Peak      Threshold  SPORT SMI SCLK                SPORT       Signal       0x04
       Dwell Time            magnitude   detector  crossing         divide                  SMI SCLK    monitor
       Register 1            output      output    output                                   sleep
       (Local)               enable      enable    enable     00 = Undefined                            SPORT
                                                              01 = divide by 2                          output
       Signal                                                 10 = divide by 4                          enable
       Monitor                                                11 = divide by 8
       DC
       Correction
       Control
       (Global)

       Signal
       Monitor
       DC Value
       Channel A
       Register 0
       (Global)

       Signal
       Monitor
       DC Value
       Channel A
       Register 1
       (Global)

       Signal
       Monitor
       DC Value
       Channel B
       Register 0
       (Global)

       Signal
       Monitor
       DC Value
       Channel B
       Register 1
       (Global)

       Signal
       Monitor
       SPORT
       Control
       (Global)

                                                   Rev. A | Page 53 of 88
AD6655

Addr.  Register     Bit 7        Bit 6  Bit 5  Bit 4  Bit 3                  Bit 2    Bit 1           Bit 0    Default  Default
(Hex)  Name         (MSB)        Open   Open   Open                                                   (LSB)    Value    Notes/
                                                      Signal                                                   (Hex)    Comments
0x112  Signal       Complex                           monitor                                         Signal
       Monitor      power                             rms/ms                 Signal monitor mode      monitor  0x00
       Control      calculation                       select                                          enable
       (Global)     mode                              0 = rms                00 = rms/ms
                    enable                            1 = ms                 magnitude

                                                                             01 = peak detector

                                                                             10 = threshold crossing
                                                                             11 = threshold crossing

0x113  Signal                                  Signal Monitor Period[7:0]                                      0x80     In ADC clock
0x114  Monitor                                                                                                          cycles
0x115  Period
0x116  Register 0                              Signal Monitor Period[15:8]                                     0x00     I In ADC clock
0x117  (Global)                                                                                                         cycles
0x118
0x119  Signal                                  Signal Monitor Period[23:16]                                    0x00     In ADC clock
0x11A  Monitor                                                                                                          cycles
0x11B  Period
0x11D  Register 1                              Signal Monitor Result Channel A[7:0]                                     Read only
       (Global)
                                               Signal Monitor Result Channel A[15:8]                                    Read only
       Signal
       Monitor      Open         Open   Open   Open         Signal Monitor Result Channel A[19:16]                      Read only
       Period
       Register 2   Open         Open          Signal Monitor Result Channel B[7:0]                                     Read only
       (Global)     Open         Open
                                               Signal Monitor Result Channel B[15:8]                                    Read only
       Signal
       Monitor                          Open   Open         Signal Monitor Result Channel B[19:16]                      Read only
       Result
       Channel A                        Open   Open   Open                   NCO32    NCO32           NCO32    0x00
       Register 0                                                            phase    amplitude       enable
       (Global)                                                                       dither                   0x00
                                                                             dither   enable                   0x00
       Signal                                                                enable                            0x00
       Monitor
       Result
       Channel A
       Register 1
       (Global)

       Signal
       Monitor
       Result
       Channel A
       Register 2
       (Global)

       Signal
       Monitor
       Result
       Channel B
       Register 0
       (Global)

       Signal
       Monitor
       Result
       Channel B
       Register 1
       (Global)

       Signal
       Monitor
       Result
       Channel B
       Register 2
       (Global)

       NCO Control
       (Global)

0x11E  NCO                                     NCO Frequency Value[7:0]
0x11F  Frequency 0
0x120  NCO                                     NCO Frequency Value[15:8]
       Frequency 1
                                               NCO Frequency Value[23:16]
       NCO
       Frequency 2

                                               Rev. A | Page 54 of 88
                                                                                                        AD6655

Addr.  Register     Bit 7  Bit 6  Bit 5  Bit 4                        Bit 3  Bit 2  Bit 1  Bit 0  Default Default
(Hex)  Name         (MSB)                                                                  (LSB)  Value Notes/
                                                                                                  (Hex) Comments

0x121  NCO                               NCO Frequency Value[31:24]                               0x00
       Frequency 3

0x122  NCO Phase                         NCO Phase Value[7:0]                                     0x00
0x123  Offset 0                          NCO Phase Value[15:8]                                    0x00

       NCO Phase
       Offset 1

MEMORY MAP REGISTER DESCRIPTION                                       Bit 1--Clock Divider Sync Enable
                                                                      Bit 1 gates the sync pulse to the clock divider. The sync signal
For more information on functions controlled in Register 0x00         is passed when Bit 1 and Bit 0 are high. This is continuous
to Register 0xFF, see Application Note AN-877, Interfacing to         sync mode.
High Speed ADCs via SPI, at www.analog.com.                           Bit 0--Master Sync Enable
                                                                      Bit 0 must be high to enable any of the sync functions.
SYNC Control (Register 0x100)                                         fS/8 Output Mix Control (Register 0x101)
Bit 7--Signal Monitor Sync Enable                                     Bits[7:6]--Reserved
                                                                      Bits[5:4]--fS/8 Start State
Bit 7 enables the sync pulse from the external sync input to the
signal monitor block. The sync signal is passed when Bit 7 and
Bit 0 are high. This is continuous sync mode.

Bit 6--Half-Band Next Sync Only                                       Bit 5 and Bit 4 set the starting phase of the fS/8 output mix.

If the master sync enable bit (Register 0x100, Bit 0) and the half-   Bits[3:2]--Reserved
band sync enable bit (Register 0x100, Bit 5) are high, Bit 6 allows
the NCO32 to synchronize following the first sync pulse it            Bit 1--fS/8 Next Sync Only
receives and ignore the rest. If Bit 6 is set, Bit 5 of Register
0x100 resets after this sync occurs.                                  If the master sync enable bit (Register 0x100, Bit 0) and the fS/8
                                                                      sync enable bit (Register 0x101, Bit 0) are high, Bit 1 allows the
Bit 5--Half-Band Sync Enable                                          fS/8 output mix to synchronize following the first sync pulse it
                                                                      receives and ignore the rest. Bit 0 of Register 0x100 resets after it
Bit 5 gates the sync pulse to the half-band filter. When Bit 5        synchronizes.
is set high, the sync signal causes the half-band to resynchro-
nize, starting at the half-band decimation phase selected in          Bit 0--fS/8 Sync Enable
Register 0x103, Bit 3. This sync is active only when the master
sync enable bit (Register 0x100, Bit 0) is high. This is continuous   Bit 0 gates the sync pulse to the fS/8 output mix. This sync is
sync mode.                                                            active only when the master sync enable bit (Register 0x100,
                                                                      Bit 0) is high. This is continuous sync mode.

Bit 4--NCO32 Next Sync Only                                           FIR Filter and Output Mode Control (Register 0x102)
                                                                      Bits[7:4]--Reserved
If the master sync enable bit (Register 0x100, Bit 0) and the         Bit 3--FIR Gain
NCO32 sync enable bit (Register 0x100, Bit 3) are high, Bit 4
allows the NCO32 to synchronize following the first sync pulse it     When Bit 3 is set high, the FIR filter path, if enabled, has a gain
receives and ignore the rest. Bit 3 of Register 0x100 resets after a  of 1. When Bit 3 set low, the FIR filter path has a gain of 2.
sync occurs if Bit 4 is set.                                          Bit 2--fS/8 Output Mix Disable
                                                                      Bit 2 disables the fS/8 output mix when enabled. Bit 2 should be
Bit 3--NCO32 Sync Enable                                              set along with Bit 1 to enable complex output mode.
                                                                      Bit 1--Complex Output Mode Enable
Bit 3 gates the sync pulse to the 32-bit NCO. When this bit is set
high, the sync signal causes the NCO to resynchronize, starting       Setting Bit 1 high enables complex output mode.
at the NCO phase offset value. This sync is active only when the      Bit 0--FIR Filter Enable
master sync enable bit (Register 0x100, Bit 0) is high. This is
continuous sync mode.                                                 When set high, Bit 0 enables the FIR filter. When Bit 0 is
                                                                      cleared, the FIR filter is bypassed and shut down for power
Bit 2--Clock Divider Next Sync Only                                   savings.

If the master sync enable bit (Register 0x100, Bit 0) and the
clock divider sync enable bit (Register 0x100, Bit 1) are high,
Bit 2 allows the clock divider to synchronize following the first
sync pulse it receives and ignores the rest. Bit 1 of Register 0x100
resets after it synchronizes.

                                         Rev. A | Page 55 of 88
AD6655

Digital Filter Control (Register 0x103)                               Increase Gain Dwell Time (Register 0x10A and
Bits[7:4]--Reserved                                                   Register 0x10B)
Bit 3--Half-Band Decimation Phase                                     Register 0x10B, Bits[7:0]--Increase Gain Dwell Time
                                                                      Bits[15:8]
When set high, Bit 3 uses the alternate phase of the decimating
half-band filter.                                                     Register 0x10A, Bits[7:0]--Increase Gain Dwell Time
                                                                      Bits[7:0]
Bit 2--Spectral Reversal
                                                                      These register values set the minimum time in ADC sample
Bit 2 enables the spectral reversal feature of the half-band filter.  clock cycles (after clock divider) that a signal needs to stay below
                                                                      the fine lower threshold limit before the F_LT and IG are
Bit 1--High-Pass/Low-Pass Select                                      asserted high.

Bit 1 enables the high-pass mode of the half-band filter when         Signal Monitor DC Correction Control (Register 0x10C)
set high. Setting this bit low enables the low-pass mode (default).   Bit 7--Reserved

Bit 0--Reserved                                                       Bit 6--DC Correction Freeze

Bit 0 reads back as a 1.                                              When Bit 6 is set high, the dc correction is no longer updated to
Fast Detect Control (Register 0x104)                                  the signal monitor block, which holds the last dc value
Bits[7:4]--Reserved                                                   calculated.
Bits[3:1]--Fast Detect Mode Select
                                                                      Bits[5:2]--DC Correction Bandwidth
Bits[3:1] set the mode of the fast detect output bits according to
Table 29.                                                             Bits[5:2] set the averaging time of the signal monitor dc
                                                                      correction function. This 4-bit word sets the bandwidth of the
Bit 0--Fast Detect Enable                                             correction block, according to the following equation:

Bit 0 is used to enable the fast detect output pins. When the FD            DC _ Corr _ BW = 2-k -14 fCLK
outputs are disabled, the outputs go into a high impedance state.                                            2
In LVDS mode when the outputs are interleaved, the outputs go
high-Z only if both channels are turned off (power-down/              where:
standby/output disabled). If only one channel is turned off           k is the 4-bit value programmed in Bits[5:2] of Register 0x10C
(power-down/standby/output disabled), the fast detect outputs         (values between 0 and 13 are valid for k; programming 14 or 15
repeat the data of the active channel.                                provides the same result as programming 13).
Coarse Upper Threshold (Register 0x105)                               fCLK is the AD6655 ADC sample rate in hertz (Hz).
Bits[7:3]--Reserved
Bits[2:0]--Coarse Upper Threshold                                     Bit 1--DC Correction for Signal Path Enable

These bits set the level required to assert the coarse upper          Setting this bit high causes the output of the dc measurement
threshold indication (see Table 25).                                  block to be summed with the data in the signal path to remove
Fine Upper Threshold (Register 0x106 and Register 0x107)              the dc offset from the signal path.
Register 0x107, Bits[7:5]--Reserved
Register 0x107, Bits[4:0]--Fine Upper Threshold Bits[12:8]            Bit 0--DC Correction for Signal Monitor Enable
Register 0x106, Bits[7:0]--Fine Upper Threshold Bits[7:0]
                                                                      This bit enables the dc correction function in the signal monitor
These registers provide a fine upper limit threshold. The 13-bit      block. The dc correction is an averaging function that can be
value is compared to the 13-bit magnitude from the ADC block.         used by the signal monitor to remove dc offset in the signal.
If the ADC magnitude exceeds this threshold value, the F_UT           Removing this dc from the measurement allows a more
indicator is set.                                                     accurate power reading.
Fine Lower Threshold (Register 0x108 and Register 0x109)
Register 0x109, Bits[7:5]--Reserved                                   Signal Monitor DC Value Channel A (Register 0x10D and
Register 0x109, Bits[4:0]--Fine Lower Threshold Bits[12:8]            Register 0x10E)
Register 0x108, Bits[7:0]--Fine Lower Threshold Bits[7:0]             Register 0x10E, Bits[7:6]--Reserved

                                                                      Register 0x10E, Bits[5:0]--DC Value Channel A[13:8]

                                                                      Register 0x10D, Bits[7:0]--DC Value Channel A[7:0]

                                                                      These read-only registers hold the latest dc offset value computed
                                                                      by the signal monitor for Channel A.

These registers provide a fine lower limit threshold. This 13-bit
value is compared with the 13-bit magnitude from the ADC
block. If the ADC magnitude is less than this threshold value,
the F_LT indicator is set.

                                                                                            Rev. A | Page 56 of 88
Signal Monitor DC Value Channel B (Register 0x10F and                                                    AD6655
Register 0x110)
Register 0x110, Bits[7:6]--Reserved                                   Bit 0--Signal Monitor Enable
Register 0x110, Bits[5:0]--Channel B DC Value Bits[13:8]
Register 0x10F, Bits[7:0]--Channel B DC Value Bits [7:0]              Setting Bit 0 high enables the signal monitor block.
                                                                      Signal Monitor Period (Register 0x113 to Register 0x115)
These read-only registers hold the latest dc offset value computed    Register 0x115 Bits[7:0]--Signal Monitor Period[23:16]
by the signal monitor for Channel B.                                  Register 0x114 Bits[7:0]--Signal Monitor Period[15:8]
Signal Monitor SPORT Control (Register 0x111)                         Register 0x113 Bits[7:0]--Signal Monitor Period[7:0]
Bit 7--Reserved
Bit 6--RMS/MS Magnitude Output Enable                                 This 24-bit value sets the number of clock cycles over which the
                                                                      signal monitor performs its operation. The minimum value for
Bit 6 enables the 20-bit rms or ms magnitude measurement as           this register is 128 cycles (programmed values less than 128
output on the SPORT.                                                  revert to 128).

Bit 5--Peak Detector Output Enable                                    Signal Monitor Result Channel A (Register 0x116 to
                                                                      Register 0x118)
Bit 5 enables the 13-bit peak measurement as output on the SPORT.     Register 0x118, Bits[7:4]--Reserved
                                                                      Register 0x118, Bits[3:0]--Signal Monitor Result
Bit 4--Threshold Crossing Output Enable                               Channel A[19:16]
                                                                      Register 0x117, Bits[7:0]--Signal Monitor Result
Bit 4 enables the 13-bit threshold measurement as output on the       Channel A[15:8]
SPORT.                                                                Register 0x116, Bits[7:0]--Signal Monitor Result
                                                                      Channel A[7:0]
Bits[3:2]--SPORT SMI SCLK Divide
                                                                      This 20-bit value contains the power value calculated by the
The values of these bits set the SPORT SMI SCLK divide ratio from     signal monitor block for Channel A. The content is dependent
the input clock. A value of 0x01 sets divide by 2 (default), a value  on the settings in Register 0x112, Bits[2:1].
of 0x10 sets divide by 4, and a value of 0x11 sets divide by 8.
                                                                      Signal Monitor Result Channel B (Register 0x119 to
Bit 1--SPORT SMI SCLK Sleep                                           Register 0x11B)
                                                                      Register 0x11B, Bits[7:4]--Reserved
Setting Bit 1 high causes the SMI SCLK to remain low when the         Register 0x11B, Bits[3:0]--Signal Monitor Result
signal monitor block has no data to transfer.                         Channel B[19:16]
                                                                      Register 0x11A, Bits[7:0]--Signal Monitor Result
Bit 0--Signal Monitor SPORT Output Enable                             Channel B[15:8]
                                                                      Register 0x119, Bits[7:0]--Signal Monitor Result
When set, Bit 0 enables the signal monitor SPORT output to            Channel B[7:0]
begin shifting out the result data from the signal monitor block.
Signal Monitor Control (Register 0x112)                               This 20-bit value contains the power value calculated by the
Bit 7--Complex Power Calculation Mode Enable                          signal monitor block for Channel B. The content is dependent
                                                                      on the settings in Register 0x112, Bits[2:1].
This mode assumes I data is present on one channel and Q data         NCO Control (Register 0x11D)
is present on the alternate channel. The result reported is the       Bits[7:3]--Reserved
complex power measured as                                             Bit 2--NCO32 Phase Dither Enable

        I2 + Q2                                                       When Bit 2 is set, phase dither in the NCO is enabled. When
                                                                      Bit 2 is cleared, phase dither is disabled.
Bits[6:4]--Reserved
Bit 3--Signal Monitor RMS/MS Select                                   Bit 1--NCO32 Amplitude Dither Enable

Setting Bit 3 low selects rms power measurement mode. Setting         When Bit 1 is set, amplitude dither in the NCO is enabled.
Bit 3 high selects ms power measurement mode.                         When Bit 1 is cleared, amplitude dither is disabled.

Bits[2:1]--Signal Monitor Mode

Bit 2 and Bit 1 set the mode of the signal monitor for data
output to registers at Address 0x116 through Address 0x11B.
Setting these bits to 0x00 selects rms/ms magnitude output,
setting these bits to 0x01 selects peak detector output, and
setting 0x10 or 0x11 selects threshold crossing output.

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AD6655                                                           NCO Phase Offset (Register 0x122 and Register 0x123)
                                                                 Register 0x122, Bits[7:0]--NCO Phase Value[7:0]
Bit 0--NCO32 Enable
When Bit 0 is set, this bit enables the 32-bit NCO operating at  Register 0x123, Bits[7:0]--NCO Phase Value[15:8]
the frequency programmed into the NCO frequency register.
When Bit 0 is cleared, the NCO is bypassed and shuts down for    The 16-bit value programmed into the NCO phase value register
power savings.                                                   is loaded into the NCO block each time the NCO is started or
NCO Frequency (Register 0x11E to Register 0x121)                 when an NCO SYNC signal is received. This process allows the
Register 0x11E, Bits[7:0]--NCO Frequency Value[7:0]              NCO to be started with a known nonzero phase.
Register 0x11F, Bits[7:0]--NCO Frequency Value[15:8]
Register 0x120, Bits[7:0]--NCO Frequency Value[23:16]            Use the following equation to calculate the NCO phase offset
Register 0x121, Bits[7:0]--NCO Frequency Value[31:24]            value:
This 32-bit value is used to program the NCO tuning frequency.
The frequency value to be programmed is given by the                  NCO_PHASE = 216 PHASE/360
following equation:
                                                                 where:
      NCO_FREQ = 232 Mod( f , fCLK )                           NCO_PHASE is a decimal number equal to the 16-bit binary
                                     fCLK                        number to be programmed at Register 0x122 and Register 0x123.
                                                                 PHASE is the desired NCO phase in degrees.
where:
NCO_FREQ is a 32-bit twos complement number representing
the NCO frequency register.
f is the desired carrier frequency in hertz (Hz).
fCLK is the AD6655 ADC clock rate in hertz (Hz).

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                                                                                                                              AD6655

APPLICATIONS INFORMATION                                               For the specifications provided in Table 2, the fS/2 spur, if in
                                                                       band, is excluded from the SNR values. It is treated as a
DESIGN GUIDELINES                                                      harmonic, in terms of SNR. The fS/2 level is included in the
                                                                       SFDR and worst other specifications.
Before starting system-level design and layout of the AD6655,
it is recommended that the designer become familiar with these                       60
guidelines, which discuss the special circuit connections and
layout requirements needed for certain pins.                                                      70

Power and Ground Recommendations                                       SFDR AND fS/2 SPUR (dBFS)  80       SFDR

When connecting power to the AD6655, it is recommended                                            90
that two separate 1.8 V supplies be used: one supply should be
used for analog (AVDD) and digital (DVDD), and a separate                                         100      fS/2 SPUR
supply should be used for the digital outputs (DRVDD). The                                        110
AVDD and DVDD supplies, while derived from the same source,
should be isolated with a ferrite bead or filter choke and separate                               120                        06709-083
decoupling capacitors. The designer can employ several different                                         0
decoupling capacitors to cover both high and low frequencies.                                               50 100 150 200 250 300 350 400 450 500
These capacitors should be located close to the point of entry                                                                INPUT FREQUENCY (MHz)
at the PC board level and close to the pins of the part with
minimal trace length.                                                  Figure 82. AD6655-125 SFDR and fS/2 Spurious Level vs. Input Frequency (fIN)
                                                                                       with DRVDD = 1.8 V Parallel CMOS Output Mode
A single PCB ground plane should be sufficient when using the
AD6655. With proper decoupling and smart partitioning of the                                      60
PCB analog, digital, and clock sections, optimum performance
is easily achieved.                                                    SFDR AND fS/2 SPUR (dBFS)  70

fS/2 Spurious                                                                                                      fS/2 SPUR
                                                                                                  80
Because the AD6655 output data rate is at one-half the sampling
frequency, there is significant fS/2 energy in the outputs of the                                  90      SFDR
part. If this fS/2 spur falls in band, care must be taken to ensure                               100
that this fS/2 energy does not couple into either the clock circuit
or the analog inputs of the AD6655. When fS/2 energy is coupled                                   110
in this fashion, it appears as a spurious tone reflected around fS/4,
3fS/4, 5fS/4, and so on. For example, in a 125 MSPS sampling                                      120                        06709-084
application with a 90 MHz single-tone analog input, this energy                                          0
generates a tone at 97.5 MHz. In this example, the center of the                                            50 100 150 200 250 300 350 400 450 500
Nyquist zone is 93.75 MHz; therefore, the 90 MHz input signal is                                                       ANALOG INPUT FREQUENCY (MHz)
3.75 MHz from the center of the Nyquist zone. As a result, the fS/2
spurious tone appears at 97.5 MHz, or 3.75 MHz above the center        Figure 83. AD6655-150 SFDR and fS/2 Spurious Level vs. Input Frequency (fIN)
of the Nyquist zone. These frequencies are then tuned by the NCOs                      with DRVDD = 1.8 V Parallel CMOS Output Mode
before being output by the AD6655.
                                                                       Operating the part with a 1.8 V DRVDD voltage rather than a 3.3 V
Depending on the relationship of the IF frequency to the center        DRVDD lowers the fS/2 spur. In addition, using LVDS, CMOS
of the Nyquist zone, this spurious tone may or may not exist in the    interleaved, or CMOS IQ output modes also reduces the fS/2
AD6655 output band. Some residual fS/2 energy is present in            spurious level.
the AD6655, and the level of this spur is typically below the
level of the harmonics at clock rates of 125 MSPS and below.           LVDS Operation
Figure 82 shows a plot of the fS/2 spur level vs. analog input
frequency for the AD6655-125. At sampling rates above                  The AD6655 defaults to CMOS output mode on power-up.
125 MSPS, the fS/2 spur level increases and is at a higher level       If LVDS operation is desired, this mode must be programmed
than the worst harmonic, as shown in Figure 83, which shows            using the SPI configuration registers after power-up. When the
the AD6655-150 fS/2 levels.                                            AD6655 powers up in CMOS mode with LVDS termination
                                                                       resistors (100 ) on the outputs, the DRVDD current can be
                                                                       higher than the typical value until the part is placed in LVDS
                                                                       mode. This additional DRVDD current does not cause damage
                                                                       to the AD6655, but it should be taken into account when consid-
                                                                       ering the maximum DRVDD current for the part.

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AD6655                                                                CML

To avoid this additional DRVDD current, the AD6655 outputs            The CML pin should be decoupled to ground with a 0.1 F
can be disabled at power-up by taking the OEB pin high. After         capacitor, as shown in Figure 48.
the part is placed into LVDS mode via the SPI port, the OEB
pin can be taken low to enable the outputs.                           RBIAS

Exposed Paddle Thermal Heat Slug Recommendations                      The AD6655 requires that a 10 k resistor be placed between
                                                                      the RBIAS pin and ground. This resistor sets the master current
It is mandatory that the exposed paddle on the underside of the       reference of the ADC core and should have at least a 1% tolerance.
ADC be connected to analog ground (AGND) to achieve the
best electrical and thermal performance. A continuous, exposed        Reference Decoupling
(no solder mask) copper plane on the PCB should mate to the
AD6655 exposed paddle, Pin 0.                                         The VREF pin should be externally decoupled to ground with
                                                                      a low ESR, 1.0 F capacitor in parallel with a low ESR, 0.1 F
The copper plane should have several vias to achieve the lowest       ceramic capacitor.
possible resistive thermal path for heat dissipation to flow through
the bottom of the PCB. These vias should be filled or plugged with    SPI Port
nonconductive epoxy.
                                                                      The SPI port should not be active during periods when the full
To maximize the coverage and adhesion between the ADC                 dynamic performance of the converter is required. Because the
and the PCB, a silkscreen should be overlaid to partition the         SCLK, CSB, and SDIO signals are typically asynchronous to the
continuous plane on the PCB into several uniform sections.            ADC clock, noise from these signals can degrade converter
This provides several tie points between the ADC and the PCB          performance. If the on-board SPI bus is used for other devices,
during the reflow process. Using one continuous plane with no         it may be necessary to provide buffers between this bus and the
partitions guarantees only one tie point between the ADC and          AD6655 to keep these signals from transitioning at the converter
the PCB. See the evaluation board for a PCB layout example.           inputs during critical sampling periods.
For detailed information about packaging and PCB layout of
chip scale packages, refer to Application Note AN-772, A Design
and Manufacturing Guide for the Lead Frame Chip Scale Package
(LFCSP) (see www.analog.com).

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                                                                                                                       AD6655

EVALUATION BOARD                                                      External supplies can be used to operate the evaluation board
                                                                      by removing L1, L3, L4, and L13 to disconnect the voltage
The AD6655 evaluation board provides all of the support circuitry     regulators supplied from the switching power supply. This enables
required to operate the ADC in its various modes and configura-       the user to individually bias each section of the board. Use P3
tions. The converter can be driven differentially through a double    and P4 to connect a different supply for each section. At least
balun configuration (default) or optionally through the AD8352        one 1.8 V supply is needed with a 1 A current capability for
differential driver. The ADC can also be driven in a single-ended     AVDD and DVDD; a separate 1.8 V to 3.3 V supply is recom-
fashion. Separate power pins are provided to isolate the DUT          mended for DRVDD. To operate the evaluation board using the
from the AD8352 drive circuitry. Each input configuration can         AD8352 option, a separate 5.0 V supply (AMP VDD) with
be selected by proper connection of various components (see           a 1 A current capability is needed. To operate the evaluation board
Figure 85 to Figure 94). Figure 84 shows the typical bench            using the alternate SPI options, a separate 3.3 V analog supply
characterization setup used to evaluate the ac performance of         (VS) is needed, in addition to the other supplies. The 3.3 V
the AD6655.                                                           supply (VS) should have a 1 A current capability, as well. Solder
                                                                      Jumper SJ35 allows the user to separate AVDD and DVDD,
It is critical that the signal sources used for the analog input and  if desired.
clock have very low phase noise (<<1 ps rms jitter) to realize the
optimum performance of the converter. Proper filtering of the         INPUT SIGNALS
analog input signal to remove harmonics and lower the integrated
or broadband noise at the input is also necessary to achieve the      When connecting the clock and analog source, use clean signal
specified noise performance.                                          generators with low phase noise, such as the Rohde & Schwarz
                                                                      SMA100A signal generators or the equivalent. Use 1 m long,
See Figure 85 to Figure 102 for the complete schematics and           shielded, RG-58, 50  coaxial cable for making connections to the
layout diagrams that demonstrate the routing and grounding            evaluation board. Enter the desired frequency and amplitude for
techniques that should be applied at the system level.                the ADC. The AD6655 evaluation board from Analog Devices,
                                                                      Inc., can accept a ~2.8 V p-p or 13 dBm sine wave input for the
POWER SUPPLIES                                                        clock. When connecting the analog input source, it is recom-
                                                                      mended that a multipole, narrow-band, band-pass filter with 50
This evaluation board comes with a wall-mountable switching           terminations be used. Band-pass filters of this type are available
power supply that provides a 6 V, 2 A maximum output. Connect         from TTE, Allen Avionics, and K&L Microwave, Inc. Connect the
the supply to the rated 100 V ac to 240 V ac wall outlet at 47 Hz     filter directly to the evaluation board, if possible.
to 63 Hz. The output of the supply is a 2.1 mm inner diameter
circular jack that connects to the PCB at J16. Once on the PC         OUTPUT SIGNALS
board, the 6 V supply is fused and conditioned before connection
to six low dropout linear regulators that supply the proper bias      The parallel CMOS outputs interface directly with the Analog
to each of the various sections on the board.                         Devices standard ADC data capture board (HSC-ADC-EVALCZ).
                                                                      For more information on the ADC data capture boards and their
                                                                      optional settings, visit www.analog.com/FIFO.

WALL OUTLET
100V TO 240V AC
47Hz TO 63Hz

                              6V DC        5.0V  1.8V   3.3V           3.3V     3.3V
                            2A MAX                     +             +       +

                 SWITCHING                  + +
                   POWER
                   SUPPLY

ROHDE & SCHWARZ,    BAND-PASS        AINA  GND                                       14-BIT   HSC-ADC-EVALCZ             PC RUNNING
        SMA100A,       FILTER                      AMP VDD                     PARALLEL          FPGA BASED            VISUAL ANALOG
                                                                                                       DATA
     2V p-p SIGNAL                                         GND                        CMOS                                   AND SPI
     SYNTHESIZER                                                  AVDD IN                     CAPTURE BOARD              CONTROLLER
                                                                                     14-BIT
ROHDE & SCHWARZ,                                                            GNDPARALLEL                           USB     SOFTWARE
        SMA100A,                                                                    DRVDD IN        CONNECTION
                    BAND-PASS                                                         CMOS
     2V p-p SIGNAL     FILTER                                                               GND           SPI
     SYNTHESIZER                                                                                     VSSPI

ROHDE & SCHWARZ,                                                                                              GND
        SMA100A,                                                                                                      VCP

     2V p-p SIGNAL                                                                                                                                                                                                                                                                       06709-108
     SYNTHESIZER                     AINB              AD6655

                                                 EVALUATION BOARD

                                     CLK

                                                 Figure 84. Evaluation Board Connection

                                                       Rev. A | Page 61 of 88
AD6655                                                                 CSB

DEFAULT OPERATION AND JUMPER SELECTION                                 The CSB pin is internally pulled up, setting the chip into
SETTINGS                                                               external pin mode, to ignore the SDIO and SCLK information.
                                                                       To connect the control of the CSB pin to the SPI circuitry on the
The following is a list of the default and optional settings or        evaluation board, connect J21, Pin 1 to J21, Pin 2.
modes allowed on the AD6655 evaluation board.
                                                                       SCLK/DFS
POWER
                                                                       If the SPI port is in external pin mode, the SCLK/DFS pin sets the
Connect the switching power supply that is provided in the             data format of the outputs. If the pin is left floating, the pin is inter-
evaluation kit between a rated 100 V ac to 240 V ac wall outlet        nally pulled down, setting the default data format condition to
at 47 Hz to 63 Hz and P500.                                            offset binary. Connecting J2, Pin 1 to J2, Pin 2 sets the format to
                                                                       twos complement. If the SPI port is in serial pin mode, connecting
VIN                                                                    J2, Pin 2 to J2, Pin 3 connects the SCLK pin to the on-board SPI
                                                                       circuitry (see the Serial Port Interface (SPI) section).
The evaluation board is set up for a double balun configuration
analog input with optimum 50  impedance matching from                  SDIO/DCS
70 MHz to 200 MHz. For more bandwidth response, the differ-
ential capacitor across the analog inputs can be changed or            If the SPI port is in external pin mode, the SDIO/DCS pin sets
removed (see Table 14). The common mode of the analog inputs           the duty cycle stabilizer. If the pin is left floating, the pin is
is developed from the center tap of the transformer via the CML        internally pulled up, setting the default condition to DCS enabled.
pin of the ADC (see the Analog Input Considerations section).          To disable the DCS, connect J1, Pin 1 to J1, Pin 2. If the SPI port
                                                                       is in serial pin mode, connecting J1, Pin 2 to J1, Pin 3 connects
VREF                                                                   the SDIO pin to the on-board SPI circuitry (see the Serial Port
                                                                       Interface (SPI) section).
VREF is set to 1.0 V by tying the SENSE pin to ground by adding
a jumper on Header J5 (Pin 1 to Pin 2). This causes the ADC to         ALTERNATIVE CLOCK CONFIGURATIONS
operate in 2.0 V p-p full-scale range. To place the ADC in 1.0 V p-p
mode (VREF = 0.5 V), a jumper should be placed on Header J4.           Two alternate clocking options are provided on the AD6655
A separate external reference option is also included on the evalua-   evaluation board. The first option is to use an on-board crystal
tion board. To use an external reference, connect J6 (Pin 1 to Pin 2)  oscillator (Y1) to provide the clock input to the part. To enable
and provide an external reference at TP5. Proper use of the VREF       this crystal, Resistor R8 (0 ) and Resistor R85 (10 k) should
options is detailed in the Voltage Reference section.                  be installed, and Resistor R82 and Resistor R30 should be removed.

RBIAS                                                                  A second clock option is to use a differential LVPECL clock to
                                                                       drive the ADC input using the AD9516 (U2). When using this
RBIAS requires a 10 k resistor (R503) to ground and is used to         drive option, the AD9516 charge pump filter components need
set the ADC core bias current.                                         to be populated (see Figure 89). Consult the AD9516 data sheet
                                                                       for more information.
CLOCK
                                                                       To configure the clock input from S5 to drive the AD9516
The default clock input circuitry is derived from a simple balun-      reference input instead of directly driving the ADC, the
coupled circuit using a high bandwidth 1:1 impedance ratio balun       following components need to be added, removed, and/or
(T5) that adds a very low amount of jitter to the clock path. The      changed.
clock input is 50  terminated and ac-coupled to handle single-
ended sine wave inputs. The transformer converts the single-ended      1. Remove R32, R33, R99, and R101 in the default
input to a differential signal that is clipped before entering the          clock path.
ADC clock inputs. When the AD6655 input clock divider is
utilized, clock frequencies up to 625 MHz can be input into the        2. Populate C78 and C79 with 0.001 F capacitors and
evaluation board through Connector S5.                                      R78 and R79 with 0  resistors in the clock path.

PDWN                                                                   In addition, unused AD9516 outputs (one LVDS and one LVPECL)
                                                                       are routed to optional Connector S8 through Connector S11 on
To enable the power-down feature, connect J7, shorting the             the evaluation board.
PDWN pin to AVDD.

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ALTERNATIVE ANALOG INPUT DRIVE                                                                        AD6655
CONFIGURATION
                                                                   1. Remove C1, C17, C18, and C117 in the default analog
This section provides a brief description of the alternative             input path.
analog input drive configuration using the AD8352. When
using this particular drive option, some additional components     2. Populate C8 and C9 with 0.1 F capacitors in the analog
need to be populated. For more details on the AD8352 differential        input path. To drive the AD8352 in the differential input
driver, including how it works and its optional pin settings,            mode, populate the T10 transformer; the R1, R37, R39,
consult the AD8352 data sheet.                                           R126, and R127 resistors; and the C10, C11, and C125
                                                                         capacitors.
To configure the analog input to drive the AD8352 instead of
the default transformer option, the following components need      3. Populate the optional amplifier output path with the
to be added, removed, and/or changed for Channel A. For                  desired components including an optional low-pass filter.
Channel B, the corresponding components should be changed.               Install 0  resistors, R44 and R48. R43 and R47 should be
                                                                         increased (typically to 100 ) to increase to 200  the
                                                                         output impedance seen by the AD8352.

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