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AD5391_15

器件型号:AD5391_15
厂商名称:ADI [Analog Devices Inc]
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器件描述

8-/16-Channel, 3 V/5 V, Serial Input, Single-Supply, 12-/14-Bit Voltage Output

AD5391_15器件文档内容

Data Sheet                                              8-/16-Channel, 3 V/5 V, Serial Input,
                                                    Single-Supply, 12-/14-Bit Voltage Output

                                                                     AD5390/AD5391/AD5392

FEATURES                                                                                                              I2C-compatible interface
                                                                                                                      Integrated functions
AD5390: 16-channel, 14-bit voltage output DAC
AD5391: 16-channel, 12-bit voltage output DAC                                                                            channel monitor
AD5392: 8-channel, 14-bit voltage output DAC                                                                             simultaneous output update via LDAC
Guaranteed monotonic                                                                                                     clear function to user-programmable code
INL                                                                                                                      amplifier boost mode to optimize slew rate
                                                                                                                         user-programmable offset and gain adjust
   1 LSB max (AD5391)                                                                                                   toggle mode enables square wave generation
   3 LSB max (AD5390-5/AD5392-5)                                                                                        thermal monitor
   4 LSB max (AD5390-3/AD5392-3)                                                                                     Robust 6.5 kV HBM and 2 kV FICDM ESD rating
On-chip 1.25 V/2.5 V, 10 ppm/C reference
Temperature range: -40C to +85C                                                                                     APPLICATIONS
Rail-to-rail output amplifier
Power-down mode                                                                                                       Instrumentation and industrial control
Package types                                                                                                         Power amplifier control
   64-lead LFCSP (9 mm 9 mm)                                                                                        Level setting (ATE)
   52-lead LQFP (10 mm 10 mm)                                                                                       Control systems
User interfaces                                                                                                       Microelectromechanical systems (MEMs)
Serial SPI-, QSPI-, MICROWIRE-, and DSP-compatible                                                                    Variable optical attenuators (VOAs)
   (featuring data readback)                                                                                          Optical transceivers (MSA 300, XFP)

                                                FUNCTIONAL BLOCK DIAGRAM

                       DVDD (3)  DGND (3/4)  AVDD (2)                               AGND (2) DAC_GND (2) REF_GND REFOUT/REFIN SIGNAL_GND (2)

                                  AD5390                                                                                   1.25V/2.5V
                                                                                                                          REFERENCE

             SPI/I2C                            14                                 INPUT 14                           14 DAC 14          DAC 0
        DCEN/AD1                                                                   REG                                         REG
                                                                                                                                  0
           DIN/SDA                                                                 0                                                                  VOUT 0
        SCLK/SCL
        SYNC/AD0                                                                        14   m REG0                                                   VOUT 1
                                                                                                                                                      VOUT 2
                SDO                 STATE                                               14   c REG0                                             R  R  VOUT 3
                                  MACHINE                                                                                                             VOUT 4
               BUSY    INTERFACE                14                                 INPUT 14                           14 DAC 14                       VOUT 5
                   PD   CONTROL       AND                                                                                      REG                    VOUT 6
                                  CONTROL                                                                                         1
                 CLR      LOGIC                                                                                                                       VOUT 7
             RESET                  LOGIC                                                                                                             VOUT 8
                                                                                   REG                                                   DAC 1        VOUT 15
          MON_IN1
          MON_IN2                                                                  1

                                                                                        14   m REG1

                                                                                        14   c REG1                                             R  R

                                                14                                 INPUT 14                           14 DAC 14          DAC 6
                                                                                   REG                                         REG
                                                                                                                                  6
                                                                                   6

                                  POWER-ON                                              14   m REG6
                                     RESET
                                                                                        14   c REG6                                             R  R
                                  VIN0 VIN15
                                                14                                 INPUT 14                           14 DAC 14          DAC 7
                                       MUX                                         REG                                         REG
                                                                                                                                  7
                                                                                   7

                                                                                        14   m REG7

                                                                                        14   c REG7                                             R  R

                                                                                                                      2

                                  MON_OUT                                                                                 LDAC                                 03773-001

                                                                                                           Figure 1.

Rev. F                                          Document Feedback

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AD5390/AD5391/AD5392                                                                                                                      Data Sheet

TABLE OF CONTENTS                                                                                          I2C Write Operation ....................................................................... 28
                                                                                                             4-Byte Mode................................................................................ 28
Features .............................................................................................. 1    3-Byte Mode................................................................................ 29
Applications....................................................................................... 1        2-Byte Mode................................................................................ 30
Functional Block Diagram .............................................................. 1                    AD5390/AD5391/AD5392 On-Chip Special Function
Revision History ............................................................................... 3           Registers....................................................................................... 31
General Description ......................................................................... 4              Control Register Write............................................................... 33
Specifications..................................................................................... 5
                                                                                                           Hardware Functions....................................................................... 35
  AD5390-5/AD5391-5/AD5392-5 Specifications ..................... 5                                          Reset Function ............................................................................ 35
  AD5390-5/AD5391-5/AD5392-5 AC Characteristics............. 7                                               Asynchronous Clear Function.................................................. 35
  AD5390-3/AD5391-3/AD5392-3 Specifications ..................... 8                                          BUSY and LDAC Functions...................................................... 35
  AD5390-3/AD5391-3/AD5392-3 AC Characteristics........... 10                                                Power-On Reset .......................................................................... 35
Timing Characteristics................................................................... 11                 Power-Down ............................................................................... 35
  Serial SPI-, QSPI-, MICROWIRE-, and DSP-Compatible                                                         Microprocessor Interfacing....................................................... 35
  Interface ....................................................................................... 11
  I2C Serial Interface...................................................................... 13            Application Information................................................................ 37
Absolute Maximum Ratings.......................................................... 14                        Power Supply Decoupling ......................................................... 37
  ESD Caution................................................................................ 14             Power Supply Sequencing ......................................................... 38
Pin Configuratons and Function Descriptions .......................... 15                                    Typical Configuration Circuit .................................................. 39
Terminology .................................................................................... 18          AD5390/AD5391/AD5392 Monitor Function....................... 40
Typical Performance Characteristics ........................................... 19                           Toggle Mode Function............................................................... 40
Functional Description .................................................................. 23                 Thermal Monitor Function....................................................... 40
  DAC Architecture....................................................................... 23
  Data Decoding ............................................................................ 24            Outline Dimensions ....................................................................... 42
Interfaces.......................................................................................... 25      Ordering Guide .......................................................................... 43
  DSP-, SPI-, and MICROWIRE-Compatible Serial Interface......25
  I2C Serial Interface...................................................................... 27

Rev. F | Page 2 of 44
Data Sheet                                                                                                        AD5390/AD5391/AD5392

REVISION HISTORY                                                                                  1/09--Rev. B to Rev. C

6/14--Rev. E to Rev. F                                                                            Updated Format ................................................................. Universal
                                                                                                  Changes to Figure 33 ......................................................................27
Deleted Table 1; Renumbered Sequentially ...................................4                     Added Figure 34 and Renumbered Sequentially ........................27
Changed AD5390-3/AD5391-3/AD5392-3 Input Current from                                             Changes to Figure 34 ......................................................................28
10 A (max) to 1 A (max); Table 3 ..........................................8                  Changes to Table 28 ........................................................................33
Changes to Table 5 ..........................................................................11   Change order of Figure 41 and Figure 42 ....................................36
Changes to Soft Reset Section .......................................................31           Changes to Toggle Mode Function Section.................................37
Changes to Reset Function Section ..............................................35
Replaced ADSP2101 with ADSP-BF527 ......................................36                        3/06--Rev. A to Rev. B
Added Power Supply Sequencing Section ...................................38
Changes to Ordering Guide...........................................................43            Changes to Figure 1 .......................................................................... 1
                                                                                                  Changes to Table 9 ..........................................................................14
6/12--Rev. D to Rev. E                                                                            Changes to Table 12 and Table 15 .................................................23
                                                                                                  Updated Outline Dimensions........................................................39
Changes to Table 1 ............................................................................4  Changes to Ordering Guide...........................................................40
Change to Accuracy Parameter, Gain Error, Table 2....................5
Change to Accuracy Parameter, Gain Error, Table 4....................8                            10/04--Rev. 0 to Rev. A
Added Exposed Pad Notation to Figure 7 and Figure 8 ............15
                                                                                                  Changes to Features ..........................................................................1
5/12--Rev. C to Rev. D                                                                            Changes to Table 1 ............................................................................ 3
                                                                                                  Changes to Table 2 ............................................................................ 4
Changes to Product Title and Features Section ............................1                       Changes to Table 3 ............................................................................ 6
Changes to Table 2 ............................................................................4  Changes to Table 4 ............................................................................ 7
Changes to Table 3 ............................................................................6  Changes to Figure 36 ......................................................................35
Changes to Table 4 ............................................................................7  Changes to Figure 37 ......................................................................36
Changes to Table 5 ............................................................................9  Changes to Figure 38 ......................................................................36
Changes to Table 6 ..........................................................................10   Changes to Ordering Guide...........................................................41
Changes to Table 8 ..........................................................................13
Changes to Figure 8 and Figure 10 ...............................................14               4/04--Revision 0: Initial Version
Changes to Table 9 ..........................................................................16
Changes to Figure 17, Figure 18, Figure 19, And Figure 22 ......19
Changes to Figure 23, Figure 24, Figure 25, and Figure 26 .......20
Changes to Table 26 ........................................................................32
Changes to Ordering Guide...........................................................40

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AD5390/AD5391/AD5392                                                                            Data Sheet

GENERAL DESCRIPTION                                              The AD5390/AD5391/AD5392 contain a 3-wire serial interface
                                                                 with interface speeds in excess of 30 MHz that are compatible
The AD5390/AD5391 are complete single-supply, 16-channel,        with SPI, QSPITM, MICROWIRETM, and DSP interface standards
14-bit and 12-bit DACs, respectively. The AD5392 is a complete   and an I2C-compatible interface supporting a 400 kHz data
single-supply, 8-channel, 14-bit DAC. The devices are available  transfer rate.
in either a 64-lead LFCSP or a 52-lead LQFP. All channels have   An input register followed by a DAC register provides double-
an on-chip output amplifier with rail-to-rail operation. All     buffering, allowing DAC outputs to be updated independently
devices include an internal 1.25/2.5 V, 10 ppm/C reference, an  or simultaneously using the LDAC input. Each channel has a
on-chip channel monitor function that multiplexes the analog     programmable gain and offset adjust register, letting the user
outputs to a common MON_OUT pin for external monitoring,         fully calibrate any DAC channel.
and an output amplifier boost mode that optimizes the output     Power consumption is typically 0.25 mA per channel.
amplifier slew rate.

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Data Sheet                                                                      AD5390/AD5391/AD5392

SPECIFICATIONS

AD5390-5/AD5391-5/AD5392-5 SPECIFICATIONS

AVDD = 4.5 V to 5.5 V; DVDD = 2.7 V to 5.5 V; AGND = DGND = 0 V; REFIN = 2.5 V external. All specifications TMIN to TMAX,
unless otherwise noted.

Table 1.                          AD5390-51                     Unit            Test Conditions/Comments
                                  AD5392-51 AD5391-51
Parameter
ACCURACY                          14             12             Bits
                                                                LSB max
   Resolution                     3             1             LSB max
   Relative Accuracy                                            mV max
   Differential Nonlinearity      -1/+2          1             mV max          Guaranteed monotonic over temperature
   Zero-Scale Error
   Offset Error                   4              4              V/C typ       Measured at Code 32 in the linear region
                                                                % FSR max       (AD5390-5/AD5391-5); measured at Code 8 in
   Offset Error TC                4             4             % FSR max       the linear region (AD5391-5)
   Gain Error                                                   ppm FSR/C typ
                                  5             5             LSB max         At 25C TMIN to TMAX
   Gain Temperature Coefficient2  0.05          0.05
   DC Crosstalk2                  0.06          0.06
REFERENCE INPUT/OUTPUT            2              2
   Reference Input2               1              1

      Reference Input Voltage     2.5            2.5            V               1% for specified performance,
                                                                                AVDD = 2 REFIN + 50 mV
      DC Input Impedance          1              1              M min           Typically 100 M
      Input Current               1             1             A max          Typically 30 nA
      Reference Range             1 V to AVDD/2  1 V to AVDD/2  V min/max       Enabled via internal/external bit in control
   Reference Output3                                                            register; REF select bit in control register
                                  2.495/2.505    2.495/2.505    V min/max       selects the reference voltage
      Output Voltage              1.22/1.28      1.22/1.28      V min/max       At ambient, optimized for 2.5 V operation
                                  10            10            ppm max         At ambient when 1.25 V reference is selected
      Reference TC                15            15            ppm max         Temperature range: 25C to 85C
                                  800            800             typ            Temperature range: -40C to +85C
      Output Impedance
OUTPUT CHARACTERISTICS2           0/AVDD         0/AVDD         V min/max       DVDD = 2.7 V to 5.5 V
                                  40             40             mA max
   Output Voltage Range4          1             1             mA max          Total for all pins, TA = TMIN to TMAX
   Short-Circuit Current
   Load Current                   200            200            pF max
   Capacitive Load Stability      1000           1000           pF max
                                  0.6            0.6             max
         RL =
         RL = 5 k                 1000           1000            typ
   DC Output Impedance            100            100            nA typ
MONITOR OUTPUT PIN
   Output Impedance               2              2              V min
   Three-State Leakage Current
LOGIC INPUTS2                     0.8            0.8            V max
   VIH, Input High Voltage                                      V max
   VIL, Input Low Voltage         0.6            0.6            A max
      DVDD > 3.6 V                                              pF max
      DVDD  3.6 V                 10            10
   Input Current
   Pin Capacitance                10             10

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AD5390/AD5391/AD5392                                                          Data Sheet

Parameter                             AD5390-51    AD5391-51    Unit          Test Conditions/Comments
LOGIC INPUTS (SCL, SDA Only)          AD5392-51
                                                   0.7 DVDD   V min         SMBus-compatible at DVDD < 3.6 V
   VIH, Input High Voltage            0.7 DVDD   0.3 DVDD   V max         SMBus-compatible at DVDD < 3.6 V
   VIL, Input Low Voltage             0.3 DVDD   1           A max
   IIN, Input Leakage Current         1           0.05 DVDD  V min         Input filtering suppresses noise spikes of <50 ns
   VHYST, Input Hysteresis            0.05 DVDD  8            pF typ
   CIN, Input Capacitance             8            50           ns max        DVDD = 5 V 10%, sinking 200 A
   Glitch Rejection                   50                                      DVDD = 5 V 10%, SDO only, sourcing 200 A
LOGIC OUTPUTS (BUSY, SDO)2                         0.4          V max         DVDD = 2.7 V to 3.6 V, sinking 200 A
   Output Low Voltage                 0.4          DVDD - 1     V min         DVDD = 2.7 V to 3.6 V SDO only, sourcing 200 A
   Output High Voltage                DVDD - 1     0.4          V max
   Output Low Voltage                 0.4          DVDD - 0.5   V min         ISINK = 3 mA
   Output High Voltage                DVDD - 0.5   1           A max        ISINK = 6 mA
   High Impedance Leakage Current     1           5            pF typ
   High Impedance Output Capacitance  5                                       Outputs unloaded, boost off,
LOGIC OUTPUT (SDA)2                                0.4          V max         0.25 mA/channel typ
   VOL, Output Low Voltage            0.4          0.6          V max         Outputs unloaded, boost on,
                                      0.6          1           A max        0.325 mA/channel typ
   Three-State Leakage Current        1           8            pF typ        VIH = DVDD, VIL = DGND
   Three-State Output Capacitance     8                                       Typically 100 nA
POWER REQUIREMENTS                                 4.5/5.5      V min/max     Typically 1 A
   AVDD                               4.5/5.5      2.7/5.5      V min/max     AD5390/AD5391 with outputs unloaded,
   DVDD                               2.7/5.5                                 AVDD = DVDD = 5 V, boost off
   Power Supply Sensitivity2                       -85          dB typ        AD5392 with outputs unloaded,
   Midscale/AVDD                      -85          0.375        mA/channel    AVDD = DVDD = 5 V, boost off
   AIDD                               0.375                     max
                                                                mA/channel
AIDD                                  0.475        0.475        max
                                                                mA max
DIDD                                  1            1            A max
AIDD (Power-Down)                                               A max
DIDD (Power-Down)                     20           20           mW max
Power Dissipation
                                      20           20           mW max

                                      35           35

                                      20           20

1 The AD5390-5/AD5391-5/AD5392-5 are calibrated with a 2.5 V reference. Temperature range for all versions: -40C to +85C.
2 Guaranteed by characterization, not production tested.
3 Programmable either to 1.25 V typical or 2.5 V typical via the AD5390/AD5391/AD5392 control register. Operating the AD5390-5/AD5391-5/AD5392-5 with a reference

of 1.25 V leads to a degradation in performance accuracy.
4 Accuracy guaranteed from VOUT = 10 mV to AVDD - 50 mV.

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Data Sheet                                                                                      AD5390/AD5391/AD5392

AD5390-5/AD5391-5/AD5392-5 AC CHARACTERISTICS

AVDD = 4.5 V to 5.5 V; DVDD = 2.7 V to 5.5 V; AGND = DGND = 0 V.

Table 2.                               All1 Unit                  Test Conditions/Comments
Parameter
DYNAMIC PERFORMANCE                    3  s typ                   scale to scale change settling to 1 LSB
                                                                  Boost mode off, CR11 = 0
   Output Voltage Settling Time        8  s max                  Boost mode off, CR11 = 0
      AD5390/AD5392                                               Boost mode off, CR11 = 0
                                       3  s typ                  Boost mode off, CR11 = 0
      AD5391                                                      Boost mode on
                                       8  s max                  Boost mode off
      Slew rate2
                                       2.5 V/s typ               See the Terminology section
      Digital-to-Analog Glitch Energy                             See the Terminology section
      Glitch Impulse Peak Amplitude    1.5 V/s typ
      Channel-to-Channel Isolation                                Effect of input bus activity on DAC output under test
      DAC-to-DAC Crosstalk             12 nV-s typ                External reference midscale loaded to DAC
      Digital Crosstalk                                           Internal reference midscale loaded to DAC
      Digital Feedthrough              15 mV typ
   Output Noise (0.1 Hz to 10 Hz)
                                       100 dB typ
      Output Noise Spectral Density
         @ 1 kHz                       1  nV-s typ
         @ 10 kHz
                                       0.8 nV-s typ

                                       0.1 nV-s typ

                                       15 V p-p typ

                                       40 V p-p typ

                                       150 nV/(Hz)1/2 typ
                                       100 nV/(Hz)1/2 typ

1 Guaranteed by characterization, not production tested.
2 The slew rate can be adjusted via the current boost control bit in the DAC control register.

                                                     Rev. F | Page 7 of 44
AD5390/AD5391/AD5392                                                            Data Sheet

AD5390-3/AD5391-3/AD5392-3 SPECIFICATIONS

AVDD = 2.7 V to 3.6 V; DVDD = 2.7 V to 5.5 V; AGND = DGND = 0 V; REFIN = 1.25 V external. All specifications TMIN to TMAX,
unless otherwise noted.

Table 3.                          AD5390-31      AD5391-31      Unit            Test Conditions/Comments
                                  AD5392-31
Parameter                                        12             Bits            Guaranteed monotonic over temperature
ACCURACY                          14             1             LSB max
                                  4             1             LSB max         Measured at code 64 in the linear region
   Resolution                     -1/+2          4              mV max
   Relative Accuracy              4              4             mV max          At 25C
   Differential Nonlinearity      4             5             V/C typ       TMIN to TMAX
   Zero-Scale Error               5             0.05          % FSR max
   Offset Error                   0.05          0.1           % FSR max
   Offset Error TC                0.1           2              ppm FSR/C typ
   Gain Error                     2              1              LSB max
                                  1
   Gain Temperature Coefficient2
   DC Crosstalk                   1.25           1.25           V               1% for specified performance
REFERENCE INPUT/OUTPUT            1              1              M min           Typically 100 M
   Reference Input2               1             1             A max          Typically 30 nA
                                  1 V to AVDD/2  1 V to AVDD/2  V min/max       Enabled via internal/external bit in control
      Reference Input Voltage                                                   register; REF select bit in control register
      DC Input Impedance          1.245/1.255    1.245/1.255    V min/max       selects the reference voltage
      Input Current               2.47/2.53      2.47/2.53      V min/max       At ambient, optimized for 1.25 V operation
      Reference Range             10            10            ppm max         At ambient when 2.5 V reference is selected
   Reference Output3              15            15            ppm max         Temperature range: 25C to 85C
                                  800            800             typ            Temperature range: -40C to +85C
      Output Voltage
                                  0/AVDD         0/AVDD         V min/max       DVDD = 2.7 V to 5.5 V
      Reference TC                40             40             mA max
                                  1             1             mA max          Total for all pins. TA = TMIN to TMAX
      Output Impedance
OUTPUT CHARACTERISTICS2           200            200            pF max
                                  1000           1000           pF max
   Output Voltage Range4          0.6            0.6             max
   Short-Circuit Current
   Load Current                   1000           1000            typ
   Capacitive Load Stability      100            100            nA typ

      RL =                        2              2              V min
      RL = 5 k
   DC Output Impedance            0.8            0.8            V max
MONITOR OUTPUT PIN2
   Output Impedance               0.6            0.6            V max
   Three-State Leakage Current
LOGIC INPUTS2                     1             1             A max
   VIH, Input High Voltage
   VIL, Input Low Voltage         10             10             pF max
      DVDD > 3.6 V
      DVDD  3.6 V
   Input Current
   Pin Capacitance

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Data Sheet                                                                  AD5390/AD5391/AD5392

Parameter                             AD5390-31    AD5391-31    Unit        Test Conditions/Comments
   Logic Inputs (SCL, SDA Only)       AD5392-31                             SMBus-compatible at DVDD < 3.6 V
      VIH, Input High Voltage                      0.7 DVDD   V min       SMBus-compatible at DVDD < 3.6 V
      VIL, Input Low Voltage          0.7 DVDD   0.3 DVDD   V max
      IIN, Input Leakage Current      0.3 DVDD   1           A max      Input filtering suppresses noise spikes <50 ns
      VHYST, Input Hysteresis         1           0.05 DVDD  V min
   Glitch Rejection                   0.05 DVDD  50           ns max      DVDD = 2.7 V to 5.5 V, sinking 200 A
   Logic Outputs (BUSY, SDO)2         50                                    DVDD = 2.7 V to 3.6 V, SDO only, sourcing 200 A
      Output Low Voltage                           0.4          V max       DVDD = 4.5 V to 5.5 V, SDO only, sourcing 200 A
      Output High Voltage             0.4          DVDD - 0.5   V min
                                      DVDD - 0.5   DVDD - 0.1   V min       ISINK = 3 mA
      High Impedance Leakage Current  DVDD - 0.1   1           A max      ISINK = 6 mA
      High Impedance Output           1           5            pF typ
      Capacitance                     5                                     Outputs unloaded, boost off,
   Logic Output (SDA)2                             0.4          V max       0.25 mA/channel typ
      VOL, Output Low Voltage         0.4          0.6          V max       Outputs unloaded, boost on,
                                      0.6          1           A max      0.325 mA/channel typ
      Three-State Leakage Current     1           8            pF typ      VIH = DVDD, VIL = DGND
      Three-State Output              8                                     Typically 100 nA
      Capacitance                                  2.7/3.6      V min/max   Typically 1 A
POWER REQUIREMENTS                    2.7/3.6      2.7/5.5      V min/max   AD5390/AD5391 with outputs unloaded,
   AVDD                               2.7/5.5                               AVDD = DVDD = 3 V, boost off
   DVDD                                            -85          dB typ      AD5392 with outputs unloaded,
   Power Supply Sensitivity2          -85          0.375        mA/channel  AVDD = DVDD = 3 V, boost off
   Midscale/AVDD                      0.375                     max
   AIDD                                            0.475        mA/channel
                                                                max
AIDD                                  0.475        1            mA max
                                                   20           A max
DIDD                                  1            20           A max
                                                   21           mW max
AIDD (Power-Down)                     20
                                                   12           mW max
DIDD (Power-Down)                     20

Power Dissipation                     21

                                      12

1 The AD5390-3/AD5391-3/AD5392-3 are calibrated with a 1.25 V reference. Temperature range for all versions: -40C to +85C.
2 Guaranteed by characterization, not production tested.
3 Programmable either to 1.25 V typical or 2.5 V typical via the AD5390/AD5391/AD5392 control register. Operating the AD5390-3/AD5391-3/AD5392-3 with a reference

of 2.5 V leads to a degradation in performance accuracy.
4 Accuracy guaranteed from VOUT = 39 mV to AVDD - 50 mV.

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AD5390/AD5391/AD5392                                                                                                Data Sheet

AD5390-3/AD5391-3/AD5392-3 AC CHARACTERISTICS

AVDD = 2.7 V to 3.6 V; DVDD = 2.7 V to 5.5 V; AGND = DGND = 0 V; CL = 200 pF to AGND.

Table 4.                            All1 Unit           Test Conditions/Comments
Parameter
DYNAMIC PERFORMANCE                 3  s typ            scale to scale change settling to 1 LSB
                                                        Boost mode off, CR11 = 0
   Output Voltage Settling Time     8  s max           Boost mode off, CR11 = 0
      AD5390/AD5392                                     Boost mode off, CR11 = 0
                                    3  s typ           Boost mode on, CR11 = 1
      AD5391                                            Boost mode on
                                    8  s max           Boost mode off, CR11 = 0
   Slew Rate2
                                    2.5 V/s typ        See the Terminology section
   Digital-to-Analog Glitch Energy                      See the Terminology section
   Glitch Impulse Peak Amplitude    1.5 V/s typ
   Channel-to-Channel Isolation                         Effect of input bus activity on DAC output under test
   DAC-to-DAC Crosstalk             12 nV-s typ         External reference midscale loaded to DAC
   Digital Crosstalk                                    Internal reference midscale loaded to DAC
   Digital Feedthrough              15 mV typ
OUTPUT NOISE (0.1 Hz to 10 Hz)
                                    100 dB typ
   Output Noise Spectral Density
      @ 1 kHz                       1  nV-s typ
      @ 10 kHz
                                    0.8 nV-s typ

                                    0.1 nV-s typ

                                    15 V p-p typ

                                    40 V p-p typ

                                    150 nV/(Hz)1/2 typ
                                    100 nV/(Hz)1/2 typ

1 Guaranteed by design and characterization, not production tested.
2 The slew rate can be programmed via the current boost control bit in the AD5390/AD5391/AD5392 control registers.

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Data Sheet                                                                                                          AD5390/AD5391/AD5392

TIMING CHARACTERISTICS

SERIAL SPI-, QSPI-, MICROWIRE-, AND DSP-COMPATIBLE INTERFACE

DVDD = 2 V to 5.5 V; AVDD = 2.7 V to 5.5 V; AGND = DGND = 0 V. All specifications TMIN to TMAX, unless otherwise noted.

Table 5. 3-Wire Serial Interface1

Parameter2, 3          Limit at TMIN, TMAX          Unit       Description
                                                    ns min     SCLK cycle time
t1                     33                           ns min     SCLK high time
                                                    ns min     SCLK low time
t2                     13                           ns min     SYNC falling edge to SCLK falling edge setup time
                                                    ns min     24th SCLK falling edge to SYNC falling edge
t3                     13                           ns min     Minimum SYNC low time
                                                    ns min     Minimum SYNC high time
t4                     13                           ns min     Minimum SYNC high time in readback mode
                                                    ns min     Data setup time
t54                    13                           ns min     Data hold time
                                                    ns max     24th SCLK falling edge to BUSY falling edge
t64                    33                           ns max     BUSY pulse width low (single channel update)
                                                    ns min     24th SCLK falling edge to LDAC falling edge
t7                     10                           ns min     LDAC pulse width low
                                                    ns         BUSY rising edge to DAC output response time
t7                     140                          min/max
                                                    ns min     BUSY rising edge to LDAC falling edge
t8                     5                            ns min     LDAC falling edge to DAC output response time
                                                    s typ      DAC output settling time, AD5390/AD5391/AD5392; boost mode off
t9                     4.5                          ns min     CLR pulse width low
                                                    s max      CLR pulse activation time
t104                   36                           ns max     SCLK rising edge to SDO valid
                                                    ns min     SCLK falling edge to SYNC rising edge
t11                    670                          ns min     SYNC rising edge to SCLK rising edge
                                                    ns min     SYNC rising edge to LDAC falling edge
t124                   20

t13                    20

t14                    100/2000

t15                    0

t16                    100

t17                    3

t18                    20

t19                    40

t205                   20

t214                   5

t224                   8

t234                   20

1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tr = tf = 5 ns (10% to 90% of VCC) and timed from a voltage level of 1.2 V.
3 See Figure 2, Figure 3, Figure 4, and Figure 5.
4 Standalone mode only.
5 Daisy-chain mode only.

                                                                                         t1

               SCLK         t7                  t3           24                                                           48
               SYNC                                 t2                                                                           t22
                                   t4
                  DIN                                         DB0 DB23                                              t21
                                         t8
                                            t9                                                                             DB0

                                   DB23

                SDO                      INPUT WORD FOR DAC N             INPUT WORD FOR DAC N+1                    DB0
               LDAC                               UNDEFINED         t20

                                                               DB23

                                                                        INPUT WORD FOR DAC N                        t23
                                                                                                                                 t13
                                                                                                                                      03773-002

                                            Figure 2. Serial Interface Timing Diagram (Daisy-Chain Mode)

                                                               Rev. F | Page 11 of 44
AD5390/AD5391/AD5392                                                                                                           Data Sheet

                                                      t1

        SCLK               1     2                                 24                                 24

                           t4                   t3        t2           t5

        SYNC           t7           t6

                                 t8
                                             t9

        DIN                DB23                                    DB0

          BUSY                                                         t10
         LDAC1                                                                             t11
        VOUT 1
         LDAC2                                                             t12  t13
        VOUT 2
                                                                                                          t17
            CLR                                                                                 t14
          VOUT
                                                                                                t15
                                                                                                            t13

                                                                                                               t17
                                                                                                    t16

                                        t18
                                                 t19

                 1LDAC ACTIVE DURING BUSY                                                                           03773-005
                 2LDAC ACTIVE DURING BUSY

                                     Figure 3. Serial Interface Timing Diagram (Standalone Mode)

SCLK                                                  24                                              48
SYNC
                                                              t7A
   DIN
SDO             DB23                                 DB0              DB23'                          DB0

                       INPUT WORD SPECIFIES                                     NOP CONDITION
                       REGISTER TO BE READ

                                                                        DB23                              DB0

                               UNDEFINED                                      SELECTED REGISTER DATA03773-003
                                                                                       CLOCKED OUT                                                                                       03773-006

                              Figure 4. Serial Interface Timing Diagram (Data Readback Mode)

                                                          200A         IOL

                                            TO        CL                        VOH (MIN) OR
                                    OUTPUT            50pF                      VOL (MAX)

                                           PIN

                                                          200A         IOH

                                        Figure 5. Load Circuit for Digital Output Timing

                                                      Rev. F | Page 12 of 44
Data Sheet                                                                                                         AD5390/AD5391/AD5392

I2C SERIAL INTERFACE

DVDD = 2.7 V to 5.5 V; AVDD = 2.7 V to 5.5 V; AGND = DGND = 0 V. All specifications TMIN to TMAX, unless otherwise noted.

Table 6. I2C Serial Interface1

Parameter2  Limit at TMIN, TMAX                Unit     Description
                                               kHz max  SCL clock frequency
FSCL        400                                s min    SCL cycle time
                                               s min    tHIGH, SCL high time
t1          2.5                                s min    tLOW, SCL low time
                                               s min    tHD, STA, start/repeated start condition hold time
t2          0.6                                ns min   tSU, DAT, data setup time
                                               s max    tHD, DAT data hold time
t3          1.3                                s min    tHD, DAT data hold time
                                               s min    tSU, STA setup time for repeated start
t4          0.6                                s min    tSU, STO stop condition setup time
                                               s min    tBUF, bus free time between a stop and a start condition
t5          100                                ns max   tF, fall time of SDA when transmitting
                                               ns min   tR, rise time of SCL and SDA when receiving (CMOS-compatible)
t63         0.9                                ns max   tF, fall time of SDA when transmitting
                                               ns min   tF, fall time of SDA when receiving (CMOS-compatible)
            0                                  ns max   tF, fall time of SCL and SDA when receiving
                                               ns min   tF, fall time of SCL and SDA when transmitting
t7          0.6                                pF max   Capacitive load for each bus line

t8          0.6

t9          1.3

t10         300

            0

t11         300

            0

            300

            20 + 0.1 CB

CB4         400

1 Guaranteed by design and characterization, not production tested.
2 See Figure 6.
3 A master device must provide a hold time of at least 300 ns for the SDA signal (referred to the VIH MIN of the SCL signal) to bridge the undefined region of SCL's falling edge.
4 CB is the total capacitance of one bus line in pF; tR and tF measured between 0.3 DVDD and 0.7 DVDD.

            SDA

                                t9      t3     t10 t11                              t4

            SCL

                                    t4         t6       t2  t5                  t7                             t1       t8
                                                                                                                       STOP
                                       START                                                        REPEATED       CONDITION  03773-007
                                    CONDITION                                                          START

                                                                                                    CONDITION

                                               Figure 6. I2C Interface Timing Diagram

                                                        Rev. F | Page 13 of 44
AD5390/AD5391/AD5392                                                                          Data Sheet

ABSOLUTE MAXIMUM RATINGS                                       Stresses above absolute maximum ratings may cause permanent
                                                               damage to the device. This is a stress rating only; functional
Transient currents of up to 100 mA do not cause SCR latch-up.  operation of the device at these or any other conditions above
TA = 25C, unless otherwise noted.                             those listed in the operational sections of this specification is
                                                               not implied. Exposure to absolute maximum rating conditions
Table 7.                           Rating                      for extended periods may affect device reliability.
Parameter                          -0.3 V to +7 V
AVDD to AGND                       -0.3 V to +7 V              ESD CAUTION
DVDD to DGND                       -0.3 V to DVDD + 0.3 V
Digital Inputs to DGND             -0.3 V to DVDD + 0.3 V
Digital Outputs to DGND            -0.3 V to +7 V
VREF to AGND                       -0.3 V to +7 V
REFOUT to AGND                     -0.3 V to +0.3 V
AGND to DGND                       -0.3 V to AVDD + 0.3 V
VOUTX to AGND
ESD                                6.5 kV
                                   2 kV
   HBM
   FICSM                           -40C to +85C
Operating Temperature Range        -65C to +150C
   Commercial (B Version)          150C
Storage Temperature Range          22C/W
Junction Temperature (TJ max)      38C/W
   64-Lead LFCSP, JA               230C
   52-Lead LQFP, JA
Reflow Soldering Peak Temperature

                                   Rev. F | Page 14 of 44
Data Sheet                                                                                                                            AD5390/AD5391/AD5392
PIN CONFIGURATONS AND FUNCTION DESCRIPTIONS

                       64 CLR
                          63 DGND
                             62 SYNC/AD0
                                61 DIN/SDA
                                   60 SCLK/SCL
                                      59 SDO
                                         58 DVDD
                                            57 DGND
                                               56 DGND
                                                  55 DVDD
                                                     54 DVDD
                                                         53 DGND
                                                           52 SPI/I2C
                                                               51 PD
                                                                  50 DCEN/AD1
                                                                     49 LDAC

                                                                                                                                                                DGND
                                                                                                                                                                     SYNC/AD0
                                                                                                                                                                         DIN/SDA
                                                                                                                                                                              SCLK/SCL
                                                                                                                                                                                  SDO
                                                                                                                                                                                       DVDD
                                                                                                                                                                                           DGND
                                                                                                                                                                                                DVDD
                                                                                                                                                                                                    DVDD
                                                                                                                                                                                                         DGND
                                                                                                                                                                                                             SPI/I2C
                                                                                                                                                                                                                  PD
                                                                                                                                                                                                                      DCEN/AD1
                                                                                                                                      52 51 50 49 48 47 46 45 44 43 42 41 40

                 NC 1  PIN 1                                                           48 NC                                  CLR 1   PIN 1                                                                                     39 LDAC
                 NC 2  INDICATOR                                                       47 BUSY                                 NC 2   INDICATOR                                                                                 38 BUSY
                 NC 3                                                                  46 RESET                                NC 3                                                                                             37 RESET
                 NC 4         AD5390/                                                  45 NC                                                   AD5390/                                                                          36 NC
                 NC 5         AD5391                                                   44 NC                         REF_GND 4                 AD5391                                                                           35 NC
                 NC 6                                                                  43 NC                  REFOUT/REFIN 5                                                                                                    34 NC
       REF_GND 7                TOP VIEW                                               42 NC                  SIGNAL_GND 1 6                      TOP VIEW                                                                      33 NC
REFOUT/REFIN 8                (Not to Scale)                                           41 NC                                                    (Not to Scale)                                                                  32 AVDD 2
SIGNAL_GND 1 9                                                                         40 NC                      DAC_GND 1 7                                                                                                   31 AGND 2
    DAC_GND 1 10                                                                       39 NC                             AVDD 1 8                                                                                               30 VOUT 15
                                                                                       38 NC                             VOUT 0 9                                                                                               29 VOUT 14
           AVDD 1 11                                                                   37 AVDD 2                         VOUT 1 10                                                                                              28 VOUT 13
           VOUT 0 12                                                                   36 AGND 2                         VOUT 2 11                                                                                              27 SIGNAL_GND 2
                                                                                       35 VOUT 15                        VOUT 3 12
           VOUT 1 13                                                                   34 VOUT 14                        VOUT 4 13
                                                                                       33 VOUT 13
           VOUT 2 14

           VOUT 3 15

           VOUT 4 16

                                                                                                                                      14 15 16 17 18 19 20 21 22 23 24 25 26

                       AGND 1 17                                                                              NC = NO CONNECT         AGND 1
                          NC 18                                                                                                           VOUT 5
                             NC 19                                                                                                             VOUT 6
                                                                                                                                                   VOUT 7
                                VOUT 5 20                                                                                                               MON_IN 1
                                   VOUT 6 21                                                                                                                MON_IN 2
                                      VOUT 7 22                                                                                                                  MON_OUT
                                         MON_IN 1 23                                                                                                                 VOUT 8
                                             MON_IN 2 24                                                                                                                  VOUT 9
                                                MON_OUT 25                                                                                                                    VOUT 10
                                                   VOUT 8 26                                                                                                                       VOUT 11
                                                      VOUT 9 27                                                                                                                        VOUT 12
                                                         VOUT 10 28                                                                                                                         DAC_GND 2
                                                            VOUT 11 29
                                                               VOUT 12 30                                                                                                                                                                                                    03773-010
                                                                   DAC_GND 2 31
                                                                      SIGNAL_GND 2 32              03773-008
NOTES
1. NC = NO CONNECT.                                                                                                      Figure 9. AD5390/AD5391 LQFP Pin Configuration
2. THE EXPOSED PAD SHOULD BE CONNECTED TO THE GROUND PLANE.

           Figure 7. AD5390/AD5391 LFCSP Pin Configuration

                       64 CLR                                                                                                         DGND
                          63 DGND                                                                                                         SYNC/AD0
                             62 SYNC/AD0                                                                                                      DIN/SDA
                                61 DIN/SDA                                                                                                         SCLK/SCL
                                   60 SCLK/SCL                                                                                                         SDO
                                      59 SDO                                                                                                                DVDD
                                         58 DVDD                                                                                                                DGND
                                            57 DGND                                                                                                                  DVDD
                                               56 DGND                                                                                                                   DVDD
                                                  55 DVDD                                                                                                                     DGND
                                                     54 DVDD                                                                                                                      SPI/I2C
                                                         53 DGND                                                                                                                       PD
                                                           52 SPI/I2C                                                                                                                      DCEN/AD1
                                                               51 PD
                                                                  50 DCEN/AD1                                                         52 51 50 49 48 47 46 45 44 43 42 41 40
                                                                     49 LDAC

                 NC 1  PIN 1                                                           48 NC                                  CLR 1   PIN 1                                                                                     39 LDAC
                 NC 2  INDICATOR                                                       47 BUSY                                  NC 2  INDICATOR                                                                                 38 BUSY
                 NC 3                                                                  46 RESET                                 NC 3                                                                                            37 RESET
                 NC 4         AD5392                                                   45 NC                                                   AD5392                                                                           36 NC
                 NC 5                                                                  44 NC                         REF_GND 4                                                                                                  35 NC
                 NC 6            TOP VIEW                                              43 NC                  REFOUT/REFIN 5                      TOP VIEW                                                                      34 NC
       REF_GND 7              (Not to Scale)                                           42 NC                  SIGNAL_GND 1 6                    (Not to Scale)                                                                  33 NC
REFOUT/REFIN 8                                                                         41 NC                                                                                                                                    32 NC
SIGNAL_GND 1 9                                                                         40 NC                      DAC_GND 1 7                                                                                                   31 NC
    DAC_GND 1 10                                                                       39 NC                              AVDD 1 8                                                                                              30 NC
                                                                                       38 NC                             VOUT 0 9                                                                                               29 NC
           AVDD 1 11                                                                   37 NC                             VOUT 1 10                                                                                              28 NC
           VOUT 0 12                                                                   36 NC                             VOUT 2 11                                                                                              27 SIGNAL_GND 2
                                                                                       35 NC                             VOUT 3 12
           VOUT 1 13                                                                   34 NC                             VOUT 4 13
                                                                                       33 NC
           VOUT 2 14

           VOUT 3 15

           VOUT 4 16

                                                                                                                                                    14 15 16 17 18 19 20 21 22 23 24 25 26
                                                                                                              NC = NO CONNECT
                       AGND 1 17
                          NC 18
                             NC 19

                                VOUT 5 20
                                   VOUT 6 21
                                      VOUT 7 22
                                         MON_IN 1 23
                                             MON_IN 2 24
                                                MON_OUT 25

                                                   TEST 26
                                                      NC 27
                                                         NC 28
                                                            NC 29
                                                                NC 30

                                                                   DAC_GND 2 31
                                                                      SIGNAL_GND 2 32

                                                                                                                                          03773-009

                                                                                                                                                              AGND 1
                                                                                                                                                                  VOUT 5
                                                                                                                                                                       VOUT 6
                                                                                                                                                                           VOUT 7
                                                                                                                                                                                MON_IN 1
                                                                                                                                                                                    MON_IN 2
                                                                                                                                                                                         MON_OUT

                                                                                                                                                                                             TEST
                                                                                                                                                                                                  NC
                                                                                                                                                                                                      NC
                                                                                                                                                                                                           NC
                                                                                                                                                                                                                NC

                                                                                                                                                                                                                    DAC_GND 2

                                                                                                                                                                                                                                                                                                                                                                         03773-011
NOTES
1. NC = NO CONNECT.                                                                                                      Figure 10. AD5392 LQFP Pin Configuration
2. THE EXPOSED PAD SHOULD BE CONNECTED TO THE GROUND PLANE.

                 Figure 8. AD5392 LFCSP Pin Configuration

                                                                                                 Rev. F | Page 15 of 44
AD5390/AD5391/AD5392                                                                                     Data Sheet

Table 8. Pin Function Descriptions

Mnemonic        Function

VOUT X          Buffered Analog Outputs for Channel X. Each analog output is driven by a rail-to-rail output amplifier operating at a gain
                of 2. Each output is capable of driving an output load of 5 k to ground. Typical output impedance is 0.5 .

SIGNAL_GND 1, Analog Ground Reference Points for each group of eight output channels. All SIGNAL_GND pins are tied together
SIGNAL_GND 2 internally and should be connected to the AGND plane as close as possible to the AD5390/AD5391/AD5392.

DAC_GND 1,      Each group of eight channels contains a DAC_GND pin. This is the ground reference point for the internal 14-bit DACs.
DAC_GND 2       These pins should be connected to the AGND plane.

AGND 1, AGND 2 Analog Ground Reference Point. Each group of eight channels contains an AGND pin. All AGND pins should be
                        connected externally to the AGND plane.

AVDD 1, AVDD 2  Analog Supply Pins. Each group of eight channels has a separate AVDD pin. These pins should be decoupled with 0.1 uF
                ceramic capacitors and 10 F tantalum capacitors. Operating range is 5 V 10%.

DGND            Ground for All Digital Circuitry.

DVDD            Logic Power Supply. Guaranteed operating range is 2.7 V to 5.5 V. Recommended that these pins be decoupled with
                0.1 F ceramic capacitors and 10 F tantalum capacitors to DGND.

REF_GND         Ground Reference Point for the Internal Reference. Connect to AGND.

REFOUT/REFIN    The AD5390/AD5391/AD5392 contains a common REFOUT/REFIN pin. When the internal reference is selected, this pin is
                the reference output. If the application necessitates the use of an external reference, it can be applied to this pin and the
                internal reference disabled via the control register. The default for this pin is a reference input.

MON_OUT         Analog Output Pin. When the monitor function is enabled on the AD5390/AD5391, the MON_OUT acts as the output of
                a 16-to-1 channel multiplexer that can be programmed to multiplex any channel output to the MON_OUT pin. When the
                monitor function is enabled on the AD5392, the MON_OUT acts as the output of an 8-to-1 channel multiplexer that can
                be programmed to multiplex any channel output to the MON_OUT pin. The MON_OUT pin output impedance is
                typically 500  and is intended to drive a high input impedance such as that exhibited by SAR ADC inputs.

MON_IN 1,       Monitor Input Pins. The AD5390/AD5391/AD5392 contains two monitor input pins to which the user can connect input
MON_IN 2        signals (within the maximum ratings of the device) for monitoring purposes. Any of the signals applied to the MON_IN
                pins along with the output channels can be switched to the MON_OUT pin via software. An external ADC, for example,
                can be used to monitor these signals.

SYNC/AD0        Serial Interface Pin. This is the frame synchronization input signal for the serial interface. When taken low, the internal
                counter is enabled to count the required number of clocks before the addressed register is updated.
                In I2C mode, AD0 acts as a hardware address pin.

DCEN/AD1        Interface Control Pin. Operation is determined by the interface select bit SPI/I2C.

                Serial Interface Mode: Daisy-Chain Select Input (level-sensitive, active high). When high, this pin enables daisy-chain
                operation to allow a number of devices to be cascaded together.
                I2C Mode: This pin acts as a hardware address pin used in conjunction with AD0 to determine the software address for
                this device on the I2C bus.

SDO             Serial Data Output. Three-state CMOS output. SDO can be used for daisy-chaining a number of devices together. Data is

                clocked out on SDO on the rising edge of SCLK and is valid on the falling edge of SCLK.

BUSY            Digital CMOS Output. BUSY goes low during internal calculations of the data (x2) loaded to the DAC data register. During
                this time, the user can continue writing new data to further the x1, c, and m registers (these are stored in a FIFO), but no
                further updates to the DAC registers and DAC outputs can take place. If LDAC is taken low while BUSY is low, this event is
                stored. BUSY also goes low during power-on reset and when the RESET pin is low. During this time the interface is
                disabled and any events on LDAC are ignored. A CLR operation also brings BUSY low.

LDAC            Load DAC Logic Input (active low). If LDAC is taken low while BUSY is inactive (high), the contents of the input registers
                are transferred to the DAC registers and the DAC outputs are updated. If LDAC is taken low while BUSY is active and
                internal calculations are taking place, the LDAC event is stored and the DAC registers are updated when BUSY goes
                inactive. However, any events on LDAC during power-on reset or RESET are ignored.

CLR             Asynchronous Clear Input. The CLR input is falling edge sensitive. While CLR is low, all LDAC pulses are ignored.

                When CLR is activated, all channels are updated with the data contained in the CLR code register. BUSY is low for a

                duration of 20 s (AD5390/AD5391) and 15 s (AD5392) while all channels are being updated with the CLR code.

RESET           Asynchronous Digital Reset Input (falling edge sensitive). The function of this pin is equivalent to that of the power-on
                reset generator. When this pin is taken low, the state machine initiates a reset sequence to digitally reset the x1, m, c, and
                x2 registers to their default power-on values. This sequence takes 270 s maximum. This falling edge of RESET initiates
                the RESET process and BUSY goes low for the duration, returning high when RESET is complete. While BUSY is low, all
                interfaces are disabled and all LDAC pulses are ignored. When BUSY returns high, the part resumes normal operation
                and the status of the RESET pin is ignored until the next falling edge is detected.

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Data Sheet                            AD5390/AD5391/AD5392

Mnemonic      Function
PD
              Power-Down (level-sensitive, active high). Used to place the device in low power mode, in which the device consumes
SPI/I2C       1 A analog current and 20 A digital current. In power-down mode, all internal analog circuitry is placed in low power
SCLK/SCL      mode; the analog output is configured as high impedance outputs or provides a 100 k load to ground, depending on
              how the power-down mode is configured. The serial interface remains active during power-down.
DIN/SDA       Interface Select Input Pin. When this input is low, I2C mode is selected. When this input is high, SPI mode is selected.

TEST          Interface Clock Input Pin. In SPI-compatible serial interface mode, this pin acts as a serial clock input. It operates at clock
NC            speeds up to 50 MHz.
Exposed Pad   I2C mode: In I2C mode, this pin performs the SCL function, clocking data into the device. Data transfer rate in I2C mode is
(LFCSP only)  compatible with both 100 kHz and 400 kHz operating modes.

              Interface Data Input Pin.
              SPI/I2C = 1: This pin acts as the serial data input. Data must be valid on the falling edge of SCLK.
              SPI/I2C = 0, I2C mode: In I2C mode, this pin is the serial data pin (SDA) operating as an open drain input/output.

              Test pin (AD5392 only). This pin is used for production testing. For normal operation, this pin should not be connected.

              No Connect. These pins have no internal connection.

              This pad should be connected to the ground plane.

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AD5390/AD5391/AD5392                                                                                Data Sheet

TERMINOLOGY                                                          DC Output Impedance
                                                                     The effective output source resistance. It is dominated by
Relative Accuracy or Endpoint Linearity (INL)                        package lead resistance.
A measure of the maximum deviation from a straight line
passing through the endpoints of the DAC transfer function.          Output Voltage Settling Time
It is measured after adjusting for zero-scale error and full-scale   The amount of time it takes for the output of a DAC to settle
error and is expressed in least significant bits (LSBs).             to a specified level for a to full-scale input change. It is
                                                                     measured from the rising edge of BUSY.
Differential Nonlinearity (DNL)
The difference between the measured change and the ideal             Digital-to-Analog Glitch Energy
1 LSB change between any two adjacent codes. A specified             The amount of energy injected into the analog output at the
differential nonlinearity of 1 LSB maximum ensures mono-             major code transition. It is specified as the area of the glitch in
tonicity.                                                            nV-s. It is measured by toggling the DAC register data between
                                                                     0x1FFF and 0x2000.
Zero-Scale Error
The error in the DAC output voltage when all 0s are loaded           DAC-to-DAC Crosstalk
into the DAC register. Ideally, with all 0s loaded to the DAC        The glitch impulse that appears at the output of one DAC due to
and m = all 1s, c = 2n-1, VOUT(Zero-Scale) = 0 V.                    both the digital change and subsequent analog output change at
                                                                     another DAC. The victim channel is loaded with midscale, and
Zero-scale error is a measure of the difference between VOUT         DAC-to-DAC crosstalk is specified in nV-s.
(actual) and VOUT (ideal) expressed in mV. It is mainly caused
by offsets in the output amplifier.                                  Digital Crosstalk
                                                                     The glitch impulse transferred to the output of one converter
Offset Error                                                         due to a change in the DAC register code of another converter
A measure of the difference between VOUT (actual) and VOUT           is defined as the digital crosstalk and is specified in nV-s.
(ideal) expressed in mV in the linear region of the transfer
function. Offset error is measured on the AD5390-5/AD5391-5/         Digital Feedthrough
AD5392-5 with code 32 loaded in the DAC register and with            When the device is not selected, high frequency logic activity
code 64 loaded in the DAC register on the AD5390-3/AD5391-3/         on the device's digital inputs can be capacitively coupled both
AD5392-3.                                                            across and through the device to show up as noise on the VOUT
                                                                     pins. It can also be coupled along the supply and ground lines.
Gain Error                                                           This noise is digital feedthrough.
The deviation in slope of the DAC transfer characteristic from
ideal and is expressed in % FSR with the DAC output unloaded.        Output Noise Spectral Density
Gain error is specified in the linear region of the output range     This is a measure of internally generated random noise. Random
between VOUT = 10 mV and VOUT = AVDD - 50 mV.                        noise is characterized as a spectral density (voltage per Hz).
                                                                     It is measured by loading all DACs to midscale and measuring
DC Crosstalk                                                         noise at the output. It is measured in nV/(Hz)1/2 in a 1 Hz
The dc change in the output level of one DAC at midscale in          bandwidth at 10 kHz.
response to a full-scale code (all 0s to all 1s and vice versa) and
the output change of all other DACs. It is expressed in LSBs.

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Data Sheet                                                                                                                                                                    AD5390/AD5391/AD5392

TYPICAL PERFORMANCE CHARACTERISTICS

                                                   2.0                                 AVDD = DVDD = 5.5V                                                           1.00
                                                                                                                                                                    0.75
                                                   1.5                                 VREF = 2.5V                                                                  0.50
                                                                                                                                                                    0.25
                                                                                       TA = 25C
                                                                                                                                                                        0
                                                   1.0                                                                                                             0.25
                                                                                                                                                                   0.50
                 INL ERROR (LSB)                   0.5                                                            03773-040                                        0.75
                                                                                                                                                                   1.00
                                                      0                                                                                           INL ERROR (LSB)
                                                                                                                                                                           0
                                  0.5

                                  1.0

                                  1.5                                                                                                                                                                                   03773-043

                                  2.0                           4096            8192  12288               16384                                                              512 1024 1536 2048 2560 3072 3584 4096
                                        0                                  INPUT CODE                                                                                                                   INPUT CODE

                                                         Figure 11. AD5390-5/AD5392-5 Typical INL Plot                                                                          Figure 14. Typical AD5391-5 INL Plot

                                  2.0                                                  AVDD = DVDD = 3V                                                             1.00      512 1024 1536 2048 2560 3072 3584 4096
                                                                                                                                                                    0.75                                INPUT CODE
                                  1.5                                                  VREF = 1.25V                                                                 0.50
                                                                                                                                                                    0.25
                                                                                       TA = 25C
                                                                                                                                                                        0
                                  1.0                                                                                                                              0.25
                                                                                                                                                                   0.50
INL ERROR (LSB)                   0.5                                                                          03773-041                                           0.75
                                                                                                                                                                   1.00
                                                   0                                                                                             INL ERROR (LSB)
                                                                                                                                                                           0
                 0.5

                 1.0

                 1.5                                                                                                                                                                                                    03773-044

                 2.0                                            4096            8192  12288            16384
                       0                                                   INPUT CODE

                                                                 Figure 12. AD5390-3/AD5392-3 INL Plot                                                                             Figure 15. Typical AD5391-3 INL Plot

                                                   14                                          AVDD = 5.5V                                                         40
                                                   12                                          REFIN = 2.5V                                                             AVDD = 5V
                                                   10                                                                                                                   REFOUT = 2.5V
                                                                                               TA = 25C
                                                    8                                                                                                              35 TEMP. RANGE = 25C TO 85C
                                  NUMBER OF UNITS   6                                                          03773-042                                                SAMPLE SIZE = 162
                                                    4
                                                    2                                                                                         FREQUENCY            30                                                    03773-045
                                                    0
                                                                       1  0           1                2                                                          25
                                                             2
                                                                                                                                                                   20
                                                                 INL ERROR DISTRIBUTION (LSB)
                                                                                                                                                                   15

                                                                                                                                                                   10

                                                                                                                                                                    5

                                                                                                                                                                    0
                                                                                                                                                                    5.0 4.0 3.0 2.0 1.0 0 1.0 2.0 3.0 4.0 5.0

                                                                                                                                                                         4.5 3.5 2.5 1.5 0.5 0.5 1.5 2.5 3.5 4.5
                                                                                                                                                                                               REFERENCE DRIFT (ppm/C)

                                                         Figure 13. AD5390/AD5392 INL Histogram Plot                                                     Figure 16. AD5390/AD5391/AD5392 REFOUT Temperature Coefficient

                                                                                                                  Rev. F | Page 19 of 44
AD5390/AD5391/AD5392                                                                                                                                                                                      Data Sheet

                                                   BUSY                                                                                          6                                      AVDD = DVDD = 5V
                                                                                                                                                     FULL SCALE                                 VREF = 2.5V
                                                                         VOUT
                                                                            AVDD = DVDD = 5V                                                     5                                                  TA = 25C
                                                                            VREF = 2.5V
                                                                            TA = 25C                                                                            3/4 SCALE
                                                                                                                                                 4
         Figure 17. AD5390/AD5391/AD5392 Exiting Soft Power-Down
                                                                                            03773-100                                            3                      MIDSCALE
                                          PD
                                                                                                                              VOUT (V)           2                   1/4 SCALE

                                                                                                                                                 1
                                                                                                                                                                         ZERO SCALE

                                                                                                                                                 0

                                                                                                                                                 1                                                                        03773-049
                                                                                                                                                   40 20 10 5 2 0 2 5 10 20 40

                                                                                                                                                                                       CURRENT (mA)

                                                                                                                                                 Figure 20. AD5390-5/AD5391-5/AD5392-5 Source and Sink Capability

                                                                                                                                                 0.20                                                     AVDD = 5V

                                                                                                                                                                                                          VREF = 2.5V

                                                                                                                                                 0.15                                                     TA = 25C

                                                                                            03773-101                                            0.10

                                                                                                                              ERROR VOLTAGE (V)                                ERROR AT ZERO SINKING CURRENT
                                                                                                                                                 0.05

                                                                                                                                                 0

                  VOUT                                                                                                                           0.05         (VDDVOUT) AT FULL-SCALE SOURCING CURRENT
                                                                                                                                                 0.10

                        AVDD = DVDD = 5V                                                                                                         0.15
                        VREF = 2.5V

                        TA = 25C

                                                                                                                                                 0.20         0.25  0.50       0.75 1.00 1.25      1.50  1.75       2.00  03773-050
                                                                                                                                                         0                      ISOURCE/ISINK (mA)

Figure 18. AD5390/AD5391/AD5392 Exiting Hardware Power-Down                                                                                                 Figure 21. Headroom at Rails vs. Source/Sink Current

                                                                                                                                                 2.510

AVDD = DVDD = 5V
VREF = 2.5V

TA = 25C

                                                                                                                                                 2.505

                        VDD

                                                    03773-102                                                                                    2.500

                  VOUT                                                                   VOLTAGE (V)

                                                                                                                                                 2.995

                                                                                                                                                 2.990                                                                     03773-103

                                                                                                                                                            0        2          4    6              8         10       12

                                                                                                                                                                                     TIME (s)

Figure 19. AD5390/AD5391/AD5392 Power-Up Transient                                                                                               Figure 22. AD5390-5/AD5391-5/AD5392-5 Glitch Impulse Energy

                                                                                              Rev. F | Page 20 of 44
Data Sheet                                                                                                                                               AD5390/AD5391/AD5392

          1.260

                                                                                                                                                                              DVDD = 5.5V

                                                                                                                                   10                                         VIH = DVDD
                                                                                                                                                                              VIL = DGND

             1.255                                                                                                                                                            TA = 25C

VOLTAGE (V)                                                                                                                            8

             1.250                                                     03773-104                                                       6

                                                                                                       NUMBER OF UNITS                 4

             1.245

                                                                                                                                       2

             1.240

                    0  2              4  6          8  10          12                                                                  0                                                        03773-107

                                         TIME (s)                                                                                        0.5  0.6       0.7        0.8       0.9  1.0

                                                                                                                                                         DIDD (mA)

             Figure 23. AD5390-3/AD5391-3/AD5392-3 Glitch Impulse                                                                         Figure 26. AD5390/AD5391/AD5392 DIDD Histogram

                                         LDAC                                                                               2.456                             AVDD = DVDD = 5V
                                                                                                                            2.455                             VREF = 2.5V
                                                                                                                            2.454
                                                                                                                                                              TA = 25C
                                                                                                                                                              14ns/SAMPLE NUMBER

                                                                   03773-105                                                2.453

                                                                                                      AMPLITUDE (V)         2.452

                                         VOUT

                                                                                                                            2.451

                    AVDD = DVDD = 5V                                                                                        2.450
                    VREF = 2.5V

                    TA = 25C

                                                                                                                            2.449         50 100 150 200 250 300 350 400 450 500 550            03773-056
                                                                                                                                    0                              SAMPLE NUMBER

             Figure 24. AD5390/AD5391/AD5392 Slew Rate Boost Off                                                            Figure 27. AD5390/AD5391/AD5392 Adjacent Channel Crosstalk

                                                                                                                            600                               AVDD = 5V

                                                                                                                                                              TA = 25C

                                         LDAC                                                                               500                               REFOUT DECOUPLED
                                                                                                                                                              WITH 100nF CAPACITOR

                                                                   03773-106                                                400

                                                                                                     OUTPUT NOISE (nV/ Hz)  300                          REFOUT = 2.5V
                                                                                                                            200
                                                VOUT
                                                                                                                                         REFOUT = 1.25V
                AVDD = DVDD = 5V                                                                                            100
                VREF = 2.5V
                TA = 25C                                                                                                   0                                                                   03773-057

             Figure 25. AD5390/AD5391/AD5392 Slew Rate Boost On                                                             100                1k                        10k              100k

                                                                                                                                                         FREQUENCY (Hz)

                                                                                                                            Figure 28. AD5390/AD5391/AD5392 REFOUT Noise Spectral Density

                                                                       Rev. F | Page 21 of 44
AD5390/AD5391/AD5392                                                                                                                      Data Sheet

               AVDD = DVDD = 5V                                                           6
               TA = 25C                                                                       AVDD = DVDD = 3V
               DAC LOADED WITH MIDSCALE                                                        VREF = 1.25V
               EXTERNAL REFERENCE
               Y AXIS = 5V/DIV                                                           5 TA = 25C
               X AXIS = 100ms/DIV
                                                                                          4           3/4 SCALE
                    Figure 29. 0.1 Hz to 10 Hz Output Noise Plot                          3 MIDSCALE
                                                                                          2                      FULL SCALE
                                                                  03773-058
                                                                                          1
                                                                                                      VOUT (V)
                                                                                          0
                                                                                                                                                                                                                                                                                              03773-059
                                                                                                 ZERO SCALE      1/4 SCALE

                                                                                          1     20 10 5 2 0 2 5                      10 20 40
                                                                                            40                             CURRENT (mA)

                                                                  Figure 30. AD5390-3/AD5391-3/AD5392-3 Source and Sink Current Capability

                                                                  Rev. F | Page 22 of 44
Data Sheet                                                                             AD5390/AD5391/AD5392

FUNCTIONAL DESCRIPTION                                                 The digital input transfer function for each DAC can be
                                                                       represented as
DAC ARCHITECTURE
                                                                           ( ) ( ) x2 = (m + 2)/2n x1+ c - 2n-1
The AD5390/AD5391 are complete single-supply, 16-channel,
voltage output DACs offering a resolution of 14 bits and 12 bits,      where:
respectively. The AD5392 is a complete single-supply, 8-channel,       x2 is the data-word loaded to the resistor-string DAC.
voltage output DAC offering 14-bit resolution. All devices are         x1 is the 12-bit and 14-bit data-word written to the DAC input
available in a 64-lead LFCSP and 52-lead LQFP, and feature             register.
serial interfaces. This family includes an internal select-able        m is the 12-bit and 14-bit gain coefficient (default is all 0x3FFE
1.25 V/2.5 V, 10 ppm/C reference that can be used to drive the        on the AD5390/AD5392 and 0xFFE on the AD5391). The LSB
buffered reference inputs (alternatively, an external reference        of the gain coefficient is zero.
can be used to drive these inputs). All channels have an on-chip       n = DAC resolution (n = 14 for the AD5390/AD5392 and
output amplifier with rail-to-rail output capable of driving a         n = 12 for the AD5391).
5 k load in parallel with a 200 pF capacitance.                        c is the 12-bit and 14-bit offset coefficient (default is 0x2000 on
                                                                       the AD5390/AD5392 and 0x800 on the AD5391).
The architecture of a single DAC channel consists of a 12-bit
and 14-bit resistor-string DAC followed by an output buffer            The complete transfer function for these devices can be
amplifier operating at a gain of 2. This resistor-string architecture  represented as
guarantees DAC monotonicity. The 12-bit and 14-bit binary
digital code loaded to the DAC register determines at what                   VOUT = 2VREF x2 /2n
node on the string the voltage is tapped off before being fed to
the output amplifier. Each channel on these devices contains           where:
independent offset and gain control registers, allowing the user       x2 is the data-word loaded to the resistor-string DAC.
to digitally trim offset and gain.                                     VREF is the reference voltage applied to the REFIN/REFOUT pin
                                                                       on the DAC when an external reference is used (2.5 V for specified
                       VREF    AVDD                                    performance on the AD5390-5/AD5391-5/AD5392-5 and 1.25 V
                                                                       on the AD5390-3/AD5391-3/AD5392-3).
INPUT  x1 INPUT   DAC  14-BIT
DATA   REG        REG   DAC                    VOUT
                                     R
        m REG x2

       c REG

                                     R               03773-018

                      Figure 31. Single-Channel Architecture

These registers let the user calibrate out errors in the complete
signal chain including the DAC using the internal m and c
registers, which hold the correction factors. All channels are
double-buffered, allowing synchronous updating of all channels
using the LDAC pin. Figure 31 shows a block diagram of a
single channel on the AD5390/AD5391/AD5392.

                                                     Rev. F | Page 23 of 44
AD5390/AD5391/AD5392                                                                                 Data Sheet

DATA DECODING                                                       AD5391

AD5390/AD5392                                                       The AD5391 contains an internal 12-bit data bus. The input
                                                                    data is decoded depending on the value loaded to the REG1 and
The AD5390/AD5392 contain an internal 14-bit data bus.              REG0 bits of the input serial register. The input data from the
The input data is decoded depending on the data loaded to           serial input register is loaded into the addressed DAC input
the REG1 and REG0 bits of the input serial register. This is        register, offset (c) register, or gain (m) register. The format data
shown in Table 9.                                                   and the offset (c) and gain (m) register contents are shown in
                                                                    Table 13 to Table 15.
Data from the serial input register is loaded into the addressed
DAC input register, offset (c) register, or gain (m) register. The  Table 13. AD5391 DAC Data Format (REG1 = 1, REG0 = 1)
format data, and the offset (c) and gain (m) register contents
are shown in Table 10 to Table 12.                                  DB11 to DB0               DAC Output (V)

Table 9. Register Selection                                         1111          1111  1111  2 VREF (4095/4096)

                                                                    1111          1111  1110  2 VREF (4094/4096)

REG1 REG0 Register Selected                                         1000          0000  0001  2 VREF (2049/4096)

1  1          Input data register (x1)                              1000          0000  0000  2 VREF (2048/4096)

1  0          Offset register (c)                                   0111          1111  1111  2 VREF (2047/4096)

0  1          Gain register (m)                                     0000          0000  0001  2 VREF (1/4096)

0  0          Special function registers (SFRs)                     0000          0000  0000  0

Table 10. AD5390/AD5392 DAC Data Format                             Table 14. AD5391 Offset Data Format (REG1 = 1, REG0 = 0)

(REG1 = 1, REG0 = 1)                                                DB11 to DB0               Offset (LSB)

DB13 to DB0                        DAC Output (V)                   1111          1111  1111  +2047

11 1111 1111          1111         2 VREF (16383/16384)           1111          1111  1110  +2046

11 1111 1111          1110         2 VREF (16382/16384)           1000          0000  0001  +1

10 0000 0000          0001         2 VREF (8193/16384)            1000          0000  0000  +0

10 0000 0000          0000         2 VREF (8192/16384)            0111          1111  1111  1

01 1111 1111          1111         2 VREF (8191/16384)            0000          0000  0001  2047

00 0000 0000          0001         2 VREF (1/16384)               0000          0000  0000  2048

00 0000 0000          0000         0

Table 11. AD5390/AD5392 Offset Data Format                          Table 15. AD5391 Gain Data Format (REG1 = 0, REG0 = 1)

(REG1 = 1, REG0 = 0)                                                DB11 to DB0               Gain Factor

DB13 to DB0                        Offset (LSB)                     1111          1111  1110  1

111111 1111           1111         +8191                            1011          1111  1110  0.75

111111 1111           1110         +8190                            0111          1111  1110  0.5

100000 0000           0001         +1                               0011          1111  1110  0.25

100000 0000           0000         +0                               0000          0000  0000  0

011111 1111           1111         1

000000 0000           0001         8191

000000 0000           0000         8192

Table 12. AD5390/AD5392 Gain Data Format

(REG1 = 0, REG0 = 1)

DB13 to DB0                        Gain Factor

11 1111 1111          1110         1

10 1111 1111          1110         0.75

01 1111 1111          1110         0.5

00 1111 1111          1110         0.25

00 0000 0000          0000         0

                                                          Rev. F | Page 24 of 44
Data Sheet                                                                       AD5390/AD5391/AD5392

INTERFACES                                                          Logic 1 pin to configure this mode of operation. The serial
                                                                    interface control pins are described in Table 16.
The AD5390/AD5391/AD5392 contain a serial interface that
can be programmed to be DSP-, SPI-, and MICROWIRE-                  Table 16. Serial Interface Control Pins
compatible, or I2C-compatible. The SPI/I2C pin is used to select
the interface mode.                                                 Pin          Description

To minimize both the power consumption of the device and the        SYNC, DIN, SCLK Standard 3-wire interface pins.
on-chip digital noise, the interface fully powers up only when the
device is being written to, that is, on the falling edge of SYNC.   DCEN         Selects standalone mode or daisy-chain mode.

DSP-, SPI-, AND MICROWIRE-COMPATIBLE SERIAL                         SDO          Data out pin for daisy-chain mode.
INTERFACE
                                                                    Figure 2 to Figure 4 show timing diagrams for a serial write to
The serial interface can be operated with a minimum of three        the AD5390/AD5391/AD5392 in both standalone and daisy-
wires in standalone mode or four wires in daisy-chain mode.         chain mode. The 24-bit data-word format for the serial interface
Daisy-chaining allows many devices to be cascaded together to       is shown in Table 17 to Table 19. Descriptions of the bits follow
increase system channel count. The SPI/I2C pin is tied to a         in Table 20.

Table 17. AD5390 16-Channel, 14-Bit DAC Serial Input Register Configuration

MSB                                                                                                                              LSB

A/B R/W 0 0 A3 A2 A1 A0 REG1 REG0 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

Table 18. AD5391 16-Channel, 12-Bit DAC Serial Input Register Configuration

MSB                                                                                                                              LSB

A/B R/W 0 0 A3 A2 A1 A0 REG1 REG0 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 X X

Table 19. AD5392 8-Channel, 14-Bit DAC Serial Input Register Configuration

MSB                                                                                                                              LSB

A/B R/W 0 0 0 A2 A1 A0 REG1 REG0 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

Table 20. Serial Input Register Configuration Bit Descriptions

Bit       Description

A/B       When toggle mode is enabled, this bit selects whether the data write is to the A or B register. With toggle mode disabled, this

          bit should be set to zero to select the A data register.

R/W       The read or write control bit.

A3 to A0  Used to address the input channels.

REG1 and  Select the register to which data is written, as outlined in Table 9.
REG0

DB13 to   Contain the input data-word.
DB0

X         Don't care condition.

                                               Rev. F | Page 25 of 44
AD5390/AD5391/AD5392                                                                                                                         Data Sheet

Standalone Mode                                                                                               The serial clock can be either a continuous or a gated clock. A
                                                                                                              continuous SCLK source can be used only if the SYNC can be
By connecting the daisy-chain enable (DCEN) pin low, stand-                                                   held low for the correct number of clock cycles. In gated clock
alone mode is enabled. The serial interface works with both a                                                 mode, a burst clock containing the exact number of clock cycles
continuous and a noncontinuous serial clock. The first falling                                                must be used and SYNC taken high after the final clock to latch
edge of SYNC starts the write cycle and resets a counter that                                                 the data.
counts the number of serial clocks to ensure that the correct                                                 Readback Mode
number of bits is shifted into the serial shift register. Any                                                 Readback mode is invoked by setting the R/W bit = 1 in the serial
further edges on SYNC (except for a falling edge) are ignored                                                 input register write sequence. With R/W = 1, Bit A3 to Bit A0
until 24 bits are clocked in. Once 24 bits have been shifted in,                                              in association with Bits REG1 and REG0 select the register to
the SCLK is ignored. For another serial transfer to take place,                                               be read. The remaining data bits in the write sequence are don't
the counter must be reset by the falling edge of SYNC.                                                        care bits. During the next SPI write, the data appearing on the
                                                                                                              SDO output contains the data from the previously addressed
Daisy-Chain Mode                                                                                              register. For a read of a single register, the NOP command can be
                                                                                                              used in clocking out the data from the selected register on SDO.
For systems that contain several devices, the SDO pin can be
used to daisy-chain the devices together. This daisy-chain mode                                               The readback diagram in Figure 32 shows the readback sequence.
can be useful in system diagnostics and for reducing the number                                               For example, to read back the m register of Channel 0 on the
of serial interface lines.                                                                                    AD5390/AD5391/AD5392, the following sequence should be
                                                                                                              implemented:
By connecting the DCEN pin high, daisy-chain mode is
enabled. The first falling edge of SYNC starts the write cycle.                                               First, write 0x404XXX to the AD5390/AD5391/AD5392 input
The SCLK is continuously applied to the input shift register                                                  register. This configures the AD5390/AD5391/AD5392 for read
when SYNC is low. If more than 24 clock pulses are applied,                                                   mode with the m register of Channel 0 selected. Note that all
the data ripples out of the shift register and appears on the                                                 data bits, DB13 to DB0, are don't care bits.
SDO line. This data is clocked out on the rising edge of SCLK
and is valid on the falling edge. By connecting the SDO of the                                                Follow this with a second write, a NOP condition, and 0x000000.
first device to the DIN input on the next device in the chain,                                                During this write, the data from the m register is clocked out on
a multidevice interface is constructed. For each device in the                                                the DOUT line, that is, data clocked out contains the data from
system, 24 clock pulses are required. Therefore, the total                                                    the m register in Bit DB13 to Bit DB0, and the top 10 bits con-
number of clock cycles must equal 24N where N is the total                                                    tain the address information as previously written. In readback
number of AD5390/AD5391/AD5392 devices in the chain.                                                          mode, the SYNC signal must frame the data. Data is clocked out
                                                                                                              on the rising edge of SCLK and is valid on the falling edge of
When the serial transfer to all devices is complete, SYNC is                                                  the SCLK signal. If the SCLK idles high between the write and
taken high. This latches the input data in each device in the                                                 read operations of a readback, the first bit of data is clocked out
daisy chain and prevents any further data from being clocked                                                  on the falling edge of SYNC.
into the input shift register.
                                                                                                                                                                         48
If SYNC is taken high before 24 clocks are clocked into the part,
it is considered a bad frame and the data is discarded.

           SCLK
                                                                                                          24

SYNC

DIN  DB23             DB0                                                                                    DB23                 DB0
SDO
      INPUT WORD SPECIFIES REGISTER TO BE READ                                                                      NOP CONDITION

      DB23             DB0                                                                                    DB23                 DB0

            UNDEFINED                               SELECTED REGISTER DATA CLOCKED OUT                                                  03773-022

                       Figure 32. Readback Operation

                            Rev. F | Page 26 of 44
Data Sheet                                                                        AD5390/AD5391/AD5392

I2C SERIAL INTERFACE                                              Repeated START Condition

The AD5390/AD5391/AD5392 feature an I2C-compatible                A repeated START (Sr) condition may indicate a change of data
2-wire interface consisting of a serial data line (SDA) and a     direction on the bus. Sr may be used when the bus master is
serial clock line (SCL). SDA and SCL facilitate communication     writing to several I2C devices and does not want to relinquish
between the DACs and the master at rates up to 400 kHz.           control of the bus.
Figure 6 shows the 2-wire interface timing diagram.
                                                                  Acknowledge Bit (ACK)
When selecting the I2C operating mode by configuring the
SPI/I2C pin to Logic 0, the device is connected to the I2C bus    The acknowledge bit (ACK) is the ninth bit attached to any 8-bit
as a slave device, that is, no clock is generated by the device.  data-word. An ACK is always generated by the receiving device.
The AD5390/AD5391/AD5392 have a 7-bit slave address 1010 1        The AD5390/AD5391/AD5392 devices generate an ACK when
(AD1)(AD0). The five MSBs are hard-coded and the two LSBs         receiving an address or data by pulling SDA low during the
are determined by the state of the AD1 and AD0 pins. The          ninth clock period.
hardware configuration facility for the AD1 and AD0 pins
allows four of these devices to be configured on the bus.         Monitoring the ACK allows for detection of unsuccessful data
                                                                  transfers. An unsuccessful data transfer occurs if a receiving
I2C Data Transfer                                                 device is busy or if a system fault has occurred. In the event of
                                                                  an unsuccessful data transfer, the bus master should reattempt
One data bit is transferred during each SCL clock cycle. The      communication.
data on SDA must remain stable during the high period of the
SCL clock pulse. Changes in SDA while SCL is high are control     AD5390/AD5391/AD5392 Slave Addresses
signals that configure START and STOP conditions. Both SDA
and SCL are pulled high by the external pull-up resistors when    A bus master initiates communication with a slave device by
the I2C bus is not busy.                                          issuing a START condition followed by the 7-bit slave address.
                                                                  When idle, the AD5390/AD5391/AD5392 device waits for a
START and STOP Conditions                                         START condition followed by its slave address. The LSB of the
                                                                  address word is the read/write (R/W) bit. The AD5390/
A master device initiates communication by issuing a START        AD5391/AD5392 devices are receive devices only and R/W = 0
condition. A START condition is a high-to-low transition on       when communicating with them. After receiving the proper
SDA with SCL high. A STOP condition is a low-to-high trans-       address 1010 1(AD1) (AD0), the AD5390/AD5391/AD5392
ition on SDA, while SCL is high. A START condition from the       issues an ACK by pulling SDA low for one clock cycle. The
master signals the beginning of a transmission to the             AD5390/AD5391/AD5392 has four user-programmable
AD5390/AD5391/AD5392. The STOP condition frees the bus.           addresses determined by the AD1 and AD0 bits.
If a repeated START condition (Sr) is generated instead of a
STOP condition, the bus remains active.

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AD5390/AD5391/AD5392                                                                                                                    Data Sheet

I2C WRITE OPERATION                                                                  is also acknowledged by the DAC. Address Bits A3 to A0
                                                                                     address all channels on the AD5390/AD5391. Address Bits A2
There are three specific modes in which data can be written to                       to A0 address all channels on the AD5392. Address Bit A3 is a
the AD5390/AD5391/AD5392 DACs.                                                       zero on the AD5392. Two bytes of data are then written to the
                                                                                     DAC, as shown in Figure 33. A STOP condition follows. This
4-BYTE MODE                                                                          lets the user update a single channel within the AD5390/
                                                                                     AD5391/AD5392 at any time and requires four bytes of data to
When writing to the AD5390/AD5391/AD5392 DACs, begin                                 be transferred from the master.
with an address byte (R/W = 0), after which the DAC
acknowledges that it is prepared to receive data by pulling SDA
low. The address byte is followed by the pointer byte. This
addresses the specific channel in the DAC to be addressed and

     SCL

     SDA        1       0     1     0  1 AD1 AD0                   R/W       A/B     0        0     0      A3  A2 A1           A0

             START               ADDRESS BYTE                            ACK MSB                 POINTER BYTE                        ACK
          CONDITION                                                       BY                                                          BY
                                                                   CONVERTER                                                   CONVERTER
                BY
            MASTER

     SCL

     SDA        REG1 REG0 DB13 DB12 DB11 DB10 DB9 DB8                        DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

                                                                         ACK                                                       ACK    STOP                03773-023
                                                                          BY
                              MOST SIGNIFICANT DATA BYTE           CONVERTER                  LEAST SIGNIFICANT DATA BYTE           BY    CONDITION

                                                                                                                               CONVERTER      BY

                                                                                                                                          MASTER

                                               Figure 33. AD5390/AD5392 4-Byte Mode I2C Write Operation

SCL

SDA       1          0     1     0     1 AD1 AD0              R/W       A/B       0        0     0     A3      A2 A1       A0

        START                    ADDRESS BYTE                       ACK MSB                   POINTER BYTE                       ACK
     CONDITION                                                       BY                                                           BY
                                                              CONVERTER                                                    CONVERTER
           BY
       MASTER

SCL

SDA       REG1 REG0 DB11 DB10 DB9 DB8 DB7                     DB6       DB5       DB4 DB3 DB2 DB1 DB0 0                    0
                                  MOST SIGNIFICANT DATA BYTE                                LEAST SIGNIFICANT DATA BYTE
                                                                    ACK                                                        ACK        STOP     03773-021
                                                                     BY
                                                              CONVERTER                                                        BY       CONDITION

                                                                                                                           CONVERTER      BY

                                                                                                                                        MASTER

                                               Figure 34. AD5391 4-Byte Mode I2C Write Operation

                                                                   Rev. F | Page 28 of 44
Data Sheet                                                                                                               AD5390/AD5391/AD5392

3-BYTE MODE                                                                                              AD5392. Address Bit A3 is a zero on the AD5392. This is then
                                                                                                         followed by the two data bytes. REG1 and REG0 determine the
The 3-byte mode lets the user update more than one channel in                                            register to be updated.
a write sequence without having to write the device address byte                                         If a STOP condition is not sent following the data bytes,
each time. The device address byte is required only once and                                             another channel can be updated by sending a new pointer
subsequent channel updates require the pointer byte and the                                              byte followed by the data bytes. This mode requires only three
data bytes. In 3-byte mode, the user begins with an address byte                                         bytes to be sent to update any channel once the device has
(R/W = 0) after which the DAC acknowledges that it is prepared                                           been initially addressed and reduces the software overhead in
to receive data by pulling SDA low. The address byte is followed                                         updating the AD5390/AD5391/AD5392 channels. A STOP
by the pointer byte; this addresses the specific channel in the                                          condition at any time exits this mode. Figure 35 shows a typical
DAC to be addressed and is also acknowledged by the DAC.                                                 configuration.
Address Bits A3 to A0 address all channels on the AD5390/
AD5391. Address Bits A2 to A0 address all channels on the

SCL

SDA  1          0     1     0     1       AD1 AD0 R/W             A/B                                    0  0  0  A3  A2  A1 A0

        START               ADDRESS BYTE                           ACK MSB                                  POINTER BYTE FOR CHANNEL N         ACK
     CONDITION                                                      BY                                                                          BY
                                                             CONVERTER                                                                   CONVERTER
           BY
       MASTER

SCL  REG1 REG0 MSB                                           LSB                                    MSB                                  LSB
SDA                        MOST SIGNIFICANT DATA BYTE
                                                                        ACK                                 LEAST SIGNIFICANT DATA BYTE        ACK
SCL                                                                      BY                                                                     BY
SDA                                                               CONVERTER                                                              CONVERTER

SCL                                                          DATA FOR CHANNEL N
SDA
        0          0     0     0     A3   A2             A1  A0
     MSB
                                                                                               ACK
                                                                                                BY
                POINTER BYTE FOR CHANNEL NEXT CHANNEL CONVERTER

     REG1 REG0 MSB                                           LSB  MSB                                                                    LSB
                             MOST SIGNIFICANT DATA BYTE
                                                                        ACK                                                                   ACK   STOP
                                                                         BY
                                                                  CONVERTER                                 LEAST SIGNIFICANT DATA BYTE       BY    CONDITION

                                                                                                                                         CONVERTER  BY

                                                                                                                                                    MASTER

                                                  DATA FOR CHANNEL NEXT CHANNEL                                                                                03773-024

                                              Figure 35. 3-Byte Mode I2C Write Operation

                                                                  Rev. F | Page 29 of 44
AD5390/AD5391/AD5392                                                                                                                          Data Sheet

2-BYTE MODE                                                                           The REG0 and REG1 bits in the data byte determine the register
                                                                                      to be updated. In this mode, following the initialization, only
The 2-byte mode lets the user update channels sequentially                            the two data bytes are required to update a channel. The
following initialization of this mode. The device address byte is                     channel address automatically increments from Address 0 to
required only once and the address pointer is configured for                          the final address and then returns to the normal 3-byte mode
autoincrement or burst mode.                                                          of operation. This mode allows transmission of data to all
                                                                                      channels in one block and reduces the software overhead in
The user must begin with an address byte (R/W = 0), after                             configuring all channels. A STOP condition at any time exits
which the DAC acknowledges that it is prepared to receive data                        this mode. Toggle mode of operation is not supported in
by pulling SDA low. The address byte is followed by a specific                        2-byte mode. Figure 36 shows a typical configuration.
pointer byte (0xFF), which initiates the burst mode of opera-
tion. The address pointer initializes to Channel 0 and the data
following the pointer is loaded to Channel 0. The address
pointer automatically increments to the next address.

SCL

SDA             1  0  1  0  1          AD1 AD0                        R/W       A7 = 1 A6 = 1 A5 = 1 A4 = 1 A3 = 1 A2 = 1 A1 = 1 A0 = 1

        START            ADDRESS BYTE                                       ACK MSB                POINTER BYTE                       ACK
     CONDITION                                                               BY                                                        BY
                                                                      CONVERTER                                                 CONVERTER
           BY
       MASTER

SCL

SDA  REG1 REG0 MSB                                                    LSB       MSB                                             LSB
SCL                          MOST SIGNIFICANT DATA BYTE
                                                                            ACK                    LEAST SIGNIFICANT DATA BYTE        ACK
                                                                             BY                                                        BY
                                                                      CONVERTER                                                 CONVERTER

                                                                      CHANNEL 0 DATA

SDA  REG1 REG0 MSB                                                    LSB       MSB                                             LSB
                             MOST SIGNIFICANT DATA BYTE
                                                                            ACK                    LEAST SIGNIFICANT DATA BYTE        ACK
                                                                             BY                                                        BY
                                                                      CONVERTER                                                 CONVERTER

                                                                      CHANNEL 1 DATA

SCL

SDA                REG1 REG0 MSB                                           LSB        MSB                                                LSB
                                          MOST SIGNIFICANT DATA BYTE
                                                                                 ACK               LEAST SIGNIFICANT DATA BYTE        ACK         STOP
                                                                                  BY                                                   BY     CONDITION
                                                                           CONVERTER                                            CONVERTER
                                                                                                                                                    BY
                                                                                                                                                MASTER   03773-025

                                                         CHANNEL N DATA FOLLOWED BY STOP

                                                         Figure 36. 2-Byte Mode I2C Write Operation

                                                                           Rev. F | Page 30 of 44
Data Sheet                                                                           AD5390/AD5391/AD5392

AD5390/AD5391/AD5392 ON-CHIP SPECIAL                                 Soft Power-Down
FUNCTION REGISTERS                                                   REG1 = REG0 = 0, A3 to A0 = 1000
                                                                     DB13 to DB0 = Don't Care
The AD5390/AD5391/AD5392 contain a number of special
function registers (SFRs) as shown in Table 21. SFRs are             Executing this instruction performs a global power-down,
addressed with REG1 = 0 and REG0 = 0 and are decoded using           which puts all channels into a low power mode, reducing analog
Address Bit A3 to Bit A0.                                            current to 1 A maximum and digital power consumption to
                                                                     20 A maximum. In power-down mode, the output amplifier
Table 21. SFR Register Functions (REG1 = 0, REG0 = 0)                can be configured as a high impedance output or can provide a
                                                                     100 k load to ground. The contents of all internal registers are
R/ W A3 A2 A1 A0 Function                                            retained in power-down mode.

X  0  0     0  0  NOP (no operation)                                 Soft Power-Up
                                                                     REG1 = REG0 = 0, A3 to A0 =1001
0  0  0     0  1  Write CLR code                                     DB13 to DB0 = Don't Care

0  0  0     1  0  Soft CLR                                           This instruction is used to power up the output amplifiers and
                                                                     the internal references. The time to exit power-down mode is
0  1  0     0  0  Soft power-down                                    8 s. The hardware power-down and software functions are
                                                                     internally combined in a digital OR function.
0  1  0     0  1  Soft power-up
                                                                     Soft Reset
0  1  1     0  0  Control register write                             REG1 = REG0 = 0, A5 to A0 = 001111
                                                                     DB13 to DB0 = Don't Care
1  1  1     0  0  Control register read
                                                                     This instruction is used to implement a software reset. All
0  1  0     1  0  Monitor channel                                    internal registers are reset to their default values, which
                                                                     correspond to m at full scale and c at zero scale. The contents
0  1  1     1  1  Soft reset                                         of the DAC registers are cleared, setting all analog outputs to
                                                                     0 V. The soft reset activation time is 135 s maximum. Only
SFR Commands                                                         perform a soft reset when the AD5390/AD5391/AD5392 is not
                                                                     in power-down mode.
NOP (No Operation)
REG1 = REG0 = 0, A3 to A0 = 0000                                     Monitor Channel
                                                                     REG1 = REG0 = 0, A3 to A0 = 01010
Performs no operation, but is useful in readback mode to clock       DB13 to DB8 = Contain data to address the channel to be
out data on SDO for diagnostic purposes. BUSY outputs a low          monitored
during a NOP operation.
                                                                     A monitor function is provided on all devices. This feature,
Write CLR Code                                                       consisting of a multiplexer addressed via the interface, allows
REG1 = REG0 = 0, A3 to A0 = 0001                                     any channel output to be routed to the MON_OUT pin for
DB13 to DB0 = Contain the CLR data                                   monitoring using an external ADC. In addition to monitoring
                                                                     all output channels, two external inputs are also provided,
Bringing the CLR line low or exercising the soft clear function      allowing the user to monitor signals external to the AD5390/
loads the contents of the DAC registers with the data contained      AD5391/AD5392. The channel monitor function must be
in the user-configurable CLR register and sets VOUT 0 to             enabled in the control register before any channels are routed to
VOUT 15, accordingly. This can be very useful not only for           the MON_OUT pin. On the AD5390 and AD5392 14-bit parts,
setting up a specific output voltage in a clear condition but for    DB13 to DB8 contain the channel address for the monitored
calibration purposes. For calibration, the user can load full scale  channel. On the AD5391 12-bit part, DB11 to DB6 contain the
or zero scale to the clear code register and then issue a hardware   channel address for the channel to be monitored. Selecting
or software clear to load this code to all DACs, removing the        Address 63 three-states the MON_OUT pin.
need for individual writes to all DACs. Default on power-up
is all zeros.                                                        The channel monitor decoding for the AD5390/AD5392 is
                                                                     shown in Table 22 and the monitor decoding for the AD5391 is
Soft CLR                                                             shown in Table 23.
REG1 = REG0 = 0, A3 to A0 = 0010
DB13 to DB0 = Don't Care

Executing this instruction performs the CLR, which is
functionally the same as that provided by the external CLR pin.
The DAC outputs are loaded with the data in the CLR code
register. The time taken to execute fully the SOFT CLR is
20 s on the AD5390/AD5391 and 15 s on the AD5392. It
is indicated by the BUSY low time.

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AD5390/AD5391/AD5392                                                                   Data Sheet

Table 22. AD5390/AD5392 Channel Monitor Decoding
                                                                                                                                              MON_OUT MON_OUT

REG1 REG0 A3 A2 A1 A0 DB13 DB12 DB11 DB10 DB9 DB8 DB7 to DB0 (AD5390) (AD5392)

0  0  10100                                0  0  0                    0  0  X  VOUT 0       VOUT 0
                                                                               VOUT 1       VOUT 1
0  0  10100                                0  0  0                    0  1  X  VOUT 2       VOUT 2
                                                                               VOUT 3       VOUT 3
0  0  10100                                0  0  0                    1  0  X  VOUT 4       VOUT 4
                                                                               VOUT 5       VOUT 5
0  0  10100                                0  0  0                    1  1  X  VOUT 6       VOUT 6
                                                                               VOUT 7       VOUT 7
0  0  10100                                0  0  1                    0  0  X  VOUT 8
                                                                               VOUT 9       MON_IN 1
0  0  10100                                0  0  1                    0  1  X  VOUT 10      MON_IN 2
                                                                               VOUT 11      Three-state
0  0  10100                                0  0  1                    1  0  X  VOUT 12
                                                                               VOUT 13
0  0  10100                                0  0  1                    1  1  X  VOUT 14
                                                                               VOUT 15
0  0  10100                                0  1  0                    0  0  X  MON_IN 1
                                                                               MON_IN 2
0  0  10100                                0  1  0                    0  1  X  Three-state

0  0  10100                                0  1  0                    1  0  X

0  0  10100                                0  1  0                    1  1  X

0  0  10100                                0  1  1                    0  0  X

0  0  10100                                0  1  1                    0  1  X

0  0  10100                                0  1  1                    1  0  X

0  0  10100                                0  1  1                    1  1  X

0  0  10101                                0  0  1                    0  0  X

0  0  10101                                0  0  1                    0  1  X

0  0  10101                                1  1  1                    1  1  X

Table 23. AD5391 Channel Monitor Decoding

REG1 REG0 A3 A2 A1 A0 DB11 DB10 DB9 DB8 DB7 DB6 DB5 to DB0 MON_OUT (AD5391)

0  0  10100                                0  0  0                    0  0  X  VOUT 0

0  0  10100                                0  0  0                    0  1  X  VOUT 1

0  0  10100                                0  0  0                    1  0  X  VOUT 2

0  0  10100                                0  0  0                    1  1  X  VOUT 3

0  0  10100                                0  0  1                    0  0  X  VOUT 4

0  0  10100                                0  0  1                    0  1  X  VOUT 5

0  0  10100                                0  0  1                    1  0  X  VOUT 6

0  0  10100                                0  0  1                    1  1  X  VOUT 7

0  0  10100                                0  1  0                    0  0  X  VOUT 8

0  0  10100                                0  1  0                    0  1  X  VOUT 9

0  0  10100                                0  1  0                    1  0  X  VOUT 10

0  0  10100                                0  1  0                    1  1  X  VOUT 11

0  0  10100                                0  1  1                    0  0  X  VOUT 12

0  0  10100                                0  1  1                    0  1  X  VOUT 13

0  0  10100                                0  1  1                    1  0  X  VOUT 14

0  0  10100                                0  1  1                    1  1  X  VOUT 15

0  0  10101                                0  0  1                    0  0  X  MON_IN 1

0  0  10101                                0  0  1                    0  1  X  MON_IN 2

0  0  10101                                1  0  1                    1  0  X  Undefined

0  0  10101                                1  .  .                    .  .  X  Undefined

0  0  10101                                1  1  1                    1  0  X  Undefined

0  0  10101                                1  1  1                    1  1  X  Three-state

                                              Rev. F | Page 32 of 44
Data Sheet                                                                        AD5390/AD5391/AD5392

CONTROL REGISTER WRITE

Table 24 shows the control register contents for the AD5390 and the AD5392. Table 25 provides bit descriptions. Note that REG1 = REG0 =
0, A3 to A0 = 1100, and DB13 to DB0 contain the control register data.

Table 24. AD5390/AD5392 Control Register Contents

MSB                                                                                                                                  LSB

CR13        CR12  CR11 CR10 CR9 CR8 CR7 CR6 CR5 CR4 CR3 CR2 CR1 CR0

Table 25. AD5390 and AD5392 Bit Descriptions

Bit               Description

CR13              Power-Down Status. This bit is used to configure the output amplifier state in powerdown mode.
                  CR13 = 1: Amplifier output is high impedance (default on power-up).
                  CR13 = 0: Amplifier output is 100 k to ground.

CR12              REF Select. This bit selects the operating internal reference for the AD5390/AD5391/AD5392. CR12 is programmed as
                  follows:
                  CR12 = 1: Internal reference is 2.5 V (AD5390-5/AD5392-5 default). Recommended operating reference for AD5390-5/
                  AD5391-5/AD5392-5.
                  CR12 = 0: Internal reference is 1.25 V (AD5390-3/AD5392-3 default). Recommended operating reference for AD5390-3 and
                  AD5392-3.

CR11              Current Boost Control. This bit is used to boost the current in the output amplifier, thus altering its slew rate and is
                  configured as follows:
                  CR11 = 1: Boost mode on. This maximizes the bias current in the output amplifier, optimizing its slew rate but increasing
                  the power dissipation.
                  CR11 = 0: Boost mode off (default on power-up). This reduces the bias current in the output amplifier and reduces the
                  overall power consumption.

CR10              Internal/External Reference. This bit determines if the DAC uses its internal reference or an external reference.
                  CR10 = 1: Internal reference enabled. Reference output depends on data loaded to CR12.
                  CR10 = 0: External reference selected (default on power-up).

CR9               Channel Monitor Enable (see Table 22).

                  CR9 = 1: Monitor enabled (default on power-up). This enables the channel monitor function. Following a write to the

                  monitor channel in the SFR register, the selected channel output is routed to the MON_OUT pin.

                  CR9 = 0: Monitor disabled. When monitor is disabled, the MON_OUT pin is three-stated.

CR8               Thermal Monitor Function. When enabled, this function is used to monitor the internal die temperature of the

                  AD5390/AD5392. The thermal monitor powers down the output amplifiers when the temperature exceeds 130C. This

                  function can be used to protect the device when the power dissipation of the device may be exceeded, if a number of

                  output channels are simultaneously short circuited. A soft power-up re-enables the output amplifiers if the die

                  temperature has dropped below 130C.

                  CR8 = 1: Thermal monitor enabled.

                  CR8 = 0: Thermal monitor disabled (default on power-up).

CR7 to CR4        Don't Care.

CR3 to CR2        Toggle Function Enable. This function lets the user toggle the output between two codes loaded to the A and B register
                  for each DAC. Control Register Bits CR3 and CR2 are used to enable individual groups of eight channels for operation in
                  toggle mode on the AD5390 and AD5392, as follows:
                  CR3 Group 1 Channel 8 to Channel 15
                  CR2 Group 0 Channel 0 to Channel 7
                  CR2 is the only active bit on the AD5392. Logic 1 written to any bit enables a group of channels and Logic 0 disables a
                  group. LDAC is used to toggle between the two registers.

CR1 to CR0        Don't Care.

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AD5390/AD5391/AD5392                                                                                         Data Sheet

Table 26 shows the control register contents of the AD5391. Table 27 provides bit descriptions. Note that REG1 = REG0 = 0,
A3 to A0 = 1100, and DB13 to DB0 contain the control register data.

Table 26. AD5391 Control Register Contents

MSB                                                                                                                             LSB

CR11        CR10        CR9         CR8     CR7     CR6               CR5   CR4          CR3       CR2       CR1                CR0

Table 27. AD5391 Bit Descriptions

Bit         Description

CR11        Power-Down Status. This bit is used to configure the output amplifier state in power-down mode.
            CR11 = 1: Amplifier output is high impedance (default on power-up).
            CR11 = 0: Amplifier output is 100 k to ground.

CR10        REF Select. This bit selects the operating internal reference for the AD5391. CR10 is programmed as follows:
            CR10 = 1: Internal reference is 2.5 V (AD5391-5 default). Recommended operating reference for AD5391-5.
            CR10 = 0: Internal reference is 1.25 V (AD5391-3 default). Recommended operating reference for AD5391-3.

CR9         Current Boost Control. This bit is used to boost the current in the output amplifier, thus altering its slew rate. This bit is

            configured as follows:

            CR9 = 1: Boost mode on. This maximizes the bias current in the output amplifier, optimizing its slew rate but increasing

            the power dissipation.

            CR9 = 0: Boost mode off (default on power-up). This reduces the bias current in the output amplifier and reduces the overall

            power consumption.

CR8         Internal/External Reference. This bits determines if the DAC uses its internal reference or an external reference.

            CR8 = 1: Internal reference enabled. Reference output depends on data loaded to CR10.

            CR8 = 0: External reference selected (default on power-up).

CR7         Channel Monitor Enable (see Table 23).

            CR7 = 1: Monitor enabled. This enables the channel monitor function. Following a write to the monitor channel in

            the SFR register, the selected channel output is routed to the MON_OUT pin.

            CR7 = 0: Monitor disabled (default on power-up). When monitor is disabled, the MON_OUT pin is three-stated.

CR6         Thermal Monitor Function. When enabled, this function is used to monitor the internal die temperature of the AD5391,

            when enabled. The thermal monitor powers down the output amplifiers when the temperature exceeds 130C. This function

            can be used to protect the device in cases where the power dissipation of the device may be exceeded, if a number of

            output channels are simultaneously short circuited. A soft power-up re-enables the output amplifiers if the die temperature

            has dropped below 130C.

            CR6 = 1: Thermal monitor enabled.

            CR6 = 0: Thermal monitor disabled (default on power-up).

CR5 to CR2 Don't Care.

CR1 to CR0  Toggle Function Enable. This function lets the user toggle the output between two codes loaded to the A and B register for
            each DAC. Control Register Bit CR1 and Bit CR0 are used to enable individual groups of eight channels for operation in
            toggle mode on the AD5391, as follows:
            CR1 Group 1 Channel 8 to Channel 15
            CR0 Group 0 Channel 0 to Channel 7
            Logic 1 written to any bit enables a group of channels and Logic 0 disables a group. LDAC is used to toggle between the two

            registers.

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Data Sheet                                                                    AD5390/AD5391/AD5392

HARDWARE FUNCTIONS                                                  POWER-ON RESET

RESET FUNCTION                                                      The AD5390/AD5391/AD5392 contain a power-on reset
                                                                    generator and state machine. The power-on reset resets all
Bringing the RESET line low resets the contents of all internal     registers to a predefined state, and the analog outputs are
registers to their power-on reset state. RESET is a negative edge-  configured as high impedance outputs. The BUSY pin goes low
sensitive input. The default corresponds to m at full scale and     during the power-on reset sequence, preventing data writes to
c at zero scale. The contents of all DAC registers are cleared by   the device.
setting the outputs to 0 V. This sequence takes 270 s maximum.
The falling edge of RESET initiates the reset process. BUSY goes    POWER-DOWN
low for the duration, returning high when RESET is complete.
While BUSY is low, all interfaces are disabled and all LDAC         The AD5390/AD5391/AD5392 contain a global power-down
pulses are ignored. When BUSY returns high, the part resumes        feature that puts all channels into a low power mode, reducing
normal operation, and the status of the RESET pin is ignored        the analog power consumption to 1 A maximum and the
until the next falling edge is detected. Only perform a hardware    digital power consumption to 20 A maximum. In power-down
reset when the AD5390/AD5391/AD5392 is not in power-down            mode, the output amplifier can be configured as a high
mode.                                                               impedance output or to provide a 100 k load to ground. The
                                                                    contents of all internal registers are retained in power-down
ASYNCHRONOUS CLEAR FUNCTION                                         mode. When exiting power-down, the settling time of the
                                                                    amplifier elapses before the outputs settle to their correct value.
CLR is negative-edge-triggered and BUSY goes low for the
duration of the CLR execution. Bringing the CLR line low            MICROPROCESSOR INTERFACING
clears the contents of the DAC registers to the data contained in
the user-configurable CLR register and sets the analog outputs      AD5390/AD5391/AD5392 to MC68HC11
accordingly. This function can be used in system calibration
to load zero scale and full scale to all channels together. The     The serial peripheral interface (SPI) on the MC68HC11 is
execution time for a CLR is 20 s on the AD5390/AD5391 and           configured for master mode (MSTR = 1), clock polarity bit
15 s on the AD5392.                                                 (CPOL) = 0, and the clock phase bit (CPHA) = 1. The SPI is
                                                                    configured by writing to the SPI control register (SPCR)--see
BUSY AND LDAC FUNCTIONS                                             the 68HC11 User Manual. SCK of the MC68HC11 drives the
                                                                    SCLK of the AD5390/AD5391/AD5392, the MOSI output
BUSY is a digital CMOS output indicating the status of the          drives the serial data line (DIN) of the AD5390/AD5391/
AD5390/AD5391/AD5392 devices. BUSY goes low during                  AD5392, and the MISO input is driven from DOUT. The SYNC
internal calculations of x2 data. If LDAC is taken low while        signal is derived from a port line (PC7). When data is being
BUSY is low, this event is stored. The user can hold the LDAC       transmitted to the AD5390/AD5391/AD5392, the SYNC line is
input permanently low and, in this case, the DAC outputs            taken low (PC7). Data appearing on the MOSI output is valid
update immediately after BUSY goes high. BUSY also goes low         on the falling edge of SCK. Serial data from the MC8HC11 is
during a power-on reset and when a falling edge is detected on      trans-mitted in 8-bit bytes with only eight falling clock edges
the RESET pin. During this time, all interfaces are disabled and    occurring in the transmit cycle.
any events on LDAC are ignored.
                                                                    MC68HC11  DVDD  AD539x
The AD5390/AD5391/AD5392 contain an extra feature
whereby a DAC register is not updated unless its x2 register has    MISO            RESET
been written to since the last time LDAC was brought low.           MOSI
Normally, when LDAC is brought low, the DAC registers are            SCK            SDO
filled with the contents of the x2 registers. However, these                        DIN
devices update the DAC register only if the x2 data has changed,     PC7            SCLK
thereby removing unnecessary digital crosstalk.                                     SYNC
                                                                                    SPI/I2C
                                                                                             03773-026

                                                                    Figure 37. AD5390/AD5391/AD5392 to MC68HC11 Interface

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AD5390/AD5391/AD5392                                                                                  Data Sheet

AD5390/AD5391/AD5392 to PIC16C6x/7x                                                    DVDD

The PIC16C6x/7x synchronous serial port (SSP) is configured                                  AD539x
as an SPI master with the clock polarity bit = 0. This is done
by writing to the synchronous serial port control register          8xC51                    RESET
(SSPCON)--see the PIC16/17 Microcontroller User Manual.                                      SPI/I2C
In Figure 38, I/O port RA1 is used to pulse SYNC and enable
the serial port of the AD5390/AD5391/AD5392. This                                DVDD
microcontroller transfers only eight bits of data during each
serial transfer operation; therefore, three consecutive read/write         RxD               SDO
operations are needed, depending on the mode. Figure 38
shows the connection diagram.                                                                DIN

                                                                           TxD               SCLK

                                                                           P1.1              SYNC                      03773-028

             DVDD     AD539x                                        Figure 39. AD5390/AD5391/AD5392 to 8051 Interface

PIC16C6x/7x                                                         AD5390/AD5391/AD5392 to ADSP-BF527

                      RESET                                         Figure 40 shows a serial interface between the AD5390/
                      SPI/I2C                                       AD5391/AD5392 and the ADSP-BF527. The ADSP-BF527
                                                                    should be set up to operate in SPORT transmit alternate
SDI/RC4              SDO      03773-027                            framing mode. The ADSP-BF527 SPORT is programmed
SDO/RC5               DIN                                           through the SPORT control register and should be configured
SCK/RC3               SCLK                                          as follows: internal clock operation, active low framing, and 16-
                      SYNC                                          bit word length. Transmission is initiated by writing a word to
       RA1                                                          the Tx register after the SPORT has been enabled.

                                                                    ADSP-BF527   DVDD        AD539x

         Figure 38. AD5390/AD5391/AD5392 to PIC16C6x/7x Interface                            RESET
                                                                                             SPI/I2C
AD5390/AD5391/AD5392 to 8051
                                                                             DR              SDO        03773-029
The AD5390/AD5391/AD5392 requires a clock synchronized                       DT              DIN
to the serial data. The 8051 serial interface must, therefore, be          SCK               SCLK
operated in Mode 0. In this mode, serial data enters and exits
through RxD and a shift clock is output on TxD. Figure 39                  TFS               SYNC
shows how the 8051 is connected to the AD5390/AD5391/                      RFS
AD5392. Because the AD5390/AD5391/AD5392 shifts data out
on the rising edge of the shift clock and latches data in on the    Figure 40. AD5390/AD5391/AD5392 to ADSP-BF527 Interface
falling edge, the shift clock must be inverted. The AD5390/
AD5391/AD5392 requires its data with the MSB first. Because
the 8051 outputs the LSB first, the transmit routine must take
this into account.

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Data Sheet                                                                       AD5390/AD5391/AD5392

APPLICATION INFORMATION                                          The power supply lines of the AD5390/AD5391/AD5392
                                                                 should use as large a trace as possible to provide low impedance
POWER SUPPLY DECOUPLING                                          paths and reduce the effects of glitches on the power supply
                                                                 line. Fast switching signals such as clocks should be shielded
In any circuit where accuracy is important, careful              with digital ground to avoid radiating noise to other parts of the
consideration of the power supply and ground return layout       board, and should never run near the reference inputs. A
helps to ensure the rated performance. The printed circuit       ground line routed between the DIN and SCLK lines helps
board on which the AD5390/AD5391/AD5392 is mounted               reduce crosstalk between them (not required on a multilayer
should be designed so that the analog and digital sections are   board, because there is a separate ground plane, but separating
separated and confined to certain areas of the board. If the     the lines helps).
AD5390/AD5391/AD5392 is in a system where multiple devices
require an AGND-to-DGND connection, the connection               Avoid crossover of digital and analog signals. Traces on
should be made at one point only. The star ground point should   opposite sides of the board should run at right angles to each
be established as close as possible to the device.               other. This reduces the effects of feedthrough through the
                                                                 board. A micro-strip technique is by far the best, but not always
For supplies with multiple pins (AVDD, AVCC), it is recom-       possible with a double-sided board. In this technique, the
mended to tie those pins together. The AD5390/AD5391/            component side of the board is dedicated to ground plane,
AD5392 should have ample supply bypassing of 10 F in            while signal traces are placed on the soldered side.
parallel with 0.1 F on each supply located as close to the
package as possible--ideally right up against the device. The
10 F capacitors are the tantalum bead type. The 0.1 F
capacitor should have low effective series resistance (ESR) and
effective series inductance (ESI), such as the common ceramic
types that provide a low impedance path to ground at high
frequencies, to handle transient currents due to internal logic
switching.

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AD5390/AD5391/AD5392                                                                                                     Data Sheet

POWER SUPPLY SEQUENCING                                                                 AVDD  3V              DVDD = 3V

For proper operation, apply DVDD first and AVDD simultane-                                         SD103C OR
ously or within 10 ms of DVDD. This ensures that the power on                                     EQUIVALENT
reset circuitry sets the registers to their default values and keeps
the analog outputs at 0 V until a valid write operation takes                              AVDD               DVDD
place. When AVDD cannot be applied within 10 ms of DVDD,
issue a hardware reset. This will trigger the power on reset                            DAC       AD5390/
circuitry and load the default register values. In cases where the                      GND       AD5391/
initial power supply has the same or a lower voltage than the                                     AD5392
second power supply, a Schottky diode can be used to tempo-
rarily supply power until the second power supply turns on.                                       SIGNAL      AGND DGND
Table 28 lists power supply sequences and the recommended                                           GND
diode connections. Alternatively, a load switch such as the
ADP196 can be used to delay the first power supply until the                                                                    03773-142
second power supply turns on. Figure 43 shows a typical
configuration using the ADP196. In this case, the AVDD is             AVDD              Figure 42. DVDD first followed by AVDD             AVDD
applied first. This voltage does not appear at the AVDD pin of        DVDD                                 ADP196
the AD5390/AD5391/AD5392 until the DVDD is applied and                                                                                      AD5390/
brings the EN pin high. The result is that the AVDD and DVDD                                                  VIN1 VOUT1                    AD5391/
are both applied to the AD5390/AD5391/AD5392 at the same                                                      VIN2 VOUT2                     AD5392
time.
                                                                                                                  EN AGND                  DVDD
                                                                                                                                           AGND DGND
                                                                                                                                                      03773-143

                                                                                        Figure 43. AVDD Power Supply Controlled by a Load Switch

Table 28. Power Supply Sequencing                                                                 ADP196

             Second                                                   DVDD                        VIN1 VOUT1                               DVDD
             Power                                                    AVDD
First Power  Supply      Recommended Operation                                                    VIN2 VOUT2                               AD5390/
Supply                                                                                                EN AGND                              AD5391/
                                                                                                                                           AD5392
AVDD = 3 V   DVDD  3 V   See Figure 41.

DVDD = 3 V AVDD  3 V See Figure 42.                                                                                                        AVDD
                                                                                                                                           AGND DGND
AVDD = DVDD DVDD = AVDD See Figure 41; assumes separate                                                                                               03773-144
                                       analog and digital supplies.

DVDD = AVDD AVDD = DVDD See Figure 42; assumes separate                                 Figure 44. DVDD Power Supply Controlled by a Load Switch
                                       analog and digital supplies

AVDD = 5 V   DVDD = 3 V  See Figure 43

DVDD = 5 V AVDD = 3 V Hardware reset or see Figure 44

             AVDD = 3V              DVDD  3V

                         SD103C OR
                        EQUIVALENT

                AVDD                DVDD

             DAC         AD5390/
             GND         AD5391/
                         AD5392

                         SIGNAL     AGND DGND
                           GND

                                                     03773-141

             Figure 41. AVDD first followed by DVDD

                                                                Rev. F | Page 38 of 44
Data Sheet                                                                                        AD5390/AD5391/AD5392

TYPICAL CONFIGURATION CIRCUIT                                     Figure 46 shows a typical configuration when using the internal

Figure 45 shows a typical configuration for the AD5390/           reference. On power-up, the AD5390/AD5391/AD5392 defaults
AD5391/AD5392 when configured for use with an external
reference. In the circuit shown, all AGND, SIGNAL_GND, and        to an external reference; therefore, the internal reference needs to
DAC_GND pins are tied together to a common AGND. AGND
and DGND are connected together at the AD5390/AD5391/             be configured and turned on via a write to the AD5390/
AD5392 device. On power-up, the AD5390/AD5391/AD5392
defaults to external reference operation. All AVDD lines are      AD5391/AD5392 control register. On the AD5390/AD5392,
connected together and driven from the same 5 V source. It is
recommended to decouple close to the device with a 0.1 F         Control Register Bit CR12 lets the user choose the reference
ceramic and a 10 F tantalum capacitor. In this application, the
reference for the AD5390-5/AD5391-5/AD5392-5 is provided          voltage; Bit CR10 is used to select the internal reference. It is
externally from either an ADR421 or ADR431 2.5 V reference.
                                                                  recommended to use the 2.5 V reference when AVDD = 5 V, and

                                                                  the 1.25 V reference when AVDD = 3 V. On the AD5391, Control

                                                                  Register Bit CR10 lets the user choose the reference voltage;

                                                                  Bit CR8 is used to select the internal reference.

                                                                                  AVDD                   DVDD

                                                                                           0.1F

Suitable external references for the AD5390-3/AD5391-3/                                    10F          0.1F

AD5392-3 include the ADR280 1.2 V reference. The reference

should be decoupled at the REFOUT/REFIN pin of the device

with a 0.1 F capacitor.                                                                  AVDD           DVDD
                                                                                  REFOUT/REFIN               VOUT 0
                          AVDD                DVDD

                            0.1F                                 0.1F

                                                                                                 AD539x

                                                                                  REF_GND

ADR431/                         10F          0.1F                                                      VOUT 15
ADR421
                                                                                  DAC_GND SIGNAL_GND AGND DGND
            0.1F
                           AVDD               DVDD        03773-061
                   REFOUT/REFIN                   VOUT 0                                                                                                                                                                                       03773-060

                                      AD539x                                  Figure 46. Typical Configuration with Internal Reference.
                                                                                       (Digital Connections Omitted for Clarity)
                   REF_GND
                                                                  The AD5390/AD5391/AD5392 contains an internal power-on
                                              VOUT 15             reset circuit with a 10 ms brown-out time. If the power supply
                                                                  ramp rate exceeds 10 ms, the user should reset the AD5390/
                   DAC_GND SIGNAL_GND AGND DGND                   AD5391/AD5392 as part of the initialization process to ensure
                                                                  the calibration data is loaded correctly into the device.
Figure 45. Typical Configuration with External Reference

                                                          Rev. F | Page 39 of 44
AD5390/AD5391/AD5392                                                                                                                 Data Sheet

AD5390/AD5391/AD5392 MONITOR FUNCTION                                          3. Load data to all B registers.

The AD5390 contains a channel monitor function consisting                      4. Apply LDAC.
of a multiplexer addressed via the interface, allowing any
channel output to be routed to this pin for monitoring using                   The LDAC is used to switch between the A and B registers in
an external ADC. The channel monitor function must be                          determining the analog output. The first LDAC configures the
enabled in the control register before any channels are routed                 output to reflect the data in the A registers. This mode offers
to the MON_OUT pin.                                                            significant advantages if the user wants to generate a square
                                                                               wave at the output on all channels, as could be required to drive
Table 22 and Table 23 contain the decoding information                         a liquid-crystal-based, variable optical attenuator.
required to route any channel on the AD5390, AD5391, and
AD5392 to the MON_OUT pin. Selecting Channel Address 63                        Configuring the AD5390, for example, the user writes to the
three-states the MON_OUT pin. The AD5390/AD5391/                               control register and sets CR3 = 1 and CR2 = 1, enabling the two
AD5392 also contains two monitor input pins called MON_IN                      groups of eight for toggle mode operation. The user must then
1 and MON_IN 2. The user can connect external signals to                       load data to all 16 A registers and B registers. Toggling the LDAC
these pins, which under software control can be multiplexed to                 sets the output values to reflect the data in the A and B registers,
MON_OUT for monitoring purposes. Figure 47 shows a typical                     and the frequency of the LDAC determines the frequency of the
monitoring circuit implemented using a 12-bit SAR ADC in a                     square wave output. The first LDAC loads the contents of the A
6-lead SOT package. The external reference input is connected                  registers to the DAC registers. Toggle mode is disabled via the
to MON_IN 1 to allow it to be easily monitored. The controller                 control register; the first LDAC following the disabling of the
output port selects the channel to be monitored, and the input                 toggle mode updates the outputs with the data contained in the
port reads the converted data from the ADC.                                    A registers.

AD780/                       AVDD     DIN                         OUTPUT PORT                          DATA
ADR431           REFOUT/REFIN      SYNC                                                             REGISTER
                                                                  INPUT PORT
         VOUT 0                 SCLK                               CONTROLLER                             A

       VOUT 15   AD5390                               AVDD

                 MON_IN1                         AD7476 CS

                                                                                                                  DAC   14-BIT DAC   VOUT
                                                                                                              REGISTER
                          MON_OUT                VIN       SCLK

                                                           SDATA

                                                      GND

                                           AGND                                INPUT         INPUT     DATA
                 DAC_GND SIGNAL_GND                                            DATA       REGISTER  REGISTER

                                                                                                          B

                                                                               03773-030
                                                                                                                                                                                                                                                                                                                                                                                                    03773-031
                                                                               A/B                                                   LDAC
                                                                                                                                     CONTROL INPUT

                  Figure 47. Typical Channel Monitoring Circuit                                     Figure 48. Toggle Mode Function

TOGGLE MODE FUNCTION                                                           THERMAL MONITOR FUNCTION

The toggle mode function allows an output signal to be                         The AD5390/AD5391/AD5392 have a temperature shutdown
generated using the LDAC control signal that switches between                  function to protect the chip in case multiple outputs are
two DAC data registers. This function is configured using the                  shorted. The short-circuit current of each output amplifier is
SFR control register, as follows: A write with REG1 = REG0 = 0,                typically 40 mA. Operating the AD5390/AD5391/AD5392 at
A3 to A0 = 1100 specifies a control register write. The toggle                 5 V leads to a power dissipation of 200 mW/shorted amplifier.
mode function is enabled in groups of eight channels using Bit                 With five channels shorted, this leads to an extra watt of power
CR3 and Bit CR2 in the AD5390/AD5392 control register and                      dissipation. For the 52-lead LQFP, the JA is typically 44C/W.
using Bit CR1 and Bit CR0 in the AD5391 control register. (See
the Control Register Write section.) Figure 48 shows a block                   The thermal monitor is enabled by the user using CR8 in the
diagram of the toggle mode implementation. Each DAC                            AD5390/AD5392 control register and CR6 in the AD5391
channel on the AD5390/AD5391/AD5392 contains an A and a                        control register. The output amplifiers on the AD5390/
B data register. Note that the B registers can be loaded only                  AD5391/AD5392 are automatically powered down if the die
when toggle mode is enabled.                                                   temperature exceeds approximately 130C. After a thermal
                                                                               shutdown has occurred, the user can re-enable the part by
To configure the AD5390/AD5391/AD5392 for toggle mode of                       executing a soft power-up if the temperature has dropped below
operation, the sequence of events is as follows:                               130C or by turning off the thermal monitor function via the
                                                                               control register.
1. Enable toggle mode for the required channels via the
     control register.

2. Load data to all A registers.

                                                                  Rev. F | Page 40 of 44
Data Sheet                                                                                                          AD5390/AD5391/AD5392

Power Amplifier Control                                                                                                         0.1F

Multistage power amplifier designs require a large number of                   4R                                         2.5V
setpoints in the operation and control of the output stage. The                                                     REFERENCE
AD5390/AD5391/AD5392 are ideal for these applications
because of their small size (LFCSP) and the integration of 8 and    10V                                                                          2R
16 channels, offering 12- and 14-bit resolution. Figure 49 shows
a typical transmitter architecture, in which the AD5390/            RANGE                                  R       VOUT 3              R                      5V
AD5391/AD5392 DACs can be used in the following control
circuits: IBIAS control, average power control (APC), peak power                                                            VOUT 0                    RANGE
control (PPC), transmit gain control (TGC), and audio level
control (ALC). DACs are also required for variable voltage          1/4 OP747/                   R                  AD539x-5           R                 1/4 OP747/
attenuators, phase shifter control, and dc-setpoint control in the  1/4 OP4177               4R                                                   2R 1/4 OP4177
overall amplifier design.
                                                                                                                                                      0V TO 5V
                                                                                                                                                       RANGE

                                                                    0V TO 10V                                               VOUT 1
                                                                      RANGE
                                                                                                                   VOUT 4

                                                                                                                                       1/4 OP747/     I SINK
                                                                                                                                       1/4 OP4177

                                                                               R

                                                                    1/4 OP747/                          R                   VOUT 2

                                                                    1/4 OP4177

                      PHASE  IBIAS                                                                                                                    R1             03773-033
                      SHIFT

                                                                          Figure 50. Output Configurations for Process Control Applications

                                                                    Optical Transceivers

AUDIO       EXCITER    POWER          50                           The AD5390-3/AD5391-3/AD5392-3 are ideally suited to optical
SOURCE                AMPLIFIER       LOAD                          transceiver applications. In 300-pin MSA applications, for
                                                                    example, digital-to-analog converters are required to control the
        ALC  PPC      APC        TGC        03773-032               laser power, APD bias, and modulator amplitude. Diagnostic
                                                                    information is required as analog outputs from the module. The
                  Figure 49. Multistage Power Amplifier Control     AD5390-3/AD5391-3/AD5392-3 offer a combination of 8/16
                                                                    channels, a resolution of 12/14 bits in a 64-lead LFCSP, and
Process Control Applications                                        operate from a supply voltage of 2.7 V to 5.5 V supply with
                                                                    internal reference. The AD5390-3/AD5391-3/AD5392-3 also
The AD5390-5/AD5391-5/AD5392-5 are ideal for process                feature I2C-compatible and SPI inter-faces, making them ideal
control applications because it offers a combination of 8 and 16    components for use in these applications. Figure 51 shows a
channels and 12-bit and 14-bit resolution. These applications       typical configuration in an optical transceiver application.
generally require output voltage ranges of 0 V to 5 V 5 V, 0 V
to 10 V 10 V, and current sink and source functions. The                               3V
AD5390-5/AD5391-5/AD5392-5 operate from a single 5 V
supply and, therefore, require external signal conditioning to                                                      CONTROLLER         DVDD AVDD
achieve the output ranges described here. Figure 50 shows                                                            SDA SCL        SDA
configurations to achieve these output ranges. The key                                                                              SCL
advantages of using AD5390-5/AD5391-5/AD5392-5 in these                                            I2C                              REFOUT/REFIN  VLSRBIAS
applications are small package size, pin compatibility with the                                  BUS                                              VLSRPWRMON
ability to upgrade from 12 to 14 bits, integrated on-chip 2.5 V     PIN/APD IRXP                                                      AD539x-3    VXLOPMON
reference with 10 ppm/C maximum temperature coefficient,           AND TIA
and excellent accuracy specifications. The AD5390-5/AD5391-5/                                                                                     IBIAS
AD5392-5 contain an offset and gain register for each channel,                                                AVDD  REFIN                         IMOD
so users can perform system-level calibration on a per-channel
basis.                                                              10G LDD    IMODMON                        AIN   12-BIT
                                                                       AND     IMPD                           MUX    ADC
                                                                               IBIASMON
                                                                     LASER

                                                                                                                   AD7994

                                                                                         TIAs

                                                                                                                                                                     03773-062

                                                                    Figure 51. Optical Transceiver using the AD5390-3/AD5391-3/AD5392-3

                                            Rev. F | Page 41 of 44
AD5390/AD5391/AD5392                                                                                                                             Data Sheet

OUTLINE DIMENSIONS

                      9.10                               0.60                      0.60 MAX
                      9.00 SQ                            MAX
                      8.90                                                        49
                                                                              48
                                                                                                   64 1             PIN 1
                                                                                                                    INDICATOR

        PIN 1
INDICATOR

                                                8.85     0.50                        EXPOSED                        7.25
                                                8.75 SQ  BSC                            PAD                         7.10 SQ
                                                8.65                                                                6.95

                                                                0.50          33                             17 16
                                                                0.40             32
                                                                0.30
                     TOP VIEW                                                        BOTTOM VIEW                    0.25 MIN
                                      0.80 MAX          0.05 MAX                         7.50 REF
1.00 12 MAX                         0.65 TYP          0.02 NOM
0.85                                           0.20 REF                                          FOR PROPER CONNECTION OF
0.80                         0.30                                                                THE EXPOSED PAD, REFER TO
                              0.23                                                                THE PIN CONFIGURATION AND
SEATING                       0.18                                                                FUNCTION DESCRIPTIONS
  PLANE                                                                                           SECTION OF THIS DATA SHEET.

                              COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4                                                           06-13-2012-C

                      Figure 52. 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
                                      9 mm x 9 mm Body, Very Thin Quad
                                                      (CP-64-3)
                                       Dimensions shown in millimeters

                                0.75                     1.60            52         12.20         40
                                0.60                     MAX          1             12.00 SQ          39
                                0.45                                                11.80
                                                                                                               10.20
                                                                              PIN 1                            10.00 SQ
                                                                                                                9.80
                                                                                     TOP VIEW
                                                                                     (PINS DOWN)

               1.45                   0.20
               1.40                   0.09
               1.35
                                         7
               0.15                    3.5                           13                                 27
                                         0                               14                        26
                     SEATING    0.10
               0.05  PLANE      COPLANARITY                                                       0.38
                                                                                                  0.32
                                                         VIEW A               0.65                0.22

                                                                              BSC

                      VIEW A                                          LEAD PITCH

               ROTATED 90 CCW                                                                                           051706-A

                                     COMPLIANT TO JEDEC STANDARDS MS-026-BCC

                                Figure 53. 52-Lead Low Profile Quad Flat Package [LQFP]
                                                             (ST-52)

                                              Dimensions shown in millimeters

                                                Rev. F | Page 42 of 44
Data Sheet                                                                        AD5390/AD5391/AD5392

ORDERING GUIDE              Temperature     Resolution  AVDD            Output    Linearity     Package           Package
                            Range           14-bit      2.7 V to 3.6 V  Channels  Error (LSBs)  Description       Option
Model1                      -40C to +85C  14-bit      2.7 V to 3.6 V  16        4            64-Lead LFCSP_VQ  CP-64-3
AD5390BCPZ-3                -40C to +85C  14-bit      2.7 V to 3.6 V  16        4            64-Lead LFCSP_VQ  CP-64-3
AD5390BCPZ-3-REEL           -40C to +85C  14-bit      4.5 V to 5.5 V  16        4            64-Lead LFCSP_VQ  CP-64-3
AD5390BCPZ-3-REEL7          -40C to +85C  14-bit      4.5 V to 5.5 V  16        3            64-Lead LFCSP_VQ  CP-64-3
AD5390BCPZ-5                -40C to +85C  14-bit      4.5 V to 5.5 V  16        3            64-Lead LFCSP_VQ  CP-64-3
AD5390BCPZ-5-REEL           -40C to +85C  14-bit      2.7 V to 3.6 V  16        3            64-Lead LFCSP_VQ  CP-64-3
AD5390BCPZ-5-REEL7          -40C to +85C  14-bit      4.5 V to 5.5 V  16        4            52-Lead LQFP      ST-52
AD5390BSTZ-3                -40C to +85C  12-bit      2.7 V to 3.6 V  16        3            52-Lead LQFP      ST-52
AD5390BSTZ-5                -40C to +85C  12-bit      4.5 V to 5.5 V  16        1            64-Lead LFCSP_VQ  CP-64-3
AD5391BCPZ-3                -40C to +85C  12-bit      4.5 V to 5.5 V  16        1            64-Lead LFCSP_VQ  CP-64-3
AD5391BCPZ-5                -40C to +85C  12-bit      4.5 V to 5.5 V  16        1            64-Lead LFCSP_VQ  CP-64-3
AD5391BCPZ-5-REEL           -40C to +85C  12-bit      2.7 V to 3.6 V  16        1            64-Lead LFCSP_VQ  CP-64-3
AD5391BCPZ-5-REEL7          -40C to +85C  12-bit      4.5 V to 5.5 V  16        1            52-Lead LQFP      ST-52
AD5391BSTZ-3                -40C to +85C  14-bit      2.7 V to 3.6 V  16        1            52-Lead LQFP      ST-52
AD5391BSTZ-5                -40C to +85C  14-bit      4.5 V to 5.5 V  8         4            64-Lead LFCSP_VQ  CP-64-3
AD5392BCPZ-3                -40C to +85C  14-bit      2.7 V to 3.6 V  8         3            64-Lead LFCSP_VQ  CP-64-3
AD5392BCPZ-5                -40C to +85C  14-bit      4.5 V to 5.5 V  8         4            52-Lead LQFP      ST-52
AD5392BSTZ-3                -40C to +85C                              8         3            52-Lead LQFP      ST-52
AD5392BSTZ-5                                                                                    Evaluation Board
EVALAD5390SDZ                                                                                  Evaluation Board
EVALAD5392SDZ

1 Z = RoHS Compliant Part.

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NOTES

Purchase of licensed I2C components of Analog Devices or one of its sublicensed Associated Companies conveys a license for the purchaser under the Philips I2C Patent
Rights to use these components in an I2C system, provided that the system conforms to the I2C Standard Specification as defined by Philips.

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registered trademarks are the property of their respective owners.

                                                                      D03773-0-6/14(F)

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