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AD1555BP

器件型号:AD1555BP
器件类别:半导体    模拟混合信号IC   
厂商名称:ADI [Analog Devices Inc]
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器件描述

SPECIALTY ANALOG CIRCUIT, PQCC28

参数
AD1555BP功能数量 1
AD1555BP端子数量 28
AD1555BP最小工作温度 -55 Cel
AD1555BP最大工作温度 85 Cel
AD1555BP额定供电电压 5 V
AD1555BP最小供电/工作电压 4.75 V
AD1555BP最大供电/工作电压 5.25 V
AD1555BP加工封装描述 PLASTIC, LCC-28
AD1555BP状态 Active
AD1555BP模拟IC其它类型 ANALOG CIRCUIT
AD1555BPjesd_30_code S-PQCC-J28
AD1555BPjesd_609_code e0
AD1555BPmoisture_sensitivity_level 1
AD1555BP额定负供电电压 -5 V
AD1555BP最小大负供电电压 -5.25 V
AD1555BP最大负供电电压 -4.75 V
AD1555BP包装材料 PLASTIC/EPOXY
AD1555BPpackage_code QCCJ
AD1555BP包装形状 SQUARE
AD1555BP包装尺寸 CHIP CARRIER
AD1555BPpeak_reflow_temperature__cel_ 225
AD1555BPseated_height_max 4.57 mm
AD1555BP表面贴装 YES
AD1555BP工艺 BICMOS
AD1555BP温度等级 OTHER
AD1555BP端子涂层 TIN LEAD
AD1555BP端子形式 J BEND
AD1555BP端子间距 1.27 mm
AD1555BP端子位置 QUAD
AD1555BPtime_peak_reflow_temperature_max__s_ 30
AD1555BPlength 11.5 mm
AD1555BPwidth 11.5 mm

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AD1555BP器件文档内容

a                                                                                                                       24-Bit - ADC
                                                                                                                     with Low Noise PGA

                                                                                                                     AD1555/AD1556

   FEATURES                                                                      high dynamic range measurement applications. The AD1555
   AD1555                                                                        outputs a ones-density bitstream proportional to the analog
                                                                                 input. When used in conjunction with the AD1556 digital filter/
      Fourth Order - Modulator                                                   decimator, a high performance ADC is realized.
      Large Dynamic Range
                                                                                 The continuous-time analog modulator input architecture avoids
         116 dB Min, 120 dB Typical @ 1 ms                                       the need for an external antialias filter. The programmable gain
         117 dB Typical @ 0.5 ms                                                 front end simplifies system design, extends the dynamic range,
      Low Input Noise: 80 nV rms @ 4 ms with                                     and reduces the system board area. Low operating power and
         Gain of 34,128                                                          standby modes makes the AD1555 ideal for remote battery-pow-
      Low Distortion: 111 dB Max, 120 dB Typical                               ered data acquisition systems.
      Low Intermodulation: 122 dB
      Sampling Rate at 256 kSPS                                                  The AD1555 is fabricated on Analog Devices' BiCMOS process
      Very High Jitter Tolerance                                                 that has high performance bipolar devices along with CMOS
      No External Antialias Filter Required                                      transistors. The AD1555 and AD1556 are packaged, respectively,
      Programmable Gain Front End                                                in 28-lead PLCC and 44-lead MQFP packages and are specified
      Input Range: 2.25 V                                                        from 55C to +85C (AD1556 and AD1555 B Grade) and from
      Robust Inputs                                                              0C to 85C (AD1555 A Grade).
      Gain Settings: 1, 2.5, 8.5, 34, 128
      Common-Mode Rejection (DC to 1 kHz)                                                              0                                      fIN = 24.4Hz
         93 dB Min, 101 dB Typical @ Gain of 1                                                     20                                        SNR = 116.7dB
      77 mW Typical Low Power Dissipation                                                          40                                        THD = 120.6dB
      Standby Modes                                                                                60
   AD1556                                                                        AMPLITUDE dBr   80
      FIR Digital Filter/Decimator                                                                100
      Serial or Parallel Selection of Configuration
      Output Word Rates: 250 SPS to 16 kSPS                                                       120
      6.2 mW Typ Low Power Dissipation                                                            140
      70 W in Standby Mode                                                                        160
      Reference Design and Evaluation Board with
         Software Available                                                                       180

   APPLICATIONS                                                                                   200      50 100 150 200 250 300 350 400 450 500
   Seismic Data Acquisition Systems                                                                      0                           FREQUENCY Hz
   Chromatography
   Automatic Test Equipment                                                      Figure 1. FFT Plot, Full-Scale AIN Input, Gain of 1

GENERAL DESCRIPTION
The AD1555 is a complete sigma-delta modulator, combined
with a programmable gain amplifier intended for low frequency,

                                                         FUNCTIONAL BLOCK DIAGRAM

                            REFIN REFCAP2 REFCAP1 AGND3                                                     PGA0...PGA4 H/S         ERROR

                            REF DIVIDER                  MODE CONTROL            CB0...CB4                      PGA  CONFIGURATION            INPUT SHIFT     DIN
                                                    DAC         LOGIC                                       CONTROL       REGISTER             REGISTER       SCLK
                                                                                 MFLG                                                                         CS
                                                         OVERVOLTAGE                   CSEL                                          STATUS                   R/W
                                                            DETECTION                                                               REGISTER
                                                                                     TDATA                                                                    DOUT
                    PGA              LOOP                                        MDATA                      INPUT          DIGITAL              DATA
         MUX                        FILTER                                                                   MUX           FILTER             OUTPUT          DRDY
                                                                                  MCLK                                                                        RSEL
AIN (+)                     AD1555                                                                                                              MUX
AIN ()
                                                             CLOCK                                          CLOCK DIVIDER              DATA
TIN (+)                                                  GENERATION                                                                 REGISTER
TIN ()
                                                                                                                                              AD1556

                     AGND1  PGAOUT MODIN AGND2 +VA VA   VL DGND                                            CLKIN SYNC BW0...BW2 RESET PWRDN GND VL

REV. B

Information furnished by Analog Devices is believed to be accurate and           One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.
reliable. However, no responsibility is assumed by Analog Devices for its
use, nor for any infringements of patents or other rights of third parties that  Tel: 781/329-4700                                            www.analog.com
may result from its use. No license is granted by implication or otherwise
under any patent or patent rights of Analog Devices.                             Fax: 781/326-8703                                  Analog Devices, Inc., 2002
AD1555/AD1556

AD1555SPECIFICATIONS (+VA = +5 V; VA = 5 V; VL = 5 V; AGND = DGND = 0 V; MCLK = 256 kHz; TA = TMIN to
                                                              TMAX, unless otherwise noted.)

Parameter                            Notes                                AD1555BP                AD1555AP          Unit
                                                                   Min Typ Max             Min Typ Max

PGA Gain Settings                    1, 2.5, 8.5, 34, 128

AC ACCURACY                          PGA Gain of 1                 116.5 120               116 120                  dB
   Dynamic Range1                    PGA Gain of 2.5
                                     PGA Gain of 8.5               116 119.5               115.5 119.5              dB
   Total Harmonic Distortion2        PGA Gain of 34
                                     PGA Gain of 128               114 117.5               114 117.5                dB
   Jitter Tolerance3                 PGA Gain of 1
   Intermodulation Distortion4       PGA Gain of 2.5               104.5 109.5             104.5 109.5              dB
                                     PGA Gain of 8.5
                                     PGA Gain of 34                      98                      98                 dB
                                     PGA Gain of 128
                                                                         120 111               120 107          dB
                                     PGA Gain of 1
                                                                         116 108               116 107          dB

                                                                         116 106               116 105          dB

                                                                         115 101               115 101          dB

                                                                         108                    108               dB

                                                                                      300                     300   ps

                                                                         122                     122                dB

DC ACCURACY                          PGA Gain of 1, 2.5            3.5         +3.5       3.5               +3.5  %
   Absolute Gain Error5              PGA Gain of 8.5                                                                %
                                     PGA Gain of 34                4.5         +4.5       4.5               +4.5  %
   Gain Stability Over Temperature5                                                                                 ppm/C
   Offset5, 6                        All PGA Gain                  10          +10        10                +10   mV
   Offset Drift5, 6                                                                                                 V/C
                                                                         15                     15

                                                                         60                     60

                                                                         6                       6

ANALOG INPUT

Full-Scale Nondifferential Input MODIN                                           2.25                         2.25 V

Input Impedance                      MODIN                               20                      20                 k

Full-Scale Differential Input        PGA Gain of 1                               2.25                         2.25 V

                                     Other PGA Gain Settings             See Table I             See Table I

Differential Input Impedance         AIN, TIN Inputs                     140                     140                M

Common-Mode Range                                                                2.25                         2.25 V

Common-Mode Rejection Ratio VCM = 2.25 V, fIN = 200 Hz

                                     PGA Gain of 1                 93    101               91    101                dB

                                     PGA Gain of 2.5               95    102               91.5 102                 dB

                                     PGA Gain of 8.5, 34           95.5 108                94.5 108                 dB

                                     PGA Gain of 128                     108                     108                dB

Power Supply Rejection Ratio7                                            50                      50                 dB

AIN to TIN Crosstalk Isolation       fIN = 200 Hz                        130                     130                dB
Differential Input Current
                                                                         130                     130                nA

TEMPERATURE RANGE8                   TMIN to TMAX                  55          +85        0                  85    C
   Specified Performance
                                                                   2.990 3.0 3.010 2.990 3.0 3.010                  V
REFERENCE INPUT9
   Input Voltage Range                                                   130                     130                A
   Input Current

DIGITAL INPUTS OUTPUTS                                             0.3         +0.8 0.3                     +0.8  V

   VIL                                                             2.0          VL + 0.3 2.0                  VL + 0.3 V
   VIH
   IIL                                                             10          +10        10                +10   A
   IIH
   VOL                                                             10          +10        10                +10   A
   VOH
                                     ISINK = +2 mA                              0.4                           0.4   V
                                     ISOURCE = 2 mA
                                                                   2.4                     2.4                      V

                                                              2                                                   REV. B
                                                                                                                  AD1555/AD1556

Parameter                         Notes                                 AD1555BP                    AD1555AP                                            Unit
                                                                 Min Typ Max                 Min Typ Max

POWER SUPPLIES

Recommended Operating Conditions

   +VA                                                           4.75 5               5.25   4.75 5                    5.25                             V

   VA                                                           5.25 5             4.75 5.25 5                   4.75                            V

   VL                                                            4.75 5               5.25   4.75 5                    5.25                             V

Quiescent Currents                                                               8    10                       8       10                               mA
   I(+VA)10
   I(VA)10                                                                      8    9.5                      8       9.5                              mA

   I(VL)                                                                         30   42                       30      42                               A
Power Dissipation10
                                                                                 77   96                       77      96                               mW

                                  PGA in Standby Mode11                          56   70                       56      70                               mW

                                  In Power-Down Mode11, 12

                                  Reference Input = 3 V                          650                           650                                      W

                                  Reference Input = 0 V                          250                           250                                      W

NOTES
1Tested at the output word rate FO = 1 kHz. FO is the AD1556 output word rate, the inverse of the sampling rate. See Tables I, Ia, Ib for other output
word rates.
2Tested with a full-scale input signal at approximately 24 Hz.
3This parameter is guaranteed by design.
4Tested at the output word rate FO = 1 kHz with input signals of 30 Hz and 50 Hz, each 6 dB down full scale.
5This specification is for the AD1555 only and does not include the errors from external components as, for instance, the external reference.
6This offset specification is referred to the modulator output.
7Characterized with a 100 mV p-p sine wave applied separately to each supply.
8Contact factory for extended temperature range.
9Recommended Reference: AD780BR.
10Specified with analog inputs grounded.
11See Table III for configuration conditions.
12Specified with MCLK input grounded.

Specifications subject to change without notice.

AD1556SPECIFICATIONS (VL = 2.85 V to 5.25 V; CLKIN = 1.024 MHz; TA = TMIN to TMAX unless otherwise noted.)

                                                                                             AD1556AS

Parameter                                         Notes                               Min    Typ                    Max       Unit
                                                  All Filters Except FO =16 kHz
FILTER PERFORMANCES                               FO =16 kHz                          0.05                         +0.05     dB
  Pass-Band Ripple                                                                                                  135      dB
  Stop-Band Attenuation                           ISINK = +2 mA                                                     86       dB
                                                  ISOURCE = 2 mA
  Filters Characteristics                                                                        See Table II       +0.8      V

DIGITAL INPUTS OUTPUTS                                                                0.3                          VL + 0.3 V
  VIL                                                                                 +2.0
  VIH                                                                                 10                           +10       A
  IIL                                                                                 10
  IIH                                                                                                               +10       A
  VOL                                                                                 VL 0.6
  VOH                                                                                                               +0.5      V

POWER SUPPLIES                                                                                                                V
  Specified Performance
     VL                                                                               2.85                          5.25      V
  Quiescent Currents
     I(VL)                                                                                             4            5         mA
  Power Dissipation                                                                                    6.2
                                                  VL = 3.3 V, FO = 1 kHz                               70           8.5       mW
TEMPERATURE RANGE*                                In Power-Down Mode
  Specified Performance, TMIN to TMAX                                                 55                                     W

*Contact factory for extended temperature range.                                                                    +85       C
Specifications subject to change without notice.

REV. B                                                      3
AD1555/AD1556

                                                  Table I. Dynamic and Noise Typical Performances

Input and Gain            MODIN                   PGA = 1 (0 dB)  PGA = 2.5 (8 dB) PGA = 8.5 (19 dB) PGA = 34 (31 dB) PGA = 128 (42 dB)

Input Range               1.6 V rms               1.6 V rms       636 mV rms   187 mV rms          47 mV rms    12.4 mV rms

Dynamic Range             40 dB                   40 dB           40 dB        40 dB               40 dB        40 dB
                          69 dB                   69 dB           69 dB        69 dB               69 dB        69 dB
   FO = 16 kHz (1/16 ms)  98 dB                   98 dB           98 dB        98 dB               97 dB        91 dB
   FO = 8 kHz (1/8 ms)    117 dB                  117 dB          116.5 dB     114.5 dB            106.5 dB     95 dB
   FO = 4 kHz (1/4 ms)    120 dB                  120 dB          119.5 dB     117.5 dB            109.5 dB     98 dB
   FO = 2 kHz (1/2 ms)    123 dB                  123 dB          122.5 dB     120 dB              112.5 dB     101 dB
   FO = 1 kHz (1 ms)      126 dB                  126 dB          125.5 dB     123 dB              115.5 dB     104 dB
   FO = 500 Hz (2 ms)
   FO = 250 Hz (4 ms)     15.5 mV rms             15.5 mV rms     6.17 mV rms  1.84 mV rms         470 V rms   138 V rms
Equivalent Input Noise    560 V rms              560 V rms      220 V rms   65.5 V rms         16.4 V rms  4.5 V rms
                          20 V rms               20 V rms       8 V rms     2.36 V rms         661 nV rms   351 nV rms
   FO = 16 kHz (1/16 ms)  2.25 V rms             2.25 V rms     952 nV rms   353 nV rms          225 nV rms   223 nV rms
   FO = 8 kHz (1/8 ms)    1.59 V rms             1.59 V rms     674 nV rms   250 nV rms          159 nV rms   159 nV rms
   FO = 4 kHz (1/4 ms)    1.13 V rms             1.13 V rms     477 nV rms   187 nV rms          113 nV rms   111 nV rms
   FO = 2 kHz (1/2 ms)    797 nV rms              797 nV rms      338 nV rms   133 nV rms          80 nV rms    79 nV rms
   FO = 1 kHz (1 ms)
   FO = 500 Hz (2 ms)
   FO = 250 Hz (4 ms)

                                 Table Ia. Minimum Dynamic Performances (AD1555AP Only)*

Input and Gain            MODIN                   PGA = 1 (0 dB)  PGA = 2.5 (8 dB)          PGA = 8.5 (19 dB)   PGA = 34 (31 dB)
                                                                                                                104.5
FO = 1 kHz (1 ms)         116                     116             115.5                     114                 107.5
                                                  119             118.5                     117                 110.5
FO = 500 Hz (2 ms)        119                     122             121.5                     120
                                                                                                                PGA = 34 (31 dB)
FO = 250 Hz (4 ms)        122                                                                                   104.5
                                                                                                                107.5
*Not tested in production. Guaranteed by design.                                                                110.5

                                 Table Ib. Minimum Dynamic Performances (AD1555BP Only)*                           Group Delay
                                                                                                                   (ms)
Input and Gain            MODIN                   PGA = 1 (0 dB)  PGA = 2.5 (8 dB)          PGA = 8.5 (19 dB)      0.984
                                                                                                                   3
FO = 1 kHz (1 ms)         116.5                   116.5           116                       114                    6
FO = 500 Hz (2 ms)        119.5                   119.5           119                       117                    12
FO = 250 Hz (4 ms)        122.5                   122.5           121                       120                    24
                                                                                                                   48
*Not tested in production. Guaranteed by design.                                                                   93

                                                  Table II. Filter Characteristics

Output Word Rate FO                    Pass Band                  3 dB Frequency           Stop Band
(Sampling Rate in ms)                  (Hz)                       (Hz)                      (Hz)

16000 Hz (1/16 ms)                     6000                       6480                      8000
8000 Hz (1/8 ms)                       3000                       3267.5                    4000
4000 Hz (1/4 ms)                       1500                       1634                      2000
2000 Hz (1/2 ms)                       750                        816.9                     1000
1000 Hz (1 ms)                         375                        408.5                     500
500 Hz (2 ms)                          187.5                      204.2                     250
250 Hz (4 ms)                          93.75                      101.4                     125

                                                                  4                                                   REV. B
                                                                                                                         AD1555/AD1556

TIMING SPECIFICATIONS (+VA = +5 V  5%; VA = 5 V  5%; AD1555 VL = 5 V  5%, AD1556 VL = 2.85 V to 5.25 V;
                                               CLKIN = 1.024 MHz; AGND = DGND = 0 V; CL = 50 pF; TA = TMIN to TMAX, unless otherwise noted)

                                                                            Symbol          Min        Typ               Max    Unit

CLKIN Frequency1                                                            fCLKIN          0.975      1.024             1.075  MHz
                                                                                            45         fCLKIN/4          55     %
CLKIN Duty Cycle Error
MCLK Output Frequency1                                                                                                   20     ns
                                                                                                                         20     ns
SYNC Setup Time                                                             t1              10                           20     ns
                                                                                                                         30     ns
SYNC Hold Time                                                              t2              10                           100    ns
                                                                                                                                ns
CLKIN Rising to MCLK Output Falling on SYNC                                 t3                                           20     ns
                                                                                                                         20     ns
CLKIN Falling to MCLK Output Rising                                         t4                                           50     ns
                                                                                                                         25
CLKIN Falling to MCLK Output Falling                                        t5                                           25     ns
                                                                                                                         25     ns
MCLK Input Falling to MDATA Falling                                         t6                                           25
                                                                                                                         25     ns
MCLK Input Rising to MDATA and MFLG Valid                                   t7                                                  ns
                                                                                                                         20     ns
TDATA Setup Time after SYNC                                                 t8              5                            20
                                                                                                                                ns
TDATA Hold Time                                                             t9              5                                   ns
                                                                                                                                ns
RESET Setup Time                                                            t10             15                                  ns
RESET Hold Time                                                                                                                 ns
                                                                            t11             15                                  ns
                                                                                                                                ns
CLKIN Falling to DRDY Rising                                                t12                                                 ns
                                                                                                                                ns
CLKIN Rising to DRDY Falling2                                               t13                                                 ns
                                                                                                                                ns
CLKIN Rising to ERROR Falling                                               t14                                                 ns
                                                                                                                                ns
RSEL to Data Valid                                                          t15                                                 ns

RSEL Setup to SCLK Falling                                                  t16             10                                  ns
                                                                                                                                ns
DRDY to Data Valid                                                          t17                                                 ns
                                                                                                                                ns
DRDY High Setup to SCLK Falling                                             t18             10                                  ns
R/W to Data Valid
R/W High Setup to SCLK Falling                                              t19
CS to Data Valid
CS Low Setup to SCLK Falling                                                t20             10

SCLK Rising to DOUT Valid                                                   t21

SCLK High Pulsewidth                                                        t22             10

SCLK Low Pulsewidth                                                         t23

SCLK Period                                                                 t24             25
SCLK Falling to DRDY Falling2
CS High or R/W Low to DOUT Hi-Z                                             t25             25

                                                                            t26             70

                                                                            t27

                                                                            t28

R/W Low Setup to SCLK Falling                                               t29             10
CS Low Setup to SCLK Falling
                                                                            t30             10
Data Setup Time to SCLK Falling
                                                                            t31             10
Data Hold Time after SCLK Falling
R/W Hold Time after SCLK Falling                                            t32             10

                                                                            t33             10

NOTES

1The gain of the modulator is proportional to fCLKIN and MCLK frequency.
2With DRDYBUF low only. When DRDYBUF is high, this timing also depends on the value of the external pull-down resistor.

Specifications subject to change without notice.

                                                                                 1.6mA IOL

                                                  TO OUTPUT                                     1.4V

                                                              PIN CL
                                                                      50pF

                                                                                 500A IOH

                                                  Figure 2. Load Circuit for Digital Interface Timing

REV. B                                                                           5
AD1555/AD1556

CLKIN                    t2

  SYNC             t1                              t4
                      t3
  MCLK
     (FS)                                                                       t5

MDATA                                                  DATA VALID                                           DATA VALID
                                                                      t6            t7

                                               t8         t9

TDATA                                              VALID                            VALID

                                               Figure 3. AD1555/AD1556 Interface Timing

                                         t 11
                 t 10

           RESET

                                                   t1         t2

           CLKIN

             SYNC                                                         t 12           t 13
             DRDY                                                                                                    t 12
           ERROR
                                                                                                                        t 14

                          Figure 4. AD1556 RESET, DRDY, and Overwrite Timings

                                                                          6                                                 REV. B
        RSEL    t 15                                                    t 27         AD1555/AD1556
        DRDY
                  t 16                                                                    t 28
          R/ W   t 17                                                                   HI-Z
            CS
                   t 18
        DOUT     t 19
         SCLK
                 t 20
                t 21

                 t 22

                              MSB           MSB1       LSB+1                  LSB
                                          t 23

                                    t 24  t 25          t 26

                                          Figure 5. Serial Read Timing

           CS   t 29
        R/ W
        SCLK    t 30                                                    t 24                      t 33
                                                                                     LSB
           DIN  t 31          t 32  t 26                                       t 25

                         MSB        MSB1                               LSB+1

                                       Figure 6. Serial Write Timing

REV. B                                             7
AD1555/AD1556                                                                              Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . 150C
                                                                                           Storage Temperature . . . . . . . . . . . . . . . . . . 65C to +150C
ABSOLUTE MAXIMUM RATINGS1                                                                  Lead Temperature Range
Analog Inputs
                                                                                             (Soldering 10 sec) . . . . . . . . . . . . . . . . . . . . . . . . . . 300C
  Pins 7, 8, 23, 24, 25, 28 . . . . . . VA 0.3 V to +VA + 0.3 V
  AIN(+), AIN() DC Input Current . . . . . . . . . . . 100 mA                           NOTES
  AIN(+), AIN() 2 s Pulse Input Current . . . . . . . . 1.5 A                          1Stresses above those listed under Absolute Maximum Ratings may cause perma-
Supply Voltages
  +VA to VA . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +14 V              nent damage to the device. This is a stress rating only; functional operation of the
  +VA to AGND . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V                  device at these or any other conditions above those indicated in the operational
  VA to AGND . . . . . . . . . . . . . . . . . . . . . . . 7 V to +0.3 V                  section of this specification is not implied. Exposure to absolute maximum rating
  VL to DGND . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V                 conditions for extended periods may affect device reliability.
Ground Voltage Differences                                                                 2Specification is for device in free air:
  DGND, AGND1, AGND2, AGND3 . . . . . . . . . . . 0.3 V                                   28-lead PLCC: JA = 36C/W, JC = 20C/W
Digital Inputs . . . . . . . . . . . . . . . . . . . . 0.3 V to VL + 0.3 V                 44-lead MQFP: JA = 36C/W, JC = 14C/W
Internal Power Dissipation2
  AD1555 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.8 W
  AD1556 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.8 W

                                                  ORDERING GUIDE

Model                 Temperature                                                      Package                   Package
                      Range*                                                           Description               Option

AD1555AP              0C to 85C                                                     Plastic Lead Chip Carrier  P-28A
AD1555APRL            0C to 85C                                                     Plastic Lead Chip Carrier  P-28A
AD1555BP              55C to +85 C                                                 Plastic Lead Chip Carrier  P-28A
AD1555BPRL            55C to +85 C                                                 Plastic Lead Chip Carrier  P-28A
AD1556AS              55C to +85 C                                                 Plastic Quad Flatpack      S-44A
AD1556ASRL            55C to +85 C                                                 Plastic Quad Flatpack      S-44A
EVAL-AD1555/AD1556EB                                                                                             Evaluation Board
AD1555/56-REF                                                                                                    Reference Design

*Contact factory for extended temperature range.

CAUTION                                                                                                          WARNING!
ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily
accumulate on the human body and test equipment and can discharge without detection. Although                                       ESD SENSITIVE DEVICE
the AD1555/AD1556 features proprietary ESD protection circuitry, permanent damage may occur
on devices subjected to high energy electrostatic discharges. Therefore, proper ESD precautions are
recommended to avoid performance degradation or loss of functionality.

                                                                                      8                                          REV. B
                                                                                             AD1555/AD1556

                   PIN CONFIGURATION

                         28-Lead PLCC
                              (P-28A)

                             VA
                                  +VA
                                       PGAOUT
                                            AGND1
                                                 MODIN
                                                       AGND2
                                                            +VA

                             4 3 2 1 28 27 26

                   AIN(+) 5             PIN 1                     25 REFIN
                   AIN() 6                                       24 REFCAP2
                   TIN(+) 7  AD1555                               23 REFCAP1
                   TIN() 8                                       22 AGND3
                             TOP VIEW                             21 VA
                       NC 9                                       20 VA
                     CB0 10  (Not to Scale)                       19 VL
                     CB1 11

                             12 13 14 15 16 17 18

                             CB2
                                  CB3
                                       CB4
                                             MFLG
                                                  DGND
                                                       MDATA
                                                            MCLK
               NC = NO CONNECT
        (DO NOT CONNECT THIS PIN)

                             44-Lead MQFP
                                  (S-44A)

                   VL
                         CB0
                              CB1
                                    CB2
                                          CB3
                                                CB4
                                                     MFLG
                                                           RESETD
                                                                 MDATA
                                                                       MCLK
                                                                             DGND

                   44 43 42 41 40 39 38 37 36 35 34

           NC 1    PIN 1                                                           33 NC
        PGA0 2     IDENTIFIER                                                      32 CLKIN
        PGA1 3                                                                     31 SYNC
        PGA2 4                       AD1556                                        30 TDATA
        PGA3 5                                                                     29 CSEL
        PGA4 6                         TOP VIEW                                    28 NC
                                     (Not to Scale)                                27 NC
         BW0 7                                                                     26 PWRDN
         BW1 8                                                                     25 RESET
         BW2 9                                                                     24 DGND
                                                                                   23 DGND
           H/S 10
            VL 11

                   12 13 14 15 16 17 18 19 20 21 22

                   DGND
                         SCLK
                              DOUT
                                    DRDY

                                         CS
                                               R/W
                                                     RSEL
                                                           DIN
                                                                 ERROR
                                                                       NC

                                                                            VL

        NC = NO CONNECT

REV. B                       9
AD1555/AD1556

Pin No.         Mnemonic                 AD1555 PIN FUNCTION DESCRIPTIONS
1               AGND1
2               PGAOUT     Description

3, 26           +VA        Analog Ground
4, 20, 21       VA        Programmable Gain Amplifier Output. The output of the on-chip programmable gain amplifier is
5               AIN(+)     available at this pin. Refer to Table III for PGA gain settings selection.
6               AIN()     Positive Analog Supply Voltage. +5 V nominal.
7               TIN(+)     Negative Analog Supply Voltage. 5 V nominal.
8               TIN()     Mux Input. Noninverting signal to the PGA mux input. Refer to Table III for input selection.
9               NC         Mux Input. Inverting signal to the PGA mux input. Refer to Table III for input selection.
1014           CB0CB4    Mux Input. Noninverting test signal to the PGA mux input. Refer to Table III for input selection.
                           Mux Input. Inverting test signal to the PGA mux input. Refer to Table III for input selection.
15              MFLG       Pin for Factory Use Only. This pin must be kept not connected for normal operation.
16              DGND       Modulator Control. These input pins control the mux selection, the PGA gain settings, and the
17              MDATA      standby modes of the AD1555. When used with the AD1556, these pins are generally directly tied
                           to the CB0CB4 output pins of the AD1556. CB0CB2 are generally used to set the PGA gain or
18              MCLK       cause it to enter in the PGA standby mode (refer to Table III). CB3 and CB4 select the mux input
                           voltage applied to the PGA as described in Table III.
19              VL         Modulator Error. Digital output that is pulsed high if an overrange condition occurs in the modulator.
22              AGND3      Digital Ground
23              REFCAP1    Modulator Output. The bitstream generated by the modulator is output in a return-to-zero data
                           format. The data is valid for approximately one-half a MCLK cycle. Refer to Figure 3.
24              REFCAP2    Clock Input. The clock input signal, nominally 256 kHz, provides the necessary clock for the -
25              REFIN      modulator. When this input is static, AD1555 is in the power-down mode.
                           Positive Digital Supply Voltage. 5 V Nominal.
27              AGND2      Analog Ground. Used as the ground reference for the REFIN pin.
28              MODIN      DAC Reference Filter. The reference input is internally divided and available at this pin to provide
                           the reference for the - modulator. Connect an external 22 F (5 V min) tantalum capacitor from
                           REFCAP1 to AGND3 to filter the external reference noise.
                           Reference Filter. The reference input is internally divided and available at this pin.
                           Reference Input. This input accepts a 3 V level that is internally divided to provide the reference for
                           the - modulator.
                           Analog Ground.
                           Modulator Input. Analog input to the modulator. Normally, this input is directly tied to
                           PGAOUT output.

Pin No.         Mnemonic                 AD1556 PIN FUNCTION DESCRIPTIONS
1, 21, 27, 28,  NC         Description
33                         No Connect
26
                PGA0PGA4  PGA and MUX Control Inputs. Sets the logic level of CB0-CB4 output pins respectively and the
79                        state of the corresponding bit in the configuration register upon RESET or when in hardware mode.
                BW0BW2    Refer to Table III.
10
                H/S        Output Rate Control Inputs. Sets the digital filter decimation rate and the state of the correspond-
11, 22, 44                 ing bit in the configuration register upon RESET or when in hardware mode. Refer to the Filter
12, 23, 24, 34  VL         Specifications and Table VI.
13              DGND
                SCLK       Hardware/Software Mode Select. Determines how the device operation is controlled. In hardware
                           mode, H/S is high, the state of hardware pins set the mode of operation. When H/S is low, a write
                           sequence to the Configuration Register or a previous write sequence sets the device operation.

                           Positive Digital Supply Voltage. 3.3 V or 5 V nominal.

                           Digital Ground

                           Serial Data Clock. Synchronizes data transfer to either write data on the DIN input pin or read
                           data on the DOUT output pin.

                           10                                            REV. B
                         AD1555/AD1556

Pin No.  Mnemonic       AD1556 PIN FUNCTION DESCRIPTIONS (continued)
14       DOUT
                   Description
15       DRDY
         CS        Serial Data Output. DOUT is used to access the conversion results or the contents of the Status
16       R/W       Register, depending on the logic state of the RSEL pin. At the beginning of a read operation, the
17       RSEL      first data bit is output (MSB first). The data changes on the rising edge of SCLK and is valid on the
18       DIN       SCLK falling edge.
19       ERROR
20                 Data Ready. A logic high output indicates that data is ready to be accessed from the Output Data
         RESET     Register. DRDY goes low once a read operation is complete. When selected, the DRDY output pin
25       PWRDN     has a type buffer that allows wired-OR connection of multiple AD1556s.
26                 Chip Select. When set low the serial data interface pins DIN, DOUT, R/W, and SCLK are active; a
         CSEL      logic high disables these pins and sets the DOUT pin to Hi-Z.
29       TDATA     Read/Write. A read operation is initiated if R/W is high and CS is low. A low sets the DOUT pin to
30       SYNC      Hi-Z and allows a write operation to the device via the DIN pin.
31
         CLKIN     Register Select. When set high, the Conversion Data Register contents are output on a read opera-
32       MCLK      tion. A low selects the Status Register.
35       MDATA
36       RESETD    Serial Data Input. Used during a write operation. Loads the Configuration Register via the Input
37       MFLG      Shift Register. Data is loaded MSB first and must be valid on the falling edge of SCLK.
38
         CB0CB4   Error Flag. A logic low output indicates an error condition occurred in the modulator or digital
4339              filter. When ERROR goes low the ERROR bit in the status register is set high. The ERROR output
                   pin has an open drain type buffer with an internal 100 k typical pull-up that allows wired-OR
                   connection of multiple AD1556s.

                   Chip Reset. A logic high input clears any error condition in the status register and sets the configuration
                   register to the state of the corresponding hardware pins. On power-up, this reset state is entered.

                   Power-Down Hardware Control. A logic high input powers down the filter. The convolution cycles
                   in the digital filter and the MCLK signal are stopped. All registers retain their data and the serial
                   data interface remains active. The power-down mode is entered on the first falling edge of CLKIN
                   after PWRDN is taken high. When exiting the power-down mode, a SYNC must be applied to
                   resume filter convolutions.

                   Filter Input Select. Selects the source for input to the digital filter. A logic high selects the TDATA
                   input, a low selects MDATA as the filter input.

                   Test Data. Input to digital filter for user test data.

                   Synchronization Input. The SYNC input clears the AD1556 filter in order to synchronize the start
                   of the filter convolutions. The SYNC event is initiated on the first CLKIN rising edge after the
                   SYNC pin goes high. The SYNC input can also be applied synchronously to the AD1556 decima-
                   tion rate without resetting the convolution cycles.

                   Clock Input. The clock input signal, nominally 1.024 MHz, provides the necessary clock for the
                   AD1556. This clock frequency is divided by four to generate the MCLK signal for the AD1555.

                   Modulator Clock. Provides the modulator sampling clock frequency. The modulator always samples
                   at one-fourth the CLKIN frequency.

                   Modulator Data. This input receives the ones-density bit stream from the AD1555 for input to the
                   digital filter.

                   Decimator Reset. A logic high resets the decimator of the digital filter.

                   Modulator Error. The MFLG input is used to detect if an overrange condition occurred in the
                   modulator. Its logic level is sensed on the rising edge of CLKIN. When overrange condition
                   detected, ERROR goes low and updates the status register.

                   Modulator Control. These output control pins represent a portion of the data loaded into the AD1556
                   Configuration Register. CB0CB2 are generally used to set the PGA gain or cause it to enter in the
                   PGA standby mode (Refer to Table III). CB3 and CB4 select the mux input voltage applied to the
                   PGA as described in Table III.

REV. B             11
AD1555/AD1556

TERMINOLOGY                                                        OFFSET
DYNAMIC RANGE                                                      The offset is the difference between the ideal midscale input volt-
Dynamic range is the ratio of the rms value of the full scale to   age (0 V) and the actual voltage producing the midscale output
the total rms noise measured with the inputs shorted together      code (code 000000H) at the output of the AD1556. The offset
in the bandwidth from 3 Hz to the Nyquist frequency FO/2. The      specification is referred to the output. This offset is intentionally
value for dynamic range is expressed in decibels.                  set at a nominal value of 60 mV (see Sigma-Delta Modulator
                                                                   section). The value for offset is expressed in mV.
SIGNAL-TO-NOISE RATIO (SNR)
SNR is the ratio of the rms value of the full-scale signal to the  OFFSET ERROR DRIFT
total rms noise in the bandwidth from 3 Hz to the Nyquist fre-     The change of the offset over temperature. It is expressed in mV.
quency FO/2. The value for SNR is expressed in decibels.
                                                                   GAIN ERROR
TOTAL HARMONIC DISTORTION (THD)                                    The gain error is the ratio of the difference between the actual
THD is the ratio of the rms sum of all the harmonic components     gain and the ideal gain to the ideal gain. The actual gain is the
up to Nyquist frequency FO/2 to the rms value of a full-scale      ratio of the output difference obtained with a full-scale analog
input signal. The value for THD is expressed in decibels.          input ( 2.25 V) to the full-scale span (4.5 V) after correction of
                                                                   the effects of the external components. It is expressed in %.
INTERMODULATION DISTORTION (IMD)
IMD is the ratio of the rms sum of two sine wave signals of        GAIN ERROR STABILITY OVER TEMPERATURE
30 Hz and 50 Hz which are each 6 dB down from full scale to        The change of the gain error over temperature. It is expressed
the rms sum of all intermodulation components within the           in %.
bandwidth from 1 Hz to the Nyquist frequency FO/2. The value
for IMD is expressed in decibels.

               12                                                REV. B
                           Typical Performance CharacteristicsAD1555/AD1556

                 0                                                                                                                130
                                                                                                                                  120
                 20       fIN = 24.4Hz                                                                                                                                    G=1
                           SNR = 116.7dB                                                                                                        G = 8.5
                                                                                                                                  110
                 40       THD = 120dB                                                                                           100

AMPLITUDE dBr  60                                                                                          DYNAMIC RANGE dB                                     G = 2.5          G = 34

                 80

                 100

                                                                                                                                                                     G = 128

                 120

                 140

                 160                                                                                                             90

                 180

                 200      50 100 150 200 250 300 350 400 450 500                                                                 80                     5 25 45 65                           85 105 125
                        0                           FREQUENCY Hz                                                                  55 35 15           TEMPERATURE C

TPC 1. FFT (2048 Points) Full-Scale MODIN Input                                                                                   TPC 4. Dynamic Range vs. Temperature

                 0                                                                                                                35

                 20       fIN = 24.4Hz

                           SNR = 105.8dB                                                                                          30

                 40       THD = 114.9dB

                 60                                                                                          NUMBER OF UNITS     25

AMPLITUDE dBr  80                                                                                                              20

                 100

                 120                                                                                                             15

                 140                                                                                                             10

                 160

                                                                                                                                  5

                 180

                 200      50 100 150 200 250 300 350 400 450 500                                                                 0     121                         119       118          117     116
                        0                           FREQUENCY Hz                                                                122

                                                                                                                                                         DYNAMIC RANGE dB

TPC 2. FFT (2048 Points) Full-Scale AIN Input, Gain of 34                                                     TPC 5. Dynamic Range Distribution (272 Units)

                 0                                                                                                                150
                                                                                                                                                 G = 34
                 20       fIN = 24.4Hz
                           SNR = 68.2dB                                                                                           140

                                                                                          THD = 120dB                            130
                 40
                                                                                                                                               G = 2.5
                 60                                                                                                              120                                                 G=1

AMPLITUDE dBr  80                                                                                          CMRR dB

                 100

                 120

                 140                                                                                                             110                                                         G = 8.5
                 160                                                                                                                                       G = 128

                                                                                                                                  100

                 180      500 1000 1500 2000 2500 3000 3500 4000                                                                 90                     5 25 45 65                           85 105 125
                                                  FREQUENCY Hz                                                                    55 35 15
                 200                                                                                                                                    TEMPERATURE C
                        0

TPC 3. FFT (16384 Points) Full-Scale AIN Input, Gain of 1                                                     TPC 6. Common-Mode Rejection vs. Temperature

REV. B                                                                                                  13
AD1555/AD1556

                                 20                                                                                      0.20

                                 18                                                                                      0.15

                                 16

                                                                                                                         0.10

                NUMBER OF UNITS  14

                                 12                                                                      AMPLITUDE dB  0.05

                                 10                                                                                      0.00

                                 8                                                                                       0.05

                                 6

                                                                                                                         0.10

                                 4

                                 2                                                                                       0.15

                                 0                                                                                       0.20
                                                                                                                                 0
                                 128             120     113     105       98       90                                        50   100  150        200  250

                                                                    CMRR dB                                                            FREQUENCY Hz

TPC 7. Common-Mode Rejection Distribution (272 Units)                                                    TPC 10. AD1556 Pass Band Ripple, FO = 500 Hz (2 ms)

                                 120                                                                                     0.20
                                         G = 8.5
                                                                                                                         0.15
                                 115
                                                           G = 34                                                        0.10
                                 110
                                                                                                         AMPLITUDE dB
CMRR dB                                                                                                                0.05

                                 105                       G = 128                                                       0.00
                                              G = 2.5
                                                                                                                         0.05
                                 100
                                                                               G=1

                                                                                                                         0.10

                                 95

                                                                                                                         0.15

     90                                                                                                                  0.20      100  200  300        400  500
          0 100 200 300 400 500 600 700 800 900 1000                                                                             0
                                           FREQUENCY Hz
                                                                                                                                         FREQUENCY Hz
TPC 8. Common-Mode Rejection vs. Frequency
                                                                                                         TPC 11. AD1556 Pass Band Ripple, FO = 1 kHz (1 ms)

                0.20                                                                                                     0.20

                0.15                                                                                                     0.15

                0.10                                                                                                     0.10

AMPLITUDE dB  0.05                                                                                     AMPLITUDE dB  0.05

                0.00                                                                                                     0.00

                0.05                                                                                                    0.05

                0.10                                                                                                    0.10

                0.15                                                                                                    0.15

                0.20                                  25  50       75              100       125                        0.20      200  400  600        800  1000
                        0                                                                                                        0

                                                           FREQUENCY Hz                                                                FREQUENCY Hz

TPC 9. AD1556 Pass Band Ripple, FO = 250 Hz (4 ms)                                                       TPC 12. AD1556 Pass Band Ripple, FO = 2 kHz (1/2 ms)

                                                                                                   14                                                       REV. B
                                                                                                    AD1555/AD1556

                0.20                                                               0.20

                0.15                                                               0.15

                0.10                                                               0.10

AMPLITUDE dB  0.05                                               AMPLITUDE dB  0.05

                0.00                                                               0.00

                0.05                                                              0.05

                0.10                                                              0.10

                0.15                                                              0.15

                0.20      500   1000            1500  2000                        0.20      2000           4000   6000  8000
                        0                                                                  0        FREQUENCY Hz

                                 FREQUENCY Hz

TPC 13. AD1556 Pass Band Ripple, FO = 4 kHz (1/4 ms)         TPC 15. AD1556 Pass Band Ripple, FO = 16 kHz (1/16 ms)

                0.20

                0.15

                0.10

AMPLITUDE dB  0.05

                0.00

                0.05

                0.10

                0.15

                0.20      1000           2000   3000  4000
                        0        FREQUENCY Hz

TPC 14. AD1556 Pass Band Ripple, FO = 8 kHz (1/8 ms)

REV. B                                                       15
AD1555/AD1556

CIRCUIT DESCRIPTION                                                                         The AD1555 operates from a dual analog supply ( 5 V),
The AD1555/AD1556 chipset is a complete sigma-delta 24-bit                                  while the digital part of the AD1555 operates from a +5 V
A/D converter with very high dynamic range intended for the                                 supply. The AD1556 operates from a single 3.3 V or 5 V
measurement of low frequency signals up to a few kHz such as                                supply. Each device exhibits low power dissipation and can
those in seismic applications.                                                              be configured for standby mode.

The AD1555 contains an analog multiplexer, a fully differential                             Figure 7 illustrates a typical operating circuit.
programmable gain amplifier and a fourth order sigma-delta
modulator. The analog multiplexer allows selection of one fully                             MULTIPLEXER AND PROGRAMMABLE GAIN
differential input from two different external inputs, an internal                          AMPLIFIER (PGA)
ground reference or an internal full-scale voltage reference. The                           Analog Inputs
fully differential programmable gain amplifier (PGA) has five gain                          The AD1555 has two sets of fully differential inputs AIN and
settings of 1, 2.5, 8.5, 34, and 128, which allow the part to handle                        TIN. The common-mode rejection capability of these inputs
a total of five different input ranges: 1.6 V rms, 636 mV rms,                              generally surpasses the performance of conventional program-
187 mV rms, 47 mV rms, and 12.4 mV rms that are programmed                                  mable gain amplifiers. The very high input impedance, typically
via digital input pins (CB0 to CB4). The modulator that operates                            higher than 140 M, allows direct connection of the sensor to
nominally at a sampling frequency of 256 kHz, outputs a bit-                                the AD1555 inputs, even through serial resistances. Figure 7
stream whose ones-density is proportional to its input voltage.                             illustrates such a configuration. The passive filter between the
This bitstream can be filtered using the AD1556, which is a                                 sensor and the AD1555 is shown here as an example. Other
digital finite impulse low pass filter (FIR). The AD1556 outputs                            filter structures could be used, depending on the specific require-
the data in a 24-bit word over a serial interface. The cutoff                               ments of the application. Also, the Johnson noise (4 k TRB) of
frequency and output rate of this filter can be programmed via                              the serial resistance should be taken into consideration. For
an on-chip register or by hardware through digital input pins.                              instance, a 1 k serial resistance reduces by approximately 1.3 dB
The dynamic performance and the equivalent input noise vary                                 the dynamic performance of a system using a gain setting of
with gain and output rate as shown in Table I. The use of the                               128 at an output word rate FO = 500 Hz. For applications
different PGA gain settings allows enhancement of the total system                          where the sensor inputs must be protected against severe
dynamic range up to 146 dB (gain of 34 or 128 and FO = 250 Hz).

                             AC SINE
                               TEST DC TEST

                             SOURCE SOURCE

                                                                                     3 TEM  AD780     +VIN         2       +5V    UNUSED AD1555 PINS MUST BE LEFT
                                                                                     6P                               100nF       UNCONNECTED;
                    +5V      3                       14              5V             VOUT GND O/P                                 UNUSED AD1556 INPUT PINS MUST BE
                      100nF                                                                                                       TIED TO DGND OR VL.

          SENSOR:                    ADG609                 100nF                               4               8
     GEOPHONE,
HYDROPHONE...                        DB DA           15                                                                           CLOCK SOURCE                    SERIAL DATA
                                                                                                                                       1.024MHz                     INTERFACE
                             15                                                      22F                                                                       ADSP-21xxx OR P

                                     9        8

                                                                                                22                                           32

                                                                  2          28 25   23

                                                          PGAOUT MODIN REFIN REFCAP1 AGND3                            5                                    16
                                                     7                                                                                             CS
                                                                                                                       +5V                        R/W 17
                                                         TIN (+)                         CB0...CB4                          15    CB0...CB4
                                                     8                                                     15                10F  MFLG                     18
                                                                                                                                  MDATA        RSEL
                                                         TIN ()                              MFLG
                                                                                                                                  MCLK                     30
                                 TO OTHER AD1555s                                                         17                                 TDATA
                                                                                            MDATA
                                                                                                                                                           13
                                 R1       R3         5 AIN (+)               AD1555                         18                                 SCLK
                                                                                                MCLK
                                                                                                                                                           19
                                 T1  C1                                                                                                           DIN

                                                 C3                                                         19                                             14
                                                                                                     VL                                        DOUT

                                                                                                           100nF                                           15
                                                                                                DGND                                           DRDY
                                                                                                                                             ERROR 20
                                                                                                            16
                                 T2  C2              6                                                                            AD1556                       TO OTHER AD1556s
                                                         AIN ()
                                 R2       R4                                                                                                              31     HARDWARE
                                                                                                                                              SYNC                 CONTROL
                                                         +VA AGND1 AGND2 VA
                                                                                                                                                          25
                                                                                                                                             RESET

                                                     3, 26                1  27      4, 20, 21                                               RESETD 37
                                                                                                                                                    H/S 10
                                     +5V                                                         5V
                                                                                            10F
                                                 10F              100nF      100nF                                                VL             DGND

                                                                                                                          11, 22, 44 100nF 12, 23, 24, 34
                                                                                                                      VDIG

                                                                     Figure 7. Typical Operating Circuit

                                                                                     16                                                                           REV. B
                                                                                            AD1555/AD1556

external stresses such as lightning, the inputs AIN are specifi-            AIN (+)        50
cally designed to ease the design. The external voltage spike               AIN ()                    S1(+)
is generally clamped by devices T1 and T2 at about hundred                  TIN (+)
volts (for instance, devices T1 and T2 can be gas discharge                 TIN ()        50
tubes) and then generates a pulsed current in the serial
resistances (R1, R3, and R2, R4). The AD1555 AIN inputs,                    REFIN                      S1()
using robust internal clamping diodes to the analog supply              REFCAP2            100
rails, can handle this huge pulsed input current (1.5 A during
2 s) without experiencing any destructive damages or                       AGND3                       S2(+)
latch-up, whether or not the AD1555 is powered on. Mean-                                   100
while, enough time should be left between multiple spikes
to avoid excessive power dissipation.                                                                  S2()
                                                                                              500
Programming the AD1555
The different hardware events of the AD1555 as multiplexer                                             S3(+)
inputs selection, programmable gain settings, and power-down                                  500
modes are selectable using the control pins bus CB0 to CB4
according to the Table III. This table is only valid when MCLK                                         S3()
is toggling; otherwise, the AD1555 is powered down. When
used in combination with the AD1556, this control bus could                           7.5k  S4(+)
either be loaded by hardware (H/S pin high) or via the serial                        22.5k  S4()
interface of the AD1556 (H/S pin low).
                                                                                                              AD1555
The multiplexer, which exhibits a break-before-make switching
action, allows various combinations.                                      Figure 8. Simplified AD1555 Input Multiplexer

                                                                  When the ground input is selected, S3(+) and S3() are closed,
                                                                  all the other switches are opened, and the inputs of the pro-
                                                                  grammable gain amplifier are shorted through an accurate
                                                                  internal 1 k resistor. This combination allows accurate calibra-
                                                                  tion of the offset of the AD1555 for each gain setting. Also, a
                                                                  system noise calibration can be done using the internal 1 k
                                                                  resistor as a noise reference.

                  Table III. PGA Input and Gain Control

CB4     CB3  CB2  CB1  CB0                                              Description

0       0    0    0    0                                                Ground Input with PGA Gain of 1

0       0    0    0    1                                                Ground Input with PGA Gain of 2.5

0       0    0    1    0                                                Ground Input with PGA Gain of 8.5

0       0    0    1    1                                                Ground Input with PGA Gain of 34

0       0    1    0    0                                                Ground Input with PGA Gain of 128

0       1    0    0    0                                                Test Inputs TIN(+) and TIN() with PGA Gain of 1

0       1    0    0    1                                                Test Inputs TIN(+) and TIN() with PGA Gain of 2.5

0       1    0    1    0                                                Test Inputs TIN(+) and TIN() with PGA Gain of 8.5

0       1    0    1    1                                                Test Inputs TIN(+) and TIN() with PGA Gain of 34

0       1    1    0    0                                                Test Inputs TIN(+) and TIN() with PGA Gain of 128

1       0    0    0    0                                                Signal Inputs AIN(+) and AIN() with PGA Gain of 1

1       0    0    0    1                                                Signal Inputs AIN(+) and AIN() with PGA Gain of 2.5

1       0    0    1    0                                                Signal Inputs AIN(+) and AIN() with PGA Gain of 8.5

1       0    0    1    1                                                Signal Inputs AIN(+) and AIN() with PGA Gain of 34

1       0    1    0    0                                                Signal Inputs AIN(+) and AIN() with PGA Gain of 128

1       1    0    0    0                                                VREF Input with PGA Gain of 1

1       1    0    0    1                                                Sensor Test 1: Signal inputs AIN(+) and AIN() with

                                                                        AIN(+) and AIN() inputs tied respectively to TIN(+)

                                                                        and TIN() inputs and with PGA Gain of 1.

1       1    0    1    0                                                Sensor Test 2: Signal inputs TIN(+) and TIN() with

                                                                        AIN() input tied to TIN() input and with PGA Gain of 1.

X       X    1    0    1                                                PGA Powered Down

X       X    1    1    X                                                Chip Powered Down

REV. B                                                            17
AD1555/AD1556

When the VREF input is selected, S4(+) and S4() are closed, all      SIGMA-DELTA MODULATOR
the other switches are opened, and a reference voltage (2.25 V)       The AD1555 sigma-delta modulator achieves its high level of
equal to half of the full-scale range is sampled. In this combina-    performance, notably in dynamic range and distortion, through
tion, the gain setting is forced to be the gain of 1.                 the use of a switched-capacitor feedback DAC in an otherwise
                                                                      continuous-time design. Novel circuitry eliminates the subtle
When the signal input is selected, S1(+) and S1() are closed, all    distortion normally encountered when these disparate types are
the other switches are opened, and the differential input signal      connected together. As a result, the AD1555 enjoys many of the
between AIN(+) and AIN() is sampled. This is the main path           benefits of both design techniques.
for signal acquisition.
                                                                      Because of the switched-capacitor feedback, this modulator is
When the test input is selected, S2(+) and S2() are closed, all      much less sensitive to timing jitter than is the usual continuous-
the other switches are opened, and the differential input signal      time design that relies on the duty cycle of the clock to control a
between TIN(+) and TIN() is sampled. This combination                switched-current feedback DAC.
allows acquisition of a test signal or a secondary channel with
the same level of performance as with AIN inputs. By applying         Unlike its fully switched-capacitor counterparts, the modulator
known voltages to these inputs, it is also possible to calibrate the  input circuitry is nonsampling, consisting simply of an internal,
gain for each gain setting.                                           low temperature coefficient resistor connected to the summing
                                                                      node of the input integrator. Among the advantages of this
When the Sensor Test 1 is selected, S1(+), S1(), S2(+), and          continuous-time architecture is a relaxation of requirements for
S2() are closed, all the other switches are opened, and the gain     the antialias filter; in fact, the output of the programmable gain
setting is forced to be the gain of 1. In this configuration, a       amplifier, PGAOUT, may be tied directly to the input of the
source between TIN(+) and TIN() may be applied to the                modulator MODIN without any external filter. Another advan-
sensor to determine its impedance or other characteristics. The       tage is that the gain may be adjusted to accommodate a higher
total internal serial resistance between each AIN input and the       input range by adding an external series resistor at MODIN.
PGA inputs, nominally 66 , slightly affects these measurements.
The total internal serial resistance between each TIN input and       The modulator of the AD1555 is fourth order, which very effi-
the PGA inputs is nominally 116 .                                     ciently shapes the quantization noise so that it is pushed toward
                                                                      the higher frequencies (above 1 kHz) as shown in TPC 3. This
When the Sensor Test 2 is selected, S1(+), S2(+), and S2()           high frequency noise is attenuated by the AD1556 digital filter.
are closed, all the other switches are opened. This configuration     However, when the output word rate (OWR) of the AD1556 is
could be used to test the sensor isolation.                           higher than 4 kHz (3 dB frequency is higher than 1634 Hz),
                                                                      the efficiency of this filtering is limited and slightly reduces the
Power-Down Modes of the AD1555                                        dynamic range, as shown in the Table I. Hence, when possible,
The AD1555 has two power-down modes. The multiplexer and              an OWR of 2 kHz or lower is generally preferred.
programmable gain amplifier can be powered down by the
CB2CB0 setting of "101." The entire chip is powered down by          Sigma-delta modulators have the potential to generate idle tones
either CB2CB1 set to "11" or by keeping the clock input MCLK         that occur for dc inputs close to ground. To prevent this unde-
at a fixed level high or low. Less shutdown current flows with        sirable effect, the AD1555 modulator offset is set to about 60 mV.
MCLK low. The least power dissipation is achieved when the            In this manner, any existing idle tones are moved out of the
external reference is shut down eliminating the current through       band of interest and filtered out by the digital filter.
the 30 k nominal load at REFIN. When in power-down, the
multiplexer is switched to the "ground input."                        Also, sigma-delta modulators may oscillate when the analog
                                                                      input is overranged. To avoid any instability, the modulator of
                                      DAC                             the AD1555 includes circuitry to detect a string of 16 identical
                                                                      bits ("0" or "1"). Upon this event, the modulator is reset by
        RIN                                FS                         discharging the integrator and loop filter capacitors and MFLG
       20k                                 MDATA                      is forced high. After 1.5 MCLK cycles, MFLG returns low.

MODIN

                         LOOP FILTER

             INTEGRATOR

                                      COMPARATOR

Figure 9. Sigma-Delta Modulator Block Diagram

                                                  18                REV. B
                                                                                                                      AD1555/AD1556

DIGITAL FILTERING                                                    at the output word rate of 250 Hz, where the decimation ratio is
The AD1556 is a digital finite impulse response (FIR) linear         8. Each filter is a linear phase equiripple FIR implemented by
phase low pass filter and serves as the decimation filter for the    summing symmetrical pairs of data samples and then convolut-
AD1555. It takes the output bitstream of the AD1555, filters         ing by multiplication and accumulation.
and decimates it by a user-selectable choice of seven different
filters associated with seven decimation ratios, in power of 2       The input bitstream at 256 kHz enters the first filter and is
from 1/16 to 1/1024. With a nominal bit rate of 256 kbits/s at       multiplied by the 26-bit wide coefficients tallied in Table IV.
the AD1556 input, the output word rate (the inverse of the           Due to the symmetry of the filter, only half of the coefficients
sampling rate) ranges from 16 kHz (1/16 ms) to 250 Hz (4 ms) in      are stored in the internal ROM and each is used twice per con-
powers of 2. The AD1556 filter achieves a maximum pass band          volution. Because the multiplication uses a 1-bit input data, the
flatness of 0.05 dB for each decimation ratio and an out-of-       convolution for the first stage is implemented with a single accu-
band attenuation of 135 dB maximum for each decimation              mulator 29-bits wide to avoid any truncation in the accumulation
ratio except 1/16 (OWR = 16 kHz) at which the out-of-band            process. The output of the first-stage filter is decimated with the
attenuation is 86 dB maximum. Table II gives for each filter        ratios given in Table IV and then are stored in an internal RAM
the pass band frequency, the 3 dB frequency, the stop-band          which truncates the accumulator result to 24 bits.
frequency, and the group delay. The pass band frequency is 37.5%
of the output word rate, and the 3 dB frequency is approximately    The second-stage filter architecture is similar to the first stage.
41% of the output word rate. The noise generated by the AD1556,      The main difference is the use of a true multiplier. The multiplier,
even that due to the word truncation, has a negligible impact on     the accumulator, and the output register, which are respectively
the dynamic range performance of the AD1555/AD1556 chipset.          32-bits, 35-bits and 24-bits wide, introduce some truncation
                                                                     that does not affect the overall dynamic performance of the
Although dedicated to the AD1555, the AD1556 can also be             AD1555/AD1556 chipset.
used as a very efficient and low power, low pass, digital filter of
a bitstream generated by other - modulators.                         Filter Coefficients
                                                                     As indicated before, each stage for each filter uses a different
Architecture                                                         set of coefficients. These coefficients are provided with the
The functional block diagram of the filter portion of the AD1556 is  EVAL-AD1555/AD1556EB, the evaluation board for the
given in Figure 10. The basic architecture is a two-stage filter.    AD1555 and the AD1556.
The second stage has a decimation ratio of 4 for all filters except

        FIRST-STAGE FILTER                                                                        SECOND-STAGE FILTER
        INPUT DATA STORAGE

MODULATOR BITSTREAM                  1      FIRST-STAGE      24      SECOND-STAGE             24                           32  35-BIT       24
                                                                                                  MULTIPLIER
                                           FILTER 29-BIT             FILTER INPUT                                              ACCUMULATOR
1-BIT WIDE AT 256kbits/s
                                           ACCUMULATOR               DATA STORAGE

                          RAM 1024                                        RAM 364 BY 24 BITS      26
                           BY 1 BIT          26

                                            FIRST-STAGE                                           SECOND-STAGE
                                                FILTER                                             FILTER INPUT
                                                                                                   COEFFICIENTS
                                           COEFFICIENTS

                                        ROM 1008 BY 26 BITS                                       ROM 333 BY 26 BITS

                                        Figure 10. AD1556 Filter Functional Block Diagram

                                                     Table IV. Filter Definition

Output Word Rate FO (Hz)                     Decimation Ratio                                         Number of Coefficients
(Sampling Rate [ms])
                                        First Stage                  Second Stage                 First Stage                  Second Stage
16000 [1/16 ms]
8000 [1/8 ms]                           4                            4                            32                           118
4000 [1/4 ms]
2000 [1/2 ms]                           8                            4                            64                           184
1000 [1 ms]
500 [2 ms]                              16                           4                            128                          184
250 [4 ms]
                                        32                           4                            256                          184

                                        64                           4                            512                          184

                                        128                          4                            1024                         184

                                        128                          8                            1024                         364

REV. B                                                               19
AD1555/AD1556

RESET Operation                                                      Configuring and Interfacing the AD1556
The RESET pin initializes the AD1556 in a known state.               The AD1556 configuration can be loaded either by hardware
RESET is active on the next CLKIN rising edge after the              (H/S pin high) or via the serial interface of the AD1556 (H/S
RESET input is brought high as shown in Figure 4. The reset          pin low). To operate with the AD1556, the CLKIN clock must be
value of each bit of the configuration and the status registers are  kept running at the nominal frequency of 1.024 MHz. Table V
indicated in Table V and Table VIII. The filter memories are         gives the description of each bit of the configuration register and
not cleared by the reset. Filter convolutions begin on the next      Table VI defines the selection of the filter bandwidth. When the
CLKIN rising edge after the RESET input is returned low. A           software mode is selected (H/S pin low), the configuration register
RESET operation is done on power-up, independent of the              is loaded using the pins DIN, SCLK, CS, and R/W. In this mode,
RESET pin state.                                                     when RESET is active, the configuration register mimics the selec-
                                                                     tion of the hardware pins. The AD1556 and the AD1555 can be
In multiple ADCs applications where absolute synchroniza-            put in power-down by software.
tion--even below the noise floor--is required, RESETD, which
resets the decimator, can be tied to RESET to ensure this            The DRDYBUF bit controls the operating mode of the DRDY
synchronization.                                                     output pin. When the DRDYBUF bit is low, the DRDY is a con-
                                                                     ventional CMOS push-pull output buffer as shown in Figure 11.
Power-Down Operation                                                 When the DRDYBUF bit is high, the DRDY output pin is an
The PWRDN pin puts the AD1556 in a power-down state.                 open drain PMOS pull-up as shown in Figure 11. Many DRDY
PWRDN is active on the next CLKIN rising edge after the              pins may be connected with an external pull-down resistor in a
PWRDN input is brought high. While in this state, MCLK is            wired OR to minimize the interconnection between the AD1556s
held at a fixed level and the AD1555 is therefore powered            and the microprocessor in multichannel applications. The DRDY
down too. The serial interface remains active allowing read and      pin is protected against bit contention.
write operations of the AD1556. The configuration and status
registers maintain their content during the power-down state.        By connecting DRDY to RSEL directly, and applying 48 SCLK
                                                                     cycles, both data and status can be read sequentially, data
SYNC Operation                                                       register first.
SYNC is used to create a relationship between the analog input
signal and the output samples of the AD1556. The SYNC event               Table VI. Filter Bandwidth Selection
does two things:
                                                                     BW2  BW1  BW0                    Output Rate (ms)
It synchronizes the AD1555 clock, MCLK, to the AD1556
                                                                     0    0    0                      4
   clock, CLKIN, as shown in Figure 3.                               0    0    1                      2
                                                                     0    1    0                      1
It clears the filter and then initiates the filter convolution.    0    1    1                      1/2
                                                                     1    0    0                      1/4
   Exactly one sampling rate delay later, the DRDY pin goes          1    0    1                      1/8
   high. A SYNC event occurs on the next CLKIN rising edge           1    1    0                      1/16
   after the SYNC input is brought high as shown in Figure 3.        1    1    1                      Reserved
   The DRDY output goes high on the next falling edge of
   CLKIN. SYNC may be applied once or kept high, or applied
   synchronously at the output word rate, all with the same effect.

               Table V. Configuration Register Data Bits

Bit            Name                                                       Description                 RESET State
Number
               X                                                          Power-Down Mode             X
DB15 (MSB)     X                                                          Select TDATA Input          X
DB14           X                                                                                      X
DB13           X                                                          Filter Bandwidth Selection  X
DB12           PWRDN                                                      Filter Bandwidth Selection  PWRDN
DB11           CSEL                                                       Filter Bandwidth Selection  CSEL
DB10           X                                                          DRDY Output Mode            X
DB9            BW2                                                        PGA Input Select            BW2
DB8            BW1                                                        PGA Input Select            BW1
DB7            BW0                                                        PGA Gain Select             BW0
DB6            DRDYBUF                                                    PGA Gain Select             0 (Push-Pull)
DB5            CB4                                                        PGA Gain Select             PGA4
DB4            CB3                                                                                    PGA3
DB3            CB2                                                                                    PGA2
DB2            CB1                                                                                    PGA1
DB1            CB0                                                                                    PGA0
DB0 (LSB)

                        20                                                                                    REV. B
                                                                           AD1555/AD1556

DRDYBUF = 0                       DRDYBUF = 1       TO OTHER         The ACC bit is set high and the data output is clipped to either
          VL                               VL       AD1556s          +FS (0111 . . . ) or FS (1000 . . . ) if an underflow or overflow
                                                                     has occurred in the digital filter.
                  TO THE
                  MICROPROCESSOR                                     The FLSTL bit indicates the digital filter has settled and the
                                                                     conversion results are an accurate representation of the analog
                  DRDY                        DRDY                   input. FLSTL is set low on RESET, at power-up, and upon
                                                                     exiting the power-down state. FLSTL also goes low when SYNC
AD1556                            AD1556            TO THE           sets the start of the filter's convolution cycle, when changes are
                                                    MICROPROCESSOR   made to the device setting with the hardware pins CB0CB4,
            DGND                          VL                         BW0BW2, or CSEL, and when the MFLG status bit is set
                                                                     high. When FLSTL is low the OVWR, MFLG, ACC, and DRNG
                                              DRDY                   status bits will not change.

                                  AD1556                             The DRNG bit is used to indicate if the analog input to the
                                                                     AD1555 is outside its specified operating range. The DRNG bit
                                                    DGND             is set high whenever the AD1556 digital filter computes four
                                                                     consecutive output samples that are greater than decimal
           Figure 11. DRDY Output Pin Configuration                  +6,291455 or all less than 6,291456.

Analog Input and Digital Output Data Format                          Layout
When operating with a nominal MCLK frequency of 256 kHz,             The AD1555 has very good immunity to noise on the power
the AD1555 is designed to output a ones-density bitstream from       supplies. However, care should still be taken with regard to
0.166 to 0.834 on its MDATA output pin corresponding to an           grounding layout.
input voltage from 2.25 V to +2.25 V on the MODIN pin.
                                                                     The printed circuit board that houses the AD1555 and the
The AD1556 computes a 24-bit two's complement output whose           AD1556 should be designed so the analog and digital sections
codes range from decimal 6,291,456 to +6,291,455 as shown           are separated and confined to certain areas of the board. This
in Table VII.                                                        facilitates the use of ground planes that can be easily separated.
                                                                     Digital and analog ground planes should be joined in only one
                      Table VII. Output Coding                       place, preferably underneath the AD1555, or at least as close as
                                                                     possible to the AD1555. If the AD1555 is in a system where
Analog Input                      Output Code                        multiple devices require analog-to-digital ground connections,
MODIN                                                                the connection should still be made at one point only, a star
                        Hexa                              Decimal    ground point, which should be established as close as possible to
                                                                     the AD1555.
~ +2.526 V*             5FFFFF                            +6291455
~ +2.25 V               558105                            +5603589   It is recommended to avoid running digital lines under the
~ +2 V                  4C00E8                            +4980968   device since these will couple noise onto the die. The analog
~ 0V                    000000                            0          ground plane should be allowed to run under the AD1555 to
~ 2 V                  B3FF17                            4980969   avoid noise coupling. Fast switching signals such as MDATA and
~ 2.25 V               AA7EFA                            5603590   MCLK should be shielded with digital ground to avoid radiating
~ 2.526 V*             A00000                            6291456   noise to other sections of the board and should never run near
                                                                     analog signal paths. Crossover of digital and analog signals
*Input out of range.                                                 should be avoided. Traces on different but close layers of the
                                                                     board should run at right angles to each other. This will re-
STATUS Register                                                      duce the effect of feedthrough through the board.
The AD1556 status register contains 24 bits that capture poten-
tial error conditions and readback the configuration settings.       The power supply lines to the AD1555 should use as large a
The status register mapping is defined in Table VIII.                trace as possible to provide low impedance paths and reduce
                                                                     the effect of glitches on the power supply lines. Good decoupling
The ERROR bit is the logical OR of the other error bits, OVWR,       is also important to lower the supplies impedance resent to the
MFLG, and ACC. ERROR and the other error bits are reset              AD1555 and reduce the magnitude of the supply spikes. Decou-
low after completing a status register read operation or upon        pling ceramic capacitors, typically 100 nF, should be placed on
RESET. The ERROR bit is the inverse of the ERROR output pin.         power supply pins +VA, VA, and VL close to, and ideally right
                                                                     up against these pins and their corresponding ground pins.
The OVWR bit indicates if an unread conversion result is over-       Additionally, low ESR 10 F capacitors should be located in
written in the output data register. If a data read was started but  the vicinity of the ADC to further reduce low frequency ripple.
not completed when new data is loaded into the output data
register, the OVWR bit is set high.                                  The VL supply of the AD1555 can either be a separate supply
                                                                     or come from the analog supply VA. When the system digital
The MFLG status bit is set to the state of the MFLG input pin        supply is noisy, or fast switching digital signals are present, it is
on the rising edge of CLKIN. MFLG will remain set high as long       recommended, if no separate supply is available, to connect the
as the MFLG bit is set. The MFLG status bit will not change          VL digital supply to the analog supply VA through an RC filter
during power-down or RESET.                                          as shown in Figure 7.

REV. B                                                               21
AD1555/AD1556

Bit            Name   Table VIII. Status Register Data Bits                   RESET State
Number
               ERROR                     Description                          0
DB23 (MSB)     OVWR                      Detects One of the Following Errors  0
DB22           MFLG                      Read Sequence Overwrite Error        MFLG
DB21           X                         Modulator Flag Error                 X
DB20           ACC                                                            0
DB19           DRDY                      Accumulator Error                    0
DB18           FLSTL                     Data Ready                           0
DB17           DRNG                      Filter Settled                       0
DB16           X                         Output Data Not within AD1555 Range  X
DB15           X                                                              X
DB14           X                         Power-Down Mode                      X
DB13           X                         Select TDATA Input                   X
DB12           PWRDN                                                          PWRDN
DB11           CSEL                      Filter Bandwidth Selection           CSEL
DB10           X                         Filter Bandwidth Selection           X
DB9            BW2                       Filter Bandwidth Selection           BW2
DB8            BW1                                                            BW1
DB7            BW0                       PGA Input Select                     BW0
DB6            X                         PGA Input Select                     X
DB5            CB4                       PGA Gain Select                      PGA4
DB4            CB3                       PGA Gain Select                      PGA3
DB3            CB2                       PGA Gain Select                      PGA2
DB2            CB1                                                            PGA1
DB1            CB0                                                            PGA0
DB0 (LSB)

The AD1555 has three different ground pins: AGND1, AGND2,       Evaluating the AD1555/AD1556 Performance
and AGND3 plane, depending on the configuration. AGND1          Performances of the AD1555/AD1556 can be evaluated with
should be a star point and be connected to the analog ground    the evaluation board EVAL-AD1555/AD1556EB. The evaluation
point. AGND2 should be directly tied to AGND1. A low            board package includes a fully assembled and tested evaluation
impedance trace should connect in the following order: AGND3,   board, documentation, and software for controlling the board
the low side of the reference decoupling capacitor on REFCAP1,  from a PC via the PC printer port.
the ground of the reference voltage, and return to AGND1.

                                                                22          REV. B
                                                                                                             AD1555/AD1556

                                OUTLINE DIMENSIONS

                             Dimensions shown in inches and (mm)

                                          28-Lead PLCC
                                              (P-28A)

                                                          0.180 (4.57)

        0.048 (1.21)                                      0.165 (4.19)

        0.042 (1.07)                      0.056 (1.42)                         0.025 (0.63)
                                          0.042 (1.07)                         0.015 (0.38)
        0.048 (1.21)      4
        0.042 (1.07)                      26                                  0.021 (0.53)
                      5      PIN 1          25                                0.013 (0.33)

                             IDENTIFIER                                                       0.430 (10.92)
                                                                              0.032 (0.81) 0.390 (9.91)
                             TOP VIEW             0.050                       0.026 (0.66)
                                                  (1.27)
                             (PINS DOWN)          BSC                          0.040 (1.01)
                                                                               0.025 (0.64)
                      11                    19
                                                               0.110 (2.79)
                         12               18                   0.085 (2.16)

        0.020             0.456 (11.58)
        (0.50)            0.450 (11.43) SQ
                          0.495 (12.57)
             R            0.485 (12.32) SQ

                                          44-Lead MQFP
                                               (S-44A)

                         0.096 (2.45)             0.530 (13.45)
                             MAX                  0.510 (12.95) SQ
                                                  0.398 (10.10)
        0.041 (1.03)                              0.390 (9.90) SQ
        0.029 (0.73)
                                              44                        34
             SEATING                      1                                   33
                PLANE

                                                  TOP VIEW                              0.315 (8.00)
                                                  (PINS DOWN)                               REF

        0.010 (0.25)                     11                                         23
                 MAX                          12                             22

        0.009 (0.23)                             0.031 (0.80)  0.018 (0.45)
        0.005 (0.13)                                  BSC      0.012 (0.30)

                        0.083 (2.10)
                        0.077 (1.95)

REV. B                                            23
24

      PRINTED IN U.S.A.  C0205305/02(B)
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