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A6B595KLW-T

器件型号:A6B595KLW-T
器件类别:半导体    模拟混合信号IC   
厂商名称:Allegro
厂商官网:http://www.allegromicro.com/
标准:  
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器件描述

IC pwr drvr 8bit address 20soic

参数

Datasheets:
A6B595:
Product Photos:
20-SOIC 0.295:
Standard Package : 37
Category: Integrated Circuits (ICs)
Family: PMIC - MOSFET, Bridge Drivers - Internal Switch
Series: -
Packaging : Tube
Type: Low Side
Input Type: Non-Inverting
Number of Outputs: 8
On-State Resistance: 5.5 Ohm
Current - Output / Channel: 150mA
Current - Peak Output: 500mA
Voltage - Supply: 4.5 V ~ 5.5 V
Operating Temperature: -40°C ~ 85°C
Mounting Type: Surface Mount
Package / Case: 20-SOIC (0.295", 7.50mm Width)
Supplier Device Package: 20-SOIC W

A6B595KLW-T器件文档内容

                                                                 A6B595
                            8-Bit Serial-Input DMOS Power Driver

                      Last Time Buy

                   This part is in production but has been determined to be
                   LAST TIME BUY. This classification indicates that the product is
                   obsolete and notice has been given. Sale of this device is currently
                   restricted to existing customer applications. The device should not be
                   purchased for new design applications because of obsolescence in the
                   near future. Samples are no longer available.
                   Date of status change: May 3, 2010
                   Deadline for receipt of LAST TIME BUY orders: October 29, 2010

                Recommended Substitutions:

                   For existing customer transition, and for new customers or new appli-
                   cations, contact Allegro Sales.

                   NOTE: For detailed information on purchasing options, contact your
                   local Allegro field applications engineer or sales representative.

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for a product to accommodate changes in production capabilities, alternative product availabilities, or market demand. The
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sibility for its use; nor for any infringements of patents or other rights of third parties which may result from its use.
                                                       A6B595
                  8-Bit Serial-Input DMOS Power Driver

Features and Benefits                                Description
50 V minimum output clamp voltage
150 mA output current (all outputs simultaneously)  The A6B595 combines an 8-bit CMOS shift register and
5  typical rDS(on)                                  accompanying data latches, control circuitry, and DMOS
                                                     power driver outputs. Power driver applications include
Low power consumption                               relays, solenoids, and other medium-current or high-voltage
Replacement for TPIC6B595N and TPIC6B595DW          peripheral power loads.

Packages:                                            The serial-data input, CMOS shift register and latches allow
                                                     direct interfacing with microprocessor-based systems. Serial-
18-pin DIP        20-pin SOICW                       data input rates are over 5 MHz. Use with TTL may require
(A package)       (LW package)                       appropriate pull-up resistors to ensure an input logic high.

    Not to scale                                     A CMOS serial-data output enables cascade connections in
                                                     applications requiring additional drive lines. Similar devices
                                                     with reduced rDS(on) are available as the A6595.

                                                     The A6B595 DMOS open-drain outputs are capable of sinking
                                                     up to 500 mA. All of the output drivers are disabled (the DMOS
                                                     sink drivers turned off) by the OUTPUT ENABLE input high.
                                                     Copper lead frames, reduced supply current requirements, and
                                                     low on-state resistance allow both devices to sink 150 mA from
                                                     all outputs continuously, to ambient temperatures over 85C.

                                                     TheA6B595 is furnished in a 20-pin dual in-line plastic package
                                                     and a 20-pin wide-body, small-outline plastic package (SOICW)
                                                     with gull-wing leads. The Pb (lead) free versions (suffix -T)
                                                     have 100% matte tin leadframe plating.

                  Functional Block Diagram

                  Grounds (terminals 10, 11, and 19) must be connected together externally.

26185.122G
A6B595                                                                                      8-Bit Serial-Input DMOS Power Driver

Selection Guide                              Package                                                                     Packing
          Part Number          18-pin DIP                                                                  18 pieces per tube
                               20-pin SOICW                                                                1000 pieces per reel
     A6B595KA-T
     A6B595KLWTR-T

Absolute Maximum Ratings

Characteristic                                                               Symbol                                    Notes                     Rating                      Units

Logic Supply Voltage                                                              VDD                                                            7                           V

Output Voltage                                                                    VO                                                             50                          V

Input Voltage Range                                                               VI                                                             0.3 to 7.0                 V

Output Drain Current                                                              IO    Continuous; each output, all outputs on                  150                         mA

                                                                                  IOM   Peak; pulse duration 100 s, duty cycle 2%                500                         mA

Single-Pulse Avalanche Energy                                                     EAS                                                            30                          mJ

Operating Ambient Temperature                                                     TA    Range K                                                  40 to 85                   C

Maximum Junction Temperature                                                 TJ(max)                                                             150                         C

Storage Temperature                                                               Tstg                                                           65 to 150                  C

Caution: These CMOS devices have input static protection (Class 3) but are still susceptible to damage if exposed to extremely high
static electrical charges.

Thermal Characteristics                                                      Symbol                                      Test Conditions*                                           Value Units
            Characteristic                                                       RJA    Package A, 1-layer PCB with copper limited to solder pads                                     65 C/W
                                                                                        Package LW, 1-layer PCB with copper limited to solder pads                                    90 C/W
Package Thermal Resistance

*Additional thermal information available on the Allegro website

                               ALLOWABLE PACKAGE POWER DISSIPATION IN WATTS  2.5

                                                                             2.0

                                                                             1.5        SUFFIX 'A', R

                                                                             1.0        SUFFIX 'LW', R QJA = 65oC/W
                                                                                                         QJA = 90oC/W

                                                                             0.5

                                                                             0          50             75              100    125  150
                                                                               25

                                                                                        AMBIENT TEMPERATURE IN oC

                                                                                                                                   Dwg. GS-004A

                                                                                                                                                 Allegro MicroSystems, Inc.                  2

                                                                                                                                                 115 Northeast Cutoff

                                                                                                                                                 Worcester, Massachusetts 01615-0036 U.S.A.

                                                                                                                                                 1.508.853.5000; www.allegromicro.com
A6B595                                         8-Bit Serial-Input DMOS Power Driver

                            PIN-OUT DIAGRAM

                                           NO  1  NC   NC 20  NO
                            CONNECTION                        CONNECTION

                               LOGIC           2  VDD  19 GROUND
                            SUPPLY

                             SERIAL            3       18     SERIAL
                            DATA IN                           DATA OUT

                            OUT 0 4                    17 OUT7

                            OUT1 5                     16 OUT6

                            OUT 2 6                    15 OUT5

                            OUT 3 7                    14 OUT 4

                            REGISTER           8  CLR  CLK 13 CLOCK
                                 CLEAR

                            OUTPUT 9 OE                ST 12 STROBE
                            ENABLE                            11 GROUND

                            GROUND 10

                                                                                                                                                           Dwg. PP-029-12

                            Note that the A package (DIP) and the LW package
                            (SOIC) are electrically identical and share a common
                            terminal number assignment.

                            TERMINAL DESCRIPTIONS

Terminal No. Terminal Name  Function
                            No internal connection.
1       NC
                            (VDD) The logic supply voltage (typically 5 V).
2       LOGIC SUPPLY        Serial-data input to the shift-register.
                            Current-sinking, open-drain DMOS output terminals.
3       SERIAL DATA IN      When (active) low, the registers are cleared (set low).
                            When (active) low, the output drivers are enabled; when high, all output
4-7     OUT0-3              drivers are turned OFF (blanked).
                            Reference terminal for output voltage measurements (OUT0-3).
8       CLEAR               Reference terminal for output voltage measurements (OUT0-7).
                            Data strobe input terminal; shift register data is latched on rising edge.
9       OUTPUT ENABLE       Clock input terminal for data shift on rising edge.
                            Current-sinking, open-drain DMOS output terminals.
  10          GROUND        CMOS serial-data output to the following shift register.
  11          GROUND        Reference terminal for input voltage measurements.
  12          STROBE        No internal connection.
  13           CLOCK
14-17
  18            OUT4-7
  19    SERIAL DATA OUT
  20
              GROUND
                  NC

NOTE -- Grounds (terminals 10, 11, and 19) must be connected together externally.

                                                                                                                                                                           Allegro MicroSystems, Inc.                  3

                                                                                                                                                                           115 Northeast Cutoff

                                                                                                                                                                           Worcester, Massachusetts 01615-0036 U.S.A.

                                                                                                                                                                           1.508.853.5000; www.allegromicro.com
A6B595                                      8-Bit Serial-Input DMOS Power Driver

                      LOGIC INPUTS                                  DMOS POWER DRIVER OUTPUT

                                                                                         SERIAL DATA OUT

RECOMMENDED OPERATING CONDITIONS

                over operating temperature range

Logic Supply Voltage Range, VDD ................ 4.5 V to 5.5 V
High-Level Input Voltage, VIH ............................  0.85VDD
Low-level input voltage, VIL .................................  0.15VDD

                                            TRUTH TABLE

            Shift Register Contents Serial                               Latch Contents                   Output Contents
                                                                                                     I0 I1 I2 ... I6 I7
Data Clock                          Data                                                     Output
                                                                                             Enable  P0 P1 P2 ... P6 P7
Input Input I0 I1 I2 ... I6 I7 Output Strobe I0 I1 I2 ... I6 I7                                       HHH ... HH

H           H R0 R1 ... R5 R6 R6

L           L R0 R1 ... R5 R6 R6

X           R0 R1 R2 ... R6 R7 R7

            XXX ... XX              X       -- R0 R1 R2 ... R6 R7

            P0 P1 P2 ... P6 P7 P7                                        P0 P1 P2 ... P6 P7  L

                                                                         XXX ... XX          H

L = Low Logic Level H = High Logic Level X = Irrelevant P = Present State R = Previous State

                                                                                             Allegro MicroSystems, Inc.                  4

                                                                                             115 Northeast Cutoff

                                                                                             Worcester, Massachusetts 01615-0036 U.S.A.

                                                                                             1.508.853.5000; www.allegromicro.com
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ELECTRICAL CHARACTERISTICS at TA = +25C, VDD = 5 V, tir = tif 10 ns (unless otherwise
specified).

                                                                                 Limits

Characteristic       Symbol Test Conditions                           Min.  Typ.                        Max. Units

Output Breakdown     V(BR)DSX IO = 1 mA                               50    --                          --              V
Voltage

Off-State Output     IDSX     VO = 40 V, VDD = 5.5 V                  --    0.1                         5.0             A
Current
                              VO = 40 V, VDD = 5.5 V, TA = 125C      --    0.15                        8.0             A

Static Drain-Source  rDS(on)  IO = 100 mA, VDD = 4.5 V                --    4.2                         5.7            
On-State Resistance
                              IO = 100 mA, VDD = 4.5 V, TA = 125C    --    6.8                         9.5            

                              IO = 350 mA, VDD = 4.5 V (see note)     --    5.5                         8.0            

Nominal Output       ION      VDS(on) = 0.5 V, TA = 85C              --    90                          --        mA
Current

Logic Input Current  IIH      VI = VDD = 5.5 V                        --    --                          1.0             A

                     IIL      VI = 0, VDD = 5.5 V                     --    --                          -1.0            A

SERIAL-DATA          VOH      IOH = -20 A, VDD = 4.5 V                4.4   4.49                        --              V
Output Voltage
                              IOH = -4 mA, VDD = 4.5 V                4.0   4.2                         --              V

                     VOL      IOL = 20 A, VDD = 4.5 V                 --    0.005                       0.1             V

                              IOL = 4 mA, VDD = 4.5 V                 --    0.3                         0.5             V

Prop. Delay Time     tPLH     IO = 100 mA, CL = 30 pF                 --    150                         --              ns

                     tPHL     IO = 100 mA, CL = 30 pF                 --    90                          --              ns

Output Rise Time     tr       IO = 100 mA, CL = 30 pF                 --    200                         --              ns

Output Fall Time     tf       IO = 100 mA, CL = 30 pF                 --    200                         --              ns

Supply Current       IDD(OFF) VDD = 5.5 V, Outputs OFF                --    20                          100             A

                     IDD(ON) VDD = 5.5 V, Outputs ON                  --    150                         300             A

                     IDD(fclk) fclk = 5 MHz, CL = 30 pF, Outputs OFF  --    0.4                         5.0       mA

Typical Data is at VDD = 5 V and is for design information only.
NOTE -- Pulse test, duration 100 s, duty cycle 2%.

                                                                            Allegro MicroSystems, Inc.                      5

                                                                            115 Northeast Cutoff

                                                                            Worcester, Massachusetts 01615-0036 U.S.A.

                                                                            1.508.853.5000; www.allegromicro.com
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        TIMING REQUIREMENTS and SPECIFICATIONS

                         (Logic Levels are VDD and Ground)

A. Data Active Time Before Clock Pulse                                                         Serial data present at the input is transferred to the shift reg-
       (Data Set-Up Time), tsu(D) .......................................... 20 ns        ister on the rising edge of the CLOCK input pulse. On succeed-
                                                                                          ing CLOCK pulses, the registers shift data information towards
B. Data Active Time After Clock Pulse                                                     the SERIAL DATA OUTPUT.
       (Data Hold Time), th(D) .............................................. 20 ns
                                                                                               Information present at any register is transferred to the
C. Clock Pulse Width, tw(CLK) ............................................. 40 ns         respective latch on the rising edge of the STROBE input pulse
D. Time Between Clock Activation                                                          (serial-to-parallel conversion).

       and Strobe, tsu(ST) ....................................................... 50 ns       When the OUTPUT ENABLE input is high, the output
E. Strobe Pulse Width, tw(ST) ............................................... 50 ns       source drivers are disabled (OFF). The information stored in the
F. Output Enable Pulse Width, tw(OE) ................................ 4.5 s               latches is not affected by the OUTPUT ENABLE input. With
NOTE Timing is representative of a 12.5 MHz clock.                                      the OUTPUT ENABLE input low, the outputs are controlled by
Higher speeds are attainable.                                                             the state of their respective latches.

                                                                                          Allegro MicroSystems, Inc.                  6

                                                                                          115 Northeast Cutoff

                                                                                          Worcester, Massachusetts 01615-0036 U.S.A.

                                                                                          1.508.853.5000; www.allegromicro.com
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        TEST CIRCUITS                           LOGIC SYMBOL

                EAS = IAS x V(BR)DSX x tAV/2

Single-Pulse Avalanche Energy Test Circuit and
                          Waveforms

                                                Allegro MicroSystems, Inc.                  7

                                                115 Northeast Cutoff

                                                Worcester, Massachusetts 01615-0036 U.S.A.

                                                1.508.853.5000; www.allegromicro.com
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                                                                           Package A, 18-Pin DIP

                                                              22.86 0.51                                                                           0.25  +0.10
                                           18                                                                                                             0.05

                               A                                                 6.35                  +0.76  10.92  +0.38                    7.62
                                           12                                                          0.25         0.25

                                                                                                                C
                                                                                 5.33 MAX SEATING

                                                                                                PLANE

                                                                                             3.30      +0.51
                                                                                                       0.38
                                                                                                                 All dimensions nominal, not for tooling use
                                                                           2.54                                  (reference JEDEC MS-001 AC)
                                                                                                                 Dimensions in inches
                         1.52  +0.25                                                                             Dimensions exclusive of mold flash, gate burrs, and dambar protrusions
                               0.38                                                                             Exact case and lead configuration at supplier discretion within limits shown
                                      0.46 0.12                                                              A Terminal #1 mark area

                                                                           Package LW, 20-Pin SOICW

                                              12.800.20                                                                    4 4                   20
                         20

                                                                                                                            0.27   +0.07  2.25
                                                                                                                                   0.06

                                                                                      7.500.10 10.300.33                                                                                          9.50
                               A

                                                                                                                            0.84  +0.44
                                                                                                                                  0.43

                         12

                                                                                                                                                    12           0.65                               1.27

                                                                                                                            0.25

20X                                                                                             C                              SEATING PLANE                     B PCB Layout Reference View
       0.10 C                                                                    SEATING                                    GAUGE PLANE
                                                                                 PLANE
             0.41 0.10
                                      1.27                                       2.65 MAX

                                                                                 0.20 0.10

                         For Reference Only                                                                          A Terminal #1 mark area
                         Dimensions in millimeters
                         (Reference JEDEC MS-013 AC)                                                                 B Reference pad layout (reference IPC SOIC127P1030X265-20M)
                         Dimensions exclusive of mold flash, gate burrs, and dambar protrusions                          All pads a minimum of 0.20 mm from all adjacent pads; adjust as necessary
                         Exact case and lead configuration at supplier discretion within limits shown                    to meet application process requirements and PCB layout tolerances

                                                                                                                                                    Allegro MicroSystems, Inc.                            8

                                                                                                                                                    115 Northeast Cutoff

                                                                                                                                                    Worcester, Massachusetts 01615-0036 U.S.A.

                                                                                                                                                    1.508.853.5000; www.allegromicro.com
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The products described here are manufactured under one or more U.S. patents or U.S. patents pending.
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                                                                     Allegro MicroSystems, Inc.                  9

                                                                     115 Northeast Cutoff

                                                                     Worcester, Massachusetts 01615-0036 U.S.A.

                                                                     1.508.853.5000; www.allegromicro.com
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