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A67P93181E-10.0F

器件型号:A67P93181E-10.0F
厂商名称:AMICC [AMIC TECHNOLOGY]
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器件描述

512K X 18, 256K X 36 LVTTL, Flow-through ZeBL SRAM

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A67P93181E-10.0F器件文档内容

Preliminary                                      A67P93181/A67P83361

                  512K X 18, 256K X 36 LVTTL, Flow-through ZeBLTM SRAM

Document Title
   512K X 18, 256K X 36 LVTTL, Flow-through ZeBLTM SRAM

Revision History

Rev. No. History                                         Issue Date     Remark

0.0  Initial issue                                       July 12, 2005  Preliminary

PRELIMINARY (July, 2005, Version 0.0)                    AMIC Technology, Corp.
Preliminary                                 A67P93181/A67P83361

             512K X 18, 256K X 36 LVTTL, Flow-through ZeBLTM SRAM

Features                                                               Clock-controlled and registered address, data and
                                                                       control signals
   Fast access time: 6.5/7.5/8.5 ns                                    Registered output for pipelined applications
   (153, 133, 117 MHz)                                                Three separate chip enables allow wide range of options
   Zero Bus Latency between READ and WRITE cycles                     for CE control, address pipelining
   allows 100% bus utilization                                        Internally self-timed write cycle
   Signal +2.5V 5% power supply                                     Selectable BURST mode (Linear or Interleaved)
   Individual Byte Write control capability                           SLEEP mode (ZZ pin) provided
   Clock enable ( CEN) pin to enable clock and suspend                Available in 100 pin LQFP package
   operations
                                                                   generated by the chip and controlled by the same input pin
General Description                                                ADV/LD in High state.
                                                                   Write cycles are internally self-time and synchronous with
The AMIC Zero Bus Latency (ZeBLTM) SRAM family                     the rising edge of the clock input and when R/ W is Low.
employs high-speed, low-power CMOS designs using an                The feature simplified the write interface. Individual Byte
advanced CMOS process.                                             enables allow individual bytes to be written. BW1 controls
The A67P93181, A67P83361 SRAMs integrate a 512K X                  I/Oa pins; BW2 controls I/Ob pins; BW3 controls I/Oc pins;
18, 256K X 36 SRAM core with advanced synchronous                  and BW4 controls I/Od pins. Cycle types can only be
peripheral circuitry and a 2-bit burst counter. These SRAMs        defined when an address is loaded.
are optimized for 100 percent bus utilization without the          The SRAM operates from a +2.5V power supply, and all
insertion of any wait cycles during Write-Read alternation.        inputs and outputs are LVTTL-compatible. The device is
The positive edge triggered single clock input (CLK)               ideally suited for high bandwidth utilization systems.
controls all synchronous inputs passing through the
registers. The synchronous inputs include all address, all
data inputs, active low chip enable ( CE), two additional chip
enables for easy depth expansion (CE2, CE2 ), cycle start
input (ADV/ LD ), synchronous clock enable ( CEN ), byte
write enables ( BW1 , BW2 , BW3 , BW4 ) and read/write

(R/ W ).
Asynchronous inputs include the output enable ( OE ), clock
(CLK), SLEEP mode (ZZ, tied LOW if unused) and burst
mode (MODE). Burst Mode can provide either interleaved
or linear operation, burst operation can be initiated by
synchronous address Advance/Load (ADV/LD ) pin in Low
state. Subsequent burst address can be internally

PRELIMINARY (July, 2005, Version 0.0)                           2  AMIC Technology, Corp.
                                                                                                                                                                                    A67P93181/A67P83361

Pin Configuration               A6         A7  CE  CE2 CE2  BW4  BW3  BW2 BW2  BW1 BW1  CE2 CE2  VCC VCC  VSS VSS  CLK CLK  R/W R/W  CEN CEN  OE       ADV/ ADV/  LD       NC       A17      A8       A9
      256K X 36
                 512K X 18                     CE           NC   NC                                                                                               LD       NC       A18

                                A6         A7                                                                                                 OE                                             A8       A9

                                100        99  98  97       96   95   94       93       92       91       90       89       88       87       86                  85       84       83       82       81

I/Oc8   NC                  1                                                                                                                                                                                  80  A10    I/Ob8

I/Oc0   NC                  2                                                                                                                                                                                  79  NC     I/Ob7

I/Oc1   NC                  3                                                                                                                                                                                  78  NC     I/Ob6

VCCQ    VCCQ                4                                                                                                                                                                                  77  VCCQ   VCCQ

VSSQ    VSSQ                5                                                                                                                                                                                  76  VSSQ   VSSQ

I/Oc2   NC                  6                                                                                                                                                                                  75  NC     I/Ob5

I/Oc3   NC                  7                                                                                                                                                                                  74  I/Oa0  I/Ob4

I/Oc4   I/Ob8               8                                                                                                                                                                                  73  I/Oa1  I/Ob3

I/Oc5   I/Ob7               9                                                                                                                                                                                  72  I/Oa2  I/Ob2

VSSQ    VSSQ                10                                                                                                                                                                                 71  VSSQ   VSSQ

VCCQ    VCCQ                11                                                                                                                                                                                 70  VCCQ   VCCQ

I/Oc6   I/Ob6               12                                                                                                                                                                                 69  I/Oa3  I/Ob1

I/Oc 7  I/Ob5               13                                                                                                                                                                                 68  I/Oa4  I/Ob0

VSS     VSS                 14                                                          A67P93181E                                                                                                             67  VSS    VSS
                                                                                        A67P83361E
VCC     VCC                 15                                                                                                                                                                                 66  VSS    VSS

VCC     VCC                 16                                                                                                                                                                                 65  VCC    VCC

VSS     VSS                 17                                                                                                                                                                                 64  ZZ     ZZ

I/Od 0  I/Ob4               18                                                                                                                                                                                 63  I/Oa5  I/Oa7

I/Od 1  I/Ob3               19                                                                                                                                                                                 62  I/Oa6  I/Oa6

VCCQ    VCCQ                20                                                                                                                                                                                 61  VCCQ   VCCQ

VSSQ    VSSQ                21                                                                                                                                                                                 60  VSSQ   VSSQ

I/Od 2  I/Ob2               22                                                                                                                                                                                 59  I/Oa7  I/Oa5

I/Od 3  I/Ob1               23                                                                                                                                                                                 58  I/Oa8  I/Oa4

I/Od 4  I/Ob 0              24                                                                                                                                                                                 57  NC     I/Oa3

I/Od 5  NC                  25                                                                                                                                                                                 56  NC     I/Oa2

VSSQ    VSSQ                26                                                                                                                                                                                 55  VSSQ   VSSQ

VCCQ    VCCQ                27                                                                                                                                                                                 54  VCCQ   VCCQ

I/Od6   NC                  28                                                                                                                                                                                 53  NC     I/Oa1

I/Od7   NC                  29                                                                                                                                                                                 52  NC     I/Oa0

I/Od8   NC                  30                                                                                                                                                                                 51  NC     I/Oa8

                                31         32  33  34       35   36   37       38       39       40       41       42       43       44       45                  46       47       48       49       50

                                MODE MODE  A5  A4  A3       A2   A1   A0       NC NC    NC NC    VSS VSS  VCC VCC  NC NC    NC NC    A10 A11  A11 A12             A12 A13  A13 A14  A14 A15  A15 A16  A16 A17

                                           A5  A4  A3       A2   A1   A0

PRELIMINARY (July, 2005, Version 0.0)                                                                     3                                                                                  AMIC Technology, Corp.
                                                                   A67P93181/A67P83361

Block Diagram (256K X 36)

ZZ                       MODE
              MODE       LOGIC

     ADV/LD

CEN   CLK                                                  BURST
CLK  LOGIC                                                 LOGIC
                                                          ADDRESS
     A0-A17                      ADDRESS                  COUNTER
                                REGISTERS
                                                              CLR

                                                WRITE
                                              ADDRESS
                                              REGISTER

                                           9                 9
                                                     BYTEa
                                                             9
                                                     WRITE              256KX9X4
                                                                         MEMORY
                                                     DRIVER
                                                             9
                                           9  BYTEb                       ARRAY

                                  WRITE       WRITE          9
                                REGISTRY
     ADV/LD                                   DRIVER                              SENSE  OUTPUT     I/O s
         R/W                          &                                           AMPS
        BW1                     CONTROL    9  BYTEc                                      BUFFERS
        BW2
        BW3                        LOGIC      WRITE
        BW4
                                              DRIVER

                                           9  BYTEd

                                              WRITE

                                              DRIVER

                                                                                           DATA-IN
                                                                                         REGISTERS

CE                              CHIP         FLOW-THROUGH
CE2                             ENABLE               ENABLE
CE2                             LOGIC                 LOGIC

                     OE                                            OUTPUT
                                                                   ENABLE
                                                                    LOGIC

PRELIMINARY (July, 2005, Version 0.0)         4                                   AMIC Technology, Corp.
Block Diagram (512K X 18)                                            A67P93181/A67P83361

ZZ                        MODE                                 BURST
                MODE      LOGIC                                LOGIC
                                                            ADDRESS
             ADV/LD                                          COUNTER

CEN  CLK                                                         CLR
CLK  LOGIC
                                                  WRITE
     A0- A18                     ADDRESS       ADDRESS
                                 REGISTERS     REGISTER

                                            9  BYTEa          9
                                                                             512KX9X2
                                               WRITE

                                   WRITE       DRIVER
                                 REGISTRY
     ADV/LD                                                      MEMORY                SENSE  OUTPUT     I/O S
         R/W                           &                                               AMPS   BUFFERS
         BW1                     CONTROL
         BW2                                9                 9  ARRAY
                                   LOGIC               BYTEb
                                                      WRITE

                                                      DRIVER

                                                                                                DATA-IN
                                                                                              REGISTERS

CE                                CHIP              FLOW-
CE2                              ENABLE           THROUGH
CE2                               LOGIC        ENABLE LOGIC

                      OE                                         OUTPUT
                                                                 ENABLE
                                                                  LOGIC

PRELIMINARY (July, 2005, Version 0.0)          5                         AMIC Technology, Corp.
                                                   A67P93181/A67P83361

Pin Description

            Pin No.                    Symbol      Description

LQFP (X18)           LQFP (X36)

       37                   37             A0   Synchronous Address Inputs : These inputs are registered
       36                   36             A1   and must meet the setup and hold times around the rising
35,34,33,32,         35,34,33,32,      A2 A9  edge of CLK. Pins 84 are reserved as address bits for
100,99,82,81         100,99,82,81      A11-A18  higher-density 18Mb ZeBL SRAMs, respectively. A0 and A1
44,45,46,47,         45,46,47,48,         A10   are the two lest significant bits (LSB) of the address field and
48,49,50,83            49,50,83,          BW1   set the internal burst counter if burst is desired.
       80                   44           BW2
                                         BW3    Synchronous Byte Write Enables : These active low inputs
  93 (BW1)             93 (BW1)          BW4    allow individual bytes to be written when a WRITE cycle is
  94 (BW2 )            94 (BW2 )                active and must meet the setup and hold times around the
                       95 (BW3 )         CLK    rising edge of CLK. BYTE WRITEs need to be asserted on
                       96 (BW4 )                the same cycle as the address, BWs are associated with
                                           CE   addresses and apply to subsequent data. BW1 controls I/Oa
89                   89                         pins; BW2 controls I/Ob pins; BW3 controls I/Oc pins;
                                          CE2   BW4 controls I/Od pins.
98                   98
                                         CE2    Clock : This signal registers the address, data, chip enables,
92                   92                         byte write enables and burst control inputs on its rising edge.
                                          OE    All synchronous inputs must meet setup and hold times
97                   97                ADV/ LD  around the clock's rising edge.

86                   86                   CEN   Synchronous Chip Enable : This active low input is used to
                                                enable the device. This input is sampled only when a new
85                   85                         external address is loaded (ADV/LD LOW).

87                   87                         Synchronous Chip Enable : This active low input is used to
                                                enable the device and is sampled only when a new external
                                                address is loaded (ADV/LD LOW). This input can be used
                                                for memory depth expansion.

                                                Synchronous Chip Enable : This active high input is used to
                                                enable the device and is sampled only when a new external
                                                address is loaded (ADV/LD LOW). This input can be used
                                                for memory depth expansion.

                                                Output Enable : This active low asynchronous input enables
                                                the data I/O output drivers.

                                                Synchronous Address Advance/Load : When HIGH, this
                                                input is used to advance the internal burst counter,
                                                controlling burst access after the external address is loaded.
                                                When HIGH, R/ W is ignored. A LOW on this pin permits a
                                                new address to be loaded at CLK rising edge.

                                                Synchronous Clock Enable : This active low input permits
                                                CLK to propagate throughout the device. When HIGH, the
                                                device ignores the CLK input and effectively internally
                                                extends the previous CLK cycle. This input must meet setup
                                                and hold times around the rising edge of CLK.

PRELIMINARY (July, 2005, Version 0.0)           6  AMIC Technology, Corp.
                                                          A67P93181/A67P83361

Pin Description (continued)

             Pin No.                           Symbol                                 Description
                                                  ZZ
LQFP (X18)              LQFP (X36)                     Snooze Enable : This active high asynchronous input causes
                                                       the device to enter a low-power standby mode in which all
64                      64                             data in the memory array is retained. When active, all other
                                                       inputs are ignored.
88                      88                     R/ W    Read/Write : This active input determines the cycle type
                                                       when ADV/LD is LOW. This is the only means for
74, 73, 72, 69, 68        52, 53, 56, 57,       I/Oa   determining READs and WRITEs. READ cycles may not be
  63, 62, 59, 58        58, 59, 62, 63, 51      I/Ob   converted into WRITEs (and vice versa) other than by
                        68, 69, 72, 73, 74,     I/Oc   loading a new address. A LOW on this pin permits BYTE
24, 23, 22, 19, 18                              I/Od   WRITE operations and must meet the setup and hold times
    13, 12, 9, 8          75, 78, 79, 80       MODE    around the rising edge of CLK. Full bus width WRITEs occur
          31            2, 3, 6, 7, 8, 9, 12,          if all byte write enables are LOW.
                                                       SRAM Data I/O : Byte "a" is I/Oa pins; Byte "b" is I/Ob pins;
                                 13,1                  Byte "c" is I/Oc pins; Byte "d" is I/Od pins. Input data must
                        18, 19, 22, 23, 24,            meet setup and hold times around CLK rising edge.

                          25, 28, 29, 30               Mode: This input selects the burst sequence. A LOW on this
                                                       pin selects linear burst. NC or HIGH on this pin selects
                                  31                   interleaved burst. Do not alter input state while device is
                                                       operating.
1, 2, 3, 6, 7, 25, 28,  38,39,42,43              NC    No Connect : These pins can be left floating or connected to
   29, 30, 38, 39,                                     GND to minimize thermal impedance.
                                                VCC
42,43 51, 52, 53,                             VCCQ    Power Supply
56, 57, 75, 78, 79,                             VSS
                                               VSSQ    Isolated Output Buffer Supply
        95, 96
                                                       Ground : GND.
15, 16, 41, 65, 91 15, 16, 41, 65, 91                  Isolated Output Buffer Ground

4, 11, 20, 27,          4, 11, 20, 27,
54, 61, 70, 77          54, 61, 70, 77

14, 17, 40, 66, 90 14, 17, 40, 66, 90

5,10,21,26,             5,10,21,26,
55,60,71,76             55,60,71,76

PRELIMINARY (July, 2005, Version 0.0)                  7  AMIC Technology, Corp.
                                                                          A67P93181/A67P83361

Truth Table (Notes 5 - 7)

        Operation  Address CE CE2 CE2 ZZ ADV/ R/ W BWx OE CEN CLK I/O Notes

                   Used                       LD

Deselected Cycle,  None    HX X L             L                        X X X L LH High-Z

Power-down

Deselected Cycle,  None    XH X L             L                        X X X L LH High-Z

Power-down

Deselected Cycle,  None    XX          LL     L                        X X X L LH High-Z

Power-down

Continue Deselect  None X X X L H                                      X X X L LH High-Z  1

Cycle

READ Cycle         External L L H L           L                        H X L L LH   Q

(Begin Burst)

READ Cycle         Next    XX X L H                                    X X L L LH   Q     1,7

(Continue Burst)

NOP/Dummy READ External L L H L               L                        H X H L LH High-Z  2

(Begin Burst)

Dummy READ         Next    XX X L H                                    X X H L LH High-Z 1,2,7

(Continue Burst)

WRITE Cycle        External L L H L           L                        L  L X L LH  D     3

(Begin Burst)

WRITE Cycle        Next    XX X L H                                    X  L X L LH  D     1,3,7

(Continue Burst)

NOP/WRITE Abort    None    LL HL              L                        L H X L LH High-Z 2,3

(Begin Burst)

WRITE Abort        Next    XX X L H                                    X H X L LH High-Z 1,2,3,7

(Continue Burst)

IGNORE Clock Edge Current X X X L             X                        X X X H LH   -     4

(Stall)

SLEEP Mode         None    XX          XH     X                        X XXX  X High-Z

Notes:

1. Continue Burst cycles, whether READ or WRITE, use the same control inputs. The type of cycle performed (READ or

WRITE) is chosen in the initial Begin Burst cycle. A Continue Deselect cycle can only be entered if a Deselect cycle is

executed first.

2. Dummy READ and WRITE Abort cycles can be considered NOPs because the device performs no operation. A WRITE

Abort means a WRITE command is given, but no operation is performed.

3. OE may be wired LOW to minimize the number of control signals to the SRAM. The device will automatically turn off the

output drivers during a WRITE cycle. Some users may use OE when the bus turn-on and turn-off times do not meet their

requirements.

4. If an Ignore Clock Edge command occurs during a READ operation, the I/O bus will remain active (Low-Z). If it occurs

during a WRITE cycle, the bus will remain in High-Z. No WRITE operations will be performed during the Ignored Clock

    Edge cycle.
5. X means "Don't Care." H means logic HIGH. L means logic LOW. BWx = H means all byte write signals (BW1,BW2 ,BW3

    and BW4 ) are HIGH. BWx = L means one or more byte write signals are LOW.
6. BW1enables WRITEs to Byte "a" (I/Oa pins); BW2 enables WRITEs to Byte "b" (I/Ob pins); BW3 enables WRITEs to

    Byte "c" (I/Oc pins); BW4 enables WRITEs to Byte "d" (I/Od pins).
7. The address counter is incremented for all Continue Burst cycles.

PRELIMINARY (July, 2005, Version 0.0)      8                              AMIC Technology, Corp.
                                                                            A67P93181/A67P83361

Partial Truth Table for READ/WRITE Commands (X18)

                Operation              R/ W                BW1                          BW2
READ                                     H                  X                             X
WRITE Byte "a"                           L                   L                            H
WRITE Byte "b"                           L                  H                             L
WRITE all bytes                          L                   L                            L
WRITE Abort/NOP                          L                  H                             H

Note : Using R/ W and BYTE WRITE(s), any one or more bytes may be written.

Partial Truth Table for READ/WRITE Commands (X36)

                Operation  R/ W                       BW1  BW2                     BW3       BW4
READ                         H                         X     X                       X         X
WRITE Byte "a"               L                          L    H                       H         H
WRITE Byte "b"               L                         H     L                       H         H
WRITE Byte "c"               L                         H     H                       L         H
WRITE Byte "d"               L                         H     H                       H         L
WRITE all bytes              L                          L    L                       L         L
WRITE Abort/NOP              L                         H     H                       H         H

Note : Using R/ W and BYTE WRITE(s), any one or more bytes may be written.

Linear Burst Address Table (MODE = LOW)

First Address (External)   Second Address (Internal)     Third Address (Internal)  Fourth Address (Internal)
          X . . . X00                  X . . . X01                 X . . . X10                X . . . X11
          X . . . X01                  X . . . X10                 X . . . X11                X . . . X00
          X . . . X10                  X . . . X11                 X . . . X00                X . . . X01
          X . . . X11                  X . . . X00                 X . . . X01                X . . . X10

Interleaved Burst Address Table (MODE = HIGH or NC)

First Address (External)   Second Address (Internal)     Third Address (Internal)  Fourth Address (Internal)
          X . . . X00                  X . . . X01                 X . . . X10                X . . . X11
          X . . . X01                  X . . . X00                 X . . . X11                X . . . X10
          X . . . X10                  X . . . X11                 X . . . X00                X . . . X01
          X . . . X11                  X . . . X10                 X . . . X01                X . . . X00

PRELIMINARY (July, 2005, Version 0.0)                 9                     AMIC Technology, Corp.
Absolute Maximum Ratings*                                                                   A67P93181/A67P83361

Power Supply Voltage (VCC) . . . . . . . . . . -0.3V to +3.6V               *Comments
Voltage Relative to GND for any Pin Except VCC (Vin,
Vout) . . . . . . . . . . . . . . . . . . . . . . . -0.3V to VCC +0.3V      Stresses above those listed under "Absolute Maximum
Operating Temperature (Topr) . . . . . . . . . . . 0C to 70C              Ratings" may cause permanent damage to this device.
Storage Temperature (Tbias) . . . . . . . . . . -10C to 85 C              These are stress ratings only. Functional operation of
Storage Temperature (Tstg) . . . . . . . . . . -55C to 125C               this device at these or any other conditions above those
                                                                            indicated in the operational sections of this specification
                                                                            is not implied or intended. Exposure to the absolute
                                                                            maximum rating conditions for extended periods may
                                                                            affect device reliability.

DC Electrical Characteristics and Operating Conditions

(0C  TA  70C, VCC, VCCQ = +2.5V 5% unless otherwise noted)

Symbol                  Parameter                Conditions                 Min.   Max.     Unit  Note
   VIH  Input High Voltage
   VIL  Input Low Voltage                      0V  VIH  VCC                 1.7    VCC+0.3  V                             1,2
   ILI  Input Leakage Current                Output(s) disabled,
   ILO  Output Leakage Current                                              -0.3   0.8      V                             1,2
                                               0V  VIN VCC
                                                 IOH = -1.0mA               -2.0   2.0      A
                                                 IOL = 1.0mA
                                                                            -2.0   2.0      A

VOH    Output High Voltage                                                  2.0            V                             1,3
VOL    Output Low Voltage
VCC    Supply Voltage                                                      2.375   0.4     V                             1,3
VCCQ    Isolated Output Buffer Supply                                       2.375  2.625
                                                                                   VCC      V                             1

                                                                                            V                             1,4

Capacitance

Symbol                    Parameter                Conditions               Typ.   Max.     Unit  Note
    CI       Control Input Capacitance       TA = 25C; f = 1MHz              3      4
   CO        Input/Output Capacitance (I/O)  VCC = 2.5V                       4      5      pF                            6
   CA        Address Capacitance                                              3     3.5
                                                                                            pF                            6

                                                                                            pF                            6

Note : 1. All voltages referenced to VSS (GND).
        2. Overshoot : VIH  +4.6V for t  tKHKH/2 for I  20mA
            Undershoot : VIL  -0.7V for t  tKHKH/2 for I  20mA
            Power-up : VIH  +2.375V and VCC  2.375V for t  200ms
         3. The load used for VOH, VOL testing is shown in Figure 2. AC load current is higher than the shown DC values.
            AC I/O curves are available upon request.
         4. VCC and VCCQ can be externally wired together to the same power supply.
         5. This parameter is sampled.

PRELIMINARY (July, 2005, Version 0.0)                                   10         AMIC Technology, Corp.
                                                                A67P93181/A67P83361

ICC Operating Condition and Maximum Limits

                                             Max.

Symbol           Parameter             -7.5  -8.5  -10.0  Unit  Conditions
                                                   TBD
ICC     Power Supply Current :         TBD   TBD   TBD             Device selected; All inputs  VIL
                                                   TBD    mA or  VIH; Cycle time  tKC (MIN);
        Operating                                  TBD
                                                   TBD             VCC = MAX; Output open
ISB     Standby                        TBD   TBD
                                                                   Device deselected; VCC = MAX;
ISB     Standby                        TBD   TBD          mA All inputs  VSS+0.2 or  VCC-0.2;

ISB2 Standby                           TBD   TBD                   Cycle time  tKC (MIN)
ISB2Z SLEEP Mode
                                       TBD   TBD                   Device deselected; VCC = MAX;
                                                          mA All inputs VSS+0.2 or  VCC-0.2;

                                                                   All inputs static; CLK
                                                                   frequency=MAX; ZZ  VCC-0.2V

                                                                   Device deselected; VCC = MAX;
                                                          mA All inputs  VIL; or  VIH;

                                                                   All inputs static; CLK frequency=0

                                                          mA ZZ  VIH

PRELIMINARY (July, 2005, Version 0.0)        11                 AMIC Technology, Corp.
                                                                  A67P93181/A67P83361

AC Characteristics (Note 4)

(0C  TA  70C, VCC = +2.5V 5%)

Symbol         Parameter                      -7.5          -8.5        -10.0  Unit Note
                                       Min. Max.     Min. Max.    Min. Max.

Clock

tKHKH Clock cycle time                 7.5  -        -8.5  -      10   -       ns

tKF Clock frequency                    -    133      -     117    -    100 MHz

tKHKL Clock HIGH time                  2.5  -        2.8   -      3.0  -       ns

tKLKH Clock LOW time                   2.5  -        2.8   -      3.0  -       ns

Output Times

tKHQV Clock to output valid            -    6.5      -     7.5    -    8.5     ns

tKHQX Clock to output invalid          3.0  -        3.0   -      3.0  -       ns

tKHQX1 Clock to output in Low-Z        2.5  -        2.5   -      2.5  -       ns 1,2,3

tKHQZ Clock to output in High-Z        1.5  3.8      1.5   4.0    1.5  5.0     ns 1,2,3

tGLQV OE to output valid               -    3.5      -     3.5    -    4.0     ns  4

tGLQX OE to output in Low-Z            0    -        0     -      0    -       ns 1,2,3

tGHQZ OE to output in High-Z           -    3.5      -     3.5    -    4.0     ns 1,2,3

Setup Times

tAVKH   Address                        1.5  -        2.0   -      2.0  -       ns  5
tEVKH   Clock enable ( CEN)
                                       1.5  -        2.0   -      2.0  -       ns  5

tCVKH Control signals                  1.5  -        2.0   -      2.0  -       ns  5

tDVKH Data-in                          1.5  -        2.0   -      2.0  -       ns  5

Hold Times

tKHAX   Address                        0.5  -        0.5   -      0.5  -       ns  5
tKHEX   Clock enable ( CEN)
                                       0.5  -        0.5   -      0.5  -       ns  5

tKHCX Control signals                  0.5  -        0.5   -      0.5  -       ns  5

tKHDX Data-in                          0.5  -        0.5   -      0.5  -       ns  5

Notes: 1. This parameter is sampled.
         2. Output loading is specified with C1=5pF as in Figure 2.
         3. Transition is measured 200mV from steady state voltage.
         4. OE can be considered a "Don't Care" during WRITE; however, controlling OE can help fine-tune a system for
             turnaround timing.
         5. This is a synchronous device. All addresses must meet the specified setup and hold times for all rising edges of
             CLK when ADV/LD is LOW and chip enabled. All other synchronous inputs meet the setup and hold times with
             stable logic levels for all rising edges of clock (CLK) when the chip is enabled. Chip enable must be valid at each
             rising edge of CLK (when ADV/LD is LOW) to remain enabled.

PRELIMINARY (July, 2005, Version 0.0)            12               AMIC Technology, Corp.
                                                                        A67P93181/A67P83361

AC Test Conditions                         GND to 2. 5V
                                                1.0ns
Input Pulse Levels                             1.25V
Input Rise and Fall Times                      1.25V
Input Timing Reference Levels
Output Reference Levels               See Figures 1 and 2
Output Load

Q                                                                       +2.5V
                                                                             1667
   ZO=50                               50                   Q                 5pF
                                                                 1538

                                       VT=1.25V

               Figure 1                                                 Figure 2
   Output Load Equivalent                                   Output Load Equivalent

PRELIMINARY (July, 2005, Version 0.0)            13                     AMIC Technology, Corp.
                                                                               A67P93181/A67P83361

SLEEP Mode                                                          is met. Any operation pending when entering SLEEP Mode
                                                                    is not guaranteed to successfully complete. Therefore,
SLEEP Mode is a low current "Power-down" mode in which              SLEEP Mode (READ or WRITE) must not be initiated until
the device is deselected and current is reduced to ISB2Z. This      valid pending operations are completed. Similarly, when
duration of SLEEP Mode is dictated by the length of time the        exiting SLEEP Mode during tRZZ, only a DESELECT or
ZZ is in a HIGH state. After entering SLEEP Mode, all inputs        READ cycle should be given while the SRAM is transitioning
except ZZ become disabled and all outputs go to High-Z.             out of SLEEP Mode.
The ZZ pin is asynchronous, active high input that causes
the device to enter SLEEP Mode. When the ZZ pin
becomes logic HIGH, ISB2Z is guaranteed after the time tZZI

SLEEP Mode Electrical Characteristics

(VCC, VCCQ = +2.5V5%)

Symbol             Parameter                           Conditions       Min.    Max.     Unit         Note
                                                         ZZ  VIH          -      TBD     mA
ISB2Z Current during SLEEP Mode                                           0    2(tKHKH)   ns            1
                                                                          0    2(tKHKH)   ns            1
tZZ                ZZ active to input ignored                             -    2(tKHKH)   ns            1
                                                                          0               ns            1
tRZZ               ZZ inactive to input sampled

tZZI               ZZ active to snooze current

tRZZI              ZZ inactive to exit snooze current

Note : 1. This parameter is sampled.

SLEEP Mode Waveform

          CLK           tZZ                                                    tRZZ
                     tZZI
            ZZ
          ISUPPLY         IISB2Z

ALL INPUTS                                                              tRZZI
(except ZZ)
                                                                               DESELECT or READ Only
       Output
          (Q)                                                   High-Z

                                                                                         : Don't Care

PRELIMINARY (July, 2005, Version 0.0)                           14             AMIC Technology, Corp.
                                                                                                  A67P93181/A67P83361

READ/WRITE Timing

               1              2 tKHKH 3             4               5                6   7               8      9       10

CLK                    tKHE   tKHKL          tKLKH
       tEVK
                         X
            H
                       tKHCX
CEN

      tCVKH

  CE

ADV/
LD

R/W

BWx

ADDRESS        A1             A2                        A3          A4                   A5              A6     A7
                                                             tKHQV
     tAVKH             tKHAX                                           tKHQX
                                                           tKHQX1    Q(A3)
                       tDVKH          tKHDX                                       tGLQV           tKHQZ
                                                    D(A2+1)                    Q(A4)                    D(A5)
I/O                           D(A1)   D(A2)                                              Q(A4+1)                Q(A6)   D(A7)

                                                                              tGHQZ               tKHQX
                                                                                         tGLQX

          OE   WRITE          WRITE   BURST         READ            READ       BURST     WRITE    READ          WRITE
COMMAND         D(A1)          D(A2)  WRITE         Q(A3)           Q(A4)       READ      D(A5)   Q(A6)          D(A7)
                                      D(A2+1)                                  Q(A4+1)
                                                                                                                        DESELECT

                                                                                                  : Don't Care          : Undefined

Note : 1. For this waveform, ZZ is tied LOW.

          2. Burst sequence order is determined by MODE (0 = linear, 1 = interleaved). BRST operations are optional.
          3. CE represents three signals. When CE = 0, it represents CE = 0, CE2 = 0, CE2 = 1.
          4. Data coherency is provided for all possible operations. If a READ is initiated the most current data is used. The

              most recent data may be from the input data register.

PRELIMINARY (July, 2005, Version 0.0)                                      15                     AMIC Technology, Corp.
                                                                              A67P93181/A67P83361

NOP, STALL and Deselect Cycles

         1                  2      3             4   5          6      7      8             9         10

CLK

CEN

  CE

ADV/
LD
R/W

BWx

ADDRESS  A1                 A2                   A3  A4                       A5
                                                      Q(A3)                            tKHQZ
I/O                         D(A1)         Q(A2)                        D(A4)               Q(A5)
                                                                       NOP
                                                                                     tKHQX

COMMAND WRITE               READ   STALL  READ       WRITE      STALL         READ          DESELECT  CONTINUE
                     D(A1)  Q(A2)         Q(A3)      D(A4)                    Q(A5)                   DESELECT

                                                                              : Don't Care        : Undefined

Note : 1. The IGNORE CLOCK EDGE or STALL cycle (clock 3) illustrates CEN being used to create a "pause." A WRITE is

             not performed during this cycle.
          2. For this waveform, ZZ and OE are tied LOW.
          3. CE represents three signals. When CE = 0, it represents CE = 0, CE2 = 0, CE2 = 1.
          4. Data coherency is provided for all possible operations. If a READ is initiated, the most current data is used. The

             most recent data may be from the input data register.

PRELIMINARY (July, 2005, Version 0.0)                       16                AMIC Technology, Corp.
                                           A67P93181/A67P83361

Ordering Information   Configure       Cycle Time / Access Time         Package
             Part No.  512K X 18             7.5ns / 6.5ns            100L LQFP
                                             7.5ns / 6.5ns       100L Pb-Free LQFP
   A67P93181E-7.5      256K X 36             8.5ns / 7.5ns            100L LQFP
   A67P93181E-7.5F                           8.5ns / 7.5ns       100L Pb-Free LQFP
   A67P93181E-8.5                            10ns / 8.5ns             100L LQFP
   A67P93181E-8.5F                           10ns / 8.5ns        100L Pb-Free LQFP
   A67P93181E-10.0                           7.5ns / 6.5ns            100L LQFP
   A67P93181E-10.0F                          7.5ns / 6.5ns       100L Pb-Free LQFP
   A67P83361E-7.5                            8.5ns / 7.5ns            100L LQFP
   A67P83361E-7.5F                           8.5ns / 7.5ns       100L Pb-Free LQFP
   A67P83361E-8.5                            10ns / 8.5ns             100L LQFP
   A67P83361E-8.5F                           10ns / 8.5ns        100L Pb-Free LQFP
   A67P83361E-10.0
   A67P83361E-10.0F

PRELIMINARY (July, 2005, Version 0.0)  17  AMIC Technology, Corp.
                                                                                               A67P93181/A67P83361

Package Information                                                                                     unit: inches/mm
LQFP 100L Outline Dimensions

                                     HE                                           A2         A1
                                      E
                                                                                                 D   y
                       80
                                                         51
       81                                                               50

HD
    D

       100                                                       31

                                                                                            L  L1

                              1                          30

                                       e      b                                      c



       Symbol                          Dimensions in inches                 Dimensions in mm

          A1                           Min. Nom. Max.                       Min. Nom. Max.
          A2
           b                           0.002     -       0.006              0.05  -            0.15
           c
          HE                           0.053 0.055 0.057                    1.35 1.40 1.45
           E
          HD                           0.009 0.012 0.015                    0.22 0.30 0.38
           D
           e                           0.004     -       0.008              0.09  -            0.20
           L
          L1                                  0.866 BSC                           22.00 BSC
           y
                                              0.787 BSC                           20.00 BSC

                                              0.630 BSC                           16.00 BSC

                                              0.551 BSC                           14.00 BSC

                                              0.026 BSC                           0.65 BSC

                                       0.018 0.024 0.030                    0.45 0.60 0.75

                                              0.039 REF                           1.00 REF

                                       -         -       0.004              -     -            0.10

                                       0     3.5           7             0    3.5           7

Notes:
1. Dimensions D and E do not include mold protrusion.
2. Dimensions b does not include dambar protrusion.

   Total in excess of the b dimension at maximum material condition.
   Dambar cannot be located on the lower radius of the foot.

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