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A54SX32-2BG208M

器件型号:A54SX32-2BG208M
器件类别:可编程逻辑器件   
厂商名称:ETC1
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器件描述

FPGA, 1452 CLBS, 16000 GATES, 320 MHz, PQFP208

现场可编程门阵列, 1452 CLBS, 16000 , 320 MHz, PQFP208

参数

A54SX32-2BG208M端子数量 208
A54SX32-2BG208M最小工作温度 -55 Cel
A54SX32-2BG208M最大工作温度 125 Cel
A54SX32-2BG208M加工封装描述 PLASTIC, MO-143, QFP-208
A54SX32-2BG208Mreach_compliant Yes
A54SX32-2BG208M状态 Active
A54SX32-2BG208M可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
A54SX32-2BG208Mclock_frequency_max 320 MHz
A54SX32-2BG208M一个CLB模块最大延时 0.7000 ns
A54SX32-2BG208Mjesd_30_code S-PQFP-G208
A54SX32-2BG208Mjesd_609_code e0
A54SX32-2BG208Mmoisture_sensitivity_level 3
A54SX32-2BG208M可配置逻辑模块数量 1452
A54SX32-2BG208M等效门电路数量 16000
A54SX32-2BG208M组织 1452 CLBS, 16000 GATES
A54SX32-2BG208M包装材料 PLASTIC/EPOXY
A54SX32-2BG208Mpackage_code FQFP
A54SX32-2BG208M包装形状 SQUARE
A54SX32-2BG208M包装尺寸 FLATPACK, FINE PITCH
A54SX32-2BG208Mpeak_reflow_temperature__cel_ 225
A54SX32-2BG208Mqualification_status COMMERCIAL
A54SX32-2BG208Mseated_height_max 4.1 mm
A54SX32-2BG208M额定供电电压 3.3 V
A54SX32-2BG208M最小供电电压 3 V
A54SX32-2BG208M最大供电电压 3.6 V
A54SX32-2BG208M表面贴装 YES
A54SX32-2BG208M工艺 CMOS
A54SX32-2BG208M温度等级 MILITARY
A54SX32-2BG208M端子涂层 TIN LEAD
A54SX32-2BG208M端子形式 GULL WING
A54SX32-2BG208M端子间距 0.5000 mm
A54SX32-2BG208M端子位置 QUAD
A54SX32-2BG208Mtime_peak_reflow_temperature_max__s_ 30
A54SX32-2BG208Mlength 28 mm
A54SX32-2BG208Mwidth 28 mm
A54SX32-2BG208Madditional_feature CAN ALSO BE OPERATED AT 5V; 24000 SYSTEM GATES ALSO AVAILABLE

A54SX32-2BG208M器件文档内容

                                                                                           v3.1

54SX Family FPGAs

Leading Edge Performance                                 Features

320 MHz Internal Performance                            66 MHz PCI
3.7 ns Clock-to-Out (Pin-to-Pin)                        CPLD and FPGA Integration
0.1 ns Input Set-Up                                     Single Chip Solution
0.25 ns Clock Skew                                     100% Resource Utilization with 100% Pin Locking
                                                          3.3V Operation with 5.0V Input Tolerance
Specifications                                           Very Low Power Consumption
                                                          Deterministic, User-Controllable Timing
12,000 to 48,000 System Gates                           Unique In-System Diagnostic and Debug capability with
Up to 249 User-Programmable I/O Pins
Up to 1080 Flip-Flops                                     Silicon Explorer II
0.35 CMOS                                              Boundary Scan Testing in Compliance with IEEE Standard

                                                            1149.1 (JTAG)
                                                          Secure Programming Technology Prevents Reverse

                                                            Engineering and Design Theft

SX Product Profile                         A54SX08          A54SX16         A54SX16P          A54SX32

Capacity                                    8,000            16,000           16,000           32,000
    Typical Gates                            12,000           24,000           24,000           48,000
    System Gates                                              1,452            1,452            2,880
                                               768                                               1800
Logic Modules                                 512              924              924            1,080
    Combinatorial Cells                        256              528              528
                                               130              175              175              249
Register Cells (Dedicated Flip-Flops)                                                             3
Maximum User I/Os                              3                3                3
Clocks                                        Yes              Yes              Yes              Yes
JTAG                                           --               --              Yes               --
PCI                                         3.7 ns           3.9 ns           4.4 ns           4.6 ns
Clock-to-Out                                0.8 ns           0.5 ns           0.5 ns           0.1 ns
Input Set-Up (External)                Std, 1, 2, 3  Std, 1, 2, 3  Std, 1, 2, 3  Std, 1, 2, 3
Speed Grades                                C, I, M          C, I, M          C, I, M          C, I, M
Temperature Grades
Packages (by pin count)                        84               --               --               --
                                               208              208              208              208
    PLCC                                       100              100              100               --
    PQFP                                   144, 176             176          144, 176         144, 176
    VQFP                                        --               --               --          313, 329
    TQFP                                       144               --               --               --
    PBGA
    FBGA

June 2003                                                                                                   1

2003 Actel Corporation
                                                                       54SX Family FPGAs

General Description                                              machines, and datapath logic. The general system of
                                                                 segmented routing tracks allows any logic module in the
Actel's SX family of FPGAs features a sea-of-modules             array to be connected to any other logic or I/O module.
architecture that delivers device performance and                Within this system, propagation delay is minimized by
integration levels not currently achieved by any other FPGA      limiting the number of antifuse interconnect elements to
architecture. SX devices greatly simplify design time, enable    five (90 percent of connections typically use only three
dramatic reductions in design costs and power                    antifuses). The unique local and general routing structure
consumption, and further decrease time to market for             featured in SX devices gives fast and predictable
performance-intensive applications.                              performance, allows 100 percent pin-locking with full logic
                                                                 utilization, enables concurrent PCB development, reduces
Actel's SX architecture features two types of logic modules,     design time, and allows designers to achieve performance
the combinatorial cell (C-cell) and the register cell (R-cell),  goals with minimum effort.
each optimized for fast and efficient mapping of synthesized
logic functions. The routing and interconnect resources are      Further complementing SX's flexible routing structure is a
in the metal layers above the logic modules, providing           hard-wired, constantly loaded clock network that has been
optimal use of silicon. This enables the entire floor of the     tuned to provide fast clock propagation with minimal clock
device to be spanned with an uninterrupted grid of               skew. Additionally, the high performance of the internal
fine-grained, synthesis-friendly logic modules (or               logic has eliminated the need to embed latches or flip-flops
"sea-of-modules"), which reduces the distance signals have       in the I/O cells to achieve fast clock-to-out or fast input
to travel between logic modules. To minimize signal              set-up times. SX devices have easy-to-use I/O cells that do
propagation delay, SX devices employ both local and general      not require HDL instantiation, facilitating design re-use and
routing resources. The high-speed local routing resources        reducing design and verification time.
(DirectConnect and FastConnect) enable very fast local
signal propagation that is optimal for fast counters, state

Ordering Information

   A54SX16  P 2      PQ 208

                                                                                Application (Temperature Range)
                                                                                 Blank = Commercial (0 to +70C)

                                                                                       I = Industrial (40 to +85C)
                                                                                      M = Military (55 to +125C)
                                                                                     PP = Pre-production

                                                                    Package Lead Count

                                                       Package Type
                                                              BG = Ball Grid Array
                                                              PL = Plastic Leaded Chip Carrier
                                                              PQ = Plastic Quad Flat Pack
                                                              TQ = Thin (1.4 mm) Quad Flat Pack
                                                              VQ = Very Thin (1.0 mm) Quad Flat Pack
                                                              FG = Fine Pitch Ball Grid Array (1.0 mm)

                                            Speed Grade
                                              Blank = Standard Speed
                                                   1 = Approximately 15% Faster than Standard
                                                   2 = Approximately 25% Faster than Standard
                                                   3 = Approximately 35% Faster than Standard

                              Blank = Not PCI Compliant
                                   P = PCI Compliant

            Part Number
                  A54SX08 = 12,000 System Gates
                  A54SX16 = 24,000 System Gates
                  A54SX16P = 24,000 System Gates
                  A54SX32 = 48,000 System Gates

2                                                                v3.1
54SX Family FPGAs

Product Plan

                                                                     Speed Grade*                      Application

                                                Std                  1            2   3          C  I                         M

A54SX08 Device

84-Pin Plastic Leaded Chip Carrier (PLCC)                                                                                        --

100-Pin Very Thin Plastic Quad Flat Pack (VQFP)                                                                                  --

144-Pin Thin Quad Flat Pack (TQFP)                                                                                               --

144-Pin Fine Pitch Ball Grid Array (FBGA)                                                                                        --
176-Pin Thin Quad Flat Pack (TQFP)
208-Pin Plastic Quad Flat Pack (PQFP)                                                                                            --

                                                                                                                                 --

A54SX16 Device

100-Pin Very Thin Plastic Quad Flat Pack (VQFP)                                                                                  P

176-Pin Thin Quad Flat Pack (TQFP)                                                                                               P

208-Pin Plastic Quad Flat Pack (PQFP)                                                                                            P

A54SX16P Device

100-Pin Very Thin Plastic Quad Flat Pack (VQFP)                                                                                  --

144-Pin Thin Quad Flat Pack (TQFP)                                                                                               --

176-Pin Thin Quad Flat Pack (TQFP)                                                                                               --

208-Pin Plastic Quad Flat Pack (PQFP)                                                                                            --

A54SX32 Device

144-Pin Thin Quad Flat Pack (TQFP)                                                                                               P

176-Pin Thin Quad Flat Pack (TQFP)                                                                                               P

208-Pin Plastic Quad Flat Pack (PQFP)                                                                                            P

313-Pin Plastic Ball Grid Array (PBGA)                                                                                           --

329-Pin Plastic Ball Grid Array (PBGA)                                                                                           --

Contact your Actel sales representative for product availability.

Applications:C = CommercialAvailability:   = Available*Speed Grade:1                   = Approx. 15% faster than Standard
                                                                                        = Approx. 25% faster than Standard
I         = Industrial      P              = Planned                       2           = Approx. 35% faster than Standard

M         = Military        --             = Not Planned                   3

                                                 Only Std, 1, 2 Speed Grade

                                                 Only Std, 1 Speed Grade

Plastic Device Resources

                                           User I/Os (including clock buffers)

   Device          PLCC VQFP PQFP TQFP TQFP PBGA PBGA FBGA
                   84-Pin 100-Pin 208-Pin 144-Pin 176-Pin 313-Pin 329-Pin 144-Pin

A54SX08                 69          81     130                       113           128      --  --     111

A54SX16                 --          81     175                       --            147      --  --     --

A54SX16P                --          81     175                       113           147      --  --     --

A54SX32                 --          --     174                       113           147  249     249    --

Package Definitions (Consult your local Actel sales representative for product availability.)

PLCC = Plastic Leaded Chip Carrier, PQFP = Plastic Quad Flat Pack, TQFP = Thin Quad Flat Pack, VQFP = Very Thin Quad Flat Pack,
PBGA = Plastic Ball Grid Array, FBGA = Fine Pitch (1.0 mm) Ball Grid Array

                                                                     v3.1                                                            3
                                                                       54SX Family FPGAs

SX Family Architecture                                           antifuse interconnect elements, which are embedded
                                                                 between the M2 and M3 layers. The antifuses are normally
The SX family architecture was designed to satisfy               open circuit and, when programmed, form a permanent
next-generation performance and integration requirements         low-impedance connection.
for production-volume designs in a broad range of
applications.                                                    The extremely small size of these interconnect elements
                                                                 gives the SX family abundant routing resources and provides
Programmable Interconnect Element                                excellent protection against design pirating. Reverse
                                                                 engineering is virtually impossible because it is extremely
The SX family provides efficient use of silicon by locating the  difficult to distinguish between programmed and
routing interconnect resources between the Metal 2 (M2)          unprogrammed antifuses, and there is no configuration
and Metal 3 (M3) layers (Figure 1). This completely              bitstream to intercept.
eliminates the channels of routing and interconnect
resources between logic modules (as implemented on SRAM          Additionally, the interconnect (i.e., the antifuses and metal
FPGAs and previous generations of antifuse FPGAs), and           tracks) have lower capacitance and lower resistance than
enables the entire floor of the device to be spanned with an     any other device of similar capacity, leading to the fastest
uninterrupted grid of logic modules.                             signal propagation in the industry.

Interconnection between these logic modules is achieved
using Actel's patented metal-to-metal programmable

   Routing Tracks

               Metal 3                                                 Amorphous Silicon/
   Metal 2                                                             Dielectric Antifuse

                                                                       Tungsten Plug Via
                                                                                 Tungsten Plug Via

                           Metal 1

   Tungsten Plug
   Contact

   Silicon Substrate

Figure 1 SX Family Interconnect Elements                       The R-cell contains a flip-flop featuring asynchronous clear,
                                                                 asynchronous preset, and clock enable (using the S0 and S1
Logic Module Design                                              lines) control signals (Figure 2 on page 5). The R-cell
                                                                 registers feature programmable clock polarity selectable on
The SX family architecture is described as a                     a register-by-register basis. This provides additional
"sea-of-modules" architecture because the entire floor of        flexibility while allowing mapping of synthesized functions
the device is covered with a grid of logic modules with          into the SX FPGA. The clock source for the R-cell can be
virtually no chip area lost to interconnect elements or          chosen from either the hard-wired clock or the routed clock.
routing. Actel's SX family provides two types of logic
modules, the register cell (R-cell) and the combinatorial
cell (C-cell).

4                                                                v3.1
54SX Family FPGAs

The C-cell implements a range of combinatorial functions        enabled by the inversion capability is the ability to integrate
up to 5-inputs (Figure 3). Inclusion of the DB input and its    a 3-input exclusive-OR function into a single C-cell. This
associated inverter function dramatically increases the         facilitates construction of 9-bit parity-tree functions with 2
number of combinatorial functions that can be                   ns propagation delays. At the same time, the C-cell
implemented in a single module from 800 options in              structure is extremely synthesis friendly, simplifying the
previous architectures to more than 4,000 in the SX             overall design and reducing synthesis time.
architecture. An example of the improved flexibility

                                            Routed
                                          Data Input S1
                                   S0

                                                                         PSETB

                      Direct                                          D         Q     Y
                   Connect

                       Input

                             HCLK                                        CLRB

                            CLKA,
                            CLKB,
                   Internal Logic

                                   CKS                          CKP

Figure 2 R-Cell

                   D0                                                              Y
                   D1

                   D2
                   D3

                                                                Sa             Sb

                   DB

                                        A0 B0                            A1 B1

Figure 3 C-Cell

Chip Architecture                                               Type 2 contains one C-cell and two R-cells.

The SX family's chip architecture provides a unique             To increase design efficiency and device performance, Actel
approach to module organization and chip routing that           has further organized these modules into SuperClusters
delivers the best register/logic mix for a wide variety of new  (Figure 4 on page 6). SuperCluster 1 is a two-wide grouping
and emerging applications.                                      of Type 1 clusters. SuperCluster 2 is a two-wide group
                                                                containing one Type 1 cluster and one Type 2 cluster. SX
Module Organization                                             devices feature more SuperCluster 1 modules than
                                                                SuperCluster 2 modules because designers typically require
Actel has arranged all C-cell and R-cell logic modules into     significantly more combinatorial logic than flip-flops.
horizontal banks called Clusters. There are two types of
Clusters: Type 1 contains two C-cells and one R-cell, while

                                                                v3.1                     5
                        R-Cell                                                                                                        54SX Family FPGAs

                                                                                                                C-Cell

                        Routed                                        D0

                          Data Input S1                               D1
                   S0

                                            PSETB                                                                                 Y

      Direct                                                          D2
   Connect
                                         D         Q  Y               D3
       Input

                                                                                                                Sa     Sb

   HCLK

            CLKA,                           CLRB
            CLKB,                                                                                DB
   Internal Logic

                   CKS          CKP                                                                             A0 B0  A1 B1

   Cluster 1                             Cluster 2                                                   Cluster 2         Cluster 1

                   Type 1 SuperCluster                                                               Type 2 SuperCluster

Figure 4 Cluster Organization                                 In addition to DirectConnect and FastConnect, the
                                                                architecture makes use of two globally oriented routing
Routing Resources                                               resources known as segmented routing and high-drive
                                                                routing. Actel's segmented routing structure provides a
Clusters and SuperClusters can be connected through the         variety of track lengths for extremely fast routing between
use of two innovative local routing resources called            SuperClusters. The exact combination of track lengths and
FastConnect and DirectConnect, which enable extremely           antifuses within each path is chosen by the 100 percent
fast and predictable interconnection of modules within          automatic place and route software to minimize signal
Clusters and SuperClusters (Figure 5 and Figure 6 on            propagation delays.
page 7). This routing architecture also dramatically reduces
the number of antifuses required to complete a circuit,         Actel's high-drive routing structure provides three clock
ensuring the highest possible performance.                      networks. The first clock, called HCLK, is hard wired from
                                                                the HCLK buffer to the clock select MUX in each R-cell. This
DirectConnect is a horizontal routing resource that provides    provides a fast propagation path for the clock signal,
connections from a C-cell to its neighboring R-cell in a given  enabling the 3.7 ns clock-to-out (pin-to-pin) performance of
SuperCluster. DirectConnect uses a hard-wired signal path       the SX devices. The hard-wired clock is tuned to provide
requiring no programmable interconnection to achieve its        clock skew as low as 0.25 ns. The remaining two clocks
fast signal propagation time of less than 0.1 ns.               (CLKA, CLKB) are global clocks that can be sourced from
                                                                external pins or from internal logic signals within the SX
FastConnect enables horizontal routing between any two          device.
logic modules within a given SuperCluster and vertical
routing with the SuperCluster immediately below it. Only
one programmable connection is used in a FastConnect
path, delivering maximum pin-to-pin propagation of 0.4 ns.

6                                                               v3.1
54SX Family FPGAs

Other Architectural Features                                  and dielectric material with barrier metals and has a
                                                              programmed ("on" state) resistance of 25 with
Technology                                                    capacitance of 1.0 fF for low signal impedance.

Actel's SX family is implemented on a high-voltage twin-well
CMOS process using 0.35 design rules. The metal-to-metal
antifuse is made up of a combination of amorphous silicon

                                                                    Direct Connect
                                                                     No antifuses
                                                                     0.1 ns routing delay

                                                                    Fast Connect
                                                                     One antifuse
                                                                     0.4 ns routing delay

                                                                    Routing Segments
                                                                     Typically 2 antifuses
                                                                     Max. 5 antifuses

Figure 5 DirectConnect and FastConnect for Type 1 SuperClusters

                                                                    Direct Connect
                                                                     No antifuses
                                                                     0.1 ns routing delay

                                                                    Fast Connect
                                                                     One antifuse
                                                                     0.4 ns routing delay

                                                                    Routing Segments
                                                                     Typically 2 antifuses
                                                                     Max. 5 antifuses

                Type 2 SuperClusters
Figure 6 DirectConnect and FastConnect for Type 2 SuperClusters

                                                              v3.1                           7
                                                                                                          54SX Family FPGAs

Performance                                                           Boundary Scan Testing (BST)

The combination of architectural features described above             All SX devices are IEEE 1149.1 compliant. SX devices offer
enables SX devices to operate with internal clock                     superior diagnostic and testing capabilities by providing
frequencies exceeding 300 MHz, enabling very fast                     Boundary Scan Testing (BST) and probing capabilities.
execution of even complex logic functions. Thus, the SX               These functions are controlled through the special test pins
family is an optimal platform upon which to integrate the             in conjunction with the program fuse. The functionality of
functionality previously contained in multiple CPLDs. In              each pin is described in Table 2.In the dedicated test mode,
addition, designs that previously would have required a gate          TCK, TDI and TDO are dedicated pins and cannot be used as
array to meet performance goals can now be integrated into            regular I/Os. In flexible mode, TMS should be set HIGH
an SX device with dramatic improvements in cost and time              through a pull-up resistor of 10k. TMS can be pulled LOW
to market. Using timing-driven place and route tools,                 to initiate the test sequence.
designers can achieve highly deterministic device
performance. With SX devices, designers do not need to use            The program fuse determines whether the device is in
complicated performance-enhancing design techniques                   dedicated or flexible mode. The default (fuse not blown) is
such as the use of redundant logic to reduce fanout on                flexible mode. .
critical nets or the instantiation of macros in HDL code to
achieve high performance.                                             Table 2 Boundary Scan Pin Functionality

I/O Modules                                                                 Program Fuse Blown            Program Fuse Not Blown
                                                                            (Dedicated Test Mode)         (Flexible Mode)
Each I/O on an SX device can be configured as an input, an
output, a tristate output, or a bidirectional pin. Even without             TCK, TDI, TDO are             TCK, TDI, TDO are flexible
the inclusion of dedicated I/O registers, these I/Os, in                    dedicated BST pins            and may be used as I/Os
combination with array registers, can achieve clock-to-out
(pad-to-pad) timing as fast as 3.7 ns. I/O cells that have                  No need for pull-up resistor  Use a pull-up resistor of 10k
embedded latches and flip-flops require instantiation in                    for TMS                        on TMS
HDL code; this is a design complication not encountered in
SX FPGAs. Fast pin-to-pin timing ensures that the device              Development Tool Support
will have little trouble interfacing with any other device in
the system, which in turn enables parallel design of system           The SX devices are fully supported by Actel's line of FPGA
components and reduces overall design time.                           development tools, including the Actel DeskTOP series and
                                                                      Designer Advantage tools. The Actel DeskTOP series is an
Power Requirements                                                    integrated design environment for PCs that includes design
                                                                      entry, simulation, synthesis, and place and route tools.
The SX family supports 3.3V operation and is designed to              Designer Advantage, Actel's suite of FPGA development
tolerate 5.0V inputs. (Table 1). Power consumption is                 point tools for PCs and Workstations, includes the ACTgen
extremely low due to the very short distances signals are             Macro Builder, Designer with DirectTime timing driven
required to travel to complete a circuit. Power requirements          place and route and analysis tools, and device programming
are further reduced because of the small number of                    software.
low-resistance antifuses in the path. The antifuse
architecture does not require active circuitry to hold a              In addition, the SX devices contain ActionProbe circuitry
charge (as do SRAM or EPROM), making it the lowest-power              that provides built-in access to every node in a design,
architecture on the market.                                           enabling 100-percent real-time observation and analysis of a
                                                                      device's internal logic nodes without design iteration. The
Table 1 Supply Voltages                                             probe circuitry is accessed by Silicon Explorer II, an
                                                                      easy-to-use integrated verification and logic analysis tool
                                       Maximum Maximum                that can sample data at 100 MHz (asynchronous) or 66 MHz
                                          Input Output                (synchronous). Silicon Explorer II attaches to a PC's
                                                                      standard COM port, turning the PC into a fully functional
         VCCA VCCI VCCR Tolerance Drive                               18-channel logic analyzer. Silicon Explorer II allows
                                                                      designers to complete the design verification process at
A54SX08                                                               their desks and reduces verification time from several hours
                                                                      per cycle to only a few seconds.
A54SX16 3.3V 3.3V 5.0V 5.0V           3.3V

A54SX32

         3.3V 3.3V 3.3V         3.3V  3.3V

A54SX16-P 3.3V 3.3V 5.0V 5.0V         3.3V

         3.3V 5.0V 5.0V 5.0V          5.0V

Note: A54SX16-P has three different entries because it is capable of

   both a 3.3V and a 5V drive.

8                                                                     v3.1
54SX Family FPGAs

SX Probe Circuit Control Pins                                   recommended that the TRST pin be left floating.

The Silicon Explorer II tool uses the boundary scan ports       Design Considerations
(TDI, TCK, TMS and TDO) to select the desired nets for
verification. The selected internal nets are assigned to the    The TDI, TCK, TDO, PRA, and PRB pins should not be used
PRA/PRB pins for observation. Figure 7 illustrates the          as input or bidirectional ports. Because these pins are
interconnection between Silicon Explorer II and the FPGA        active during probing, critical signals input through these
to perform in-circuit verification. The TRST pin is equipped    pins are not available while probing. In addition, the
with a pull-up resistor. To remove the boundary scan state      Security Fuse should not be programmed because doing so
machine from the reset state during probing, it is              disables the Probe Circuitry.

                                           16
                                                Channel

                                                                              SX FPGA

                        Serial Connection  Silicon Explorer II      TDI
                                                                    TCK
                                                                    TMS

                                                                    TDO

                                                                        PRA
                                                                         PRB

Figure 7 Probe Setup

                                                              v3.1                     9
                                                                                                                  54SX Family FPGAs

3.3V/5V Operating Conditions                                            Recommended Operating Conditions
Absolute Maximum Ratings1

Symbol  Parameter          Limits           Units                                             Commer

VCCR2   DC Supply Voltage3 0.3 to +6.0     V                                 Parameter       cial Industrial                Military Units

VCCA2   DC Supply Voltage  0.3 to +4.0     V                                 Temperature     0 to+70  40 to +85 55 to +125         C
                                                                              Range1

VCCI2   DC Supply Voltage                                                     3.3V Power                                              %VC
        (A54SX08, A54SX16, 0.3 to +4.0 V
        A54SX32)                                                              Supply          10            10             10

                                                                              Tolerance                                                  C

VCCI2   DC Supply Voltage  0.3 to +6.0     V                                 5.0V Power                                              %VC
        (A54SX16P)
                                                                              Supply          5             10             10

VI      Input Voltage      0.5 to +5.5 V                                     Tolerance                                                  C

VO      Output Voltage     0.5 to +3.6 V                                     Note:

IIO     I/O Source Sink    30 to +5.0 mA                                     1. Ambient temperature (TA) is used for commercial and
                                                                                    industrial; case temperature (TC) is used for military.
        Current3

TSTG    Storage Temperature 65 to +150 C

Notes:

1. Stresses beyond those listed under "Absolute Maximum
      Ratings" may cause permanent damage to the device.
      Exposure to absolute maximum rated conditions for extended
      periods may affect device reliability. Device should not be
      operated outside the Recommended Operating Conditions.

2. VCCR in the A54SX16P must be greater than or equal to VCCI
      during power-up and power-down sequences and during

      normal operation.

3. Device inputs are normally high impedance and draw

      extremely low current. However, when input voltage is greater

      than VCC + 0.5V or less than GND 0.5V, the internal protection
      diodes will forward-bias and can draw excessive current.

Electrical Specifications

                                                                        Commercial                          Industrial

Symbol  Parameter                                                       Min.          Max.             Min.       Max.            Units
        (IOH = -20uA) (CMOS)
VOH     (IOH = -8mA) (TTL)                     (VCCI 0.1)                           VCCI    (VCCI 0.1)        VCCI
        (IOH = -6mA) (TTL)
VOL     (IOL= 20uA) (CMOS)                                              2.4           VCCI                                        V
        (IOL = 12mA) (TTL)
VIL     (IOL = 8mA) (TTL)                                                                              2.4        VCCI
VIH
tR, tF  Input Transition Time tR, tF                                                  0.10
CIO     CIO I/O Capacitance
ICC     Standby Current, ICC                                                          0.50                                        V
ICC(D)  ICC(D) IDynamic VCC Supply Current
                                                                                                                  0.50

                                                                                         0.8                            0.8       V

                                                                        2.0                            2.0                        V

                                                                                         50                             50        ns

                                                                                         10                             10        pF

                                                                                         4.0                            4.0       mA

                                                                        See "Evaluating Power in 54SX Devices" on page 18

10                                                                      v3.1
54SX Family FPGAs

PCI Compliance for the 54SX Family
The 54SX family supports 3.3V and 5V PCI and is compliant with the PCI Local Bus Specification Rev. 2.1.

A54SX16P DC Specifications (5.0V PCI Operation)

Symbol Parameter                                            Condition                                         Min.  Max. Units

VCCA    Supply Voltage for Array                                                                              3.0   3.6   V

VCCR    Supply Voltage required for Internal Biasing                                                          4.75  5.25  V

VCCI    Supply Voltage for IOs                                                                                4.75  5.25  V
VIH     Input High Voltage1
VIL     Input Low Voltage1                                                                                    2.0 VCC + 0.5 V

                                                                                                              0.5  0.8   V

IIH     Input High Leakage Current                          VIN = 2.7                                               70    A

IIL     Input Low Leakage Current                           VIN = 0.5                                               70   A

VOH     Output High Voltage                                 IOUT = 2 mA                                      2.4         V
                                                            IOUT = 3 mA, 6 mA
VOL     Output Low Voltage2                                                                                         0.55  V

CIN     Input Pin Capacitance3                                                                                      10    pF

CCLK    CLK Pin Capacitance                                                                                   5     12    pF
CIDSEL  IDSEL Pin Capacitance4
                                                                                                                    8     pF

Notes:

1. Input leakage currents include hi-Z output leakage for all bi-directional buffers with tri-state outputs.

2. Signals without pull-up resistors must have 3 mA low output current. Signals requiring pull up must have 6 mA; the latter include,
      FRAME#, IRDY#, TRDY#, DEVSEL#, STOP#, SERR#, PERR#, LOCK#, and, when used AD[63::32], C/BE[7::4]#, PAR64, REQ64#, and ACK64#.

3. Absolute maximum pin capacitance for a PCI input is 10 pF (except for CLK).

4. Lower capacitance on this input-only pin allows for non-resistive coupling to AD[xx].

                                                      v3.1                                                                     11
                                                                                   54SX Family FPGAs

A54SX16P AC Specifications for (PCI Operation)

Symbol Parameter                 Condition                      Min.               Max.            Units

                                 0 < VOUT  1.41                 44                                mA

IOH(AC)  Switching Current High  1.4  VOUT < 2.41, 2   44 + (VOUT 1.4)/0.024                    mA

                                 3.1 < VOUT < VCC1, 3                              Equation A: on
                                                                                       page 13

         (Test Point)            VOUT = 3.13                                       142            mA
         Switching Current High  VOUT  2.21
                                 2.2 > VOUT > 0.551                   95                           mA
                                                                VOUT/0.023
IOL(AC)                          0.71 > VOUT > 01, 3
                                                                                   Equation B: on
                                                                                       page 13     mA

         (Test Point)            VOUT = 0.713                                      206             mA

ICL      Low Clamp Current       5 < VIN  1               25 + (VIN + 1)/0.015                  mA

slewR    Output Rise Slew Rate 0.4V to 2.4V load4               1                  5               V/ns

slewF    Output Fall Slew Rate   2.4V to 0.4V load4             1                  5               V/ns

Notes:

1. Refer to the V/I curves in Figure 8. Switching current characteristics for REQ# and GNT# are permitted to be one half of that specified here;
      i.e., half size output drivers may be used on these signals. This specification does not apply to CLK and RST# which are system outputs.
      "Switching Current High" specification are not relevant to SERR#, INTA#, INTB#, INTC#, and INTD# which are open drain outputs.

2. Note that this segment of the minimum current curve is drawn from the AC drive point directly to the DC drive point rather than toward
      the voltage rail (as is done in the pull-down curve). This difference is intended to allow for an optional N-channel pull-up.

3. Maximum current requirements must be met as drivers pull beyond the last step voltage. Equations defining these maximums (A and B)
      are provided with the respective diagrams in Figure 8. The equation defined maxima should be met by design. In order to facilitate
      component testing, a maximum current test point is defined for each side of the output driver.

4. This parameter is to be interpreted as the cumulative edge rate across the specified range, rather than the instantaneous rate at any point
      within the transition range. The specified load (diagram below) is optional; i.e., the designer may elect to meet this parameter with an
      unloaded output per revision 2.0 of the PCI Local Bus Specification. However, adherence to both maximum and minimum parameters is
      now required (the maximum is no longer simply a guideline). Since adherence to the maximum slew rate was not required prior to
      revision 2.1 of the specification, there may be components in the market for some time that have faster edge rates; therefore, motherboard
      designers must bear in mind that rise and fall times faster than this specification could occur, and should ensure that signal integrity
      modeling accounts for this. Rise slew rate does not apply to open drain outputs.

                                 pin
                                                  1/2 in. max.

                                 output                10 pF          VCC
                                 buffer                         1k

                                              1k

12                                                    v3.1
54SX Family FPGAs

Figure 8 shows the 5.0V PCI V/I curve and the minimum and maximum PCI drive characteristics of the A54SX16P family.

             0.50

             0.45

             0.40
                                                   PCI IOL Maximum

             0.35

             0.30

Current (A)  0.25

             0.20       SX PCI IOL

             0.15

             0.10
                                                                                                        PCI IOL Mininum

             0.05

                  0  1                              2               3            4                                       5  6
             0.05

             0.10 PCI IOH Mininum

             0.15                                                                             SX PCI IOH
                                                                                 PCI IOH Maximum
             0.20

                                                                    Voltage Out

Figure 8 5.0V PCI Curve for A54SX16P Family

Equation A:                                                         Equation B:

        IOH = 11.9 * (VOUT 5.25) * (VOUT + 2.45)                                IOL = 78.5 * VOUT * (4.4 VOUT)
                    for VCC > VOUT > 3.1V                                               for 0V < VOUT < 0.71V

                                                       v3.1                                                                    13
                                                                                                                   54SX Family FPGAs

A54SX16P DC Specifications (3.3V PCI Operation)

Symbol Parameter                                            Condition                                         Min.    Max. Units

VCCA    Supply Voltage for Array                                                                              3.0     3.6     V

VCCR    Supply Voltage required for Internal Biasing                                                          3.0     3.6     V

VCCI    Supply Voltage for IOs                                                                                3.0     3.6     V

VIH     Input High Voltage                                                                                    0.5VCC VCC + 0.5 V

VIL     Input Low Voltage                                                                                     0.5    0.3VCC  V

IIPU    Input Pull-up Voltage1                                                                                0.7VCC          V

IIL     Input Leakage Current2                              0 < VIN < VCC                                             10     A

VOH     Output High Voltage                                 IOUT = 500 A                                    0.9VCC          V

VOL     Output Low Voltage                                  IOUT = 1500 A                                            0.1VCC  V

CIN     Input Pin Capacitance3                                                                                        10      pF

CCLK    CLK Pin Capacitance                                                                                   5       12      pF
CIDSEL  IDSEL Pin Capacitance4
                                                                                                                      8       pF

Notes:

1. This specification should be guaranteed by design. It is the minimum voltage to which pull-up resistors are calculated to pull a floated
      network. Applications sensitive to static power utilization should assure that the input buffer is conducting minimum current at this
      input voltage.

2. Input leakage currents include hi-Z output leakage for all bi-directional buffers with tri-state outputs.

3. Absolute maximum pin capacitance for a PCI input is 10pF (except for CLK).

4. Lower capacitance on this input-only pin allows for non-resistive coupling to AD[xx].

14                                                    v3.1
54SX Family FPGAs

A 54SX16P AC Specifications (3.3V PCI Operation)

Symbol Parameter                 Condition                      Min.                   Max.        Units

         Switching Current High  0 < VOUT  0.3VCC1                 12VCC                                          mA
                                 0.3VCC  VOUT < 0.9VCC1    17.1 + (VCC VOUT)
IOH(AC)                                                                                                            mA
                                 0.7VCC < VOUT < VCC1, 2
                                                                                       Equation C: on
                                                                                           page 16

         (Test Point)            VOUT = 0.7VCC2                                        32VCC      mA
         Switching Current High  VCC > VOUT  0.6VCC1
         (Test Point)            0.6VCC > VOUT > 0.1VCC1                                           mA
                                 0.18VCC > VOUT > 01, 2
                                 VOUT = 0.18VCC2                  16VCC                            mA
                                                                26.7VOUT
IOL(AC)                                                                                on page 16  mA

                                                                                       38VCC

ICL      Low Clamp Current       3 < VIN  1              25 + (VIN + 1)/0.015                   mA

ICH      High Clamp Current      3 < VIN  1             25 + (VIN VOUT 1)/0.015              mA

slewR Output Rise Slew Rate3 0.2VCC to 0.6VCC load              1                      4           V/ns

slewF Output Fall Slew Rate3 0.6VCC to 0.2VCC load              1                      4           V/ns

Notes:

1. Refer to the V/I curves in Figure 9. Switching current characteristics for REQ# and GNT# are permitted to be one half of that specified here;
      i.e., half size output drivers may be used on these signals. This specification does not apply to CLK and RST# which are system outputs.
      "Switching Current High" specification are not relevant to SERR#, INTA#, INTB#, INTC#, and INTD# which are open drain outputs.

2. Maximum current requirements must be met as drivers pull beyond the last step voltage. Equations defining these maximums (C and D)
      are provided with the respective diagrams in Figure 9. The equation defined maxima should be met by design. In order to facilitate
      component testing, a maximum current test point is defined for each side of the output driver.

3. This parameter is to be interpreted as the cumulative edge rate across the specified range, rather than the instantaneous rate at any point
      within the transition range. The specified load (diagram below) is optional; i.e., the designer may elect to meet this parameter with an
      unloaded output per the latest revision of the PCI Local Bus Specification. However, adherence to both maximum and minimum
      parameters is required (the maximum is no longer simply a guideline). Rise slew rate does not apply to open drain outputs.

                                            pin   1/2 in. max.

                                 output             10 pF             VCC
                                 buffer                         1k

                                              1k

                                                    v3.1                                           15
                                                                                                                                                       54SX Family FPGAs

Figure 9 shows the 3.3V PCI V/I curve and the minimum and maximum PCI drive characteristics of the A54SX16P family.

                 0.50

                 0.45

                 0.40
                                                        PCI IOL Maximum

                 0.35

                 0.30

    Current (A)  0.25

                 0.20
                                                 SX PCI IOL

                 0.15

                 0.10

                 0.05                                                                    PCI IOL Minimum

                 0                                                                                 SX PCI IOH

                        1                                    2                 3      4            5           6

                 0.05                                                            PCI IOH Maximum
                              PCI IOH Minimum

                 0.10

                 0.15

                 0.20

                                                                         Voltage Out

Figure 9 3.3V PCI Curve for A54SX16P Family

Equation C:                                                              Equation D:

   IOH = (98.0/VCC) * (VOUT VCC) * (VOUT + 0.4VCC)                               IOL = (256/VCC) * VOUT * (VCC VOUT)
                  for VCC > VOUT > 0.7 VCC                                                 for 0V < VOUT < 0.18 VCC

16                                                                       v3.1
54SX Family FPGAs

Power-Up Sequencing

VCCA  VCCR               VCCI  Power-Up Sequence    Comments

                         A54SX08, A54SX16, A54SX32  No possible damage to device.
                                                    Possible damage to device.
3.3V               5.0V  3.3V  5.0V First
                               3.3V Second          No possible damage to device.
                                                    No possible damage to device.
                               3.3V First           Possible damage to device.
                               5.0V Second          No possible damage to device.
                                                    No possible damage to device.
                               A54SX16P
                                                    Comments
3.3V               3.3V  3.3V  3.3V Only
3.3V               5.0V  3.3V                       No possible damage to device.
                               5.0V First           Possible damage to device.
3.3V               5.0V  5.0V  3.3V Second
                                                    No possible damage to device.
                               3.3V First           Possible damage to device.
                               5.0V Second          No possible damage to device.
                                                    No possible damage to device.
                               5.0V First           No possible damage to device.
                               3.3V Second

                               3.3V First
                               5.0V Second

Power-Down Sequencing

VCCA  VCCR               VCCI  Power-Down Sequence
3.3V  5.0V
3.3V  3.3V               A54SX08, A54SX16, A54SX32
3.3V  5.0V
3.3V  5.0V               3.3V  5.0V First
                               3.3V Second

                               3.3V First
                               5.0V Second

                               A54SX16P

                         3.3V  3.3V Only
                         3.3V
                               5.0V First
                         5.0V  3.3V Second

                               3.3V First
                               5.0V Second

                               5.0V First
                               3.3V Second

                               3.3V First
                               5.0V Second

                               v3.1                                                17
                                                                                                   54SX Family FPGAs

Evaluating Power in 54SX Devices                               dissipation is defined as follows:
A critical element of system reliability is the ability of
electronic devices to safely dissipate the heat generated      PAC = PModule + PRCLKA Net + PRCLKB Net + PHCLK Net +
during operation. The thermal characteristics of a circuit
depend on the device and package used, the operating           POutput Buffer + PInput Buffer                          (3)
temperature, the operating current, and the system's ability
to dissipate heat.                                             PAC = VCCA2 * [(m * CEQM * fm)Module +

You should complete a power evaluation early in the design     (n * CEQI * fn)Input Buffer+ (p * (CEQO + CL) * fp)Output Buffer+
process to help identify potential heat-related problems in
the system and to prevent the system from exceeding the        (0.5 * (q1 * CEQCR * fq1) + (r1 * fq1))RCLKA +
device's maximum allowed junction temperature.
                                                               (0.5 * (q2 * CEQCR * fq2)+ (r2 * fq2))RCLKB +
The actual power dissipated by most applications is
significantly lower than the power the package can             (0.5 * (s1 * CEQHV * fs1) + (CEQHF * fs1))HCLK]         (4)
dissipate. However, a thermal analysis should be performed
for all projects. To perform a power evaluation, follow these  Definition of Terms Used in Formula
steps:
                                                               m      = Number of logic modules switching at fm
Estimate the power consumption of the application.
                                                               n      = Number of input buffers switching at fn
Calculate the maximum power allowed for the device and
   package.                                                    p      = Number of output buffers switching at fp

Compare the estimated power and maximum power                q1     = Number of clock loads on the first routed array
   values.
                                                                      clock

                                                               q2     = Number of clock loads on the second routed

                                                                      array clock

                                                               x      = Number of I/Os at logic low

                                                               y      = Number of I/Os at logic high

                                                               r1     = Fixed capacitance due to first routed array

                                                                      clock

                                                               r2     = Fixed capacitance due to second routed array

Estimating Power Consumption                                          clock

The total power dissipation for the 54SX family is the sum of  s1     = Number of clock loads on the dedicated array
the DC power dissipation and the AC power dissipation. Use
Equation 1 to calculate the estimated power consumption of            clock
your application.
                                                               CEQM   = Equivalent capacitance of logic modules in pF
PTotal = PDC + PAC                                (1)          CEQI   = Equivalent capacitance of input buffers in pF
                                                               CEQO   = Equivalent capacitance of output buffers in pF
DC Power Dissipation                                           CEQCR  = Equivalent capacitance of routed array clock in

                                                                         pF

The power due to standby current is typically a small          CEQHV  = Variable capacitance of dedicated array clock
component of the overall power. The Standby power is           CEQHF  = Fixed capacitance of dedicated array clock
shown below for commercial, worst case conditions (70C).      CL     = Output lead capacitance in pF
                                                               fm     = Average logic module switching rate in MHz
Table 3                                                       fn     = Average input buffer switching rate in MHz
                                                               fp     = Average output buffer switching rate in MHz
ICC                 VCC   Power                                fq1    = Average first routed array clock rate in MHz
4mA                 3.6V  14.4mW                               fq2    = Average second routed array clock rate in MHz
                                                               fs1    = Average dedicated array clock rate in MHz
The DC power dissipation is defined in Equation 2 as
follows:

PDC = (Istandby)*VCCA + (Istandby)*VCCR +                             A54SX08 A54SX16 A54SX16P A54SX32

(Istandby)*VCCI + x*VOL*IOL + y*(VCCI VOH)*VOH  (2)          CEQM (pF) 4.0       4.0             4.0          4.0
                                                                                   3.4             3.4          3.4
AC Power Dissipation                                           CEQI (pF) 3.4       4.7             4.7          4.7
                                                                                   1.6             1.6          1.6
The power dissipation of the 54SX Family is usually            CEQO (pF) 4.7       0.615           0.615        0.615
dominated by the dynamic power dissipation. Dynamic                                96              96           140
power dissipation is a function of frequency, equivalent       CEQCR (pF) 1.6      138             138          171
capacitance and power supply voltage. The AC power                                 138             138          171
                                                               CEQHV 0.615

                                                               CEQHF  60

                                                               r1 (pF) 87

                                                               r2 (pF) 87

18                                                             v3.1
54SX Family FPGAs

Guidelines for Calculating Power                               AC Power Dissipation
Consumption
                                                               PAC = PModule + PRCLKA Net + PRCLKB Net + PHCLK Net +

The following guidelines are meant to represent worst-case     POutput Buffer + PInput Buffer                             (6)
scenarios so that they can be generally used to predict the
upper limits of power dissipation. These guidelines are as     PAC = VCCA2 * [(m * CEQM * fm)Module +
follow:
                                                               (n * CEQI * fn)Input Buffer+ (p * (CEQO + CL) * fp)Output

                                                               Buffer+

Logic Modules (m)      = 20% of modules                        (0.5 * (q1 * CEQCR * fq1) + (r1 * fq1))RCLKA +

Inputs Switching (n)   = # inputs/4                            (0.5 * (q2 * CEQCR * fq2)+ (r2 * fq2))RCLKB +

Outputs Switching (p)  = # output/4                            (0.5 * (s1 * CEQHV * fs1) + (CEQHF * fs1))HCLK]            (7)

First Routed Array Clock Loads (q1) = 20% of register          Step #1: Define Terms Used in Formula
                                                 cells
                                                               VCCA                                            3.3

Second Routed Array Clock Loads (q2) = 20% of register         Module
                                                 cells
                                                               Number of logic modules switching at fm m 264
Load Capacitance (CL)  = 35 pF                                 (Used 50%)

Average Logic Module Switching Rate = f/10                     Average logic modules switching rate            fm 20
                                                               fm (MHz) (Guidelines: f/10)                     CEQM 4.0
(fm)                                                           Module capacitance CEQM (pF)
                                                               Input Buffer
Average Input Switching Rate (fn) = f/5

Average Output Switching Rate (fp) = f/10

Average First Routed Array Clock Rate = f/2                    Number of input buffers switching at fn         n1
                                                                                                               fn 40
(fq1)                                                          Average input switching rate fn (MHz)
                                                               (Guidelines: f/5)
Average Second Routed Array Clock = f/2

Rate (fq2)                                                     Input buffer capacitance CEQI (pF)              CEQI 3.4
                                                               Output Buffer
Average Dedicated Array Clock Rate = f

(fs1)                                                          Number of output buffers switching at fp p 1

Dedicated Clock Array clock loads (s1) = 20% of regular        Average output buffers switching rate           fp 20
                                                 modules       fp(MHz) (Guidelines: f/10)

Sample Power Calculation                                       Output buffers buffer Capacitance CEQO (pF) CEQO 4.7

One of the designs used to characterize the A54SX family       Output Load capacitance CL (pF)                 CL 35
was a 528 bit serial in serial out shift register. The design
utilized 100% of the dedicated flip-flops of an A54SX16P       RCLKA
device. A pattern of 0101... was clocked into the device at
frequencies ranging from 1 MHz to 200 MHz. Shifting in a       Number of Clock loads q1                        q1 528
series of 0101... caused 50% of the flip-flops to toggle from  Capacitance of routed array clock (pF)          CEQCR 1.6
low to high at every clock cycle.                              Average clock rate (MHz)                        fq1 200
                                                               Fixed capacitance (pF)                          r1 138
Follow the steps below to estimate power consumption. The      RCLKB
values provided for the sample calculation below are for the
shift register design above. This method for estimating        Number of Clock loads q2                        q2 0
power consumption is conservative and the actual power         Capacitance of routed array clock (pF)          CEQCR 1.6
consumption of your design may be less than the estimated      Average clock rate (MHz)                        fq2 0
power consumption.                                             Fixed capacitance (pF)                          r2 138
                                                               HCLK
The total power dissipation for the 54SX family is the sum of
the AC power dissipation and the DC power dissipation.         Number of Clock loads                           s1 0
                                                               Variable capacitance of dedicated               CEQHV 0.615
PTotal = PAC (dynamic power) + PDC (static power) (5)          array clock (pF)

                                                               Fixed capacitance of dedicated                  CEQHF 96
                                                               array clock (pF)

                                                               Average clock rate (MHz)                        fs1 0

                                                               v3.1                                                       19
                                                                                      54SX Family FPGAs

Step #2: Calculate Dynamic Power Consumption                           PDC = (Istandby)*VCCA
                                                                       PDC = .55mA*3.3V
VCCA*VCCA                                                    10.89     PDC = 0.001815W
m*fm*CEQM                                                    0.02112
n*fn*CEQI                                                    0.000136  Step #4: Calculate Total Power Consumption
p*fp*(CEQO+CL)                                               0.000794
0.5*(q1*CEQCR*fq1)+(r1*fq1)                                  0.11208   PTotal = PAC + PDC
0.5*(q2*CEQCR*fq2)+(r2*fq2)                                  0         PTotal = 1.461 + 0.001815
0.5 *(s1 * CEQHV * fs1)+(CEQHF*fs1)                          0         PTotal = 1.4628W
PAC = 1.461W
                                                                       Step #5: Compare Estimated Power Consumption against
Step #3: Calculate DC Power Dissipation                                Characterized Power Consumption

DC Power Dissipation                                                   The estimated total power consumption for this design is
                                                                       1.46W. The characterized power consumption for this design
PDC = (Istandby)*VCCA + (Istandby)*VCCR + (Istandby)*VCCI +            at 200 MHz is 1.0164W. Figure 10 shows the characterized
                                                                       power dissipation numbers for the shift register design
X*VOL*IOL + Y*(VCCI VOH)*VOH                                   (8)   using frequencies ranging from 1 MHz to 200 MHz.

For a rough estimate of DC Power Dissipation, only use

PDC = (Istandby)*VCCA. The rest of the formula provides a
very small number that can be considered negligible.

                                            1200

                                            1000

                      Power Dissipation mW  800

                                            600

                                            400

                                            200

                                            0

                                                  0  20  40  60  80 100 120 140 160 180 200

                                                                       Frequency MHz

Figure 10 Power Dissipation

20                                                                     v3.1
54SX Family FPGAs

Junction Temperature (TJ)                                        P = Power calculated from Estimating Power Consumption
The temperature that you select in Designer Series software      section
is the junction temperature, not ambient temperature. This
is an important distinction because the heat generated from      ja = Junction to ambient of package. ja numbers are
dynamic power consumption is usually hotter than the             located in Package Thermal Characteristics section.
ambient temperature. Use the equation below to calculate
junction temperature.                                            Package Thermal Characteristics

            Junction Temperature = T + Ta                        The device junction to case thermal characteristic is jc,
                                                                 and the junction to ambient air characteristic is ja. The
Where:                                                           thermal characteristics for ja are shown with two different
                                                                 air flow rates.
Ta = Ambient Temperature
T = Temperature gradient between junction (silicon) and          The maximum junction temperature is 150C.
ambient
                                                                 A sample calculation of the absolute maximum power
T = ja * P                                                       dissipation allowed for a TQFP 176-pin package at
                                                                 commercial temperature and still air is as follows:

        Maximum Power Allowed = -M-----a---x---.---j-u---n---c---t--i-o---n-----t-e---m-----p---.---(----C----)--------M-----a---x---.---a---m-----b---i-e---n---t---t--e--m-----p---.---(----C-----) = 1---5---0------C----------7---0-----C--- = 2.86W
                                                     ja (C/W)          28C/W

Package Type                                         Pin Count     jc      ja           ja                                                                                                                                                                      Units
                                                                        Still Air  300 ft/min
Plastic Leaded Chip Carrier (PLCC)                           84    12                                                                                                                                                                                           C/W
                                                                           32           22                                                                                                                                                                      C/W
Thin Quad Flat Pack (TQFP)                                   144   11      32           24                                                                                                                                                                      C/W
                                                                           28           21                                                                                                                                                                      C/W
Thin Quad Flat Pack (TQFP)                                   176   11      38           32                                                                                                                                                                      C/W
                                                                           30           23                                                                                                                                                                      C/W
Very Thin Quad Flatpack (VQFP)                               100   10      20           17                                                                                                                                                                      C/W
                                                                           20          14.5                                                                                                                                                                     C/W
Plastic Quad Flat Pack (PQFP) without Heat Spreader          208   8       23           17                                                                                                                                                                      C/W
                                                                           18          13.5                                                                                                                                                                     C/W
Plastic Quad Flat Pack (PQFP) with Heat Spreader             208   3.8    38.8         26.7

Plastic Ball Grid Array (PBGA)                               272   3

Plastic Ball Grid Array (PBGA)                               313   3

Plastic Ball Grid Array (PBGA)                               329   3

Fine Pitch Ball Grid Array (FBGA)                            144   3.8

Note:
          SX08 does not have a heat spreader.

                                                             v3.1                                                                                                                                                                                                      21
                                                                                        54SX Family FPGAs

54SX Timing Model*

            Input Delays                Internal Delays                 Predicted                Output Delays
                                                                         Routing        I/O Module
                                                        Combinatorial     Delays
                                                              Cell                                tDHL = 1.6 ns
        I/O Module                                                                                  I/O Module
                     tINY = 1.5 ns  tIRD2 = 0.6 ns                                                   tDHL = 1.6 ns

                                                  tPD =0.6 ns            tRD1 = 0.3 ns
                                                                         tRD4 = 1.0 ns
                                    Register                             tRD8 = 1.9 ns
                                       Cell
                                                                        Register
                                                                           Cell

                                    DQ  tRD1 = 0.3 ns                   DQ             tRD1 = 0.3 ns
                                                                                                             tENZH = 2.3 ns

            tSUD = 0.5 ns
             tHD = 0.0 ns

Routed                                         tRCO = 0.8 ns            tRCO = 0.8 ns
Clock  tRCKH = 1.5 ns (100% Load)

        FMAX = 250 MHz

Hard-Wired

Clock       tHCKH = 1.0 ns

        FHMAX = 320 MHz

  *Values shown for A54SX08-3, worst-case commercial conditions.  Routed Clock

Hard-Wired Clock                                                  External Set-Up = tINY + tIRD1 + tSUD tRCKH
                                                                                      = 1.5 + 0.3 + 0.5 1.5 = 0.8 ns
External Set-Up = tINY + tIRD1 + tSUD tHCKH
                      = 1.5 + 0.3 + 0.5 1.0 = 1.3 ns            Clock-to-Out (Pin-to-Pin)
                                                                                      = tRCKH + tRCO + tRD1 + tDHL
Clock-to-Out (Pin-to-Pin)                                                             = 1.52+ 0.8 + 0.3 + 1.6 = 4.2 ns
                      = tHCKH + tRCO + tRD1 + tDHL
                      = 1.0 + 0.8 + 0.3 + 1.6 = 3.7 ns

22                                                                v3.1
54SX Family FPGAs

Output Buffer Delays

                                                            E        PAD To AC test loads (shown below)
                                              D

                                                   TRIBUFF

         VCC                                       VCC                                           VCC
     50% 50%                                                                                 50% 50%
In                       GND             En 50% 50%                  GND        En                            GND
             VOH           1.5V                                       10%                            VOH        90%
Out                                             VCC                             Out
VOL          1.5V                                                               GND                  1.5V
                                         Out           1.5V

                                                       VOL

     tDLH                tDHL                   tENZL                tENLZ                   tENZH         tENHZ

AC Test Loads

              Load 1                               Load 2                                          Load 3
      (Used to measure           (Used to measure enable delays)                (Used to measure disable delays)
     propagation delay)
                                              VCC      GND                                   VCC         GND
To the output
under test

                         35 pF                         R to VCC for tPZL                                 R to VCC for tPLZ
                                                       R to GND for tPZH                                 R to GND for tPHZ
                                 To the output         R = 1 k                  To the output            R = 1 k
                                 under test                                     under test
                                                         35 pF                                             5 pF

Input Buffer Delays                                            C-Cell Delays

           PAD           INBUF        Y                                                      S
                                                                                             AY
                                                                                             B

     In              3V               0V                             S, A or B     VCC         GND
                                         50%                                                      50%
     Out        1.5V 1.5V                                                Out    50% 50%
     GND                 VCC                                             GND            VCC
                         50%                                             Out
                                                                                        50%

                tINY            tINY                                            tPD          tPD            VCC
                                                                                                         50%
                                                                                   50%       GND
                                                                                  tPD          tPD

                                                               v3.1                                                  23
                                                                                          54SX Family FPGAs

Register Cell Timing Characteristics

Flip-Flops

                             D PRESET                                    Q

                             CLK                               CLR

                             (Positive edge triggered)
                                      tHD

              D  tSUD        tHPWH,                                                       tHP
          CLK                tRPWH                                                               tPRESET
                                                                     tHPWL,
              Q                              tRCO                    tRPWL
          CLR
    PRESET                                                                  tCLR

                                                                            tWASYN

Timing Characteristics                                         Long Tracks

Timing characteristics for 54SX devices fall into three        Some nets in the design use long tracks. Long tracks are
categories: family-dependent, device-dependent, and            special routing resources that span multiple rows, columns,
design-dependent. The input and output buffer                  or modules. Long tracks employ three and sometimes five
characteristics are common to all 54SX family members.         antifuse connections. This increases capacitance and
Internal routing delays are device dependent. Design           resistance, resulting in longer net delays for macros
dependency means actual delays are not determined until        connected to long tracks. Typically up to 6% of nets in a fully
after placement and routing of the user's design is complete.  utilized device require long tracks. Long tracks contribute
Delay values may then be determined by using the               approximately 4 ns to 8.4 ns delay. This additional delay is
DirectTime Analyzer utility or performing simulation with      represented statistically in higher fanout (FO=24) routing
post-layout delays.                                            delays in the data sheet specifications section.

Critical Nets and Typical Nets                                 Timing Derating

Propagation delays are expressed only for typical nets,        54SX devices are manufactured in a CMOS process.
which are used for initial design performance evaluation.      Therefore, device performance varies according to
Critical net delays can then be applied to the most            temperature, voltage, and process variations. Minimum
time-critical paths. Critical nets are determined by net       timing parameters reflect maximum operating voltage,
property assignment prior to placement and routing. Up to      minimum operating temperature, and best-case processing.
6% of the nets in a design may be designated as critical,      Maximum timing parameters reflect minimum operating
while 90% of the nets in a design are typical.                 voltage, maximum operating temperature, and worst-case
                                                               processing.

Temperature and Voltage Derating Factors

(Normalized to Worst-Case Commercial, TJ = 70C, VCCA = 3.0V)

                                  Junction Temperature (TJ)

    VCCA         55   40   0                                       25             70    85              125
     3.0
     3.3         0.75  0.78  0.87                                    0.89           1.00  1.04            1.16
     3.6
                 0.70  0.73  0.82                                    0.83           0.93  0.97            1.08

                 0.66  0.69  0.77                                    0.78           0.87  0.92            1.02

24                                                             v3.1
54SX Family FPGAs

A54SX08 Timing Characteristics

(Worst-Case Commercial Conditions, VCCR= 4.75V, VCCA,VCCI = 3.0V, TJ = 70C)
                                                                          `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Units
C-Cell Propagation Delays1

tPD      Internal Array Module                  0.6        0.7       0.8       0.9                                      ns

Predicted Routing Delays2

tDC      FO=1 Routing Delay, Direct             0.1        0.1       0.1       0.1                                      ns
         Connect

tFC      FO=1 Routing Delay, Fast Connect       0.3        0.4       0.4       0.5                                      ns

tRD1     FO=1 Routing Delay                     0.3        0.4       0.4       0.5                                      ns

tRD2     FO=2 Routing Delay                     0.6        0.7       0.8       0.9                                      ns

tRD3     FO=3 Routing Delay                     0.8        0.9       1.0       1.2                                      ns

tRD4     FO=4 Routing Delay                     1.0        1.2       1.4       1.6                                      ns

tRD8     FO=8 Routing Delay                     1.9        2.2       2.5       2.9                                      ns

tRD12    FO=12 Routing Delay                    2.8        3.2       3.7       4.3                                      ns

R-Cell Timing

tRCO     Sequential Clock-to-Q                  0.8        1.1       1.2       1.4                                      ns

tCLR     Asynchronous Clear-to-Q                0.5        0.6       0.7       0.8                                      ns

tPRESET  Asynchronous Preset-to-Q               0.7        0.8       0.9       1.0                                      ns

tSUD     Flip-Flop Data Input Set-Up       0.5        0.5       0.7       0.8                                           ns

tHD      Flip-Flop Data Input Hold         0.0        0.0       0.0       0.0                                           ns

tWASYN   Asynchronous Pulse Width          1.4        1.6       1.8       2.1                                           ns

Input Module Propagation Delays

tINYH    Input Data Pad-to-Y HIGH               1.5        1.7       1.9       2.2 ns

tINYL    Input Data Pad-to-Y LOW                1.5        1.7       1.9       2.2                                      ns

Input Module Predicted Routing Delays2

tIRD1    FO=1 Routing Delay                     0.3        0.4       0.4       0.5                                      ns

tIRD2    FO=2 Routing Delay                     0.6        0.7       0.8       0.9                                      ns

tIRD3    FO=3 Routing Delay                     0.8        0.9       1.0       1.2                                      ns

tIRD4    FO=4 Routing Delay                     1.0        1.2       1.4       1.6                                      ns

tIRD8    FO=8 Routing Delay                     1.9        2.2       2.5       2.9                                      ns

tIRD12   FO=12 Routing Delay                    2.8        3.2       3.7       4.3                                      ns

Notes:

1. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD , whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device

      performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
      based on actual routing delay measurements performed on the device prior to shipment.

                                                v3.1                                                                        25
                                                                                                          54SX Family FPGAs

A54SX08 Timing Characteristics (continued)

(Worst-Case Commercial Conditions)

                                            `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                       Min. Max. Min. Max. Min. Max. Min. Max. Units

Dedicated (Hard-Wired) Array Clock Network

tHCKH   Input LOW to HIGH                        1.0        1.1                                      1.3       1.5 ns
           (Pad to R-Cell Input)

tHCKL   Input HIGH to LOW                        1.0        1.2                                      1.4       1.6 ns
           (Pad to R-Cell Input)

tHPWH   Minimum Pulse Width HIGH            1.4        1.6       1.8                                      2.1       ns
tHPWL   Minimum Pulse Width LOW
tHCKSW  Maximum Skew                        1.4        1.6       1.8                                      2.1       ns
tHP     Minimum Period
fHMAX   Maximum Frequency                        0.1        0.2                                      0.2       0.2 ns

                                            2.7        3.1       3.6                                      4.2       ns

                                                 350        320                                      280       240 MHz

Routed Array Clock Networks

tRCKH   Input LOW to HIGH (Light Load)           1.3        1.5                                      1.7       2.0 ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (Light Load)           1.4        1.6                                      1.8       2.1 ns
        (Pad to R-Cell Input)

tRCKH   Input LOW to HIGH (50% Load)             1.4        1.7                                      1.9       2.2 ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (50% Load)             1.5        1.7                                      2.0       2.3 ns
        (Pad to R-Cell Input)

tRCKH   Input LOW to HIGH (100% Load)            1.5        1.7                                      1.9       2.2 ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (100% Load)            1.5        1.8                                      2.0       2.3 ns
        (Pad to R-Cell Input)

tRPWH   Min. Pulse Width HIGH               2.1        2.4       2.7                                      3.2       ns

tRPWL   Min. Pulse Width LOW                2.1        2.4       2.7                                      3.2       ns

tRCKSW  Maximum Skew (Light Load)                0.1        0.2                                      0.2       0.2 ns

tRCKSW  Maximum Skew (50% Load)                  0.3        0.3                                      0.4       0.4 ns

tRCKSW  Maximum Skew (100% Load)                 0.3        0.3                                      0.4       0.4 ns

TTL Output Module Timing1

tDLH    Data-to-Pad LOW to HIGH                  1.6        1.9                                      2.1       2.5  ns

tDHL    Data-to-Pad HIGH to LOW                  1.6        1.9                                      2.1       2.5 ns

tENZL   Enable-to-Pad, Z to L                    2.1        2.4                                      2.8       3.2  ns

tENZH   Enable-to-Pad, Z to H                    2.3        2.7                                      3.1       3.6  ns

tENLZ   Enable-to-Pad, L to Z                    1.4        1.7                                      1.9       2.2 ns

tENHZ   Enable-to-Pad, H to Z                    1.3        1.5                                      1.7       2.0 ns

Note:

1. Delays based on 35 pF loading, except tENZL and tENZH . For tENZL and tENZH the loading is 5 pF.

26                                               v3.1
54SX Family FPGAs

A54SX16 Timing Characteristics

(Worst-Case Commercial Conditions, VCCR= 4.75V, VCCA,VCCI = 3.0V, TJ = 70C)
                                                                          `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Units
C-Cell Propagation Delays1

tPD      Internal Array Module                  0.6        0.7       0.8       0.9                                      ns

Predicted Routing Delays2

tDC      FO=1 Routing Delay, Direct             0.1        0.1       0.1       0.1                                      ns
         Connect

tFC      FO=1 Routing Delay, Fast Connect       0.3        0.4       0.4       0.5                                      ns

tRD1     FO=1 Routing Delay                     0.3        0.4       0.4       0.5                                      ns

tRD2     FO=2 Routing Delay                     0.6        0.7       0.8       0.9                                      ns

tRD3     FO=3 Routing Delay                     0.8        0.9       1.0       1.2                                      ns

tRD4     FO=4 Routing Delay                     1.0        1.2       1.4       1.6                                      ns

tRD8     FO=8 Routing Delay                     1.9        2.2       2.5       2.9                                      ns

tRD12    FO=12 Routing Delay                    2.8        3.2       3.7       4.3                                      ns

R-Cell Timing

tRCO     Sequential Clock-to-Q                  0.8        1.1       1.2       1.4                                      ns

tCLR     Asynchronous Clear-to-Q                0.5        0.6       0.7       0.8                                      ns

tPRESET  Asynchronous Preset-to-Q               0.7        0.8       0.9       1.0                                      ns

tSUD     Flip-Flop Data Input Set-Up       0.5        0.5       0.7       0.8                                           ns

tHD      Flip-Flop Data Input Hold         0.0        0.0       0.0       0.0                                           ns

tWASYN   Asynchronous Pulse Width          1.4        1.6       1.8       2.1                                           ns

Input Module Propagation Delays

tINYH    Input Data Pad-to-Y HIGH               1.5        1.7       1.9       2.2                                      ns

tINYL    Input Data Pad-to-Y LOW                1.5        1.7       1.9       2.2                                      ns

Predicted Input Routing Delays2

tIRD1    FO=1 Routing Delay                     0.3        0.4       0.4       0.5                                      ns

tIRD2    FO=2 Routing Delay                     0.6        0.7       0.8       0.9                                      ns

tIRD3    FO=3 Routing Delay                     0.8        0.9       1.0       1.2                                      ns

tIRD4    FO=4 Routing Delay                     1.0        1.2       1.4       1.6                                      ns

tIRD8    FO=8 Routing Delay                     1.9        2.2       2.5       2.9                                      ns

tIRD12   FO=12 Routing Delay                    2.8        3.2       3.7       4.3                                      ns

Notes:

1. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD , whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device

      performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
      based on actual routing delay measurements performed on the device prior to shipment.

                                                v3.1                                                                        27
                                                                                                          54SX Family FPGAs

A54SX16 Timing Characteristics (continued)

(Worst-Case Commercial Conditions)

                                            `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                       Min. Max. Min. Max. Min. Max. Min. Max. Units

Dedicated (Hard-Wired) Array Clock Network

tHCKH   Input LOW to HIGH                        1.2        1.4                                      1.5       1.8 ns
           (Pad to R-Cell Input)

tHCKL   Input HIGH to LOW                        1.2        1.4                                      1.6       1.9 ns
           (Pad to R-Cell Input)

tHPWH   Minimum Pulse Width HIGH            1.4        1.6       1.8                                      2.1       ns
tHPWL   Minimum Pulse Width LOW
tHCKSW  Maximum Skew                        1.4        1.6       1.8                                      2.1       ns
tHP     Minimum Period
fHMAX   Maximum Frequency                        0.2        0.2                                      0.3       0.3 ns

                                            2.7        3.1       3.6                                      4.2       ns

                                                 350        320                                      280       240 MHz

Routed Array Clock Networks

tRCKH   Input LOW to HIGH (Light Load)           1.6        1.8                                      2.1       2.5 ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (Light Load)           1.8        2.0                                      2.3       2.7 ns
        (Pad to R-Cell Input)

tRCKH   Input LOW to HIGH (50% Load)             1.8        2.1                                      2.5       2.8 ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (50% Load)             2.0        2.2                                      2.5       3.0 ns
        (Pad to R-Cell Input)

tRCKH   Input LOW to HIGH (100% Load)            1.8        2.1                                      2.4       2.8 ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (100% Load)            2.0        2.2                                      2.5       3.0 ns
        (Pad to R-Cell Input)

tRPWH   Min. Pulse Width HIGH               2.1        2.4       2.7                                      3.2       ns

tRPWL   Min. Pulse Width LOW                2.1        2.4       2.7                                      3.2       ns

tRCKSW  Maximum Skew (Light Load)                0.5        0.5                                      0.5       0.7 ns

tRCKSW  Maximum Skew (50% Load)                  0.5        0.6                                      0.7       0.8 ns

tRCKSW  Maximum Skew (100% Load)                 0.5        0.6                                      0.7       0.8 ns

TTL Output ModuleTiming1

tDLH    Data-to-Pad LOW to HIGH                  1.6        1.9                                      2.1       2.5  ns

tDHL    Data-to-Pad HIGH to LOW                  1.6        1.9                                      2.1       2.5 ns

tENZL   Enable-to-Pad, Z to L                    2.1        2.4                                      2.8       3.2  ns

tENZH   Enable-to-Pad, Z to H                    2.3        2.7                                      3.1       3.6  ns

tENLZ   Enable-to-Pad, L to Z                    1.4        1.7                                      1.9       2.2 ns

tENHZ   Enable-to-Pad, H to Z                    1.3        1.5                                      1.7       2.0 ns

Note:

1. Delays based on 35 pF loading, except tENZL and tENZH . For tENZL and tENZH the loading is 5 pF.

28                                               v3.1
54SX Family FPGAs

A54SX16P Timing Characteristics

(Worst-Case Commercial Conditions, VCCR= 4.75V, VCCA,VCCI = 3.0V, TJ = 70C)
                                                                          `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Units
C-Cell Propagation Delays1

tPD      Internal Array Module                  0.6        0.7       0.8       0.9                                      ns

Predicted Routing Delays2

tDC      FO=1 Routing Delay, Direct             0.1        0.1       0.1       0.1                                      ns
         Connect

tFC      FO=1 Routing Delay, Fast Connect       0.3        0.4       0.4       0.5                                      ns

tRD1     FO=1 Routing Delay                     0.3        0.4       0.4       0.5                                      ns

tRD2     FO=2 Routing Delay                     0.6        0.7       0.8       0.9                                      ns

tRD3     FO=3 Routing Delay                     0.8        0.9       1.0       1.2                                      ns

tRD4     FO=4 Routing Delay                     1.0        1.2       1.4       1.6                                      ns

tRD8     FO=8 Routing Delay                     1.9        2.2       2.5       2.9                                      ns

tRD12    FO=12 Routing Delay                    2.8        3.2       3.7       4.3                                      ns

R-Cell Timing

tRCO     Sequential Clock-to-Q                  0.9        1.1       1.3       1.4                                      ns

tCLR     Asynchronous Clear-to-Q                0.5        0.6       0.7       0.8                                      ns

tPRESET  Asynchronous Preset-to-Q               0.7        0.8       0.9       1.0                                      ns

tSUD     Flip-Flop Data Input Set-Up       0.5        0.5       0.7       0.8                                           ns

tHD      Flip-Flop Data Input Hold         0.0        0.0       0.0       0.0                                           ns

tWASYN   Asynchronous Pulse Width          1.4        1.6       1.8       2.1                                           ns

Input Module Propagation Delays

tINYH    Input Data Pad-to-Y HIGH               1.5        1.7       1.9       2.2                                      ns

tINYL    Input Data Pad-to-Y LOW                1.5        1.7       1.9       2.2                                      ns

Predicted Input Routing Delays2

tIRD1    FO=1 Routing Delay                     0.3        0.4       0.4       0.5                                      ns

tIRD2    FO=2 Routing Delay                     0.6        0.7       0.8       0.9                                      ns

tIRD3    FO=3 Routing Delay                     0.8        0.9       1.0       1.2                                      ns

tIRD4    FO=4 Routing Delay                     1.0        1.2       1.4       1.6                                      ns

tIRD8    FO=8 Routing Delay                     1.9        2.2       2.5       2.9                                      ns

tIRD12   FO=12 Routing Delay                    2.8        3.2       3.7       4.3                                      ns

Notes:

1. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD , whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device

      performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
      based on actual routing delay measurements performed on the device prior to shipment.

                                                v3.1                                                                        29
                                                                           54SX Family FPGAs

A54SX16P Timing Characteristics (continued)

(Worst-Case Commercial Conditions, VCCR= 4.75V, VCCA,VCCI = 3.0V, TJ = 70C)

                                            `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                       Min. Max. Min. Max. Min. Max. Min. Max.       Units

Dedicated (Hard-Wired) Array Clock Network                                                  ns

tHCKH   Input LOW to HIGH                        1.2        1.4       1.5       1.8         ns
           (Pad to R-Cell Input)                                                            ns
                                                                                            ns
tHCKL   Input HIGH to LOW                        1.2        1.4       1.6       1.9         ns
           (Pad to R-Cell Input)                                                            ns
                                                                                          MHz
tHPWH   Minimum Pulse Width HIGH            1.4        1.6       1.8       2.1
tHPWL   Minimum Pulse Width LOW                                                             ns
tHCKSW  Maximum Skew                        1.4        1.6       1.8       2.1
tHP     Minimum Period                                                                      ns
fHMAX   Maximum Frequency                        0.2        0.2       0.3       0.3
                                                                                            ns
                                            2.7        3.1       3.6       4.2
                                                                                            ns
                                                 350        320       280       240
                                                                                            ns
Routed Array Clock Networks
                                                                                            ns
tRCKH   Input LOW to HIGH (Light Load)           1.6        1.8       2.1       2.5         ns
        (Pad to R-Cell Input)                                                               ns
                                                                                            ns
tRCKL   Input HIGH to LOW (Light Load)           1.8        2.0       2.3       2.7         ns
        (Pad to R-Cell Input)                                                               ns

tRCKH   Input LOW to HIGH (50% Load)             1.8        2.1       2.5       2.8         ns
        (Pad to R-Cell Input)                                                               ns
                                                                                            ns
tRCKL   Input HIGH to LOW (50% Load)             2.0        2.2       2.5       3.0         ns
        (Pad to R-Cell Input)                                                               ns
                                                                                            ns
tRCKH   Input LOW to HIGH (100% Load)            1.8        2.1       2.4       2.8
        (Pad to R-Cell Input)                                                               ns
                                                                                            ns
tRCKL   Input HIGH to LOW (100% Load)            2.0        2.2       2.5       3.0         ns
        (Pad to R-Cell Input)                                                               ns
                                                                                            ns
tRPWH   Min. Pulse Width HIGH               2.1        2.4       2.7       3.2              ns
tRPWL   Min. Pulse Width LOW
tRCKSW  Maximum Skew (Light Load)           2.1        2.4       2.7       3.2
tRCKSW  Maximum Skew (50% Load)
tRCKSW  Maximum Skew (100% Load)                 0.5        0.5       0.5       0.7

                                                 0.5        0.6       0.7       0.8

                                                 0.5        0.6       0.7       0.8

TTL Output Module Timing

tDLH    Data-to-Pad LOW to HIGH                  2.4        2.8       3.1       3.7

tDHL    Data-to-Pad HIGH to LOW                  2.3        2.9       3.2       3.8

tENZL   Enable-to-Pad, Z to L                    3.0        3.4       3.9       4.6

tENZH   Enable-to-Pad, Z to H                    3.3        3.8       4.3       5.0

tENLZ   Enable-to-Pad, L to Z                    2.3        2.7       3.0       3.5

tENHZ   Enable-to-Pad, H to Z                    2.8        3.2       3.7       4.3

TTL/PCI Output Module Timing

tDLH    Data-to-Pad LOW to HIGH                  1.5        1.7       2.0       2.3
tDHL    Data-to-Pad HIGH to LOW
tENZL   Enable-to-Pad, Z to L                    1.9        2.2       2.4       2.9
tENZH   Enable-to-Pad, Z to H
tENLZ   Enable-to-Pad, L to Z                    2.3        2.6       3.0       3.5
tENHZ   Enable-to-Pad, H to Z
                                                 1.5        1.7       1.9       2.3

                                                 2.7        3.1       3.5       4.1

                                                 2.9        3.3       3.7       4.4

30                                               v3.1
54SX Family FPGAs

A54SX16P Timing Characteristics (continued)

(Worst-Case Commercial Conditions VCCR = 3.0V, VCCA, VCCI = 3.0V, TJ = 70C)
                                                                          `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description              Min. Max. Min. Max. Min. Max. Min. Max. Units
PCI Output Module Timing1

tDLH   Data-to-Pad LOW to HIGH     1.8       2.0  2.3  2.7                                                              ns

tDHL   Data-to-Pad HIGH to LOW     1.7       2.0  2.2  2.6                                                              ns

tENZL  Enable-to-Pad, Z to L       0.8       1.0  1.1  1.3                                                              ns

tENZH  Enable-to-Pad, Z to H       1.2       1.2  1.5  1.8                                                              ns

tENLZ  Enable-to-Pad, L to Z       1.0       1.1  1.3  1.5                                                              ns

tENHZ  Enable-to-Pad, H to Z       1.1       1.3  1.5  1.7                                                              ns

TTL Output Module Timing

tDLH   Data-to-Pad LOW to HIGH     2.1       2.5  2.8  3.3                                                              ns

tDHL   Data-to-Pad HIGH to LOW     2.0       2.3  2.6  3.1                                                              ns

tENZL  Enable-to-Pad, Z to L       2.5       2.9  3.2  3.8                                                              ns

tENZH  Enable-to-Pad, Z to H       3.0       3.5  3.9  4.6                                                              ns

tENLZ  Enable-to-Pad, L to Z       2.3       2.7  3.1  3.6                                                              ns

tENHZ  Enable-to-Pad, H to Z       2.9       3.3  3.7  4.4                                                              ns

Note:

1. Delays based on 10 pF loading.

                                   v3.1                                                                                     31
                                                                            54SX Family FPGAs

A54SX32 Timing Characteristics

(Worst-Case Commercial Conditions, VCCR= 4.75V, VCCA,VCCI = 3.0V, TJ = 70C)
                                                                           `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                        Min. Max. Min. Max. Min. Max. Min. Max. Units
C-Cell Propagation Delays1

tPD      Internal Array Module                    0.6        0.7       0.8       0.9 ns

Predicted Routing Delays2

tDC      FO=1 Routing Delay, Direct Connect       0.1        0.1       0.1       0.1 ns

tFC      FO=1 Routing Delay, Fast Connect         0.3        0.4       0.4       0.5 ns

tRD1     FO=1 Routing Delay                       0.3        0.4       0.4       0.5 ns

tRD2     FO=2 Routing Delay                       0.7        0.8       0.9       1.0 ns

tRD3     FO=3 Routing Delay                       1.0        1.2       1.4       1.6 ns

tRD4     FO=4 Routing Delay                       1.4        1.6       1.8       2.1 ns

tRD8     FO=8 Routing Delay                       2.7        3.1       3.5       4.1 ns

tRD12    FO=12 Routing Delay                      4.0        4.7       5.3       6.2 ns

R-Cell Timing

tRCO     Sequential Clock-to-Q                    0.8        1.1       1.3       1.4 ns

tCLR     Asynchronous Clear-to-Q                  0.5        0.6       0.7       0.8 ns

tPRESET  Asynchronous Preset-to-Q                 0.7        0.8       0.9       1.0 ns

tSUD     Flip-Flop Data Input Set-Up         0.5        0.6       0.7       0.8                                          ns

tHD      Flip-Flop Data Input Hold           0.0        0.0       0.0       0.0                                          ns

tWASYN   Asynchronous Pulse Width            1.4        1.6       1.8       2.1                                          ns

Input Module Propagation Delays

tINYH    Input Data Pad-to-Y HIGH                 1.5        1.7       1.9       2.2 ns

tINYL    Input Data Pad-to-Y LOW                  1.5        1.7       1.9       2.2 ns

Predicted Input Routing Delays2

tIRD1    FO=1 Routing Delay                       0.3        0.4       0.4       0.5 ns

tIRD2    FO=2 Routing Delay                       0.7        0.8       0.9       1.0 ns

tIRD3    FO=3 Routing Delay                       1.0        1.2       1.4       1.6 ns

tIRD4    FO=4 Routing Delay                       1.4        1.6       1.8       2.1 ns

tIRD8    FO=8 Routing Delay                       2.7        3.1       3.5       4.1 ns

tIRD12   FO=12 Routing Delay                      4.0        4.7       5.3       6.2 ns

Notes:

1. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD , whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device

      performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
      based on actual routing delay measurements performed on the device prior to shipment.

32                                                v3.1
54SX Family FPGAs

A54SX32 Timing Characteristics (continued)

(Worst-Case Commercial Conditions)

                                            `3' Speed `2' Speed `1' Speed `Std' Speed

Parameter Description                       Min. Max. Min. Max. Min. Max. Min. Max. Units

Dedicated (Hard-Wired) Array Clock Network

tHCKH   Input LOW to HIGH                        1.9        2.1                                         2.4       2.8  ns
           (Pad to R-Cell Input)

tHCKL   Input HIGH to LOW                        1.9        2.1                                         2.4       2.8  ns
           (Pad to R-Cell Input)

tHPWH   Minimum Pulse Width HIGH            1.4        1.6                                         1.8       2.1       ns
tHPWL   Minimum Pulse Width LOW
tHCKSW  Maximum Skew                        1.4        1.6                                         1.8       2.1       ns
tHP     Minimum Period
fHMAX   Maximum Frequency                        0.3        0.4                                         0.4       0.5  ns

                                            2.7        3.1                                         3.6       4.2       ns

                                                 350        320                                         280       240 MHz

Routed Array Clock Networks

tRCKH   Input LOW to HIGH (Light Load)           2.4        2.7                                         3.0       3.5  ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (Light Load)           2.4        2.7                                         3.1       3.6  ns
        (Pad to R-Cell Input)

tRCKH   Input LOW to HIGH (50% Load)             2.7        3.0                                         3.5       4.1  ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (50% Load)             2.7        3.1                                         3.6       4.2  ns
        (Pad to R-Cell Input)

tRCKH   Input LOW to HIGH (100% Load)            2.7        3.1                                         3.5       4.1  ns
        (Pad to R-Cell Input)

tRCKL   Input HIGH to LOW (100% Load)            2.8        3.2                                         3.6       4.3  ns
        (Pad to R-Cell Input)

tRPWH   Min. Pulse Width HIGH               2.1        2.4                                         2.7       3.2       ns

tRPWL   Min. Pulse Width LOW                2.1        2.4                                         2.7       3.2       ns

tRCKSW  Maximum Skew (Light Load)                0.85       0.98                                        1.1       1.3  ns

tRCKSW  Maximum Skew (50% Load)                  1.23       1.4                                         1.6       1.9  ns

tRCKSW  Maximum Skew (100% Load)                 1.30       1.5                                         1.7       2.0  ns

TTL Output Module Timing1

tDLH    Data-to-Pad LOW to HIGH                  1.6        1.9                                         2.1       2.5  ns

tDHL    Data-to-Pad HIGH to LOW                  1.6        1.9                                         2.1       2.5  ns

tENZL   Enable-to-Pad, Z to L                    2.1        2.4                                         2.8       3.2  ns

tENZH   Enable-to-Pad, Z to H                    2.3        2.7                                         3.1       3.6  ns

tENLZ   Enable-to-Pad, L to Z                    1.4        1.7                                         1.9       2.2  ns

tENHZ   Enable-to-Pad, H to Z                    1.3        1.5                                         1.7       2.0  ns

Note:

1. Delays based on 35pF loading, except tENZL and tENZH . For tENZL and tENZH the loading is 5pF.

                                                 v3.1                                                                      33
                                                                                                  54SX Family FPGAs

Pin Description

CLKA/B    Clock A and B                                         TCK            Test Clock

These pins are 3.3V/5.0V PCI/TTL clock inputs for clock         Test clock input for diagnostic probe and device

distribution networks. The clock input is buffered prior to     programming. In flexible mode, TCK becomes active when

clocking the R-cells. If not used, this pin must be set LOW or  the TMS pin is set LOW (refer to Table 2 on page 8). This pin

HIGH on the board. It must not be left floating. (For           functions as an I/O when the boundary scan state machine

A54SX72A, these clocks can be configured as bidirectional.)     reaches the "logic reset" state.

GND       Ground                                                TDI            Test Data Input

LOW supply voltage.                                             Serial input for boundary scan testing and diagnostic probe.

HCLK      Dedicated (Hard-wired)                                In flexible mode, TDI is active when the TMS pin is set LOW

          Array Clock                                           (refer to Table 2 on page 8). This pin functions as an I/O

This pin is the 3.3V/5.0V PCI/TTL clock input for sequential    when the boundary scan state machine reaches the "logic

modules. This input is directly wired to each R-cell and        reset" state.

offers clock speeds independent of the number of R-cells        TDO            Test Data Output

being driven. If not used, this pin must be set LOW or HIGH     Serial output for boundary scan testing. In flexible mode,

on the board. It must not be left floating.                     TDO is active when the TMS pin is set LOW (refer to Table 2

I/O       Input/Output                                          on page 8). This pin functions as an I/O when the boundary

The I/O pin functions as an input, output, tristate, or         scan state machine reaches the "logic reset" state.

bidirectional buffer. Based on certain configurations, input    TMS            Test Mode Select

and output levels are compatible with standard TTL, LVTTL,      The TMS pin controls the use of the IEEE 1149.1 Boundary

3.3V PCI or 5.0V PCI specifications. Unused I/O pins are        Scan pins (TCK, TDI, TDO). In flexible mode when the TMS

automatically tristated by the Designer Series software.        pin is set LOW, the TCK, TDI, and TDO pins are boundary

NC        No Connection                                         scan pins (refer to Table 2 on page 8). Once the boundary

This pin is not connected to circuitry within the device.       scan pins are in test mode, they will remain in that mode

                                                                until the internal boundary scan state machine reaches the

PRA, I/O  Probe A                                               "logic reset" state. At this point, the boundary scan pins will

The Probe A pin is used to output data from any                 be released and will function as regular I/O pins. The "logic

user-defined design node within the device. This                reset" state is reached 5 TCK cycles after the TMS pin is set

independent diagnostic pin can be used in conjunction with      HIGH. In dedicated test mode, TMS functions as specified in

the Probe B pin to allow real-time diagnostic output of any     the IEEE 1149.1 specifications.

signal path within the device. The Probe A pin can be used      VCCI           Supply Voltage

as a user-defined I/O when verification has been completed.     Supply voltage for I/Os. See Table 1 on page 8.

The pin's probe capabilities can be permanently disabled to

protect programmed design confidentiality.                      VCCA           Supply Voltage

PRB, I/O  Probe B                                               Supply voltage for Array. See Table 1 on page 8.

The Probe B pin is used to output data from any node within     VCCR           Supply Voltage

the device. This diagnostic pin can be used in conjunction      Supply voltage for input tolerance (required for internal

with the Probe A pin to allow real-time diagnostic output of    biasing) See Table 1 on page 8.

any signal path within the device. The Probe B pin can be

used as a user-defined I/O when verification has been

completed. The pin's probe capabilities can be permanently

disabled to protect programmed design confidentiality.

34                                                              v3.1
54SX Family FPGAs

Package Pin Assignments

84-Pin PLCC (Top View)

                         1 84

                         84-Pin
                         PLCC

                         v3.1    35
84-Pin PLCC Package   A54SX08             Pin  54SX Family FPGAs
                      Function         Number
                 Pin                                 A54SX08
              Number    VCCR               43        Function
                         GND               44
                   1    VCCA               45           VCCR
                   2  PRA, I/O             46            I/O
                   3      I/O              47
                   4      I/O              48          HCLK
                   5     VCCI              49            I/O
                   6      I/O              50            I/O
                   7      I/O              51            I/O
                   8      I/O              52            I/O
                   9  TCK, I/O             53            I/O
                  10   TDI, I/O            54            I/O
                  11      I/O              55
                  12      I/O              56        TDO, I/O
                  13      I/O              57            I/O
                  14     TMS               58            I/O
                  15      I/O              59            I/O
                  16      I/O              60            I/O
                  17      I/O              61            I/O
                  18      I/O              62            I/O
                  19      I/O              63
                  20      I/O              64           VCCA
                  21      I/O              65           VCCI
                  22      I/O              66           GND
                  23      I/O              67            I/O
                  24      I/O              68            I/O
                  25     GND               69            I/O
                  26     VCCI              70            I/O
                  27      I/O              71            I/O
                  28      I/O              72            I/O
                  29      I/O              73           VCCA
                  30      I/O              74           GND
                  31      I/O              75            I/O
                  32      I/O              76            I/O
                  33      I/O              77            I/O
                  34      I/O              78            I/O
                  35      I/O              79            I/O
                  36      I/O              80            I/O
                  37      I/O              81            I/O
                  38  PRB, I/O             82            I/O
                  39    VCCA               83            I/O
                  40     GND               84            I/O
                  41                                     I/O
                  42                                     I/O
                                                         I/O
                                                       CLKA
                                                       CLKB

36                               v3.1
54SX Family FPGAs

Package Pin Assignments (continued)

208-Pin PQFP (Top View)

                        208
                     1

                                                                                   208-Pin PQFP

v3.1                                                                                             37
                                                                                             54SX Family FPGAs

208-Pin PQFP

Pin Number  A54SX08     A54SX16,   A54SX32                             Pin Number  A54SX08   A54SX16,   A54SX32
            Function    A54SX16P   Function                                        Function  A54SX16P   Function
                         Function                                             54              Function
                                                                              55       I/O                  I/O
    1         GND       GND        GND                                        56       I/O        I/O       I/O
                                                                              57       I/O        I/O       I/O
    2         TDI, I/O  TDI, I/O   TDI, I/O                                   58       I/O        I/O       I/O
                                                                              59       I/O        I/O       I/O
    3         I/O       I/O        I/O                                        60       I/O        I/O       I/O
                                                                              61      VCCI        I/O      VCCI
    4         NC        I/O        I/O                                        62       NC        VCCI       I/O
                                                                              63       I/O        I/O       I/O
    5         I/O       I/O        I/O                                        64       I/O        I/O       I/O
                                                                             65*       NC         I/O       I/O
    6         NC        I/O        I/O                                        66       I/O        I/O       NC*
                                                                              67       I/O        I/O       I/O
    7         I/O       I/O        I/O                                        68       NC         I/O       I/O
                                                                              69       I/O        I/O       I/O
    8         I/O       I/O        I/O                                        70       I/O        I/O       I/O
                                                                              71       NC         I/O       I/O
    9         I/O       I/O        I/O                                        72       I/O        I/O       I/O
                                                                              73       I/O        I/O       I/O
    10        I/O       I/O        I/O                                        74       NC         I/O       I/O
                                                                              75       I/O        I/O       I/O
    11        TMS       TMS        TMS                                        76       NC         I/O       I/O
                                                                              77   PRB, I/O       I/O   PRB, I/O
    12        VCCI      VCCI       VCCI                                       78      GND     PRB, I/O     GND
                                                                              79      VCCA       GND       VCCA
    13        I/O       I/O        I/O                                        80      GND        VCCA      GND
                                                                              81      VCCR       GND       VCCR
    14        NC        I/O        I/O                                        82       I/O       VCCR       I/O
                                                                              83     HCLK         I/O     HCLK
    15        I/O       I/O        I/O                                        84       I/O      HCLK        I/O
                                                                              85       I/O        I/O       I/O
    16        I/O       I/O        I/O                                        86       NC         I/O       I/O
                                                                              87       I/O        I/O       I/O
    17        NC        I/O        I/O                                        88       I/O        I/O       I/O
                                                                              89       NC         I/O       I/O
    18        I/O       I/O        I/O                                        90       I/O        I/O       I/O
                                                                              91       I/O        I/O       I/O
    19        I/O       I/O        I/O                                        92       NC         I/O       I/O
                                                                              93       I/O        I/O       I/O
    20        NC        I/O        I/O                                        94       I/O        I/O       I/O
                                                                              95       NC         I/O       I/O
    21        I/O       I/O        I/O                                        96       I/O        I/O       I/O
                                                                              97       I/O        I/O       I/O
    22        I/O       I/O        I/O                                        98       NC         I/O       I/O
                                                                              99      VCCI        I/O      VCCI
    23        NC        I/O        I/O                                       100       I/O       VCCI       I/O
                                                                             101       I/O        I/O       I/O
    24        I/O       I/O        I/O                                       102       I/O        I/O       I/O
                                                                             103       I/O        I/O       I/O
    25        VCCR      VCCR       VCCR                                      104   TDO, I/O       I/O   TDO, I/O
                                                                             105       I/O    TDO, I/O      I/O
    26        GND       GND        GND                                       106      GND         I/O      GND
                                                                                       NC        GND        I/O
    27        VCCA      VCCA       VCCA                                                           I/O

    28        GND       GND        GND

    29        I/O       I/O        I/O

    30        I/O       I/O        I/O

    31        NC        I/O        I/O

    32        I/O       I/O        I/O

    33        I/O       I/O        I/O

    34        I/O       I/O        I/O

    35        NC        I/O        I/O

    36        I/O       I/O        I/O

    37        I/O       I/O        I/O

    38        I/O       I/O        I/O

    39        NC        I/O        I/O

    40        VCCI      VCCI       VCCI

    41        VCCA      VCCA       VCCA

    42        I/O       I/O        I/O

    43        I/O       I/O        I/O

    44        I/O       I/O        I/O

    45        I/O       I/O        I/O

    46        I/O       I/O        I/O

    47        I/O       I/O        I/O

    48        NC        I/O        I/O

    49        I/O       I/O        I/O

    50        NC        I/O        I/O

    51        I/O       I/O        I/O

    52        GND       GND        GND

    53        I/O       I/O        I/O

* Please note that Pin 65 in the A54SX32--PQ208 is a no connect (NC).

38                                           v3.1
54SX Family FPGAs

208-Pin PQFP (Continued)

Pin Number  A54SX08   A54SX16,   A54SX32                               Pin Number  A54SX08   A54SX16,    A54SX32
            Function  A54SX16P   Function                                          Function  A54SX16P    Function
                       Function                                              158              Function
                                                                             159       I/O                   I/O
107         I/O           I/O    I/O                                         160       I/O        I/O        I/O
                                                                             161       I/O        I/O        I/O
108         NC            I/O    I/O                                         162       I/O        I/O        I/O
                                                                             163       I/O        I/O        I/O
109         I/O           I/O    I/O                                         164       I/O        I/O        I/O
                                                                             165      VCCI        I/O       VCCI
110         I/O           I/O    I/O                                         166       I/O       VCCI        I/O
                                                                             167       I/O        I/O        I/O
111         I/O           I/O    I/O                                         168       NC         I/O        I/O
                                                                             169       I/O        I/O        I/O
112         I/O           I/O    I/O                                         170       I/O        I/O        I/O
                                                                             171       NC         I/O        I/O
113         I/O           I/O    I/O                                         172       I/O        I/O        I/O
                                                                             173       I/O        I/O        I/O
114         VCCA          VCCA   VCCA                                        174       NC         I/O        I/O
                                                                             175       I/O        I/O        I/O
115         VCCI          VCCI   VCCI                                        176       I/O        I/O        I/O
                                                                             177       NC         I/O        I/O
116         NC            I/O    I/O                                         178       I/O        I/O        I/O
                                                                             179       I/O        I/O        I/O
117         I/O           I/O    I/O                                         180       I/O        I/O        I/O
                                                                             181     CLKA         I/O      CLKA
118         I/O           I/O    I/O                                         182     CLKB       CLKA       CLKB
                                                                             183      VCCR      CLKB        VCCR
119         NC            I/O    I/O                                         184      GND        VCCR       GND
                                                                             185      VCCA       GND        VCCA
120         I/O           I/O    I/O                                         186      GND        VCCA       GND
                                                                             187   PRA, I/O      GND     PRA, I/O
121         I/O           I/O    I/O                                         188       I/O    PRA, I/O       I/O
                                                                             189       I/O        I/O        I/O
122         NC            I/O    I/O                                         190       NC         I/O        I/O
                                                                             191       I/O        I/O        I/O
123         I/O           I/O    I/O                                         192       I/O        I/O        I/O
                                                                             193       NC         I/O        I/O
124         I/O           I/O    I/O                                         194       I/O        I/O        I/O
                                                                             195       I/O        I/O        I/O
125         NC            I/O    I/O                                         196       NC         I/O        I/O
                                                                             197       I/O        I/O        I/O
126         I/O           I/O    I/O                                         198       I/O        I/O        I/O
                                                                             199       NC         I/O        I/O
127         I/O           I/O    I/O                                         200       I/O        I/O        I/O
                                                                             201       I/O        I/O        I/O
128         I/O           I/O    I/O                                         202      VCCI        I/O       VCCI
                                                                             203       NC        VCCI        I/O
129         GND           GND    GND                                         204       NC         I/O        I/O
                                                                             205       I/O        I/O        I/O
130         VCCA          VCCA   VCCA                                        206       NC         I/O        I/O
                                                                             207       I/O        I/O        I/O
131         GND           GND    GND                                         208       I/O        I/O        I/O
                                                                                   TCK, I/O       I/O    TCK, I/O
132         VCCR      VCCR       VCCR                                                          TCK, I/O

133         I/O           I/O    I/O

134         I/O           I/O    I/O

135         NC            I/O    I/O

136         I/O           I/O    I/O

137         I/O           I/O    I/O

138         NC            I/O    I/O

139         I/O           I/O    I/O

140         I/O           I/O    I/O

141         NC            I/O    I/O

142         I/O           I/O    I/O

143         NC            I/O    I/O

144         I/O           I/O    I/O

145         VCCA          VCCA   VCCA

146         GND           GND    GND

147         I/O           I/O    I/O

148         VCCI          VCCI   VCCI

149         I/O           I/O    I/O

150         I/O           I/O    I/O

151         I/O           I/O    I/O

152         I/O           I/O    I/O

153         I/O           I/O    I/O

154         I/O           I/O    I/O

155         NC            I/O    I/O

156         NC            I/O    I/O

157         GND           GND    GND

* Please note that Pin 65 in the A54SX32--PQ208 is a no connect (NC).

                                           v3.1                                                          39
                                                                  54SX Family FPGAs

Package Pin Assignments (continued)

144-Pin TQFP (Top View)

            144
    1

                                                         144-Pin
                                                           TQFP

40                                   v3.1
54SX Family FPGAs

144-Pin TQFP

                      A54SX08  A54SX16P    A54SX32    Pin Number  A54SX08   A54SX16P   A54SX32
Pin Number Function             Function   Function               Function   Function  Function
                                                            41
1             GND                  GND        GND           42        I/O        I/O       I/O
                                 TDI, I/O   TDI, I/O        43        I/O        I/O       I/O
2             TDI, I/O                                      44        I/O        I/O       I/O
                                    I/O        I/O          45       VCCI       VCCI      VCCI
3             I/O                   I/O        I/O          46        I/O        I/O       I/O
                                    I/O        I/O          47        I/O        I/O       I/O
4             I/O                   I/O        I/O          48        I/O        I/O       I/O
                                    I/O        I/O          49        I/O        I/O       I/O
5             I/O                   I/O        I/O          50        I/O        I/O       I/O
                                   TMS        TMS           51        I/O        I/O       I/O
6             I/O                  VCCI       VCCI          52        I/O        I/O       I/O
                                   GND        GND           53        I/O        I/O       I/O
7             I/O                   I/O        I/O          54        I/O        I/O       I/O
                                    I/O        I/O          55    PRB, I/O   PRB, I/O  PRB, I/O
8             I/O                   I/O        I/O          56        I/O        I/O       I/O
                                    I/O        I/O          57      VCCA       VCCA      VCCA
9             TMS                   I/O        I/O          58       GND        GND       GND
                                    I/O        I/O          59      VCCR       VCCR      VCCR
10            VCCI                  I/O        I/O          60        I/O        I/O       I/O
                                  VCCR       VCCR           61      HCLK       HCLK      HCLK
11            GND                 VCCA       VCCA           62        I/O        I/O       I/O
                                    I/O        I/O          63        I/O        I/O       I/O
12            I/O                   I/O        I/O          64        I/O        I/O       I/O
                                    I/O        I/O          65        I/O        I/O       I/O
13            I/O                   I/O        I/O          66        I/O        I/O       I/O
                                    I/O        I/O          67        I/O        I/O       I/O
14            I/O                   I/O        I/O          68        I/O        I/O       I/O
                                    I/O        I/O          69       VCCI       VCCI      VCCI
15            I/O                  GND        GND           70        I/O        I/O       I/O
                                   VCCI       VCCI          71        I/O        I/O       I/O
16            I/O                 VCCA       VCCA           72    TDO, I/O   TDO, I/O  TDO, I/O
                                    I/O        I/O          73        I/O        I/O       I/O
17            I/O                   I/O        I/O          74       GND        GND       GND
                                    I/O        I/O          75        I/O        I/O       I/O
18            I/O                   I/O        I/O          76        I/O        I/O       I/O
                                    I/O        I/O          77        I/O        I/O       I/O
19            VCCR                 GND        GND           78        I/O        I/O       I/O
                                    I/O        I/O          79        I/O        I/O       I/O
20            VCCA                  I/O        I/O          80      VCCA       VCCA      VCCA
                                    I/O        I/O                   VCCI       VCCI      VCCI
21            I/O                   I/O        I/O

22            I/O

23            I/O

24            I/O

25            I/O

26            I/O

27            I/O

28            GND

29            VCCI

30            VCCA

31            I/O

32            I/O

33            I/O

34            I/O

35            I/O

36            GND

37            I/O

38            I/O

39            I/O

40            I/O

                                           v3.1                                                  41
                                                                              54SX Family FPGAs

144-Pin TQFP (Continued)

                      A54SX08 A54SX16P  A54SX32         Pin Number  A54SX08   A54SX16P   A54SX32
Pin Number Function Function            Function                    Function   Function  Function
                                                              113
    81   GND              GND              GND                114       I/O        I/O       I/O
                                            I/O               115       I/O        I/O       I/O
    82   I/O              I/O               I/O               116      VCCI       VCCI      VCCI
                                            I/O               117       I/O        I/O       I/O
    83   I/O              I/O               I/O               118       I/O        I/O       I/O
                                            I/O               119       I/O        I/O       I/O
    84   I/O              I/O               I/O              120        I/O        I/O       I/O
                                            I/O              121        I/O        I/O       I/O
    85   I/O              I/O             VCCA               122        I/O        I/O       I/O
                                          VCCR               123        I/O        I/O       I/O
    86   I/O              I/O               I/O              124        I/O        I/O       I/O
                                            I/O              125        I/O        I/O       I/O
    87   I/O              I/O               I/O              126      CLKA       CLKA      CLKA
                                            I/O              127      CLKB       CLKB      CLKB
    88   I/O              I/O               I/O              128      VCCR       VCCR      VCCR
                                            I/O              129       GND        GND       GND
    89   VCCA             VCCA              I/O              130      VCCA       VCCA      VCCA
                                          VCCA               131        I/O        I/O       I/O
    90   VCCR             VCCR             GND               132    PRA, I/O   PRA, I/O  PRA, I/O
                                            I/O              133        I/O        I/O       I/O
    91   I/O              I/O              GND               134        I/O        I/O       I/O
                                           VCCI              135        I/O        I/O       I/O
    92   I/O              I/O               I/O              136        I/O        I/O       I/O
                                            I/O              137        I/O        I/O       I/O
    93   I/O              I/O               I/O              138        I/O        I/O       I/O
                                            I/O              139        I/O        I/O       I/O
    94   I/O              I/O               I/O              140        I/O        I/O       I/O
                                            I/O              141       VCCI       VCCI      VCCI
    95   I/O              I/O              GND               142        I/O        I/O       I/O
                                            I/O              143        I/O        I/O       I/O
    96   I/O              I/O               I/O              144        I/O        I/O       I/O
                                            I/O                     TCK, I/O   TCK, I/O  TCK, I/O
    97   I/O              I/O               I/O

    98   VCCA             VCCA

    99   GND              GND

    100  I/O              I/O

    101  GND              GND

    102  VCCI             VCCI

    103  I/O              I/O

    104  I/O              I/O

    105  I/O              I/O

    106  I/O              I/O

    107  I/O              I/O

    108  I/O              I/O

    109  GND              GND

    110  I/O              I/O

    111  I/O              I/O

    112  I/O              I/O

    113  I/O              I/O

42                                                v3.1
54SX Family FPGAs

Package Pin Assignments (continued)

176-Pin TQFP (Top View)

                                      176
                                   1

                                                                                         176-Pin
                                                                                           TQFP

v3.1                                                                                              43
                                                                          54SX Family FPGAs

176-Pin TQFP

Pin Number  A54SX08    A54SX16,    A54SX32          Pin Number  A54SX08   A54SX16,   A54SX32
            Function   A54SX16P    Function                     Function  A54SX16P   Function
       1                Function                           45              Function
       2       GND                    GND                  46       I/O                  I/O
       3     TDI, I/O      GND      TDI, I/O               47       I/O        I/O       I/O
       4                 TDI, I/O                          48       I/O        I/O       I/O
       5        NC                     I/O                 49       I/O        I/O       I/O
       6        I/O         I/O        I/O                 50       I/O        I/O       I/O
       7        I/O         I/O        I/O                 51       I/O        I/O       I/O
       8        I/O         I/O        I/O                 52       I/O        I/O       I/O
       9        I/O         I/O        I/O                 53      VCCI        I/O      VCCI
      10        I/O         I/O        I/O                 54       I/O       VCCI       I/O
      11        I/O         I/O        I/O                 55       NC         I/O       I/O
      12       TMS          I/O       TMS                  56       I/O        I/O       I/O
      13       VCCI        TMS        VCCI                 57       I/O        I/O       I/O
      14        NC         VCCI        I/O                 58       NC         I/O       I/O
      15        I/O         I/O        I/O                 59       I/O        I/O       I/O
      16        I/O         I/O        I/O                 60       I/O        I/O       I/O
      17        I/O         I/O        I/O                 61       I/O        I/O       I/O
      18        I/O         I/O        I/O                 62       I/O        I/O       I/O
      19        I/O         I/O        I/O                 63       I/O        I/O       I/O
      20        I/O         I/O        I/O                 64       I/O        I/O       I/O
      21        I/O         I/O        I/O                 65   PRB, I/O       I/O   PRB, I/O
      22        I/O         I/O        I/O                 66      GND     PRB, I/O     GND
      23       GND          I/O       GND                  67     VCCA        GND      VCCA
      24      VCCA         GND       VCCA                  68     VCCR       VCCA      VCCR
      25       GND        VCCA        GND                  69       I/O      VCCR        I/O
      26        I/O        GND         I/O                 70     HCLK         I/O     HCLK
      27        I/O         I/O        I/O                 71       I/O      HCLK        I/O
      28        I/O         I/O        I/O                 72       I/O        I/O       I/O
      29        I/O         I/O        I/O                 73       I/O        I/O       I/O
      30        I/O         I/O        I/O                 74       I/O        I/O       I/O
      31        I/O         I/O        I/O                 75       I/O        I/O       I/O
      32        I/O         I/O        I/O                 76       I/O        I/O       I/O
      33        I/O         I/O        I/O                 77       I/O        I/O       I/O
      34       VCCI         I/O       VCCI                 78       I/O        I/O       I/O
      35      VCCA         VCCI      VCCA                  79       I/O        I/O       I/O
      36        I/O       VCCA         I/O                 80       NC         I/O       I/O
      37        I/O         I/O        I/O                 81       I/O        I/O       I/O
      38        I/O         I/O        I/O                 82       NC         I/O       I/O
      39        I/O         I/O        I/O                 83      VCCI        I/O      VCCI
      40        I/O         I/O        I/O                 84       I/O       VCCI       I/O
      41        I/O         I/O        I/O                 85       I/O        I/O       I/O
      42        NC          I/O        I/O                 86       I/O        I/O       I/O
      43        I/O         I/O        I/O                 87       I/O        I/O       I/O
      44        NC          I/O        I/O                 88   TDO, I/O       I/O   TDO, I/O
                I/O         I/O        I/O                          I/O    TDO, I/O      I/O
               GND          I/O       GND                                      I/O
                           GND

44                                            v3.1
54SX Family FPGAs

176-Pin TQFP (Continued)

                      A54SX08  A54SX16,   A54SX32   Pin Number  A54SX08   A54SX16,   A54SX32
Pin Number Function            A54SX16P   Function              Function  A54SX16P   Function
                                Function                  133              Function
                                             GND          134      GND                  GND
89   GND                       GND            I/O         135       I/O       GND        I/O
                                              I/O         136       I/O        I/O       I/O
90   NC                        I/O            I/O         137       I/O        I/O       I/O
                                              I/O         138       I/O        I/O       I/O
91   NC                        I/O            I/O         139       I/O        I/O       I/O
                                              I/O         140       I/O        I/O       I/O
92   I/O                       I/O            I/O         141      VCCI        I/O      VCCI
                                              I/O         142       I/O       VCCI       I/O
93   I/O                       I/O          VCCA          143       I/O        I/O       I/O
                                             VCCI         144       I/O        I/O       I/O
94   I/O                       I/O            I/O         145       I/O        I/O       I/O
                                              I/O         146       I/O        I/O       I/O
95   I/O                       I/O            I/O         147       I/O        I/O       I/O
                                              I/O         148       I/O        I/O       I/O
96   I/O                       I/O            I/O         149       I/O        I/O       I/O
                                              I/O         150       I/O        I/O       I/O
97   I/O                       I/O            I/O         151       I/O        I/O       I/O
                                              I/O         152       I/O        I/O       I/O
98   VCCA                      VCCA          GND          153     CLKA         I/O     CLKA
                                            VCCA          154     CLKB       CLKA      CLKB
99   VCCI                      VCCI          GND          155     VCCR       CLKB      VCCR
                                              I/O         156      GND       VCCR       GND
100  I/O                       I/O            I/O         157     VCCA        GND      VCCA
                                              I/O         158   PRA, I/O     VCCA    PRA, I/O
101  I/O                       I/O            I/O         159       I/O    PRA, I/O      I/O
                                              I/O         160       I/O        I/O       I/O
102  I/O                       I/O            I/O         161       I/O        I/O       I/O
                                              I/O         162       I/O        I/O       I/O
103  I/O                       I/O            I/O         163       I/O        I/O       I/O
                                              I/O         164       I/O        I/O       I/O
104  I/O                       I/O            I/O         165       I/O        I/O       I/O
                                              I/O         166       I/O        I/O       I/O
105  I/O                       I/O          VCCA          167       I/O        I/O       I/O
                                             GND          168       I/O        I/O       I/O
106  I/O                       I/O           VCCI         169       NC         I/O       I/O
                                              I/O         170      VCCI        I/O      VCCI
107  I/O                       I/O            I/O         171       I/O       VCCI       I/O
                                              I/O         172       NC         I/O       I/O
108  GND                       GND            I/O         173       NC         I/O       I/O
                                              I/O         174       NC         I/O       I/O
109  VCCA                      VCCA           I/O         175       I/O        I/O       I/O
                                              I/O         176       I/O        I/O       I/O
110  GND                       GND            I/O               TCK, I/O       I/O   TCK, I/O
                                                                           TCK, I/O
111  I/O                       I/O

112  I/O                       I/O

113  I/O                       I/O

114  I/O                       I/O

115  I/O                       I/O

116  I/O                       I/O

117  I/O                       I/O

118  NC                        I/O

119  I/O                       I/O

120  NC                        I/O

121  NC                        I/O

122  VCCA                      VCCA

123  GND                       GND

124  VCCI                      VCCI

125  I/O                       I/O

126  I/O                       I/O

127  I/O                       I/O

128  I/O                       I/O

129  I/O                       I/O

130  I/O                       I/O

131  NC                        I/O

132  NC                        I/O

                                          v3.1                                                 45
                                                                                                  54SX Family FPGAs

Package Pin Assignments (continued)

100-Pin VQFP (Top View)

                                                 100
                                           1

                                                                                         100-Pin
                                                                                          VQFP

46  v3.1
54SX Family FPGAs

100-VQFP           A54SX08    A54SX16,          Pin Number    A54SX08    A54SX16
                   Function   A54SX16P                        Function  A54SX16P
Pin Number                    Function                   51             Function
                      GND                                 52     GND
            1       TDI, I/O      GND                     53      I/O       GND
            2                   TDI, I/O                  54      I/O        I/O
            3          I/O                                55      I/O        I/O
            4          I/O         I/O                    56      I/O        I/O
            5          I/O         I/O                    57      I/O        I/O
            6          I/O         I/O                    58    VCCA         I/O
            7         TMS          I/O                    59     VCCI      VCCA
            8         VCCI        TMS                     60      I/O       VCCI
            9         GND         VCCI                    61      I/O        I/O
           10          I/O        GND                     62      I/O        I/O
           11          I/O         I/O                    63      I/O        I/O
           12          I/O         I/O                    64      I/O        I/O
           13          I/O         I/O                    65      I/O        I/O
           14          I/O         I/O                    66      I/O        I/O
           15          I/O         I/O                    67      I/O        I/O
           16          I/O         I/O                    68    VCCA         I/O
           17          I/O         I/O                    69     GND       VCCA
           18          I/O         I/O                    70     GND        GND
           19          I/O         I/O                    71      I/O       GND
           20         VCCI         I/O                    72      I/O        I/O
           21          I/O        VCCI                    73      I/O        I/O
           22          I/O         I/O                    74      I/O        I/O
           23          I/O         I/O                    75      I/O        I/O
           24          I/O         I/O                    76      I/O        I/O
           25          I/O         I/O                    77      I/O        I/O
           26          I/O         I/O                    78      I/O        I/O
           27          I/O         I/O                    79      I/O        I/O
           28          I/O         I/O                    80      I/O        I/O
           29          I/O         I/O                    81      I/O        I/O
           30          I/O         I/O                    82      I/O        I/O
           31          I/O         I/O                    83     VCCI        I/O
           32          I/O         I/O                    84      I/O       VCCI
           33          I/O         I/O                    85      I/O        I/O
           34      PRB, I/O        I/O                    86      I/O        I/O
           35        VCCA      PRB, I/O                   87      I/O        I/O
           36         GND        VCCA                     88    CLKA         I/O
           37        VCCR         GND                     89    CLKB       CLKA
           38          I/O       VCCR                     90    VCCR       CLKB
           39        HCLK          I/O                    91    VCCA       VCCR
           40          I/O       HCLK                     92     GND       VCCA
           41          I/O         I/O                    93  PRA, I/O      GND
           42          I/O         I/O                    94      I/O    PRA, I/O
           43          I/O         I/O                    95      I/O        I/O
           44         VCCI         I/O                    96      I/O        I/O
           45          I/O        VCCI                    97      I/O        I/O
           46          I/O         I/O                    98      I/O        I/O
           47          I/O         I/O                    99      I/O        I/O
           48          I/O         I/O                   100      I/O        I/O
           49      TDO, I/O        I/O                        TCK, I/O       I/O
           50          I/O     TDO, I/O                                  TCK, I/O
                                   I/O

                                          v3.1                                     47
                                           54SX Family FPGAs

Package Pin Assignments (continued)

313-Pin PBGA (Top View)

        1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

    A                                                                      A

    B                                                                      B

    C                                                                      C

    D                                                                      D

    E                                                                      E

    F                                                                      F

    G                                                                      G

    H                                                                      H

    J                                                                      J

    K                                                                      K

    L                                                                      L

    M                                                                      M

    N                                                                      N

    P                                                                      P

    R                                                                      R

    T                                                                      T

    U                                                                      U

    V                                                                      V

    W                                                                      W

    Y                                                                      Y

    AA                                                                     AA

    AB                                                                     AB

    AC                                                                     AC

    AD                                                                     AD

    AE                                                                     AE

        1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

48                                   v3.1
54SX Family FPGAs

313-Pin PBGA

                     A54SX32  Pin Number  A54SX32    Pin Number  A54SX32   Pin Number  A54SX32
Pin Number Function                       Function               Function              Function
                                  AC15                     C5                   F20
A1           GND                 AC17        I/O          C7        NC         F22        I/O
A3            NC                 AC19        I/O          C9        I/O        F24        I/O
A5            I/O                AC21        I/O         C11        I/O         G1        I/O
A7            I/O                AC23        I/O         C13        I/O         G3        I/O
A9            I/O                AC25        I/O         C15       VCCI         G5       TMS
A11           I/O                 AD2        NC          C17        I/O         G7        I/O
A13          VCCR                 AD4       GND          C19        I/O         G9        I/O
A15           I/O                 AD6        I/O         C21       VCCI        G11       VCCI
A17           I/O                 AD8       VCCI         C23        I/O        G13        I/O
A19           I/O                AD10        I/O         C25        I/O        G15      CLKB
A21           I/O                AD12        I/O          D2        NC         G17        I/O
A23           NC                 AD14    PRB, I/O         D4        I/O        G19        I/O
A25          GND                 AD16        I/O          D6        NC         G21        I/O
AA1            I/O                AD18        I/O          D8        I/O        G23        I/O
AA3            I/O                AD20        I/O         D10        I/O        G25        I/O
AA5            NC                 AD22        I/O         D12        I/O         H2        I/O
AA7            I/O                AD24        NC          D14        I/O         H4        I/O
AA9            NC                  AE1        I/O         D16        I/O         H6        I/O
AA11           I/O                 AE3        NC          D18        I/O         H8        I/O
AA13           I/O                 AE5        I/O         D20        I/O        H10        I/O
AA15           I/O                 AE7        I/O         D22        I/O        H12        I/O
AA17           I/O                 AE9        I/O         D24        I/O        H14    PRA, I/O
AA19           I/O                AE11        I/O          E1        NC         H16        I/O
AA21           I/O                AE13        I/O          E3        I/O        H18        I/O
AA23           NC                 AE15      VCCA           E5        NC         H20        NC
AA25           I/O                AE17        I/O          E7        I/O        H22        I/O
AB2            NC                 AE19        I/O          E9        I/O        H24       VCCI
AB4            NC                 AE21        I/O         E11        I/O         J1        I/O
AB6            I/O                AE23        I/O         E13        I/O         J3        I/O
AB8            I/O                AE25    TDO, I/O        E15      VCCA          J5        I/O
AB10           I/O                           GND          E17        I/O         J7        I/O
AB12           I/O                  B2    TCK, I/O        E19        I/O         J9        NC
AB14           I/O                  B4        I/O         E21        I/O         J11       I/O
AB16           I/O                  B6        I/O         E23        I/O         J13       I/O
AB18          VCCI                  B8        I/O         E25        I/O         J15     CLKA
AB20           NC                  B10        I/O          F2        I/O         J17       I/O
AB22           I/O                 B12        I/O          F4        I/O         J19       I/O
AB24           I/O                 B14        I/O          F6        I/O         J21       I/O
AC1            I/O                 B16        I/O          F8        NC          J23      GND
AC3            I/O                 B18        I/O         F10        I/O         J25       I/O
AC5            I/O                 B20        I/O         F12        NC          K2        I/O
AC7            I/O                 B22        I/O         F14        I/O         K4        I/O
AC9            I/O                 B24        I/O         F16        I/O         K6        I/O
AC11           I/O                  C1     TDI, I/O       F18        NC          K8        I/O
AC13          VCCR                  C3        I/O                    I/O                  VCCI

                                          v3.1                                         49
                                                                          54SX Family FPGAs

313-Pin PBGA (Continued)

                     A54SX32  Pin Number  A54SX32   Pin Number  A54SX32   Pin Number  A54SX32
Pin Number Function                       Function              Function              Function
                                                         R21                   V18
    K10  I/O                  N3            VCCA         R23        I/O        V20        I/O
                                            VCCR         R25        I/O        V22        I/O
    K12  I/O                  N5                          T2        I/O        V24      VCCA
                                              I/O         T4        I/O         W1       VCCI
    K14  I/O                  N7             VCCI         T6        I/O         W3        I/O
                                             GND          T8        I/O         W5        I/O
    K16  I/O                  N9             GND         T10        I/O         W7        I/O
                                             GND         T12        I/O         W9        NC
    K18  I/O                  N11             I/O        T14        I/O        W11        I/O
                                              I/O        T16      HCLK         W13        I/O
    K20  VCCA                 N13             I/O        T18        I/O        W15       VCCI
                                            VCCR         T20        I/O        W17        I/O
    K22  I/O                  N15           VCCA         T22        I/O        W19        I/O
                                              I/O        T24        I/O        W21        I/O
    K24  I/O                  N17             I/O         U1        I/O        W23        I/O
                                              I/O         U3        I/O        W25        I/O
    L1   I/O                  N19             I/O         U5        I/O         Y2        I/O
                                              I/O         U7       VCCI         Y4        I/O
    L3   I/O                  N21            GND          U9        I/O         Y6        I/O
                                             GND         U15        I/O         Y8        I/O
    L5   I/O                  N23             I/O        U17        I/O        Y10        I/O
                                              I/O        U19        I/O        Y12        I/O
    L7   I/O                  N25             NC         U21        I/O        Y14        I/O
                                              I/O        U23        I/O        Y16        I/O
    L9   I/O                  P2              I/O        U25        I/O        Y18        I/O
                                              I/O         V2        I/O        Y20        I/O
    L11  I/O                  P4              I/O         V4      VCCA         Y22        NC
                                              I/O         V6        I/O        Y24        I/O
    L13  GND                  P6              I/O         V8        I/O                   NC
                                              I/O        V10        I/O
    L15  I/O                  P8              I/O        V12        I/O
                                             GND         V14        I/O
    L17  I/O                  P10             I/O        V16        I/O
                                              I/O                   NC
    L19  I/O                  P12             I/O

    L21  I/O                  P14

    L23  I/O                  P16

    L25  I/O                  P18

    M2   I/O                  P20

    M4   I/O                  P22

    M6   I/O                  P24

    M8   I/O                  R1

    M10  I/O                  R3

    M12  GND                  R5

    M14  GND                  R7

    M16  VCCI                 R9

    M18  I/O                  R11

    M20  I/O                  R13

    M22  I/O                  R15

    M24  I/O                  R17

    N1   I/O                  R19

50                                        v3.1
54SX Family FPGAs

Package Pin Assignments (continued)

329-Pin PBGA (Top View)

                                      1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

                          A
                          B
                          C
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                          H
                           J
                          K
                           L
                          M
                          N
                          P
                          R
                          T
                          U
                          V
                          W
                          Y
                         AA
                         AB
                         AC

v3.1                                                                                               51
                                                                           54SX Family FPGAs

329-Pin PBGA

                     A54SX32  Pin Number  A54SX32   Pin Number  A54SX32    Pin Number  A54SX32
Pin Number Function                       Function              Function               Function
                                  AA23                  AC22                    C21
     A1     GND                    AB1       VCCI       AC23       VCCI         C22       VCCI
     A2     GND                    AB2        I/O                  GND          C23       GND
     A3     VCCI                   AB3       GND          B1       VCCI          D1        NC
     A4      NC                    AB4        I/O         B2       GND           D2        I/O
     A5       I/O                  AB5        I/O         B3        I/O          D3        I/O
     A6       I/O                  AB6        I/O         B4        I/O          D4        I/O
     A7     VCCI                   AB7        I/O         B5        I/O          D5    TCK, I/O
     A8      NC                    AB8        I/O         B6        I/O          D6        I/O
     A9       I/O                  AB9        I/O         B7        I/O          D7        I/O
     A10      I/O                 AB10        I/O         B8        I/O          D8        I/O
     A11      I/O                 AB11        I/O         B9        I/O          D9        I/O
     A12      I/O                 AB12    PRB, I/O       B10        I/O         D10        I/O
     A13    CLKB                  AB13        I/O        B11        I/O         D11        I/O
     A14      I/O                 AB14      HCLK         B12    PRA, I/O        D12      VCCA
     A15      I/O                 AB15        I/O        B13      CLKA          D13      VCCR
     A16      I/O                 AB16        I/O        B14        I/O         D14        I/O
     A17      I/O                 AB17        I/O        B15        I/O         D15        I/O
     A18      I/O                 AB18        I/O        B16        I/O         D16        I/O
     A19      I/O                 AB19        I/O        B17        I/O         D17        I/O
     A20      I/O                 AB20        I/O        B18        I/O         D18        I/O
     A21     NC                   AB21        I/O        B19        I/O         D19        I/O
     A22    VCCI                  AB22        I/O        B20        I/O         D20        I/O
     A23    GND                   AB23       GND         B21        I/O         D21        I/O
    AA1     VCCI                   AC1        I/O        B22       GND          D22        I/O
    AA2       I/O                  AC2       GND         B23       VCCI         D23        I/O
    AA3     GND                    AC3       VCCI         C1        NC           E1        I/O
    AA4       I/O                  AC4        NC          C2     TDI, I/O        E2       VCCI
    AA5       I/O                  AC5        I/O         C3       GND           E3        I/O
    AA6       I/O                  AC6        I/O         C4        I/O          E4        I/O
    AA7       I/O                  AC7        I/O         C5        I/O         E20        I/O
    AA8       I/O                  AC8        I/O         C6        I/O         E21        I/O
    AA9       I/O                  AC9        I/O         C7        I/O         E22        I/O
    AA10      I/O                 AC10       VCCI         C8        I/O         E23        I/O
    AA11      I/O                 AC11        I/O         C9        I/O          F1        I/O
    AA12      I/O                 AC12        I/O        C10        I/O          F2        I/O
    AA13      I/O                 AC13        I/O        C11        I/O          F3       TMS
    AA14      I/O                 AC14        I/O        C12        I/O          F4        I/O
    AA15      I/O                 AC15        I/O        C13        I/O         F20        I/O
    AA16      I/O                 AC16        NC         C14        I/O         F21        I/O
    AA17      I/O                 AC17        I/O        C15        I/O         F22        I/O
    AA18      I/O                 AC18        I/O        C16        I/O         F23        I/O
    AA19      I/O                 AC19        I/O        C17        I/O          G1        I/O
    AA20  TDO, I/O                AC20        I/O        C18        I/O          G2        I/O
    AA21    VCCI                  AC21        I/O        C19        I/O          G3        I/O
    AA22      I/O                             NC         C20        I/O                    I/O

52                                        v3.1
54SX Family FPGAs

329-Pin PBGA

                     A54SX32  Pin Number  A54SX32   Pin Number  A54SX32   Pin Number  A54SX32
Pin Number Function                       Function              Function              Function
                                   L22                   R20                   Y10
G4            I/O                  L23        I/O        R21        I/O        Y11        I/O
                                    M1        NC         R22        I/O        Y12        I/O
G20           I/O                   M2        I/O        R23        I/O        Y13      VCCA
                                    M3        I/O         T1        I/O        Y14      VCCR
G21           I/O                   M4        I/O         T2        I/O        Y15        I/O
                                   M10      VCCA          T3        I/O        Y16        I/O
G22           I/O                  M11       GND          T4        I/O        Y17        I/O
                                   M12       GND         T20        I/O        Y18        I/O
G23           GND                  M13       GND         T21        I/O        Y19        I/O
                                   M14       GND         T22        I/O        Y20        I/O
H1            I/O                  M20       GND         T23        I/O        Y21       GND
                                   M21      VCCA          U1        I/O        Y22        I/O
H2            I/O                  M22        I/O         U2        I/O        Y23        I/O
                                   M23        I/O         U3        I/O                   I/O
H3            I/O                   N1       VCCI         U4      VCCA
                                    N2        I/O        U20        I/O
H4            I/O                   N3        I/O        U21        I/O
                                    N4        I/O        U22      VCCA
H20           VCCA                 N10        I/O        U23        I/O
                                   N11       GND          V1        I/O
H21           I/O                  N12       GND          V2       VCCI
                                   N13       GND          V3        I/O
H22           I/O                  N14       GND          V4        I/O
                                   N20       GND         V20        I/O
H23           I/O                  N21        NC         V21        I/O
                                   N22        I/O        V22        I/O
J1            NC                   N23        I/O        V23        I/O
                                    P1        I/O         W1        I/O
J2            I/O                   P2        I/O         W2        I/O
                                    P3        I/O         W3        I/O
J3            I/O                   P4        I/O         W4        I/O
                                   P10        I/O        W20        I/O
J4            I/O                  P11       GND         W21        I/O
                                   P12       GND         W22        I/O
J20           I/O                  P13       GND         W23        I/O
                                   P14       GND          Y1        NC
J21           I/O                  P20       GND          Y2        NC
                                   P21        I/O         Y3        I/O
J22           I/O                  P22        I/O         Y4        I/O
                                   P23        I/O         Y5       GND
J23           I/O                   R1        I/O         Y6        I/O
                                    R2        I/O         Y7        I/O
K1            I/O                   R3        I/O         Y8        I/O
                                    R4        I/O         Y9        I/O
K2            I/O                             I/O                   I/O

K3            I/O

K4            I/O

K10           GND

K11           GND

K12           GND

K13           GND

K14           GND

K20           I/O

K21           I/O

K22           I/O

K23           I/O

L1            I/O

L2            I/O

L3            I/O

L4            VCCR

L10           GND

L11           GND

L12           GND

L13           GND

L14           GND

L20           VCCR

L21           I/O

                                          v3.1                                        53
                                           54SX Family FPGAs

Package Pin Assignments (Continued)

144-Pin FBGA (Top View)

           1 2 3 4 5 6 7 8 9 10 11 12
    A
    B
    C
    D
    E
    F
    G
    H
    J
    K
    L
    M

54                                   v3.1
54SX Family FPGAs

144-Pin FBGA    A54SX08    Pin Number  A54SX08   Pin Number  A54SX08
                Function               Function              Function
    Pin Number                   E1                    J1
                    I/O          E2        I/O         J2        I/O
          A1        I/O          E3        I/O         J3        I/O
          A2        I/O          E4        I/O         J4        I/O
          A3        I/O          E5        I/O         J5        I/O
          A4      VCCA           E6       TMS          J6        I/O
          A5       GND           E7       VCCI         J7    PRB, I/O
          A6      CLKA           E8       VCCI         J8        I/O
          A7        I/O          E9       VCCI         J9        I/O
          A8        I/O         E10      VCCA          J10       I/O
          A9        I/O         E11        I/O         J11       I/O
          A10       I/O         E12       GND          J12       I/O
          A11       I/O          F1        I/O         K1      VCCA
          A12       I/O          F2        I/O         K2        I/O
          B1       GND           F3        I/O         K3        I/O
          B2        I/O          F4      VCCR          K4        I/O
          B3        I/O          F5        I/O         K5        I/O
          B4        I/O          F6       GND          K6        I/O
          B5        I/O          F7       GND          K7        I/O
          B6      CLKB           F8       GND          K8       GND
          B7        I/O          F9       VCCI         K9        I/O
          B8        I/O         F10        I/O        K10        I/O
          B9        I/O         F11       GND         K11       GND
          B10      GND          F12        I/O        K12        I/O
          B11       I/O          G1        I/O         L1        I/O
          B12       I/O          G2        I/O         L2       GND
          C1        I/O          G3       GND          L3        I/O
          C2    TCK, I/O         G4        I/O         L4        I/O
          C3        I/O          G5        I/O         L5        I/O
          C4        I/O          G6       GND          L6        I/O
          C5    PRA, I/O         G7       GND          L7        I/O
          C6        I/O          G8       GND          L8      HCLK
          C7        I/O          G9       VCCI         L9        I/O
          C8        I/O         G10        I/O        L10        I/O
          C9        I/O         G11        I/O         L11       I/O
         C10        I/O         G12        I/O        L12        I/O
          C11       I/O          H1        I/O         M1        I/O
         C12        I/O          H2        I/O         M2        I/O
          D1       VCCI          H3        I/O         M3        I/O
          D2     TDI, I/O        H4        I/O         M4        I/O
          D3        I/O          H5        I/O         M5        I/O
          D4        I/O          H6      VCCA          M6        I/O
          D5        I/O          H7      VCCA          M7        I/O
          D6        I/O          H8       VCCI         M8      VCCA
          D7        I/O          H9       VCCI         M9        I/O
          D8        I/O         H10      VCCA         M10        I/O
          D9        I/O         H11        I/O        M11        I/O
          D10       I/O         H12        I/O        M12    TDO, I/O
          D11       I/O                  VCCR                    I/O
          D12

                           v3.1                                        55
                                                                                                   54SX Family FPGAs

List of Changes

The following table lists critical changes that were made in the current version of the document.

Previous version  Changes in current version (v3.1)                                                Page
v3.0.1
                  The storage temperature in the "Absolute Maximum Ratings1" table on page 10 was  page 10
                  updated.

                  Table 1 on page 8 was updated.                                                   page 8

Datasheet Categories

In order to provide the latest information to designers, some datasheets are published before data has been fully
characterized. Datasheets are designated as "Product Brief," "Advanced," "Production." The definition of these categories
are as follows:

Product Brief

The product brief is a modified version of an advanced datasheet containing general product information. This brief
summarizes specific device and family information for unreleased products.

Advanced

This datasheet version contains initial estimated information based on simulation, other products, devices, or speed grades.
This information can be used as estimates but not for production.

Unmarked (production)

This datasheet version contains information that is considered to be final.

56                                                   v3.1
Actel and the Actel logo are registered trademarks of Actel Corporation.
            All other trademarks are the property of their owners.

                             http://www.actel.com

Actel Corporation            Actel Europe Ltd.            Actel Japan               Actel Hong Kong
955 East Arques Avenue       Dunlop House, Riverside Way  EXOS Ebisu Bldg. 4F       39th Floor
Sunnyvale, California 94086  Camberley, Surrey GU15 3YL   1-24-14 Ebisu Shibuya-ku  One Pacific Place
USA                          United Kingdom               Tokyo 150 Japan           88 Queensway
Tel: (408) 739-1010          Tel: +44 (0)1276 401450      Tel: +81 03-3445-7671     Admiralty, Hong Kong
Fax: (408) 739-1540          Fax: +44 (0)1276 401490      Fax: +81 03-3445-7668     Tel: 852-22735712

                                                                                                   572137-4/6.03
This datasheet has been downloaded from:
            datasheet.eeworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

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