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A42MX04-3PL100

器件型号:A42MX04-3PL100
器件类别:半导体    可编程逻辑器件   
厂商名称:ETC
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器件描述

FPGA, 684 CLBS, 14000 GATES, 135 MHz, PQFP100

参数

A42MX04-3PL100功能数量 1
A42MX04-3PL100端子数量 100
A42MX04-3PL100最大工作温度 85 Cel
A42MX04-3PL100最小工作温度 -40 Cel
A42MX04-3PL100最大供电/工作电压 3.6 V
A42MX04-3PL100最小供电/工作电压 3 V
A42MX04-3PL100额定供电电压 3.3 V
A42MX04-3PL100加工封装描述 PLASTIC, QFP-100
A42MX04-3PL100状态 ACTIVE
A42MX04-3PL100工艺 CMOS
A42MX04-3PL100包装形状 RECTANGULAR
A42MX04-3PL100包装尺寸 FLATPACK
A42MX04-3PL100表面贴装 Yes
A42MX04-3PL100端子形式 GULL WING
A42MX04-3PL100端子间距 0.6500 mm
A42MX04-3PL100端子涂层 TIN LEAD
A42MX04-3PL100端子位置 QUAD
A42MX04-3PL100包装材料 PLASTIC/EPOXY
A42MX04-3PL100温度等级 INDUSTRIAL
A42MX04-3PL100组织 684 CLBS, 14000 GATES
A42MX04-3PL100最大FCLK时钟频率 135 MHz
A42MX04-3PL100可配置逻辑模块数量 684
A42MX04-3PL100可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
A42MX04-3PL100等效门电路数量 14000
A42MX04-3PL100一个CLB模块最大延时 2.1 ns

文档预览

A42MX04-3PL100器件文档内容

                                                                                                                                        v6.0

40MX and 42MX FPGA Families

Features                                          HiRel Features

High Capacity                                     Commercial, Industrial, Automotive, and Military
                                                      Temperature Plastic Packages
Single-Chip ASIC Alternative
3,000 to 54,000 System Gates                     Commercial, Military Temperature, and MIL-STD-883
Up to 2.5 kbits Configurable Dual-Port SRAM         Ceramic Packages
Fast Wide-Decode Circuitry
Up to 202 User-Programmable I/O Pins             QML Certification
                                                   Ceramic Devices Available to DSCC SMD
High Performance
                                                  Ease of Integration
5.6 ns Clock-to-Out
250 MHz Performance                              Mixed-Voltage Operation (5.0V or 3.3V for core and
5 ns Dual-Port SRAM Access                          I/Os), with PCI-Compliant I/Os
100 MHz FIFOs
7.5 ns 35-Bit Address Decode                     Up to 100% Resource Utilization and 100% Pin
                                                      Locking

                                                   Deterministic, User-Controllable Timing
                                                   Unique In-System Diagnostic and Verification

                                                      Capability with Silicon Explorer II
                                                   Low Power Consumption
                                                   IEEE Standard 1149.1 (JTAG) Boundary Scan Testing

Product Profile            A40MX02    A40MX04     A42MX09    A42MX16        A42MX24   A42MX36

Device                       3,000      6,000      14,000   24,000         36,000      54,000
                                                                                    2,560
Capacity
    System Gates                                    348     624            954         1,230
    SRAM Bits                  295        547         336     608            912         1,184
                                                                              24
Logic Modules                                                                         24
    Sequential                9.5 ns     9.5 ns      5.6 ns                 6.1 ns       6.3 ns
    Combinatorial                                            6.1 ns
    Decode                                                                              10
                                                    348                              1,230
Clock-to-Out                  147        273         516                                1,822
                                 1          1                624            954
SRAM Modules                   57         69           2                                   6
(64x4 or 32x8)                                     104    928            1,410         202
                                                                                         Yes
Dedicated Flip-Flops                                       2              2              Yes
                              44, 68  44, 68, 84        
Maximum Flip-Flops            100        100                140            176            
                                80         80          84                              208, 240
Clocks                                          100, 160                Yes
                                                                                          
User I/O (maximum)                                 100                  Yes            
                                                      176                              208, 256
PCI                                                                84          84        272
                                                            100, 160, 208  160, 208
Boundary Scan Test (BST)                              
                                                                   100           
Packages (by pin count)                                           176         176
    PLCC
    PQFP                                                                        
    VQFP                                                                        
    TQFP
    CQFP
    PBGA

January 2004                                                                                                                                          i
2004 Actel Corporation                          See the Actel website (www.actel.com) for the latest version of this datasheet.
   40MX and 42MX FPGA Families

Ordering Information

            A42MX16 _ 1             PQ      100       ES

                                                           Application (Temperature Range)

                                                                               Blank = Commercial (0 to +70C)
                                                                               I = Industrial (40 to +85C)
                                                                               M = Military (55 to +125C)
                                                                               B = MIL-STD-883
                                                                               A = Automotive (40 to +125C)

                                                         Package Lead Count

                                         Package Type
                                            PL = Plastic Leaded Chip Carrier
                                            PQ = Plastic Quad Flat Pack
                                            TQ = Thin (1.4 mm) Quad Flat Pack
                                            VQ = Very Thin (1.0 mm) Quad Flat Pack
                                            BG = Plastic Ball Grid Array
                                            CQ = Ceramic Quad Flat Pack

                         Speed Grade
                             Blank = Standard Speed
                             1 = Approximately 15% Faster than Standard
                             2 = Approximately 25% Faster than Standard
                             3 = Approximately 35% Faster than Standard
                             F = Approximately 40% Slower than Standard

                Part Number         = 3,000 System Gates
                                    = 6,000 System Gates
                   A40MX02          = 14,000 System Gates
                   A40MX04          = 24,000 System Gates
                   A42MX09          = 36,000 System Gates
                   A42MX16          = 54,000 System Gates
                   A42MX24
                   A42MX36

Plastic Device Resources

                                                          User I/Os

    Device   PLCC PLCC PLCC PQFP PQFP PQFP PQFP VQFP VQFP TQFP PBGA
            44-Pin 68-Pin 84-Pin 100-Pin 160-Pin 208-Pin 240-Pin 80-Pin 100-Pin 176-Pin 272-Pin

A40MX02     34  57                     57                             57                                      

A40MX04     34  57              69      69                             69                                      

A42MX09                       72      83       101                       83                                104  

A42MX16                       72      83       125       140              83                                140  

A42MX24                       72              125       176                                               150  

A42MX36                                               176       202                                          202

Note: Package Definitions
          PLCC = Plastic Leaded Chip Carrier, PQFP = Plastic Quad Flat Pack, TQFP = Thin Quad Flat Pack, VQFP = Very Thin Quad Flat Pack,
          PBGA = Plastic Ball Grid Array

ii                                                  v6.0
                                                                                        40MX and 42MX FPGA Families

Ceramic Device Resources

           User I/Os

   Device  CQFP 208-Pin CQFP 256-Pin

A42MX36                            176  202

Note: Package Definitions CQFP = Ceramic Quad Flat Pack

Temperature Grade Offerings

Package    A40MX02                      A40MX04           A42MX09          A42MX16      A42MX24                   A42MX36
                                           C, I, M
PLCC 44    C, I, M                         C, I, M         C, I, A, M         C, I, M      C, I, M                 C, I, A, M
                                                           C, I, A, M         C, I, M    C, I, A, M                C, I, A, M
PLCC 68    C, I, A, M                    C, I, A, M        C, I, A, M         C, I, M    C, I, A, M
                                         C, I, A, M                         C, I, A, M                               C, I, M
PLCC 84                                                    C, I, A, M                    C, I, A, M                 C, M, B
                                         C, I, A, M        C, I, A, M       C, I, A, M                              C, M, B
PQFP 100   C, I, A, M                                                       C, I, A, M

PQFP 160

PQFP 208

PQFP 240

VQFP 80    C, I, A, M

VQFP 100

TQFP 176

PBGA 272

CQFP 208

CQFP 256

Note:
          C = Commercial
          I = Industrial
          A = Automotive
          M = Military
          B = MIL-STD-883 Class B

Speed Grade Offerings

           F                                        Std               1               2                        3

C                                                                                                                 

I                                                                                                                 

A                                                   

M                                                                     

B                                                                     

Note: Refer to the 40MX and 42MX Automotive Family FPGAs datasheet for details on automotive-grade MX offerings.

Contact your local Actel representative for device availability.

                                                          v6.0                                                                 iii
                                   40MX and 42MX FPGA Families

Table of Contents

40MX and 42MX FPGA Families

General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

MX Architectural Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

Other Architectural Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

Development Tool Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13

Related Documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13

5.0V Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14

5V TTL Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15

3.3V Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16

3.3V LVTTL Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17

Mixed 5.0V/3.3V Operating Conditions (for 42MX Devices Only) . . . . . . . . . . . . . 1-18

Mixed 5.0V/3.3V Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18

Output Drive Characteristics for 5.0V PCI Signaling . . . . . . . . . . . . . . . . . . . . . . . . 1-19

Output Drive Characteristics for 3.3V PCI Signaling . . . . . . . . . . . . . . . . . . . . . . . . 1-20

Junction Temperature (TJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22
Package Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22

Timing Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23

Parameter Measurement  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25

Sequential Module Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-26

Sequential Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27

Decode Module Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28

SRAM Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28

Dual-Port SRAM Timing Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28

Predictable Performance: Tight Delay Distributions . . . . . . . . . . . . . . . . . . . . . . . 1-30

Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-30

Temperature and Voltage Derating Factors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31

PCI System Timing Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-35

PCI Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-35

Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-36

Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-77

Package Pin Assignments

44-Pin PLCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
68-Pin PLCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
84-Pin PLCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3

                             v6.0                                                                                                  v
   40MX and 42MX FPGA Families

Table of Contents

                           100-Pin PQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
                           160-Pin PQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
                           208-Pin PQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
                           240-Pin PQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
                           80-Pin VQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
                           100-Pin VQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
                           176-Pin TQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
                           208-Pin CQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
                           256-Pin CQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
                           272-Pin BGA Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34

                        Datasheet Information

                           List of Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
                           Datasheet Categories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2

vi  v6.0
                                                                 40MX and 42MX FPGA Families

40MX and 42MX FPGA Families

General Description                                              MX Architectural Overview

Actel's 40MX and 42MX families offer a cost-effective            The MX devices are composed of fine-grained building
design solution at 5V. The MX devices are single-chip            blocks that enable fast, efficient logic designs. All devices
solutions and provide high performance while                     within these families are composed of logic modules, I/O
shortening the system design and development cycle.              modules, routing resources and clock networks, which
MX devices can integrate and consolidate logic                   are the building blocks for fast logic designs. In addition,
implemented in multiple PALs, CPLDs, and FPGAs.                  the A42MX36 device contains embedded dual-port
Example applications include high-speed controllers and          SRAM modules, which are optimized for high-speed
address decoding, peripheral bus interfaces, DSP, and co-        datapath functions such as FIFOs, LIFOs and scratchpad
processor functions.                                             memory. A42MX24 and A42MX36 also contain wide-
                                                                 decode modules.
The MX device architecture is based on Actel's patented
antifuse technology implemented in a 0.45m triple-              Logic Modules
metal CMOS process. With capacities ranging from 3,000
to 54,000 system gates, the MX devices provide                   The 40MX logic module is an eight-input, one-output
performance up to 250 MHz, are live on power-up and              logic circuit designed to implement a wide range of logic
have one-fifth the standby power consumption of                  functions with efficient use of interconnect routing
comparable FPGAs. Actel's MX FPGAs provide up to 202             resources (Figure 1-1).
user I/Os and are available in a wide variety of packages        The logic module can implement the four basic logic
and speed grades.                                                functions (NAND, AND, OR and NOR) in gates of two,
                                                                 three, or four inputs. The logic module can also
Actel's A42MX24 and A42MX36 devices also feature                 implement a variety of D-latches, exclusivity functions,
MultiPlex I/Os, which support mixed-voltage systems,             AND-ORs and OR-ANDs. No dedicated hard-wired latches
enable programmable PCI, deliver high-performance                or flip-flops are required in the array; latches and flip-
operation at both 5.0V and 3.3V, and provide a low-              flops can be constructed from logic modules whenever
power mode. The devices are fully compliant with the             required in the application.
PCI Local Bus Specification (version 2.1). They deliver
200 MHz on-chip operation and 6.1 ns clock-to-output             Figure 1-1 40MX Logic Module
performance.

The 42MX24 and 42MX36 devices include system-level
features such as IEEE Standard 1149.1 (JTAG) Boundary
Scan Testing and fast wide-decode modules. In addition,
the A42MX36 device offers dual-port SRAM for
implementing fast FIFOs, LIFOs, and temporary data
storage. The storage elements can efficiently address
applications requiring wide datapath manipulation and
can perform transformation functions such as those
required for telecommunications, networking, and DSP.

All MX devices are fully tested over automotive and
military temperature ranges. In addition, the largest
member of the family, the A42MX36, is available in both
CQ208 and CQ256 ceramic packages screened to MIL-
STD-883 levels. For easy prototyping and conversion from
plastic to ceramic, the CQ208 and PQ208 devices are pin-
compatible.

                                                           v6.0  1-1
40MX and 42MX FPGA Families

The 42MX devices contain three types of logic modules:                         A0                                         S0
combinatorial (C-modules), sequential (S-modules) and                          B0
decode (D-modules). Figure 1-2 illustrates the                                                                    D00
combinatorial logic module. The S-module, shown in                                   A1
Figure 1-3, implements the same combinatorial logic                                  B1                           D01         Y
function as the C-module while adding a sequential
element. The sequential element can be configured as                                                              D10
either a D-flip-flop or a transparent latch. The S-module
register can be bypassed so that it implements purely                                                             D11
combinatorial logic.
                                                                                                                          S1

                                                                               Figure 1-2 42MX C-Module Implementation

     D00                                                                       D00

     D01                                                                       D01

     D10                         YD       Q OUT                                D10              YD    Q OUT

     D11                     S0                                                D11       S0     GATE

     S1                              CLR                                       S1

     Up to 7-Input Function Plus D-Type Flip-Flop with Clear                   Up to 7-Input Function Plus Latch

     D0                      YD           Q OUT                                          D00       Y OUT
                                                                                                S0
     D1                          GATE                                                    D01
              S                     CLR                                                  D10

                                                                                         D11
                                                                                            S1

                           Up to 4-Input Function Plus Latch with Clear        Up to 8-Input Function (Same as C-Module)
Figure 1-3 42MX S-Module Implementation

1-2                                                                      v6.0
                                                                                       40MX and 42MX FPGA Families

A42MX24 and A42MX36 devices contain D-modules,                   highest order address bits (RDAD5 and WRAD5) are not
which are arranged around the periphery of the device.           used. The read and write ports of the SRAM block
D-modules contain wide-decode circuitry, providing a             contain independent clocks (RCLK and WCLK) with
fast, wide-input AND function similar to that found in           programmable polarities offering active HIGH or LOW
CPLD architectures (Figure 1-4). The D-module allows             implementation. The SRAM block contains eight data
A42MX24 and A42MX36 devices to perform wide-                     inputs (WD[7:0]), and eight outputs (RD[7:0]), which are
decode functions at speeds comparable to CPLDs and               connected to segmented vertical routing tracks.
PALs. The output of the D-module has a programmable              The A42MX36 dual-port SRAM blocks provide an optimal
inverter for active HIGH or LOW assertion. The D-module          solution for high-speed buffered applications requiring
output is hardwired to an output pin, and can also be            FIFO and LIFO queues. The ACTgen Macro Builder within
fed back into the array to be incorporated into other            Actel's Designer software provides capability to quickly
logic.                                                           design memory functions with the SRAM blocks. Unused
                                                                 SRAM blocks can be used to implement registers for
Dual-Port SRAM Modules                                           other user logic within the design.

The A42MX36 device contains dual-port SRAM modules                              7 Inputs
that have been optimized for synchronous or
asynchronous applications. The SRAM modules are                                                                 Hard-Wire to I/O
arranged in 256-bit blocks that can be configured as 32x8
or 64x4. SRAM modules can be cascaded together to                              Programmable
form memory spaces of user-definable width and depth.                          Inverter
A block diagram of the A42MX36 dual-port SRAM block
is shown in Figure 1-5.                                                                       Feedback to Array

The A42MX36 SRAM modules are true dual-port                      Figure 1-4 A42MX24 and A42MX36 D-Module
structures containing independent read and write ports.          Implementation
Each SRAM module contains six bits of read and write
addressing (RDAD[5:0] and WRAD[5:0], respectively) for
64x4-bit blocks. When configured in byte mode, the

       WD[7:0]                             Latches

                                                           [7:0]

                                                                         [5:0]                RDAD[5:0]
                                                                                Latches
                                           Write SRAM Module Read
                                           Port 32 x 8 or 64 x 4 Port
                           [5:0] Logic (256 Bits)                 Logic

WRAD[5:0]                                                                       Read
                  Latches                                                       Logic
                                                                                       REN

MODE   Write                                        RD[7:0]                            RCLK
BLKEN  Logic                               Routing Tracks

  WEN

WCLK

Figure 1-5 A42MX36 Dual-Port SRAM Block

                                                           v6.0                                          1-3
40MX and 42MX FPGA Families

Routing Structure                                             Segmented   Logic
                                                              Horizontal  Modules
The MX architecture uses vertical and horizontal routing      Routing
tracks to interconnect the various logic and I/O modules.
These routing tracks are metal interconnects that may be                  Antifuses
continuous or split into segments. Varying segment
lengths allow the interconnect of over 90% of design                                   Vertical Routing Tracks
tracks to occur with only two antifuse connections.
Segments can be joined together at the ends using             Figure 1-6 MX Routing Structure
antifuses to increase their lengths up to the full length of
the track. All interconnects can be accomplished with a       Clock Networks
maximum of four antifuses.
                                                              The 40MX devices have one global clock distribution
Horizontal Routing                                            network (CLK). A signal can be put on the CLK network
                                                              by being routed through the CLKBUF buffer.
Horizontal routing tracks span the whole row length or
are divided into multiple segments and are located in         In 42MX devices, there are two low-skew, high-fanout
between the rows of modules. Any segment that spans           clock distribution networks, referred to as CLKA and
more than one-third of the row length is considered a         CLKB. Each network has a clock module (CLKMOD) that
long horizontal segment. A typical channel is shown in        can select the source of the clock signal from any of the
Figure 1-6. Within horizontal routing, dedicated routing      following (Figure 1-7 on page 1-5):
tracks are used for global clock networks and for power
and ground tie-off tracks. Non-dedicated tracks are used          Externally from the CLKA pad, using CLKBUF
for signal nets.                                                       buffer

Vertical Routing                                                   Externally from the CLKB pad, using CLKBUF
                                                                       buffer
Another set of routing tracks run vertically through the
module. There are three types of vertical tracks: input,          Internally from the CLKINTA input, using CLKINT
output, and long. Long tracks span the column length of                buffer
the module, and can be divided into multiple segments.
Each segment in an input track is dedicated to the input          Internally from the CLKINTB input, using CLKINT
of a particular module; each segment in an output track                buffer
is dedicated to the output of a particular module. Long
segments are uncommitted and can be assigned during           The clock modules are located in the top row of I/O
routing. Each output segment spans four channels (two         modules. Clock drivers and a dedicated horizontal clock
above and two below), except near the top and bottom          track are located in each horizontal routing channel.
of the array, where edge effects occur. Long vertical
tracks contain either one or two segments. An example         Clock input pads in both 40MX and 42MX devices can
of vertical routing tracks and segments is shown in           also be used as normal I/Os, bypassing the clock
Figure 1-6.                                                   networks.

Antifuse Structures                                           The A42MX36 device has four additional register control
                                                              resources, called quadrant clock networks (Figure 1-8 on
An antifuse is a "normally open" structure. The use of        page 1-5). Each quadrant clock provides a local, high-
antifuses to implement a programmable logic device            fanout resource to the contiguous logic modules within
results in highly testable structures as well as efficient    its quadrant of the device. Quadrant clock signals can
programming algorithms. There are no pre-existing             originate from specific I/O pins or from the internal array
connections; temporary connections can be made using          and can be used as a secondary register clock, register
pass transistors. These temporary connections can isolate     clear, or output enable.
individual antifuses to be programmed and individual
circuit structures to be tested, which can be done before
and after programming. For instance, all metal tracks can
be tested for continuity and shorts between adjacent
tracks, and the functionality of all logic modules can be
verified.

1-4                          v6.0
                                                                                         40MX and 42MX FPGA Families

                                             CLKB               CLKINB

               CLKA                                             CLKINA
          From
          Pads                                                         S0  Internal
                                                      CLKMOD S1            Signal

                                                                           CLKO(17)

                                              Clock                        CLKO(16)
                                             Drivers

                                                                           CLKO(15)

                                                                             CLKO(2)
                                                                             CLKO(1)
                                                                Clock Tracks

Figure 1-7 Clock Networks of 42MX Devices

QCLKA     Quad                                     QCLK1        QCLK3            Quad       QCLKC
          Clock                                                                   Clock
QCLKB     Modul                                                                  Modul       QCLKD
*QCLK1IN                                                                                 *QCLK3IN
          S0 S1                                                                  S1 S0

          Quad                                     QCLK2        QCLK4            Quad

          Clock                                                                  Clock
          Modul                                                                  Modul

*QCLK2IN                                                                                 *QCLK4IN

          S0 S1                                                                  S1 S0

Note: *QCLK1IN, QCLK2IN, QCLK3IN, and QCLK4IN are internally-generated signals.
Figure 1-8 Quadrant Clock Network of A42MX36 Devices

                                                          v6.0                                      1-5
40MX and 42MX FPGA Families

MultiPlex I/O Modules                                                            STD

42MX devices feature Multiplex I/Os and support 5.0V,            Signal                 Output
3.3V, and mixed 3.3V/5.0V operations.                                PCI Enable
                                                                     Fuse        PCI
The MultiPlex I/O modules provide the interface between                          Drive
the device pins and the logic array. Figure 1-9 is a block
diagram of the 42MX I/O module. A variety of user                Figure 1-10 PCI Output Structure of A42MX24 and
functions, determined by a library macro selection, can          A42MX36 Devices
be implemented in the module. (Refer to the Antifuse
Macro Library Guide for more information.) All 42MX I/O          Other Architectural Features
modules contain tristate buffers, with input and output
latches that can be configured for input, output, or             Performance
bidirectional operation.
                                                                 MX devices can operate with internal clock frequencies
All 42MX devices contain flexible I/O structures, where          of 250 MHz, enabling fast execution of complex logic
each output pin has a dedicated output-enable control            functions. MX devices are live on power-up and do not
(Figure 1-9). The I/O module can be used to latch input or       require auxiliary configuration devices and thus are an
output data, or both, providing fast set-up time. In             optimal platform to integrate the functionality
addition, the Actel Designer software tools can build a D-       contained in multiple programmable logic devices. In
type flip-flop using a C-module combined with an I/O             addition, designs that previously would have required a
module to register input and output signals. Refer to the        gate array to meet performance can be integrated into
Antifuse Macro Library Guide for more details.                   an MX device with improvements in cost and time-to-
                                                                 market. Using timing-driven place-and-route (TDPR)
A42MX24 and A42MX36 devices also offer selectable PCI            tools, designers can achieve highly deterministic device
output drives, enabling 100% compliance with version             performance.
2.1 of the PCI specification. For low-power systems, all
inputs and outputs are turned off to reduce current              User Security
consumption to below 500A.
                                                                 The Actel FuseLock provides robust security against
To achieve 5.0V or 3.3V PCI-compliant output drives on           design theft. Special security fuses are hidden in the
A42MX24 and A42MX36 devices, a chip-wide PCI fuse is             fabric of the device and prevent unauthorized users from
programmed via the Device Selection Wizard in the                accessing the programming and/or probe interfaces. It is
Designer software (Figure 1-10). When the PCI fuse is not        virtually impossible to identify or bypass these fuses
programmed, the output drive is standard.                        without damaging the device, making Actel antifuse
                                                                 FPGAs immune to both invasive and noninvasive attacks.
Actel's Designer software development tools provide a
design library of I/O macro functions that can implement         Special security fuses in 40MX devices include the Probe
all I/O configurations supported by the MX FPGAs.                Fuse and Program Fuse. The former disables the probing
                                                                 circuitry while the latter prohibits further programming
                                                  EN             of all fuses, including the Probe Fuse. In 42MX devices,
                                                                 there is the Security Fuse which, when programmed,
                 QD                                              both disables the probing circuitry and prohibits further
                                                                 programming of the device.
     From Array              PAD
                                                                 Look for this symbol to ensure your valuable IP is secure.
                 G/CLK*
                                                                 For more information, refer to Actel's Implementation of
     To Array    QD                                              Security in Actel Antifuse FPGAs application note.

                                      G/CLK*
Note: *Can be configured as a Latch or D Flip-Flop (Using

          C-Module)

Figure 1-9 42MX I/O Module

1-6                                                        v6.0
                                                                       40MX and 42MX FPGA Families

                                TM                               nonprogrammed), Silicon Sculptor II also allows self-test
                                                                 to verify its own hardware extensively.
                                        ue                       The procedure for programming an MX device using
Figure 1-11 Fuselock                                           Silicon Sculptor II is as follows:
                                                                 1. Load the .AFM file
Programming                                                      2. Select the device to be programmed
                                                                 3. Begin programming
Device programming is supported through the Silicon              When the design is ready to go to production, Actel
Sculptor series of programmers. Silicon Sculptor II is a         offers device volume-programming services either
compact, robust, single-site and multi-site device               through distribution partners or via In-House
programmer for the PC. With standalone software,                 Programming from the factory.
Silicon Sculptor II is designed to allow concurrent              For more details on programming MX devices, please
programming of multiple units from the same PC.                  refer to the Programming Antifuse Devices and the
Silicon Sculptor II programs devices independently to            Silicon Sculptor II user's guides.
achieve the fastest programming times possible. After
being programmed, each fuse is verified to insure that it        Power Supply
has been programmed correctly. Furthermore, at the end
of programming, there are integrity tests that are run to        MX devices are designed to operate in both 5.0V and
ensure no extra fuses have been programmed. Not only             3.3V environments. In particular, 42MX devices can
does it test fuses (both programmed and                          operate in mixed 5.0V/3.3V systems. Table 1 describes the
                                                                 voltage support of MX devices.

Table 1 Voltage Support of MX Devices

Device  VCC   VCCA  VCCI                    Maximum Input Tolerance    Nominal Output Voltage
40MX    5.0V                                               5.5V                      5.0V

        3.3V                                                   3.6V  3.3V

42MX         5.0V  5.0V                                         5.5V  5.0V

             3.3V  3.3V                                         3.6V  3.3V

             5.0V  3.3V                                         5.5V  3.3V

Power-Up/Down in Mixed-Voltage Mode                              Low Power Mode

When powering up 42MX in mixed voltage mode                      42MX devices have been designed with a Low Power
                                                                 Mode. This feature, activated with setting the special LP
(VCCA = 5.0V and VCCI = 3.3V), VCCA must be greater than         pin to HIGH for a period longer than 800 ns, is
or equal to VCCI throughout the power-up sequence. If            particularly useful for battery-operated systems where
VCCI exceeds VCCA during power up, either the I/Os' input        battery life is a primary concern. In this mode, the core of
protection junction on the I/Os will be forward-biased or        the device is turned off and the device consumes minimal
                                                                 power with low standby current. In addition, all input
the I/Os will be at logical HIGH, and ICC rises to high          buffers are turned off, and all outputs and bidirectional
levels. For power-down, any sequence with VCCA and               buffers are tristated. Since the core of the device is
VCCI can be implemented.                                         turned off, the states of the registers are lost. The device
                                                                 must be re-initialized when exiting Low Power Mode. I/
                                                                 Os can be driven during LP mode, and clock pins should
                                                                 be driven HIGH or LOW and should not float to avoid
                                                                 drawing current. To exit LP mode, the LP pin must be
                                                                 pulled LOW for over 200 s to allow for charge pumps to
                                                                 power up, and device initialization will begin.

                                                           v6.0                                1-7
40MX and 42MX FPGA Families

Power Dissipation                                           The power dissipated by a CMOS circuit can be expressed
                                                            by the equation:
The general power consumption of MX devices is made
up of static and dynamic power and can be expressed                        Power (W) = CEQ * VCCA2 * F(1)
with the following equation:
                                                            where:
General Power Equation
                                                            CEQ =Equivalent capacitance expressed in picofarads (pF)
P = [ICCstandby + ICCactive] * VCCI + IOL* VOL* N           VCCA =Power supply in volts (V)
                      + IOH * (VCCI VOH) * M              F =Switching frequency in megahertz (MHz)

where:                                                      Equivalent Capacitance

    ICCstandby is the current flowing when no inputs or     Equivalent capacitance is calculated by measuring
    outputs are changing.                                   ICCactive at a specified frequency and voltage for each
                                                            circuit component of interest. Measurements have been
    ICCactive is the current flowing due to CMOS            made over a range of frequencies at a fixed value of VCC.
    switching.                                              Equivalent capacitance is frequency-independent, so the
                                                            results can be used over a wide range of operating
    IOL, IOH are TTL sink/source currents.                  conditions. Equivalent capacitance values are shown
    VOL, VOH are TTL level output voltages.                 below.
    N equals the number of outputs driving TTL loads to
    VOL.                                                    CEQ Values for Actel MX FPGAs
    M equals the number of outputs driving TTL loads to
    VOH.                                                    Modules (CEQM)3.5
Accurate values for N and M are difficult to determine      Input Buffers (CEQI)6.9
because they depend on the family type, on design           Output Buffers (CEQO)18.2
details, and on the system I/O. The power can be divided    Routed Array Clock Buffer Loads (CEQCR)1.4
into two components: static and active.                     To calculate the active power dissipated from the
                                                            complete design, the switching frequency of each part of
Static Power Component                                      the logic must be known. The equation below shows a
                                                            piece-wise linear summation over all components.
The static power due to standby current is typically a
small component of the overall power consumption.                  Power = VCCA2 * [(m x CEQM * fm)Modules +
Standby power is calculated for commercial, worst-case            (n * CEQI * fn)Inputs + (p * (CEQO + CL) *
conditions. The static power dissipation by TTL loads
depends on the number of outputs driving, and on the                                        fp)outputs +
DC load current. For instance, a 32-bit bus sinking 4mA at        0.5 * (q1 * CEQCR * fq1)routed_Clk1 + (r1 *
0.33V will generate 42mW with all outputs driving LOW,
and 140mW with all outputs driving HIGH. The actual                                      fq1)routed_Clk1 +
dissipation will average somewhere in between, as I/Os            0.5 * (q2 * CEQCR * fq2)routed_Clk2 + (r2 *
switch states with time.
                                                                                       fq2)routed_Clk2 (2)
Active Power Component
                                                            where:
Power dissipation in CMOS devices is usually dominated
by the dynamic power dissipation. Dynamic power             m = Number of logic modules switching at
consumption is frequency-dependent and is a function of                 frequency fm
the logic and the external I/O. Active power dissipation
results from charging internal chip capacitances of the     n = Number of input buffers switching at
interconnect, unprogrammed antifuses, module inputs,                    frequency fn
and module outputs, plus external capacitances due to
PC board traces and load device inputs. An additional       p = Number of output buffers switching at
component of the active power dissipation is the totem                  frequency fp
pole current in the CMOS transistor pairs. The net effect
can be associated with an equivalent capacitance that       q1 = Number of clock loads on the first routed array
can be combined with frequency and voltage to                           clock
represent active power dissipation.
                                                            q2 = Number of clock loads on the second routed
                                                                        array clock

                                                            r1 = Fixed capacitance due to first routed array
                                                                        clock

                                                            r2 = Fixed capacitance due to second routed array
                                                                        clock

1-8                          v6.0
                                                                             40MX and 42MX FPGA Families

CEQM =   Equivalent capacitance of logic modules in pF             resources. Silicon Explorer II's noninvasive method does
CEQI =   Equivalent capacitance of input buffers in pF             not alter timing or loading effects, thus shortening the
CEQO =   Equivalent capacitance of output buffers in pF            debug cycle and providing a true representation of the
CEQCR =  Equivalent capacitance of routed array clock in           device under actual functional situations.
         pF
                                                                   Silicon Explorer II samples data at 100 MHz
CL = Output load capacitance in pF                                 (asynchronous) or 66 MHz (synchronous). Silicon Explorer
fm = Average logic module switching rate in MHz                    II attaches to a PC's standard COM port, turning the PC
fn = Average input buffer switching rate in MHz                    into a fully functional 18-channel logic analyzer. Silicon
fp = Average output buffer switching rate in MHz                   Explorer II allows designers to complete the design
fq1 = Average first routed array clock rate in MHz                 verification process at their desks and reduces
fq2 = Average second routed array clock rate in MHz                verification time from several hours per cycle to a few
Fixed Capacitance Values for MX FPGAs (pF)                         seconds.

Device Type  r1                 r2                                 Silicon Explorer II is used to control the MODE, DCLK, SDI
             routed_Clk1        routed_Clk2                        and SDO pins in MX devices to select the desired nets for
                                                                   debugging. The user simply assigns the selected internal
A40MX02      41.4               N/A                                nets in the Silicon Explorer II software to the PRA/PRB
                                                                   output pins for observation. Probing functionality is
A40MX04      68.6               N/A                                activated when the MODE pin is held HIGH.

A42MX09      118                118                                Figure 1-12 illustrates the interconnection between
                                                                   Silicon Explorer II and 40MX devices, while Figure 1-13
A42MX16      165                165                                on page 1-10 illustrates the interconnection between
                                                                   Silicon Explorer II and 42MX devices
A42MX24      185                185
                                                                   To allow for probing capabilities, the security fuses must
A42MX36      220                220                                not be programmed. (Refer to "User Security"
                                                                   section on page 6 for the security fuses of 40MX and
Test Circuitry and Silicon Explorer II Probe                       42MX devices). Table 2 on page 1-10 summarizes the
                                                                   possible device configurations for probing.
MX devices contain probing circuitry that provides built-
in access to every node in a design, via the use of Silicon        PRA and PRB pins are dual-purpose pins. When the
Explorer II. Silicon Explorer II is an integrated hardware         "Reserve Probe Pin" is checked in the
and software solution that, in conjunction with the                Designer software, PRA and PRB pins are reserved as
Designer software, allow users to examine any of the               dedicated outputs for probing. If PRA and PRB pins are
internal nets of the device while it is operating in a             required as user I/Os to achieve successful layout and
prototyping or a production system. The user can probe             "Reserve Probe Pin" is checked, the layout tool will
into an MX device without changing the placement and               override the option and place user I/Os on PRA and PRB
routing of the design and without using any additional             pins.

                          16 Logic Analyzer Channels

             Serial Connection                                               40MX
              to Windows PC
                                                     Silicon       MODE
                                                   Explorer II       SDI

                                                                   DCLK

                                                                    SDO

                                                                        PRA
                                                                PRB

Figure 1-12 Silicon Explorer II Setup with 40MX

                                                             v6.0                  1-9
40MX and 42MX FPGA Families

                             16 Logic Analyzer Channels

                  Serial Connection                                                      42MX
                   to Windows PC
                                                     Silicon    MODE
                                                   Explorer II    SDI

                                                                DCLK

                                                                 SDO

                                                                       PRA
                                                                PRB

Figure 1-13 Silicon Explorer II Setup with 42MX

Table 2 Device Configuration Options for Probe Capability

Security Fuse(s)                     MODE                                   PRA, PRB1          SDI, SDO, DCLK1
Programmed                                                                   User I/Os2              User I/Os2

No                                   LOW

No                                   HIGH                       Probe Circuit Outputs          Probe Circuit Inputs

Yes                                                            Probe Circuit Secured          Probe Circuit Secured

Notes:

1. Avoid using SDI, SDO, DCLK, PRA and PRB pins as input or bidirectional ports. Since these pins are active during probing, input
    signals will not pass through these pins and may cause contention.

2. If no user signal is assigned to these pins, they will behave as unused I/Os in this mode. See the "Pin Descriptions" section
    on page 77 for information on unused I/O pins.

Design Consideration                                            Each test section is accessed through the TAP, which has
                                                                four associated pins: TCK (test clock input), TDI and TDO
It is recommended to use a series 70 termination                (test data input and output), and TMS (test mode
resistor on every probe connector (SDI, SDO, MODE,              selector).
DCLK, PRA and PRB). The 70 series termination is used
to prevent data transmission corruption during probing           The TAP controller is a four-bit state machine. The '1's
and reading back the checksum.                                  and '0's represent the values that must be present at TMS
                                                                at a rising edge of TCK for the given state transition to
IEEE Standard 1149.1 Boundary Scan Test                         occur. IR and DR indicate that the instruction register or
(BST) Circuitry                                                 the data register is operating in that state.

42MX24 and 42MX36 devices are compatible with IEEE              The TAP controller receives two control inputs (TMS and
Standard 1149.1 (informally known as Joint Testing              TCK) and generates control and clock signals for the rest
Action Group Standard or JTAG), which defines a set of          of the test logic architecture. On power-up, the TAP
hardware architecture and mechanisms for cost-effective         controller enters the Test-Logic-Reset state. To guarantee
board-level testing. The basic MX boundary-scan logic           a reset of the controller from any of the possible states,
circuit is composed of the TAP (test access port), TAP          TMS must remain high for five TCK cycles.
controller, test data registers and instruction register
(Figure 1-14 on page 1-11). This circuit supports all           42MX24 and 42MX36 devices support three types of test
mandatory IEEE 1149.1 instructions (EXTEST, SAMPLE/             data registers: bypass, device identification, and
PRELOAD and BYPASS) and some optional instructions.             boundary scan. The bypass register is selected when no
Table 3 on page 1-11 describes the ports that control           other register needs to be accessed in a device. This
JTAG testing, while Table 4 on page 1-11 describes the          speeds up test data transfer to other devices in a test
test instructions supported by these MX devices.                data path. The 32-bit device identification register is a
                                                                shift register with four fields (lowest significant byte
                                                                (LSB), ID number, part number and version). The
                                                                boundary-scan register observes and controls the state of
                                                                each I/O pin.

1-10                                               v6.0
                                                                                       40MX and 42MX FPGA Families

Each I/O cell has three boundary-scan register cells, each         at the TDO pin. The parallel ports are connected to the
with a serial-in, serial-out, parallel-in, and parallel-out        internal core logic tile and the input, output and control
pin. The serial pins are used to serially connect all the          ports of an I/O buffer to capture and load data into the
boundary-scan register cells in a device into a boundary-          register to control or observe the logic state of each I/O.
scan register chain, which starts at the TDI pin and ends

                                         Boundary Scan Register                        Output                 TDO
                                                                                        MUX

                                                                    Bypass
                                                                   Register

                             Control Logic

                 JTAG  TAP Controller        Instruction
             TMS                               Decode
             TCK
                             Instruction
                 JTAG         Register
              TDI

Figure 1-14 42MX IEEE 1149.1 Boundary Scan Circuitry

Table 3 Test Access Port Descriptions

Port            Description

TMS (Test Mode Serial input for the test logic control bits. Data is captured on the rising edge of the test logic clock (TCK).
Select)

TCK (Test Clock Input) Dedicated test logic clock used serially to shift test instruction, test data, and control inputs on the rising edge
                               of the clock, and serially to shift the output data on the falling edge of the clock. The maximum clock frequency
                               for TCK is 20 MHz.

TDI (Test Data Input) Serial input for instruction and test data. Data is captured on the rising edge of the test logic clock.

TDO (Test Data Serial output for test instruction and data from the test logic. TDO is set to an Inactive Drive state (high

Output)         impedance) when data scanning is not in progress.

Table 4 Supported BST Public Instructions

Instruction            IR Code (IR2.IR0) Instruction Type                              Description

EXTEST                 000                   Mandatory             Allows the external circuitry and board-level interconnections to

                                                                   be tested by forcing a test pattern at the output pins and

                                                                   capturing test results at the input pins.

SAMPLE/PRELOAD         001                   Mandatory             Allows a snapshot of the signals at the device pins to be
                                                                   captured and examined during operation

HIGH Z                 101                   Optional              Tristates all I/Os to allow external signals to drive pins. Please

                                                                   refer to the IEEE Standard 1149.1 specification.

CLAMP                  110                   Optional              Allows state of signals driven from component pins to be

                                                                   determined from the Boundary-Scan Register. Please refer to

                                                                   the IEEE Standard 1149.1 specification for details.

BYPASS                 111                   Mandatory             Enables the bypass register between the TDI and TDO pins. The

                                                                   test data passes through the selected device to adjacent devices

                                                                   in the test chain.

                                                             v6.0                                                                1-11
   40MX and 42MX FPGA Families

JTAG Mode Activation

The JTAG test logic circuit is activated in the Designer
software by selecting Tools -> Device Selection. This
brings up the Device Selection dialog box as shown in
Figure 1-15. The JTAG test logic circuit can be enabled by
clicking the "Reserve JTAG Pins" check box. Table 5
explains the pins' behavior in either mode.

                                                             Figure 1-15 Device Selection Wizard

Table 5 Boundary Scan Pin Configuration and Functionality

Reserve JTAG  Checked                                                                               Unchecked

TCK           BST input; must be terminated to logical HIGH or LOW to avoid floating                User I/O

TDI, TMS      BST input; may float or be tied to HIGH                                               User I/O

TDO           BST output; may float or be connected to TDI of another device                        User I/O

TRST Pin and TAP Controller Reset                            Boundary Scan Description Language
                                                             (BSDL) File
An active reset (TRST) pin is not supported; however, MX
devices contain power-on circuitry that resets the           Conforming to the IEEE Standard 1149.1 requires that
boundary scan circuitry upon power-up. Also, the TMS         the operation of the various JTAG components be
pin is equipped with an internal pull-up resistor. This      documented. The BSDL file provides the standard format
allows the TAP controller to remain in or return to the      to describe the JTAG components that can be used by
Test-Logic-Reset state when there is no input or when a      automatic test equipment software. The file includes the
logical 1 is on the TMS pin. To reset the controller, TMS    instructions that are supported, instruction bit pattern,
must be HIGH for at least five TCK cycles.                   and the boundary-scan chain order. For an in-depth
                                                             discussion on BSDL files, please refer to Actel BSDL Files
                                                             Format Description application note.

                                                             Actel BSDL files are grouped into two categories -
                                                             generic and device-specific. The generic files assign all
                                                             user I/Os as inouts. Device-specific files assign user I/Os as
                                                             inputs, outputs or inouts.

                                                             Generic files for MX devices are available on Actel's website
                                                             at http://www.actel.com/techdocs/models/bsdl.html.

1-12                                                   v6.0
                                                                 40MX and 42MX FPGA Families

Development Tool Support                                         Related Documents

The MX family of FPGAs is fully supported by both Actel's        Application Notes
LiberoTM Integrated Design Environment and Designer
FPGA Development software. Actel Libero IDE is a design          Actel BSDL Files Format Description
management environment that streamlines the design               www.actel.com/documents/BSDLformat_AN.pdf
flow. Libero IDE provides an integrated design manager           Programming Antifuse Devices
that seamlessly integrates design tools while guiding the        http://www.actel.com/documents/
user through the design flow, managing all design and            AntifuseProgram_AN.pdf
log files, and passing necessary design data among tools.        Actel's Implementation of Security in Actel Antifuse
Additionally, Libero IDE allows users to integrate both          FPGAs
schematic and HDL synthesis into a single flow and verify        www.actel.com/documents/Antifuse_Security_AN.pdf
the entire design in a single environment. Libero IDE
includes Synplify for Actel from Synplicity, ViewDraw          User's Guides and Manuals
for Actel from Mentor Graphics, ModelSimTM HDL
Simulator from Mentor Graphics, WaveFormer LiteTM               Antifuse Macro Library Guide
from SynaptiCADTM, and Designer software from Actel.             www.actel.com/documents/libguide_UG.pdf
Refer to the Libero IDE flow (located on Actel's website)        Silicon Sculptor II
diagram for more information.                                    www.actel.com/techdocs/manuals/default.asp#programmers

Actel's Designer software is a place-and-route tool and          Miscellaneous
provides a comprehensive suite of backend support tools
for FPGA development. The Designer software includes             Libero IDE Flow Diagram
timing-driven place-and-route, and a world-class                 www.actel.com/products/tools/libero/flow.html
integrated static timing analyzer and constraints editor.
With the Designer software, a user can lock his/her
design pins before layout while minimally impacting the
results of place-and-route. Additionally, the back-
annotation flow is compatible with all the major
simulators and the simulation results can be cross-probed
with Silicon Explorer II, Actel's integrated verification
and logic analysis tool. Another tool included in the
Designer software is the ACTgen macro builder, which
easily creates popular and commonly used logic
functions for implementation into your schematic or HDL
design. Actel's Designer software is compatible with the
most popular FPGA design entry and verification tools
from companies such as Mentor Graphics, Synplicity,
Synopsys, and Cadence Design Systems. The Designer
software is available for both the Windows and UNIX
operating systems.

Actel's Designer software is compatible with the most
popular FPGA design entry and verification tools from
companies such as Mentor Graphics, Synplicity, Synopsys,
and Cadence Design Systems. The Designer software is
available for both the Windows and UNIX operating
systems.

                                                           v6.0  1-13
40MX and 42MX FPGA Families

5.0V Operating Conditions

Table 6 Absolute Maximum Ratings for 40MX Devices*

Symbol                                 Parameter              Limits                Units

VCC                 DC Supply Voltage                         0.5 to +7.0             V

VI                  Input Voltage                             0.5 to VCC+0.5          V

VO                  Output Voltage                            0.5 to VCC+0.5          V

tSTG                Storage Temperature                       65 to +150              C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Exposure to
          absolute maximum rated conditions for extended periods may affect device reliability. Devices should not be operated outside the
          Recommended Operating Conditions.

Table 7 Absolute Maximum Ratings for 42MX Devices*

Symbol                                 Parameter              Limits                Units

VCCI                DC Supply Voltage for I/Os                0.5 to +7.0             V

VCCA                DC Supply Voltage for Array               0.5 to +7.0             V

VI                  Input Voltage                             0.5 to VCCI+0.5         V

VO                  Output Voltage                            0.5 to VCCI+0.5         V

tSTG                Storage Temperature                       65 to +150              C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Exposure to
          absolute maximum rated conditions for extended periods may affect device reliability. Devices should not be operated outside the
          Recommended Operating Conditions.

Table 8 Recommended Operating Conditions

Parameter           Commercial                    Industrial  Military          Units

Temperature Range*  0 to +70                      -40 to +85  55 to +125       C

VCC (40MX)          4.75 to 5.25                  4.5 to 5.5  4.5 to 5.5        V

VCCA (42MX)         4.75 to 5.25                  4.5 to 5.5  4.5 to 5.5        V

VCCI (42MX)         4.75 to 5.25                  4.5 to 5.5  4.5 to 5.5        V

Note: *Ambient temperature (TA) is used for commercial and industrial grades; case temperature (TC) is used for military grades.

1-14                                              v6.0
                                                                               40MX and 42MX FPGA Families

5V TTL Electrical Specifications

Table 9 5V TTL Electrical Specifications

                                     Commercial         Commercial -F    Industrial                       Military

Symbol                  Parameter    Min.    Max.       Min.   Max.      Min.   Max.      Min.            Max. Units
VOH1                    IOH = -10mA   2.4                2.4              3.7              3.7
                        IOH = -4mA             0.5               0.5              0.4                               V
VOL1                    IOL = 10mA   -0.3               -0.3             -0.3     0.8     -0.3
                                      2.0      0.8       2.0     0.8      2.0  VCC+0.3     2.0                      V
                         IOL = 6mA    2.0   VCC+0.3      2.0  VCC+0.3     2.0  VCCI+0.3    2.0
                                            VCCI+0.3          VCCI+0.3            -10                               V
                         VIN = 0.5V                                               -10
                         VIN = 2.7V            -10               -10              500                     0.4       V
                                               -10               -10
VIL                      A40MX02,              500               500                                      0.8       V
                         A40MX04
VIH (40MX)               A42MX09                                                                          VCC+0.3 V

VIH (42MX)                                                                                                VCCI+0.3 V

IIL                                                                                                       -10       A

IIH                                                                                                       -10       A

Input       Transition                                                                                    500       ns

Time, TR and TF

CIO I/O Capacitance                         10                10               10                         10        pF

Standby     Current,                        3                 25               10                         25        mA
ICC2

                                            5                 25               25                         25        mA

                        A42MX16             6                 25               25                         25        mA

                        A42MX24,            20                25               25                         25        mA

                        A42MX36

Low-Power Mode 42MX devices                 0.5               ICC - 5.0        ICC - 5.0                  ICC - 5.0 mA

Standby Current         only

IIO, I/O source sink Can be derived from the IBIS model (http://www.actel.com/techdocs/models/ibis.html)
current

Notes:

1. Only one output tested at a time. VCC/VCCI = min.
2. All outputs unloaded. All inputs = VCC/VCCI or GND.

                                                        v6.0                                                        1-15
40MX and 42MX FPGA Families

3.3V Operating Conditions

Table 10 Absolute Maximum Ratings for 40MX Devices*

Symbol                              Parameter                Limits              Units

VCC                 DC Supply Voltage                        0.5 to +7.0        V

VI                  Input Voltage                            0.5 to VCC+0.5     V

VO                  Output Voltage                           0.5 to VCC+0.5     V

tSTG                Storage Temperature                      65 to +150         C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Exposure to
          absolute maximum rated conditions for extended periods may affect device reliability. Devices should not be operated outside the
          Recommended Operating Conditions.

Table 11 Absolute Maximum Ratings for 42MX Devices*

Symbol                              Parameter                Limits              Units

VCCI                DC Supply Voltage for I/Os               0.5 to +7.0        V

VCCA                DC Supply Voltage for Array              0.5 to +7.0        V

VI                  Input Voltage                            0.5 to VCCI+0.5    V

VO                  Output Voltage                           0.5 to VCCI+0.5    V

tSTG                Storage Temperature                      65 to +150         C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Exposure to
          absolute maximum rated conditions for extended periods may affect device reliability. Devices should not be operated outside the
          Recommended Operating Conditions.

Table 12 Recommended Operating Conditions

Parameter           Commercial                   Industrial          Military    Units

Temperature Range*  0 to +70                     40 to +85  55 to +125             C

VCC (40MX)          3.0 to 3.6                   3.0 to 3.6          3.0 to 3.6      V

VCCA (42MX)         3.0 to 3.6                   3.0 to 3.6          3.0 to 3.6      V

VCCI (42MX)         3.0 to 3.6                   3.0 to 3.6          3.0 to 3.6      V

Note: *Ambient temperature (TA) is used for commercial and industrial grades; case temperature (TC) is used for military grades.

1-16                                             v6.0
                                                                               40MX and 42MX FPGA Families

3.3V LVTTL Electrical Specifications

Table 13 3.3V LVTTL Electrical Specifications

                                      Commercial        Commercial -F    Industrial                       Military

Symbol                  Parameter     Min.    Max.      Min.    Max.     Min.    Max.     Min.            Max. Units
                                      2.15              2.15              2.4              2.4
VOH1                    IOH = 4mA             0.4               0.4             0.48                               V
VOL1                    IOL = 6mA     0.3     0.8      0.3     0.8     0.3     0.8     0.3
                                       2.0  VCC+0.3      2.0  VCC+0.3     2.0  VCC+0.3     2.0            0.48      V
                                       2.0  VCCI+0.3     2.0  VCCI+0.3    2.0  VCCI+0.3    2.0
VIL                                            10               10              10                     0.8       V
                                               10               10              10
VIH (40MX)                                     500               500              500                     VCC+0.3 V

VIH (42MX)                                      10                10               10                     VCCI+0.3 V
                                                3                 25               10
IIL                                                                                                       10       A

IIH                                                                                                       10       A

Input Transition Time,                                                                                    500       ns
TR and TF

CIO I/O Capacitance                                                                                       10        pF
Standby Current, ICC2
                        A40MX02,                                                                          25        mA
                        A40MX04

                        A42MX09                  5            25               25                         25        mA

                        A42MX16                  6            25               25                         25        mA

                        A42MX24,                 15           25               25                         25        mA

                        A42MX36

Low-Power Mode 42MX                              0.5          ICC - 5.0        ICC - 5.0                  ICC - 5.0 mA

Standby Current         devices only

IIO, I/O source sink Can be derived from the IBIS model (http://www.actel.com/techdocs/models/ibis.html)
current

Notes:

1. Only one output tested at a time. VCC/VCCI = min.
2. All outputs unloaded. All inputs = VCC/VCCI or GND.

                                                        v6.0                                                        1-17
40MX and 42MX FPGA Families

Mixed 5.0V/3.3V Operating Conditions (for 42MX Devices Only)

Table 14 Absolute Maximum Ratings*

Symbol                            Parameter                                 Limits                          Units

VCCI                              DC Supply Voltage for I/Os           0.5 to +7.0                              V

VCCA                              DC Supply Voltage for Array          0.5 to +7.0                              V

VI                                Input Voltage                        0.5 to VCCI+0.5                          V

VO                                Output Voltage                       0.5 to VCCI+0.5                          V

tSTG                              Storage Temperature                  65 to +150                               C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Exposure to
          absolute maximum rated conditions for extended periods may affect device reliability. Devices should not be operated outside the
          Recommended Operating Conditions.

Table 15 Recommended Operating Conditions

Parameter                         Commercial               Industrial               Military                     Units

Temperature Range*                0 to +70                 -40 to +85               55 to +125                        C

VCCA                              4.75 to 5.25             4.5 to 5.5               4.5 to 5.5                         V

VCCI                              3.14 to 3.47             3.0 to 3.6               3.0 to 3.6                         V

Note: *Ambient temperature (TA) is used for commercial and industrial grades; case temperature (TC) is used for military grades.

Mixed 5.0V/3.3V Electrical Specifications

Table 16 Mixed 5.0V/3.3V Electrical Specifications

                                                      Commercial Commercial '-F 'Industrial                 Military

        Symbol                    Parameter         Min. Max. Min. Max. Min. Max. Min. Max. Units
                                  IOH = 10mA
VOH1                              IOH = 4mA          2.4              2.4                                                        V
VOL1                               IOL = 10mA
                                                                                         3.7                3.7                   V
                                   IOL = 6mA
                                                               0.5          0.5                                                   V
                                   VIN = 0.5V
                                   VIN = 2.7V                                                    0.4                   0.4        V

VIL                                A42MX09          0.3 0.8 0.3 0.8 0.3 0.8 0.3 0.8                                           V
VIH                                A42MX16
IL                                                    2.0 VCCI+0.3 2.0      VCCI+0.3 2.0 VCCI+0.3 2.0 VCCI+0.3 V
IH                                                              10
Input Transition Time, TR and TF                                            10                  10                   10 A
CIO I/O Capacitance
Standby Current, ICC2                                          10          10                  10                   10 A

                                                               500          500                  500                   500 ns

                                                               10           10                   10                    10         pF

                                                               5            25                   25                    25 mA

                                                               6            25                   25                    25 mA

                                  A42MX24, A42MX36             20           25                   25                    25 mA

Low-Power Mode Standby Current                                 0.5          ICC - 5.0            ICC - 5.0       ICC - 5.0 mA

IIO I/O source sink current       Can be derived from the IBIS model (http://www.actel.com/techdocs/models/ibis.html)

Notes:

1. Only one output tested at a time. VCCI = min.
2. All outputs unloaded. All inputs = VCCI or GND.

1-18                                                           v6.0
                                                                                             40MX and 42MX FPGA Families

Output Drive Characteristics for 5.0V PCI Signaling

MX PCI device I/O drivers were designed specifically for high-performance PCI systems. Figure 1-16 on page 1-21 shows
the typical output drive characteristics of the MX devices. MX output drivers are compliant with the PCI Local Bus
Specification.

Table 17 DC Specification (5.0V PCI Signaling)1

                                                                            PCI                    MX

Symbol             Parameter          Condition                    Min.            Max.      Min.          Max.      Units
VCCI         Supply Voltage for I/Os                               4.75             5.25     4.75           5.252       V
VIH                                    VIN = 2.7V                   2.0          VCC + 0.5    2.0        VCCI + 0.3     V
VIL            Input High Voltage       VIN=0.5V                   0.5              0.8     0.3                       V
IIH             Input Low Voltage     IOUT = 2 mA                                   70       --             0.8       A
IIL       Input High Leakage Current  IOUT = 6 mA                  2.4             70       --             10        A
VOH       Input Low Leakage Current   IOUT = 3 mA,                                                           10        V
              Output High Voltage                                                   0.55     3.84
VOL                                        6 mA                                               --         0.33        V
              Output Low Voltage

CIN       Input Pin Capacitance                                                    10        --          10          pF

CCLK      CLK Pin Capacitance                                      5               12        --          10          pF
LPIN         Pin Inductance
                                                                                   20        --          < 8 nH3     nH

Notes:

1. PCI Local Bus Specification, Version 2.1, Section 4.2.1.1.
2. Maximum rating for VCCI 0.5V to 7.0V.
3. Dependent upon the chosen package. PCI recommends QFP and BGA packaging to reduce pin inductance and capacitance.

Table 18 AC Specifications (5.0V PCI Signaling)*

                                                                            PCI                          MX

Symbol        Parameter                Condition                        Min.           Max.        Min.      Max.    Units
ICL       Low Clamp Current                                                                                           mA
                                      5 < VIN  1                 25 + (VIN +1)        5         60         10
                                                                       /0.015            5                            V/ns
                                                                                                                      V/ns
Slew (r)  Output Rise Slew Rate       0.4V to 2.4V load                  1                         1.8         2.8

Slew (f)  Output Fall Slew Rate       2.4V to 0.4V load                  1                         2.8         4.3

Note: *PCI Local Bus Specification, Version 2.1, Section 4.2.1.2.

                                                                   v6.0                                                     1-19
40MX and 42MX FPGA Families

Output Drive Characteristics for 3.3V PCI Signaling

Table 19 DC Specification (3.3V PCI Signaling)1

                                                                            PCI                        MX

Symbol    Parameter                   Condition                    Min.            Max.          Min.        Max.        Units

VCCI      Supply Voltage for I/Os                                  3.0                3.6        3.0         3.6         V

VIH       Input High Voltage                                       0.5           VCC + 0.5       0.5         VCCI + 0.3  V

VIL       Input Low Voltage                                        0.5               0.8        0.3        0.8         V

IIH       Input High Leakage Current  VIN = 2.7V                                      70                     10          A

IIL       Input Leakage Current                                                    70                       10         A

VOH       Output High Voltage         IOUT = 2 mA                 0.9                           3.3                     V

VOL       Output Low Voltage          IOUT = 3 mA,                                    0.1                    0.1 VCCI    V

                                      6 mA

CIN       Input Pin Capacitance                                                       10                     10          pF

CCLK      CLK Pin Capacitance                                      5                  12                     10          pF
LPIN         Pin Inductance
                                                                                      20                     < 8 nH3     nH

Notes:

1. PCI Local Bus Specification, Version 2.1, Section 4.2.2.1.
2. Maximum rating for VCCI 0.5V to 7.0V.
3. Dependent upon the chosen package. PCI recommends QFP and BGA packaging to reduce pin inductance and capacitance.

Table 20 AC Specifications for (3.3V PCI Signaling)*

                                                                                 PCI                         MX

Symbol    Parameter                   Condition                          Min.              Max.        Min.       Max.   Units
                                                                                                                          mA
ICL       Low Clamp Current           5 < VIN  1                 25 + (VIN +1)            4         60        10
                                                                                             4                            V/ns
                                                                         /0.015                                           V/ns

Slew (r)  Output Rise Slew Rate       0.2V to 0.6V load                  1                             1.8         2.8

Slew (f)  Output Fall Slew Rate       0.6V to 0.2V load                  1                             2.8         4.0

Note: *PCI Local Bus Specification, Version 2.1, Section 4.2.2.2.

1-20                                                               v6.0
                                                                                  40MX and 42MX FPGA Families

             0.50

             0.45

             0.40

                                                   PCI I OL Maximum

             0.35

             0.30

             0.25

             0.20         MX PCI I OL

Current (A)  0.15

             0.10

                                                                                                            PCI I OL Minimum

             0.05

             0.00

                    0  1                 2                                 3   4                5                             6

             0.05     PCI I OH Maximum                                           MX PCI I OH
             0.10

             0.15                                                            PCI I OH Minimum
             0.20

                                            Voltage Out (V)

Figure 1-16 Typical Output Drive Characteristics (Based Upon Measured Data)

                                                                     v6.0                                                        1-21
40MX and 42MX FPGA Families

Junction Temperature (TJ)                                                          P = Power

The temperature variable in the Designer software refers                           ja = Junction to ambient of package. ja numbers are
to the junction temperature, not the ambient                                       located in the Package Thermal Characteristics table
temperature. This is an important distinction because the                          below.
heat generated from dynamic power consumption is
usually hotter than the ambient temperature. EQ 1-1,                               Package Thermal Characteristics
shown below, can be used to calculate junction
temperature.                                                                       The device junction-to-case thermal characteristic is jc,
                                                                                   and the junction-to-ambient air characteristic is ja. The
                                                                           EQ 1-1  thermal characteristics for ja are shown with two
                                                                                   different air flow rates.
            Junction Temperature = T + Ta(1)                                       The maximum junction temperature is 150C.

Where:                                                                             Maximum power dissipation for commercial- and
                                                                                   industrial-grade devices is a function of ja.
Ta = Ambient Temperature                                                           A sample calculation of the absolute maximum power
T = Temperature gradient between junction (silicon)                                dissipation allowed for a TQFP 176-pin package at
and ambient                                                                        commercial temperature and still air is as follow:
T = ja * P(2)

      Maximum Power Allowed       =  M------a---x---.---j-u---n---c---t--i-o---n-----t-e---m-----p---.----(-----C----)--------M------a--x---.---a---m-----b---i-e---n---t---t--e---m----p---.---(-----C-----)  =  -1--5----0-2---8--C----C----/--7W---0------C--       =  2.86W
                                                               ja(C/W)

The maximum power dissipation for military-grade devices is a function of jc. A sample calculation of the absolute
maximum power dissipation allowed for CQFP 208-pin package at military temperature and still air is as follows:

      Maximum Power Allowed       =  M------a--x----.---j-u---n---c---t--i-o---n-----t-e---m-----p---.----(-----C----)--------M------a--x---.---a---m-----b---i-e---n---t---t--e---m----p---.---(-----C----)-  =  1---5---0---6---.-C3------C----1/--W-2---5------C--  =  3.97W
                                                               jc(C/W)

Table 21 Package Thermal Characteristics

                                                                                                                                                                                                                     ja

                                                                                                                                                                                                                     1.0 m/s                                                  2.5 m/s

Plastic Packages                            Pin Count                              jc    Still Air                                                                                                                200 ft/min. 500 ft/min.                                               Units
Plastic Quad Flat Pack                                                                     27.8                                                                                                                                                                                         C/W
Plastic Quad Flat Pack                      100                                    12.0    26.2                                                                                                                      23.4                                                        21.2   C/W
Plastic Quad Flat Pack                                                                     26.1                                                                                                                                                                                         C/W
Plastic Quad Flat Pack                      160                                    10.0    25.6                                                                                                                      22.8                                                        21.1   C/W
Plastic Leaded Chip Carrier                                                                20.0                                                                                                                                                                                         C/W
Plastic Leaded Chip Carrier                 208                                    8.0     25.0                                                                                                                      22.5                                                        20.8   C/W
Plastic Leaded Chip Carrier                                                                22.5                                                                                                                                                                                         C/W
Thin Plastic Quad Flat Pack                 240                                    8.5     24.7                                                                                                                      22.3                                                        20.8   C/W
Very Thin Plastic Quad Flat Pack                                                           38.2                                                                                                                                                                                         C/W
Very Thin Plastic Quad Flat Pack            44                                     16.0    35.3                                                                                                                      24.5                                                        22.0   C/W
Plastic Ball Grid Array                                                                    18.3                                                                                                                                                                                         C/W
Ceramic Packages                            68                                     13.0                                                                                                                              21.0                                                        19.4
Ceramic Quad Flat Pack
Ceramic Quad Flat Pack                      84                                     12.0                                                                                                                              18.9                                                        17.6

                                            176                                    11.0                                                                                                                              19.9                                                        18.0

                                            80                                     12.0                                                                                                                              31.9                                                        29.4

                                            100                                    10.0                                                                                                                              29.4                                                        27.1

                                            272                                    3.0                                                                                                                               14.9                                                        13.9

                                            208                                    2.0   22.0                                                                                                                        19.8                                                        18.0   C/W

                                            256                                    2.0   20.0                                                                                                                        16.5                                                        15.0   C/W

1-22                                                   v6.0
                                                                                                                                                                      40MX and 42MX FPGA Families

Timing Models

               Input Delay                                                                       Predicted                                           Output Delay
                                                                            Internal Delays Routing
                                                                                                                                                I/O Module
                                                                                                      Delays

               I/O Module
               tINYL=0.62 ns tIRD2=2.59 ns

                                                                                Logic Module                                                     tDLH=3.32 ns
                                                                                                                                                tENHZ=7.92 ns
                                            tttIIIRRRDDD148===235...067943  ns  ttPCDO==11..2244nnss  ttttRRRRDDDD1248====1124....28398033  ns
                                                                            ns                                                              ns
                                                                            ns                                                              ns
                                                                                                                                            ns

       Array   tCKH=4.55 ns                 FO=128
       Clock

               FMAX=180 MHz

Note:  * Values are shown for 40MX `3' speed devices at 5.0V worst-case commercial conditions.

Figure 1-17 40MX Timing Model*

                      Input Delays                          Internal Delays                           Predicted                                      Output Delays
                                            tIRD1=2.0 ns                                               Routing
               I/O Module                                                                              Delays                                   I/O Module
                              tINYL=0.8 ns

                                                                            Combinatorial             tRD1=0.7 ns                                                tDLH=2.5 ns
                                                                            Logic Module              tRD2=1.9 ns
               DQ                                                                                     ttRRDD48==12..43                          I/O Module
                                                                              tPD=1.2 ns                                                                           tDLH=2.5 ns
                                                                                                                        ns
                                                                                                                        ns

               G

               tINH=0.0 ns                                                        Sequential
               ttIINNSGUL==01..33                                               Logic Module

                                   ns
                                   ns

                                                                            Combin           DQ          tRD1=0.70 ns                           DQ
                                                                            -atoria l
                                                                                                                                                                          tENHZ=4.9 ns
                                                                             Logic
                                                                            include                                                             G

                                                    tSUD=0.3 ns                              tCO=1.3 ns                                         ttOOUUTTHSU==00.0.30  ns
                                                    tHD=0.00 ns                                                                                 tGLH=2.6 ns           ns

        Array   tCKH=2.70 ns           FO = 32
       Clocks  FMAX=296 MHz

                                                                            tLCO=5.2 ns (light loads, pad-to-pad)

Notes: *Values are shown for A42MX09 `3' at 5.0V worst-case commercial conditions.
           Input module predicted routing delay.

Figure 1-18 42MX Timing Model*

                                                                                       v6.0                                                                                             1-23
40MX and 42MX FPGA Families

                     Input Delays                                Internal Delays  Predicted                  Output Delays
                                                 tIRD1=2.0 ns                      Routing
              I/O Module                                                           Delays               I/O Module
                             tINYL=0.8 ns

                                                          Combinatorial           tRD1=0.7 ns                            tDLH=2.5 ns
                                                          Logic Module            ttRRDD24==11..94
                          DQ                                                                        ns  I/O Module
                                                            tPD=1.2 ns                              ns                     tDLH=2.5 ns
                          G
              tttIIINNNHSGU=L==001.0..33nnns ss                                   tRD8=2.3 ns

                                                            Sequential
                                                          Logic Module

                                                          Combin                  DQ            tRD1=0.70 ns  DQ
                                                          -atoria l
                                                                                                                                       tENHZ=4.9 ns
                                                           Logic
                                                          include                                             G

       Array                                              ttSHUDD==00.0.30  ns    tCO=1.3 ns                  tOUTH=0.00 ns
      Clocks                                                                ns                                ttOGLUHT=S2U.=60n.3s ns

               tCKH=2.70 ns                      FO = 32
              FMAX=296 MHz
                                                          tLCO=5.2 ns (light loads, pad-to-pad)

Notes: * Values are shown for A42MX36 `3' at 5.0V worst-case commercial conditions.
          ** Load-dependent

Figure 1-19 42MX Timing Model (Logic Functions Using Quadrant Clocks)

                     Input Delays

              I/O Module
                       tINPY=1.0ns tIRD1=2.0ns

              DQ

                     G                                 WD [7:0]                    RD [7:0]     Predicted                              I/O Module
                    tINSU=0.5ns                        WRAD [5:0]               RDAD [5:0]      Routing                                tDLH=2.6ns
                    tINH=0.0ns                         BLKEN                                    Delays
                    tINGO=1.4ns                        WEN                             REN                                              DQ
                                                       WCLK                                     tRD1=0.9ns                              G
      Array                                      tADSU=1.6ns                          RCLK                                             tGHL=2.9ns
      Clocks                                     tADH=0.0ns                       tADSU=1.6ns                                          tLSU=0.5ns
                                                 tWENSU=2.7ns                     tADH=0.0ns                                           tLH=0.0ns
             FMAX =167 MHz                       tBENS=2.8ns                      tRENSU=0.6ns
                                                                                  tRCO=3.4ns

Note: *Values are shown for A42MX36 `3 at 5.0V worst-case commercial conditions.
Figure 1-20 42MX Timing Model (SRAM Functions)

1-24                                                                        v6.0
                                                                                                  40MX and 42MX FPGA Families

Parameter Measurement

                                                            E      PAD To AC test loads (shown below)
                                                 D TRIBUFF

In 50% 50%                                       E     50% 50%                   E 50% 50%
                                                 PAD   VCCI
PAD                          VOH           1.5V                                  PAD              VOH
                             1.5V                           1.5V
VOL                                                                10%                            1.5V                           90%
                                                              VOL
                                                                                 GND

     tDLH                           tDHL               tENZL tENLZ                      tENZH tENHZ

Figure 1-21 Output Buffer Delays

                          Load 1                                                         Load 2
     (Used to measure propagation delay)                           (Used to measure rising/falling edges)

      To the output under test                                                   VC CI  GND

                                                35 pF                                   R  to  VGCNCDI ffoorrttPPLHZZ/t/PtPZZLH
                                                                                        R  to

                                                                                        R=1k

                                                       To the output under test

                                                                                           35 pF

Figure 1-22 AC Test Loads

                                                                                                            S

                             INBUF Y                                                                        A                         Y

PAD                                                                                                         B

                                                                                 S, A or B 50% 50%

             3V                                                                  Y             50%          50%
PAD 1.5V 1.5V 0V

Y                             VCCI         50%                                   Y      tPLH           PHL
GND                          50%

     tINYH                          tINYL                                                  50%                   50%
                                                                                           tPHL         tPLH

Figure 1-23 Input Buffer Delays                                  Figure 1-24 Module Delays

                                                       v6.0                                                                              1-25
   40MX and 42MX FPGA Families

Sequential Module Timing Characteristics

                                                        D    PRE            Y

                                                        E

                                                        CLK  CLR

                                                        (Positive Edge-Triggered)

                                                                       tHD

                D*                                           tWCLKA                                           tA
                                                                                                  tRS
                                                  tSUD       tSU EN A                  tWCLKI
                                                                            tHENA
        G, CLK
                                                                       tCO
                E
                Q
      PRE, CLR

                                                                                          tWASYN

Note: *D represents all data functions involving A, B, and S for multiplexed flip-flops.
Figure 1-25 Flip-Flops and Latches

1-26                                                         v6.0
                                                                                                            40MX and 42MX FPGA Families

Sequential Timing Characteristics

                                                                  DATA PAD                    IBDL
                                                                                  G

CLK PAD

                                                           DATA                                       tINH
                                                               G
                                                                                     tINSU
                                                             CLK
Figure 1-26 Input Buffer Latches                                                            tH EXT

                                                                                     tSU EXT

                                                                  D                           PAD

                                                                                     OBDLHS

                                                                  G

                                                  D               tO UTS U
                                                  G
Figure 1-27 Output Buffer Latches                                                           tO UTH

                                                                                     v6.0                   1-27
   40MX and 42MX FPGA Families

Decode Module Timing

      A
      B
      C
      D
      E                                                                                   Y
      F                                                           H

      G

      AG, H                                                      50%

                                                 Y                tPLH                    tPHL
Figure 1-28 Decode Module Timing
                                                                                              Read Port
SRAM Timing Characteristics                                                                    RDAD [5:0]

                                                      Write Port        RAM Array                      LEW
                                                                        3 2x8 or 64x4                   REN
                                                    WRAD [5:0]                                        RCLK
                                                    BLKEN                 (2 56 Bits)              RD [7:0]
                                                    WEN
                                                    WCLK
                                                    WD [7:0]

Figure 1-29 SRAM Timing Characteristics

Dual-Port SRAM Timing Waveforms

                                                                                 t RCKHL  t RCKHL

                                                           WCLK         tADSU    tADH
                                                                        Valid    t WENH
                                                         WD[7:0]
                                                      WRAD[5:0]         t WENSU

                                                             WEN        t BENSU  tBENH
                                                                        Valid
                                                          BLKEN

Note: Identical timing for falling edge clock.
Figure 1-30 42MX SRAM Write Operation

1-28                                                                    v6.0
                                                                           40MX and 42MX FPGA Families

                   tCKHL                                  tRCKHL

             RCLK                                         tRENSU    tRENH
              REN

                                                         tADSU      tADH
                                                         Valid
                                     RDAD[5:0]                             tRCO
                                                              tDOH           New Data
                                         RD[7:0]    Old Data

Note: Identical timing for falling edge clock.
Figure 1-31 42MX SRAM Synchronous Read Operation

                   t RDADV

RDAD[5:0]          ADDR1                                          ADDR2
    RD[7:0]
                                                    tDOH            t RPD

                                                          Data 1           Data 2

Figure 1-32 42MX SRAM Asynchronous Read Operation--Type 1 (Read Address Controlled)

WEN                tWENSU                                 tWENH

    WD[7:0]           Valid                                 tADH
WRAD[5:0]          tADSU
                                                              tRPD
      BLKEN                                               tDOH

       WCLK

RD[7:0]            Old Data                                                New Data

Figure 1-33 42MX SRAM Asynchronous Read Operation--Type 2 (Write Address Controlled)

                                                    v6.0                                1-29
40MX and 42MX FPGA Families

Predictable Performance: Tight Delay Distributions

Propagation delay between logic modules depends on           Critical Nets and Typical Nets
the resistive and capacitive loading of the routing tracks,
the interconnect elements, and the module inputs being       Propagation delays are expressed only for typical nets,
driven. Propagation delay increases as the length of         which are used for initial design performance evaluation.
routing tracks, the number of interconnect elements, or      Critical net delays can then be applied to the most timing
the number of inputs increases.                              critical paths. Critical nets are determined by net
                                                             property assignment in Actel's Designer software prior to
From a design perspective, the propagation delay can be      placement and routing. Up to 6% of the nets in a design
statistically correlated or modeled by the fanout            may be designated as critical.
(number of loads) driven by a module. Higher fanout
usually requires some paths to have longer routing           Long Tracks
tracks.
                                                             Some nets in the design use long tracks, which are
The MX FPGAs deliver a tight fanout delay distribution,      special routing resources that span multiple rows,
which is achieved in two ways: by decreasing the delay of    columns, or modules. Long tracks employ three and
the interconnect elements and by decreasing the number       sometimes four antifuse connections, which increase
of interconnect elements per path.                           capacitance and resistance, resulting in longer net delays
                                                             for macros connected to long tracks. Typically, up to
Actel's patented antifuse offers a very low resistive/       6 percent of nets in a fully utilized device require long
capacitive interconnect. The antifuses, fabricated in        tracks. Long tracks add approximately a 3 ns to a 6 ns
0.45 m lithography, offer nominal levels of 100             delay, which is represented statistically in higher fanout
resistance and 7.0fF capacitance per antifuse.               (FO=8) routing delays in the data sheet specifications
                                                             section, shown in Table 28 on page 1-36.
MX fanout distribution is also tight due to the low
number of antifuses required for each interconnect path.     Timing Derating
The proprietary architecture limits the number of
antifuses per path to a maximum of four, with
90 percent of interconnects using only two antifuses.

Timing Characteristics                                       MX devices are manufactured with a CMOS process.
                                                             Therefore, device performance varies according to
Device timing characteristics fall into three categories:    temperature, voltage, and process changes. Minimum
family-dependent, device-dependent, and design-              timing parameters reflect maximum operating voltage,
dependent. The input and output buffer characteristics       minimum operating temperature and best-case
are common to all MX devices. Internal routing delays        processing. Maximum timing parameters reflect
are device-dependent; actual delays are not determined       minimum operating voltage, maximum operating
until after place-and-route of the user's design is          temperature and worst-case processing.
complete. Delay values may then be determined by using
the Designer software utility or by performing
simulation with post-layout delays.

1-30                         v6.0
                                                                                              40MX and 42MX FPGA Families

Temperature and Voltage Derating Factors

Table 22 42MX Temperature and Voltage Derating Factors
                  (Normalized to TJ = 25C, VCCA = 5.0V)

42MX Voltage           55C       40C  0C                              Temperature  70C        85C  125C
                                                                                 25C   1.25        1.29   1.41
4.50                         0.93  0.95   1.05                                   1.09   1.18        1.22   1.34
                                                                                 1.03   1.15        1.18   1.29
4.75                         0.88  0.90   1.00                                   1.00   1.12        1.14   1.28
                                                                                 0.97   1.10        1.13   1.26
5.00                         0.85  0.87   0.96                                   0.96

5.25                         0.84  0.86   0.95

5.50                         0.83  0.85   0.94

Derating Factor  1.50                                                                                     55C
                 1.40                                                                                     40C
                 1.30
                 1.20                                                                                        0C
                 1.10                                                                                      25C
                 1.00                                                                                      70C
                 0.90                                                                                      85C
                 0.80                                                                                     125C
                 0.70
                 0.60

                       4.50        4.75        5.00                        5.25               5.50
                                          Voltage (V)

Note: This derating factor applies to all routing and propagation delays.

Figure 1-34 42MX Junction Temperature and Voltage Derating Curves
                   (Normalized to TJ = 25C, VCCA = 5.0V)

                                                v6.0                                                              1-31
40MX and 42MX FPGA Families

Table 23   40MX Temperature and Voltage Derating Factors
            (Normalized to TJ = 25C, VCC = 5.0V)

                                                             Temperature

40MX Voltage                       55C  40C  0C                       25C  70C  85C          125C
                                                                                 1.25  1.31           1.45
4.50                               0.89   0.93   1.02                      1.09  1.18  1.24           1.37
                                                                                 1.15  1.20           1.33
4.75                               0.84   0.88   0.97                      1.03  1.12  1.16           1.29
                                                                                 1.10  1.15           1.28
5.00                               0.82   0.85   0.94                      1.00

5.25                               0.80   0.82   0.91                      0.97

5.50                               0.79   0.82   0.90                      0.96

                             1.50

                             1.40

            Derating Factor  1.30                                                            55C
                             1.20                                                            40C
                             1.10
                             1.00                                                               0C
                                                                                              25C
                             0.90                                                             70C
                                                                                              85C
                             0.80                                                            125C

                             0.70

                             0.60

                                   4.50   4.75   5.00                      5.25  5.50

                                                 Voltage (V)

Note: This derating factor applies to all routing and propagation delays.

Figure 1-35 40MX Junction Temperature and Voltage Derating Curves
                   (Normalized to TJ = 25C, VCC = 5.0V)

1-32                                                   v6.0
                                                                                           40MX and 42MX FPGA Families

Table 24              42MX Temperature and Voltage Derating Factors
                       (Normalized to TJ = 25C, VCCA = 3.3V)

                                                                        Temperature

42MX Voltage           55C                         40C  0C              25C    70C  85C  125C
                                                                                     1.32  1.36   1.45
3.00                   0.97                          1.00   1.10             1.15    1.15  1.18   1.26
                                                                                     1.10  1.13   1.21
3.30                   0.84                          0.87   0.96             1.00

3.60                   0.81                          0.84   0.92             0.96

      Derating Factor  1.60                                                                      55C
                       1.50                                                                      40C
                       1.40                                                                      0C
                       1.30                                                                      25C
                       1.20                                                                      70C
                       1.10                                                                      85C
                       1.00                                                                      125C
                       0.90
                       0.80                                 3.30                     3.60
                       0.70
                       0.60
                       0.50
                       0.40

                                               3.00

                                                            Voltage (V(V) )

Note: This derating factor applies to all routing and propagation delays.

Figure 1-36 42MX Junction Temperature and Voltage Derating Curves
                   (Normalized to TJ = 25C, VCCA = 3.3V)

                                                                  v6.0                                  1-33
40MX and 42MX FPGA Families

Table 25 40MX Temperature and Voltage Derating Factors
                  (Normalized to TJ = 25C, VCC = 3.3V)

40MX Voltage                 55C                   40C  0C          Temperature  70C  85C  125C
                                                                               25C   1.50  1.64   2.00
3.00                         1.08                    1.12   1.21               1.26   1.19  1.30   1.59
                                                                               1.00   1.14  1.25   1.53
3.30                         0.86                    0.89   0.96               0.96

3.60                         0.83                    0.85   0.92

                       2.20

                       2.00

                       1.80                                                                       55C
                                                                                                  40C
      Derating Factor  1.60                                                                       0C
                                                                                                  25C
                       1.40                                                                       70C
                                                                                                  85C
                       1.20                                                                       125C

                       1.00

                       0.80

                       0.60                                 3.30                      3.60
                                               3.00

                                                            Voltage (V)

Note: This derating factor applies to all routing and propagation delays.

Figure 1-37 40MX Junction Temperature and Voltage Derating Curves
                   (Normalized to TJ = 25C, VCC = 3.3V)

1-34                                                              v6.0
                                                                             40MX and 42MX FPGA Families

PCI System Timing Specification PCI Models

Table 26 and Table 27 list the critical PCI timing         Actel provides synthesizable VHDL and Verilog-HDL
parameters and the corresponding timing parameters         models for a PCI Target interface, a PCI Target and
for the MX PCI-compliant devices.                          Target+DMA Master interface. Contact your Actel sales
                                                           representative for more details.

Table 26 Clock Specification for 33 MHz PCI

                                                           PCI      A42MX24    A42MX36

Symbol     Parameter                                 Min. Max.      Min. Max.  Min. Max.  Units
tCYC       CLK Cycle Time                                                                   ns
tHIGH      CLK High Time                             30            4.0       4.0         ns
tLOW       CLK Low Time                                                                     ns
                                                     11            1.9       1.9  

                                                     11            1.9       1.9  

Table 27 Timing Parameters for 33 MHz PCI                 PCI       A42MX24    A42MX36  Units
Symbol Parameter                                    Min. Max.      Min. Max.  Min. Max.

tVAL       CLK to Signal Valid--Bused Signals        2          11  2.0  9.0   2.0  9.0   ns
tVAL(PTP)  CLK to Signal Valid--Point-to-Point
                                                     22         12  2.0  9.0   2.0  9.0   ns

tON        Float to Active                           2             2.0  4.0   2.0  4.0   ns

tOFF       Active to Float                                     28      8.31      8.31  ns

tSU        Input Set-Up Time to CLK--Bused Signals   7             1.5       1.5       ns

tSU(PTP)   Input Set-Up Time to CLK--Point-to-Point  10, 12 2      1.5       1.5       ns

tH         Input Hold to CLK                         0             0         0         ns

Notes:

1. TOFF is system dependent. MX PCI devices have 7.4 ns turn-off time, reflection is typically an additional 10 ns.
2. REQ# and GNT# are point-to-point signals and have different output valid delay and input setup times than do bussed signals.

    GNT# has a setup of 10; REW# has a setup of 12.

                                                     v6.0                                     1-35
40MX and 42MX FPGA Families

Timing Characteristics

Table 28   A40MX02 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCC = 4.75V, TJ = 70C)
                                                                                            `Std' Speed       `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1        Single Module                            1.2        1.4       1.6                            1.9        2.7 ns

tPD2        Dual-Module Macros                       2.7        3.1       3.5                            4.1        5.7 ns

tCO         Sequential Clock-to-Q                    1.2        1.4       1.6                            1.9        2.7 ns

tGO         Latch G-to-Q                             1.2        1.4       1.6                            1.9        2.7 ns

tRS         Flip-Flop (Latch) Reset-to-Q             1.2        1.4       1.6                            1.9        2.7 ns

Logic Module Predicted Routing Delays1

tRD1        FO=1 Routing Delay                       1.3        1.5       1.7                            2.0        2.8 ns

tRD2        FO=2 Routing Delay                       1.8        2.1       2.4                            2.8        3.9 ns

tRD3        FO=3 Routing Delay                       2.3        2.7       3.0                            3.6        5.0 ns

tRD4        FO=4 Routing Delay                       2.9        3.3       3.7                            4.4        6.1 ns

tRD8        FO=8 Routing Delay                       4.9        5.7       6.5                            7.6        10.6 ns

Logic Module Sequential Timing2

tSUD        Flip-Flop (Latch) Data Input Set-Up 3.1       3.5        4.0                    4.7               6.6         ns

tHD3        Flip-Flop (Latch) Data Input Hold 0.0         0.0        0.0                    0.0               0.0         ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 3.1           3.5        4.0                    4.7               6.6         ns

tHENA       Flip-Flop (Latch) Enable Hold  0.0            0.0        0.0                    0.0               0.0         ns

tWCLKA      Flip-Flop (Latch)              3.3            3.8        4.3                    5.0               7.0         ns

            Clock Active Pulse Width

tWASYN      Flip-Flop (Latch)              3.3            3.8        4.3                    5.0               7.0         ns

            Asynchronous Pulse Width

tA          Flip-Flop Clock Input Period   4.8            5.6        6.3                    7.5               10.4        ns
fMAX
            Flip-Flop (Latch) Clock                  181        168       154                            134        80 MHz
            Frequency (FO = 128)

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                            0.7        0.8       0.9                            1.1        1.5 ns

tINYL       Pad-to-Y LOW                             0.6        0.7       0.8                            1.0        1.3 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35pF loading.

1-36                                                      v6.0
                                                                                            40MX and 42MX FPGA Families

Table 28   A40MX02 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                     Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1       FO=1 Routing Delay                2.1        2.4        2.2                          3.2           4.5 ns

tIRD2       FO=2 Routing Delay                2.6        3.0        3.4                          4.0           5.6 ns

tIRD3       FO=3 Routing Delay                3.1        3.6        4.1                          4.8           6.7 ns

tIRD4       FO=4 Routing Delay                3.6        4.2        4.8                          5.6           7.8 ns

tIRD8       FO=8 Routing Delay                5.7        6.6        7.5                          8.8           12.4 ns

Global Clock Network

tCKH        Input Low to HIGH FO = 16         4.6        5.3        6.0                          7.0           9.8 ns

                                FO = 128      4.6        5.3        6.0                          7.0           9.8

tCKL        Input High to LOW FO = 16         4.8        5.6        6.3                          7.4           10.4 ns

                                FO = 128      4.8        5.6        6.3                          7.4           10.4

tPWH        Minimum Pulse       FO = 16 2.2        2.6        2.9                           3.4          4.8         ns

            Width HIGH          FO = 128 2.4       2.7        3.1                           3.6          5.1

tPWL        Minimum Pulse       FO = 16 2.2        2.6        2.9                           3.4          4.8         ns

            Width LOW           FO = 128 2.4       2.7        3.01                          3.6          5.1

tCKSW       Maximum Skew        FO = 16       0.4        0.5        0.5                          0.6           0.8 ns

                                FO = 128      0.5        0.6        0.7                          0.8           1.2

tP          Minimum Period FO = 16 4.7             5.4        6.1                           7.2          10.0        ns

                                FO = 128 4.8       5.6        6.3                           7.5          10.4

fMAX        Maximum             FO = 16       188        175        160                          139           83 MHz
                                                                                                               80
            Frequency           FO = 128      181        168        154                          134

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold

    time for this macro.
4. Delays based on 35pF loading.

                                                   v6.0                                                              1-37
40MX and 42MX FPGA Families

Table 28   A40MX02 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 4.75V, TJ = 70C)
                                                                                            `Std' Speed        `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description             Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing4

tDLH        Data-to-Pad HIGH      3.3         3.8   4.3                                                  5.1   7.2         ns
tDHL
tENZH       Data-to-Pad LOW       4.0         4.6   5.2                                                  6.1   8.6         ns

            Enable Pad Z to       3.7         4.3   4.9                                                  5.8   8.0         ns
            HIGH

tENZL       Enable Pad Z to       4.7         5.4   6.1                                                  7.2   10.1 ns
            LOW

tENHZ       Enable Pad HIGH to    7.9         9.1   10.4                                                 12.2  17.1 ns
            Z

tENLZ       Enable Pad LOW to     5.9         6.8   7.7                                                  9.0   12.6 ns
            Z

dTLH        Delta LOW to HIGH     0.02        0.02  0.03                                                 0.03  0.04 ns/pF

dTHL        Delta HIGH to LOW     0.03        0.03  0.03                                                 0.04  0.06 ns/pF

CMOS Output Module Timing4

tDLH        Data-to-Pad HIGH      3.9         4.5   5.1                                                  6.05  8.5         ns
tDHL
tENZH       Data-to-Pad LOW       3.4         3.9   4.4                                                  5.2   7.3         ns

            Enable Pad Z to       3.4         3.9   4.4                                                  5.2   7.3         ns
            HIGH

tENZL       Enable Pad Z to       4.9         5.6   6.4                                                  7.5   10.5 ns
            LOW

tENHZ       Enable Pad HIGH to    7.9         9.1   10.4                                                 12.2  17.0 ns
            Z

tENLZ       Enable Pad LOW to     5.9         6.8   7.7                                                  9.0   12.6 ns
            Z

dTLH        Delta LOW to HIGH     0.03        0.04  0.04                                                 0.05  0.07 ns/pF

dTHL        Delta HIGH to LOW     0.02        0.02  0.03                                                 0.03  0.04 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35pF loading.

1-38                                    v6.0
                                                                                           40MX and 42MX FPGA Families

Table 29   A40MX02 Timing Characteristics (Nominal 3.3V Operation)
            (Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70C)
                                                                                 `1' Speed `Std' Speed `F' Speed
                                                          `3' Speed `2' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1        Single Module                            1.7        2.0                   2.3                2.7         3.7 ns

tPD2        Dual-Module Macros                       3.7        4.3                   4.9                5.7         8.0 ns

tCO         Sequential Clock-to-Q                    1.7        2.0                   2.3                2.7         3.7 ns

tGO         Latch G-to-Q                             1.7        2.0                   2.3                2.7         3.7 ns

tRS         Flip-Flop (Latch) Reset-to-Q             1.7        2.0                   2.3                2.7         3.7 ns

Logic Module Predicted Routing Delays1

tRD1        FO=1 Routing Delay                       2.0        2.2                   2.5                3.0         4.2 ns

tRD2        FO=2 Routing Delay                       2.7        3.1                   3.5                4.1         5.7 ns

tRD3        FO=3 Routing Delay                       3.4        3.9                   4.4                5.2         7.3 ns

tRD4        FO=4 Routing Delay                       4.2        4.8                   5.4                6.3         8.9 ns

tRD8        FO=8 Routing Delay                       7.1        8.2                   9.2                10.9        15.2 ns

Logic Module Sequential Timing2

tSUD        Flip-Flop (Latch) Data Input Set-Up 4.3       4.9                    5.6       6.6                 9.2   ns

tHD3        Flip-Flop (Latch) Data Input Hold 0.0         0.0                    0.0       0.0                 0.0   ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 4.3           4.9                    5.6       6.6                 9.2   ns

tHENA       Flip-Flop (Latch) Enable Hold  0.0            0.0                    0.0       0.0                 0.0   ns

tWCLKA      Flip-Flop (Latch) Clock Active 4.6            5.3                    6.0       7.0                 9.8   ns

            Pulse Width

tWASYN      Flip-Flop (Latch)              4.6            5.3                    6.0       7.0                 9.8   ns

            Asynchronous Pulse Width

tA          Flip-Flop Clock Input Period   6.8            7.8                    8.9       10.4                14.6  ns
fMAX
            Flip-Flop (Latch) Clock                  109        101                   92                 80          48 MHz
            Frequency (FO = 128)

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                            1.0        1.1                   1.3                1.5         2.1 ns

tINYL       Pad-to-Y LOW                             0.9        1.0                   1.1                1.3         1.9 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

                                                          v6.0                                                       1-39
40MX and 42MX FPGA Families

Table 29   A40MX02 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                       Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1       FO=1 Routing Delay                  2.9         3.4        3.8                        4.5          6.3 ns

tIRD2       FO=2 Routing Delay                  3.6         4.2        4.8                        5.6          7.8 ns

tIRD3       FO=3 Routing Delay                  4.4         5.0        5.7                        6.7          9.4 ns

tIRD4       FO=4 Routing Delay                  5.1         5.9        6.7                        7.8          11.0 ns

tIRD8       FO=8 Routing Delay                  8.0         9.26       10.5                       12.6         17.3 ns

Global Clock Network

tCKH        Input LOW to HIGH FO = 16           6.4         7.4        8.3                        9.8          13.7 ns

                                  FO = 128      6.4         7.4        8.3                        9.8          13.7

tCKL        Input HIGH to LOW FO = 16           6.7         7.8        8.8                        10.4         14.5 ns

                                  FO = 128      6.7         7.8        8.8                        10.4         14.5

tPWH        Minimum Pulse         FO = 16 3.1         3.6         4.1                       4.8          6.7         ns

            Width HIGH            FO = 128 3.3        3.8         4.3                       5.1          7.1

tPWL        Minimum Pulse         FO = 16 3.1         3.6         4.1                       4.8          6.7         ns

            Width LOW             FO = 128 3.3        3.8         4.3                       5.1          7.1

tCKSW       Maximum Skew          FO = 16       0.6         0.6        0.7                        0.8          1.2 ns

                                  FO = 128      0.8         0.9        1.0                        1.2          1.6

tP          Minimum Period FO = 16 6.5                7.5         8.5                       10.1         14.1        ns

                                  FO = 128 6.8        7.8         8.9                       10.4         14.6

fMAX        Maximum Frequency FO = 16           113         105        96                         83           50 MHz

                                  FO = 128      109         101        92                         80           48

TTL Output Module Timing4

tDLH        Data-to-Pad HIGH                    4.7         5.4        6.1                        7.2          10.0 ns

tDHL        Data-to-Pad LOW                     5.6         6.4        7.3                        8.6          12.0 ns

tENZH       Enable Pad Z to HIGH                5.2         6.0        6.8                        8.1          11.3 ns

tENZL       Enable Pad Z to LOW                 6.6         7.6        8.6                        10.1         14.1 ns

tENHZ       Enable Pad HIGH to Z                11.1        12.8       14.5                       17.1         23.9 ns

tENLZ       Enable Pad LOW to Z                 8.2         9.5        10.7                       12.6         17.7 ns

dTLH        Delta LOW to HIGH                   0.03        0.03       0.04                       0.04         0.06 ns/pF

dTHL        Delta HIGH to LOW                   0.04        0.04       0.05                       0.06         0.08 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

1-40                                                  v6.0
                                                                                            40MX and 42MX FPGA Families

Table 29   A40MX02 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description             Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing4

tDLH        Data-to-Pad HIGH      5.5         6.4   7.2                                     8.5          11.9 ns

tDHL        Data-to-Pad LOW       4.8         5.5   6.2                                     7.3          10.2 ns

tENZH       Enable Pad Z to HIGH  4.7         5.5   6.2                                     7.3          10.2 ns

tENZL       Enable Pad Z to LOW   6.8         7.9   8.9                                     10.5         14.7 ns

tENHZ       Enable Pad HIGH to Z  11.1        12.8  14.5                                    17.1         23.9 ns

tENLZ       Enable Pad LOW to Z   8.2         9.5   10.7                                    12.6         17.7 ns

dTLH        Delta LOW to HIGH     0.05        0.05  0.06                                    0.07         0.10 ns/pF

dTHL        Delta HIGH to LOW     0.03        0.03  0.04                                    0.04         0.06 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

                                        v6.0                                                                         1-41
40MX and 42MX FPGA Families

Table 30   A40MX04 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCC = 4.75V, TJ = 70C)
                                                                                            `Std' Speed       `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1        Single Module                            1.2        1.4       1.6                            1.9        2.7 ns

tPD2        Dual-Module Macros                       2.3        3.1       3.5                            4.1        5.7 ns

tCO         Sequential Clock-to-Q                    1.2        1.4       1.6                            1.9        2.7 ns

tGO         Latch G-to-Q                             1.2        1.4       1.6                            1.9        2.7 ns

tRS         Flip-Flop (Latch) Reset-to-Q             1.2        1.4       1.6                            1.9        2.7 ns

Logic Module Predicted Routing Delays1

tRD1        FO=1 Routing Delay                       1.2        1.6       1.8                            2.1        3.0 ns

tRD2        FO=2 Routing Delay                       1.9        2.2       2.5                            2.9        4.1 ns

tRD3        FO=3 Routing Delay                       2.4        2.8       3.2                            3.7        5.2 ns

tRD4        FO=4 Routing Delay                       2.9        3.4       3.9                            4.5        6.3 ns

tRD8        FO=8 Routing Delay                       5.0        5.8       6.6                            7.8        10.9 ns

Logic Module Sequential Timing2

tSUD        Flip-Flop (Latch) Data Input Set-Up 3.1       3.5        4.0                    4.7               6.6         ns

tHD3        Flip-Flop (Latch) Data Input Hold 0.0         0.0        0.0                    0.0               0.0         ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 3.1           3.5        4.0                    4.7               6.6         ns

tHENA       Flip-Flop (Latch) Enable Hold      0.0        0.0        0.0                    0.0               0.0         ns

tWCLKA      Flip-Flop (Latch) Clock Active 3.3            3.8        4.3                    5.0               7.0         ns

            Pulse Width

tWASYN      Flip-Flop (Latch)                  3.3        3.8        4.3                    5.0               7.0         ns

            Asynchronous Pulse Width

tA          Flip-Flop Clock Input Period       4.8        5.6        6.3                    7.5               10.4        ns
fMAX
            Flip-Flop (Latch) Clock Frequency        181        167       154                            134        80 MHz

            (FO = 128)

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                            0.7        0.8       0.9                            1.1        1.5 ns

tINYL       Pad-to-Y LOW                             0.6        0.7       0.8                            1.0        1.3 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

1-42                                                      v6.0
                                                                                            40MX and 42MX FPGA Families

Table 30   A40MX04 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                       Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1       FO=1 Routing Delay                  2.1         2.4         2.2                      3.2           4.5 ns

tIRD2       FO=2 Routing Delay                  2.6         3.0         3.4                      4.0           5.6 ns

tIRD3       FO=3 Routing Delay                  3.1         3.6         4.1                      4.8           6.7 ns

tIRD4       FO=4 Routing Delay                  3.6         4.2         4.8                      5.6           7.8 ns

tIRD8       FO=8 Routing Delay                  5.7         6.6         7.5                      8.8           12.4 ns

Global Clock Network

tCKH        Input Low to HIGH FO = 16           4.6         5.3         6.0                      7.0           9.8 ns

                                  FO = 128      4.6         5.3         6.0                      7.0           9.8

tCKL        Input High to LOW FO = 16           4.8         5.6         6.3                      7.4           10.4 ns

                                  FO = 128      4.8         5.6         6.3                      7.4           10.4

tPWH        Minimum Pulse FO = 16 2.2                 2.6         2.9                       3.4          4.8         ns

            Width HIGH            FO = 128 2.4        2.7         3.1                       3.6          5.1

tPWL        Minimum Pulse FO = 16 2.2                 2.6         2.9                       3.4          4.8         ns

            Width LOW             FO = 128 2.4        2.7         3.01                      3.6          5.1

tCKSW       Maximum Skew          FO = 16       0.4         0.5         0.5                      0.6           0.8 ns

                                  FO = 128      0.5         0.6         0.7                      0.8           1.2

tP          Minimum Period FO = 16 4.7                5.4         6.1                       7.2          10.0        ns

                                  FO = 128 4.8        5.6         6.3                       7.5          10.4

fMAX        Maximum               FO = 16       188         175         160                      139           83 MHz
                                                                                                               80
            Frequency             FO = 128      181         168         154                      134

TTL Output Module Timing4

tDLH        Data-to-Pad HIGH                    3.3         3.8         4.3                      5.1           7.2   ns

tDHL        Data-to-Pad LOW                     4.0         4.6         5.2                      6.1           8.6   ns

tENZH       Enable Pad Z to HIGH                3.7         4.3         4.9                      5.8           8.0   ns

tENZL       Enable Pad Z to LOW                 4.7         5.4         6.1                      7.2           10.1 ns

tENHZ       Enable Pad HIGH to Z                7.9         9.1         10.4                     12.2          17.1 ns

tENLZ       Enable Pad LOW to Z                 5.9         6.8         7.7                      9.0           12.6 ns

dTLH        Delta LOW to HIGH                   0.02        0.02        0.03                     0.03          0.04 ns/pF

dTHL        Delta HIGH to LOW                   0.03        0.03        0.03                     0.04          0.06 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

                                                      v6.0                                                           1-43
40MX and 42MX FPGA Families

Table 30   A40MX04 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description             Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing1

tDLH        Data-to-Pad HIGH      3.9         4.5   5.1                                     6.05         8.5         ns

tDHL        Data-to-Pad LOW       3.4         3.9   4.4                                     5.2          7.3         ns

tENZH       Enable Pad Z to HIGH  3.4         3.9   4.4                                     5.2          7.3         ns

tENZL       Enable Pad Z to LOW   4.9         5.6   6.4                                     7.5          10.5 ns

tENHZ       Enable Pad HIGH to Z  7.9         9.1   10.4                                    12.2         17.0 ns

tENLZ       Enable Pad LOW to Z   5.9         6.8   7.7                                     9.0          12.6 ns

dTLH        Delta LOW to HIGH     0.03        0.04  0.04                                    0.05         0.07 ns/pF

dTHL        Delta HIGH to LOW     0.02        0.02  0.03                                    0.03         0.04 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

1-44                                    v6.0
                                                                                           40MX and 42MX FPGA Families

Table 31   A40MX04 Timing Characteristics (Nominal 3.3V Operation)
            (Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70C)
                                                                                 `1' Speed `Std' Speed `F' Speed
                                                          `3' Speed `2' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1        Single Module                            1.7        2.0                   2.3                2.7         3.7 ns

tPD2        Dual-Module Macros                       3.7        4.3                   4.9                5.7         8.0 ns

tCO         Sequential Clock-to-Q                    1.7        2.0                   2.3                2.7         3.7 ns

tGO         Latch G-to-Q                             1.7        2.0                   2.3                2.7         3.7 ns

tRS         Flip-Flop (Latch) Reset-to-Q             1.7        2.0                   2.3                2.7         3.7 ns

Logic Module Predicted Routing Delays1

tRD1        FO=1 Routing Delay                       1.9        2.2                   2.5                3.0         4.2 ns

tRD2        FO=2 Routing Delay                       2.7        3.1                   3.5                4.1         5.7 ns

tRD3        FO=3 Routing Delay                       3.4        3.9                   4.4                5.2         7.3 ns

tRD4        FO=4 Routing Delay                       4.1        4.8                   5.4                6.3         8.9 ns

tRD8        FO=8 Routing Delay                       7.1        8.1                   9.2                10.9        15.2 ns

Logic Module Sequential Timing2

tSUD        Flip-Flop (Latch) Data Input Set-Up 4.3       5.0                    5.6       6.6                 9.2   ns

tHD3        Flip-Flop (Latch) Data Input Hold 0.0         0.0                    0.0       0.0                 0.0   ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 4.3           5.0                    5.6       6.6                 9.2   ns

tHENA       Flip-Flop (Latch) Enable Hold      0.0        0.0                    0.0       0.0                 0.0   ns

tWCLKA      Flip-Flop (Latch) Clock Active 4.6            5.3                    5.6       7.0                 9.8   ns

            Pulse Width

tWASYN      Flip-Flop (Latch)                  4.6        5.3                    5.6       7.0                 9.8   ns

            Asynchronous Pulse Width

tA          Flip-Flop Clock Input Period       6.8        7.8                    8.9       10.4                14.6  ns
fMAX
            Flip-Flop (Latch) Clock Frequency        109        101                   92                 80          48 MHz

            (FO = 128)

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                            1.0        1.1                   1.3                1.5         2.1 ns

tINYL       Pad-to-Y LOW                             0.9        1.0                   1.1                1.3         1.9 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

                                                          v6.0                                                       1-45
40MX and 42MX FPGA Families

Table 31   A40MX04 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                       Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1       FO=1 Routing Delay                  2.9         3.3        3.8                        4.5          6.3 ns

tIRD2       FO=2 Routing Delay                  3.6         4.2        4.8                        5.6          7.8 ns

tIRD3       FO=3 Routing Delay                  4.4         5.0        5.7                        6.7          9.4 ns

tIRD4       FO=4 Routing Delay                  5.1         5.9        6.7                        7.8          11.0 ns

tIRD8       FO=8 Routing Delay                  8.0         9.3        10.5                       12.4         17.2 ns

Global Clock Network

tCKH        Input LOW to HIGH FO = 16           6.4         7.4        8.4                        9.9          13.8 ns

                                  FO = 128      6.4         7.4        8.4                        9.9          13.8

tCKL        Input HIGH to LOW FO = 16           6.8         7.8        8.9                        10.4         14.6 ns

                                  FO = 128      6.8         7.8        8.9                        10.4         14.6

tPWH        Minimum Pulse         FO = 16 3.1         3.6         4.1                       4.8          6.7         ns

            Width HIGH            FO = 128 3.3        3.8         4.3                       5.1          7.1

tPWL        Minimum Pulse         FO = 16 3.1         3.6         4.1                       4.8          6.7         ns

            Width LOW             FO = 128 3.3        3.8         4.3                       5.1          7.1

tCKSW       Maximum Skew          FO = 16       0.6         0.6        0.7                        0.8          1.2 ns

                                  FO = 128      0.8         0.9        1.0                        1.2          1.6

tP          Minimum Period FO = 16 6.5                7.5         8.5                       10.1         14.1        ns

                                  FO = 128 6.8        7.8         8.9                       10.4         14.6

fMAX        Maximum Frequency FO = 16           113         105        96                         83           50 MHz

                                  FO = 128      109         101        92                         80           48

TTL Output Module Timing4

tDLH        Data-to-Pad HIGH                    4.7         5.4        6.1                        7.2          10.0 ns

tDHL        Data-to-Pad LOW                     5.6         6.4        7.3                        8.6          12.0 ns

tENZH       Enable Pad Z to HIGH                5.2         6.0        6.9                        8.1          11.3 ns

tENZL       Enable Pad Z to LOW                 6.6         7.6        8.6                        10.1         14.1 ns

tENHZ       Enable Pad HIGH to Z                11.1        12.8       14.5                       17.1         23.9 ns

tENLZ       Enable Pad LOW to Z                 8.2         9.5        10.7                       12.6         17.7 ns

dTLH        Delta LOW to HIGH                   0.03        0.03       0.04                       0.04         0.06 ns/pF

dTHL        Delta HIGH to LOW                   0.04        0.04       0.05                       0.06         0.08 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

1-46                                                  v6.0
                                                                                            40MX and 42MX FPGA Families

Table 31   A40MX04 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description             Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing4

tDLH        Data-to-Pad HIGH      5.5         6.4   7.2                                     8.5          11.9 ns

tDHL        Data-to-Pad LOW       4.8         5.5   6.2                                     7.3          10.2 ns

tENZH       Enable Pad Z to HIGH  4.7         5.5   6.2                                     7.3          10.2 ns

tENZL       Enable Pad Z to LOW   6.8         7.9   8.9                                     10.5         14.7 ns

tENHZ       Enable Pad HIGH to Z  11.1        12.8  14.5                                    17.1         23.9 ns

tENLZ       Enable Pad LOW to Z   8.2         9.5   10.7                                    12.6         17.7 ns

dTLH        Delta LOW to HIGH     0.05        0.05  0.06                                    0.07         0.10 ns/pF

dTHL        Delta HIGH to LOW     0.03        0.03  0.04                                    0.04         0.06 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
    time for this macro.

4. Delays based on 35 pF loading.

                                        v6.0                                                                         1-47
40MX and 42MX FPGA Families

Table 32   A42MX09 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1        Single Module                            1.2        1.3       1.5                    1.8          2.5 ns

tCO         Sequential Clock-to-Q                    1.3        1.4       1.6                    1.9          2.7 ns

tGO         Latch G-to-Q                             1.2        1.4       1.6                    1.8          2.6 ns

tRS         Flip-Flop (Latch) Reset-to-Q             1.2        1.6       1.8                    2.1          2.9 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                       0.7        0.8       0.9                    1.0          1.4 ns

tRD2        FO=2 Routing Delay                       0.9        1.0       1.2                    1.4          1.9 ns

tRD3        FO=3 Routing Delay                       1.2        1.3       1.5                    1.7          2.4 ns

tRD4        FO=4 Routing Delay                       1.4        1.5       1.7                    2.0          2.9 ns

tRD8        FO=8 Routing Delay                       2.3        2.6       2.9                    3.4          4.8 ns

Logic Module Sequential Timing3, 4

tSUD        Flip-Flop (Latch) Data Input Set-Up 0.3       0.4        0.4                    0.5          0.7         ns

tHD         Flip-Flop (Latch) Data Input Hold 0.0         0.0        0.0                    0.0          0.0         ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 0.4           0.5        0.5                    0.6          0.8         ns

tHENA       Flip-Flop (Latch) Enable Hold      0.0        0.0        0.0                    0.0          0.0         ns

tWCLKA      Flip-Flop (Latch) Clock Active 3.4            3.8        4.3                    5.0          7.0         ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 4.5            4.9        5.6                    6.6          9.2         ns

            Pulse Width

tA          Flip-Flop Clock Input Period       3.5        3.8        4.3                    5.1          7.1         ns

tINH        Input Buffer Latch Hold            0.0        0.0        0.0                    0.0          0.0         ns

tINSU       Input Buffer Latch Set-Up          0.3        0.3        0.4                    0.4          0.6         ns

tOUTH       Output Buffer Latch Hold           0.0        0.0        0.0                    0.0          0.0         ns

tOUTSU      Output Buffer Latch Set-Up         0.3        0.3        0.4                    0.4          0.6         ns

fMAX        Flip-Flop (Latch) Clock Frequency        268        244       224                    195          117 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-48                                                      v6.0
                                                                                            40MX and 42MX FPGA Families

Table 32   A42MX09 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                     Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                     1.0        1.2       1.3                           1.6          2.2 ns

tINYL       Pad-to-Y LOW                      0.8        0.9       1.0                           1.2          1.7 ns

tINGH       G to Y HIGH                       1.3        1.4       1.6                           1.9          2.7 ns

tINGL       G to Y LOW                        1.3        1.4       1.6                           1.9          2.7 ns

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                2.0        2.2       2.5                           3.0          4.2 ns

tIRD2       FO=2 Routing Delay                2.3        2.5       2.9                           3.4          4.7 ns

tIRD3       FO=3 Routing Delay                2.5        2.8       3.2                           3.7          5.2 ns

tIRD4       FO=4 Routing Delay                2.8        3.1       3.5                           4.1          5.7 ns

tIRD8       FO=8 Routing Delay                3.7        4.1       4.7                           5.5          7.7 ns

Global Clock Network

tCKH        Input LOW to HIGH FO = 32         2.4        2.7       3.0                           3.6          5.0 ns

                                FO = 256      2.7        3.0       3.4                           4.0          5.5 ns

tCKL        Input HIGH to LOW FO = 32         3.5        3.9       4.4                           5.2          7.3 ns

                                FO = 256      3.9        4.3       4.9                           5.7          8.0 ns

tPWH        Minimum Pulse       FO = 32 1.2        1.4        1.5                           1.8          2.5         ns

            Width HIGH          FO = 256 1.3       1.5        1.7                           2.0          2.7         ns

tPWL        Minimum Pulse       FO = 32 1.2        1.4        1.5                           1.8          2.5         ns

            Width LOW           FO = 256 1.3       1.5        1.7                           2.0          2.7         ns

tCKSW       Maximum Skew        FO = 32       0.3        0.3       0.4                           0.5          0.6 ns

                                FO = 256      0.3        0.3       0.4                           0.5          0.6 ns

tSUEXT      Input Latch External FO = 32 0.0       0.0        0.0                           0.0          0.0         ns

            Set-Up              FO = 256 0.0       0.0        0.0                           0.0          0.0         ns

tHEXT       Input Latch External FO = 32 2.3       2.6        3.0                           3.5          4.9         ns

            Hold                FO = 256 2.2       2.4        3.3                           3.9          5.5         ns

tP          Minimum Period FO = 32 3.4             3.7        4.0                           4.7          7.8         ns

                                FO = 256 3.7       4.1        4.5                           5.2          8.6         ns

fMAX        Maximum Frequency FO = 32         296        269       247                           215          129 MHz

                                FO = 256      268        244       224                           195          117 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                   v6.0                                                              1-49
40MX and 42MX FPGA Families

Table 32   A42MX09 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                         Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH        Data-to-Pad HIGH                       2.5         2.7        3.1                    3.6          5.1 ns
tDHL
tENZH       Data-to-Pad LOW                        2.9         3.2        3.6                    4.3          6.0 ns
tENZL
tENHZ       Enable Pad Z to HIGH                   2.6         2.9        3.3                    3.9          5.5 ns
tENLZ
tGLH        Enable Pad Z to LOW                    2.9         3.2        3.7                    4.3          6.1 ns
tGHL
tLSU        Enable Pad HIGH to Z                   4.9         5.4        6.2                    7.3          10.2 ns
tLH
tLCO        Enable Pad LOW to Z                    5.3         5.9        6.7                    7.9          11.1 ns

            G-to-Pad HIGH                          2.6         2.9        3.3                    3.8          5.3 ns

            G-to-Pad LOW                           2.6         2.9        3.3                    3.8          5.3 ns

            I/O Latch Set-Up                  0.5        0.5         0.6                    0.7          1.0         ns

            I/O Latch Hold                    0.0        0.0         0.0                    0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-        5.2         5.8        6.6                    7.7          10.8 ns

            Pad), 64 Clock Loading

tACO        Array Clock-to-Out (Pad-to-Pad),       7.4         8.2        9.3                    10.9         15.3 ns

            64 Clock Loading

dTLH        Capacity Loading, LOW to HIGH          0.03        0.03       0.03                   0.04         0.06 ns/pF

dTHL        Capacity Loading, HIGH to LOW          0.04        0.04       0.04                   0.05         0.07 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-50                                                     v6.0
                                                                                            40MX and 42MX FPGA Families

Table 32   A42MX09 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                         Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                       2.4         2.7        3.1                    3.6          5.1 ns
tDHL
tENZH       Data-to-Pad LOW                        2.9         3.2        3.6                    4.3          6.0 ns
tENZL
tENHZ       Enable Pad Z to HIGH                   2.7         2.9        3.3                    3.9          5.5 ns
tENLZ
tGLH        Enable Pad Z to LOW                    2.9         3.2        3.7                    4.3          6.1 ns
tGHL
tLSU        Enable Pad HIGH to Z                   4.9         5.4        6.2                    7.3          10.2 ns
tLH
tLCO        Enable Pad LOW to Z                    5.3         5.9        6.7                    7.9          11.1 ns

            G-to-Pad HIGH                          4.2         4.6        5.2                    6.1          8.6 ns

            G-to-Pad LOW                           4.2         4.6        5.2                    6.1          8.6 ns

            I/O Latch Set-Up                  0.5        0.5         0.6                    0.7          1.0         ns

            I/O Latch Hold                    0.0        0.0         0.0                    0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-        5.2         5.8        6.6                    7.7          10.8 ns

            Pad), 64 Clock Loading

tACO        Array Clock-to-Out (Pad-to-Pad),       7.4         8.2        9.3                    10.9         15.3 ns

            64 Clock Loading

dTLH        Capacity Loading, LOW to HIGH          0.03        0.03       0.03                   0.04         0.06 ns/pF

dTHL        Capacity Loading, HIGH to LOW          0.04        0.04       0.04                   0.05         0.07 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                         v6.0                                                        1-51
40MX and 42MX FPGA Families

Table 33   A42MX09 Timing Characteristics (Nominal 3.3V Operation)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1        Single Module                            1.6        1.8       2.1                    2.5           3.5 ns

tCO         Sequential Clock-to-Q                    1.8        2.0       2.3                    2.7           3.8 ns

tGO         Latch G-to-Q                             1.7        1.9       2.1                    2.5           3.5 ns

tRS         Flip-Flop (Latch) Reset-to-Q             2.0        2.2       2.5                    2.9           4.1 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                       1.0        1.1       1.2                    1.4           2.0 ns

tRD2        FO=2 Routing Delay                       1.3        1.4       1.6                    1.9           2.7 ns

tRD3        FO=3 Routing Delay                       1.6        1.8       2.0                    2.4           3.3 ns

tRD4        FO=4 Routing Delay                       1.9        2.1       2.4                    2.9           4.0 ns

tRD8        FO=8 Routing Delay                       3.2        3.6       4.1                    4.8           6.7 ns

Logic Module Sequential Timing 3, 4

tSUD        Flip-Flop (Latch) Data Input Set-Up 0.5       0.5        0.6                    0.7          0.9         ns

tHD         Flip-Flop (Latch) Data Input Hold 0.0         0.0        0.0                    0.0          0.0         ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 0.6           0.6        0.7                    0.8          1.2         ns

tHENA       Flip-Flop (Latch) Enable Hold  0.0            0.0        0.0                    0.0          0.0         ns

tWCLKA      Flip-Flop (Latch) Clock Active 4.7            5.3        6.0                    7.0          9.8         ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 6.2            6.9        7.8                    9.2          12.9        ns

            Pulse Width

tA          Flip-Flop Clock Input Period   5.0            5.6        6.2                    7.1          9.9             ns
tINH        Input Buffer Latch Hold                                                                                      ns
tINSU       Input Buffer Latch Set-Up      0.0            0.0        0.0                    0.0          0.0             ns
tOUTH       Output Buffer Latch Hold                                                                                     ns
tOUTSU      Output Buffer Latch Set-Up     0.3            0.3        0.3                    0.4          0.6             ns
fMAX        Flip-Flop (Latch) Clock                                                                            70 MHz
            Frequency                      0.0            0.0        0.0                    0.0          0.0

                                           0.3            0.3        0.3                    0.4          0.6

                                                     161        146       135                    117

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-52                                                      v6.0
                                                                                            40MX and 42MX FPGA Families

Table 33   A42MX09 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                     Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                     1.5        1.6       1.8                           2.17          3.0 ns

tINYL       Pad-to-Y LOW                      1.2        1.3       1.4                           1.7           2.4 ns

tINGH       G to Y HIGH                       1.8        2.0       2.3                           2.7           3.7 ns

tINGL       G to Y LOW                        1.8        2.0       2.3                           2.7           3.7 ns

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                2.8        3.2       3.6                           4.2           5.9 ns

tIRD2       FO=2 Routing Delay                3.2        3.5       4.0                           4.7           6.6 ns

tIRD3       FO=3 Routing Delay                3.5        3.9       4.4                           5.2           7.3 ns

tIRD4       FO=4 Routing Delay                3.9        4.3       4.9                           5.7           8.0 ns

tIRD8       FO=8 Routing Delay                5.2        5.8       6.6                           7.7           10.8 ns

Global Clock Network

tCKH        Input LOW to HIGH FO = 32         4.1        4.5       5.1                           6.0           8.4 ns

                                FO = 256      4.5        5.0       5.6                           6.7           9.3 ns

tCKL        Input HIGH to LOW FO = 32         5.0        5.5       6.2                           7.3           10.2 ns

                                FO = 256      5.4        6.0       6.8                           8.0           11.2 ns

tPWH        Minimum Pulse FO = 32 1.7              1.9        2.1                           2.5          3.5         ns

            Width HIGH          FO = 256 1.9       2.1        2.3                           2.7          3.8         ns

tPWL        Minimum Pulse FO = 32 1.7              1.9        2.1                           2.5          3.5         ns

            Width LOW           FO = 256 1.9       2.1        2.3                           2.7          3.8         ns

tCKSW       Maximum Skew        FO = 32       0.4        0.5       0.5                           0.6           0.9 ns

                                FO = 256      0.4        0.5       0.5                           0.6           0.9 ns

tSUEXT      Input Latch External FO = 32 0.0       0.0        0.0                           0.0          0.0         ns

            Set-Up              FO = 256 0.0       0.0        0.0                           0.0          0.0         ns

tHEXT       Input Latch External FO = 32 3.3       3.7        4.2                           4.9          6.9         ns

            Hold                FO = 256 3.7       4.1        4.6                           5.5          7.6         ns

tP          Minimum Period FO = 32 5.6             6.2        6.7                           7.8          12.9        ns

                                FO = 256 6.1       6.8        7.4                           8.5          14.2        ns

fMAX        Maximum             FO = 32       177        161       148                           129           77 MHz
                                                                                                               70 MHz
            Frequency           FO = 256      161        146       135                           117

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                   v6.0                                                              1-53
40MX and 42MX FPGA Families

Table 33   A42MX09 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description            Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH        Data-to-Pad HIGH          3.4         3.8        4.3                                 5.1          7.1 ns
tDHL
tENZH       Data-to-Pad LOW           4.0         4.5        5.1                                 6.1          8.3 ns

            Enable Pad Z to           3.7         4.1        4.6                                 5.5          7.6 ns
            HIGH

tENZL       Enable Pad Z to           4.1         4.5        5.1                                 6.1          8.5 ns
            LOW

tENHZ       Enable Pad HIGH to        6.9         7.6        8.6                                 10.2         14.2 ns
            Z

tENLZ       Enable Pad LOW to         7.5         8.3        9.4                                 11.1         15.5 ns
            Z

tGLH        G-to-Pad HIGH             5.8         6.5        7.3                                 8.6          12.0 ns

tGHL        G-to-Pad LOW              5.8         6.5        7.3                                 8.6          12.0 ns

tLSU        I/O Latch Set-Up     0.7        0.8         0.9                                 1.0          1.4         ns

tLH         I/O Latch Hold       0.0        0.0         0.0                                 0.0          0.0         ns

tLCO        I/O Latch Clock-to-       8.7         9.7        10.9                                12.9         18.0 ns

            Out (Pad-to-Pad),

            64 Clock Loading

tACO        Array Clock-to-Out        12.2        13.5       15.4                                18.1         25.3 ns
            (Pad-to-Pad),
            64 Clock Loading

dTLH        Capacity Loading,         0.00        0.00       0.00                                0.10         0.01 ns/pF

            LOW to HIGH

dTHL        Capacity Loading,         0.09        0.10       0.10                                0.10         0.10 ns/pF

            HIGH to LOW

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-54                                        v6.0
                                                                                            40MX and 42MX FPGA Families

Table 33   A42MX09 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                         Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                       3.4         3.8        5.5                    6.4          9.0 ns
tDHL
tENZH       Data-to-Pad LOW                        4.1         4.5        4.2                    5.0          7.0 ns
tENZL
tENHZ       Enable Pad Z to HIGH                   3.7         4.1        4.6                    5.5          7.6 ns
tENLZ
tGLH        Enable Pad Z to LOW                    4.1         4.5        5.1                    6.1          8.5 ns
tGHL
tLSU        Enable Pad HIGH to Z                   6.9         7.6        8.6                    10.2         14.2 ns
tLH
tLCO        Enable Pad LOW to Z                    7.5         8.3        9.4                    11.1         15.5 ns

            G-to-Pad HIGH                          5.8         6.5        7.3                    8.6          12.0 ns

            G-to-Pad LOW                           5.8         6.5        7.3                    8.6          12.0 ns

            I/O Latch Set-Up                  0.7        0.8         0.9                    1.0          1.4         ns

            I/O Latch Hold                    0.0        0.0         0.0                    0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-        8.7         9.7        10.9                   12.9         18.0 ns

            Pad), 64 Clock Loading

tACO        Array Clock-to-Out (Pad-to-Pad),       12.2        13.5       15.4                   18.1         25.3 ns

            64 Clock Loading

dTLH        Capacity Loading, LOW to HIGH          0.04        0.04       0.05                   0.06         0.08 ns/pF

dTHL        Capacity Loading, HIGH to LOW          0.05        0.05       0.06                   0.07         0.10 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                         v6.0                                                        1-55
40MX and 42MX FPGA Families

Table 34   A42MX16 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1        Single Module                            1.4        1.5       1.7                     2.0          2.8 ns

tCO         Sequential Clock-to-Q                    1.4        1.6       1.8                     2.1          3.0 ns

tGO         Latch G-to-Q                             1.4        1.5       1.7                     2.0          2.8 ns

tRS         Flip-Flop (Latch) Reset-to-Q             1.6        1.7       2.0                     2.3          3.3 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                       0.8        0.9       1.0                     1.2          1.6 ns

tRD2        FO=2 Routing Delay                       1.0        1.2       1.3                     1.5          2.1 ns

tRD3        FO=3 Routing Delay                       1.3        1.4       1.6                     1.9          2.7 ns

tRD4        FO=4 Routing Delay                       1.6        1.7       2.0                     2.3          3.2 ns

tRD8        FO=8 Routing Delay                       2.6        2.9       3.2                     3.8          5.3 ns

Logic Module Sequential Timing3,4

tSUD        Flip-Flop (Latch) Data Input Set-Up 0.3       0.4        0.4                    0.5          0.7         ns

tHD         Flip-Flop (Latch) Data Input Hold 0.0         0.0        0.0                    0.0          0.0         ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 0.7           0.8        0.9                    1.0          1.4         ns

tHENA       Flip-Flop (Latch) Enable Hold      0.0        0.0        0.0                    0.0          0.0         ns

tWCLKA      Flip-Flop (Latch) Clock Active 3.4            3.8        4.3                    5.0          7.1         ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 4.5            5.0        5.6                    6.6          9.2         ns

            Pulse Width

tA          Flip-Flop Clock Input Period       6.8        7.6        8.6                    10.1         14.1        ns

tINH        Input Buffer Latch Hold            0.0        0.0        0.0                    0.0          0.0         ns

tINSU       Input Buffer Latch Set-Up          0.5        0.5        0.6                    0.7          1.0         ns

tOUTH       Output Buffer Latch Hold           0.0        0.0        0.0                    0.0          0.0         ns

tOUTSU      Output Buffer Latch Set-Up         0.5        0.5        0.6                    0.7          1.0         ns

fMAX        Flip-Flop (Latch) Clock Frequency        215        195       179                     156          94 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-56                                                      v6.0
                                                                                            40MX and 42MX FPGA Families

Table 34   A42MX16 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                     Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                     1.1        1.2       1.3                           1.6           2.2 ns

tINYL       Pad-to-Y LOW                      0.8        0.9       1.0                           1.2           1.7 ns

tINGH       G to Y HIGH                       1.4        1.6       1.8                           2.1           2.9 ns

tINGL       G to Y LOW                        1.4        1.6       1.8                           2.1           2.9 ns

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                1.8        2.0       2.3                           2.7           4.0 ns

tIRD2       FO=2 Routing Delay                2.1        2.3       2.6                           3.1           4.3 ns

tIRD3       FO=3 Routing Delay                2.3        2.6       3.0                           3.5           4.9 ns

tIRD4       FO=4 Routing Delay                2.6        3.0       3.3                           3.9           5.4 ns

tIRD8       FO=8 Routing Delay                3.6        4.0       4.6                           5.4           7.5 ns

Global Clock Network

tCKH        Input LOW to HIGH FO = 32         2.6        2.9       3.3                           3.9           5.4 ns

                                FO = 384      2.9        3.2       3.6                           4.3           6.0 ns

tCKL        Input HIGH to LOW FO = 32         3.8        4.2       4.8                           5.6           7.8 ns

                                FO = 384      4.5        5.0       5.6                           6.6           9.2 ns

tPWH        Minimum Pulse FO = 32 3.2              3.5        4.0                           4.7          6.6         ns

            Width HIGH          FO = 384 3.7       4.1        4.6                           5.4          7.6         ns

tPWL        Minimum Pulse FO = 32 3.2              3.5        4.0                           4.7          6.6         ns

            Width LOW           FO = 384 3.7       4.1        4.6                           5.4          7.6         ns

tCKSW       Maximum Skew        FO = 32       0.3        0.4       0.4                           0.5           0.7 ns

                                FO = 384      0.3        0.4       0.4                           0.5           0.7 ns

tSUEXT      Input Latch External FO = 32 0.0       0.0        0.0                           0.0          0.0         ns

            Set-Up              FO = 384 0.0       0.0        0.0                           0.0          0.0         ns

tHEXT       Input Latch External FO = 32 2.8       3.1        5.5                           4.1          5.7         ns

            Hold                FO = 384 3.2       3.5        4.0                           4.7          6.6         ns

tP          Minimum Period FO = 32 4.2             4.67       5.1                           5.8          9.7         ns

                                FO = 384 4.6       5.1        5.6                           6.4          10.7        ns

fMAX        Maximum             FO = 32       237        215       198                           172           103 MHz

            Frequency           FO = 384      215        195       179                           156           94 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                   v6.0                                                              1-57
40MX and 42MX FPGA Families

Table 34   A42MX16 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                         Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH        Data-to-Pad HIGH                  2.5         2.8   3.2                         3.7          5.2 ns

tDHL        Data-to-Pad LOW                   3.0         3.3   3.7                         4.4          6.1 ns

tENZH       Enable Pad Z to HIGH              2.7         3.0   3.4                         4.0          5.6 ns

tENZL       Enable Pad Z to LOW               3.0         3.3   3.8                         4.4          6.2 ns

tENHZ       Enable Pad HIGH to Z              5.4         6.0   6.8                         8.0          11.2 ns

tENLZ       Enable Pad LOW to Z               5.0         5.6   6.3                         7.4          10.4 ns

tGLH        G-to-Pad HIGH                     2.9         3.2   3.6                         4.3          6.0 ns

tGHL        G-to-Pad LOW                      2.9         3.2   3.6                         4.3          6.0 ns

tLCO        I/O Latch Clock-to-Out (Pad-to-   5.7         6.3   7.1                         8.4          11.9 ns

            Pad), 64 Clock Loading

tACO        Array Clock-to-Out (Pad-to-Pad),  8.0         8.9   10.1                        11.9         16.7 ns

            64 Clock Loading

dTLH        Capacitive Loading, LOW to HIGH   0.03        0.03  0.03                        0.04         0.06 ns/pF

dTHL        Capacitive Loading, HIGH to LOW   0.04        0.04  0.04                        0.05         0.07 ns/pF

CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                  3.2         3.6   4.0                         4.7          6.6 ns

tDHL        Data-to-Pad LOW                   2.5         2.7   3.1                         3.6          5.1 ns

tENZH       Enable Pad Z to HIGH              2.7         3.0   3.4                         4.0          5.6 ns

tENZL       Enable Pad Z to LOW               3.0         3.3   3.8                         4.4          6.2 ns

tENHZ       Enable Pad HIGH to Z              5.4         6.0   6.8                         8.0          11.2 ns

tENLZ       Enable Pad LOW to Z               5.0         5.6   6.3                         7.4          10.4 ns

tGLH        G-to-Pad HIGH                     5.1         5.6   6.4                         7.5          10.5 ns

tGHL        G-to-Pad LOW                      5.1         5.6   6.4                         7.5          10.5 ns

tLCO        I/O Latch Clock-to-Out (Pad-to-   5.7         6.3   7.1                         8.4          11.9 ns

            Pad), 64 Clock Loading

tACO        Array Clock-to-Out (Pad-to-Pad),  8.0         8.9   10.1                        11.9         16.7 ns

            64 Clock Loading

dTLH        Capacitive Loading, LOW to HIGH   0.03        0.03  0.03                        0.04         0.06 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-58                                                v6.0
                                                                                            40MX and 42MX FPGA Families

Table 35   A42MX16 Timing Characteristics (Nominal 3.3V Operation)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1        Single Module                            1.9        2.1        2.4                    2.8          4.0 ns

tCO         Sequential Clock-to-Q                    2.0        2.2        2.5                    3.0          4.2 ns

tGO         Latch G-to-Q                             1.9        2.1        2.4                    2.8          4.0 ns

tRS         Flip-Flop (Latch) Reset-to-Q             2.2        2.4        2.8                    3.3          4.6 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                       1.1        1.2        1.4                    1.6          2.3 ns

tRD2        FO=2 Routing Delay                       1.5        1.6        1.8                    2.1          3.0 ns

tRD3        FO=3 Routing Delay                       1.8        2.0        2.3                    2.7          3.8 ns

tRD4        FO=4 Routing Delay                       2.2        2.4        2.7                    3.2          4.5 ns

tRD8        FO=8 Routing Delay                       3.6        4.0        4.5                    5.3          7.5 ns

Logic Module Sequential Timing3, 4

tSUD        Flip-Flop (Latch) Data Input Set-Up 0.5       0.5        0.6                    0.7          0.9            ns

tHD         Flip-Flop (Latch) Data Input Hold 0.0         0.0        0.0                    0.0          0.0            ns

tSUENA      Flip-Flop (Latch) Enable Set-Up 1.0           1.1        1.2                    1.4          2.0            ns

tHENA       Flip-Flop (Latch) Enable Hold      0.0        0.0        0.0                    0.0          0.0            ns

tWCLKA      Flip-Flop (Latch) Clock Active 4.8            5.3        6.0                    7.1          9.9            ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 6.2            6.9        7.9                    9.2          12.9           ns

            Pulse Width

tA          Flip-Flop Clock Input Period       9.5        10.6       12.0                   14.1         19.8           ns

tINH        Input Buffer Latch Hold            0.0        0.0        0.0                    0.0          0.0            ns

tINSU       Input Buffer Latch Set-Up          0.7        0.8        0.9                    1.01         1.4            ns

tOUTH       Output Buffer Latch Hold           0.0        0.0        0.0                    0.0          0.0            ns

tOUTSU      Output Buffer Latch Set-Up         0.7        0.8        0.89                   1.01         1.4            ns

fMAX        Flip-Flop (Latch) Clock Frequency        129        117        108                    94           56 MHz

Notes:

1. For dual-module macros use tPD1 + tRD1 + taped, to + tRD1 + taped, or tPD1 + tRD1 + tusk, whichever is appropriate.

2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                          v6.0                                                          1-59
40MX and 42MX FPGA Families

Table 35   A42MX16 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                     Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH       Pad-to-Y HIGH                     1.5        1.6       1.9                            2.2          3.1 ns

tINYL       Pad-to-Y LOW                      1.1        1.3       1.4                            1.7          2.4 ns

tINGH       G to Y HIGH                       2.0        2.2       2.5                            2.9          4.1 ns

tINGL       G to Y LOW                        2.0        2.2       2.5                            2.9          4.1 ns

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                2.6        2.9       3.2                            3.8          5.3 ns

tIRD2       FO=2 Routing Delay                2.9        3.2       3.7                            4.3          6.1 ns

tIRD3       FO=3 Routing Delay                3.3        3.6       4.1                            4.9          6.8 ns

tIRD4       FO=4 Routing Delay                3.6        4.0       4.6                            5.4          7.6 ns

tIRD8       FO=8 Routing Delay                5.1        5.6       6.4                            7.5          10.5 ns

Global Clock Network

tCKH        Input LOW to HIGH FO = 32         4.4        4.8       5.5                            6.5          9.0 ns

                                FO = 384      4.8        5.3       6.0                            7.1          9.9 ns

tCKL        Input HIGH to LOW FO = 32         5.3        5.9       6.7                            7.8          11.0 ns

                                FO = 384      6.2        6.9       7.9                            9.2          12.9 ns

tPWH        Minimum Pulse       FO = 32 5.7        6.3        7.1                           8.4          11.8        ns

            Width HIGH          FO = 384 6.6       7.4        8.3                           9.8          13.7        ns

tPWL        Minimum Pulse       FO = 32 5.3        5.9        6.7                           7.8          11.0        ns

            Width LOW           FO = 384 6.2       6.9        7.9                           9.2          12.9        ns

tCKSW       Maximum Skew        FO = 32       0.5        0.5       0.6                            0.7          1.0 ns

                                FO = 384      2.2        2.4       2.7                            3.2          4.5 ns

tSUEXT      Input Latch External FO = 32 0.0       0.0        0.0                           0.0          0.0         ns

            Set-Up              FO = 384 0.0       0.0        0.0                           0.0          0.0         ns

tHEXT       Input Latch External FO = 32 3.9       4.3        4.9                           5.7          8.0         ns

            Hold                FO = 384 4.5       4.9        5.6                           6.6          9.2         ns

tP          Minimum Period FO = 32 7.0             7.8        8.4                           9.7          16.2        ns

                                FO = 384 7.7       8.6        9.3                           10.7         17.8        ns

fMAX        Maximum Frequency FO = 32         142        129       119                            103          62 MHz
                                                                                                               56 MHz
                                FO = 384      129        117       108                            94

Notes:

1. For dual-module macros use tPD1 + tRD1 + taped, to + tRD1 + taped, or tPD1 + tRD1 + tusk, whichever is appropriate.

2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-60                                               v6.0
                                                                                            40MX and 42MX FPGA Families

Table 35   A42MX16 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                         Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH        Data-to-Pad HIGH                  3.5         3.9   4.4                         5.2          7.3 ns

tDHL        Data-to-Pad LOW                   4.1         4.6   5.2                         6.1          8.6 ns

tENZH       Enable Pad Z to HIGH              3.8         4.2   4.8                         5.6          7.8 ns

tENZL       Enable Pad Z to LOW               4.2         4.6   5.3                         6.2          8.7 ns

tENHZ       Enable Pad HIGH to Z              7.6         8.4   9.5                         11.2         15.7 ns

tENLZ       Enable Pad LOW to Z               7.0         7.8   8.8                         10.4         14.5 ns

tGLH        G-to-Pad HIGH                     4.8         5.3   6.0                         7.2          10.0 ns

tGHL        G-to-Pad LOW                      4.8         5.3   6.0                         7.2          10.0 ns

tLCO        I/O Latch Clock-to-Out (Pad-to-   8.0         8.9   10.1                        11.9         16.7 ns

            Pad), 64 Clock Loading

tACO        Array Clock-to-Out (Pad-to-Pad),  11.3        12.5  14.2                        16.7         23.3 ns

            64 Clock Loading

dTLH        Capacitive Loading, LOW to HIGH   0.04        0.04  0.05                        0.06         0.08 ns/pF

dTHL        Capacitive Loading, HIGH to LOW   0.05        0.05  0.06                        0.07         0.10 ns/pF

CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                  4.5         5.0   5.6                         6.6          9.3 ns

tDHL        Data-to-Pad LOW                   3.4         3.8   4.3                         5.1          7.1 ns

tENZH       Enable Pad Z to HIGH              3.8         4.2   4.8                         5.6          7.8 ns

tENZL       Enable Pad Z to LOW               4.2         4.6   5.3                         6.2          8.7 ns

tENHZ       Enable Pad HIGH to Z              7.6         8.4   9.5                         11.2         15.7 ns

tENLZ       Enable Pad LOW to Z               7.0         7.8   8.8                         10.4         14.5 ns

tGLH        G-to-Pad HIGH                     7.1         7.9   8.9                         10.5         14.7 ns

tGHL        G-to-Pad LOW                      7.1         7.9   8.9                         10.5         14.7 ns

tLCO        I/O Latch Clock-to-Out (Pad-to-   8.0         8.9   10.1                        11.9         16.7 ns

            Pad), 64 Clock Loading

tACO        Array Clock-to-Out (Pad-to-Pad),  11.3        12.5  14.2                        16.7         23.3 ns

            64 Clock Loading

dTLH        Capacitive Loading, LOW to HIGH   0.04        0.04  0.05                        0.06         0.08 ns/pF

dTHL        Capacitive Loading, HIGH to LOW   0.05        0.05  0.06                        0.07         0.10 ns/pF

Notes:

1. For dual-module macros use tPD1 + tRD1 + taped, to + tRD1 + taped, or tPD1 + tRD1 + tusk, whichever is appropriate.

2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                    v6.0                                                                1-61
40MX and 42MX FPGA Families

Table 36   A42MX24 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                           `Std' Speed  `F' Speed
                                                          `3' Speed `2'Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Combinatorial Functions1

tPD         Internal Array Module Delay             1.2        1.3       1.5                    1.8          2.5 ns

tPDD        Internal Decode Module Delay            1.4        1.6       1.8                    2.1          3.0 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                      0.8        0.9       1.0                    1.2          1.7 ns

tRD2        FO=2 Routing Delay                      1.0        1.2       1.3                    1.5          2.1 ns

tRD3        FO=3 Routing Delay                      1.3        1.4       1.6                    1.9          2.6 ns

tRD4        FO=4 Routing Delay                      1.5        1.7       1.9                    2.2          3.1 ns

tRD5        FO=8 Routing Delay                      2.4        2.7       3.0                    3.6          5.0 ns

Logic Module Sequential Timing3, 4

tCO         Flip-Flop Clock-to-Output               1.3        1.4       1.6                    1.9          2.7 ns
tGO
tSUD        Latch Gate-to-Output                    1.2        1.3       1.5                    1.8          2.5 ns
tHD
tRO         Flip-Flop (Latch) Set-Up Time      0.3       0.4        0.4                    0.5          0.7         ns
tSUENA
tHENA       Flip-Flop (Latch) Hold Time        0.0       0.0        0.0                    0.0          0.0         ns
tWCLKA
            Flip-Flop (Latch) Reset-to-Output       1.4        1.6       1.8                    2.1          2.9 ns

            Flip-Flop (Latch) Enable Set-Up 0.4          0.5        0.5                    0.6          0.8         ns

            Flip-Flop (Latch) Enable Hold      0.0       0.0        0.0                    0.0          0.0         ns

            Flip-Flop (Latch) Clock Active 3.3           3.7        4.2                    4.9          6.9         ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 4.4           4.8        5.3                    6.5          9.0

            Pulse Width                                                                                             ns

Input Module Propagation Delays

tINPY       Input Data Pad-to-Y                     1.0        1.1       1.3                    1.5          2.1 ns

tINGO       Input Latch Gate-to-Output              1.3        1.4       1.6                    1.9          2.6 ns

tINH        Input Latch Hold                   0.0       0.0        0.0                    0.0          0.0         ns

tINSU       Input Latch Set-Up                 0.5       0.5        0.6                    0.7          1.0         ns

tILA        Latch Active Pulse Width           4.7       5.2        5.9                    6.9          9.7         ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-62                                                     v6.0
                                                                                           40MX and 42MX FPGA Families

Table 36   A42MX24 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                           `Std' Speed  `F' Speed
                                                          `3' Speed `2'Speed `1' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                  1.8        2.0       2.3                        2.7           3.8 ns

tIRD2       FO=2 Routing Delay                  2.1        2.3       2.6                        3.1           4.3 ns

tIRD3       FO=3 Routing Delay                  2.3        2.5       2.9                        3.4           4.8 ns

tIRD4       FO=4 Routing Delay                  2.5        2.8       3.2                        3.7           5.2 ns

tIRD8       FO=8 Routing Delay                  3.4        3.8       4.3                        5.1           7.1 ns

Global Clock Network

tCKH        Input LOW to HIGH FO=32             2.6        2.9       3.3                        3.9           5.4 ns

                                   FO=486       2.9        3.2       3.6                        4.3           5.9 ns

tCKL        Input HIGH to LOW FO=32             3.7        4.1       4.6                        5.4           7.6 ns

                                   FO=486       4.3        4.7       5.4                        6.3           8.8 ns

tPWH        Minimum Pulse          FO=32   2.2       2.4        2.7                        3.2          4.5         ns

            Width HIGH             FO=486 2.4        2.6        3.0                        3.5          4.9         ns

tPWL        Minimum Pulse          FO=32   2.2       2.4        2.7                        3.2          4.5         ns

            Width LOW              FO=486 2.4        2.6        3.0                        3.5          4.9         ns

tCKSW       Maximum Skew           FO=32        0.5        0.6       0.7                        0.8           1.1 ns
                                   FO=486
                                                0.5        0.6       0.7                        0.8           1.1 ns

tSUEXT      Input Latch External FO=32     0.0       0.0        0.0                        0.0          0.0         ns

            Set-Up                 FO=486 0.0        0.0        0.0                        0.0          0.0         ns

tHEXT       Input Latch External FO=32     2.8       3.1        3.5                        4.1          5.7         ns

            Hold                   FO=486 3.3        3.7        4.2                        4.9          6.9         ns

tP          Minimum Period FO=32           4.7       5.2        5.7                        6.5          10.9        ns

            (1/fMAX)               FO=486 5.1        5.7        6.2                        7.1          11.9        ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                     v6.0                                                           1-63
40MX and 42MX FPGA Families

Table 36   A42MX24 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                           `Std' Speed  `F' Speed
                                                          `3' Speed `2'Speed `1' Speed

Parameter Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH        Data-to-Pad HIGH                      2.4         2.7        3.1                    3.6          5.1 ns
tDHL        Data-to-Pad LOW
tENZH       Enable Pad Z to HIGH                  2.8         3.2        3.6                    4.2          5.9 ns
tENZL       Enable Pad Z to LOW
tENHZ       Enable Pad HIGH to Z                  2.5         2.8        3.2                    3.8          5.3 ns
tENLZ       Enable Pad LOW to Z
tGLH        G-to-Pad HIGH                         2.8         3.1        3.5                    4.2          5.9 ns
tGHL        G-to-Pad LOW
tLSU        I/O Latch Output Set-Up               5.2         5.7        6.5                    7.6          10.7 ns
tLH         I/O Latch Output Hold
tLCO        I/O Latch Clock-to-Out                4.8         5.3        6.0                    7.1          9.9 ns
            (Pad-to-Pad) 32 I/O
                                                  2.9         3.2        3.6                    4.3          6.0 ns

                                                  2.9         3.2        3.6                    4.3          6.0 ns

                                             0.5        0.5         0.6                    0.7          1.0         ns

                                             0.0        0.0         0.0                    0.0          0.0         ns

                                                  5.6         6.1        6.9                    8.1          11.4 ns

tACO        Array Latch Clock-to-Out              10.6        11.8       13.4                   15.7         22.0 ns
            (Pad-to-Pad) 32 I/O

dTLH        Capacitive Loading, LOW to HIGH       0.04        0.04       0.04                   0.05         0.07 ns/pF

dTHL        Capacitive Loading, HIGH to LOW       0.03        0.03       0.03                   0.04         0.06 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-64                                                    v6.0
                                                                                           40MX and 42MX FPGA Families

Table 36   A42MX24 Timing Characteristics (Nominal 5.0V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                           `Std' Speed  `F' Speed
                                                          `3' Speed `2'Speed `1' Speed

Parameter Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                      3.1         3.5        3.9                    4.6          6.4 ns
tDHL
tENZH       Data-to-Pad LOW                       2.4         2.6        3.0                    3.5          4.9 ns
tENZL
tENHZ       Enable Pad Z to HIGH                  2.5         2.8        3.2                    3.8          5.3 ns
tENLZ
tGLH        Enable Pad Z to LOW                   2.8         3.1        3.5                    4.2          5.8 ns
tGHL
tLSU        Enable Pad HIGH to Z                  5.2         5.7        6.5                    7.6          10.7 ns
tLH
tLCO        Enable Pad LOW to Z                   4.8         5.3        6.0                    7.1          9.9 ns

            G-to-Pad HIGH                         4.9         5.4        6.2                    7.2          10.1 ns

            G-to-Pad LOW                          4.9         5.4        6.2                    7.2          10.1 ns

            I/O Latch Set-Up                 0.5        0.5         0.6                    0.7          1.0         ns

            I/O Latch Hold                   0.0        0.0         0.0                    0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-       5.5         6.1        6.9                    8.1          11.3 ns

            Pad) 32 I/O

tACO        Array Latch Clock-to-Out (Pad-        10.6        11.8       13.4                   15.7         22.0 ns

            to-Pad) 32 I/O

dTLH        Capacitive Loading, LOW to HIGH       0.04        0.04       0.04                   0.05         0.07 ns/pF

dTHL        Capacitive Loading, HIGH to LOW       0.03        0.03       0.03                   0.04         0.06 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                        v6.0                                                        1-65
40MX and 42MX FPGA Families

Table 37   A42MX24 Timing Characteristics (Nominal 3.3V Operation)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                           `Std' Speed  `F' Speed
                                                          `3' Speed `2'Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Combinatorial Functions1

tPD         Internal Array Module Delay             2.0        1.8       2.1                    2.5           3.4 ns

tPDD        Internal Decode Module Delay            1.1        2.2       2.5                    3.0           4.2 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                      1.7        1.3       1.4                    1.7           2.3 ns

tRD2        FO=2 Routing Delay                      2.0        1.6       1.8                    2.1           3.0 ns

tRD3        FO=3 Routing Delay                      1.1        2.0       2.2                    2.6           3.7 ns

tRD4        FO=4 Routing Delay                      1.5        2.3       2.6                    3.1           4.3 ns

tRD5        FO=8 Routing Delay                      1.8        3.7       4.2                    5.0           7.0 ns

Logic Module Sequential Timing3, 4

tCO         Flip-Flop Clock-to-Output               2.1        2.0       2.3                    2.7           3.7 ns
tGO
tSUD        Latch Gate-to-Output                    3.4        1.9       2.1                    2.5           3.4 ns
tHD
tRO         Flip-Flop (Latch) Set-Up Time      0.4       0.5        0.6                    0.7          0.9         ns
tSUENA
tHENA       Flip-Flop (Latch) Hold Time        0.0       0.0        0.0                    0.0          0.0         ns
tWCLKA
            Flip-Flop (Latch) Reset-to-Output       2.0        2.2       2.5                    2.9           4.1 ns

            Flip-Flop (Latch) Enable Set-Up 0.6          0.6        0.7                    0.8          1.2         ns

            Flip-Flop (Latch) Enable Hold      0.0       0.0        0.0                    0.0          0.0         ns

            Flip-Flop (Latch) Clock Active 4.6           5.2        5.8                    6.9          9.6         ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 6.1           6.8        7.7                    9.0          12.6

            Pulse Width                                                                                             ns

Input Module Propagation Delays

tINPY       Input Data Pad-to-Y                     1.4        1.6       1.8                    2.2           3.0 ns
tINGO
            Input Latch Gate-to-                    1.8        1.9       2.2                    2.6           3.6 ns
            Output

tINH        Input Latch Hold                   0.0       0.0        0.0                    0.0          0.0         ns

tINSU       Input Latch Set-Up                 0.7       0.7        0.8                    1.0          1.4         ns

tILA        Latch Active Pulse Width           6.5       7.3        8.2                    9.7          13.5        ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-66                                                     v6.0
                                                                                           40MX and 42MX FPGA Families

Table 37   A42MX24 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                           `Std' Speed  `F' Speed
                                                          `3' Speed `2'Speed `1' Speed

Parameter Description                     Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                 2.6        2.9       3.2                         3.8          5.3 ns

tIRD2       FO=2 Routing Delay                 2.9        3.2       3.6                         4.3          6.0 ns

tIRD3       FO=3 Routing Delay                 3.2        3.6       4.0                         4.8          6.6 ns

tIRD4       FO=4 Routing Delay                 3.5        3.9       4.4                         5.2          7.3 ns

tIRD8       FO=8 Routing Delay                 4.8        5.3       6.1                         7.1          10.0 ns

Global Clock Network

tCKH        Input LOW to HIGH FO=32            4.4        4.8       5.5                         6.5          9.1 ns

                                  FO=486       4.8        5.3       6.0                         7.1          10.0 ns

tCKL        Input HIGH to LOW FO=32            5.1        5.7       6.4                         7.6          10.6 ns

                                  FO=486       6.0        6.6       7.5                         8.8          12.4 ns

tPWH        Minimum Pulse         FO=32   3.0       3.3        3.8                         4.5          6.3         ns

            Width HIGH            FO=486 3.3        3.7        4.2                         4.9          6.9         ns

tPWL        Minimum Pulse         FO=32   3.0       3.4        3.8                         4.5          6.3         ns

            Width LOW             FO=486 3.3        3.7        4.2                         4.9          6.9         ns

tCKSW       Maximum Skew          FO=32        0.8        0.8       1.0                         1.1          1.6 ns
                                  FO=486
                                               0.8        0.8       1.0                         1.1          1.6 ns

tSUEXT      Input Latch External FO=32    0.0       0.0        0.0                         0.0          0.0         ns

            Set-Up                FO=486 0.0        0.0        0.0                         0.0          0.0         ns

TTL Output Module Timing5

tDLH        Data-to-Pad HIGH                   3.4        3.8       4.3                         5.0          7.1 ns

tDHL        Data-to-Pad LOW                    4.0        4.4       5.0                         5.9          8.3 ns

tENZH       Enable Pad Z to HIGH               3.6        4.0       4.5                         5.3          7.4 ns

tENZL       Enable Pad Z to LOW                3.9        4.4       5.0                         5.8          8.2 ns

tENHZ       Enable Pad HIGH to Z               7.2        8.0       9.1                         10.7         14.9 ns

tENLZ       Enable Pad LOW to Z                6.7        7.5       8.5                         9.9          13.9 ns

tGLH        G-to-Pad HIGH                      4.8        5.3       6.0                         7.2          10.0 ns

tGHL        G-to-Pad LOW                       4.8        5.3       6.0                         7.2          10.0 ns

tLSU        I/O Latch Output Set-Up       0.7       0.7        0.8                         1.0          1.4         ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                    v6.0                                                            1-67
40MX and 42MX FPGA Families

Table 37   A42MX24 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                           `Std' Speed  `F' Speed
                                                          `3' Speed `2'Speed `1' Speed

Parameter Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

TTL Output Module Timing5 (Continued)

tLH         I/O Latch Output Hold            0.0        0.0         0.0                    0.0          0.0         ns

tLCO        I/O Latch Clock-to-Out                7.7         8.5         9.6                    11.3         15.9 ns

            (Pad-to-Pad) 32 I/O

tACO        Array Latch Clock-to-Out              14.8        16.5        18.7                   22.0         30.8 ns
            (Pad-to-Pad) 32 I/O

dTLH        Capacitive Loading, LOW to HIGH       0.05        0.05        0.06                   0.07         0.10 ns/pF

dTHL        Capacitive Loading, HIGH to LOW       0.04        0.04        0.05                   0.06         0.08 ns/pF

CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                      4.8         5.3         5.5                    6.4          9.0 ns
tDHL        Data-to-Pad LOW
tENZH       Enable Pad Z to HIGH                  3.5         3.9         4.1                    4.9          6.8 ns
tENZL       Enable Pad Z to LOW
tENHZ       Enable Pad HIGH to Z                  3.6         4.0         4.5                    5.3          7.4 ns
tENLZ       Enable Pad LOW to Z
tGLH        G-to-Pad HIGH                         3.4         4.0         5.0                    5.8          8.2 ns
tGHL        G-to-Pad LOW
tLSU        I/O Latch Set-Up                      7.2         8.0         9.0                    10.7         14.9 ns
tLH         I/O Latch Hold
tLCO        I/O Latch Clock-to-Out                6.7         7.5         8.5                    9.9          13.9 ns
            (Pad-to-Pad) 32 I/O
                                                  6.8         7.6         8.6                    10.1         14.2 ns

                                                  6.8         7.6         8.6                    10.1         14.2 ns

                                             0.7        0.7         0.8                    1.0          1.4         ns

                                             0.0        0.0         0.0                    0.0          0.0         ns

                                                  7.7         8.5         9.6                    11.3         15.9 ns

tACO        Array Latch Clock-to-Out              14.8        16.5        18.7                   22.0         30.8 ns
            (Pad-to-Pad) 32 I/O

dTLH        Capacitive Loading, LOW to HIGH       0.05        0.05        0.06                   0.07         0.10 ns/pF
dTHL
tHEXT       Capacitive Loading, HIGH to LOW       0.04        0.04        0.05                   0.06         0.08 ns/pF

            Input Latch External FO=32       3.9        4.3         4.9                    5.7          8.1         ns

            Hold                   FO=486 4.6           5.2         5.8                    6.9          9.6         ns

tP          Minimum Period FO=32             7.8        8.7         9.5                    10.8         18.2        ns

            (1/fMAX)               FO=486 8.6           9.5         10.4                   11.9         19.9        ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-68                                                    v6.0
                                                                                            40MX and 42MX FPGA Families

Table 38   A42MX36 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Combinatorial Functions1

tPD         Internal Array Module Delay             1.3        1.5       1.7                      2.0          2.7 ns

tPDD        Internal Decode Module Delay            1.6        1.8       2.0                      2.4          3.3 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                      0.9        1.0       1.2                      1.4          2.0 ns

tRD2        FO=2 Routing Delay                      1.3        1.4       1.6                      1.9          2.7 ns

tRD3        FO=3 Routing Delay                      1.6        1.8       2.0                      2.4          3.4 ns

tRD4        FO=4 Routing Delay                      2.0        2.2       2.5                      2.9          4.1 ns

tRD5        FO=8 Routing Delay                      3.3        3.7       4.2                      4.9          6.9 ns

tRDD        Decode-to-Output Routing Delay          0.3        0.4       0.4                      0.5          0.7 ns

Logic Module Sequential Timing3, 4

tCO         Flip-Flop Clock-to-Output               1.3        1.4       1.6                      1.9          2.7 ns
tGO
tSUD        Latch Gate-to-Output                    1.3        1.4       1.6                      1.9          2.7 ns
tHD
tRO         Flip-Flop (Latch) Set-Up Time      0.3       0.3        0.4                     0.5          0.7         ns
tSUENA
tHENA       Flip-Flop (Latch) Hold Time        0.0       0.0        0.0                     0.0          0.0         ns
tWCLKA
            Flip-Flop (Latch) Reset-to-Output       1.6        1.7       2.0                      2.3          3.2 ns

            Flip-Flop (Latch) Enable Set-Up 0.7          0.8        0.9                     1.0          1.4         ns

            Flip-Flop (Latch) Enable Hold      0.0       0.0        0.0                     0.0          0.0         ns

            Flip-Flop (Latch) Clock Active 3.3           3.7        4.2                     4.9          6.9         ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 4.4           4.8        5.5                     6.4          9.0

            Pulse Width                                                                                              ns

Synchronous SRAM Operations

tRC         Read Cycle Time                    6.8       7.5        8.5                     10.0         14.0        ns

tWC         Write Cycle Time                   6.8       7.5        8.5                     10.0         14.0        ns

tRCKHL      Clock HIGH/LOW Time                3.4       3.8        4.3                     5.0          7.0         ns

tRCO        Data Valid After Clock HIGH/LOW         3.4        3.8       4.3                      5.0          7.0 ns

tADSU       Address/Data Set-Up Time           1.6       1.8        2.0                     2.4          3.4         ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                         v6.0                                                        1-69
40MX and 42MX FPGA Families

Table 38   A42MX36 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                   Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Synchronous SRAM Operations (Continued)

tADH        Address/Data Hold Time      0.0         0.0        0.0                          0.0          0.0         ns

tRENSU      Read Enable Set-Up          0.6         0.7        0.8                          0.9          1.3         ns

tRENH       Read Enable Hold            3.4         3.8        4.3                          5.0          7.0         ns

tWENSU      Write Enable Set-Up         2.7         3.0        3.4                          4.0          5.6         ns

tWENH       Write Enable Hold           0.0         0.0        0.0                          0.0          0.0         ns

tBENS       Block Enable Set-Up         2.8         3.1        3.5                          4.1          5.7         ns

tBENH       Block Enable Hold           0.0         0.0        0.0                          0.0          0.0         ns

Asynchronous SRAM Operations

tRPD        Asynchronous Access Time           8.1        9.0        10.2                         12.0         16.8 ns
tRDADV
tADSU       Read Address Valid          8.8         9.8        11.1                         13.0         18.2        ns
tADH
tRENSUA     Address/Data Set-Up Time    1.6         1.8        2.0                          2.4          3.4         ns

            Address/Data Hold Time      0.0         0.0        0.0                          0.0          0.0         ns

            Read Enable Set-Up to Address 0.6       0.7        0.8                          0.9          1.3         ns

            Valid

tRENHA      Read Enable Hold            3.4         3.8        4.3                          5.0          7.0         ns

tWENSU      Write Enable Set-Up         2.7         3.0        3.4                          4.0          5.6         ns

tWENH       Write Enable Hold           0.0         0.0        0.0                          0.0          0.0         ns

tDOH        Data Out Hold Time                 1.2        1.3        1.5                          1.8          2.5 ns

Input Module Propagation Delays

tINPY       Input Data Pad-to-Y                1.0        1.1        1.3                          1.5          2.1 ns

tINGO       Input Latch Gate-to-Output         1.4        1.6        1.8                          2.1          2.9 ns

tINH        Input Latch Hold            0.0         0.0        0.0                          0.0          0.0         ns

tINSU       Input Latch Set-Up          0.5         0.5        0.6                          0.7          1.0         ns

tILA        Latch Active Pulse Width    4.7         5.2        5.9                          6.9          9.7         ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-70                                                v6.0
                                                                                            40MX and 42MX FPGA Families

Table 38   A42MX36 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                  2.0        2.2       2.5                         2.9           4.1 ns

tIRD2       FO=2 Routing Delay                  2.3        2.6       2.9                         3.4           4.8 ns

tIRD3       FO=3 Routing Delay                  2.6        2.9       3.3                         3.9           5.5 ns

tIRD4       FO=4 Routing Delay                  3.0        3.3       3.8                         4.4           6.2 ns

tIRD8       FO=8 Routing Delay                  4.3        4.8       5.5                         6.4           9.0 ns

Global Clock Network

tCKH        Input LOW to HIGH FO=32             2.7        3.0       3.4                         4.0           5.6 ns

                                   FO=635       3.0        3.3       3.8                         4.4           6.2 ns

tCKL        Input HIGH to LOW FO=32             3.8        4.2       4.8                         5.6           7.8 ns

                                   FO=635       4.9        5.4       6.1                         7.2           10.1 ns

tPWH        Minimum Pulse          FO=32   1.8       2.0        2.2                         2.6          3.6         ns

            Width HIGH             FO=635 2.0        2.2        2.5                         2.9          4.1         ns

tPWL        Minimum Pulse          FO=32   1.8       2.0        2.2                         2.6          3.6         ns

            Width LOW              FO=635 2.0        2.2        2.5                         2.9          4.1         ns

tCKSW       Maximum Skew           FO=32        0.8        0.8       0.9                         1.0           1.4 ns
                                   FO=635
                                                0.8        0.8       0.9                         1.0           1.4 ns

tSUEXT      Input Latch External FO=32     0.0       0.0        0.0                         0.0          0.0         ns

            Set-Up                 FO=635 0.0        0.0        0.0                         0.0          0.0         ns

tHEXT       Input Latch External FO=32     2.8       3.2        3.6                         4.2          5.9         ns

            Hold                   FO=635 3.3        3.7        4.2                         4.9          6.9         ns

tP          Minimum Period FO=32           5.5       6.1        6.6                         7.6          12.7        ns

            (1/fMAX)               FO=635  6.0       6.6        7.2                         8.3          13.8        ns

fMAX        Maximum Datapath FO=32              180        164       151                         131           79 MHz
                                                                                                               73 MHz
            Frequency              FO=635       166        151       139                         121

TTL Output Module Timing5

tDLH        Data-to-Pad HIGH                    2.6        2.8       3.2                         3.8           5.3 ns

tDHL        Data-to-Pad LOW                     3.0        3.3       3.7                         4.4           6.2 ns

tENZH       Enable Pad Z to HIGH                2.7        3.0       3.3                         3.9           5.5 ns

tENZL       Enable Pad Z to LOW                 3.0        3.3       3.7                         4.3           6.1 ns

tENHZ       Enable Pad HIGH to Z                5.3        5.8       6.6                         7.8           10.9 ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                     v6.0                                                            1-71
40MX and 42MX FPGA Families

Table 38   A42MX36 Timing Characteristics (Nominal 5.0V Operation)
            (Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

TTL Output Module Timing5 (Continued)

tENLZ       Enable Pad LOW to Z                   4.9         5.5        6.2                     7.3          10.2 ns
tGLH
tGHL        G-to-Pad HIGH                         2.9         3.3        3.7                     4.4          6.1 ns
tLSU
tLH         G-to-Pad LOW                          2.9         3.3        3.7                     4.4          6.1 ns
tLCO
            I/O Latch Output Set-Up          0.5        0.5         0.6                     0.7          1.0         ns

            I/O Latch Output Hold            0.0        0.0         0.0                     0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-       5.7         6.3        7.1                     8.4          11.8 ns

            Pad) 32 I/O

tACO        Array Latch Clock-to-Out (Pad-        7.8         8.6        9.8                     11.5         16.1 ns

            to-Pad) 32 I/O

dTLH        Capacitive Loading, LOW to HIGH       0.07        0.08       0.09                    0.10         0.14 ns/pF

dTHL        Capacitive Loading, HIGH to LOW       0.07        0.08       0.09                    0.10         0.14 ns/pF

CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                      3.5         3.9        4.5                     5.2          7.3 ns
tDHL
tENZH       Data-to-Pad LOW                       2.5         2.7        3.1                     3.6          5.1 ns
tENZL
tENHZ       Enable Pad Z to HIGH                  2.7         3.0        3.3                     3.9          5.5 ns
tENLZ
tGLH        Enable Pad Z to LOW                   2.9         3.3        3.7                     4.3          6.1 ns
tGHL
tLSU        Enable Pad HIGH to Z                  5.3         5.8        6.6                     7.8          10.9 ns
tLH
tLCO        Enable Pad LOW to Z                   4.9         5.5        6.2                     7.3          10.2 ns

            G-to-Pad HIGH                         5.0         5.6        6.3                     7.5          10.4 ns

            G-to-Pad LOW                          5.0         5.6        6.3                     7.5          10.4 ns

            I/O Latch Set-Up                 0.5        0.5         0.6                     0.7          1.0         ns

            I/O Latch Hold                   0.0        0.0         0.0                     0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-       5.7         6.3        7.1                     8.4          11.8 ns

            Pad) 32 I/O

tACO        Array Latch Clock-to-Out (Pad-        7.8         8.6        9.8                     11.5         16.1 ns

            to-Pad) 32 I/O

dTLH        Capacitive Loading, LOW to HIGH       0.07        0.08       0.09                    0.10         0.14 ns/pF

dTHL        Capacitive Loading, HIGH to LOW       0.07        0.08       0.09                    0.10         0.14 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-72                                                    v6.0
                                                                                            40MX and 42MX FPGA Families

Table 39   A42MX36 Timing Characteristics (Nominal 3.3V Operation)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Combinatorial Functions1

tPD         Internal Array Module Delay             1.9        2.1        2.3                     2.7          3.8 ns

tPDD        Internal Decode Module Delay            2.2        2.5        2.8                     3.3          4.7 ns

Logic Module Predicted Routing Delays2

tRD1        FO=1 Routing Delay                      1.3        1.5        1.7                     2.0          2.7 ns

tRD2        FO=2 Routing Delay                      1.8        2.0        2.3                     2.7          3.7 ns

tRD3        FO=3 Routing Delay                      2.3        2.5        2.8                     3.4          4.7 ns

tRD4        FO=4 Routing Delay                      2.8        3.1        3.5                     4.1          5.7 ns

tRD5        FO=8 Routing Delay                      4.6        5.2        5.8                     6.9          9.6 ns

tRDD        Decode-to-Output Routing Delay          0.5        0.5        0.6                     0.7          1.0 ns

Logic Module Sequential Timing3, 4

tCO         Flip-Flop Clock-to-Output               1.8        2.0        2.3                     2.7          3.7 ns
tGO
tSUD        Latch Gate-to-Output                    1.8        2.0        2.3                     2.7          3.7 ns
tHD
tRO         Flip-Flop (Latch) Set-Up Time      0.4       0.5        0.6                     0.7          0.9         ns
tSUENA
tHENA       Flip-Flop (Latch) Hold Time        0.0       0.0        0.0                     0.0          0.0         ns
tWCLKA
            Flip-Flop (Latch) Reset-to-Output       2.2        2.4        2.7                     3.2          4.5 ns

            Flip-Flop (Latch) Enable Set-Up 1.0          1.1        1.2                     1.4          2.0         ns

            Flip-Flop (Latch) Enable Hold      0.0       0.0        0.0                     0.0          0.0         ns

            Flip-Flop (Latch) Clock Active 4.6           5.2        5.8                     6.9          9.6         ns

            Pulse Width

tWASYN      Flip-Flop (Latch) Asynchronous 6.1           6.8        7.7                     9.0          12.6        ns

            Pulse Width

Synchronous SRAM Operations

tRC         Read Cycle Time                    9.5       10.5       11.9                    14.0         19.6        ns

tWC         Write Cycle Time                   9.5       10.5       11.9                    14.0         19.6        ns

tRCKHL      Clock HIGH/LOW Time                4.8       5.3        6.0                     7.0          9.8         ns

tRCO        Data Valid After Clock HIGH/LOW         4.8        5.3        6.0                     7.0          9.8 ns

tADSU       Address/Data Set-Up Time           2.3       2.5        2.8                     3.4          4.8         ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                         v6.0                                                        1-73
40MX and 42MX FPGA Families

Table 39   A42MX36 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Synchronous SRAM Operations (Continued)

tADH        Address/Data Hold Time    0.0            0.0         0.0                        0.0          0.0         ns

tRENSU      Read Enable Set-Up        0.9            1.0         1.1                        1.3          1.8         ns

tRENH       Read Enable Hold          4.8            5.3         6.0                        7.0          9.8         ns

tWENSU      Write Enable Set-Up       3.8            4.2         4.8                        5.6          7.8         ns

tWENH       Write Enable Hold         0.0            0.0         0.0                        0.0          0.0         ns

tBENS       Block Enable Set-Up       3.9            4.3         4.9                        5.7          8.0         ns

tBENH       Block Enable Hold         0.0            0.0         0.0                        0.0          0.0         ns

Asynchronous SRAM Operations

tRPD        Asynchronous Access Time           11.3        12.6        14.3                       16.8         23.5 ns
tRDADV
tADSU       Read Address Valid        12.3           13.7        15.5                       18.2         25.5        ns
tADH
tRENSUA     Address/Data Set-Up Time  2.3            2.5         2.8                        3.4          4.8         ns

            Address/Data Hold Time    0.0            0.0         0.0                        0.0          0.0         ns

            Read Enable Set-Up to Address 0.9        1.0         1.1                        1.3          1.8         ns

            Valid

tRENHA      Read Enable Hold          4.8            5.3         6.0                        7.0          9.8         ns

tWENSU      Write Enable Set-Up       3.8            4.2         4.8                        5.6          7.8         ns

tWENH       Write Enable Hold         0.0            0.0         0.0                        0.0          0.0         ns

tDOH        Data Out Hold Time                 1.8         2.0         2.1                        2.5          3.5 ns

Input Module Propagation Delays

tINPY       Input Data Pad-to-Y                1.4         1.6         1.8                        2.1          3.0 ns
tINGO
            Input Latch Gate-to-               2.0         2.2         2.5                        2.9          4.1 ns
            Output

tINH        Input Latch Hold          0.0            0.0         0.0                        0.0          0.0         ns

tINSU       Input Latch Set-Up        0.7            0.7         0.8                        1.0          1.4         ns

tILA        Latch Active Pulse Width  6.5            7.3         8.2                        9.7          13.5        ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-74                                                 v6.0
                                                                                            40MX and 42MX FPGA Families

Table 39   A42MX36 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays2

tIRD1       FO=1 Routing Delay                  2.8         3.1        3.5                        4.1          5.7 ns

tIRD2       FO=2 Routing Delay                  3.2         3.5        4.1                        4.8          6.7 ns

tIRD3       FO=3 Routing Delay                  3.7         4.1        4.7                        5.5          7.7 ns

tIRD4       FO=4 Routing Delay                  4.2         4.6        5.3                        6.2          8.7 ns

tIRD8       FO=8 Routing Delay                  6.1         6.8        7.7                        9.0          12.6 ns

Global Clock Network

tCKH        Input LOW to HIGH FO=32             4.6         5.1        5.7                        6.7          9.3 ns

                                   FO=635       5.0         5.6        6.3                        7.4          10.3 ns

tCKL        Input HIGH to LOW FO=32             5.3         5.9        6.7                        7.8          11.0 ns

                                   FO=635       6.8         7.6        8.6                        10.1         14.1 ns

tPWH        Minimum Pulse          FO=32   2.5        2.7        3.1                        3.6          5.1         ns

            Width HIGH             FO=635 2.8         3.1        3.5                        4.1          5.7         ns

tPWL        Minimum Pulse          FO=32   2.5        2.7        3.1                        3.6          5.1         ns

            Width LOW              FO=635 2.8         3.1        3.5                        4.1          5.7         ns

tCKSW       Maximum Skew           FO=32        1.0         1.2        1.3                        1.5          2.2 ns
                                   FO=635
                                                1.0         1.2        1.3                        1.5          2.2 ns

tSUEXT      Input Latch            FO=32   0.0        0.0        0.0                        0.0          0.0         ns

            External Set-Up        FO=635 0.0         0.0        0.0                        0.0          0.0         ns

tHEXT       Input Latch            FO=32   4.0        4.4        5.0                        5.9          8.2         ns

            External Hold          FO=635 4.6         5.2        5.9                        6.9          9.6         ns

tP          Minimum Period FO=32           9.2        10.2       11.1                       12.7         21.2        ns

            (1/fMAX)               FO=635  9.9        11.0       12.0                       13.8         23.0        ns

fMAX        Maximum Datapath FO=32              108         98         90                         79           47 MHz

            Frequency              FO=635       100         91         83                         73           44 MHz

TTL Output Module Timing5

tDLH        Data-to-Pad HIGH                    3.6         4.0        4.5                        5.3          7.4 ns

tDHL        Data-to-Pad LOW                     4.2         4.6        5.2                        6.2          8.6 ns

tENZH       Enable Pad Z to HIGH                3.7         4.2        4.7                        5.5          7.7 ns

tENZL       Enable Pad Z to LOW                 4.1         4.6        5.2                        6.1          8.5 ns

tENHZ       Enable Pad HIGH to Z                7.34        8.2        9.3                        10.9         15.3 ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                      v6.0                                                           1-75
40MX and 42MX FPGA Families

Table 39   A42MX36 Timing Characteristics (Nominal 3.3V Operation) (Continued)
            (Worst-Case Commercial Conditions, VCCA = 3.0V, TJ = 70C)
                                                                                            `Std' Speed  `F' Speed
                                                          `3' Speed `2' Speed `1' Speed

Parameter Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tENLZ       Enable Pad LOW to Z                   6.9         7.6        8.7                     10.2         14.3 ns
tGLH
tGHL        G-to-Pad HIGH                         4.9         5.5        6.2                     7.3          10.2 ns
tLSU
tLH         G-to-Pad LOW                          4.9         5.5        6.2                     7.3          10.2 ns
tLCO
            I/O Latch Output Set-Up          0.7        0.7         0.8                     1.0          1.4         ns

            I/O Latch Output Hold            0.0        0.0         0.0                     0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-       7.9         8.8        10.0                    11.8         16.5 ns

            Pad) 32 I/O

tACO        Array Latch Clock-to-Out (Pad-        10.9        12.1       13.7                    16.1         22.5 ns

            to-Pad) 32 I/O

dTLH        Capacitive Loading, LOW to HIGH       0.10        0.11       0.12                    0.14         0.20 ns/pF

dTHL        Capacitive Loading, HIGH to LOW       0.10        0.11       0.12                    0.14         0.20 ns/pF

CMOS Output Module Timing5

tDLH        Data-to-Pad HIGH                      4.9         5.5        6.2                     7.3          10.3 ns
tDHL
tENZH       Data-to-Pad LOW                       3.4         3.8        4.3                     5.1          7.1 ns
tENZL
tENHZ       Enable Pad Z to HIGH                  3.7         4.1        4.7                     5.5          7.7 ns
tENLZ
tGLH        Enable Pad Z to LOW                   4.1         4.6        5.2                     6.1          8.5 ns
tGHL
tLSU        Enable Pad HIGH to Z                  7.4         8.2        9.3                     10.9         15.3 ns
tLH
tLCO        Enable Pad LOW to Z                   6.9         7.6        8.7                     10.2         14.3 ns

            G-to-Pad HIGH                         7.0         7.8        8.9                     10.4         14.6 ns

            G-to-Pad LOW                          7.0         7.8        8.9                     10.4         14.6 ns

            I/O Latch Set-Up                 0.7        0.7         0.8                     1.0          1.4         ns

            I/O Latch Hold                   0.0        0.0         0.0                     0.0          0.0         ns

            I/O Latch Clock-to-Out (Pad-to-       7.9         8.8        10.0                    11.8         16.5 ns

            Pad) 32 I/O

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating

    device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-76                                                    v6.0
                                                                             40MX and 42MX FPGA Families

Pin Descriptions

CLK/A/B, I/O  Global Clock                                         PRA, I/O

Clock inputs for clock distribution networks. CLK is for           PRB, I/O  Probe A/B
40MX while CLKA and CLKB are for 42MX devices. The
clock input is buffered prior to clocking the logic                The Probe pin is used to output data from any user-
modules. This pin can also be used as an I/O.                      defined design node within the device. Each diagnostic
                                                                   pin can be used in conjunction with the other probe pin
DCLK, I/O     Diagnostic Clock                                     to allow real-time diagnostic output of any signal path
                                                                   within the device. The Probe pin can be used as a user-
Clock input for diagnostic probe and device                        defined I/O when verification has been completed. The
programming. DCLK is active when the MODE pin is                   pin's probe capabilities can be permanently disabled to
HIGH. This pin functions as an I/O when the MODE pin is            protect programmed design confidentiality. The Probe
LOW.                                                               pin is accessible when the MODE pin is HIGH. This pin
                                                                   functions as an I/O when the MODE pin is LOW.
GND           Ground

Input LOW supply voltage.                                          QCLKA/B/C/D, I/O Quadrant Clock

I/O           Input/Output                                         Quadrant clock inputs for A42MX36 devices. When not
                                                                   used as a register control signal, these pins can function
Input, output, tristate or bi-directional buffer. Input and        as user I/Os.
output levels are compatible with standard TTL and
CMOS specifications. Unused I/Os pins are configured by            SDI, I/O  Serial Data Input
the Designer software as shown in Table 40.
                                                                   Serial data input for diagnostic probe and device
Table 40 Configuration of Unused I/Os                            programming. SDI is active when the MODE pin is HIGH.
                                                                   This pin functions as an I/O when the MODE pin is LOW.
Device                          Configuration

A40MX02, A40MX04                Pulled LOW                         SDO, I/O  Serial Data Output

A42MX09, A42MX16                Pulled LOW                         Serial data output for diagnostic probe and device
                                                                   programming. SDO is active when the MODE pin is HIGH.
A42MX24, A42MX36                Tristated                          This pin functions as an I/O when the MODE pin is LOW.
                                                                   SDO is available for 42MX devices only.
In all cases, it is recommended to tie all unused MX I/O
pins to LOW on the board. This applies to all dual-                When Silicon Explorer II is being used, SDO will act as an
purpose pins when configured as I/Os as well.                      output while the "checksum" command is run. It will
                                                                   return to user I/O when "checksum" is complete.

LP            Low Power Mode                                       TCK, I/O  Test Clock

Controls the low power mode of all 42MX devices. The               Clock signal to shift the Boundary Scan Test (BST) data
device is placed in the low power mode by connecting               into the device. This pin functions as an I/O when
the LP pin to logic HIGH. In low power mode, all I/Os are          "Reserve JTAG" is not checked in the Designer Software.
tristated, all input buffers are turned OFF, and the core          BST pins are only available in A42MX24 and A42MX36
of the device is turned OFF. To exit the low power mode,           devices.
the LP pin must be set LOW. The device enters the low
power mode 800ns after the LP pin is driven to a logic             TDI, I/O  Test Data In
HIGH. It will resume normal operation in 200s after the
LP pin is driven to a logic LOW.                                   Serial data input for BST instructions and data. Data is
                                                                   shifted in on the rising edge of TCK. This pin functions as
MODE          Mode                                                 an I/O when "Reserve JTAG" is not checked in the
                                                                   Designer Software. BST pins are only available in
Controls the use of multifunction pins (DCLK, PRA, PRB,            A42MX24 and A42MX36 devices.
SDI, TDO). The MODE pin is held HIGH to provide
verification capability. The MODE pin should be                    TDO, I/O  Test Data Out
terminated to GND through a 10k resistor so that the
MODE pin can be pulled HIGH when required.                         Serial data output for BST instructions and test data. This
                                                                   pin functions as an I/O when "Reserve JTAG" is not
NC            No Connection                                        checked in the Designer Software. BST pins are only
                                                                   available in A42MX24 and A42MX36 devices.

This pin is not connected to circuitry within the device.
These pins can be driven to any voltage or can be left
floating with no effect on the operation of the device.

                                                             v6.0                                1-77
40MX and 42MX FPGA Families

TMS, I/O  Test Mode Select                                   VCC      Supply Voltage

The TMS pin controls the use of the IEEE 1149.1              Input supply voltage for 40MX devices
Boundary Scan pins (TCK, TDI, TDO). In flexible mode
when the TMS pin is set LOW, the TCK, TDI and TDO pins       VCCA     Supply Voltage
are boundary scan pins. Once the boundary scan pins are
in test mode, they will remain in that mode until the        Supply voltage for array in 42MX devices
internal boundary scan state machine reaches the "logic
reset" state. At this point, the boundary scan pins will be  VCCI     Supply Voltage
released and will function as regular I/O pins. The "logic
reset" state is reached 5 TCK cycles after the TMS pin is    Supply voltage for I/Os in 42MX devices
set HIGH. In dedicated test mode, TMS functions as
specified in the IEEE 1149.1 specifications. IEEE JTAG       WD, I/O  Wide Decode Output
specification recommends a 10k pull-up resistor on the
pin. BST pins are only available in A42MX24 and              When a wide decode module is used in a 42MX device
A42MX36 devices.                                             this pin can be used as a dedicated output from the wide
                                                             decode module. This direct connection eliminates
                                                             additional interconnect delays associated with regular
                                                             logic modules. To implement the direct I/O connection,
                                                             connect an output buffer of any type to the output of
                                                             the wide decode macro and place this output on one of
                                                             the reserved WD pins.

1-78                         v6.0
                                                                                                                                               40MX and 42MX FPGA Families

Package Pin Assignments

44-Pin PLCC

                                                                                                                                     1 44

                                                                                                                                   44-Pin
                                                                                                                                    PLCC

Figure 2-1 44-Pin PLCC

    44-pin PLCC                                                                                                                                44-pin PLCC

Pin Number A40MX02 Function A40MX04 Function                                                                                               Pin Number A40MX02 Function A40MX04 Function

1                         I/O  I/O                                                                                                         23  I/O          I/O

2                         I/O  I/O                                                                                                         24  I/O          I/O

3                         VCC  VCC                                                                                                         25  VCC          VCC

4                         I/O  I/O                                                                                                         26  I/O          I/O

5                         I/O  I/O                                                                                                         27  I/O          I/O

6                         I/O  I/O                                                                                                         28  I/O          I/O

7                         I/O  I/O                                                                                                         29  I/O          I/O

8                         I/O  I/O                                                                                                         30  I/O          I/O

9                         I/O  I/O                                                                                                         31  I/O          I/O

10                        GND  GND                                                                                                         32  GND          GND

11                        I/O  I/O                                                                                                         33  CLK, I/O     CLK, I/O

12                        I/O  I/O                                                                                                         34  MODE         MODE

13                        I/O  I/O                                                                                                         35  VCC            VCC
                                                                                                                                                            SDI, I/O
14                        VCC  VCC                                                                                                         36  SDI, I/O

15                        I/O  I/O                                                                                                         37  DCLK, I/O    DCLK, I/O

16                        VCC  VCC                                                                                                         38  PRA, I/O     PRA, I/O

17                        I/O  I/O                                                                                                         39  PRB, I/O     PRB, I/O

18                        I/O  I/O                                                                                                         40  I/O          I/O

19                        I/O  I/O                                                                                                         41  I/O          I/O

20                        I/O  I/O                                                                                                         42  I/O          I/O

21                        GND  GND                                                                                                         43  GND          GND

22                        I/O  I/O                                                                                                         44  I/O          I/O

                                              v6.0                                                                                                                     2-1
   40MX and 42MX FPGA Families

68-Pin PLCC

                                         1 68

                                     68-Pin
                                     PLCC

Figure 2-2 68-Pin PLCC

          44-pin PLCC                44-pin PLCC               44-pin PLCC

     Pin  A40MX02 A40MX04       Pin  A40MX02 A40MX04      Pin  A40MX02 A40MX04

Number Function Function        Number Function Function  Number Function Function

     1    I/O             I/O   24   I/O          I/O     47   I/O          I/O

     2    I/O             I/O   25   VCC          VCC     48   I/O          I/O

     3    I/O             I/O   26   I/O          I/O     49   GND          GND

     4    VCC             VCC   27   I/O          I/O     50   I/O          I/O

     5    I/O             I/O   28   I/O          I/O     51   I/O          I/O

     6    I/O             I/O   29   I/O          I/O     52   CLK, I/O CLK, I/O

     7    I/O             I/O   30   I/O          I/O     53   I/O          I/O

     8    I/O             I/O   31   I/O          I/O     54   MODE         MODE

     9    I/O             I/O   32   GND          GND     55   VCC          VCC

     10   I/O             I/O   33   I/O          I/O     56   SDI, I/O     SDI, I/O

     11   I/O             I/O   34   I/O          I/O     57   DCLK, I/O DCLK, I/O

     12   I/O             I/O   35   I/O          I/O     58   PRA, I/O PRA, I/O

     13   I/O             I/O   36   I/O          I/O     59   PRB, I/O     PRB, I/O

     14   GND             GND   37   I/O          I/O     60   I/O          I/O

     15   GND             GND   38   VCC          VCC     61   I/O          I/O

     16   I/O             I/O   39   I/O          I/O     62   I/O          I/O

     17   I/O             I/O   40   I/O          I/O     63   I/O          I/O

     18   I/O             I/O   41   I/O          I/O     64   I/O          I/O

     19   I/O             I/O   42   I/O          I/O     65   I/O          I/O

     20   I/O             I/O   43   I/O          I/O     66   GND          GND

     21   VCC             VCC   44   I/O          I/O     67   I/O          I/O

     22   I/O             I/O   45   I/O          I/O     68   I/O          I/O

     23   I/O             I/O   46   I/O          I/O

2-2                                  v6.0
                                  40MX and 42MX FPGA Families

84-Pin PLCC

                          1 84

                          84-Pin
                          PLCC

Figure 2-3 84-Pin PLCC

                          v6.0    2-3
40MX and 42MX FPGA Families

              84-Pin PLCC                                        84-Pin PLCC

   Pin A40MX04 A42MX09 A42MX16 A42MX24                Pin A40MX04 A42MX09 A42MX16 A42MX24
Number Function Function Function Function         Number Function Function Function Function

     1   I/O  I/O            I/O   I/O             36  I/O       I/O          I/O   WD, I/O

     2   I/O  CLKB, I/O CLKB, I/O CLKB, I/O        37  I/O       I/O          I/O   I/O

     3   I/O  I/O            I/O   I/O             38  I/O       I/O          I/O   WD, I/O

     4   VCC  PRB, I/O PRB, I/O PRB, I/O           39  I/O       I/O          I/O   WD, I/O

     5   I/O  I/O            I/O   WD, I/O         40  GND       I/O          I/O   I/O

     6   I/O  GND            GND   GND             41  I/O       I/O          I/O   I/O

     7   I/O  I/O            I/O   I/O             42  I/O       I/O          I/O   I/O

     8   I/O  I/O            I/O   WD, I/O         43  I/O       VCCA         VCCA  VCCA

     9   I/O  I/O            I/O   WD, I/O         44  I/O       I/O          I/O   WD, I/O

     10  I/O  DCLK, I/O DCLK, I/O DCLK, I/O        45  I/O       I/O          I/O   WD, I/O

     11  I/O  I/O            I/O   I/O             46  VCC       I/O          I/O   WD, I/O

     12  NC   MODE           MODE  MODE            47  I/O       I/O          I/O   WD, I/O

     13  I/O  I/O            I/O   I/O             48  I/O       I/O          I/O   I/O

     14  I/O  I/O            I/O   I/O             49  I/O       GND          GND   GND

     15  I/O  I/O            I/O   I/O             50  I/O       I/O          I/O   WD, I/O

     16  I/O  I/O            I/O   I/O             51  I/O       I/O          I/O   WD, I/O

     17  I/O  I/O            I/O   I/O             52  I/O       SDO, I/O SDO, I/O SDO, TDO, I/O

     18  GND  I/O            I/O   I/O             53  I/O       I/O          I/O   I/O

     19  GND  I/O            I/O   I/O             54  I/O       I/O          I/O   I/O

     20  I/O  I/O            I/O   I/O             55  I/O       I/O          I/O   I/O

     21  I/O  I/O            I/O   I/O             56  I/O       I/O          I/O   I/O

     22  I/O  VCCA           VCCI  VCCI            57  I/O       I/O          I/O   I/O

     23  I/O  VCCI           VCCA  VCCA            58  I/O       I/O          I/O   I/O

     24  I/O  I/O            I/O   I/O             59  I/O       I/O          I/O   I/O

     25  VCC  I/O            I/O   I/O             60  GND       I/O          I/O   I/O

     26  VCC  I/O            I/O   I/O             61  GND       I/O          I/O   I/O

     27  I/O  I/O            I/O   I/O             62  I/O       I/O          I/O   TCK, I/O

     28  I/O  GND            GND   GND             63  I/O       LP           LP    LP

     29  I/O  I/O            I/O   I/O             64  CLK, I/O  VCCA         VCCA  VCCA
                                                                                    VCCI
     30  I/O  I/O            I/O   I/O             65  I/O       VCCI         VCCI   I/O

     31  I/O  I/O            I/O   I/O             66  MODE      I/O          I/O

     32  I/O  I/O            I/O   I/O             67  VCC       I/O          I/O   I/O

     33  VCC  I/O            I/O   I/O             68  VCC       I/O          I/O   I/O

     34  I/O  I/O            I/O   TMS, I/O        69  I/O       I/O          I/O   I/O

     35  I/O  I/O            I/O   TDI, I/O        70  I/O       GND          GND   GND

2-4                                          v6.0
                                                           40MX and 42MX FPGA Families

               84-Pin PLCC                                 84-Pin PLCC

   Pin A40MX04 A42MX09 A42MX16 A42MX24               Pin A40MX04 A42MX09 A42MX16 A42MX24
Number Function Function Function Function        Number Function Function Function Function

71  I/O        I/O          I/O   I/O             78  I/O  I/O          I/O   WD, I/O

72  SDI, I/O   I/O          I/O   I/O             79  I/O  I/O          I/O   WD, I/O

73  DCLK, I/O  I/O          I/O   I/O             80  I/O  I/O          I/O   WD, I/O

74  PRA, I/O   I/O          I/O   I/O             81  I/O  PRA, I/O PRA, I/O PRA, I/O

75  PRB, I/O   I/O          I/O   I/O             82  GND  I/O          I/O   I/O

76  I/O        SDI, I/O SDI, I/O  SDI, I/O        83  I/O  CLKA, I/O CLKA, I/O CLKA, I/O

77  I/O        I/O          I/O   I/O             84  I/O  VCCA         VCCA  VCCA

                                            v6.0                                    2-5
   40MX and 42MX FPGA Families

100-Pin PQFP Package

                                            100-Pin
                                              PQFP

     100
         1

Figure 2-4 100-Pin PQFP Package (Top View)

2-6                                           v6.0
                                                           40MX and 42MX FPGA Families

         100-Pin PQFP                                      100-Pin PQFP

   Pin A40MX02 A40MX04 A42MX09 A42MX16               Pin A40MX02 A40MX04 A42MX09 A42MX16
Number Function Function Function Function        Number Function Function Function Function

1   NC   NC            I/O   I/O                  36  GND  GND           I/O   I/O

2   NC   NC            DCLK, I/O DCLK, I/O        37  GND  GND           I/O   I/O

3   NC   NC            I/O   I/O                  38  I/O  I/O           I/O   I/O

4   NC   NC            MODE  MODE                 39  I/O  I/O           I/O   I/O

5   NC   NC            I/O   I/O                  40  I/O  I/O           VCCA  VCCA

6   PRB, I/O PRB, I/O  I/O   I/O                  41  I/O  I/O           I/O   I/O

7   I/O  I/O           I/O   I/O                  42  I/O  I/O           I/O   I/O

8   I/O  I/O           I/O   I/O                  43  VCC  VCC           I/O   I/O

9   I/O  I/O           GND   GND                  44  VCC  VCC           I/O   I/O

10  I/O  I/O           I/O   I/O                  45  I/O  I/O           I/O   I/O

11  I/O  I/O           I/O   I/O                  46  I/O  I/O           GND   GND

12  I/O  I/O           I/O   I/O                  47  I/O  I/O           I/O   I/O

13  GND  GND           I/O   I/O                  48  NC   I/O           I/O   I/O

14  I/O  I/O           I/O   I/O                  49  NC   I/O           I/O   I/O

15  I/O  I/O           I/O   I/O                  50  NC   I/O           I/O   I/O

16  I/O  I/O           VCCA  VCCA                 51  NC   NC            I/O   I/O

17  I/O  I/O           VCCI  VCCA                 52  NC   NC            SDO, I/O SDO, I/O

18  I/O  I/O           I/O   I/O                  53  NC   NC            I/O   I/O

19  VCC  VCC           I/O   I/O                  54  NC   NC            I/O   I/O

20  I/O  I/O           I/O   I/O                  55  NC   NC            I/O   I/O

21  I/O  I/O           I/O   I/O                  56  VCC  VCC           I/O   I/O

22  I/O  I/O           GND   GND                  57  I/O  I/O           GND   GND

23  I/O  I/O           I/O   I/O                  58  I/O  I/O           I/O   I/O

24  I/O  I/O           I/O   I/O                  59  I/O  I/O           I/O   I/O

25  I/O  I/O           I/O   I/O                  60  I/O  I/O           I/O   I/O

26  I/O  I/O           I/O   I/O                  61  I/O  I/O           I/O   I/O

27  NC   NC            I/O   I/O                  62  I/O  I/O           I/O   I/O

28  NC   NC            I/O   I/O                  63  GND  GND           I/O   I/O

29  NC   NC            I/O   I/O                  64  I/O  I/O           LP    LP

30  NC   NC            I/O   I/O                  65  I/O  I/O           VCCA  VCCA

31  NC   I/O           I/O   I/O                  66  I/O  I/O           VCCI  VCCI

32  NC   I/O           I/O   I/O                  67  I/O  I/O           VCCA  VCCA

33  NC   I/O           I/O   I/O                  68  I/O  I/O           I/O   I/O

34  I/O  I/O           GND   GND                  69  VCC  VCC           I/O   I/O

35  I/O  I/O           I/O   I/O                  70  I/O  I/O           I/O   I/O

                                            v6.0                                     2-7
40MX and 42MX FPGA Families

              100-Pin PQFP                                       100-Pin PQFP

   Pin A40MX02 A40MX04 A42MX09 A42MX16                   Pin A40MX02 A40MX04 A42MX09 A42MX16
Number Function Function Function Function            Number Function Function Function Function

     71  I/O  I/O            I/O  I/O                 86   GND   GND            I/O   I/O

     72  I/O  I/O            GND  GND                 87   GND   GND            PRA, I/O PRA, I/O

     73  I/O  I/O            I/O  I/O                 88   I/O   I/O            I/O   I/O

     74  I/O  I/O            I/O  I/O                 89   I/O   I/O            CLKA, I/O CLKA, I/O

     75  I/O  I/O            I/O  I/O                 90   CLK, I/O CLK, I/O    VCCA  VCCA

     76  I/O  I/O            I/O  I/O                 91   I/O   I/O            I/O   I/O

     77  NC   NC             I/O  I/O                 92   MODE  MODE CLKB, I/O CLKB, I/O

     78  NC   NC             I/O  I/O                 93   VCC   VCC            I/O   I/O

     79  NC   NC             SDI, I/O SDI, I/O        94   VCC   VCC            PRB, I/O PRB, I/O

     80  NC   I/O            I/O  I/O                 95   NC    I/O            I/O   I/O

     81  NC   I/O            I/O  I/O                 96   NC    I/O            GND   GND

     82  NC   I/O            I/O  I/O                 97   NC    I/O            I/O   I/O

     83  I/O  I/O            I/O  I/O                 98   SDI, I/O SDI, I/O    I/O   I/O

     84  I/O  I/O            GND  GND                 99   DCLK, I/O DCLK, I/O  I/O   I/O

     85  I/O  I/O            I/O  I/O                 100  PRA, I/O PRA, I/O    I/O   I/O

2-8                                             v6.0
                                                       40MX and 42MX FPGA Families

160-Pin PQFP Package

                                    160
                                 1

                                              160-Pin
                                               PQFP

Figure 2-5 160-Pin PQFP Package (Top View)

                                              v6.0     2-9
40MX and 42MX FPGA Families

            160-Pin PQFP                                         160-Pin PQFP

Pin Number  A42MX09    A42MX16     A42MX24           Pin Number  A42MX09   A42MX16   A42MX24
        1   Function   Function    Function                 36   Function  Function  Function
        2                                                   37
        3   I/O              I/O        I/O                 38   I/O       I/O         WD, I/O
        4                           DCLK, I/O               39                         WD, I/O
        5   DCLK, I/O  DCLK, I/O                            40   I/O       I/O         SDI, I/O
        6                               I/O                 41
        7   NC               I/O     WD, I/O                42   SDI, I/O  SDI, I/O       I/O
        8                            WD, I/O                43                           GND
        9   I/O              I/O                            44   I/O       I/O            I/O
       10                              VCCI                 45                            I/O
       11   I/O              I/O        I/O                 46   GND       GND            I/O
       12                               I/O                 47                           GND
       13   NC               VCCI       I/O                 48   I/O       I/O            I/O
       14                               I/O                 49                            I/O
       15   I/O              I/O       GND                  50   I/O       I/O            I/O
       16                               I/O                 51                            I/O
       17   I/O              I/O     WD, I/O                52   I/O       I/O           GND
       18                            WD, I/O                53                            I/O
       19   I/O              I/O        I/O                 54   GND       GND            I/O
       20                            PRB, I/O               55                            I/O
       21   NC               I/O        I/O                 56   I/O       I/O            I/O
       22                           CLKB, I/O               57                           VCCA
       23   GND              GND        I/O                 58   I/O       I/O            I/O
       24                              VCCA                 59                            I/O
       25   NC               I/O    CLKA, I/O               60   I/O       I/O           VCCA
       26                               I/O                 61                           VCCI
       27   I/O              I/O     PRA, I/O               62   I/O       I/O           GND
       28                            WD, I/O                63                           VCCA
       29   I/O              I/O     WD, I/O                64   GND       GND
       30                               I/O                 65                             LP
       31   I/O              I/O        I/O                 66   I/O       I/O         TCK, I/O
       32                               I/O                 67
       33   PRB, I/O   PRB, I/O      WD, I/O                68   I/O       I/O            I/O
       34                              GND                  69                           GND
       35   I/O              I/O     WD, I/O                70   NC        I/O            I/O
                                        I/O                                               I/O
            CLKB, I/O  CLKB, I/O        I/O                      I/O       I/O            I/O
                                        I/O                                               I/O
            I/O              I/O       VCCI                      NC        VCCA          GND
                                                                                          I/O
              VCCA       VCCA                                    I/O       I/O
            CLKA, I/O  CLKA, I/O
                                                                 I/O       I/O

            I/O              I/O                                 VCCA      VCCA
                                                                 VCCI      VCCI
            PRA, I/O   PRA, I/O                                  GND       GND

            NC               I/O

            I/O              I/O                                 VCCA      VCCA
                                                                  LP        LP
            I/O              I/O

            I/O              I/O                                 I/O       I/O

            NC               I/O                                 I/O       I/O

            I/O              I/O                                 GND       GND

            GND              GND                                 I/O       I/O

            NC               I/O                                 I/O       I/O

            I/O              I/O                                 I/O       I/O

            I/O              I/O                                 I/O       I/O

            I/O              I/O                                 GND       GND

            NC               VCCI                                NC        I/O

2-10                                           v6.0
                                                                       40MX and 42MX FPGA Families

            160-Pin PQFP                                         160-Pin PQFP

Pin Number  A42MX09   A42MX16    A42MX24             Pin Number  A42MX09   A42MX16   A42MX24
       71   Function  Function    Function                 106   Function  Function  Function
       72                                                  107
       73   I/O       I/O              I/O                 108   I/O       I/O         WD, I/O
       74                              I/O                 109                         WD, I/O
       75   I/O       I/O              I/O                 110   I/O       I/O
       76                              I/O                 111                            I/O
       77   I/O       I/O              I/O                 112   I/O       I/O           GND
       78                              I/O                 113                            I/O
       79   I/O       I/O              I/O                 114   GND       GND         WD, I/O
       80                              I/O                 115                         WD, I/O
       81   NC        I/O              I/O                 116   NC        I/O            I/O
       82                             GND                  117                           VCCI
       83   I/O       I/O              I/O                 118   I/O       I/O         WD, I/O
       84                       SDO, TDO, I/O              119                         WD, I/O
       85   NC        I/O           WD, I/O                120   I/O       I/O            I/O
       86                           WD, I/O                121                         TDI, I/O
       87   I/O       I/O              I/O                 122   I/O       I/O        TMS, I/O
       88                             VCCI                 123                           GND
       89   NC        I/O              I/O                 124   NC        VCCI           I/O
       90                           WD, I/O                125                            I/O
       91   GND       GND             GND                  126   I/O       I/O            I/O
       92                              I/O                 127                            I/O
       93   I/O       I/O              I/O                 128   NC        I/O           GND
       94                              I/O                 129                            I/O
       95   SDO, I/O  SDO, I/O         I/O                 130   I/O       I/O            I/O
       96                              I/O                 131                            I/O
       97   I/O       I/O              I/O                 132   I/O       I/O            I/O
       98                           WD, I/O                133                           GND
       99   I/O       I/O              I/O                 134   I/O       I/O            I/O
      100                            VCCA                  135                            I/O
      101   I/O       I/O             GND                  136   GND       GND            I/O
      102                              I/O                 137                            I/O
      103   NC        VCCI             I/O                 138   I/O       I/O           VCCA
      104                              I/O                 139                            I/O
      105   I/O       I/O              I/O                 140   I/O       I/O            I/O
                                       I/O                                               VCCA
            I/O       I/O              I/O                       I/O       I/O           VCCI
                                                                                         GND
            GND       GND                                        NC        I/O

            NC        I/O                                        GND       GND

            I/O       I/O                                        I/O       I/O

            I/O       I/O                                        I/O       I/O

            I/O       I/O                                        I/O       I/O

            I/O       I/O                                        NC        I/O

            I/O       I/O                                        GND       GND

            I/O       I/O                                        I/O       I/O

            I/O       I/O                                        I/O       I/O

            VCCA      VCCA                                       I/O       I/O
            GND       GND
                                                                 I/O       I/O

            NC        I/O                                        NC        VCCA

            I/O       I/O                                        I/O       I/O

            I/O       I/O                                        I/O       I/O

            NC        I/O                                         NC       VCCA
                                                                 VCCI      VCCI
            I/O       I/O                                        GND       GND

            I/O       I/O

                                               v6.0                                  2-11
40MX and 42MX FPGA Families

            160-Pin PQFP                                       160-Pin PQFP

Pin Number  A42MX09   A42MX16      A42MX24         Pin Number  A42MX09   A42MX16   A42MX24
      141   Function  Function     Function              151   Function  Function  Function
      142                                                152
      143   NC               I/O        I/O              153   NC        I/O            I/O
      144                               I/O              154                            I/O
      145   I/O              I/O        I/O              155   NC        I/O            I/O
      146                               I/O              156                            I/O
      147   I/O              I/O       GND               157   NC        I/O           GND
      148                               I/O              158                            I/O
      149   I/O              I/O        I/O              159   NC        I/O            I/O
      150                               I/O              160                            I/O
            GND              GND        I/O                    GND       GND          MODE
                                       VCCA                                            GND
            NC               I/O                               I/O       I/O

            I/O              I/O                               I/O       I/O

            I/O              I/O                               I/O       I/O

            I/O              I/O                               MODE      MODE

            NC               VCCA                              GND       GND

2-12                                         v6.0
                                                            40MX and 42MX FPGA Families

208-Pin PQFP Package

                     208
                  1

                                              208-Pin PQFP

Figure 2-6 208-Pin PQFP Package (Top View)

                                              v6.0          2-13
40MX and 42MX FPGA Families

            208-Pin PQFP                                       208-Pin PQFP

Pin Number  A42MX16   A42MX24      A42MX36         Pin Number  A42MX16   A42MX24   A42MX36
        1   Function  Function     Function               36   Function  Function  Function
        2                                                 37
        3   GND              GND       GND                38   I/O       I/O            I/O
        4                              VCCA               39                            I/O
        5     NC      VCCA            MODE                40   I/O       I/O            I/O
        6   MODE      MODE              I/O               41                            I/O
        7                               I/O               42   I/O       I/O            I/O
        8                               I/O               43                            I/O
        9   I/O              I/O        I/O               44   I/O       I/O            I/O
       10                               I/O               45                            I/O
       11   I/O              I/O        I/O               46   I/O       I/O            I/O
       12                               I/O               47                            I/O
       13   I/O              I/O        I/O               48   NC        I/O            I/O
       14                               I/O               49                            I/O
       15   I/O              I/O        I/O               50   NC        I/O            I/O
       16                               I/O               51                            I/O
       17   I/O              I/O        I/O               52   NC        I/O            I/O
       18                               I/O               53                            I/O
       19   NC               I/O       VCCA               54   I/O       I/O           GND
       20                               I/O               55                           GND
       21   NC               I/O        I/O               56   I/O       I/O        TMS, I/O
       22                               I/O               57                         TDI, I/O
       23   NC               I/O        I/O               58   I/O       I/O            I/O
       24                              GND                59                         WD, I/O
       25   I/O              I/O        I/O               60   I/O       I/O         WD, I/O
       26                               I/O               61                            I/O
       27   I/O              I/O        I/O               62   I/O       I/O           VCCI
       28                               I/O               63                            I/O
       29   I/O              I/O       GND                64   I/O       I/O            I/O
       30                              VCCI               65                            I/O
       31   I/O              I/O       VCCA               66   NC        I/O            I/O
       32                               I/O               67                       QCLKA, I/O
       33   NC               I/O        I/O               68   NC        I/O         WD, I/O
       34                              VCCA               69                         WD, I/O
       35   VCCA             VCCA       I/O               70   GND       GND            I/O
             I/O              I/O       I/O                                             I/O
                                        I/O                    GND       GND         WD, I/O

            I/O              I/O                               I/O       TMS, I/O

            I/O              I/O                               I/O       TDI, I/O

            I/O              I/O                               I/O       I/O

            GND              GND                               I/O       WD, I/O

            I/O              I/O                               I/O       WD, I/O

            I/O              I/O                               I/O       I/O

            I/O              I/O                               VCCI      VCCI
                                                               NC        I/O
            I/O              I/O

            GND              GND                               NC        I/O

            VCCI             VCCI                              I/O       I/O
            VCCA             VCCA
             I/O              I/O                              I/O       I/O

                                                               I/O       I/O

            I/O              I/O                               I/O       WD, I/O

            VCCA             VCCA                              NC        WD, I/O
             I/O              I/O
                                                               NC        I/O

            I/O              I/O                               I/O       I/O

            I/O              I/O                               I/O       WD, I/O

2-14                                         v6.0
                                                                          40MX and 42MX FPGA Families

            208-Pin PQFP                                            208-Pin PQFP

Pin Number  A42MX16   A42MX24   A42MX36                 Pin Number  A42MX16   A42MX24   A42MX36
       71   Function  Function  Function                      106   Function  Function  Function
       72                                                     107
       73   I/O       WD, I/O   WD, I/O                       108   NC        VCCA          VCCA
       74                                                     109                            I/O
       75   I/O       I/O       I/O                           110   I/O       I/O            I/O
       76                                                     111                            I/O
       77   I/O       I/O       I/O                           112   I/O       I/O            I/O
       78                                                     113                            I/O
       79   I/O       I/O       I/O                           114   I/O       I/O            I/O
       80                                                     115                            I/O
       81   I/O       I/O       I/O                           116   I/O       I/O            I/O
       82                                                     117                            I/O
       83   I/O       I/O       I/O                           118   I/O       I/O            I/O
       84                                                     119                            I/O
       85   I/O       I/O       I/O                           120   NC        I/O            I/O
       86                                                     121                            I/O
       87   GND       GND       GND                           122   NC        I/O            I/O
       88                                                     123                            I/O
       89   VCCA      VCCA      VCCA                          124   NC        I/O            I/O
       90    NC       VCCI      VCCI                          125                            I/O
       91    I/O       I/O       I/O                          126   NC        I/O            I/O
       92                                                     127                            I/O
       93                                                     128   I/O       I/O           GND
       94                                                     129                            I/O
       95   I/O       I/O       I/O                           130   I/O       I/O         TCK, I/O
       96                                                     131                             LP
       97   I/O       I/O       I/O                           132   I/O       I/O           VCCA
       98                    &nb