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A40MX04-3PLG208I

器件型号:A40MX04-3PLG208I
器件类别:可编程逻辑器件   
厂商名称:Microsemi
厂商官网:https://www.microsemi.com
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器件描述

FPGA, 295 CLBS, 2000 GATES, 48.24 MHz, PQFP100

现场可编程门阵列, 295 CLBS, 2000 , 48.24 MHz, PQFP100

参数

A40MX04-3PLG208I端子数量 100
A40MX04-3PLG208I最小工作温度 -55 Cel
A40MX04-3PLG208I最大工作温度 125 Cel
A40MX04-3PLG208I加工封装描述 PLASTIC, MO-108, QFP-100
A40MX04-3PLG208Ireach_compliant Yes
A40MX04-3PLG208I状态 Active
A40MX04-3PLG208I可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
A40MX04-3PLG208Iclock_frequency_max 48.24 MHz
A40MX04-3PLG208I一个CLB模块最大延时 3.72 ns
A40MX04-3PLG208Ijesd_30_code R-PQFP-G100
A40MX04-3PLG208Ijesd_609_code e0
A40MX04-3PLG208Imoisture_sensitivity_level 3
A40MX04-3PLG208I可配置逻辑模块数量 295
A40MX04-3PLG208I等效门电路数量 2000
A40MX04-3PLG208I组织 295 CLBS, 2000 GATES
A40MX04-3PLG208I包装材料 PLASTIC/EPOXY
A40MX04-3PLG208Ipackage_code QFP
A40MX04-3PLG208I包装形状 RECTANGULAR
A40MX04-3PLG208I包装尺寸 FLATPACK
A40MX04-3PLG208Ipeak_reflow_temperature__cel_ 225
A40MX04-3PLG208Iqualification_status COMMERCIAL
A40MX04-3PLG208Iseated_height_max 3.4 mm
A40MX04-3PLG208I额定供电电压 3.3 V
A40MX04-3PLG208I表面贴装 YES
A40MX04-3PLG208I工艺 CMOS
A40MX04-3PLG208I温度等级 MILITARY
A40MX04-3PLG208I端子涂层 TIN LEAD
A40MX04-3PLG208I端子形式 GULL WING
A40MX04-3PLG208I端子间距 0.6500 mm
A40MX04-3PLG208I端子位置 QUAD
A40MX04-3PLG208Itime_peak_reflow_temperature_max__s_ 30
A40MX04-3PLG208Ilength 20 mm
A40MX04-3PLG208Iwidth 14 mm
A40MX04-3PLG208Iadditional_feature CAN ALSO BE OPERATED AT 5.0V

A40MX04-3PLG208I器件文档内容

                                                                                       Revision 11

40MX and 42MX FPGA Families

Features                                            HiRel Features

High Capacity                                           Commercial, Industrial, Automotive, and Military
                                                             Temperature Plastic Packages
    Single-Chip ASIC Alternative
    3,000 to 54,000 System Gates                      Commercial, Military Temperature, and MIL-STD-883
    Up to 2.5 kbits Configurable Dual-Port SRAM            Ceramic Packages
    Fast Wide-Decode Circuitry
    Up to 202 User-Programmable I/O Pins               QML Certification
                                                         Ceramic Devices Available to DSCC SMD
High Performance
                                                    Ease of Integration
    5.6 ns Clock-to-Out
    250 MHz Performance                               Mixed-Voltage Operation (5.0V or 3.3V for core and
    5 ns Dual-Port SRAM Access                             I/Os), with PCI-Compliant I/Os
    100 MHz FIFOs
    7.5 ns 35-Bit Address Decode                      Up to 100% Resource Utilization and 100% Pin Locking
                                                         Deterministic, User-Controllable Timing
                                                         Unique In-System Diagnostic and Verification Capability

                                                             with Silicon Explorer II
                                                         Low Power Consumption
                                                         IEEE Standard 1149.1 (JTAG) Boundary Scan Testing

Product Profile               A40MX02   A40MX04     A42MX09   A42MX16        A42MX24   A42MX36

Device                         3,000     6,000     14,000    24,000         36,000      54,000
                                                                                    2,560
Capacity
    System Gates                                   348       624            954        1,230
    SRAM Bits                     295       547      336       608            912        1,184
                                                                               24
Logic Modules                                                                          24
    Sequential                  9.5 ns    9.5 ns                             6.1 ns      6.3 ns
    Combinatorial                                   5.6 ns    6.1 ns
    Decode                                                                                10
                                                                                    1,230
Clock-to-Out                     147       273                                          1,822
                                   1         1      348       624            954
SRAM Modules                      57        69                                             6
(64x4 or 32x8)                                   516       928            1,410         202
                                                                                         Yes
Dedicated Flip-Flops                               2         2              2             Yes
                                44, 68  44, 68, 84
Maximum Flip-Flops               100       100     104       140            176            
                                   80        80                                        208, 240
Clocks                                                                  Yes
                                                                                         
User I/O (maximum)                                                      Yes            
                                                                                       208, 256
PCI                                                    84           84          84        272
                                                    100, 160  100, 160, 208  160, 208
Boundary Scan Test (BST)
                                                       100          100           
Packages (by pin count)                               176          176         176
    PLCC
    PQFP                                                                        
    VQFP                                                                        
    TQFP
    CQFP
    PBGA

May 2012                                                                                         i

2012 Microsemi Corporation
40MX and 42MX FPGA Families

Ordering Information

            A42MX16 _ 1     PQ  G   100          ES

                                                                                            Application (Temperature Range)

                                                                                                 Blank = Commercial (0 to +70C)
                                                                                                        I = Industrial (40 to +85C)

                                                                                                       M = Military (55 to +125C)
                                                                                                       B = MIL-STD-883
                                                                                                       A = Automotive (40 to +125C)

                                                                          Package Lead Count

                                                              Lead-Free Packaging
                                                                  Blank = Standard Packaging
                                                                       G = RoHS Compliant Packaging

                                               Package Type
                                                  PL = Plastic Leaded Chip Carrier
                                                 PQ = Plastic Quad Flat Pack
                                                 TQ = Thin (1.4 mm) Quad Flat Pack
                                                 VQ = Very Thin (1.0 mm) Quad Flat Pack
                                                 BG = Plastic Ball Grid Array
                                                 CQ =Ceramic Quad Flat Pack

                              Speed Grade
                                   Blank = Standard Speed
                                       1 = Approximately 15% Faster than Standard
                                       2 = Approximately 25% Faster than Standard
                                       3 = Approximately 35% Faster than Standard
                                       F = Approximately 40% Slower than Standard

                Part Number
                   A40MX02 = 3,000 System Gates
                   A40MX04 = 6,000 System Gates
                   A42MX09 = 14,000 System Gates
                   A42MX16 = 24,000 System Gates
                   A42MX24 = 36,000 System Gates
                   A42MX36 = 54,000 System Gates

Plastic Device Resources

                                         User I/Os

    Device  PLCC PLCC PLCC PQFP PQFP PQFP PQFP VQFP VQFP TQFP PBGA
            44-Pin 68-Pin 84-Pin 100-Pin 160-Pin 208-Pin 240-Pin 80-Pin 100-Pin 176-Pin 272-Pin

A40MX02     34  57             57                      57                                                                       

A40MX04     34  57          69  69                      69                                                                       

A42MX09                   72  83  101                     83  104                                                                 

A42MX16                   72  83  125          140         83  140                                                                 

A42MX24                   72     125          176            150                                                                 

A42MX36                                     176  202                                                                           202

Note: Package Definitions
          PLCC = Plastic Leaded Chip Carrier, PQFP = Plastic Quad Flat Pack, TQFP = Thin Quad Flat Pack, VQFP = Very Thin Quad
          Flat Pack, PBGA = Plastic Ball Grid Array

ii                                  Revision 11
Ceramic Device Resources                                                                 40MX and 42MX FPGA Families

                                 User I/Os                                                    CQFP 256-Pin
                                                                                                      202
Device                                            CQFP 208-Pin

A42MX36                                           176

Note: Package Definitions CQFP = Ceramic Quad Flat Pack

Temperature Grade Offerings

Package   A40MX02                A40MX04          A42MX09           A42MX16              A42MX24     A42MX36
                                   C, I, M                                                 C, I, M
PLCC 44   C, I, M                  C, I, M        C, I, A, M          C, I, M                        C, I, A, M
                                                  C, I, A, M          C, I, M            C, I, A, M  C, I, A, M
PLCC 68   C, I, A, M             C, I, A, M       C, I, A, M          C, I, M            C, I, A, M
                                 C, I, A, M                         C, I, A, M                         C, I, M
PLCC 84                                           C, I, A, M                             C, I, A, M   C, M, B
                                 C, I, A, M       C, I, A, M        C, I, A, M                        C, M, B
PQFP 100  C, I, A, M                                                C, I, A, M

PQFP 160

PQFP 208

PQFP 240

VQFP 80   C, I, A, M

VQFP 100

TQFP 176

PBGA 272

CQFP 208

CQFP 256

Note:

        C = Commercial
        I = Industrial
        A = Automotive
        M = Military
        B = MIL-STD-883 Class B

Speed Grade Offerings

          F                                 Std                1                       2                       3

C                                                                                                                 

I                                                                                                                 

A                                            

M                                                               

B                                                               

Note: Refer to the 40MX and 42MX Automotive Family FPGAs datasheet for details on automotive-grade MX offerings.

Contact your local Microsemi SoC Products Group representative for device availability.

                                                  Revision 11                                                         iii
                                                                                                                 40MX and 42MX FPGA Families

Table of Contents

40MX and 42MX FPGA Families

General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
MX Architectural Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
Other Architectural Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
Development Tool Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
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5.0 V Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
3.3 V Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
Mixed 5.0 V / 3.3 V Operating Conditions (for 42MX Devices Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21
Timing Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27
Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-35
Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-83

Package Pin Assignments

PL44 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
PL68 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
PL84 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
PQ100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
PQ160 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
PQ208 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19
PQ240 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
VQ80 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
VQ100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
TQ176 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
CQ208 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
CQ256 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-43
BG272 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-47

Datasheet Information

List of Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
Datasheet Categories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3

Revision 11  iv
1 40MX and 42MX FPGA Families

General Description

                  Microsemi's 40MX and 42MX families offer a cost-effective design solution at 5V. The MX devices are
                  single-chip solutions and provide high performance while shortening the system design and development
                  cycle. MX devices can integrate and consolidate logic implemented in multiple PALs, CPLDs, and
                  FPGAs. Example applications include high-speed controllers and address decoding, peripheral bus
                  interfaces, DSP, and co-processor functions.
                  The MX device architecture is based on Microsemi's patented antifuse technology implemented in a
                  0.45m triple-metal CMOS process. With capacities ranging from 3,000 to 54,000 system gates, the MX
                  devices provide performance up to 250 MHz, are live on power-up and have one-fifth the standby power
                  consumption of comparable FPGAs. MX FPGAs provide up to 202 user I/Os and are available in a wide
                  variety of packages and speed grades.
                  A42MX24 and A42MX36 devices also feature MultiPlex I/Os, which support mixed-voltage systems,
                  enable programmable PCI, deliver high-performance operation at both 5.0V and 3.3V, and provide a low-
                  power mode. The devices are fully compliant with the PCI Local Bus Specification (version 2.1). They
                  deliver 200 MHz on-chip operation and 6.1 ns clock-to-output performance.
                  The 42MX24 and 42MX36 devices include system-level features such as IEEE Standard 1149.1 (JTAG)
                  Boundary Scan Testing and fast wide-decode modules. In addition, the A42MX36 device offers dual-port
                  SRAM for implementing fast FIFOs, LIFOs, and temporary data storage. The storage elements can
                  efficiently address applications requiring wide datapath manipulation and can perform transformation
                  functions such as those required for telecommunications, networking, and DSP.
                  All MX devices are fully tested over automotive and military temperature ranges. In addition, the largest
                  member of the family, the A42MX36, is available in both CQ208 and CQ256 ceramic packages screened
                  to MIL-STD-883 levels. For easy prototyping and conversion from plastic to ceramic, the CQ208 and
                  PQ208 devices are pin-compatible.

MX Architectural Overview

                  The MX devices are composed of fine-grained building blocks that enable fast, efficient logic designs. All
                  devices within these families are composed of logic modules, I/O modules, routing resources and clock
                  networks, which are the building blocks for fast logic designs. In addition, the A42MX36 device contains
                  embedded dual-port SRAM modules, which are optimized for high-speed datapath functions such as
                  FIFOs, LIFOs and scratchpad memory. A42MX24 and A42MX36 also contain wide-decode modules.

            Logic Modules

                  The 40MX logic module is an eight-input, one-output logic circuit designed to implement a wide range of
                  logic functions with efficient use of interconnect routing resources (Figure 1-1 on page 1-2).
                  The logic module can implement the four basic logic functions (NAND, AND, OR and NOR) in gates of
                  two, three, or four inputs. The logic module can also implement a variety of D-latches, exclusivity
                  functions, AND-ORs and OR-ANDs. No dedicated hard-wired latches or flip-flops are required in the
                  array; latches and flip-flops can be constructed from logic modules whenever required in the
                  application.

Revision 11  1-1
40MX and 42MX FPGA Families

     Figure 1-1 40MX Logic Module

     The 42MX devices contain three types of logic modules: combinatorial (C-modules), sequential (S-
     modules) and decode (D-modules). Figure 1-2 illustrates the combinatorial logic module. The S-module,
     shown in Figure 1-3, implements the same combinatorial logic function as the C-module while adding a
     sequential element. The sequential element can be configured as either a D-flip-flop or a transparent
     latch. The S-module register can be bypassed so that it implements purely combinatorial logic.

                                                             A0              S0
                                                             B0
                                                                        D00
                                                                    A1
                                                                    B1  D01      Y

     Figure 1-2 42MX C-Module Implementation                          D10

                                                                        D11

                                                                             S1

1-2                          Revision 11
                                                              40MX and 42MX FPGA Families

D00                                                      D00

D01                                                      D01

D10         YD         Q OUT                             D10        YD    Q OUT

D11         S0  CLR                                      D11  S0    GATE

    S1                                                   S1

Up to 7-Input Function Plus D-Type Flip-Flop with Clear  Up to 7-Input Function Plus Latch

D0                                                            D00      Y OUT
                                                                    S0
            YD         Q OUT                                  D01
                                                              D10
D1              GATE                                          D11
         S        CLR
                                                                S1

Up to 4-Input Function Plus Latch with Clear             Up to 8-Input Function (Same as C-Module)

Figure 1-3 42MX S-Module Implementation

A42MX24 and A42MX36 devices contain D-modules, which are arranged around the periphery of the
device. D-modules contain wide-decode circuitry, providing a fast, wide-input AND function similar to that
found in CPLD architectures (Figure 1-4). The D-module allows A42MX24 and A42MX36 devices to
perform wide-decode functions at speeds comparable to CPLDs and PALs. The output of the D-module
has a programmable inverter for active HIGH or LOW assertion. The D-module output is hardwired to an
output pin, and can also be fed back into the array to be incorporated into other logic.

Dual-Port SRAM Modules

The A42MX36 device contains dual-port SRAM modules that have been optimized for synchronous or
asynchronous applications. The SRAM modules are arranged in 256-bit blocks that can be configured as
32x8 or 64x4. SRAM modules can be cascaded together to form memory spaces of user-definable width
and depth. A block diagram of the A42MX36 dual-port SRAM block is shown in Figure 1-5.

The A42MX36 SRAM modules are true dual-port structures containing independent read and write ports.
Each SRAM module contains six bits of read and write addressing (RDAD[5:0] and WRAD[5:0],
respectively) for 64x4-bit blocks. When configured in byte mode, the highest order address bits (RDAD5
and WRAD5) are not used. The read and write ports of the SRAM block contain independent clocks
(RCLK and WCLK) with programmable polarities offering active HIGH or LOW implementation. The
SRAM block contains eight data inputs (WD[7:0]), and eight outputs (RD[7:0]), which are connected to
segmented vertical routing tracks.

The A42MX36 dual-port SRAM blocks provide an optimal solution for high-speed buffered applications
requiring FIFO and LIFO queues. The ACTgen Macro Builder within Microsemi's Designer software

                       Revision 11                                                                  1-3
40MX and 42MX FPGA Families

                  provides capability to quickly design memory functions with the SRAM blocks. Unused SRAM blocks can
                  be used to implement registers for other user logic within the design.

                                                             7 Inputs

                                                                                            Hard-Wire to I/O
                                                            Programmable
                                                            Inverter

                                                                           Feedback to Array
                  Figure 1-4 A42MX24 and A42MX36 D-Module Implementation

            WD[7:0]             Latches

                                                [7:0]

                                                               [5:0]                RDAD[5:0]
                                                                      Latches
                                Write SRAM Module Read
                                Port 32 x 8 or 64 x 4 Port
                                [5:0] Logic (256 Bits)  Logic

     WRAD[5:0]                                                        Read
                       Latches                                        Logic
                                                                             REN

     MODE   Write                        RD[7:0]                             RCLK
     BLKEN  Logic               Routing Tracks

       WEN

     WCLK

     Figure 1-5 A42MX36 Dual-Port SRAM Block

     Routing Structure

     The MX architecture uses vertical and horizontal routing tracks to interconnect the various logic and I/O
     modules. These routing tracks are metal interconnects that may be continuous or split into segments.
     Varying segment lengths allow the interconnect of over 90% of design tracks to occur with only two
     antifuse connections. Segments can be joined together at the ends using antifuses to increase their
     lengths up to the full length of the track. All interconnects can be accomplished with a maximum of four
     antifuses.

     Horizontal Routing

     Horizontal routing tracks span the whole row length or are divided into multiple segments and are located
     in between the rows of modules. Any segment that spans more than one-third of the row length is
     considered a long horizontal segment. A typical channel is shown in Figure 1-6. Within horizontal routing,
     dedicated routing tracks are used for global clock networks and for power and ground tie-off tracks. Non-
     dedicated tracks are used for signal nets.

     Vertical Routing

     Another set of routing tracks run vertically through the module. There are three types of vertical tracks:
     input, output, and long. Long tracks span the column length of the module, and can be divided into
     multiple segments. Each segment in an input track is dedicated to the input of a particular module; each
     segment in an output track is dedicated to the output of a particular module. Long segments are

1-4                             Revision 11
                                                                                               40MX and 42MX FPGA Families

uncommitted and can be assigned during routing. Each output segment spans four channels (two above
and two below), except near the top and bottom of the array, where edge effects occur. Long vertical
tracks contain either one or two segments. An example of vertical routing tracks and segments is shown
in Figure 1-6.

Antifuse Structures

An antifuse is a "normally open" structure. The use of antifuses to implement a programmable logic
device results in highly testable structures as well as efficient programming algorithms. There are no pre-
existing connections; temporary connections can be made using pass transistors. These temporary
connections can isolate individual antifuses to be programmed and individual circuit structures to be
tested, which can be done before and after programming. For instance, all metal tracks can be tested for
continuity and shorts between adjacent tracks, and the functionality of all logic modules can be verified.

Segmented                Logic
Horizontal               Modules
Routing

                         Antifuses

                                                       Vertical Routing Tracks

Figure 1-6 MX Routing Structure

Clock Networks

The 40MX devices have one global clock distribution network (CLK). A signal can be put on the CLK
network by being routed through the CLKBUF buffer.
In 42MX devices, there are two low-skew, high-fanout clock distribution networks, referred to as CLKA
and CLKB. Each network has a clock module (CLKMOD) that can select the source of the clock signal
from any of the following (Figure 1-7 on page 1-6):

    Externally from the CLKA pad, using CLKBUF buffer
    Externally from the CLKB pad, using CLKBUF buffer
    Internally from the CLKINTA input, using CLKINT buffer
    Internally from the CLKINTB input, using CLKINT buffer
The clock modules are located in the top row of I/O modules. Clock drivers and a dedicated horizontal
clock track are located in each horizontal routing channel.
Clock input pads in both 40MX and 42MX devices can also be used as normal I/Os, bypassing the clock
networks.
The A42MX36 device has four additional register control resources, called quadrant clock networks
(Figure 1-8 on page 1-6). Each quadrant clock provides a local, high-fanout resource to the contiguous
logic modules within its quadrant of the device. Quadrant clock signals can originate from specific I/O

            Revision 11             1-5
40MX and 42MX FPGA Families

                  pins or from the internal array and can be used as a secondary register clock, register clear, or output
                  enable.

                      CLKB                        CLKINB

                    CLKA                      CLKINA      Internal
               From                             S0        Signal
               Pads
                               CLKMOD S1

                                                          CLKO(17)

                       Clock                              CLKO(16)
                      Drivers

                                                          CLKO(15)

                                                               CLKO(2)
                                                               CLKO(1)
                                                  Clock Tracks

     Figure 1-7 Clock Networks of 42MX Devices

     QCLKA     Quad         QCLK1                 QCLK3   Quad             QCLKC
               Clock                                       Clock
     QCLKB     Modul                                      Modul             QCLKD
     *QCLK1IN                                                           *QCLK3IN
               S0 S1                                      S1 S0

               Quad         QCLK2                 QCLK4   Quad

               Clock                                      Clock
               Modul                                      Modul

     *QCLK2IN                                                           *QCLK4IN

               S0 S1                                      S1 S0

     Note: *QCLK1IN, QCLK2IN, QCLK3IN, and QCLK4IN are internally-generated signals.
     Figure 1-8 Quadrant Clock Network of A42MX36 Devices

1-6                         Revision 11
                                                                                               40MX and 42MX FPGA Families

MultiPlex I/O Modules

42MX devices feature Multiplex I/Os and support 5.0V, 3.3V, and mixed 3.3V/5.0V operations.
The MultiPlex I/O modules provide the interface between the device pins and the logic array. Figure 1-9
is a block diagram of the 42MX I/O module. A variety of user functions, determined by a library macro
selection, can be implemented in the module. (Refer to the Antifuse Macro Library Guide for more
information.) All 42MX I/O modules contain tristate buffers, with input and output latches that can be
configured for input, output, or bidirectional operation.
All 42MX devices contain flexible I/O structures, where each output pin has a dedicated output-enable
control (Figure 1-9). The I/O module can be used to latch input or output data, or both, providing fast set-
up time. In addition, the Designer software tools can build a D-type flip-flop using a C-module combined
with an I/O module to register input and output signals. Refer to the Antifuse Macro Library Guide for
more details.
A42MX24 and A42MX36 devices also offer selectable PCI output drives, enabling 100% compliance with
version 2.1 of the PCI specification. For low-power systems, all inputs and outputs are turned off to
reduce current consumption to below 500A.
To achieve 5.0V or 3.3V PCI-compliant output drives on A42MX24 and A42MX36 devices, a chip-wide
PCI fuse is programmed via the Device Selection Wizard in the Designer software (Figure 1-10). When
the PCI fuse is not programmed, the output drive is standard.
Designer software development tools provide a design library of I/O macro functions that can implement
all I/O configurations supported by the MX FPGAs.

                                                                                 EN

            QD

From Array                                                                  PAD

                G/CLK*

To Array    QD

                                                                    G/CLK*
Note: *Can be configured as a Latch or D Flip-Flop (Using

          C-Module)

Figure 1-9 42MX I/O Module

                         STD

Signal                                                                      Output
    PCI Enable
    Fuse                 PCI
                         Drive

Figure 1-10 PCI Output Structure of A42MX24 and A42MX36 Devices

            Revision 11                                                             1-7
40MX and 42MX FPGA Families

Other Architectural Features

            Performance

                  MX devices can operate with internal clock frequencies of 250 MHz, enabling fast execution of complex
                  logic functions. MX devices are live on power-up and do not require auxiliary configuration devices and
                  thus are an optimal platform to integrate the functionality contained in multiple programmable logic
                  devices. In addition, designs that previously would have required a gate array to meet performance can
                  be integrated into an MX device with improvements in cost and time-to-market. Using timing-driven
                  place-and-route (TDPR) tools, designers can achieve highly deterministic device performance.

            User Security

                  Microsemi FuseLock provides robust security against design theft. Special security fuses are hidden in
                  the fabric of the device and protect against unauthorized users attempting to access the programming
                  and/or probe interfaces. It is virtually impossible to identify or bypass these fuses without damaging the
                  device, making Microsemi antifuse FPGAs protected with the highest level of security available from both
                  invasive and noninvasive attacks.
                  Special security fuses in 40MX devices include the Probe Fuse and Program Fuse. The former disables
                  the probing circuitry while the latter prohibits further programming of all fuses, including the Probe Fuse.
                  In 42MX devices, there is the Security Fuse which, when programmed, both disables the probing circuitry
                  and prohibits further programming of the device.

            Programming

                  Device programming is supported through the Silicon Sculptor series of programmers. Silicon Sculptor II
                  is a compact, robust, single-site and multi-site device programmer for the PC. With standalone software,
                  Silicon Sculptor II is designed to allow concurrent programming of multiple units from the same PC.
                  Silicon Sculptor II programs devices independently to achieve the fastest programming times possible.
                  After being programmed, each fuse is verified to insure that it has been programmed correctly.
                  Furthermore, at the end of programming, there are integrity tests that are run to ensure no extra fuses
                  have been programmed. Not only does it test fuses (both programmed and nonprogrammed), Silicon
                  Sculptor II also allows self-test to verify its own hardware extensively.
                  The procedure for programming an MX device using Silicon Sculptor II is as follows:

                       1. Load the *.AFM file
                       2. Select the device to be programmed
                       3. Begin programming
                  When the design is ready to go to production, Microsemi offers device volume-programming services
                  either through distribution partners or via In-House Programming from the factory.
                  For more details on programming MX devices, please refer to the Programming Antifuse Devices and the
                  Silicon Sculptor II user's guides.

1-8  Revision 11
                                                  40MX and 42MX FPGA Families

Power Supply

MX devices are designed to operate in both 5.0V and 3.3V environments. In particular, 42MX devices
can operate in mixed 5.0V/3.3V systems. Table 1-1 describes the voltage support of MX devices.

Table 1-1 Voltage Support of MX Devices

Device  VCC VCCA VCCI Maximum Input Tolerance Nominal Output Voltage

40MX    5.0 V                            5.5 V  5.0V

        3.3 V                            3.6 V  3.3V

42MX          5.0 V  5.0 V                5.5 V  5.0V

              3.3 V  3.3 V                3.6 V  3.3V

              5.0 V  3.3 V                5.5 V  3.3V

Power-Up/Down in Mixed-Voltage Mode

When powering up 42MX in mixed voltage mode (VCCA = 5.0 V and VCCI = 3.3 V), VCCA must be
greater than or equal to VCCI throughout the power-up sequence. If VCCI exceeds VCCA during power-
up, one of two things will happen:

    The input protection diode on the I/Os will be forward biased
    The I/Os will be at logical High
In either case, ICC rises to high levels.
For power-down, any sequence with VCCA and VCCI can be implemented.

Transient Current

Due to the simultaneous random logic switching activity during power-up, a transient current may appear
on the core supply (VCC). Customers must use a regulator for the VCC supply that can source a
minimum of 100 mA for transient current during power-up. Failure to provide enough power can prevent
the system from powering up properly and result in functional failure. However, there are no reliability
concerns, since transient current is distributed across the die instead of confined to a localized spot.
Since the transient current is not due to I/O switching, its value and duration are independent of the
VCCI.

Low Power Mode

42MX devices have been designed with a Low Power Mode. This feature, activated with setting the
special LP pin to HIGH for a period longer than 800 ns, is particularly useful for battery-operated systems
where battery life is a primary concern. In this mode, the core of the device is turned off and the device
consumes minimal power with low standby current. In addition, all input buffers are turned off, and all
outputs and bidirectional buffers are tristated. Since the core of the device is turned off, the states of the
registers are lost. The device must be re-initialized when exiting Low Power Mode. I/Os can be driven
during LP mode, and clock pins should be driven HIGH or LOW and should not float to avoid drawing
current. To exit LP mode, the LP pin must be pulled LOW for over 200 s to allow for charge pumps to
power up, and device initialization will begin.

                             Revision 11                1-9
40MX and 42MX FPGA Families

Power Dissipation

                  The general power consumption of MX devices is made up of static and dynamic power and can be
                  expressed with the following equation:

            General Power Equation

                       P = [ICCstandby + ICCactive] * VCCI + IOL* VOL* N + IOH * (VCCI VOH) * M
                  where:

                       ICCstandby is the current flowing when no inputs or outputs are changing.
                       ICCactive is the current flowing due to CMOS switching.
                       IOL, IOH are TTL sink/source currents.
                       VOL, VOH are TTL level output voltages.
                       N equals the number of outputs driving TTL loads to VOL.
                       M equals the number of outputs driving TTL loads to VOH.
                  Accurate values for N and M are difficult to determine because they depend on the family type, on design
                  details, and on the system I/O. The power can be divided into two components: static and active.

            Static Power Component

                  The static power due to standby current is typically a small component of the overall power consumption.
                  Standby power is calculated for commercial, worst-case conditions. The static power dissipation by TTL
                  loads depends on the number of outputs driving, and on the DC load current. For instance, a 32-bit bus
                  sinking 4mA at 0.33V will generate 42mW with all outputs driving LOW, and 140mW with all outputs
                  driving HIGH. The actual dissipation will average somewhere in between, as I/Os switch states with time.

            Active Power Component

                  Power dissipation in CMOS devices is usually dominated by the dynamic power dissipation. Dynamic
                  power consumption is frequency-dependent and is a function of the logic and the external I/O. Active
                  power dissipation results from charging internal chip capacitances of the interconnect, unprogrammed
                  antifuses, module inputs, and module outputs, plus external capacitances due to PC board traces and
                  load device inputs. An additional component of the active power dissipation is the totem pole current in
                  the CMOS transistor pairs. The net effect can be associated with an equivalent capacitance that can be
                  combined with frequency and voltage to represent active power dissipation.
                  The power dissipated by a CMOS circuit can be expressed by the equation:

                       Power (W) = CEQ * VCCA2 * F(1)
                  where:
                  CEQ = Equivalent capacitance expressed in picofarads (pF)
                  VCCA = Power supply in volts (V)
                  F = Switching frequency in megahertz (MHz)

            Equivalent Capacitance

                  Equivalent capacitance is calculated by measuring ICCactive at a specified frequency and voltage for
                  each circuit component of interest. Measurements have been made over a range of frequencies at a
                  fixed value of VCC. Equivalent capacitance is frequency-independent, so the results can be used over a
                  wide range of operating conditions. Equivalent capacitance values are shown below.

1-10  Revision 11
                                                                40MX and 42MX FPGA Families

CEQ Values for Microsemi MX FPGAs

Modules (CEQM)3.5

Input Buffers (CEQI)6.9

Output Buffers (CEQO)18.2

Routed Array Clock Buffer Loads (CEQCR)1.4

To calculate the active power dissipated from the complete design, the switching frequency of each part
of the logic must be known. The equation below shows a piece-wise linear summation over all
components.

    Power = VCCA2 * [(m x CEQM * fm)Modules +
    (n * CEQI * fn)Inputs + (p * (CEQO + CL) * fp)outputs +
    0.5 * (q1 * CEQCR * fq1)routed_Clk1 + (r1 * fq1)routed_Clk1 +
    0.5 * (q2 * CEQCR * fq2)routed_Clk2 + (r2 * fq2)routed_Clk2 (2)

where:

m=      Number of logic modules switching at frequency fm
        Number of input buffers switching at frequency fn
n=      Number of output buffers switching at frequency fp
        Number of clock loads on the first routed array clock
p=      Number of clock loads on the second routed array clock
        Fixed capacitance due to first routed array clock
q1 =    Fixed capacitance due to second routed array clock
        Equivalent capacitance of logic modules in pF
q2 =    Equivalent capacitance of input buffers in pF
        Equivalent capacitance of output buffers in pF
r1 =    Equivalent capacitance of routed array clock in pF

r2 =    Output load capacitance in pF
        Average logic module switching rate in MHz
CEQM =  Average input buffer switching rate in MHz
        Average output buffer switching rate in MHz
CEQI =  Average first routed array clock rate in MHz
        Average second routed array clock rate in MHz
CEQO =

CEQC =

R

CL =

fm =

fn =

fp  =

fq1 =

fq2 =

Fixed Capacitance Values for MX FPGAs (pF)

   Device Type  r1           r2
                routed_Clk1  routed_Clk2

   A40MX02      41.4         N/A

   A40MX04      68.6         N/A

   A42MX09      118          118

   A42MX16      165          165

   A42MX24      185          185

   A42MX36      220          220

                             Revision 11                        1- 11
40MX and 42MX FPGA Families

            Test Circuitry and Silicon Explorer II Probe

                  MX devices contain probing circuitry that provides built-in access to every node in a design, via the use of
                  Silicon Explorer II. Silicon Explorer II is an integrated hardware and software solution that, in conjunction
                  with the Designer software, allow users to examine any of the internal nets of the device while it is
                  operating in a prototyping or a production system. The user can probe into an MX device without
                  changing the placement and routing of the design and without using any additional resources. Silicon
                  Explorer II's noninvasive method does not alter timing or loading effects, thus shortening the debug cycle
                  and providing a true representation of the device under actual functional situations.
                  Silicon Explorer II samples data at 100 MHz (asynchronous) or 66 MHz (synchronous). Silicon Explorer II
                  attaches to a PC's standard COM port, turning the PC into a fully functional 18-channel logic analyzer.
                  Silicon Explorer II allows designers to complete the design verification process at their desks and
                  reduces verification time from several hours per cycle to a few seconds.
                  Silicon Explorer II is used to control the MODE, DCLK, SDI and SDO pins in MX devices to select the
                  desired nets for debugging. The user simply assigns the selected internal nets in the Silicon Explorer II
                  software to the PRA/PRB output pins for observation. Probing functionality is activated when the MODE
                  pin is held HIGH.
                  Figure 1-11 illustrates the interconnection between Silicon Explorer II and 40MX devices, while Figure 1-
                  12 on page 1-12 illustrates the interconnection between Silicon Explorer II and 42MX devices
                  To allow for probing capabilities, the security fuses must not be programmed. (Refer to "User Security"
                  section on page 1-8 for the security fuses of 40MX and 42MX devices). Table 1-2 on page 1-13
                  summarizes the possible device configurations for probing.
                  PRA and PRB pins are dual-purpose pins. When the "Reserve Probe Pin" is checked in the
                  Designer software, PRA and PRB pins are reserved as dedicated outputs for probing. If PRA and PRB
                  pins are required as user I/Os to achieve successful layout and "Reserve Probe Pin" is checked, the
                  layout tool will override the option and place user I/Os on PRA and PRB pins.

                                                        16 Logic Analyzer Channels

      Serial Connection                                                                   40MX
       to Windows PC
                           Silicon    MODE
                         Explorer II    SDI

                                      DCLK

                                      SDO

                                                                             PRB PRA
      Figure 1-11 Silicon Explorer II Setup with 40MX

      16 Logic Analyzer Channels

      Serial Connection                                                                   42MX
       to Windows PC
                           Silicon    MODE
                         Explorer II    SDI

                                      DCLK

                                      SDO

                                                                                     PRA
                                                                             PRB
      Figure 1-12 Silicon Explorer II Setup with 42MX

1-12                     Revision 11
                                                               40MX and 42MX FPGA Families

Table 1-2 Device Configuration Options for Probe Capability

Security Fuse(s)  Mode  PRA, PRB1                              SDI, SDO, DCLK1
Programmed        LOW   User I/Os2                                  User I/Os2

No

No                HIGH  Probe Circuit Outputs                  Probe Circuit Inputs

Yes                    Probe Circuit Secured                  Probe Circuit Secured

Notes:

1. Avoid using SDI, SDO, DCLK, PRA and PRB pins as input or bidirectional ports. Since these pins are
     active during probing, input signals will not pass through these pins and may cause contention.

2. If no user signal is assigned to these pins, they will behave as unused I/Os in this mode. See the "Pin
     Descriptions" section on page 1-83 for information on unused I/O pins.

Design Consideration

It is recommended to use a series 70 termination resistor on every probe connector (SDI, SDO, MODE,
DCLK, PRA and PRB). The 70 series termination is used to prevent data transmission corruption
during probing and reading back the checksum.

IEEE Standard 1149.1 Boundary Scan Test (BST) Circuitry

42MX24 and 42MX36 devices are compatible with IEEE Standard 1149.1 (informally known as Joint
Testing Action Group Standard or JTAG), which defines a set of hardware architecture and mechanisms
for cost-effective board-level testing. The basic MX boundary-scan logic circuit is composed of the TAP
(test access port), TAP controller, test data registers and instruction register (Figure 1-13 on page 1-14).
This circuit supports all mandatory IEEE 1149.1 instructions (EXTEST, SAMPLE/PRELOAD and
BYPASS) and some optional instructions. Table 1-3 on page 1-14 describes the ports that control JTAG
testing, while Table 1-4 on page 1-14 describes the test instructions supported by these MX devices.

Each test section is accessed through the TAP, which has four associated pins: TCK (test clock input),
TDI and TDO (test data input and output), and TMS (test mode selector).

The TAP controller is a four-bit state machine. The '1's and '0's represent the values that must be
present at TMS at a rising edge of TCK for the given state transition to occur. IR and DR indicate that the
instruction register or the data register is operating in that state.

The TAP controller receives two control inputs (TMS and TCK) and generates control and clock signals
for the rest of the test logic architecture. On power-up, the TAP controller enters the Test-Logic-Reset
state. To guarantee a reset of the controller from any of the possible states, TMS must remain high for
five TCK cycles.

42MX24 and 42MX36 devices support three types of test data registers: bypass, device identification,
and boundary scan. The bypass register is selected when no other register needs to be accessed in a
device. This speeds up test data transfer to other devices in a test data path. The 32-bit device
identification register is a shift register with four fields (lowest significant byte (LSB), ID number, part
number and version). The boundary-scan register observes and controls the state of each I/O pin.

Each I/O cell has three boundary-scan register cells, each with a serial-in, serial-out, parallel-in, and
parallel-out pin. The serial pins are used to serially connect all the boundary-scan register cells in a
device into a boundary-scan register chain, which starts at the TDI pin and ends at the TDO pin. The

                        Revision 11                                                   1- 13
40MX and 42MX FPGA Families

                  parallel ports are connected to the internal core logic tile and the input, output and control ports of an I/O
                  buffer to capture and load data into the register to control or observe the logic state of each I/O.

                                 Boundary Scan Register                       Output  TDO
                                                                               MUX

                                                         Bypass
                                                        Register

                         Control Logic

            JTAG    TAP Controller         Instruction
        TMS                                  Decode
        TCK
                         Instruction
            JTAG          Register
         TDI

Figure 1-13 42MX IEEE 1149.1 Boundary Scan Circuitry

Table 1-3 Test Access Port Descriptions

Port                Description

TMS                 Serial input for the test logic control bits. Data is captured on the rising edge of the test logic
(Test Mode Select)  clock (TCK).

TCK                 Dedicated test logic clock used serially to shift test instruction, test data, and control inputs
(Test Clock Input)  on the rising edge of the clock, and serially to shift the output data on the falling edge of the
                    clock. The maximum clock frequency for TCK is 20 MHz.

TDI                 Serial input for instruction and test data. Data is captured on the rising edge of the test logic
(Test Data Input)   clock.

TDO                 Serial output for test instruction and data from the test logic. TDO is set to an Inactive Drive
(Test Data Output)  state (high impedance) when data scanning is not in progress.

Table 1-4 Supported BST Public Instructions

Instruction         IR Code Instruction                           Description
                    (IR2.IR0) Type

EXTEST              000 Mandatory Allows the external circuitry and board-level interconnections to be
                                                 tested by forcing a test pattern at the output pins and capturing test
                                                 results at the input pins.

SAMPLE/PRELOAD 001 Mandatory Allows a snapshot of the signals at the device pins to be captured
                                                               and examined during operation

HIGH Z              101  Optional Tristates all I/Os to allow external signals to drive pins. Please refer to

                                           the IEEE Standard 1149.1 specification.

CLAMP               110  Optional Allows state of signals driven from component pins to be determined

                                           from the Boundary-Scan Register. Please refer to the IEEE Standard

                                           1149.1 specification for details.

BYPASS              111 Mandatory Enables the bypass register between the TDI and TDO pins. The test
                                                 data passes through the selected device to adjacent devices in the
                                                 test chain.

1-14                                           Revision 11
                                                                                               40MX and 42MX FPGA Families

JTAG Mode Activation

The JTAG test logic circuit is activated in the Designer software by selecting Tools -> Device Selection.
This brings up the Device Selection dialog box as shown in Figure 1-14. The JTAG test logic circuit can
be enabled by clicking the "Reserve JTAG Pins" check box. Table 1-5 explains the pins' behavior in
either mode.

Figure 1-14 Device Selection Wizard

Table 1-5 Boundary Scan Pin Configuration and Functionality

Reserve JTAG                           Checked                                Unchecked

TCK           BST input; must be terminated to logical HIGH or LOW to avoid floating User I/O

TDI, TMS      BST input; may float or be tied to HIGH                         User I/O

TDO           BST output; may float or be connected to TDI of another device  User I/O

TRST Pin and TAP Controller Reset

An active reset (TRST) pin is not supported; however, MX devices contain power-on circuitry that resets
the boundary scan circuitry upon power-up. Also, the TMS pin is equipped with an internal pull-up
resistor. This allows the TAP controller to remain in or return to the Test-Logic-Reset state when there is
no input or when a logical 1 is on the TMS pin. To reset the controller, TMS must be HIGH for at least five
TCK cycles.

Boundary Scan Description Language (BSDL) File

Conforming to the IEEE Standard 1149.1 requires that the operation of the various JTAG components be
documented. The BSDL file provides the standard format to describe the JTAG components that can be
used by automatic test equipment software. The file includes the instructions that are supported,
instruction bit pattern, and the boundary-scan chain order. For an in-depth discussion on BSDL files,
please refer to Actel BSDL Files Format Description application note.
BSDL files are grouped into two categories - generic and device-specific. The generic files assign all user
I/Os as inouts. Device-specific files assign user I/Os as inputs, outputs or inouts.
Generic files for MX devices are available on the Microsemi SoC Product Group's website:

    http://www.microsemi.com/soc/techdocs/models/bsdl.html.

                                       Revision 11                            1- 15
40MX and 42MX FPGA Families

Development Tool Support

                  The MX family of FPGAs is fully supported by Libero Integrated Design Environment (IDE). Libero IDE
                  is a design management environment, seamlessly integrating design tools while guiding the user through
                  the design flow, managing all design and log files, and passing necessary design data among tools.
                  Libero IDE allows users to integrate both schematic and HDL synthesis into a single flow and verify the
                  entire design in a single environment. Libero IDE includes SynplifyPro from Synopsys, ModelSim HDL
                  Simulator from Mentor Graphics, and Viewdraw.

                  Libero IDE includes place-and-route and provides a comprehensive suite of backend support tools for
                  FPGA development, including timing-driven place-and-route, and a world-class integrated static timing
                  analyzer and constraints editor.

                  Additionally, the back-annotation flow is compatible with all the major simulators and the simulation
                  results can be cross-probed with Silicon Explorer II, Microsemi's integrated verification and logic analysis
                  tool. Another tool included in the Libero software is the SmartGen macro builder, which easily creates
                  popular and commonly used logic functions for implementation into your schematic or HDL design.

                  Microsemi's Libero software is compatible with the most popular FPGA design entry and verification tools
                  from companies such as Mentor Graphics, Synopsys, and Cadence Design Systems.

                  Refer to the Libero IDE web content at www.microsemi.com/soc/products/software/libero/default.aspx for
                  further information on licensing and current operating system support.

Related Documents

             Application Notes

             Actel BSDL Files Format Description
             www.microsemi.com/soc/documents/BSDLformat_AN.pdf
             Programming Antifuse Devices
             http://www.microsemi.com/soc/documents/AntifuseProgram_AN.pdf
             Actel's Implementation of Security in Actel Antifuse FPGAs
             www.microsemi.com/documents/Antifuse_Security_AN.pdf

             User's Guides and Manuals

             Antifuse Macro Library Guide
             www.microsemicom/soc/documents/libguide_UG.pdf
             Silicon Sculptor II
             www.microsemi.com/soc/techdocs/manuals/default.asp#programmers

             Miscellaneous

             Libero IDE Flow Diagram
             www.microsemi.com/soc/products/tools/libero/flow.html

5.0 V Operating Conditions

Table 1-6   Absolute Maximum Ratings for 40MX Devices*        Limits        Units
Symbol                               Parameter             0.5 to +7.0       V
VCC                                                     0.5 to VCC+0.5       V
VI            DC Supply Voltage                         0.5 to VCC+0.5       V
VO            Input Voltage
               Output Voltage

1-16                        Revision 11
                                                           40MX and 42MX FPGA Families

Table 1-6 Absolute Maximum Ratings for 40MX Devices*

Symbol                       Parameter                     Limits               Units

tSTG         Storage Temperature                           65 to +150          C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device.
          Exposure to absolute maximum rated conditions for extended periods may affect device reliability. Devices
          should not be operated outside the Recommended Operating Conditions.

Table 1-7 Absolute Maximum Ratings for 42MX Devices*

Symbol                       Parameter                     Limits               Units

VCCI         DC Supply Voltage for I/Os                    0.5 to +7.0         V

VCCA         DC Supply Voltage for Array                   0.5 to +7.0         V

VI           Input Voltage                                 0.5 to VCCI+0.5     V

VO           Output Voltage                                0.5 to VCCI+0.5     V

tSTG         Storage Temperature                           65 to +150          C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device.
          Exposure to absolute maximum rated conditions for extended periods may affect device reliability. Devices
          should not be operated outside the Recommended Operating Conditions.

Table 1-8 Recommended Operating Conditions

Parameter                    Commercial       Industrial           Military     Units

Temperature Range*           0 to +70         40 to +85           55 to +125  C

VCC (40MX)                   4.75 to 5.25     4.5 to 5.5           4.5 to 5.5   V

VCCA (42MX)                  4.75 to 5.25     4.5 to 5.5           4.5 to 5.5   V

VCCI (42MX)                  4.75 to 5.25     4.5 to 5.5           4.5 to 5.5   V

Note: *Ambient temperature (TA) is used for commercial and industrial grades; case temperature (TC) is used for
          military grades.

                                              Revision 11                              1- 17
40MX and 42MX FPGA Families

            5 V TTL Electrical Specifications

Table 1-9 5V TTL Electrical Specifications

                               Commercial Commercial -F Industrial                            Military

Symbol              Parameter Min.  Max.                Min.  Max.       Min. Max.       Min.  Max.     Units
VOH1              IOH = 10 mA 2.4                      2.4                                               V

                  IOH = 4 mA                                            3.7             3.7            V

VOL1              IOL = 10 mA       0.5                       0.5                                       V

                  IOL = 6 mA                                                  0.4              0.4      V

VIL                            0.3 0.8 0.3 0.8 0.3 0.8 0.3 0.8                                      V

VIH (40MX)                     2.0 VCC + 0.3 2.0 VCC + 0.3 2.0 VCC + 0.3 2.0 VCC + 0.3 V

VIH (42MX)                     2.0 VCCI + 0.3 2.0 VCCI + 0.3 2.0 VCCI + 0.3 2.0 VCCI + 0.3 V

IIL               VIN = 0.5 V       10                       10             10              10      A

IIH               VIN = 2.7 V       10                       10             10              10      A

Input Transition                    500                       500             500              500      ns
Time, TR and TF
                                    10                        10              10               10       pF
CIO I/O
Capacitance

Standby Current, A40MX02,           3                         25              10               25       mA

ICC2              A40MX04

                  A42MX09           5                         25              25               25       mA

                  A42MX16           6                         25              25               25       mA

                  A42MX24,          20                        25              25               25       mA

                  A42MX36

Low power mode 42MX devices         0.5                       ICC 5.0       ICC 5.0        ICC 5.0 mA

Standby Current only

IIO, I/O source Can be derived from the IBIS model (http://www.microsemi.com/soc/techdocs/models/ibis.html)
sink current

Notes:

1. Only one output tested at a time. VCC/VCCI = min.
2. All outputs unloaded. All inputs = VCC/VCCI or GND.

1-18                                                    Revision 11
                                                                    40MX and 42MX FPGA Families

3.3 V Operating Conditions

Table 1-10 Absolute Maximum Ratings for 40MX Devices*

Symbol                       Parameter                      Limits             Units

VCC          DC Supply Voltage                              0.5 to +7.0       V

VI           Input Voltage                                  0.5 to VCC + 0.5  V

VO           Output Voltage                                 0.5 to VCC + 0.5  V

tSTG         Storage Temperature                            65 to + 150       C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device.
          Exposure to absolute maximum rated conditions for extended periods may affect device reliability. Devices
          should not be operated outside the Recommended Operating Conditions.

Table 1-11 Absolute Maximum Ratings for 42MX Devices*

Symbol                       Parameter                      Limits             Units

VCCI         DC Supply Voltage for I/Os                     0.5 to +7.0       V

VCCA         DC Supply Voltage for Array                    0.5 to +7.0       V

VI           Input Voltage                                  0.5 to VCCI+0.5   V

VO           Output Voltage                                 0.5 to VCCI+0.5   V

tSTG         Storage Temperature                            65 to +150        C

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device.
          Exposure to absolute maximum rated conditions for extended periods may affect device reliability. Devices
          should not be operated outside the Recommended Operating Conditions.

Table 1-12 Recommended Operating Conditions

Parameter                   Commercial         Industrial   Military           Units

Temperature Range*           0 to +70          40 to +85   55 to +125        C

VCC (40MX)                   3.0 to 3.6        3.0 to 3.6   3.0 to 3.6         V

VCCA (42MX)                  3.0 to 3.6        3.0 to 3.6   3.0 to 3.6         V

VCCI (42MX)                  3.0 to 3.6        3.0 to 3.6   3.0 to 3.6         V

Note: *Ambient temperature (TA) is used for commercial and industrial grades; case temperature (TC) is used for
          military grades.

                                               Revision 11                            1- 19
40MX and 42MX FPGA Families

            3.3 V LVTTL Electrical Specifications

Table 1-13 3.3V LVTTL Electrical Specifications

                              Commercial Commercial -F               Industrial             Military

Symbol            Parameter Min. Max. Min. Max. Min. Max. Min. Max. Units
VOH1
VOL1              IOH = 4 mA 2.15       2.15                        2.4              2.4                    V

                  IOL = 6 mA        0.4                 0.4                0.48             0.48             V

VIL                           0.3  0.8  0.3           0.8          0.3  0.8        0.3  0.8              V

VIH (40MX)                    2.0 VCC + 0.3 2.0 VCC + 0.3 2.0 VCC + 0.3 2.0 VCC + 0.3 V

VIH (42MX)                    2.0 VCCI + 0.3 2.0 VCCI + 0.3 2.0 VCCI + 0.3 2.0 VCCI + 0.3 V

IIL                                 10                 10                10              10       A

IIH                                 10                 10                10              10       A

Input Transition                    500                 500                500              500       ns
Time, TR and TF
                                    10                  10                 10               10        pF
CIO I/O
Capacitance

Standby           A40MX02,          3                   25                 10               25        mA

Current, ICC2 A40MX04

                  A42MX09           5                   25                 25               25        mA

                  A42MX16           6                   25                 25               25        mA

                  A42MX24,          15                  25                 25               25        mA

                  A42MX36

Low-Power         42MX              0.5                 ICC - 5.0          ICC - 5.0        ICC - 5.0 mA

Mode Standby devices only

Current

IIO, I/O source Can be derived from the IBIS model (http://www.microsemi.com/soc/techdocs/models/ibis.html)
sink current

Notes:

1. Only one output tested at a time. VCC/VCCI = min.
2. All outputs unloaded. All inputs = VCC/VCCI or GND.

1-20                                                    Revision 11
                                                                      40MX and 42MX FPGA Families

Mixed 5.0 V / 3.3 V Operating Conditions (for 42MX Devices
Only)

Table 1-14 Absolute Maximum Ratings*

Symbol              Parameter                                 Limits              Units

VCCI                DC Supply Voltage for I/Os                0.5 to +7.0        V

VCCA                DC Supply Voltage for Array               0.5 to +7.0        V

VI                  Input Voltage                             0.5 to VCCA +0.5   V

VO                  Output Voltage                            0.5 to VCCI + 0.5  V

tSTG                Storage Temperature                       65 to +150         C
Note:
       *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device.
       Exposure to absolute maximum rated conditions for extended periods may affect device reliability. Devices
       should not be operated outside the Recommended Operating Conditions.

Table 1-15 Recommended Operating Conditions

Parameter           Commercial                   Industrial           Military    Units

Temperature Range*  0 to +70                     40 to +85   55 to +125         C

VCCA                4.75 to 5.25                 4.5 to 5.5           4.5 to 5.5  V

VCCI                3.14 to 3.47                 3.0 to 3.6           3.0 to 3.6  V

Note: *Ambient temperature (TA) is used for commercial and industrial grades; case temperature (TC) is used for
          military grades.

                                                 Revision 11                             1- 21
40MX and 42MX FPGA Families

           Mixed 5.0V/3.3V Electrical Specifications

Table 1-16 Mixed 5.0V/3.3V Electrical Specifications

                                     Commercial Commercial F Industrial                 Military

       Symbol           Parameter Min. Max. Min. Max. Min. Max. Min. Max. Units
VOH1
                        IOH = 10 mA 2.4            2.4                                            V

                        IOH = 4 mA                                 2.4             2.4            V

VOL1                    IOL = 10 mA       0.5            0.5                                       V

                        IOL = 6 mA                                       0.4             0.4       V

VIL                                  0.3 0.8 0.3 0.8 0.3 0.8 0.3 0.8                           V

VIH                                  2.0 VCCA + 0.3 2.0 VCCA + 0.3 2.0 VCCA + 0.3 2.0 VCCA + 0.3 V

IL                      VIN = 0.5 V       10            10             10             10       A

IH                      VIN = 2.7 V       10            10             10             10       A

Input Transition                          500            500             500             500       ns

Time, TR and TF

C     I/O  Capacitance                    10             10              10              10        pF
  IO

Standby Current,        A42MX09           5              25              25              25        mA
ICC2                    A42MX16
                                          6              25              25              25        mA

                        A42MX24,          20             25              25              25        mA

                        A42MX36

Low Power Mode                            0.5            ICC 5.0       ICC 5.0       ICC 5.0 mA
Standby Current

IIO I/O source sink Can be derived from the IBIS model (http://www.microsemi.com/soc/techdocs/models/ibis.html)
current

Notes:

1. Only one output tested at a time. VCCI = min.
2. All outputs unloaded. All inputs = VCCI or GND.

1-22                                                Revision 11
                                                                                    40MX and 42MX FPGA Families

        Output Drive Characteristics for 5.0 V PCI Signaling

        MX PCI device I/O drivers were designed specifically for high-performance PCI systems. Figure 1-15 on
        page 1-25 shows the typical output drive characteristics of the MX devices. MX output drivers are
        compliant with the PCI Local Bus Specification.

Table 1-17 DC Specification (5.0 V PCI Signaling)1

                                                                         PCI              MX

Symbol  Parameter                   Condition          Min.                   Max.  Min.       Max.     Units
                                                       4.75                   5.25  4.75       5.252      V
VCCI Supply Voltage for I/Os

VIH     Input High Voltage                                         2.0 VCC + 0.5 2.0 VCCI + 0.3         V

VIL     Input Low Voltage                              0.5                   0.8   0.3       0.8      V

IIH     Input High Leakage Current  VIN = 2.7 V                               70    --         10       A
                                    VIN=0.5 V
IIL     Input Low Leakage Current                                             70   --         10      A

VOH Output High Voltage             IOUT = 2 mA                   2.4                                  V

                                    IOUT = 6 mA                                    3.84

VOL Output Low Voltage              IOUT = 3 mA, 6 mA                         0.55  --         0.33     V

CIN     Input Pin Capacitance                                                 10    --         10       pF

CCLK    CLK Pin Capacitance                                        5          12    --         10       pF
LPIN    Pin Inductance
                                                                              20    --         < 8 nH3  nH

Notes:

1. PCI Local Bus Specification, Version 2.1, Section 4.2.1.1.
2. Maximum rating for VCCI 0.5 V to 7.0V.

3. Dependent upon the chosen package. PCI recommends QFP and BGA packaging to reduce pin inductance and
     capacitance.

Table 1-18 AC Specifications (5.0V PCI Signaling)*

                                                                         PCI                   MX

Symbol  Parameter                   Condition                      Min.             Max.  Min. Max.     Units
                                                                                                         mA
ICL     Low Clamp Current           5 < VIN  1 25 + (VIN +1) /0.015                5   60 10       V/ns
                                                                                      5                 V/ns
Slew (r) Output Rise Slew Rate 0.4 V to 2.4 V load                    1                   1.8      2.8

Slew (f) Output Fall Slew Rate 2.4 V to 0.4 V load                    1                   2.8      4.3

Note: *PCI Local Bus Specification, Version 2.1, Section 4.2.1.2.

                                                      Revision 11                                          1- 23
40MX and 42MX FPGA Families

        Output Drive Characteristics for 3.3 V PCI Signaling

Table 1-19 DC Specification (3.3 V PCI Signaling)1

                                                                           PCI                 MX

Symbol  Parameter                   Condition              Min.                 Max.     Min.       Max.      Units

VCCI    Supply Voltage for I/Os                                    3.0          3.6      3.0        3.6       V
VIH     Input High Voltage
VIL     Input Low Voltage                                          0.5 VCC + 0.5 0.5 VCCI + 0.3               V
IIH     Input High Leakage Current
                                                           0.5                 0.8      0.3       0.8       V

                                    VIN = 2.7V                                  70                  10        A

IIL     Input Leakage Current                                                   70                 10       A

VOH Output High Voltage             IOUT = 2 mA                   0.9                   3.3                  V

VOL Output Low Voltage              IOUT = 3 mA, 6 mA                           0.1                 0.1 VCCI  V

CIN     Input Pin Capacitance                                                   10                  10        pF

CCLK    CLK Pin Capacitance                                        5            12                  10        pF
LPIN    Pin Inductance
                                                                                20                  < 8 nH3   nH

Notes:

1. PCI Local Bus Specification, Version 2.1, Section 4.2.2.1.
2. Maximum rating for VCCI 0.5V to 7.0V.

3. Dependent upon the chosen package. PCI recommends QFP and BGA packaging to reduce pin inductance and
     capacitance.

Table 1-20 AC Specifications for (3.3 V PCI Signaling)*

                                                                           PCI                      MX

Symbol  Parameter                   Condition                      Min.               Max. Min. Max. Units

ICL     Low Clamp Current           5 < VIN  1 25 + (VIN +1) /0.015                         60 10 mA

Slew (r) Output Rise Slew Rate 0.2 V to 0.6 V load                      1             4        1.8      2.8 V/ns

Slew (f) Output Fall Slew Rate 0.6 V to 0.2 V load                      1             4        2.8      4.0 V/ns

Note: *PCI Local Bus Specification, Version 2.1, Section 4.2.2.2.

1-24                                                  Revision 11
                                                                                           40MX and 42MX FPGA Families

             0.50

             0.45

             0.40

                                                   PCI IOL Maximum

             0.35

             0.30

             0.25

             0.20                      MX PCI IOL

Current (A)  0.15

             0.10

                                                                                                            PCI IOL Minimum

             0.05

             0.00

                    0          1        2                           3                   4              5                     6

             0.05     PCI IOH Maximum                                                     MX PCI IOH
             0.10

             0.15                                                               PCI IOH Minimum
             0.20

                                                   Voltage Out (V)

Figure 1-15 Typical Output Drive Characteristics (Based Upon Measured Data)

                       Junction Temperature (TJ)

                       The temperature variable in the Designer software refers to the junction temperature, not the ambient
                       temperature. This is an important distinction because the heat generated from dynamic power
                       consumption is usually hotter than the ambient temperature. EQ , shown below, can be used to calculate
                       junction temperature.

                       Junction Temperature = T + Ta (1)

                                                                                                                             EQ 1

                       Where:

                       Ta = Ambient Temperature
                       T = Temperature gradient between junction (silicon) and ambient

                       T = ja * P (2)
                       P = Power

                       ja = Junction to ambient of package. ja numbers are located in Table 1-21 on page 1-26.

                                                                    Revision 11                                              1- 25
40MX and 42MX FPGA Families

      Package Thermal Characteristics

      The device junction-to-case thermal characteristic is jc, and the junction-to-ambient air characteristic is
      ja. The thermal characteristics for ja are shown with two different air flow rates.
      The maximum junction temperature is 150C.

      Maximum power dissipation for commercial- and industrial-grade devices is a function of ja.
      A sample calculation of the absolute maximum power dissipation allowed for a TQ176 package at
      commercial temperature and still air is given in EQ 2.

Maximum Power Allowed        =  M-----a----x---.---j--u---n---c---t--i-o----n-----t-e----m-----p---.-----(-----C----)--------M-----a----x---.---a---m-----b----i-e---n----t---t--e---m-----p---.----(-----C-----)  =  1----5---0--2---8--C----C-----/-7W---0-------C--  =  2.86 W
                                                            ja(C/W)

                                                                                                                                          EQ 2

      The maximum power dissipation for military-grade devices is a function of jc. A sample calculation of the
      absolute maximum power dissipation allowed for CQFP 208-pin package at military temperature and still
      air is given in EQ 3.

      Maximum Power Allowed     =  M-----a----x---.---j--u---n---c---t--i-o----n-----t-e----m-----p---.-----(-----C----)--------M-----a----x---.---a---m-----b----i-e---n----t---t--e---m-----p---.----(-----C----)-  =  1----5---0-------C----------1---2----5------C---   =  3.97 W
                                                               jc(C/W)                                                                                                                                                         6.3C/W

                                                                                                                                                                                                                                                                                          EQ 3

Table 1-21 Package Thermal Characteristics

Plastic Packages                   Pin Count  jc    Still Air         ja                                                                                                                                                      2.5 m/s                                                Units
Plastic Quad Flat Pack                                27.8                                                                                                                                                                  500 ft/min.                                              C/W
                                   100        12.0    26.2        1.0 m/s                                                                                                                                                                                                            C/W
                                                      26.1      200 ft/min.                                                                                                                                                     21.2                                                 C/W
Plastic Quad Flat Pack             160        10.0    25.6                                                                                                                                                                      21.1                                                 C/W
                                                      20.0          23.4                                                                                                                                                        20.8                                                 C/W
Plastic Quad Flat Pack             208        8.0     25.0          22.8                                                                                                                                                        20.8                                                 C/W
                                                      22.5          22.5                                                                                                                                                        22.0                                                 C/W
Plastic Quad Flat Pack             240        8.5     24.7          22.3                                                                                                                                                        19.4                                                 C/W
                                                      38.2          24.5                                                                                                                                                        17.6                                                 C/W
Plastic Leaded Chip Carrier        44         16.0    35.3          21.0                                                                                                                                                        18.0                                                 C/W
                                                      18.3          18.9                                                                                                                                                        29.4                                                 C/W
Plastic Leaded Chip Carrier        68         13.0                  19.9                                                                                                                                                        27.1
                                                                    31.9                                                                                                                                                        13.9                                                 C/W
Plastic Leaded Chip Carrier        84         12.0                  29.4                                                                                                                                                                                                             C/W
                                                                    14.9
Thin Plastic Quad Flat Pack        176        11.0

Very Thin Plastic Quad Flat Pack   80         12.0

Very Thin Plastic Quad Flat Pack   100        10.0

Plastic Ball Grid Array            272        3.0

Ceramic Packages

Ceramic Quad Flat Pack             208        2.0   22.0        19.8                                                                                                                                                        18.0

Ceramic Quad Flat Pack             256        2.0   20.0        16.5                                                                                                                                                        15.0

1-26                                               Revision 11
                                                                                                 40MX and 42MX FPGA Families

Timing Models

                Input Delay                                                     Predicted             Output Delay
                                                        Internal Delays Routing                  I/O Module
        I/O Module
                   tINYL = 0.62 ns                                               Delays                    tDLH = 3.32 ns
                                                                                                         tENHZ = 7.92 ns
                                       tIRD2 = 2.59 ns
                                                             Logic Module

                                       tIRD1 = 2.09 ns  tPD = 1.24 ns            tRD1 = 1.28 ns
                                       tIRD4 = 3.64 ns  tCO = 1.24 ns            tRD2 = 1.80 ns
                                       tIRD8 = 5.73 ns                           tRD4 = 2.33 ns
                                                                                 tRD8 = 4.93 ns

        Array  tCKH = 4.55 ns          FO = 128
        Clock  FMAX = 180 MHz

Note: Values are shown for 40MX 3 speed devices at 5.0 V worst-case commercial conditions.
Figure 1-16 40MX Timing Model*

                 Input Delays                               Internal Delays      Predicted             Output Delays
        I/O Module                                                                Routing        I/O Module
                                       tIRD1 = 2.0 ns1                             Delays
                       tINYL = 0.8 ns                       Combinatorial                                    tDLH = 2.5 ns
                                                             Logic Module        tRD1 = 0.7 ns
                     DQ                                        tPD=1.2 ns        tRD2 = 1.9 ns   I/O Module
                     G                                                           tRD4 = 1.4 ns
        tINH = 0.0 ns                                                Sequential  tRD8 = 2.3 ns
        tINSU = 0.3 ns                                             Logic Module
        tINGL = 1.3 ns                                                                                       tDLH = 2.5 ns

                                       Comb.            DQ                                       DQ
                                        Logic                         tRD1 = 0.70 ns
                                       Include                                                                   tENHZ = 4.9 ns
                                                                                                 G

Array                                 tSUD = 0.3 ns    tCO = 1.3 ns                             tOUTH = 0.00 ns
Clocks                                 tHD = 0.00 ns                                             tOUTSU = 0.3 ns
                                                                                                 tGLH = 2.6 ns

         tCKH = 2.70 ns  FO = 32
        FMAX = 296 MHz
                                       tLCO = 5.2 ns (light loads, pad-to-pad)

Notes:

1. Input module predicted routing delay
2. Values are shown for A42MX09 3 at 5.0 V worst-case commercial conditions.
Figure 1-17 42MX Timing Model

                                                        Revision 11                                                              1- 27
40MX and 42MX FPGA Families

                       Input Delays                       Internal Delays         Predicted         Output Delays
                I/O Module                                                         Routing       I/O Module
                                            tIRD1= 2.0 ns                          Delays
                            tINPY = 1.0 ns                     Combinatorial
                                                                    Module                       tDLH = 2.6 ns
                          DQ                                      tPD=1.3 ns
                                                                                  tRD1 = 0.9 ns
                           G                                       Decode         tRD2 = 1.3 ns
                        tINH = 0.0 ns                              Module         tRD4 = 2.0 ns
                        tINSU = 0.5 ns                         tPDD = 1.6 ns
                        tINGO = 1.4 ns                                                           tRDD = 0.3 ns
                                                                      Sequential
                                                                    Logic Module                     I/O Module
                                                                                                                    tDLH = 2.6 ns

                                                Comb.       D Q tRD1 = 0.9 ns                    DQ                tENHZ = 5.3 ns
                                                 Logic     tCO = 1.3 ns                          G
                                                Include
                                                                                                 tLH = 0.00 ns
                                            tSUD = 3.0 ns                                        tLSU = 0.5 ns
                                            tHD = 0.0 ns                                         tGHL = 2.9 ns

      Quadrant  tCKH=3.03 ns1
      Clocks

                FMAX=180 MHz

Notes:

1. Load-dependent
2. Values are shown for A42MX36 3 at 5.0 V worst-case commercial conditions.
Figure 1-18 42MX Timing Model (Logic Functions Using Quadrant Clocks)

1-28                                        Revision 11
                                                                                      40MX and 42MX FPGA Families

       Input Delays               tIRD1 = 2.0 ns

I/O Module
         tINPY = 1 .0 ns

DQ

                    G                                                Predicted        I/O Module
                  tINSU = 0.5 ns                                      Routing         tDLH = 2.6 ns
                  tINH = 0.0 ns                                       Delays
                  tINGO = 1.4 ns                                                       DQ
                                        WD [7:0]       RD [7:0]      t    =  0.9  ns   G
Array                                   WRAD [5:0]  RDAD [5:0]                        tGHL = 2.9 ns
Clocks                                  BLKEN                        RD1              tLSU = 0.5 ns
                                        WEN                 REN                       tLH = 0.0 ns
           FMAX = 167 MHz               WCLK
                                  tADSU = 1.6 ns        RCLK
                                  tADH = 0.0 ns     tADSU = 1.6 ns
                                  tWENSU = 2.7 ns   tADH = 0.0 ns
                                  tBENS = 2.8 ns    tRENSU = 0.6 ns
                                                    tRCO = 3.4 ns

Note: Values are shown for A42MX36 3 at 5.0 V worst-case commercial conditions.
Figure 1-19 42MX Timing Model (SRAM Functions)

                                                    Revision 11                                      1- 29
40MX and 42MX FPGA Families

            Parameter Measurement

                                                                    E       PAD To AC test loads (shown below)
                                                       D

                                                             TRIBUFF

      In 50% 50%                                       E    50% 50%                    E    50% 50%
                                                       PAD  VCCI
                 VOH          1.5 V                                                                VOH
                                                                  1.5 V
      PAD        1.5 V                                                          10%    PAD         1.5 V         90%
                                                                    VOL
      VOL                                                                              GND

           tDLH         tDHL                                tENZL        tENLZ              tENZH         tENHZ

      Figure 1-20 Output Buffer Delays

                           Load 1                                                                       Load 2
      (Used to measure propagation delay)                                          (Used to measure rising/falling edges)

       To the output under test                                                                    VCCI GND

                                                35 pF                                       R to VCCI for tPLZ / tPZL
                                                                                            R to GND for tPHZ / tPZH
                                                            To the output under test        R =1 k

                                                                                              35 pF

      Figure 1-21 AC Test Loads

                                                          PAD      INBUF Y

                                                                   3V

                                                       PAD 1.5 V 1.5 V          0V
                                                                                  50%
                                                                   VCCI

                                                       Y               50%

                                                       GND

                                                            tINYH           tINYL

      Figure 1-22 Input Buffer Delays

1-30                                                        Revision 11
                                                                 40MX and 42MX FPGA Families

                                                     S

                                                     A        Y

                                                     B

                             S, A or B 50% 50%

                             Y        50%            50%

                             Y  tPLH            PHL

                                50%                      50%
                                tPHL            tPLH

Figure 1-23 Module Delays

Sequential Module Timing Characteristics

                                D               PRE Y

                                E

                                CLK             CLR

                                (Positive Edge-Triggered)

                                                tHD

      D*      tSUD                    tWCLKA                               tA
G, CLK

                                      tSUENA            tHENA tWCLK1

           E                                            tCO
           Q
PRE, CLR                                                              tRS

                                                                 tWASYN

Note: *D represents all data functions involving A, B, and S for multiplexed flip-flops.
Figure 1-24 Flip-Flops and Latches

                                Revision 11                                               1- 31
40MX and 42MX FPGA Families

            Sequential Timing Characteristics

               DATA PAD                                                     IBDL
                               G

      CLK PAD

                                            DATA                     INSU          tINH
                                                 G                   tINSU  tHEXT

                                              CLK             tSU EXT
      Figure 1-25 Input Buffer Latches
                                                                                PAD
                                                           D  OBDLHS
                                                           G

                                      D                                     tO UTH
                                                            tO UTS U

                                      G

      Figure 1-26 Output Buffer Latches

1-32                                                          Revision 11
Decode Module Timing                                                 40MX and 42MX FPGA Families
                                                                     Y
A
B
C
D
E
F                                   H

G

AG, H                50%

Y                                                              tPHL
                   tPLH

Figure 1-27 Decode Module Timing

SRAM Timing Characteristics

    Write Port                                  RAM Array       Read Port
                                                3 2x8 or 64x4
   WRAD [5:0]                                                  RDAD [5:0]
   BLKEN                                         (2 56 Bits)           LEW
   WEN                                                                 REN
   WCLK
   WD [7:0]                                                          RCLK
                                                                  RD [7:0]

Figure 1-28 SRAM Timing Characteristics

Dual-Port SRAM Timing Waveforms

                                                    tRCKHL     tRCKHL

      WCLK                             tADSU        tADH
    WD[7:0]                            Valid        tWENH
WRAD[5:0]
                                       tWENSU
        WEN
                                       tBENSU       tBENH
     BLKEN                             Valid

Note: Identical timing for falling edge clock.
Figure 1-29 42MX SRAM Write Operation

                                       Revision 11                          1- 33
40MX and 42MX FPGA Families

                             tCKHL            tRCKHL

             RCLK                                   tRENSU            tRENH
               REN
                                                   tADSU               tADH
      RDAD[5:0]                                    Valid
          RD[7:0]                                                            tRCO
                                                         tDOH                  New Data
                                              Old Data

      Note: Identical timing for falling edge clock.
      Figure 1-30 42MX SRAM Synchronous Read Operation

                                    tRDADV

      RDAD[5:0]                     ADDR1                   ADDR2
          RD[7:0]                             tDOH             tRPD

                                                    Data 1                   Data 2

      Figure 1-31 42MX SRAM Asynchronous Read Operation--Type 1 (Read Address Controlled)

      WEN                           tWENSU                     tWENH

          WD[7:0]                      Valid                  tADH
      WRAD[5:0]                     tADSU
                                                                 tRPD
           BLKEN                                            tDOH

            WCLK

      RD[7:0]                       Old Data                                 New Data

      Figure 1-32 42MX SRAM Asynchronous Read Operation--Type 2 (Write Address Controlled)

1-34                                Revision 11
                                                                                                                 40MX and 42MX FPGA Families

            Predictable Performance: Tight Delay Distributions

                  Propagation delay between logic modules depends on the resistive and capacitive loading of the routing
                  tracks, the interconnect elements, and the module inputs being driven. Propagation delay increases as
                  the length of routing tracks, the number of interconnect elements, or the number of inputs increases.
                  From a design perspective, the propagation delay can be statistically correlated or modeled by the fanout
                  (number of loads) driven by a module. Higher fanout usually requires some paths to have longer routing
                  tracks.
                  The MX FPGAs deliver a tight fanout delay distribution, which is achieved in two ways: by decreasing the
                  delay of the interconnect elements and by decreasing the number of interconnect elements per path.
                  Microsemi's patented antifuse offers a very low resistive/capacitive interconnect. The antifuses,
                  fabricated in 0.45 m lithography, offer nominal levels of 100 resistance and 7.0 fF capacitance per
                  antifuse.
                  MX fanout distribution is also tight due to the low number of antifuses required for each interconnect
                  path. The proprietary architecture limits the number of antifuses per path to a maximum of four, with
                  90 percent of interconnects using only two antifuses.

Timing Characteristics

                  Device timing characteristics fall into three categories: family-dependent, device-dependent, and design-
                  dependent. The input and output buffer characteristics are common to all MX devices. Internal routing
                  delays are device-dependent; actual delays are not determined until after place-and-route of the user's
                  design is complete. Delay values may then be determined by using the Designer software utility or by
                  performing simulation with post-layout delays.

            Critical Nets and Typical Nets

                  Propagation delays are expressed only for typical nets, which are used for initial design performance
                  evaluation. Critical net delays can then be applied to the most timing critical paths. Critical nets are
                  determined by net property assignment in Microsemi's Designer software prior to placement and routing.
                  Up to 6% of the nets in a design may be designated as critical.

            Long Tracks

                  Some nets in the design use long tracks, which are special routing resources that span multiple rows,
                  columns, or modules. Long tracks employ three and sometimes four antifuse connections, which
                  increase capacitance and resistance, resulting in longer net delays for macros connected to long tracks.
                  Typically, up to 6 percent of nets in a fully utilized device require long tracks. Long tracks add
                  approximately a 3 ns to a 6 ns delay, which is represented statistically in higher fanout (FO=8) routing
                  delays in the data sheet specifications section, shown in Table 1-28 on page 1-40.

            Timing Derating

                  MX devices are manufactured with a CMOS process. Therefore, device performance varies according to
                  temperature, voltage, and process changes. Minimum timing parameters reflect maximum operating
                  voltage, minimum operating temperature and best-case processing. Maximum timing parameters reflect
                  minimum operating voltage, maximum operating temperature and worst-case processing.

Revision 11  1- 35
40MX and 42MX FPGA Families

      Temperature and Voltage Derating Factors

      Table 1-22 42MX Temperature and Voltage Derating Factors
                         (Normalized to TJ = 25C, VCCA = 5.0 V)

      42MX                                            Temperature
      Voltage
                             55C       40C  0C          25C        70C          85C  125C
                                                                                       1.29   1.41
      4.50                   0.93        0.95   1.05         1.09        1.25          1.22   1.34
                                                                                       1.18   1.29
      4.75                   0.88        0.90   1.00         1.03        1.18          1.14   1.28
                                                                                       1.13   1.26
      5.00                   0.85        0.87   0.96         1.00        1.15
                                                                                                  55C
      5.25                   0.84        0.86   0.95         0.97        1.12                     40C

      5.50                   0.83        0.85   0.94         0.96        1.10                        0C
                                                                                                   25C
                       1.50                                                                        70C
                                                                                                   85C
                       1.40                                                                       125C

                       1.30                                                                  125C
                                                                                              1.45
      Derating Factor  1.20                                                                   1.37
                       1.10                                                                   1.33
                       1.00                                                                   1.29
                                                                                              1.28
                       0.90

                       0.80

                       0.70

                       0.60

                             4.50        4.75   5.00               5.25          5.50

                                                Voltage (V)

      Note: This derating factor applies to all routing and propagation delays.
      Figure 1-33 42MX Junction Temperature and Voltage Derating Curves

                         (Normalized to TJ = 25C, VCCA = 5.0 V)

      Table 1-23 40MX Temperature and Voltage Derating Factors
                         (Normalized to TJ = 25C, VCC = 5.0 V)

      40MX                                            Temperature
      Voltage
                             55C       40C  0C          25C        70C          85C
                                                                                       1.31
      4.50                         0.89  0.93   1.02         1.09        1.25          1.24
                                                                                       1.20
      4.75                         0.84  0.88   0.97         1.03        1.18          1.16
                                                                                       1.15
      5.00                         0.82  0.85   0.94         1.00        1.15

      5.25                         0.80  0.82   0.91         0.97        1.12

      5.50                         0.79  0.82   0.90         0.96        1.10

1-36                                            Revision 11
                                                                         40MX and 42MX FPGA Families

                 1.50
                 1.40
                 1.30

Derating Factor  1.20                                                                                55C
                 1.10                                                                                40C
                 1.00
                 0.90                                                                                   0C
                 0.80                                                                                 25C
                                                                                                      70C
                 0.70                                                                                 85C
                                                                                                     125C
                 0.60
                                                                                                125C
                       4.50                    4.75   5.00         5.25             5.50         1.45
                                                                                                 1.26
                                                      Voltage (V)                                1.21

Note: This derating factor applies to all routing and propagation delays                          55C
Figure 1-34 40MX Junction Temperature and Voltage Derating Curves                               40C
                                                                                                  0C
                   (Normalized to TJ = 25C, VCC = 5.0 V)                                         25C
                                                                                                  70C
Table 1-24 42MX Temperature and Voltage Derating Factors                                        85C
                   (Normalized to TJ = 25C, VCCA = 3.3 V)                                        125C

                                                                       Temperature

42MX Voltage 55C                             40C  0C          25C  70C             85C
                                                                                          1.36
3.00                         0.97              1.00   1.10         1.15  1.32             1.18
                                                                                          1.13
3.30                         0.84              0.87   0.96         1.00  1.15

3.60                         0.81              0.84   0.92         0.96  1.10

Derating Factor  1.60
                 1.50
                 1.40                                 3.30               3.60
                 1.30
                 1.20
                 1.10
                 1.00
                 0.90
                 0.80
                 0.70
                 0.60
                 0.50
                 0.40

                                         3.00

                                                      Voltage (V)

Note: This derating factor applies to all routing and propagation delays.
Figure 1-35 42MX Junction Temperature and Voltage Derating Curves

                   (Normalized to TJ = 25C, VCCA = 3.3 V)

                                                      Revision 11                               1- 37
40MX and 42MX FPGA Families

      Table 1-25 40MX Temperature and Voltage Derating Factors
                         (Normalized to TJ = 25C, VCC = 3.3 V)

                                                                             Temperature

         40MX Voltage 55C        40C  0C          25C                               70C  85C  125C
                                                                                          1.50  1.64   2.00
         3.00                1.08  1.12   1.21         1.26                               1.19  1.30   1.59
                                                                                          1.14  1.25   1.53
         3.30                0.86  0.89   0.96         1.00

         3.60                0.83  0.85   0.92         0.96

         2.20

         2.00

         1.80                                                                                         55C
                                                                                                      40C
         1.60                                                                                         0C
                                                                                                      25C
      g  1.40                                                                                         70C
                                                                                                      85C
         1.20                                                                                         125C

         1.00

         0.80

         0.60

               3.00                       3.30                                            3.60

                                          Voltage (V)

      Note: This derating factor applies to all routing and propagation delays.
      Figure 1-36 40MX Junction Temperature and Voltage Derating Curves

                         (Normalized to TJ = 25C, VCC = 3.3 V)

1-38                                      Revision 11
                                                                          40MX and 42MX FPGA Families

PCI System Timing Specification

Table 1-26 and Table 1-27 list the critical PCI timing parameters and the corresponding timing
parameters for the MX PCI-compliant devices.

PCI Models

Microsemi provides synthesizable VHDL and Verilog-HDL models for a PCI Target interface, a PCI
Target and Target+DMA Master interface. Contact your Microsemi sales representative for more
details.

Table 1-26 Clock Specification for 33 MHz PCI                      A42MX24    A42MX36
                                                             PCI

Symbol  Parameter          Min.                Max.               Min.    Max.  Min.  Max.     Units
tCYC    CLK Cycle Time      30                                   4.0          4.0             ns
tHIGH   CLK High Time       11                                   1.9          1.9             ns
tLOW    CLK Low Time        11                                   1.9          1.9             ns

Table 1-27 Timing Parameters for 33 MHz PCI

                                                                     PCI      A42MX24 A42MX36

Symbol Parameter                                                  Min. Max. Min. Max. Min. Max. Units

tVAL    CLK to Signal Valid--Bused Signals                        2       11 2.0 9.0 2.0 9.0 ns

tVAL(PTP) CLK to Signal Valid--Point-to-Point                     2 2 12 2.0 9.0 2.0 9.0 ns

tON     Float to Active                                           2       2.0 4.0 2.0 4.0 ns

tOFF    Active to Float                                                  28 8.31 8.31 ns

tSU     Input Set-Up Time to CLK--Bused Signals 7                         1.5 1.5 ns

tSU(PTP) Input Set-Up Time to CLK--Point-to-Point 10, 122 1.5 1.5                         ns

tH      Input Hold to CLK                                         0       0 0 ns

Notes:

1. TOFF is system dependent. MX PCI devices have 7.4 ns turn-off time, reflection is typically an additional
     10 ns.

2. REQ# and GNT# are point-to-point signals and have different output valid delay and input setup times
     than do bussed signals. GNT# has a setup of 10; REW# has a setup of 12.

                           Revision 11                                                         1- 39
40MX and 42MX FPGA Families

        Timing Characteristics

Table 1-28 A40MX02 Timing Characteristics (Nominal 5.0 V Operation)               Std Speed  F Speed
                   (Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70C)

                                                        3 Speed 2 Speed 1 Speed

Parameter / Description               Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1 Single Module                         1.2       1.4          1.6                    1.9         2.7 ns

tPD2 Dual-Module Macros                    2.7       3.1          3.5                    4.1         5.7 ns

tCO     Sequential Clock-to-Q              1.2       1.4          1.6                    1.9         2.7 ns

tGO     Latch G-to-Q                       1.2       1.4          1.6                    1.9         2.7 ns

tRS     Flip-Flop (Latch) Reset-to-Q       1.2       1.4          1.6                    1.9         2.7 ns

Logic Module Predicted Routing Delays1

tRD1 FO = 1 Routing Delay                  1.3       1.5          1.7                    2.0         2.8 ns
tRD2 FO = 2 Routing Delay
tRD3 FO = 3 Routing Delay                  1.8       2.1          2.4                    2.8         3.9 ns
tRD4 FO = 4 Routing Delay
tRD8 FO = 8 Routing Delay                  2.3       2.7          3.0                    3.6         5.0 ns
Logic Module Sequential Timing2
                                           2.9       3.3          3.7                    4.4         6.1 ns

                                           4.9       5.7          6.5                    7.6         10.6 ns

tSUD    Flip-Flop (Latch)             3.1       3.5          4.0                    4.7        6.6       ns
tHD3    Data Input Set-Up
                                      0.0       0.0          0.0                    0.0        0.0       ns
        Flip-Flop (Latch)
        Data Input Hold

tSUENA Flip-Flop (Latch)              3.1       3.5          4.0                    4.7        6.6       ns
            Enable Set-Up

tHENA Flip-Flop (Latch) Enable Hold 0.0         0.0          0.0                    0.0        0.0       ns

tWCLKA Flip-Flop (Latch)              3.3       3.8          4.3                    5.0        7.0       ns

        Clock Active Pulse Width

tWASYN Flip-Flop (Latch)              3.3       3.8          4.3                    5.0        7.0       ns

        Asynchronous Pulse Width

tA      Flip-Flop Clock Input Period  4.8       5.6          6.3                    7.5        10.4      ns
fMAX
        Flip-Flop (Latch) Clock            181       168          154                    134         80 MHz
        Frequency (FO = 128)

Input Module Propagation Delays

tINYH Pad-to-Y HIGH                        0.7       0.8          0.9                    1.1         1.5 ns

tINYL Pad-to-Y LOW                         0.6       0.7          0.8                    1.0         1.3 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35pF loading.

1-40                                            Revision 11
                                                                     40MX and 42MX FPGA Families

Table 1-28 A40MX02 Timing Characteristics (Nominal 5.0 V Operation) (continued)             F Speed
                   (Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70C)

                                                        3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description            Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1 FO = 1 Routing Delay              2.1       2.4           2.2       3.2                       4.5 ns
tIRD2 FO = 2 Routing Delay
tIRD3 FO = 3 Routing Delay              2.6       3.0           3.4       4.0                       5.6 ns
tIRD4 FO = 4 Routing Delay
tIRD8 FO = 8 Routing Delay              3.1       3.6           4.1       4.8                       6.7 ns
Global Clock Network
                                        3.6       4.2           4.8       5.6                       7.8 ns

                                        5.7       6.6           7.5       8.8                       12.4 ns

tCKH Input Low to HIGH FO = 16          4.6       5.3           6.0       7.0                       9.8 ns

                         FO = 128       4.6       5.3           6.0       7.0                       9.8

tCKL Input High to LOW FO = 16          4.8       5.6           6.3       7.4                       10.4 ns

                         FO = 128       4.8       5.6           6.3       7.4                       10.4

tPWH Minimum Pulse FO = 16 2.2               2.6          2.9        3.4                      4.8         ns

    Width HIGH           FO = 128 2.4        2.7          3.1        3.6                      5.1

tPWL Minimum Pulse FO = 16 2.2               2.6          2.9        3.4                      4.8         ns

    Width LOW            FO = 128 2.4        2.7          3.01       3.6                      5.1

tCKSW Maximum Skew FO = 16              0.4       0.5           0.5       0.6                       0.8 ns

                         FO = 128       0.5       0.6           0.7       0.8                       1.2

tP  Minimum Period FO = 16 4.7               5.4          6.1        7.2                      10.0        ns

                         FO = 128 4.8        5.6          6.3        7.5                      10.4

fMAX Maximum             FO = 16        188       175           160       139                       83 MHz
                                                                                                    80
    Frequency            FO = 128       181       168           154       134

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35pF loading.

                                             Revision 11                                                  1- 41
40MX and 42MX FPGA Families

Table 1-28 A40MX02 Timing Characteristics (Nominal 5.0 V Operation) (continued)             F Speed
                   (Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70C)

                                                        3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description           Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing4

tDLH Data-to-Pad HIGH             3.3   3.8          4.3   5.1                                7.2       ns
tDHL Data-to-Pad LOW
tENZH Enable Pad Z to HIGH        4.0   4.6          5.2   6.1                                8.6       ns
tENZL Enable Pad Z to LOW
tENHZ Enable Pad HIGH to Z        3.7   4.3          4.9   5.8                                8.0       ns
tENLZ Enable Pad LOW to Z
dTLH Delta LOW to HIGH            4.7   5.4          6.1   7.2                                10.1 ns
dTHL Delta HIGH to LOW
CMOS Output Module Timing4        7.9   9.1          10.4  12.2                               17.1 ns

                                  5.9   6.8          7.7   9.0                                12.6 ns

                                  0.02  0.02         0.03  0.03                               0.04 ns/pF

                                  0.03  0.03         0.03  0.04                               0.06 ns/pF

tDLH Data-to-Pad HIGH             3.9   4.5          5.1   6.05                               8.5       ns

tDHL Data-to-Pad LOW              3.4   3.9          4.4   5.2                                7.3       ns

tENZH Enable Pad Z to HIGH        3.4   3.9          4.4   5.2                                7.3       ns

tENZL Enable Pad Z to LOW         4.9   5.6          6.4   7.5                                10.5 ns

tENHZ Enable Pad HIGH to Z        7.9   9.1          10.4  12.2                               17.0 ns

tENLZ Enable Pad LOW to Z         5.9   6.8          7.7   9.0                                12.6 ns

dTLH Delta LOW to HIGH            0.03  0.04         0.04  0.05                               0.07 ns/pF

dTHL Delta HIGH to LOW            0.02  0.02         0.03  0.03                               0.04 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35pF loading.

1-42                                    Revision 11
                                                                                          40MX and 42MX FPGA Families

Table 1-29 A40MX02 Timing Characteristics (Nominal 3.3 V Operation)                     Std Speed F Speed
                   (Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1    Single Module                        1.7       2.0          2.3                         2.7         3.7 ns

tPD2    Dual-Module Macros                   3.7       4.3          4.9                         5.7         8.0 ns

tCO     Sequential Clock-to-Q                1.7       2.0          2.3                         2.7         3.7 ns

tGO     Latch G-to-Q                         1.7       2.0          2.3                         2.7         3.7 ns

tRS     Flip-Flop (Latch) Reset-to-Q         1.7       2.0          2.3                         2.7         3.7 ns

Logic Module Predicted Routing Delays1

tRD1    FO = 1 Routing Delay                 2.0       2.2          2.5                         3.0         4.2 ns

tRD2    FO = 2 Routing Delay                 2.7       3.1          3.5                         4.1         5.7 ns

tRD3    FO = 3 Routing Delay                 3.4       3.9          4.4                         5.2         7.3 ns

tRD4    FO = 4 Routing Delay                 4.2       4.8          5.4                         6.3         8.9 ns

tRD8    FO = 8 Routing Delay                 7.1       8.2          9.2                         10.9        15.2 ns

Logic Module Sequential Timing2

tSUD    Flip-Flop (Latch)               4.3       4.9          5.6                        6.6         9.2     ns
tHD3    Data Input Set-Up
                                        0.0       0.0          0.0                        0.0         0.0     ns
        Flip-Flop (Latch)
        Data Input Hold

tSUENA  Flip-Flop (Latch) Enable Set-Up 4.3       4.9          5.6                        6.6         9.2     ns
tHENA
tWCLKA  Flip-Flop (Latch) Enable Hold 0.0         0.0          0.0                        0.0         0.0     ns

        Flip-Flop (Latch)               4.6       5.3          6.0                        7.0         9.8     ns

        Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                4.6       5.3          6.0                        7.0         9.8     ns

        Asynchronous Pulse Width

tA      Flip-Flop Clock Input Period    6.8       7.8          8.9                        10.4        14.6    ns
fMAX
        Flip-Flop (Latch) Clock              109       101          92                          80          48 MHz
        Frequency (FO = 128)

Input Module Propagation Delays

tINYH   Pad-to-Y HIGH                        1.0       1.1          1.3                         1.5         2.1 ns

tINYL   Pad-to-Y LOW                         0.9       1.0          1.1                         1.3         1.9 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35 pF loading.

                                                  Revision 11                                                 1- 43
40MX and 42MX FPGA Families

Table 1-29   A40MX02 Timing Characteristics (Nominal 3.3 V Operation) (continued)
              (Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70C)
                                                                                              F Speed
                                                        3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1   FO = 1 Routing Delay               2.9        3.4          3.8         4.5                  6.3 ns

tIRD2   FO = 2 Routing Delay               3.6        4.2          4.8         5.6                  7.8 ns

tIRD3   FO = 3 Routing Delay               4.4        5.0          5.7         6.7                  9.4 ns

tIRD4   FO = 4 Routing Delay               5.1        5.9          6.7         7.8                  11.0 ns

tIRD8   FO = 8 Routing Delay               8.0        9.26         10.5        12.6                 17.3 ns

Global Clock Network

tCKH    Input LOW to HIGH FO = 16          6.4        7.4          8.3         9.8                  13.7 ns

                             FO = 128      6.4        7.4          8.3         9.8                  13.7

tCKL    Input HIGH to LOW FO = 16          6.7        7.8          8.8         10.4                 14.5 ns

                             FO = 128      6.7        7.8          8.8         10.4                 14.5

tPWH    Minimum Pulse        FO = 16 3.1         3.6          4.1        4.8                  6.7         ns
        Width HIGH           FO = 128 3.3
                                                 3.8          4.3        5.1                  7.1

tPWL    Minimum Pulse        FO = 16 3.1         3.6          4.1        4.8                  6.7         ns
        Width LOW            FO = 128 3.3
                                                 3.8          4.3        5.1                  7.1

tCKSW   Maximum Skew         FO = 16       0.6        0.6          0.7         0.8                  1.2 ns

                             FO = 128      0.8        0.9          1.0         1.2                  1.6

tP      Minimum Period FO = 16 6.5               7.5          8.5        10.1                 14.1        ns

                             FO = 128 6.8        7.8          8.9        10.4                 14.6

fMAX    Maximum              FO = 16       113        105          96          83                   50 MHz

        Frequency            FO = 128      109        101          92          80                   48

TTL Output Module Timing4

tDLH    Data-to-Pad HIGH                   4.7        5.4          6.1         7.2                  10.0 ns

tDHL    Data-to-Pad LOW                    5.6        6.4          7.3         8.6                  12.0 ns

tENZH   Enable Pad Z to HIGH               5.2        6.0          6.8         8.1                  11.3 ns

tENZL   Enable Pad Z to LOW                6.6        7.6          8.6         10.1                 14.1 ns

tENHZ   Enable Pad HIGH to Z               11.1       12.8         14.5        17.1                 23.9 ns

tENLZ   Enable Pad LOW to Z                8.2        9.5          10.7        12.6                 17.7 ns

dTLH    Delta LOW to HIGH                  0.03       0.03         0.04        0.04                 0.06 ns/pF

dTHL    Delta HIGH to LOW                  0.04       0.04         0.05        0.06                 0.08 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35 pF loading.

1-44                                             Revision 11
                                                            40MX and 42MX FPGA Families

Table 1-29   A40MX02 Timing Characteristics (Nominal 3.3 V Operation) (continued)
              (Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70C)
                                                                                              F Speed
                                                        3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description            Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing4

tDLH    Data-to-Pad HIGH           5.5   6.4          7.2   8.5                               11.9 ns

tDHL    Data-to-Pad LOW            4.8   5.5          6.2   7.3                               10.2 ns

tENZH   Enable Pad Z to HIGH       4.7   5.5          6.2   7.3                               10.2 ns

tENZL   Enable Pad Z to LOW        6.8   7.9          8.9   10.5                              14.7 ns

tENHZ   Enable Pad HIGH to Z       11.1  12.8         14.5  17.1                              23.9 ns

tENLZ   Enable Pad LOW to Z        8.2   9.5          10.7  12.6                              17.7 ns

dTLH    Delta LOW to HIGH          0.05  0.05         0.06  0.07                              0.10 ns/pF

dTHL    Delta HIGH to LOW          0.03  0.03         0.04  0.04                              0.06 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35 pF loading.

                                         Revision 11                                                    1- 45
40MX and 42MX FPGA Families

Table 1-30 A40MX04 Timing Characteristics (Nominal 5.0 V Operation)                  Std Speed  F Speed
                   (Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70C)

                                                           3 Speed 2 Speed 1 Speed

Parameter / Description               Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1    Single Module                      1.2       1.4          1.6                       1.9         2.7 ns

tPD2    Dual-Module Macros                 2.3       3.1          3.5                       4.1         5.7 ns

tCO     Sequential Clock-to-Q              1.2       1.4          1.6                       1.9         2.7 ns

tGO     Latch G-to-Q                       1.2       1.4          1.6                       1.9         2.7 ns

tRS     Flip-Flop (Latch) Reset-to-Q       1.2       1.4          1.6                       1.9         2.7 ns

Logic Module Predicted Routing Delays1

tRD1    FO = 1 Routing Delay               1.2       1.6          1.8                       2.1         3.0 ns

tRD2    FO = 2 Routing Delay               1.9       2.2          2.5                       2.9         4.1 ns

tRD3    FO = 3 Routing Delay               2.4       2.8          3.2                       3.7         5.2 ns

tRD4    FO = 4 Routing Delay               2.9       3.4          3.9                       4.5         6.3 ns

tRD8    FO = 8 Routing Delay               5.0       5.8          6.6                       7.8         10.9 ns

Logic Module Sequential Timing2

tSUD    Flip-Flop (Latch)             3.1       3.5          4.0                       4.7        6.6       ns
tHD3    Data Input Set-Up
                                      0.0       0.0          0.0                       0.0        0.0       ns
        Flip-Flop (Latch)
        Data Input Hold

tSUENA Flip-Flop (Latch)              3.1       3.5          4.0                       4.7        6.6       ns
            Enable Set-Up

tHENA Flip-Flop (Latch)               0.0       0.0          0.0                       0.0        0.0       ns
            Enable Hold

tWCLKA Flip-Flop (Latch)              3.3       3.8          4.3                       5.0        7.0       ns

        Clock Active Pulse Width

tWASYN Flip-Flop (Latch)              3.3       3.8          4.3                       5.0        7.0       ns

        Asynchronous Pulse Width

tA      Flip-Flop Clock Input Period  4.8       5.6          6.3                       7.5        10.4      ns
fMAX
        Flip-Flop (Latch)                  181       167          154                       134         80 MHz
        Clock Frequency
        (FO = 128)

Input Module Propagation Delays

tINYH Pad-to-Y HIGH                        0.7       0.8          0.9                       1.1         1.5 ns

tINYL Pad-to-Y LOW                         0.6       0.7          0.8                       1.0         1.3 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to
     check the hold time for this macro.

4. Delays based on 35 pF loading.

1-46                                            Revision 11
                                                                        40MX and 42MX FPGA Families

Table 1-30 A40MX04 Timing Characteristics (Nominal 5.0 V Operation) (continued)                F Speed
                   (Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70C)

                                                           3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description              Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1 FO = 1 Routing Delay               2.1        2.4           2.2        3.2                       4.5 ns
tIRD2 FO = 2 Routing Delay
tIRD3 FO = 3 Routing Delay               2.6        3.0           3.4        4.0                       5.6 ns
tIRD4 FO = 4 Routing Delay
tIRD8 FO = 8 Routing Delay               3.1        3.6           4.1        4.8                       6.7 ns
Global Clock Network
                                         3.6        4.2           4.8        5.6                       7.8 ns

                                         5.7        6.6           7.5        8.8                       12.4 ns

tCKH Input Low to HIGH FO = 16           4.6        5.3           6.0        7.0                       9.8 ns

                           FO = 128      4.6        5.3           6.0        7.0                       9.8

tCKL    Input High to LOW FO = 16        4.8        5.6           6.3        7.4                       10.4 ns

                           FO = 128      4.8        5.6           6.3        7.4                       10.4

tPWH Minimum Pulse         FO = 16 2.2         2.6          2.9         3.4                      4.8         ns

        Width HIGH         FO = 128 2.4        2.7          3.1         3.6                      5.1

tPWL Minimum Pulse         FO = 16 2.2         2.6          2.9         3.4                      4.8         ns

        Width LOW          FO = 128 2.4        2.7          3.01        3.6                      5.1

tCKSW Maximum Skew         FO = 16       0.4        0.5           0.5        0.6                       0.8 ns

                           FO = 128      0.5        0.6           0.7        0.8                       1.2

tP      Minimum Period FO = 16 4.7             5.4          6.1         7.2                      10.0        ns

                           FO = 128 4.8        5.6          6.3         7.5                      10.4

fMAX    Maximum            FO = 16       188        175           160        139                       83 MHz
        Frequency                                                                                      80
                           FO = 128      181        168           154        134

TTL Output Module Timing4

tDLH    Data-to-Pad HIGH                 3.3        3.8           4.3        5.1                       7.2 ns

tDHL    Data-to-Pad LOW                  4.0        4.6           5.2        6.1                       8.6 ns

tENZH Enable Pad Z to HIGH               3.7        4.3           4.9        5.8                       8.0 ns

tENZL Enable Pad Z to LOW                4.7        5.4           6.1        7.2                       10.1 ns

tENHZ Enable Pad HIGH to Z               7.9        9.1           10.4       12.2                      17.1 ns

tENLZ Enable Pad LOW to Z                5.9        6.8           7.7        9.0                       12.6 ns

dTLH Delta LOW to HIGH                   0.02       0.02          0.03       0.03                      0.04 ns/pF

dTHL Delta HIGH to LOW                   0.03       0.03          0.03       0.04                      0.06 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to
     check the hold time for this macro.

4. Delays based on 35 pF loading.

                                               Revision 11                                                   1- 47
40MX and 42MX FPGA Families

Table 1-30 A40MX04 Timing Characteristics (Nominal 5.0 V Operation) (continued)                F Speed
                   (Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70C)

                                                           3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing1

tDLH    Data-to-Pad HIGH     3.9   4.5          5.1   6.05                                       8.5 ns

tDHL    Data-to-Pad LOW      3.4   3.9          4.4   5.2                                        7.3 ns

tENZH Enable Pad Z to HIGH   3.4   3.9          4.4   5.2                                        7.3 ns

tENZL Enable Pad Z to LOW    4.9   5.6          6.4   7.5                                        10.5 ns

tENHZ Enable Pad HIGH to Z   7.9   9.1          10.4  12.2                                       17.0 ns

tENLZ Enable Pad LOW to Z    5.9   6.8          7.7   9.0                                        12.6 ns

dTLH Delta LOW to HIGH       0.03  0.04         0.04  0.05                                       0.07 ns/pF

dTHL Delta HIGH to LOW       0.02  0.02         0.03  0.03                                       0.04 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to
     check the hold time for this macro.

4. Delays based on 35 pF loading.

1-48                               Revision 11
                                                                                          40MX and 42MX FPGA Families

Table 1-31 A40MX04 Timing Characteristics (Nominal 3.3 V Operation)                     Std Speed F Speed
                   (Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Propagation Delays

tPD1    Single Module                           1.7       2.0          2.3                      2.7         3.7 ns

tPD2    Dual-Module Macros                      3.7       4.3          4.9                      5.7         8.0 ns

tCO     Sequential Clock-to-Q                   1.7       2.0          2.3                      2.7         3.7 ns

tGO     Latch G-to-Q                            1.7       2.0          2.3                      2.7         3.7 ns

tRS     Flip-Flop (Latch) Reset-to-Q            1.7       2.0          2.3                      2.7         3.7 ns

Logic Module Predicted Routing Delays1

tRD1    FO = 1 Routing Delay                    1.9       2.2          2.5                      3.0         4.2 ns

tRD2    FO = 2 Routing Delay                    2.7       3.1          3.5                      4.1         5.7 ns

tRD3    FO = 3 Routing Delay                    3.4       3.9          4.4                      5.2         7.3 ns

tRD4    FO = 4 Routing Delay                    4.1       4.8          5.4                      6.3         8.9 ns

tRD8    FO = 8 Routing Delay                    7.1       8.1          9.2                      10.9        15.2 ns

Logic Module Sequential Timing2

tSUD    Flip-Flop (Latch)                  4.3       5.0          5.6                     6.6         9.2     ns
        Data Input Set-Up

tHD3    Flip-Flop (Latch) Data Input Hold 0.0        0.0          0.0                     0.0         0.0     ns

tSUENA Flip-Flop (Latch) Enable Set-Up 4.3           5.0          5.6                     6.6         9.2     ns

tHENA Flip-Flop (Latch) Enable Hold        0.0       0.0          0.0                     0.0         0.0     ns

tWCLKA Flip-Flop (Latch)                   4.6       5.3          5.6                     7.0         9.8     ns

        Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                   4.6       5.3          5.6                     7.0         9.8     ns

        Asynchronous Pulse Width

tA      Flip-Flop Clock Input Period       6.8       7.8          8.9                     10.4        14.6    ns
fMAX
        Flip-Flop (Latch) Clock Frequency       109       101          92                       80          48 MHz

        (FO = 128)

Input Module Propagation Delays

tINYH   Pad-to-Y HIGH                           1.0       1.1          1.3                      1.5         2.1 ns

tINYL   Pad-to-Y LOW                            0.9       1.0          1.1                      1.3         1.9 ns

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35 pF loading.

                                                     Revision 11                                              1- 49
40MX and 42MX FPGA Families

Table 1-31 A40MX04 Timing Characteristics (Nominal 3.3 V Operation) (continued)                   F Speed
                   (Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays1

tIRD1   FO = 1 Routing Delay                   2.9        3.3          3.8         4.5                    6.3 ns

tIRD2   FO = 2 Routing Delay                   3.6        4.2          4.8         5.6                    7.8 ns

tIRD3   FO = 3 Routing Delay                   4.4        5.0          5.7         6.7                    9.4 ns

tIRD4   FO = 4 Routing Delay                   5.1        5.9          6.7         7.8                    11.0 ns

tIRD8   FO = 8 Routing Delay                   8.0        9.3          10.5        12.4                   17.2 ns

Global Clock Network

tCKH    Input LOW to HIGH FO = 16              6.4        7.4          8.4         9.9                    13.8 ns
                                     FO = 128
                                               6.4        7.4          8.4         9.9                    13.8

tCKL    Input HIGH to LOW FO = 16              6.8        7.8          8.9         10.4                   14.6 ns

                              FO = 128         6.8        7.8          8.9         10.4                   14.6

tPWH    Minimum Pulse         FO = 16 3.1            3.6          4.1        4.8                    6.7         ns

        Width HIGH            FO = 128 3.3           3.8          4.3        5.1                    7.1

tPWL    Minimum Pulse         FO = 16 3.1            3.6          4.1        4.8                    6.7         ns

        Width LOW             FO = 128 3.3           3.8          4.3        5.1                    7.1

tCKSW Maximum Skew            FO = 16          0.6        0.6          0.7         0.8                    1.2 ns
                              FO = 128
                                               0.8        0.9          1.0         1.2                    1.6

tP      Minimum Period        FO = 16 6.5            7.5          8.5        10.1                   14.1        ns

                              FO = 128 6.8           7.8          8.9        10.4                   14.6

fMAX    Maximum Frequency FO = 16              113        105          96          83                     50 MHz

                              FO = 128         109        101          92          80                     48

TTL Output Module Timing4

tDLH    Data-to-Pad HIGH                       4.7        5.4          6.1         7.2                    10.0 ns

tDHL    Data-to-Pad LOW                        5.6        6.4          7.3         8.6                    12.0 ns

tENZH Enable Pad Z to HIGH                     5.2        6.0          6.9         8.1                    11.3 ns

tENZL   Enable Pad Z to LOW                    6.6        7.6          8.6         10.1                   14.1 ns

tENHZ Enable Pad HIGH to Z                     11.1       12.8         14.5        17.1                   23.9 ns

tENLZ   Enable Pad LOW to Z                    8.2        9.5          10.7        12.6                   17.7 ns

dTLH    Delta LOW to HIGH                      0.03       0.03         0.04        0.04                   0.06 ns/pF

dTHL    Delta HIGH to LOW                      0.04       0.04         0.05        0.06                   0.08 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35 pF loading.

1-50                                                 Revision 11
                                                            40MX and 42MX FPGA Families

Table 1-31 A40MX04 Timing Characteristics (Nominal 3.3 V Operation) (continued)                   F Speed
                   (Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description            Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing4

tDLH    Data-to-Pad HIGH           5.5   6.4          7.2   8.5                                     11.9 ns

tDHL    Data-to-Pad LOW            4.8   5.5          6.2   7.3                                     10.2 ns

tENZH Enable Pad Z to HIGH         4.7   5.5          6.2   7.3                                     10.2 ns

tENZL   Enable Pad Z to LOW        6.8   7.9          8.9   10.5                                    14.7 ns

tENHZ Enable Pad HIGH to Z         11.1  12.8         14.5  17.1                                    23.9 ns

tENLZ   Enable Pad LOW to Z        8.2   9.5          10.7  12.6                                    17.7 ns

dTLH    Delta LOW to HIGH          0.05  0.05         0.06  0.07                                    0.10 ns/pF

dTHL    Delta HIGH to LOW          0.03  0.03         0.04  0.04                                    0.06 ns/pF

Notes:

1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.

3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
     the hold time for this macro.

4. Delays based on 35 pF loading.

                                         Revision 11                                                          1- 51
40MX and 42MX FPGA Families

Table 1-32 A42MX09 Timing Characteristics (Nominal 5.0 V Operation)                      Std Speed F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                               3 Speed 2 Speed 1 Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1    Single Module                           1.2       1.3          1.5                      1.8       2.5 ns

tCO     Sequential Clock-to-Q                   1.3       1.4          1.6                      1.9       2.7 ns

tGO     Latch G-to-Q                            1.2       1.4          1.6                      1.8       2.6 ns

tRS     Flip-Flop (Latch) Reset-to-Q            1.2       1.6          1.8                      2.1       2.9 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                    0.7       0.8          0.9                      1.0       1.4 ns

tRD2    FO = 2 Routing Delay                    0.9       1.0          1.2                      1.4       1.9 ns

tRD3    FO = 3 Routing Delay                    1.2       1.3          1.5                      1.7       2.4 ns

tRD4    FO = 4 Routing Delay                    1.4       1.5          1.7                      2.0       2.9 ns

tRD8    FO = 8 Routing Delay                    2.3       2.6          2.9                      3.4       4.8 ns

Logic Module Sequential Timing3, 4

tSUD    Flip-Flop (Latch)                  0.3       0.4          0.4                      0.5       0.7       ns
        Data Input Set-Up

tHD     Flip-Flop (Latch) Data Input Hold 0.0        0.0          0.0                      0.0       0.0       ns

tSUENA Flip-Flop (Latch) Enable Set-Up 0.4           0.5          0.5                      0.6       0.8       ns

tHENA Flip-Flop (Latch) Enable Hold        0.0       0.0          0.0                      0.0       0.0       ns

tWCLKA Flip-Flop (Latch) Clock Active      3.4       3.8          4.3                      5.0       7.0       ns

        Pulse Width

tWASYN Flip-Flop (Latch) Asynchronous      4.5       4.9          5.6                      6.6       9.2       ns

        Pulse Width

tA      Flip-Flop Clock Input Period       3.5       3.8          4.3                      5.1       7.1       ns

tINH    Input Buffer Latch Hold            0.0       0.0          0.0                      0.0       0.0       ns

tINSU Input Buffer Latch Set-Up            0.3       0.3          0.4                      0.4       0.6       ns

tOUTH Output Buffer Latch Hold             0.0       0.0          0.0                      0.0       0.0       ns

tOUTSU Output Buffer Latch Set-Up          0.3       0.3          0.4                      0.4       0.6       ns

fMAX    Flip-Flop (Latch) Clock Frequency       268       244          224                      195       117 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-52                                                 Revision 11
                                                                           40MX and 42MX FPGA Families

Table 1-32 A42MX09 Timing Characteristics (Nominal 5.0 V Operation) (continued)                    F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                               3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH Pad-to-Y HIGH                            1.0       1.2          1.3       1.6                       2.2 ns

tINYL  Pad-to-Y LOW                            0.8       0.9          1.0       1.2                       1.7 ns

tINGH G to Y HIGH                              1.3       1.4          1.6       1.9                       2.7 ns

tINGL  G to Y LOW                              1.3       1.4          1.6       1.9                       2.7 ns

Input Module Predicted Routing Delays2

tIRD1  FO = 1 Routing Delay                    2.0       2.2          2.5       3.0                       4.2 ns

tIRD2  FO = 2 Routing Delay                    2.3       2.5          2.9       3.4                       4.7 ns

tIRD3  FO = 3 Routing Delay                    2.5       2.8          3.2       3.7                       5.2 ns

tIRD4  FO = 4 Routing Delay                    2.8       3.1          3.5       4.1                       5.7 ns

tIRD8  FO = 8 Routing Delay                    3.7       4.1          4.7       5.5                       7.7 ns

Global Clock Network

tCKH   Input LOW to HIGH FO = 32               2.4       2.7          3.0       3.6                       5.0 ns
                                     FO = 256
                                               2.7       3.0          3.4       4.0                       5.5 ns

tCKL   Input HIGH to LOW FO = 32               3.5       3.9          4.4       5.2                       7.3 ns

                             FO = 256          3.9       4.3          4.9       5.7                       8.0 ns

tPWH   Minimum Pulse         FO = 32 1.2            1.4          1.5       1.8                       2.5       ns

       Width HIGH            FO = 256 1.3           1.5          1.7       2.0                       2.7       ns

tPWL   Minimum Pulse         FO = 32 1.2            1.4          1.5       1.8                       2.5       ns

       Width LOW             FO = 256 1.3           1.5          1.7       2.0                       2.7       ns

tCKSW Maximum Skew           FO = 32           0.3       0.3          0.4       0.5                       0.6 ns
                             FO = 256
                                               0.3       0.3          0.4       0.5                       0.6 ns

tSUEXT Input Latch           FO = 32 0.0            0.0          0.0       0.0                       0.0       ns

       External Set-Up       FO = 256 0.0           0.0          0.0       0.0                       0.0       ns

tHEXT Input Latch            FO = 32 2.3            2.6          3.0       3.5                       4.9       ns

       External Hold         FO = 256 2.2           2.4          3.3       3.9                       5.5       ns

tP     Minimum Period        FO = 32 3.4            3.7          4.0       4.7                       7.8       ns

                             FO = 256 3.7           4.1          4.5       5.2                       8.6       ns

fMAX   Maximum Frequency FO = 32               296       269          247       215                       129 MHz
                                     FO = 256
                                               268       244          224       195                       117 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                    Revision 11                                                1- 53
40MX and 42MX FPGA Families

Table 1-32 A42MX09 Timing Characteristics (Nominal 5.0 V Operation) (continued)                    F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                               3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                     2.5        2.7         3.1        3.6                        5.1 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH                 2.9        3.2         3.6        4.3                        6.0 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z                 2.6        2.9         3.3        3.9                        5.5 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                        2.9        3.2         3.7        4.3                        6.1 ns
tGHL    G-to-Pad LOW
tLSU    I/O Latch Set-Up                     4.9        5.4         6.2        7.3                        10.2 ns
tLH     I/O Latch Hold
tLCO    I/O Latch Clock-to-Out               5.3        5.9         6.7        7.9                        11.1 ns
        (Pad-to-Pad), 64 Clock Loading
                                             2.6        2.9         3.3        3.8                        5.3 ns

                                             2.6        2.9         3.3        3.8                        5.3 ns

                                        0.5        0.5         0.6        0.7                        1.0       ns

                                        0.0        0.0         0.0        0.0                        0.0       ns

                                             5.2        5.8         6.6        7.7                        10.8 ns

tACO    Array Clock-to-Out                   7.4        8.2         9.3        10.9                       15.3 ns
        (Pad-to-Pad), 64 Clock Loading

dTLH    Capacity Loading, LOW to HIGH        0.03       0.03        0.03       0.04                       0.06 ns/pF

dTHL    Capacity Loading, HIGH to LOW        0.04       0.04        0.04       0.05                       0.07 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-54                                              Revision 11
                                                                          40MX and 42MX FPGA Families

Table 1-32 A42MX09 Timing Characteristics (Nominal 5.0 V Operation) (continued)                    F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                               3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH    Data-to-Pad HIGH                     2.4        2.7         3.1        3.6                        5.1 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH                 2.9        3.2         3.6        4.3                        6.0 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z                 2.7        2.9         3.3        3.9                        5.5 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                        2.9        3.2         3.7        4.3                        6.1 ns
tGHL    G-to-Pad LOW
tLSU    I/O Latch Set-Up                     4.9        5.4         6.2        7.3                        10.2 ns
tLH     I/O Latch Hold
tLCO    I/O Latch Clock-to-Out               5.3        5.9         6.7        7.9                        11.1 ns
        (Pad-to-Pad), 64 Clock Loading
                                             4.2        4.6         5.2        6.1                        8.6 ns

                                             4.2        4.6         5.2        6.1                        8.6 ns

                                        0.5        0.5         0.6        0.7                        1.0       ns

                                        0.0        0.0         0.0        0.0                        0.0       ns

                                             5.2        5.8         6.6        7.7                        10.8 ns

tACO    Array Clock-to-Out (                 7.4        8.2         9.3        10.9                       15.3 ns
        Pad-to-Pad), 64 Clock Loading

dTLH    Capacity Loading, LOW to HIGH        0.03       0.03        0.03       0.04                       0.06 ns/pF

dTHL    Capacity Loading, HIGH to LOW        0.04       0.04        0.04       0.05                       0.07 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                  Revision 11                                                  1- 55
40MX and 42MX FPGA Families

Table 1-33 A42MX09 Timing Characteristics (Nominal 3.3 V Operation)                       Std Speed  F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1    Single Module                            1.6       1.8       2.1                         2.5         3.5 ns

tCO     Sequential Clock-to-Q                    1.8       2.0       2.3                         2.7         3.8 ns

tGO     Latch G-to-Q                             1.7       1.9       2.1                         2.5         3.5 ns

tRS     Flip-Flop (Latch) Reset-to-Q             2.0       2.2       2.5                         2.9         4.1 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                     1.0       1.1       1.2                         1.4         2.0 ns

tRD2    FO = 2 Routing Delay                     1.3       1.4       1.6                         1.9         2.7 ns

tRD3    FO = 3 Routing Delay                     1.6       1.8       2.0                         2.4         3.3 ns

tRD4    FO = 4 Routing Delay                     1.9       2.1       2.4                         2.9         4.0 ns

tRD8    FO = 8 Routing Delay                     3.2       3.6       4.1                         4.8         6.7 ns

Logic Module Sequential Timing 3, 4

tSUD    Flip-Flop (Latch) Data Input Set-Up 0.5       0.5       0.6                         0.7        0.9       ns

tHD     Flip-Flop (Latch) Data Input Hold 0.0         0.0       0.0                         0.0        0.0       ns

tSUENA Flip-Flop (Latch) Enable Set-Up 0.6            0.6       0.7                         0.8        1.2       ns

tHENA Flip-Flop (Latch) Enable Hold        0.0        0.0       0.0                         0.0        0.0       ns

tWCLKA Flip-Flop (Latch)                   4.7        5.3       6.0                         7.0        9.8       ns
              Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                   6.2        6.9       7.8                         9.2        12.9      ns

        Asynchronous Pulse Width

tA      Flip-Flop Clock Input Period       5.0        5.6       6.2                         7.1        9.9       ns

tINH    Input Buffer Latch Hold            0.0        0.0       0.0                         0.0        0.0       ns

tINSU   Input Buffer Latch Set-Up          0.3        0.3       0.3                         0.4        0.6       ns

tOUTH Output Buffer Latch Hold             0.0        0.0       0.0                         0.0        0.0       ns

tOUTSU Output Buffer Latch Set-Up          0.3        0.3       0.3                         0.4        0.6       ns

fMAX    Flip-Flop (Latch) Clock Frequency        161       146       135                         117         70 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-56                                             Revision 11
                                                                              40MX and 42MX FPGA Families

Table 1-33 A42MX09 Timing Characteristics (Nominal 3.3 V Operation) (continued)                     F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                         Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH  Pad-to-Y HIGH                                 1.5       1.6       1.8       2.17                     3.0 ns

tINYL  Pad-to-Y LOW                                  1.2       1.3       1.4       1.7                      2.4 ns

tINGH  G to Y HIGH                                   1.8       2.0       2.3       2.7                      3.7 ns

tINGL  G to Y LOW                                    1.8       2.0       2.3       2.7                      3.7 ns

Input Module Predicted Routing Delays2

tIRD1  FO = 1 Routing Delay                          2.8       3.2       3.6       4.2                      5.9 ns

tIRD2  FO = 2 Routing Delay                          3.2       3.5       4.0       4.7                      6.6 ns

tIRD3  FO = 3 Routing Delay                          3.5       3.9       4.4       5.2                      7.3 ns

tIRD4  FO = 4 Routing Delay                          3.9       4.3       4.9       5.7                      8.0 ns

tIRD8  FO = 8 Routing Delay                          5.2       5.8       6.6       7.7                      10.8 ns

Global Clock Network

tCKH   Input LOW to HIGH FO = 32                     4.1       4.5       5.1       6.0                      8.4 ns

                             FO = 256                4.5       5.0       5.6       6.7                      9.3 ns

tCKL   Input HIGH to LOW FO = 32                     5.0       5.5       6.2       7.3                      10.2 ns

                             FO = 256                5.4       6.0       6.8       8.0                      11.2 ns

tPWH   Minimum Pulse Width FO = 32 1.7                    1.9       2.1       2.5                     3.5       ns

       HIGH                  FO = 256 1.9                 2.1       2.3       2.7                     3.8       ns

tPWL   Minimum Pulse Width FO = 32 1.7                    1.9       2.1       2.5                     3.5       ns

       LOW                   FO = 256 1.9                 2.1       2.3       2.7                     3.8       ns

tCKSW Maximum Skew           FO = 32                 0.4       0.5       0.5       0.6                      0.9 ns

                             FO = 256                0.4       0.5       0.5       0.6                      0.9 ns

tSUEXT Input Latch External FO = 32 0.0                   0.0       0.0       0.0                     0.0       ns

       Set-Up                FO = 256 0.0                 0.0       0.0       0.0                     0.0       ns

tHEXT  Input Latch External FO = 32             3.3       3.7       4.2       4.9                     6.9       ns

       Hold                  FO = 256 3.7                 4.1       4.6       5.5                     7.6       ns

tP     Minimum Period        FO = 32 5.6                  6.2       6.7       7.8                     12.9      ns

                             FO = 256 6.1                 6.8       7.4       8.5                     14.2      ns

fMAX   Maximum Frequency FO = 32                     177       161       148       129                      77 MHz
                                      FO = 256                                                              70 MHz
                                                     161       146       135       117

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                     Revision 11                                                1- 57
40MX and 42MX FPGA Families

Table 1-33 A42MX09 Timing Characteristics (Nominal 3.3 V Operation) (continued)                     F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                     3.4        3.8        4.3        5.1                          7.1 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH                 4.0        4.5        5.1        6.1                          8.3 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z                 3.7        4.1        4.6        5.5                          7.6 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                        4.1        4.5        5.1        6.1                          8.5 ns
tGHL    G-to-Pad LOW
tLSU    I/O Latch Set-Up                     6.9        7.6        8.6        10.2                         14.2 ns
tLH     I/O Latch Hold
tLCO    I/O Latch Clock-to-Out               7.5        8.3        9.4        11.1                         15.5 ns
        (Pad-to-Pad), 64 Clock Loading
                                             5.8        6.5        7.3        8.6                          12.0 ns

                                             5.8        6.5        7.3        8.6                          12.0 ns

                                        0.7        0.8        0.9        1.0                          1.4       ns

                                        0.0        0.0        0.0        0.0                          0.0       ns

                                             8.7        9.7        10.9       12.9                         18.0 ns

tACO    Array Clock-to-Out                   12.2       13.5       15.4       18.1                         25.3 ns
        (Pad-to-Pad),64 Clock Loading

dTLH    Capacity Loading, LOW to HIGH        0.00       0.00       0.00       0.10                         0.01 ns/pF

dTHL    Capacity Loading, HIGH to LOW        0.09       0.10       0.10       0.10                         0.10 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-58                                         Revision 11
                                                                         40MX and 42MX FPGA Families

Table 1-33 A42MX09 Timing Characteristics (Nominal 3.3 V Operation) (continued)                     F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH    Data-to-Pad HIGH                     3.4        3.8        5.5        6.4                          9.0 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH                 4.1        4.5        4.2        5.0                          7.0 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z                 3.7        4.1        4.6        5.5                          7.6 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                        4.1        4.5        5.1        6.1                          8.5 ns
tGHL    G-to-Pad LOW
tLSU    I/O Latch Set-Up                     6.9        7.6        8.6        10.2                         14.2 ns
tLH     I/O Latch Hold
tLCO    I/O Latch Clock-to-Out               7.5        8.3        9.4        11.1                         15.5 ns
        (Pad-to-Pad), 64 Clock Loading
                                             5.8        6.5        7.3        8.6                          12.0 ns

                                             5.8        6.5        7.3        8.6                          12.0 ns

                                        0.7        0.8        0.9        1.0                          1.4       ns

                                        0.0        0.0        0.0        0.0                          0.0       ns

                                             8.7        9.7        10.9       12.9                         18.0 ns

tACO    Array Clock-to-Out                   12.2       13.5       15.4       18.1                         25.3 ns
        (Pad-to-Pad),
        64 Clock Loading

dTLH    Capacity Loading, LOW to HIGH        0.04       0.04       0.05       0.06                         0.08 ns/pF

dTHL    Capacity Loading, HIGH to LOW        0.05       0.05       0.06       0.07                         0.10 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                             Revision 11                                                        1- 59
40MX and 42MX FPGA Families

Table 1-34 A42MX16 Timing Characteristics (Nominal 5.0 V Operation)                               F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1    Single Module                          1.4       1.5          1.7        2.0                      2.8 ns

tCO     Sequential Clock-to-Q                  1.4       1.6          1.8        2.1                      3.0 ns

tGO     Latch G-to-Q                           1.4       1.5          1.7        2.0                      2.8 ns

tRS     Flip-Flop (Latch) Reset-to-Q           1.6       1.7          2.0        2.3                      3.3 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                   0.8       0.9          1.0        1.2                      1.6 ns

tRD2    FO = 2 Routing Delay                   1.0       1.2          1.3        1.5                      2.1 ns

tRD3    FO = 3 Routing Delay                   1.3       1.4          1.6        1.9                      2.7 ns

tRD4    FO = 4 Routing Delay                   1.6       1.7          2.0        2.3                      3.2 ns

tRD8    FO = 8 Routing Delay                   2.6       2.9          3.2        3.8                      5.3 ns

Logic Module Sequential Timing3,4

tSUD    Flip-Flop (Latch)               0.3         0.4          0.4       0.5                      0.7       ns
        Data Input Set-Up

tHD     Flip-Flop (Latch) Data Input Hold 0.0       0.0          0.0       0.0                      0.0       ns

tSUENA Flip-Flop (Latch) Enable Set-Up 0.7          0.8          0.9       1.0                      1.4       ns

tHENA Flip-Flop (Latch) Enable Hold     0.0         0.0          0.0       0.0                      0.0       ns

tWCLKA Flip-Flop (Latch)                3.4         3.8          4.3       5.0                      7.1       ns
             Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                4.5         5.0          5.6       6.6                      9.2       ns

        Asynchronous Pulse Width

tA      Flip-Flop Clock Input Period    6.8         7.6          8.6       10.1                     14.1      ns

tINH    Input Buffer Latch Hold         0.0         0.0          0.0       0.0                      0.0       ns

tINSU Input Buffer Latch Set-Up         0.5         0.5          0.6       0.7                      1.0       ns

tOUTH Output Buffer Latch Hold          0.0         0.0          0.0       0.0                      0.0       ns

tOUTSU Output Buffer Latch Set-Up       0.5         0.5          0.6       0.7                      1.0       ns

fMAX Flip-Flop (Latch) Clock Frequency         215       195          179        156                      94 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
     appropriate.

2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-60                                                Revision 11
                                                                         40MX and 42MX FPGA Families

Table 1-34 A42MX16 Timing Characteristics (Nominal 5.0 V Operation) (continued)                   F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH Pad-to-Y HIGH                          1.1        1.2         1.3       1.6                         2.2 ns

tINYL  Pad-to-Y LOW                          0.8        0.9         1.0       1.2                         1.7 ns

tINGH G to Y HIGH                            1.4        1.6         1.8       2.1                         2.9 ns

tINGL  G to Y LOW                            1.4        1.6         1.8       2.1                         2.9 ns

Input Module Predicted Routing Delays2

tIRD1 FO = 1 Routing Delay                   1.8        2.0         2.3       2.7                         4.0 ns
tIRD2 FO = 2 Routing Delay
tIRD3 FO = 3 Routing Delay                   2.1        2.3         2.6       3.1                         4.3 ns
tIRD4 FO = 4 Routing Delay
tIRD8 FO = 8 Routing Delay                   2.3        2.6         3.0       3.5                         4.9 ns
Global Clock Network
                                             2.6        3.0         3.3       3.9                         5.4 ns

                                             3.6        4.0         4.6       5.4                         7.5 ns

tCKH   Input LOW to HIGH FO = 32             2.6        2.9         3.3       3.9                         5.4 ns

                            FO = 384         2.9        3.2         3.6       4.3                         6.0 ns

tCKL   Input HIGH to LOW FO = 32             3.8        4.2         4.8       5.6                         7.8 ns

                            FO = 384         4.5        5.0         5.6       6.6                         9.2 ns

tPWH Minimum Pulse Width FO = 32 3.2              3.5          4.0       4.7                        6.6       ns

       HIGH                 FO = 384 3.7          4.1          4.6       5.4                        7.6       ns

tPWL   Minimum Pulse Width FO = 32      3.2       3.5          4.0       4.7                        6.6       ns

       LOW                  FO = 384 3.7          4.1          4.6       5.4                        7.6       ns

tCKSW Maximum Skew          FO = 32          0.3        0.4         0.4       0.5                         0.7 ns

                            FO = 384         0.3        0.4         0.4       0.5                         0.7 ns

tSUEXT Input Latch External FO = 32 0.0           0.0          0.0       0.0                        0.0       ns

       Set-Up               FO = 384 0.0          0.0          0.0       0.0                        0.0       ns

tHEXT Input Latch External FO = 32 2.8            3.1          5.5       4.1                        5.7       ns

       Hold                 FO = 384 3.2          3.5          4.0       4.7                        6.6       ns

tP     Minimum Period       FO = 32 4.2           4.67         5.1       5.8                        9.7       ns

                            FO = 384 4.6          5.1          5.6       6.4                        10.7      ns

fMAX   Maximum Frequency FO = 32             237        215         198       172                         103 MHz

                            FO = 384         215        195         179       156                         94 MHz

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
     appropriate.

2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                  Revision 11                                                 1- 61
40MX and 42MX FPGA Families

Table 1-34 A42MX16 Timing Characteristics (Nominal 5.0 V Operation) (continued)                   F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                2.5   2.8          3.2   3.7                                5.2 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH            3.0   3.3          3.7   4.4                                6.1 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z            2.7   3.0          3.4   4.0                                5.6 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                   3.0   3.3          3.8   4.4                                6.2 ns
tGHL    G-to-Pad LOW
tLCO    I/O Latch Clock-to-Out          5.4   6.0          6.8   8.0                                11.2 ns
        (Pad-to-Pad), 64 Clock Loading
                                        5.0   5.6          6.3   7.4                                10.4 ns

                                        2.9   3.2          3.6   4.3                                6.0 ns

                                        2.9   3.2          3.6   4.3                                6.0 ns

                                        5.7   6.3          7.1   8.4                                11.9 ns

tACO    Array Clock-to-Out              8.0   8.9          10.1  11.9                               16.7 ns
        (Pad-to-Pad), 64 Clock Loading

dTLH Capacitive Loading, LOW to HIGH    0.03  0.03         0.03  0.04                               0.06 ns/pF

dTHL Capacitive Loading, HIGH to LOW    0.04  0.04         0.04  0.05                               0.07 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
     appropriate.

2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-62                                          Revision 11
                                                                 40MX and 42MX FPGA Families

Table 1-34 A42MX16 Timing Characteristics (Nominal 5.0 V Operation) (continued)                   F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                              3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH    Data-to-Pad HIGH                3.2   3.6          4.0   4.7                                6.6 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH            2.5   2.7          3.1   3.6                                5.1 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z            2.7   3.0          3.4   4.0                                5.6 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                   3.0   3.3          3.8   4.4                                6.2 ns
tGHL    G-to-Pad LOW
tLCO    I/O Latch Clock-to-Out          5.4   6.0          6.8   8.0                                11.2 ns
        (Pad-to-Pad), 64 Clock Loading
                                        5.0   5.6          6.3   7.4                                10.4 ns

                                        5.1   5.6          6.4   7.5                                10.5 ns

                                        5.1   5.6          6.4   7.5                                10.5 ns

                                        5.7   6.3          7.1   8.4                                11.9 ns

tACO    Array Clock-to-Out              8.0   8.9          10.1  11.9                               16.7 ns
        (Pad-to-Pad), 64 Clock Loading

dTLH Capacitive Loading, LOW to HIGH    0.03  0.03         0.03  0.04                               0.06 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
     appropriate.

2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                              Revision 11                                                     1- 63
40MX and 42MX FPGA Families

Table 1-35 A42MX16 Timing Characteristics (Nominal 3.3 V Operation)                      Std Speed  F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                               3 Speed 2 Speed 1 Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Propagation Delays1

tPD1    Single Module                           1.9        2.1          2.4                      2.8        4.0 ns

tCO     Sequential Clock-to-Q                   2.0        2.2          2.5                      3.0        4.2 ns

tGO     Latch G-to-Q                            1.9        2.1          2.4                      2.8        4.0 ns

tRS     Flip-Flop (Latch) Reset-to-Q            2.2        2.4          2.8                      3.3        4.6 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                    1.1        1.2          1.4                      1.6        2.3 ns

tRD2    FO = 2 Routing Delay                    1.5        1.6          1.8                      2.1        3.0 ns

tRD3    FO = 3 Routing Delay                    1.8        2.0          2.3                      2.7        3.8 ns

tRD4    FO = 4 Routing Delay                    2.2        2.4          2.7                      3.2        4.5 ns

tRD8    FO = 8 Routing Delay                    3.6        4.0          4.5                      5.3        7.5 ns

Logic Module Sequential Timing3, 4

tSUD    Flip-Flop (Latch)                  0.5       0.5          0.6                      0.7        0.9       ns
        Data Input Set-Up

tHD     Flip-Flop (Latch) Data Input Hold 0.0        0.0          0.0                      0.0        0.0       ns

tSUENA Flip-Flop (Latch) Enable Set-Up 1.0           1.1          1.2                      1.4        2.0       ns

tHENA   Flip-Flop (Latch) Enable Hold      0.0       0.0          0.0                      0.0        0.0       ns

tWCLKA Flip-Flop (Latch)                   4.8       5.3          6.0                      7.1        9.9       ns

        Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                   6.2       6.9          7.9                      9.2        12.9      ns

        Asynchronous Pulse Width

tA      Flip-Flop Clock Input Period       9.5       10.6         12.0                     14.1       19.8      ns

tINH    Input Buffer Latch Hold            0.0       0.0          0.0                      0.0        0.0       ns

tINSU   Input Buffer Latch Set-Up          0.7       0.8          0.9                      1.01       1.4       ns

tOUTH Output Buffer Latch Hold             0.0       0.0          0.0                      0.0        0.0       ns

tOUTSU Output Buffer Latch Set-Up          0.7       0.8          0.89                     1.01       1.4       ns

fMAX    Flip-Flop (Latch) Clock Frequency       129        117          108                      94         56 MHz

Notes:

1. For dual-module macros use tPD1 + tRD1 + taped, to + tRD1 + taped, or tPD1 + tRD1 + tusk, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-64                                                 Revision 11
                                                                           40MX and 42MX FPGA Families

Table 1-35 A42MX16 Timing Characteristics (Nominal 3.3 V Operation) (continued)                    F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                               3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                        Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Propagation Delays

tINYH  Pad-to-Y HIGH                           1.5       1.6          1.9        2.2                       3.1 ns
                                                                                                           2.4 ns
tINYL  Pad-to-Y LOW                            1.1       1.3          1.4        1.7                       4.1 ns
                                                                                                           4.1 ns
tINGH  G to Y HIGH                             2.0       2.2          2.5        2.9

tINGL  G to Y LOW                              2.0       2.2          2.5        2.9

Input Module Predicted Routing Delays2

tIRD1  FO = 1 Routing Delay                    2.6       2.9          3.2        3.8                       5.3 ns

tIRD2  FO = 2 Routing Delay                    2.9       3.2          3.7        4.3                       6.1 ns

tIRD3  FO = 3 Routing Delay                    3.3       3.6          4.1        4.9                       6.8 ns

tIRD4  FO = 4 Routing Delay                    3.6       4.0          4.6        5.4                       7.6 ns

tIRD8  FO = 8 Routing Delay                    5.1       5.6          6.4        7.5                       10.5 ns

Global Clock Network

tCKH   Input LOW to HIGH FO = 32               4.4       4.8          5.5        6.5                       9.0 ns

                             FO = 384          4.8       5.3          6.0        7.1                       9.9 ns

tCKL   Input HIGH to LOW FO = 32               5.3       5.9          6.7        7.8                       11.0 ns

                             FO = 384          6.2       6.9          7.9        9.2                       12.9 ns

tPWH   Minimum Pulse         FO = 32 5.7            6.3          7.1       8.4                       11.8      ns

       Width HIGH            FO = 384 6.6           7.4          8.3       9.8                       13.7      ns

tPWL   Minimum Pulse         FO = 32 5.3            5.9          6.7       7.8                       11.0      ns

       Width LOW             FO = 384 6.2           6.9          7.9       9.2                       12.9      ns

tCKSW Maximum Skew           FO = 32           0.5       0.5          0.6        0.7                       1.0 ns

                             FO = 384          2.2       2.4          2.7        3.2                       4.5 ns

tSUEXT Input Latch External FO = 32 0.0             0.0          0.0       0.0                       0.0       ns

       Set-Up                FO = 384 0.0           0.0          0.0       0.0                       0.0       ns

tHEXT  Input Latch External FO = 32 3.9             4.3          4.9       5.7                       8.0       ns

       Hold                  FO = 384 4.5           4.9          5.6       6.6                       9.2       ns

tP     Minimum Period        FO = 32 7.0            7.8          8.4       9.7                       16.2      ns

                             FO = 384 7.7           8.6          9.3       10.7                      17.8      ns

fMAX   Maximum Frequency FO = 32               142       129          119        103                       62 MHz
                                     FO = 384                                                              56 MHz
                                               129       117          108        94

Notes:

1. For dual-module macros use tPD1 + tRD1 + taped, to + tRD1 + taped, or tPD1 + tRD1 + tusk, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                    Revision 11                                                1- 65
40MX and 42MX FPGA Families

Table 1-35 A42MX16 Timing Characteristics (Nominal 3.3 V Operation) (continued)                    F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                               3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                  Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                 3.5   3.9          4.4   5.2                                7.3 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH             4.1   4.6          5.2   6.1                                8.6 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z             3.8   4.2          4.8   5.6                                7.8 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                    4.2   4.6          5.3   6.2                                8.7 ns
tGHL    G-to-Pad LOW
tLCO    I/O Latch Clock-to-Out           7.6   8.4          9.5   11.2                               15.7 ns
        (Pad-to-Pad), 64 Clock Loading
                                         7.0   7.8          8.8   10.4                               14.5 ns

                                         4.8   5.3          6.0   7.2                                10.0 ns

                                         4.8   5.3          6.0   7.2                                10.0 ns

                                         8.0   8.9          10.1  11.9                               16.7 ns

tACO    Array Clock-to-Out               11.3  12.5         14.2  16.7                               23.3 ns
        (Pad-to-Pad), 64 Clock Loading

dTLH    Capacitive Loading, LOW to HIGH  0.04  0.04         0.05  0.06                               0.08 ns/pF
                                                                  0.07                               0.10 ns/pF
dTHL    Capacitive Loading, HIGH to LOW  0.05  0.05         0.06

CMOS Output Module Timing5

tDLH    Data-to-Pad HIGH                 4.5   5.0          5.6   6.6                                9.3 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH             3.4   3.8          4.3   5.1                                7.1 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z             3.8   4.2          4.8   5.6                                7.8 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                    4.2   4.6          5.3   6.2                                8.7 ns
tGHL    G-to-Pad LOW
tLCO    I/O Latch Clock-to-Out           7.6   8.4          9.5   11.2                               15.7 ns
        (Pad-to-Pad), 64 Clock Loading
                                         7.0   7.8          8.8   10.4                               14.5 ns

                                         7.1   7.9          8.9   10.5                               14.7 ns

                                         7.1   7.9          8.9   10.5                               14.7 ns

                                         8.0   8.9          10.1  11.9                               16.7 ns

tACO    Array Clock-to-Out               11.3  12.5         14.2  16.7                               23.3 ns
        (Pad-to-Pad),64 Clock Loading

dTLH    Capacitive Loading, LOW to HIGH  0.04  0.04         0.05  0.06                               0.08 ns/pF

dTHL    Capacitive Loading, HIGH to LOW  0.05  0.05         0.06  0.07                               0.10 ns/pF

Notes:

1. For dual-module macros use tPD1 + tRD1 + taped, to + tRD1 + taped, or tPD1 + tRD1 + tusk, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
     setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
     PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-66                                           Revision 11
                                                                                             40MX and 42MX FPGA Families

Table 1-36 A42MX24 Timing Characteristics (Nominal 5.0 V Operation)                        Std Speed  F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                                 3 Speed 2 Speed 1 Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Combinatorial Functions1

tPD     Internal Array Module Delay             1.2       1.3       1.5                           1.8        2.5 ns

tPDD    Internal Decode Module Delay            1.4       1.6       1.8                           2.1        3.0 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                    0.8       0.9       1.0                           1.2        1.7 ns

tRD2    FO = 2 Routing Delay                    1.0       1.2       1.3                           1.5        2.1 ns

tRD3    FO = 3 Routing Delay                    1.3       1.4       1.6                           1.9        2.6 ns

tRD4    FO = 4 Routing Delay                    1.5       1.7       1.9                           2.2        3.1 ns

tRD5    FO = 8 Routing Delay                    2.4       2.7       3.0                           3.6        5.0 ns

Logic Module Sequential Timing3, 4

tCO     Flip-Flop Clock-to-Output               1.3       1.4       1.6                           1.9        2.7 ns
tGO
tSUD    Latch Gate-to-Output                    1.2       1.3       1.5                           1.8        2.5 ns
tHD
tRO     Flip-Flop (Latch) Set-Up Time      0.3       0.4       0.4                           0.5        0.7       ns
tSUENA
tHENA   Flip-Flop (Latch) Hold Time        0.0       0.0       0.0                           0.0        0.0       ns
tWCLKA
        Flip-Flop (Latch) Reset-to-Output       1.4       1.6       1.8                           2.1        2.9 ns

        Flip-Flop (Latch) Enable Set-Up 0.4          0.5       0.5                           0.6        0.8       ns

        Flip-Flop (Latch) Enable Hold      0.0       0.0       0.0                           0.0        0.0       ns

        Flip-Flop (Latch)                  3.3       3.7       4.2                           4.9        6.9       ns
        Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                   4.4       4.8       5.3                           6.5        9.0

        Asynchronous Pulse Width                                                                                  ns

Input Module Propagation Delays

tINPY   Input Data Pad-to-Y                     1.0       1.1       1.3                           1.5        2.1 ns

tINGO   Input Latch Gate-to-Output              1.3       1.4       1.6                           1.9        2.6 ns

tINH    Input Latch Hold                   0.0       0.0       0.0                           0.0        0.0       ns

tINSU   Input Latch Set-Up                 0.5       0.5       0.6                           0.7        1.0       ns

tILA    Latch Active Pulse Width           4.7       5.2       5.9                           6.9        9.7       ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                Revision 11                                                       1- 67
40MX and 42MX FPGA Families

Table 1-36 A42MX24 Timing Characteristics (Nominal 5.0 V Operation) (continued)                      F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                                 3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Input Module Predicted Routing Delays2

tIRD1   FO = 1 Routing Delay                     1.8       2.0       2.3       2.7                           3.8 ns

tIRD2   FO = 2 Routing Delay                     2.1       2.3       2.6       3.1                           4.3 ns

tIRD3   FO = 3 Routing Delay                     2.3       2.5       2.9       3.4                           4.8 ns

tIRD4   FO = 4 Routing Delay                     2.5       2.8       3.2       3.7                           5.2 ns

tIRD8   FO = 8 Routing Delay                     3.4       3.8       4.3       5.1                           7.1 ns

Global Clock Network

tCKH    Input LOW to HIGH FO = 32                2.6       2.9       3.3       3.9                           5.4 ns

                                   FO = 486      2.9       3.2       3.6       4.3                           5.9 ns

tCKL    Input HIGH to LOW FO = 32                3.7       4.1       4.6       5.4                           7.6 ns

                                   FO = 486      4.3       4.7       5.4       6.3                           8.8 ns

tPWH    Minimum Pulse              FO = 32 2.2        2.4       2.7       3.2                          4.5       ns

        Width HIGH                 FO = 486 2.4       2.6       3.0       3.5                          4.9       ns

tPWL    Minimum Pulse              FO = 32 2.2        2.4       2.7       3.2                          4.5       ns

        Width LOW                  FO = 486 2.4       2.6       3.0       3.5                          4.9       ns

tCKSW   Maximum Skew               FO = 32       0.5       0.6       0.7       0.8                           1.1 ns

                                   FO = 486      0.5       0.6       0.7       0.8                           1.1 ns

tSUEXT Input Latch External FO = 32 0.0               0.0       0.0       0.0                          0.0       ns

        Set-Up                     FO = 486 0.0       0.0       0.0       0.0                          0.0       ns

tHEXT   Input Latch External FO = 32 2.8              3.1       3.5       4.1                          5.7       ns

        Hold                       FO = 486 3.3       3.7       4.2       4.9                          6.9       ns

tP      Minimum Period             FO = 32 4.7        5.2       5.7       6.5                          10.9      ns

        (1/fMAX)                   FO = 486 5.1       5.7       6.2       7.1                          11.9      ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-68                                             Revision 11
                                                                          40MX and 42MX FPGA Families

Table 1-36 A42MX24 Timing Characteristics (Nominal 5.0 V Operation) (continued)                      F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                                 3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                  Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                      2.4        2.7        3.1        3.6                          5.1 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH                  2.8        3.2        3.6        4.2                          5.9 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z                  2.5        2.8        3.2        3.8                          5.3 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                         2.8        3.1        3.5        4.2                          5.9 ns
tGHL    G-to-Pad LOW
tLSU    I/O Latch Output Set-Up               5.2        5.7        6.5        7.6                          10.7 ns
tLH     I/O Latch Output Hold
tLCO    I/O Latch Clock-to-Out                4.8        5.3        6.0        7.1                          9.9 ns
        (Pad-to-Pad) 32 I/O
                                              2.9        3.2        3.6        4.3                          6.0 ns

                                              2.9        3.2        3.6        4.3                          6.0 ns

                                         0.5        0.5        0.6        0.7                          1.0       ns

                                         0.0        0.0        0.0        0.0                          0.0       ns

                                              5.6        6.1        6.9        8.1                          11.4 ns

tACO    Array Latch Clock-to-Out              10.6       11.8       13.4       15.7                         22.0 ns
        (Pad-to-Pad) 32 I/O

dTLH    Capacitive Loading, LOW to HIGH       0.04       0.04       0.04       0.05                         0.07 ns/pF

dTHL    Capacitive Loading, HIGH to LOW       0.03       0.03       0.03       0.04                         0.06 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                              Revision 11                                                        1- 69
40MX and 42MX FPGA Families

Table 1-36 A42MX24 Timing Characteristics (Nominal 5.0 V Operation) (continued)                      F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                                 3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                  Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH    Data-to-Pad HIGH                      3.1        3.5        3.9        4.6                          6.4 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH                  2.4        2.6        3.0        3.5                          4.9 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z                  2.5        2.8        3.2        3.8                          5.3 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                         2.8        3.1        3.5        4.2                          5.8 ns
tGHL    G-to-Pad LOW
tLSU    I/O Latch Set-Up                      5.2        5.7        6.5        7.6                          10.7 ns
tLH     I/O Latch Hold
tLCO    I/O Latch Clock-to-Out                4.8        5.3        6.0        7.1                          9.9 ns
        (Pad-to-Pad) 32 I/O
                                              4.9        5.4        6.2        7.2                          10.1 ns

                                              4.9        5.4        6.2        7.2                          10.1 ns

                                         0.5        0.5        0.6        0.7                          1.0       ns

                                         0.0        0.0        0.0        0.0                          0.0       ns

                                              5.5        6.1        6.9        8.1                          11.3 ns

tACO    Array Latch Clock-to-Out              10.6       11.8       13.4       15.7                         22.0 ns
        (Pad-to-Pad) 32 I/O

dTLH    Capacitive Loading, LOW to HIGH       0.04       0.04       0.04       0.05                         0.07 ns/pF

dTHL    Capacitive Loading, HIGH to LOW       0.03       0.03       0.03       0.04                         0.06 ns/pF

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-70                                          Revision 11
                                                                         40MX and 42MX FPGA Families

Table 1-37 A42MX24 Timing Characteristics (Nominal 3.3 V Operation)
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                 3 Speed 2 Speed 1 Speed Std Speed F Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Combinatorial Functions1

tPD     Internal Array Module Delay             2.0       1.8       2.1       2.5        3.4 ns

tPDD    Internal Decode Module Delay            1.1       2.2       2.5       3.0        4.2 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                    1.7       1.3       1.4       1.7        2.3 ns

tRD2    FO = 2 Routing Delay                    2.0       1.6       1.8       2.1        3.0 ns

tRD3    FO = 3 Routing Delay                    1.1       2.0       2.2       2.6        3.7 ns

tRD4    FO = 4 Routing Delay                    1.5       2.3       2.6       3.1        4.3 ns

tRD5    FO = 8 Routing Delay                    1.8       3.7       4.2       5.0        7.0 ns

Logic Module Sequential Timing3, 4

tCO     Flip-Flop Clock-to-Output               2.1       2.0       2.3       2.7        3.7 ns
tGO
tSUD    Latch Gate-to-Output                    3.4       1.9       2.1       2.5        3.4 ns
tHD
tRO     Flip-Flop (Latch) Set-Up Time      0.4       0.5       0.6       0.7       0.9                          ns
tSUENA
tHENA   Flip-Flop (Latch) Hold Time        0.0       0.0       0.0       0.0       0.0                          ns
tWCLKA
        Flip-Flop (Latch) Reset-to-Output       2.0       2.2       2.5       2.9        4.1 ns

        Flip-Flop (Latch) Enable Set-Up 0.6          0.6       0.7       0.8       1.2                          ns

        Flip-Flop (Latch) Enable Hold      0.0       0.0       0.0       0.0       0.0                          ns

        Flip-Flop (Latch)                  4.6       5.2       5.8       6.9       9.6                          ns
        Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                   6.1       6.8       7.7       9.0       12.6

        Asynchronous Pulse Width                                                                                ns

Input Module Propagation Delays

tINPY   Input Data Pad-to-Y                     1.4       1.6       1.8       2.2        3.0 ns

tINGO   Input Latch Gate-to-Output              1.8       1.9       2.2       2.6        3.6 ns

tINH    Input Latch Hold                   0.0       0.0       0.0       0.0       0.0                          ns

tINSU   Input Latch Set-Up                 0.7       0.7       0.8       1.0       1.4                          ns

tILA    Latch Active Pulse Width           6.5       7.3       8.2       9.7       13.5                         ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                Revision 11                                                     1- 71
40MX and 42MX FPGA Families

Table 1-37 A42MX24 Timing Characteristics (Nominal 3.3 V Operation) (continued)
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                 3 Speed 2 Speed 1 Speed Std Speed F Speed

Parameter / Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Input Module Predicted Routing Delays2

tIRD1   FO = 1 Routing Delay                      2.6       2.9       3.2       3.8        5.3 ns

tIRD2   FO = 2 Routing Delay                      2.9       3.2       3.6       4.3        6.0 ns

tIRD3   FO = 3 Routing Delay                      3.2       3.6       4.0       4.8        6.6 ns

tIRD4   FO = 4 Routing Delay                      3.5       3.9       4.4       5.2        7.3 ns

tIRD8   FO = 8 Routing Delay                      4.8       5.3       6.1       7.1        10.0 ns

Global Clock Network

tCKH    Input LOW to HIGH FO = 32                 4.4       4.8       5.5       6.5        9.1 ns

                                   FO = 486       4.8       5.3       6.0       7.1        10.0 ns

tCKL    Input HIGH to LOW FO = 32                 5.1       5.7       6.4       7.6        10.6 ns

                                   FO = 486       6.0       6.6       7.5       8.8        12.4 ns

tPWH    Minimum Pulse              FO = 32 3.0         3.3       3.8       4.5        6.3                       ns

        Width HIGH                 FO = 486 3.3        3.7       4.2       4.9        6.9                       ns

tPWL    Minimum Pulse              FO = 32 3.0         3.4       3.8       4.5        6.3                       ns

        Width LOW                  FO = 486 3.3        3.7       4.2       4.9        6.9                       ns

tCKSW   Maximum Skew               FO = 32        0.8       0.8       1.0       1.1        1.6 ns

                                   FO = 486       0.8       0.8       1.0       1.1        1.6 ns

tSUEXT Input Latch External FO = 32 0.0                0.0       0.0       0.0        0.0                       ns

        Set-Up                     FO = 486 0.0        0.0       0.0       0.0        0.0                       ns

TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                          3.4       3.8       4.3       5.0        7.1 ns

tDHL    Data-to-Pad LOW                           4.0       4.4       5.0       5.9        8.3 ns

tENZH   Enable Pad Z to HIGH                      3.6       4.0       4.5       5.3        7.4 ns

tENZL   Enable Pad Z to LOW                       3.9       4.4       5.0       5.8        8.2 ns

tENHZ   Enable Pad HIGH to Z                      7.2       8.0       9.1       10.7       14.9 ns

tENLZ   Enable Pad LOW to Z                       6.7       7.5       8.5       9.9        13.9 ns

tGLH    G-to-Pad HIGH                             4.8       5.3       6.0       7.2        10.0 ns

tGHL    G-to-Pad LOW                              4.8       5.3       6.0       7.2        10.0 ns

tLSU    I/O Latch Output Set-Up              0.7       0.7       0.8       1.0        1.4                       ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-72                                              Revision 11
                                                                              40MX and 42MX FPGA Families

Table 1-37 A42MX24 Timing Characteristics (Nominal 3.3 V Operation) (continued)
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                 3 Speed 2 Speed 1 Speed Std Speed F Speed

Parameter / Description                  Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5 (continued)

tLH     I/O Latch Output Hold            0.0           0.0        0.0         0.0         0.0                   ns

tLCO    I/O Latch Clock-to-Out                   7.7        8.5         9.6         11.3        15.9 ns

        (Pad-to-Pad) 32 I/O

tACO    Array Latch Clock-to-Out                 14.8       16.5        18.7        22.0        30.8 ns
        (Pad-to-Pad) 32 I/O

dTLH    Capacitive Loading, LOW to HIGH          0.05       0.05        0.06        0.07        0.10 ns/pF
                                                 0.04       0.04        0.05
dTHL    Capacitive Loading, HIGH to LOW                                             0.06        0.08 ns/pF

CMOS Output Module Timing5

tDLH    Data-to-Pad HIGH                         4.8        5.3         5.5         6.4         9.0 ns
tDHL    Data-to-Pad LOW
tENZH   Enable Pad Z to HIGH                     3.5        3.9         4.1         4.9         6.8 ns
tENZL   Enable Pad Z to LOW
tENHZ   Enable Pad HIGH to Z                     3.6        4.0         4.5         5.3         7.4 ns
tENLZ   Enable Pad LOW to Z
tGLH    G-to-Pad HIGH                            3.4        4.0         5.0         5.8         8.2 ns
tGHL    G-to-Pad LOW
tLSU    I/O Latch Set-Up                         7.2        8.0         9.0         10.7        14.9 ns
tLH     I/O Latch Hold
tLCO    I/O Latch Clock-to-Out                   6.7        7.5         8.5         9.9         13.9 ns
        (Pad-to-Pad) 32 I/O
                                                 6.8        7.6         8.6         10.1        14.2 ns

                                                 6.8        7.6         8.6         10.1        14.2 ns

                                         0.7           0.7        0.8         1.0         1.4                   ns

                                         0.0           0.0        0.0         0.0         0.0                   ns

                                                 7.7        8.5         9.6         11.3        15.9 ns

tACO    Array Latch Clock-to-Out                 14.8       16.5        18.7        22.0        30.8 ns
        (Pad-to-Pad) 32 I/O

dTLH    Capacitive Loading, LOW to HIGH          0.05       0.05        0.06        0.07        0.10 ns/pF
dTHL
tHEXT   Capacitive Loading, HIGH to LOW          0.04       0.04        0.05        0.06        0.08 ns/pF

        Input Latch External FO = 32 3.9               4.3        4.9         5.7         8.1                   ns

        Hold                       FO = 486 4.6        5.2        5.8         6.9         9.6                   ns

tP      Minimum Period             FO = 32 7.8         8.7        9.5         10.8        18.2                  ns

        (1/fMAX)                   FO = 486 8.6        9.5        10.4        11.9        19.9                  ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                 Revision 11                                                    1- 73
40MX and 42MX FPGA Families

Table 1-38 A42MX36 Timing Characteristics (Nominal 5.0 V Operation)                              F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                             3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Logic Module Combinatorial Functions1

tPD     Internal Array Module Delay             1.3       1.5          1.7        2.0                    2.7 ns

tPDD    Internal Decode Module Delay            1.6       1.8          2.0        2.4                    3.3 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                    0.9       1.0          1.2        1.4                    2.0 ns

tRD2    FO = 2 Routing Delay                    1.3       1.4          1.6        1.9                    2.7 ns

tRD3    FO =3 Routing Delay                     1.6       1.8          2.0        2.4                    3.4 ns

tRD4    FO = 4 Routing Delay                    2.0       2.2          2.5        2.9                    4.1 ns

tRD5    FO = 8 Routing Delay                    3.3       3.7          4.2        4.9                    6.9 ns

tRDD    Decode-to-Output Routing Delay          0.3       0.4          0.4        0.5                    0.7 ns

Logic Module Sequential Timing3, 4

tCO     Flip-Flop Clock-to-Output               1.3       1.4          1.6        1.9                    2.7 ns

tGO     Latch Gate-to-Output                    1.3       1.4          1.6        1.9                    2.7 ns

tSUD    Flip-Flop (Latch) Set-Up Time      0.3       0.3          0.4       0.5                    0.7       ns

tHD     Flip-Flop (Latch) Hold Time        0.0       0.0          0.0       0.0                    0.0       ns

tRO     Flip-Flop (Latch) Reset-to-Output       1.6       1.7          2.0        2.3                    3.2 ns

tSUENA Flip-Flop (Latch) Enable Set-Up 0.7           0.8          0.9       1.0                    1.4       ns

tHENA Flip-Flop (Latch) Enable Hold        0.0       0.0          0.0       0.0                    0.0       ns

tWCLKA Flip-Flop (Latch) Clock Active 3.3            3.7          4.2       4.9                    6.9       ns

        Pulse Width

tWASYN Flip-Flop (Latch) Asynchronous 4.4            4.8          5.5       6.4                    9.0       ns

        Pulse Width

Synchronous SRAM Operations

tRC     Read Cycle Time                    6.8       7.5          8.5       10.0                   14.0      ns

tWC     Write Cycle Time                   6.8       7.5          8.5       10.0                   14.0      ns

tRCKHL Clock HIGH/LOW Time                 3.4       3.8          4.3       5.0                    7.0       ns

tRCO    Data Valid After Clock HIGH/LOW         3.4       3.8          4.3        5.0                    7.0 ns

tADSU Address/Data Set-Up Time             1.6       1.8          2.0       2.4                    3.4       ns

Synchronous SRAM Operations (continued)

tADH    Address/Data Hold Time             0.0       0.0          0.0       0.0                    0.0       ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-74                                                 Revision 11
                                                                           40MX and 42MX FPGA Families

Table 1-38 A42MX36 Timing Characteristics (Nominal 5.0 V Operation)                              F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                             3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

tRENSU Read Enable Set-Up               0.6       0.7          0.8         0.9                     1.3       ns

tRENH Read Enable Hold                  3.4       3.8          4.3         5.0                     7.0       ns

tWENSU Write Enable Set-Up              2.7       3.0          3.4         4.0                     5.6       ns

tWENH Write Enable Hold                 0.0       0.0          0.0         0.0                     0.0       ns

tBENS Block Enable Set-Up               2.8       3.1          3.5         4.1                     5.7       ns

tBENH Block Enable Hold                 0.0       0.0          0.0         0.0                     0.0       ns

Asynchronous SRAM Operations

tRPD    Asynchronous Access Time             8.1       9.0           10.2        12.0                    16.8 ns

tRDADV Read Address Valid               8.8       9.8          11.1        13.0                    18.2      ns

tADSU Address/Data Set-Up Time          1.6       1.8          2.0         2.4                     3.4       ns

tADH    Address/Data Hold Time          0.0       0.0          0.0         0.0                     0.0       ns

tRENSUA Read Enable Set-Up to Address 0.6         0.7          0.8         0.9                     1.3       ns

        Valid

tRENHA Read Enable Hold                 3.4       3.8          4.3         5.0                     7.0       ns

tWENSU Write Enable Set-Up              2.7       3.0          3.4         4.0                     5.6       ns

tWENH Write Enable Hold                 0.0       0.0          0.0         0.0                     0.0       ns

tDOH    Data Out Hold Time                   1.2       1.3           1.5         1.8                     2.5 ns

Input Module Propagation Delays

tINPY Input Data Pad-to-Y                    1.0       1.1           1.3         1.5                     2.1 ns

tINGO Input Latch Gate-to-Output             1.4       1.6           1.8         2.1                     2.9 ns

tINH    Input Latch Hold                0.0       0.0          0.0         0.0                     0.0       ns

tINSU Input Latch Set-Up                0.5       0.5          0.6         0.7                     1.0       ns

tILA    Latch Active Pulse Width        4.7       5.2          5.9         6.9                     9.7       ns

Input Module Predicted Routing Delays2

tIRD1   FO = 1 Routing Delay                 2.0       2.2           2.5         2.9                     4.1 ns

tIRD2   FO = 2 Routing Delay                 2.3       2.6           2.9         3.4                     4.8 ns

tIRD3   FO = 3 Routing Delay                 2.6       2.9           3.3         3.9                     5.5 ns

tIRD4   FO = 4 Routing Delay                 3.0       3.3           3.8         4.4                     6.2 ns

tIRD8   FO = 8 Routing Delay                 4.3       4.8           5.5         6.4                     9.0 ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                  Revision 11                                                1- 75
40MX and 42MX FPGA Families

Table 1-38 A42MX36 Timing Characteristics (Nominal 5.0 V Operation)                              F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                             3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Global Clock Network

tCKH    Input LOW to HIGH FO = 32          2.7       3.0          3.4       4.0                          5.6 ns

                             FO = 635      3.0       3.3          3.8       4.4                          6.2 ns

tCKL    Input HIGH to LOW FO = 32          3.8       4.2          4.8       5.6                          7.8 ns

                             FO = 635      4.9       5.4          6.1       7.2                          10.1 ns

tPWH Minimum Pulse           FO = 32 1.8        2.0          2.2       2.6                         3.6       ns

        Width HIGH           FO = 635 2.0       2.2          2.5       2.9                         4.1       ns

tPWL    Minimum Pulse        FO = 32 1.8        2.0          2.2       2.6                         3.6       ns

        Width LOW            FO = 635 2.0       2.2          2.5       2.9                         4.1       ns

tCKSW Maximum Skew           FO = 32       0.8       0.8          0.9       1.0                          1.4 ns

                             FO = 635      0.8       0.8          0.9       1.0                          1.4 ns

tSUEXT Input Latch External FO = 32 0.0         0.0          0.0       0.0                         0.0       ns

        Set-Up               FO = 635 0.0       0.0          0.0       0.0                         0.0       ns

tHEXT Input Latch External FO = 32 2.8          3.2          3.6       4.2                         5.9       ns

        Hold                 FO = 635 3.3       3.7          4.2       4.9                         6.9       ns

tP      Minimum Period       FO = 32 5.5        6.1          6.6       7.6                         12.7      ns

        (1/fMAX)             FO = 635 6.0       6.6          7.2       8.3                         13.8      ns

fMAX    Maximum Datapath FO = 32           180       164          151       131                          79 MHz
                                                                                                         73 MHz
        Frequency            FO = 635      166       151          139       121

TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                   2.6       2.8          3.2       3.8                          5.3 ns

tDHL    Data-to-Pad LOW                    3.0       3.3          3.7       4.4                          6.2 ns

tENZH Enable Pad Z to HIGH                 2.7       3.0          3.3       3.9                          5.5 ns

tENZL Enable Pad Z to LOW                  3.0       3.3          3.7       4.3                          6.1 ns

tENHZ Enable Pad HIGH to Z                 5.3       5.8          6.6       7.8                          10.9 ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-76                                            Revision 11
                                                                          40MX and 42MX FPGA Families

Table 1-38 A42MX36 Timing Characteristics (Nominal 5.0 V Operation)                              F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                             3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description                Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

TTL Output Module Timing5 (Continued)

tENLZ  Enable Pad LOW to Z                  4.9        5.5          6.2        7.3                      10.2 ns
tGLH   G-to-Pad HIGH
tGHL   G-to-Pad LOW                         2.9        3.3          3.7        4.4                      6.1 ns
tLSU   I/O Latch Output Set-Up
tLH    I/O Latch Output Hold                2.9        3.3          3.7        4.4                      6.1 ns
tLCO   I/O Latch Clock-to-Out
       (Pad-to-Pad) 32 I/O             0.5        0.5          0.6        0.7                      1.0       ns

                                       0.0        0.0          0.0        0.0                      0.0       ns

                                            5.7        6.3          7.1        8.4                      11.8 ns

tACO   Array Latch Clock-to-Out             7.8        8.6          9.8        11.5                     16.1 ns
       (Pad-to-Pad) 32 I/O

dTLH   Capacitive Loading,                  0.07       0.08         0.09       0.10                     0.14 ns/pF
       LOW to HIGH

dTHL   Capacitive Loading,                  0.07       0.08         0.09       0.10                     0.14 ns/pF
       HIGH to LOW

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                  Revision 11                                                1- 77
40MX and 42MX FPGA Families

Table 1-38 A42MX36 Timing Characteristics (Nominal 5.0 V Operation)                              F Speed
                   (Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70C)

                                                             3 Speed 2 Speed 1 Speed Std Speed

Parameter / Description          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
CMOS Output Module Timing5

tDLH   Data-to-Pad HIGH               3.5        3.9          4.5        5.2                            7.3 ns
tDHL   Data-to-Pad LOW
tENZH  Enable Pad Z to HIGH           2.5        2.7          3.1        3.6                            5.1 ns
tENZL  Enable Pad Z to LOW
tENHZ  Enable Pad HIGH to Z           2.7        3.0          3.3        3.9                            5.5 ns
tENLZ  Enable Pad LOW to Z
tGLH   G-to-Pad HIGH                  2.9        3.3          3.7        4.3                            6.1 ns
tGHL   G-to-Pad LOW
tLSU   I/O Latch Set-Up               5.3        5.8          6.6        7.8                            10.9 ns
tLH    I/O Latch Hold
tLCO   I/O Latch Clock-to-Out         4.9        5.5          6.2        7.3                            10.2 ns
       (Pad-to-Pad) 32 I/O
                                      5.0        5.6          6.3        7.5                            10.4 ns

                                      5.0        5.6          6.3        7.5                            10.4 ns

                                 0.5        0.5          0.6        0.7                            1.0       ns

                                 0.0        0.0          0.0        0.0                            0.0       ns

                                      5.7        6.3          7.1        8.4                            11.8 ns

tACO   Array Latch Clock-to-Out       7.8        8.6          9.8        11.5                           16.1 ns
       (Pad-to-Pad) 32 I/O

dTLH   Capacitive Loading,            0.07       0.08         0.09       0.10                           0.14 ns/pF
       LOW to HIGH

dTHL   Capacitive Loading,            0.07       0.08         0.09       0.10                           0.14 ns/pF
       HIGH to LOW

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-78                                        Revision 11
                                                                                            40MX and 42MX FPGA Families

Table 1-39 A42MX36 Timing Characteristics (Nominal 3.3 V Operation)                       Std Speed F Speed
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed

Parameter / Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
Logic Module Combinatorial Functions1

tPD     Internal Array Module Delay             1.9        2.1        2.3                         2.7        3.8 ns

tPDD    Internal Decode Module Delay            2.2        2.5        2.8                         3.3        4.7 ns

Logic Module Predicted Routing Delays2

tRD1    FO = 1 Routing Delay                    1.3        1.5        1.7                         2.0        2.7 ns

tRD2    FO = 2 Routing Delay                    1.8        2.0        2.3                         2.7        3.7 ns

tRD3    FO = 3 Routing Delay                    2.3        2.5        2.8                         3.4        4.7 ns

tRD4    FO = 4 Routing Delay                    2.8        3.1        3.5                         4.1        5.7 ns

tRD5    FO = 8 Routing Delay                    4.6        5.2        5.8                         6.9        9.6 ns

tRDD    Decode-to-Output Routing Delay          0.5        0.5        0.6                         0.7        1.0 ns

Logic Module Sequential Timing3, 4

tCO     Flip-Flop Clock-to-Output               1.8        2.0        2.3                         2.7        3.7 ns

tGO     Latch Gate-to-Output                    1.8        2.0        2.3                         2.7        3.7 ns

tSUD    Flip-Flop (Latch) Set-Up Time      0.4       0.5        0.6                         0.7        0.9      ns

tHD     Flip-Flop (Latch) Hold Time        0.0       0.0        0.0                         0.0        0.0      ns

tRO     Flip-Flop (Latch) Reset-to-Output       2.2        2.4        2.7                         3.2        4.5 ns

tSUENA Flip-Flop (Latch) Enable Set-Up     1.0       1.1        1.2                         1.4        2.0      ns

tHENA Flip-Flop (Latch) Enable Hold        0.0       0.0        0.0                         0.0        0.0      ns

tWCLKA Flip-Flop (Latch)                   4.6       5.2        5.8                         6.9        9.6      ns
              Clock Active Pulse Width

tWASYN Flip-Flop (Latch)                   6.1       6.8        7.7                         9.0        12.6     ns
              Asynchronous Pulse Width

Synchronous SRAM Operations

tRC     Read Cycle Time                    9.5       10.5       11.9                        14.0       19.6     ns

tWC     Write Cycle Time                   9.5       10.5       11.9                        14.0       19.6     ns

tRCKHL Clock HIGH/LOW Time                 4.8       5.3        6.0                         7.0        9.8      ns

tRCO    Data Valid After Clock HIGH/LOW         4.8        5.3        6.0                         7.0        9.8 ns

tADSU Address/Data Set-Up Time             2.3       2.5        2.8                         3.4        4.8      ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                Revision 11                                                     1- 79
40MX and 42MX FPGA Families

Table 1-39 A42MX36 Timing Characteristics (Nominal 3.3 V Operation) (continued)
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed Std Speed F Speed

Parameter / Description                  Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Synchronous SRAM Operations (continued)

tADH    Address/Data Hold Time           0.0         0.0         0.0         0.0         0.0                   ns

tRENSU Read Enable Set-Up                0.9         1.0         1.1         1.3         1.8                   ns

tRENH Read Enable Hold                   4.8         5.3         6.0         7.0         9.8                   ns

tWENSU Write Enable Set-Up               3.8         4.2         4.8         5.6         7.8                   ns

tWENH Write Enable Hold                  0.0         0.0         0.0         0.0         0.0                   ns

tBENS Block Enable Set-Up                3.9         4.3         4.9         5.7         8.0                   ns

tBENH Block Enable Hold                  0.0         0.0         0.0         0.0         0.0                   ns

Asynchronous SRAM Operations

tRPD    Asynchronous Access Time               11.3        12.6        14.3        16.8        23.5 ns

tRDADV Read Address Valid                12.3        13.7        15.5        18.2        25.5                  ns

tADSU Address/Data Set-Up Time           2.3         2.5         2.8         3.4         4.8                   ns

tADH    Address/Data Hold Time           0.0         0.0         0.0         0.0         0.0                   ns

tRENSUA Read Enable Set-Up to Address 0.9            1.0         1.1         1.3         1.8                   ns

        Valid

tRENHA Read Enable Hold                  4.8         5.3         6.0         7.0         9.8                   ns

tWENSU Write Enable Set-Up               3.8         4.2         4.8         5.6         7.8                   ns

tWENH Write Enable Hold                  0.0         0.0         0.0         0.0         0.0                   ns

tDOH    Data Out Hold Time                     1.8         2.0         2.1         2.5         3.5 ns

Input Module Propagation Delays

tINPY   Input Data Pad-to-Y                    1.4         1.6         1.8         2.1         3.0 ns

tINGO   Input Latch Gate-to-Output             2.0         2.2         2.5         2.9         4.1 ns

tINH    Input Latch Hold                 0.0         0.0         0.0         0.0         0.0                   ns

tINSU   Input Latch Set-Up               0.7         0.7         0.8         1.0         1.4                   ns

tILA    Latch Active Pulse Width         6.5         7.3         8.2         9.7         13.5                  ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-80                                           Revision 11
                                                                                   40MX and 42MX FPGA Families

Table 1-39 A42MX36 Timing Characteristics (Nominal 3.3 V Operation) (continued)
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed Std Speed F Speed

Parameter / Description                           Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Input Module Predicted Routing Delays2

tIRD1   FO = 1 Routing Delay                           2.8         3.1        3.5        4.1         5.7 ns

tIRD2   FO = 2 Routing Delay                           3.2         3.5        4.1        4.8         6.7 ns

tIRD3   FO = 3 Routing Delay                           3.7         4.1        4.7        5.5         7.7 ns

tIRD4   FO = 4 Routing Delay                           4.2         4.6        5.3        6.2         8.7 ns

tIRD8   FO = 8 Routing Delay                           6.1         6.8        7.7        9.0         12.6 ns

Global Clock Network

tCKH    Input LOW to HIGH FO = 32                      4.6         5.1        5.7        6.7         9.3 ns
                                        FO = 635
                                                       5.0         5.6        6.3        7.4         10.3 ns

tCKL    Input HIGH to LOW FO = 32                      5.3         5.9        6.7        7.8         11.0 ns

                                   FO = 635            6.8         7.6        8.6        10.1        14.1 ns

tPWH    Minimum Pulse              FO = 32 2.5               2.7        3.1        3.6         5.1             ns

        Width HIGH                 FO = 635 2.8              3.1        3.5        4.1         5.7             ns

tPWL    Minimum Pulse              FO = 32 2.5               2.7        3.1        3.6         5.1             ns

        Width LOW                  FO = 635 2.8              3.1        3.5        4.1         5.7             ns

tCKSW Maximum Skew                 FO = 32             1.0         1.2        1.3        1.5         2.2 ns
                                   FO = 635
                                                       1.0         1.2        1.3        1.5         2.2 ns

tSUEXT Input Latch                 FO = 32 0.0               0.0        0.0        0.0         0.0             ns

        External Set-Up            FO = 635 0.0              0.0        0.0        0.0         0.0             ns

tHEXT   Input Latch                FO = 32 4.0               4.4        5.0        5.9         8.2             ns

        External Hold              FO = 635 4.6              5.2        5.9        6.9         9.6             ns

tP      Minimum Period             FO = 32        9.2        10.2       11.1       12.7        21.2             ns
fMAX    (1/fMAX)                   FO = 635                                                                     ns
                                                  9.9        11.0       12.0       13.8        23.0
                                                                                                               MHz
        Maximum Datapath FO = 32                       108         98         90         79          47        MHz

        Frequency                  FO = 635            100         91         83         73          44

TTL Output Module Timing5

tDLH    Data-to-Pad HIGH                               3.6         4.0        4.5        5.3         7.4 ns

tDHL    Data-to-Pad LOW                                4.2         4.6        5.2        6.2         8.6 ns

tENZH Enable Pad Z to HIGH                             3.7         4.2        4.7        5.5         7.7 ns

tENZL   Enable Pad Z to LOW                            4.1         4.6        5.2        6.1         8.5 ns

tENHZ Enable Pad HIGH to Z                             7.34        8.2        9.3        10.9        15.3 ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

                                                       Revision 11                                             1- 81
40MX and 42MX FPGA Families

Table 1-39 A42MX36 Timing Characteristics (Nominal 3.3 V Operation) (continued)
                   (Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70C)

                                                                3 Speed 2 Speed 1 Speed Std Speed F Speed

Parameter / Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
TTL Output Module Timing5

tENLZ  Enable Pad LOW to Z                   6.9        7.6        8.7        10.2       14.3 ns
tGLH   G-to-Pad HIGH
tGHL   G-to-Pad LOW                          4.9        5.5        6.2        7.3        10.2 ns
tLSU   I/O Latch Output Set-Up
tLH    I/O Latch Output Hold                 4.9        5.5        6.2        7.3        10.2 ns
tLCO   I/O Latch Clock-to-Out
       (Pad-to-Pad) 32 I/O              0.7        0.7        0.8        1.0        1.4                        ns

                                        0.0        0.0        0.0        0.0        0.0                        ns

                                             7.9        8.8        10.0       11.8       16.5 ns

tACO   Array Latch Clock-to-Out              10.9       12.1       13.7       16.1       22.5 ns
       (Pad-to-Pad) 32 I/O

dTLH   Capacitive Loading, LOW to HIGH       0.10       0.11       0.12       0.14       0.20 ns/pF
                                                                   0.12
dTHL   Capacitive Loading, HIGH to LOW       0.10       0.11                  0.14       0.20 ns/pF

CMOS Output Module Timing5

tDLH   Data-to-Pad HIGH                      4.9        5.5        6.2        7.3        10.3 ns
tDHL   Data-to-Pad LOW
tENZH  Enable Pad Z to HIGH                  3.4        3.8        4.3        5.1        7.1 ns
tENZL  Enable Pad Z to LOW
tENHZ  Enable Pad HIGH to Z                  3.7        4.1        4.7        5.5        7.7 ns
tENLZ  Enable Pad LOW to Z
tGLH   G-to-Pad HIGH                         4.1        4.6        5.2        6.1        8.5 ns
tGHL   G-to-Pad LOW
tLSU   I/O Latch Set-Up                      7.4        8.2        9.3        10.9       15.3 ns
tLH    I/O Latch Hold
tLCO   I/O Latch Clock-to-Out                6.9        7.6        8.7        10.2       14.3 ns
       (Pad-to-Pad) 32 I/O
                                             7.0        7.8        8.9        10.4       14.6 ns

                                             7.0        7.8        8.9        10.4       14.6 ns

                                        0.7        0.7        0.8        1.0        1.4                        ns

                                        0.0        0.0        0.0        0.0        0.0                        ns

                                             7.9        8.8        10.0       11.8       16.5 ns

Notes:

1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for

     estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.

3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
     can be obtained from the Timer utility.

4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
     External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
     external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.

5. Delays based on 35 pF loading.

1-82                                         Revision 11
                                                 40MX and 42MX FPGA Families

Pin Descriptions

CLK/A/B, I/O      Global Clock

Clock inputs for clock distribution networks. CLK is for 40MX while CLKA and CLKB are for 42MX
devices. The clock input is buffered prior to clocking the logic modules. This pin can also be used as an
I/O.

DCLK, I/O         Diagnostic Clock

Clock input for diagnostic probe and device programming. DCLK is active when the MODE pin is HIGH.
This pin functions as an I/O when the MODE pin is LOW.

GND               Ground

Input LOW supply voltage.

I/O               Input/Output

Input, output, tristate or bidirectional buffer. Input and output levels are compatible with standard TTL and
CMOS specifications. Unused I/Os pins are configured by the Designer software as shown in Table 1-40.

Table 1-40 Configuration of Unused I/Os

Device                                           Configuration

A40MX02, A40MX04                                 Pulled LOW

A42MX09, A42MX16                                 Pulled LOW

A42MX24, A42MX36                                 Tristated

In all cases, it is recommended to tie all unused MX I/O pins to LOW on the board. This applies to all
dual-purpose pins when configured as I/Os as well.

LP                Low Power Mode

Controls the low power mode of all 42MX devices. The device is placed in the low power mode by
connecting the LP pin to logic HIGH. In low power mode, all I/Os are tristated, all input buffers are turned
OFF, and the core of the device is turned OFF. To exit the low power mode, the LP pin must be set LOW.
The device enters the low power mode 800 ns after the LP pin is driven to a logic HIGH. It will resume
normal operation in 200 s after the LP pin is driven to a logic LOW.

MODE              Mode

Controls the use of multifunction pins (DCLK, PRA, PRB, SDI, TDO). The MODE pin is held HIGH to
provide verification capability. The MODE pin should be terminated to GND through a 10k resistor so
that the MODE pin can be pulled HIGH when required.

NC                No Connection

This pin is not connected to circuitry within the device. These pins can be driven to any voltage or can be
left floating with no effect on the operation of the device.

PRA, I/O

PRB, I/O          Probe A/B

The Probe pin is used to output data from any user-defined design node within the device. Each
diagnostic pin can be used in conjunction with the other probe pin to allow real-time diagnostic output of
any signal path within the device. The Probe pin can be used as a user-defined I/O when verification has
been completed. The pin's probe capabilities can be permanently disabled to protect programmed design
confidentiality. The Probe pin is accessible when the MODE pin is HIGH. This pin functions as an I/O
when the MODE pin is LOW.

QCLKA/B/C/D, I/O Quadrant Clock

Quadrant clock inputs for A42MX36 devices. When not used as a register control signal, these pins can
function as user I/Os.

                                    Revision 11                 1- 83
40MX and 42MX FPGA Families

      SDI, I/O               Serial Data Input

      Serial data input for diagnostic probe and device programming. SDI is active when the MODE pin is
      HIGH. This pin functions as an I/O when the MODE pin is LOW.

      SDO, I/O               Serial Data Output

      Serial data output for diagnostic probe and device programming. SDO is active when the MODE pin is
      HIGH. This pin functions as an I/O when the MODE pin is LOW. SDO is available for 42MX devices only.

      When Silicon Explorer II is being used, SDO will act as an output while the "checksum" command is run.
      It will return to user I/O when "checksum" is complete.

      TCK, I/O               Test Clock

      Clock signal to shift the Boundary Scan Test (BST) data into the device. This pin functions as an I/O
      when "Reserve JTAG" is not checked in the Designer Software. BST pins are only available in A42MX24
      and A42MX36 devices.

      TDI, I/O               Test Data In

      Serial data input for BST instructions and data. Data is shifted in on the rising edge of TCK. This pin
      functions as an I/O when "Reserve JTAG" is not checked in the Designer Software. BST pins are only
      available in A42MX24 and A42MX36 devices.

      TDO, I/O               Test Data Out

      Serial data output for BST instructions and test data. This pin functions as an I/O when "Reserve JTAG"
      is not checked in the Designer Software. BST pins are only available in A42MX24 and A42MX36
      devices.

      TMS, I/O               Test Mode Select

      The TMS pin controls the use of the IEEE 1149.1 Boundary Scan pins (TCK, TDI, TDO). In flexible mode
      when the TMS pin is set LOW, the TCK, TDI and TDO pins are boundary scan pins. Once the boundary
      scan pins are in test mode, they will remain in that mode until the internal boundary scan state machine
      reaches the "logic reset" state. At this point, the boundary scan pins will be released and will function as
      regular I/O pins. The "logic reset" state is reached 5 TCK cycles after the TMS pin is set HIGH. In
      dedicated test mode, TMS functions as specified in the IEEE 1149.1 specifications. IEEE JTAG
      specification recommends a 10k pull-up resistor on the pin. BST pins are only available in A42MX24
      and A42MX36 devices.

      VCC                    Supply Voltage

      Input supply voltage for 40MX devices

      VCCA                   Supply Voltage

      Supply voltage for array in 42MX devices

      VCCI                   Supply Voltage

      Supply voltage for I/Os in 42MX devices

      WD, I/O                Wide Decode Output

      When a wide decode module is used in a 42MX device this pin can be used as a dedicated output from
      the wide decode module. This direct connection eliminates additional interconnect delays associated
      with regular logic modules. To implement the direct I/O connection, connect an output buffer of any type
      to the output of the wide decode macro and place this output on one of the reserved WD pins.

1-84                                             Revision 11
2 Package Pin Assignments

PL44

                                                                1 44

                                                             44-Pin
                                                              PLCC

Revision 11                                                           2-1
Package Pin Assignments

                         PL44                              PL44

Pin Number A40MX02 Function A40MX04 Function  Pin Number A40MX02 Function A40MX04 Function

     1   I/O                   I/O            37           DCLK, I/O  DCLK, I/O

     2   I/O                   I/O            38           PRA, I/O   PRA, I/O

     3   VCC                   VCC            39           PRB, I/O   PRB, I/O

     4   I/O                   I/O            40           I/O        I/O

     5   I/O                   I/O            41           I/O        I/O

     6   I/O                   I/O            42           I/O        I/O

     7   I/O                   I/O            43           GND        GND

     8   I/O                   I/O            44           I/O        I/O

     9   I/O                   I/O

     10  GND                   GND

     11  I/O                   I/O

     12  I/O                   I/O

     13  I/O                   I/O

     14  VCC                   VCC

     15  I/O                   I/O

     16  VCC                   VCC

     17  I/O                   I/O

     18  I/O                   I/O

     19  I/O                   I/O

     20  I/O                   I/O

     21  GND                   GND

     22  I/O                   I/O

     23  I/O                   I/O

     24  I/O                   I/O

     25  VCC                   VCC

     26  I/O                   I/O

     27  I/O                   I/O

     28  I/O                   I/O

     29  I/O                   I/O

     30  I/O                   I/O

     31  I/O                   I/O

     32  GND                   GND

     33  CLK, I/O              CLK, I/O

     34  MODE                  MODE

     35  VCC                   VCC

     36  SDI, I/O              SDI, I/O

2-2                                           Revision 11
                   40MX and 42MX FPGA Families

PL68

          1 68

      68-Pin
      PLCC

      Revision 11  2-3
                                                        40MX and 42MX FPGA Families

        PL44                       PL44

   Pin  A40MX02 A40MX04       Pin  A40MX02 A40MX04
Number  Function Function  Number  Function Function

    1   I/O   I/O              36  I/O          I/O
    2                          37
    3   I/O   I/O              38  I/O          I/O
    4                          39
    5   I/O   I/O              40  VCC          VCC
    6                          41
    7   VCC   VCC              42  I/O          I/O
    8                          43
    9   I/O   I/O              44  I/O          I/O
    10                         45
    11  I/O   I/O              46  I/O          I/O
    12                         47
    13  I/O   I/O              48  I/O          I/O
    14                         49
    15  I/O   I/O              50  I/O          I/O
    16                         51
    17  I/O   I/O              52  I/O          I/O
    18                         53
    19  I/O   I/O              54  I/O          I/O
    20                         55
    21  I/O   I/O              56  I/O          I/O
    22                         57
    23  I/O   I/O              58  I/O          I/O
    24                         59
    25  I/O   I/O              60  I/O          I/O
    26                         61
    27  GND   GND              62  GND          GND
    28                         63
    29  GND   GND              64  I/O          I/O
    30                         65
    31  I/O   I/O              66  I/O          I/O
    32                         67
    33  I/O   I/O              68  CLK, I/O CLK, I/O
    34
    35  I/O   I/O                  I/O          I/O

        I/O   I/O                  MODE  MODE

        I/O   I/O                  VCC          VCC

        VCC   VCC                  SDI, I/O SDI, I/O

        I/O   I/O                  DCLK, I/O DCLK, I/O

        I/O   I/O                  PRA, I/O PRA, I/O

        I/O   I/O                  PRB, I/O PRB, I/O

        VCC   VCC                  I/O          I/O

        I/O   I/O                  I/O          I/O

        I/O   I/O                  I/O          I/O

        I/O   I/O                  I/O          I/O

        I/O   I/O                  I/O          I/O

        I/O   I/O                  I/O          I/O

        I/O   I/O                  GND          GND

        GND   GND                  I/O          I/O

        I/O   I/O                  I/O          I/O

        I/O   I/O

        I/O   I/O

                                   Revision 11          2-4
                   40MX and 42MX FPGA Families

PL84

      1 84

      84-Pin
      PLCC

      Revision 11  2-5
Package Pin Assignments

                              PL84

     Pin Number  A40MX04 Function A42MX09 Function  A42MX16 Function  A42MX24 Function
            1                                                  I/O               I/O
            2            I/O  I/O
            3                                             CLKB, I/O         CLKB, I/O
            4            I/O  CLKB, I/O                        I/O               I/O
            5
            6            I/O  I/O                          PRB, I/O          PRB, I/O
            7                                                  I/O            WD, I/O
            8            VCC  PRB, I/O                        GND
            9                                                  I/O              GND
           10            I/O  I/O                              I/O               I/O
           11                                                  I/O            WD, I/O
           12            I/O  GND                                             WD, I/O
           13                                             DCLK, I/O         DCLK, I/O
           14            I/O  I/O                              I/O               I/O
           15                                                                  MODE
           16            I/O  I/O                            MODE                I/O
           17                                                  I/O               I/O
           18            I/O  I/O                              I/O               I/O
           19                                                  I/O               I/O
           20            I/O  DCLK, I/O                        I/O               I/O
           21                                                  I/O               I/O
           22            I/O  I/O                              I/O               I/O
           23                                                  I/O               I/O
           24            NC   MODE                             I/O               I/O
           25                                                  I/O             VCCI
           26            I/O  I/O                                              VCCA
           27                                                VCCI                I/O
           28            I/O  I/O                            VCCA                I/O
           29                                                                    I/O
           30            I/O  I/O                              I/O               I/O
           31                                                  I/O              GND
           32            I/O  I/O                              I/O               I/O
           33                                                  I/O               I/O
           34            I/O  I/O                             GND                I/O
           35                                                  I/O               I/O
           36            GND  I/O                              I/O               I/O
                                                               I/O           TMS, I/O
                         GND  I/O                              I/O            TDI, I/O
                                                               I/O            WD, I/O
                         I/O  I/O                              I/O
                                                               I/O
                         I/O  I/O                              I/O

                         I/O  VCCA

                         I/O  VCCI

                         I/O  I/O

                         VCC  I/O

                         VCC  I/O

                         I/O  I/O

                         I/O  GND

                         I/O  I/O

                         I/O  I/O

                         I/O  I/O

                         I/O  I/O

                         VCC  I/O

                         I/O  I/O

                         I/O  I/O

                         I/O  I/O

2-6                                Revision 11
                                               40MX and 42MX FPGA Families

                      PL84

Pin Number  A40MX04 Function A42MX09 Function  A42MX16 Function  A42MX24 Function
      37                                                  I/O               I/O
      38    I/O       I/O                                 I/O
      39                                                  I/O            WD, I/O
      40    I/O       I/O                                 I/O            WD, I/O
      41                                                  I/O
      42    I/O       I/O                                 I/O               I/O
      43                                                                    I/O
      44    GND       I/O                               VCCA                I/O
      45                                                  I/O             VCCA
      46    I/O       I/O                                 I/O            WD, I/O
      47                                                  I/O            WD, I/O
      48    I/O       I/O                                 I/O            WD, I/O
      49                                                  I/O            WD, I/O
      50    I/O       VCCA                               GND                I/O
      51                                                  I/O              GND
      52    I/O       I/O                                 I/O            WD, I/O
      53                                                                 WD, I/O
      54    I/O       I/O                             SDO, I/O      SDO, TDO, I/O
      55                                                  I/O               I/O
      56    VCC       I/O                                 I/O               I/O
      57                                                  I/O               I/O
      58    I/O       I/O                                 I/O               I/O
      59                                                  I/O               I/O
      60    I/O       I/O                                 I/O               I/O
      61                                                  I/O               I/O
      62    I/O       GND                                 I/O               I/O
      63                                                  I/O               I/O
      64    I/O       I/O                                 I/O           TCK, I/O
      65                                                  LP                LP
      66    I/O       I/O                                                 VCCA
      67                                                VCCA              VCCI
      68    I/O       SDO, I/O                          VCCI                I/O
      69                                                                    I/O
      70    I/O       I/O                                 I/O               I/O
      71                                                  I/O               I/O
      72    I/O       I/O                                 I/O              GND
                                                          I/O               I/O
            I/O       I/O                                GND                I/O
                                                          I/O
            I/O       I/O                                 I/O

            I/O       I/O

            I/O       I/O

            I/O       I/O

            GND       I/O

            GND       I/O

            I/O       I/O

            I/O       LP

            CLK, I/O  VCCA

            I/O       VCCI

            MODE      I/O

            VCC       I/O

            VCC       I/O

            I/O       I/O

            I/O       GND

            I/O       I/O

            SDI, I/O  I/O

                           Revision 11                                             2-7
Package Pin Assignments

                                    PL84

     Pin Number  A40MX04 Function A42MX09 Function    A42MX16 Function  A42MX24 Function
           73                                                    I/O               I/O
           74            DCLK, I/O  I/O                          I/O               I/O
           75                                                    I/O               I/O
           76            PRA, I/O   I/O
           77                                                 SDI, I/O          SDI, I/O
           78            PRB, I/O   I/O                          I/O               I/O
           79                                                    I/O
           80            I/O        SDI, I/O                     I/O            WD, I/O
           81                                                    I/O            WD, I/O
           82            I/O        I/O                                         WD, I/O
           83                                                PRA, I/O          PRA, I/O
           84            I/O        I/O                          I/O
                                                                                   I/O
                         I/O        I/O                     CLKA, I/O         CLKA, I/O
                                                               VCCA
                         I/O        I/O                                          VCCA

                         I/O        PRA, I/O

                         GND        I/O

                         I/O        CLKA, I/O

                         I/O        VCCA

2-8                                      Revision 11
                                                       40MX and 42MX FPGA Families

PQ100

                                              100-Pin
                                               PQFP

       1001

       Revision 11                                     2-9
Package Pin Assignments

      Pin Number  A40MX02 Function          PQ100     A42MX09 Function  A42MX16 Function
             1               NC     A40MX04 Function             I/O               I/O
             2               NC
             3               NC                NC           DCLK, I/O         DCLK, I/O
             4               NC                NC                I/O               I/O
             5               NC                NC
             6                                 NC             MODE               MODE
             7           PRB, I/O              NC                I/O               I/O
             8               I/O           PRB, I/O              I/O               I/O
             9               I/O               I/O               I/O               I/O
            10               I/O               I/O               I/O               I/O
            11               I/O               I/O              GND               GND
            12               I/O               I/O               I/O               I/O
            13               I/O               I/O               I/O               I/O
            14              GND                I/O               I/O               I/O
            15               I/O              GND                I/O               I/O
            16               I/O               I/O               I/O               I/O
            17               I/O               I/O               I/O               I/O
            18               I/O               I/O
            19               I/O               I/O             VCCA              VCCA
            20              VCC                I/O             VCCI              VCCA
            21               I/O              VCC
            22               I/O               I/O               I/O               I/O
            23               I/O               I/O               I/O               I/O
            24               I/O               I/O               I/O               I/O
            25               I/O               I/O               I/O               I/O
            26               I/O               I/O              GND               GND
            27               I/O               I/O               I/O               I/O
            28               NC                I/O               I/O               I/O
            29               NC                NC                I/O               I/O
            30               NC                NC                I/O               I/O
            31               NC                NC                I/O               I/O
            32               NC                NC                I/O               I/O
            33               NC                I/O               I/O               I/O
            34               NC                I/O               I/O               I/O
            35               I/O               I/O               I/O               I/O
            36               I/O               I/O               I/O               I/O
                            GND                I/O               I/O               I/O
                                              GND               GND               GND
                                                                 I/O               I/O
                                                                 I/O               I/O

2-10                                Revision 11
                                                40MX and 42MX FPGA Families

Pin Number  A40MX02 Function          PQ100     A42MX09 Function  A42MX16 Function
      37              GND     A40MX04 Function             I/O               I/O
      38               I/O                                 I/O               I/O
      39               I/O              GND                I/O               I/O
      40               I/O               I/O
      41               I/O               I/O             VCCA              VCCA
      42               I/O               I/O               I/O               I/O
      43              VCC                I/O               I/O               I/O
      44              VCC                I/O               I/O               I/O
      45               I/O              VCC                I/O               I/O
      46               I/O              VCC                I/O               I/O
      47               I/O               I/O              GND               GND
      48               NC                I/O               I/O               I/O
      49               NC                I/O               I/O               I/O
      50               NC                I/O               I/O               I/O
      51               NC                I/O               I/O               I/O
      52               NC                I/O               I/O               I/O
      53               NC                NC
      54               NC                NC            SDO, I/O          SDO, I/O
      55               NC                NC                I/O               I/O
      56              VCC                NC                I/O               I/O
      57               I/O               NC                I/O               I/O
      58               I/O              VCC                I/O               I/O
      59               I/O               I/O              GND               GND
      60               I/O               I/O               I/O               I/O
      61               I/O               I/O               I/O               I/O
      62               I/O               I/O               I/O               I/O
      63              GND                I/O               I/O               I/O
      64               I/O               I/O               I/O               I/O
      65               I/O              GND                I/O               I/O
      66               I/O               I/O               LP                LP
      67               I/O               I/O
      68               I/O               I/O             VCCA              VCCA
      69              VCC                I/O             VCCI              VCCI
      70               I/O               I/O             VCCA              VCCA
      71               I/O              VCC
      72               I/O               I/O               I/O               I/O
                                         I/O               I/O               I/O
                                         I/O               I/O               I/O
                                                           I/O               I/O
                                                          GND               GND

                              Revision 11                         2- 11
Package Pin Assignments

      Pin Number  A40MX02 Function          PQ100     A42MX09 Function  A42MX16 Function
            73               I/O    A40MX04 Function             I/O               I/O
            74               I/O                                 I/O               I/O
            75               I/O               I/O               I/O               I/O
            76               I/O               I/O               I/O               I/O
            77               NC                I/O               I/O               I/O
            78               NC                I/O               I/O               I/O
            79               NC                NC
            80               NC                NC             SDI, I/O          SDI, I/O
            81               NC                NC                I/O               I/O
            82               NC                I/O               I/O               I/O
            83               I/O               I/O               I/O               I/O
            84               I/O               I/O               I/O               I/O
            85               I/O               I/O              GND               GND
            86              GND                I/O               I/O               I/O
            87              GND                I/O               I/O               I/O
            88               I/O              GND
            89               I/O              GND            PRA, I/O          PRA, I/O
            90                                 I/O               I/O               I/O
            91           CLK, I/O              I/O
            92               I/O           CLK, I/O         CLKA, I/O         CLKA, I/O
            93                                 I/O             VCCA              VCCA
            94            MODE               MODE                I/O               I/O
            95              VCC               VCC
            96              VCC               VCC           CLKB, I/O         CLKB, I/O
            97               NC                I/O               I/O               I/O
            98               NC                I/O
            99               NC                I/O           PRB, I/O          PRB, I/O
           100            SDI, I/O          SDI, I/O             I/O               I/O
                        DCLK, I/O         DCLK, I/O             GND               GND
                         PRA, I/O          PRA, I/O              I/O               I/O
                                                                 I/O               I/O
                                                                 I/O               I/O
                                                                 I/O               I/O

2-12                                Revision 11
                                             40MX and 42MX FPGA Families

PQ160

                           160
                        1

                                160-Pin
                                 PQFP

                                Revision 11  2- 13
Package Pin Assignments                    PQ160

           Pin Number    A42MX09 Function         A42MX16 Function  A42MX24 Function
                  1                                                            I/O
                  2      I/O                            I/O
                  3                                                       DCLK, I/O
                  4      DCLK, I/O                DCLK, I/O                    I/O
                  5
                  6      NC                             I/O                 WD, I/O
                  7                                                         WD, I/O
                  8      I/O                            I/O
                  9                                                          VCCI
                  10     I/O                            I/O                    I/O
                  11                                                           I/O
                  12     NC                             VCCI                   I/O
                  13                                                           I/O
                  14     I/O                            I/O                   GND
                  15                                                           I/O
                  16     I/O                            I/O
                  17                                                        WD, I/O
                  18     I/O                            I/O                 WD, I/O
                  19
                  20     NC                             I/O                    I/O
                  21                                                       PRB, I/O
                  22     GND                            GND
                  23                                                           I/O
                  24     NC                             I/O               CLKB, I/O
                  25
                  26     I/O                            I/O                    I/O
                  27                                                         VCCA
                  28     I/O                            I/O               CLKA, I/O
                  29
                  30     I/O                            I/O                    I/O
                  31                                                       PRA, I/O
                  32     PRB, I/O                       PRB, I/O            WD, I/O
                  33                                                        WD, I/O
                  34     I/O                            I/O
                  35                                                           I/O
                  36     CLKB, I/O                CLKB, I/O                    I/O
                                                                               I/O
                         I/O                            I/O                 WD, I/O
                                                                              GND
                         VCCA                           VCCA                WD, I/O
                                                                               I/O
                         CLKA, I/O                CLKA, I/O                    I/O
                                                                               I/O
                         I/O                            I/O                  VCCI
                                                                            WD, I/O
                         PRA, I/O                       PRA, I/O

                         NC                             I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         NC                             I/O

                         I/O                            I/O

                         GND                            GND

                         NC                             I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         NC                             VCCI

                         I/O                            I/O

2-14                                       Revision 11
                                                       40MX and 42MX FPGA Families

                              PQ160

Pin Number  A42MX09 Function         A42MX16 Function  A42MX24 Function
      37                                                       WD, I/O
      38    I/O                            I/O                 SDI, I/O
      39                                                          I/O
      40    SDI, I/O                       SDI, I/O              GND
      41                                                          I/O
      42    I/O                            I/O                    I/O
      43                                                          I/O
      44    GND                            GND                   GND
      45                                                          I/O
      46    I/O                            I/O                    I/O
      47                                                          I/O
      48    I/O                            I/O                    I/O
      49                                                         GND
      50    I/O                            I/O                    I/O
      51                                                          I/O
      52    GND                            GND                    I/O
      53                                                          I/O
      54    I/O                            I/O                  VCCA
      55                                                          I/O
      56    I/O                            I/O                    I/O
      57                                                        VCCA
      58    I/O                            I/O                  VCCI
      59                                                         GND
      60    I/O                            I/O                  VCCA
      61                                                          LP
      62    GND                            GND                TCK, I/O
      63                                                          I/O
      64    I/O                            I/O                   GND
      65                                                          I/O
      66    I/O                            I/O                    I/O
      67                                                          I/O
      68    NC                             I/O                    I/O
      69                                                         GND
      70    I/O                            I/O                    I/O
      71                                                          I/O
      72    NC                             VCCA                   I/O

            I/O                            I/O

            I/O                            I/O

            VCCA                           VCCA

            VCCI                           VCCI

            GND                            GND

            VCCA                           VCCA

            LP                             LP

            I/O                            I/O

            I/O                            I/O

            GND                            GND

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

            GND                            GND

            NC                             I/O

            I/O                            I/O

            I/O                            I/O

                              Revision 11                                2- 15
Package Pin Assignments                    PQ160

           Pin Number    A42MX09 Function         A42MX16 Function  A42MX24 Function
                  73                                                           I/O
                  74     I/O                            I/O                    I/O
                  75                                                           I/O
                  76     I/O                            I/O                    I/O
                  77                                                           I/O
                  78     NC                             I/O                    I/O
                  79                                                           I/O
                  80     I/O                            I/O                   GND
                  81                                                           I/O
                  82     NC                             I/O
                  83                                                   SDO, TDO, I/O
                  84     I/O                            I/O                 WD, I/O
                  85                                                        WD, I/O
                  86     NC                             I/O                    I/O
                  87                                                         VCCI
                  88     GND                            GND                    I/O
                  89                                                        WD, I/O
                  90     I/O                            I/O                   GND
                  91                                                           I/O
                  92     SDO, I/O                       SDO, I/O               I/O
                  93                                                           I/O
                  94     I/O                            I/O                    I/O
                  95                                                           I/O
                  96     I/O                            I/O                    I/O
                  97                                                        WD, I/O
                  98     I/O                            I/O                    I/O
                  99                                                         VCCA
                 100     NC                             VCCI                  GND
                 101                                                           I/O
                 102     I/O                            I/O                    I/O
                 103                                                           I/O
                 104     I/O                            I/O                    I/O
                 105                                                           I/O
                 106     GND                            GND                    I/O
                 107                                                        WD, I/O
                 108     NC                             I/O                 WD, I/O
                                                                               I/O
                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         VCCA                           VCCA

                         GND                            GND

                         NC                             I/O

                         I/O                            I/O

                         I/O                            I/O

                         NC                             I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

2-16                                       Revision 11
                                                       40MX and 42MX FPGA Families

                              PQ160

Pin Number  A42MX09 Function         A42MX16 Function  A42MX24 Function
     109                                                         GND
      110   GND                            GND                    I/O
      111
      112   NC                             I/O                 WD, I/O
      113                                                      WD, I/O
      114   I/O                            I/O
      115                                                         I/O
      116   I/O                            I/O                  VCCI
      117                                                      WD, I/O
      118   I/O                            I/O                 WD, I/O
      119
     120    NC                             VCCI                   I/O
     121                                                       TDI, I/O
     122    I/O                            I/O                TMS, I/O
     123
     124    NC                             I/O                   GND
     125                                                          I/O
     126    I/O                            I/O                    I/O
     127                                                          I/O
     128    I/O                            I/O                    I/O
     129                                                         GND
     130    I/O                            I/O                    I/O
     131                                                          I/O
     132    GND                            GND                    I/O
     133                                                          I/O
     134    I/O                            I/O                   GND
     135                                                          I/O
     136    I/O                            I/O                    I/O
     137                                                          I/O
     138    I/O                            I/O                    I/O
     139                                                        VCCA
     140    NC                             I/O                    I/O
     141                                                          I/O
     142    GND                            GND                  VCCA
     143                                                        VCCI
     144    I/O                            I/O                   GND
                                                                  I/O
            I/O                            I/O                    I/O
                                                                  I/O
            I/O                            I/O                    I/O

            NC                             I/O

            GND                            GND

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

            NC                             VCCA

            I/O                            I/O

            I/O                            I/O

            NC                             VCCA

            VCCI                           VCCI

            GND                            GND

            NC                             I/O

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

                              Revision 11                                2- 17
Package Pin Assignments                    PQ160

           Pin Number    A42MX09 Function         A42MX16 Function  A42MX24 Function
                 145                                                          GND
                 146     GND                            GND                    I/O
                 147                                                           I/O
                 148     NC                             I/O                    I/O
                 149                                                           I/O
                 150     I/O                            I/O                  VCCA
                 151                                                           I/O
                 152     I/O                            I/O                    I/O
                 153                                                           I/O
                 154     I/O                            I/O                    I/O
                 155                                                          GND
                 156     NC                             VCCA                   I/O
                 157                                                           I/O
                 158     NC                             I/O                    I/O
                 159                                                         MODE
                 160     NC                             I/O                   GND

                         NC                             I/O

                         NC                             I/O

                         GND                            GND

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         MODE                           MODE

                         GND                            GND

2-18                                       Revision 11
                                        40MX and 42MX FPGA Families

PQ208

                     208
                  1

                          208-Pin PQFP

                          Revision 11   2- 19
Package Pin Assignments                    PQ208

           Pin Number    A42MX16 Function         A42MX24 Function  A42MX36 Function
                  1                                                           GND
                  2      GND                            GND                  VCCA
                  3                                                          MODE
                  4      NC                             VCCA                   I/O
                  5                                                            I/O
                  6      MODE                           MODE                   I/O
                  7                                                            I/O
                  8      I/O                            I/O                    I/O
                  9                                                            I/O
                  10     I/O                            I/O                    I/O
                  11                                                           I/O
                  12     I/O                            I/O                    I/O
                  13                                                           I/O
                  14     I/O                            I/O                    I/O
                  15                                                           I/O
                  16     I/O                            I/O                    I/O
                  17                                                         VCCA
                  18     NC                             I/O                    I/O
                  19                                                           I/O
                  20     NC                             I/O                    I/O
                  21                                                           I/O
                  22     NC                             I/O                   GND
                  23                                                           I/O
                  24     I/O                            I/O                    I/O
                  25                                                           I/O
                  26     I/O                            I/O                    I/O
                  27                                                          GND
                  28     I/O                            I/O                  VCCI
                  29                                                         VCCA
                  30     I/O                            I/O                    I/O
                  31                                                           I/O
                  32     NC                             I/O                  VCCA
                  33                                                           I/O
                  34     VCCA                           VCCA                   I/O
                  35                                                           I/O
                  36     I/O                            I/O                    I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         GND                            GND

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         GND                            GND

                         VCCI                           VCCI

                         VCCA                           VCCA

                         I/O                            I/O

                         I/O                            I/O

                         VCCA                           VCCA

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

                         I/O                            I/O

2-20                                       Revision 11
                                                       40MX and 42MX FPGA Families

                              PQ208

Pin Number  A42MX16 Function         A42MX24 Function  A42MX36 Function
      37                                                          I/O
      38    I/O                            I/O                    I/O
      39                                                          I/O
      40    I/O                            I/O                    I/O
      41                                                          I/O
      42    I/O                            I/O                    I/O
      43                                                          I/O
      44    I/O                            I/O                    I/O
      45                                                          I/O
      46    NC                             I/O                    I/O
      47                                                          I/O
      48    NC                             I/O                    I/O
      49                                                          I/O
      50    NC                             I/O                    I/O
      51                                                          I/O
      52    I/O                            I/O                   GND
      53                                                         GND
      54    I/O                            I/O
      55                                                      TMS, I/O
      56    I/O                            I/O                 TDI, I/O
      57
      58    I/O                            I/O                    I/O
      59                                                       WD, I/O
      60    I/O                            I/O                 WD, I/O
      61
      62    I/O                            I/O                    I/O
      63                                                        VCCI
      64    NC                             I/O
      65                                                          I/O
      66    NC                             I/O                    I/O
      67                                                          I/O
      68    GND                            GND                    I/O
      69                                                    QCLKA, I/O
      70    GND                            GND                 WD, I/O
      71                                                       WD, I/O
      72    I/O                            TMS, I/O               I/O
                                                                  I/O
            I/O                            TDI, I/O            WD, I/O
                                                               WD, I/O
            I/O                            I/O                    I/O

            I/O                            WD, I/O

            I/O                            WD, I/O

            I/O                            I/O

            VCCI                           VCCI

            NC                             I/O

            NC                             I/O

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

            I/O                            WD, I/O

            NC                             WD, I/O

            NC                             I/O

            I/O                            I/O

            I/O                            WD, I/O

            I/O                            WD, I/O

            I/O                            I/O

                              Revision 11                                2- 21
Package Pin Assignments                    PQ208

           Pin Number    A42MX16 Function         A42MX24 Function  A42MX36 Function
                  73                                                           I/O
                  74     I/O                            I/O                    I/O
                  75                                                           I/O
                  76     I/O                            I/O                    I/O
                  77                                                           I/O
                  78     I/O                            I/O                   GND
                  79
                  80     I/O                            I/O                  VCCA
                  81                                                         VCCI
                  82     I/O                            I/O
                  83                                                           I/O
                  84     GND                            GND                    I/O
                  85                                                           I/O
                  86     VCCA                           VCCA                   I/O
                  87                                                        WD, I/O
                  88     NC                             VCCI                WD, I/O
                  89                                                           I/O
                  90     I/O                            I/O                    I/O
                  91                                                           I/O
                  92     I/O                            I/O                    I/O
                  93                                                     QCLKB, I/O
                  94     I/O                            I/O                    I/O
                  95                                                        WD, I/O
                  96     I/O                            I/O                 WD, I/O
                  97                                                           I/O
                  98     I/O                            WD, I/O                I/O
                  99                                                           I/O
                 100     I/O                            WD, I/O              VCCI
                 101                                                           I/O
                 102     I/O                            I/O                 WD, I/O
                 103                                                        WD, I/O
                 104     I/O                            I/O                    I/O
                 105                                                   SDO, TDO, I/O
                 106     NC                             I/O                    I/O
                 107                                                          GND
                 108     NC                             I/O                  VCCA
                                                                               I/O
                         I/O                            I/O                    I/O

                         I/O                            I/O

                         I/O                            WD, I/O

                         I/O                            WD, I/O

                         NC                             I/O

                         NC                             I/O

                         NC                             I/O

                         VCCI                           VCCI

                         I/O                            I/O

                         I/O                            WD, I/O

                         I/O                            WD, I/O

                         I/O                            I/O

                         SDO, I/O                 SDO, TDO, I/O

                         I/O                            I/O

                         GND                            GND

                         NC                             VCCA

                         I/O                            I/O

                         I/O                            I/O

2-22                                       Revision 11
                                                       40MX and 42MX FPGA Families

                              PQ208

Pin Number  A42MX16 Function         A42MX24 Function  A42MX36 Function
     109                                                          I/O
      110   I/O                            I/O                    I/O
      111                                                         I/O
      112   I/O                            I/O                    I/O
      113                                                         I/O
      114   I/O                            I/O                    I/O
      115                                                         I/O
      116   NC                             I/O                    I/O
      117                                                         I/O
      118   NC                             I/O                    I/O
      119                                                         I/O
     120    NC                             I/O                    I/O
     121                                                          I/O
     122    NC                             I/O                    I/O
     123                                                          I/O
     124    I/O                            I/O                    I/O
     125                                                          I/O
     126    I/O                            I/O                   GND
     127                                                          I/O
     128    I/O                            I/O
     129                                                      TCK, I/O
     130    I/O                            I/O                    LP
     131
     132    I/O                            I/O                  VCCA
     133                                                         GND
     134    I/O                            I/O                  VCCI
     135                                                        VCCA
     136    I/O                            I/O                    I/O
     137                                                          I/O
     138    I/O                            I/O                  VCCA
     139                                                          I/O
     140    I/O                            I/O                    I/O
     141                                                          I/O
     142    I/O                            I/O                    I/O
     143                                                          I/O
     144    GND                            GND                    I/O
                                                                  I/O
            I/O                            I/O                    I/O

            I/O                            TCK, I/O

            LP                             LP

            VCCA                           VCCA

            GND                            GND

            VCCI                           VCCI

            VCCA                           VCCA

            I/O                            I/O

            I/O                            I/O

            VCCA                           VCCA

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

            NC                             I/O

            I/O                            I/O

            I/O                            I/O

            I/O                            I/O

                              Revision 11                                2- 23
Package Pin Assignments                    PQ208

           Pin Number    A42MX16 Function         A42MX24 Function  A42MX36 Function
                 145                                                           I/O
                 146     I/O                            I/O                    I/O
                 147                                                           I/O
                 148     NC                             I/O                    I/O
                 149                                                           I/O
                 150     NC                             I/O                   GND
                 151                                                           I/O
                 152     NC                             I/O                    I/O
                 153                                                           I/O
                 154     NC                             I/O                    I/O
                 155                                                           I/O
                 156     GND                            GND                    I/O
                 157                                                          GND
                 158     I/O                            I/O                    I/O
                 159
                 160     I/O                            I/O                 SDI, I/O
                 161                                                           I/O
                 162     I/O                            I/O
                 163                                                        WD, I/O
                 164     I/O                            I/O                 WD, I/O
                 165
                 166     I/O                            I/O                    I/O
                 167                                                         VCCI
                 168     I/O                        &