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A2F060M3G-TQG288YI

器件型号:A2F060M3G-TQG288YI
器件类别:半导体    可编程逻辑器件   
厂商名称:Microsemi
厂商官网:https://www.microsemi.com
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器件描述

FPGA, 1536 CLBS, 60000 GATES, PBGA256

现场可编程门阵列, 1536 CLBS, 60000 , PBGA256

参数

A2F060M3G-TQG288YI功能数量 1
A2F060M3G-TQG288YI端子数量 256
A2F060M3G-TQG288YI最大供电/工作电压 1.58 V
A2F060M3G-TQG288YI最小供电/工作电压 1.42 V
A2F060M3G-TQG288YI额定供电电压 1.5 V
A2F060M3G-TQG288YI加工封装描述 1 MM PITCH, GREEN, FBGA-256
A2F060M3G-TQG288YI状态 ACTIVE
A2F060M3G-TQG288YI工艺 CMOS
A2F060M3G-TQG288YI包装形状 SQUARE
A2F060M3G-TQG288YI包装尺寸 GRID ARRAY, LOW PROFILE
A2F060M3G-TQG288YI表面贴装 Yes
A2F060M3G-TQG288YI端子形式 BALL
A2F060M3G-TQG288YI端子间距 1 mm
A2F060M3G-TQG288YI端子位置 BOTTOM
A2F060M3G-TQG288YI包装材料 PLASTIC/EPOXY
A2F060M3G-TQG288YI组织 1536 CLBS, 60000 GATES
A2F060M3G-TQG288YI可配置逻辑模块数量 1536
A2F060M3G-TQG288YI可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
A2F060M3G-TQG288YI等效门电路数量 60000

A2F060M3G-TQG288YI器件文档内容

                                                                                                                                             Revision 10

SmartFusion Customizable System-on-Chip (cSoC)

Microcontroller Subsystem (MSS)                                           Programmable Embedded FIFO Control Logic
    Hard 100 MHz 32-Bit ARM CortexTM-M3                            Secure ISP with 128-Bit AES via JTAG
                                                                      FlashLock to Secure FPGA Contents
          1.25 DMIPS/MHz Throughput from Zero Wait State
              Memory                                                 Five Clock Conditioning Circuits (CCCs) with up to 2
                                                                          Integrated Analog PLLs
          Memory Protection Unit (MPU)
          Single Cycle Multiplication, Hardware Divide                   Phase Shift, Multiply/Divide, and Delay Capabilities
          JTAG Debug (4 wires), Serial Wire Debug (SWD, 2                Frequency: Input 1.5350 MHz, Output 0.75 to

              wires), and Single Wire Viewer (SWV) Interfaces                  350 MHz
    Internal Memory
                                                                 Programmable Analog
          Embedded Nonvolatile Flash Memory (eNVM), 128
              Kbytes to 512 Kbytes                               Analog Front-End (AFE)

          Embedded High-Speed SRAM (eSRAM), 16 Kbytes                Up to Three 12-Bit SAR ADCs
              to 64 Kbytes, Implemented in 2 Physical Blocks to
              Enable Simultaneous Access from 2 Different                  500 Ksps in 12-Bit Mode
              Masters                                                      550 Ksps in 10-Bit Mode
                                                                           600 Ksps in 8-Bit Mode
    Multi-Layer AHB Communications Matrix                           Internal 2.56 V Reference or Optional External
                                                                          Reference
          Provides up to 16 Gbps of On-Chip Memory
              Bandwidth,1 Allowing Multi-Master Schemes               One First-Order  DAC (sigma-delta) per ADC

    10/100 Ethernet MAC with RMII Interface2                            8-Bit, 16-Bit, or 24-Bit 500 Ksps Update Rate
                                                                      Up to 5 High-Performance Analog Signal Conditioning
    Programmable External Memory Controller, Which
         Supports:                                                        Blocks (SCB) per Device, Each Including:

          Asynchronous Memories                                           Two High-Voltage Bipolar Voltage Monitors (with 4
          NOR Flash, SRAM, PSRAM                                              input ranges from 2.5 V to 11.5/+14 V) with 1%
          Synchronous SRAMs                                                   Accuracy
    Two I2C Peripherals
                                                                           High Gain Current Monitor, Differential Gain = 50, up
    Two 16550 Compatible UARTs                                               to 14 V Common Mode

    Two SPI Peripherals                                                 Temperature Monitor (Resolution = C in 12-Bit
                                                                               Mode; Accurate from 55C to 150C)
    Two 32-Bit Timers
                                                                      Up to Ten High-Speed Voltage Comparators
    32-Bit Watchdog Timer                                               (tpd = 15 ns)

    8-Channel DMA Controller to Offload the Cortex-M3          Analog Compute Engine (ACE)
         from Data Transactions
                                                                      Offloads Cortex-M3Based MSS from Analog
    Clock Sources                                                       Initialization and Processing of ADC, DAC, and SCBs

          32 KHz to 20 MHz Main Oscillator                           Sample Sequence Engine for ADC and DAC Parameter
          Battery-Backed 32 KHz Low Power Oscillator with                Set-Up

              Real-Time Counter (RTC)                                 Post-Processing Engine for Functions such as Low-
          100 MHz Embedded RC Oscillator; 1% Accurate                    Pass Filtering and Linear Transformation
          Embedded Analog PLL with 4 Output Phases (0, 90,
                                                                      Easily Configured via GUI in Libero System-on-Chip
              180, 270)                                                   (SoC) Software

High-Performance FPGA                                            I/Os and Operating Voltage
    Based on proven ProASIC3 FPGA Fabric
                                                                      FPGA I/Os
    Low Power, Firm-Error Immune 130-nm, 7-Layer Metal,
         Flash-Based CMOS Process                                          LVDS, PCI, PCI-X, up to 24 mA IOH/IOL
                                                                           Up to 350 MHz
    Nonvolatile, Instant On, Retains Program When                   MSS I/Os
         Powered Off
                                                                           Schmitt Trigger, up to 6 mA IOH, 8 mA IOL
    350 MHz System Performance                                           Up to 180 MHz
                                                                      Single 3.3 V Power Supply with On-Chip 1.5 V Regulator
    Embedded SRAMs and FIFOs
                                                                      External 1.5 V Is Allowed by Bypassing Regulator
          Variable Aspect Ratio 4,608-Bit SRAM Blocks                    (digital VCC = 1.5 V for FPGA and MSS, analog VCC =
          x1, x2, x4, x9, and x18 Organizations                          3.3 V and 1.5 V)
          True Dual-Port SRAM (excluding x18)

1 Theoretical maximum
2 A2F200 and larger devices

January 2013                                                     I

2013 Microsemi Corporation
SmartFusion Customizable System-on-Chip (cSoC)

SmartFusion cSoC Family Product Table

                                       A2F060                   A2F200              A2F500

FPGA Fabric                         TQ144 CS288 FG256 PQ208 CS288 FG256 FG484 PQ208 CS288 FG256 FG484

System Gates                           60,000                   200,000             500,000
Tiles (D-flip-flops)                   1,536                     4,608              11,520

RAM Blocks (4,608 bits)                    8                        8                  24
                                       A2F060                   A2F200              A2F500

Microcontroller Subsystem (MSS) TQ144 CS288 FG256 PQ208 CS288 FG256 FG484 PQ208 CS288 FG256 FG484

Flash (Kbytes)                         128                      256                    512

SRAM (Kbytes)                          16                       64                     64

Cortex-M3 processor with MPU           Yes                      Yes                    Yes

10/100 Ethernet MAC                    No                       Yes                    Yes

External Memory Controller (EMC)      26-/16-bit    26-bit address,16-bit data   26-/16-bit address/data

                                       address/data

DMA                                    8 Ch                     8 Ch                   8 Ch
I2C                                      2                        2                      2

SPI                                 1           2    1                2          1           2
16550 UART
                                       2                        2                      2

32-Bit Timer                           2                        2                      2
PLL
32 KHz Low Power Oscillator            1                        1                1  2        1  2
100 MHz On-Chip RC Oscillator
Main Oscillator (32 KHz to 20 MHz)     1                        1                      1

Programmable Analog                    1                        1                      1

                                       1                        1                      1

                                       A2F060                   A2F200              A2F500

                                    TQ144 CS288 FG256 PQ208 CS288 FG256 FG484 PQ208 CS288 FG256 FG484

ADCs (8-/10-/12-bit SAR)               1                        2                   2           3

DACs (8-/16-/24-bit sigma-delta)       1                        2                   2           3

Signal Conditioning Blocks (SCBs)      1                        4                   4           5

Comparator*                            2                        8                   8           10

Current Monitors*                      1                        4                   4           5

Temperature Monitors*                  1                        4                   4           5

Bipolar High Voltage Monitors*         2                        8                   8           10

Note: *These functions share I/O pins and may not all be available at the same time. See the "Analog Front-End Overview" section in
          the SmartFusion Programmable Analog User's Guide for details.

II                                                 Revision 10
                                                                       SmartFusion Customizable System-on-Chip (cSoC)

Package I/Os: MSS + FPGA I/Os

Device                      A2F0601                           A2F2002                        A2F5002

Package               TQ144 CS288 FG256 PQ208 CS288 FG256 FG484 PQ208 CS288 FG256 FG484

Direct Analog Inputs    11  11       11       8            8   8              8  8           8  8      12

Shared Analog Inputs    4   4        4        16           16  16      16        16   16        16     20

Total Analog Inputs     15  15       15       24           24  24      24        24   24        24     32

Analog Outputs          1   1        1        1            2   2              2  1           2  2               3
MSS I/Os3,4
FPGA I/Os             215   285      265      22           31  25      41        22   31        25     41

                      336   68       66       66           78  66      94        666  78        66     128

Total I/Os              70  112      108      113         135  117     161       113  135       117    204

Notes:
1. There are no LVTTL capable direct inputs available on A2F060 devices.
2. These pins are shared between direct analog inputs to the ADCs and voltage/current/temperature monitors.
3. 16 MSS I/Os are multiplexed and can be used as FPGA I/Os, if not needed for MSS. These I/Os support Schmitt triggers and

    support only LVTTL and LVCMOS (1.5 / 1.8 / 2.5, 3.3 V) standards.
4. 9 MSS I/Os are primarily for 10/100 Ethernet MAC and are also multiplexed and can be used as FPGA I/Os if Ethernet MAC is

    not used in a design. These I/Os support Schmitt triggers and support only LVTTL and LVCMOS (1.5 / 1.8 / 2.5, 3.3 V
    standards.
5. 10/100 Ethernet MAC is not available on A2F060.
6. EMC is not available on the A2F500 PQ208 and A2F060 TQ144 package.

Table 1 SmartFusion cSoC Package Sizes Dimensions

Package                              TQ144           PQ208             CS288        FG256              FG484
                                                                                    17 17            23 23
Length Width (mm\mm)               20 20         28 28
Nominal Area (mm2)                     400             784                            289                529
                                                                                      1.0                1.0
Pitch (mm)                           0.5             0.5                              1.60               2.23

Height (mm)                          1.40            3.40

SmartFusion cSoC Device Status

Device                                                                                 Status
A2F060                                                              Preliminary: CS288, FG256, TQ144
A2F200                                                         Production: CS288, FG256, FG484, PQ208
A2F500                                                         Production: CS288, FG256, FG484, PQ208

                                              Revision 10                                                       III
SmartFusion Customizable System-on-Chip (cSoC)

SmartFusion cSoC Block Diagram

           Supervisor                                   CortexTM- M3                                     PPB   SysReg
                                                                                                                ENVM
    PLL         OSC    RC           +                                                                         ESRAM

                                             JTAG  NVIC            SysTick

    WDT    32 KHz      RTC                                                                                             Microcontroller Subsystem
                                                                                                                       Programmable Analog
                                         3V  SWD                   MPU                                                 FPGA Fabric

                                    

SPI 1                   APB                       S            D  I                                                   APB                        SPI 2
UART 1                 EFROM
                                                                   AHB Bus Matrix
I2C 1                    IAP
                                       PDMA        APB             EMC                            10/100               Timer1                     UART 2
                                                                                                  EMAC                 Timer2                      I2C 2

           SCB

    Temp.  Volt Mon.                         Analog Compute
    Mon.    (ABPS)                                 Engine

    Curr.  Comparator          ADC                                                                 DAC
    Mon.                                                                                          (SDD)
                                             Sample Sequencing
                                                     Engine                                        DAC                                                    VersaTiles
                                                                                                  (SDD)
           ....                                                                                                                          ........
                                  ............
                                                                                      ............            SRAM SRAM SRAM ........ SRAM SRAM SRAM
           SCB

    Temp.  Volt Mon.           ADC           Post Processing
    Mon.    (ABPS)                                 Engine

    Curr.  Comparator
    Mon.

Legend:
         SDD Sigma-delta DAC
         SCB Signal conditioning block
         PDMA Peripheral DMA
         IAP In-application programming
         ABPS Active bipolar prescaler
         WDT Watchdog Timer
         SWD Serial Wire Debug

IV                                                                          Revision 10
                                                                                                      SmartFusion Customizable System-on-Chip (cSoC)

SmartFusion cSoC System Architecture

                                                                                              Bank 0

Bank 5                                                                                                                  Bank 1

        ISP AES Decryption                Embedded FlashROM                                            Charge Pumps
                                                  (eFROM)
                                                                                                       Embedded NVM
Bank 4                         Cortex-M3 Microcontroller Subsystem (MSS)                                    (eNVM)      Bank 2

                                                                                                      Embedded SRAM
                                                                                                           (eSRAM)

        SCB                    SCB   ADC and DAC ADC and DAC                                          SCB          SCB

                               Osc.  CCC         Bank 3                                               FPGA Analog
                                          PLL/CCC MSS

Note: Architecture for A2F200

                                          Revision 10                                                                           V
SmartFusion Customizable System-on-Chip (cSoC)

Product Ordering Codes

A2F200  M3           F_              1      FG          G        484     Y                   I

                                                                                               Application (junction temperature range)
                                                                                                   Blank = Commercial (0 to +85C)
                                                                                                          I = Industrial (40 to +100C)
                                                                                                        ES = Engineering Silicon (room temperature only)

                                                                              Security Feature*
                                                                                   Y = Device Includes License to Implement IP Based on the
                                                                                        Cryptography Research, Inc. (CRI) Patent Portfolio

                                                                              Blank = Device Does Not Include License to Implement IP Based
                                                                                        on the Cryptography Research, Inc. (CRI) Patent Portfolio

                                                                         Package Lead Count

                                                                           208
                                                                           256
                                                                           288
                                                                           484

                                                                      Lead-Free Packaging Options

                                                                               Blank = Standard Packaging
                                                                                     G = RoHS-Compliant (green) Packaging

                                                        Package Type

                                                           TQ = Thin Quad Flat Pack (0.5 mm pitch)
                                                           PQ = Plastic Quad Flat Pack (0.5 mm pitch)
                                                           CS = Chip Scale Package (0.5 mm pitch)
                                                           FG = Fine Pitch Ball Grid Array (1.0 mm pitch)

                                        Speed Grade

                                        Blank = 80 MHz MSS Speed; FPGA Fabric at Standard Speed

                                            1 = 100 MHz MSS Speed; FPGA Fabric 15% Faster than Standard

                               eNVM Size                Currently only the following eNVM sizes are available
                                         A = 8 Kbytes   per device:
                                         B = 16 Kbytes

                                     C = 32 Kbytes         A2F500M3 G
                                                           A2F200M3 F
                                     D = 64 Kbytes         A2F060M3 E
                                     E = 128 Kbytes
                     CPU Type        F = 256 Kbytes
                                     G = 512 Kbytes

                     M3 = Cortex-M3

        Part Number

        SmartFusion Devices
             A2F060 = 60,000 System Gates
             A2F200 = 200,000 System Gates
             A2F500 = 500,000 System Gates

Note: *Most devices in the SmartFusion cSoC family can be ordered with the Y suffix. Devices with a package size greater or equal to
          5x5 mm are supported. Contact your local Microsemi SoC Products Group sales representative for more information.

Temperature Grade Offerings

SmartFusion cSoC                                        A2F060                                  A2F200                     A2F500
                                                                                                                              
TQ144                                                      C, I                                    C, I                       C, I
                                                                                                   C, I
PQ208                                                                                             C, I                       C, I
                                                                                                   C, I                       C, I
CS288                                                      C, I                                                               C, I

FG256                                                      C, I

FG484                                                      

Notes:
1. C = Commercial Temperature Range: 0C to 85C Junction
2. I = Industrial Temperature Range: 40C to 100C Junction

VI                                                               Revision 10
                                                                                        SmartFusion Customizable System-on-Chip (cSoC)

Table of Contents

SmartFusion Family Overview

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

SmartFusion DC and Switching Characteristics

General Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
Calculating Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
User I/O Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19
VersaTile Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-55
Global Resource Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-59
RC Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-61
Main and Lower Power Crystal Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-62
Clock Conditioning Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-63
FPGA Fabric SRAM and FIFO Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-65
Embedded Nonvolatile Memory Block (eNVM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-75
Embedded FlashROM (eFROM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-76
JTAG 1532 Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-76
Programmable Analog Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-77
Serial Peripheral Interface (SPI) Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-89
Inter-Integrated Circuit (I2C) Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-91

SmartFusion Development Tools

Types of Design Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
SmartFusion Ecosystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
Middleware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6

SmartFusion Programming

In-System Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
In-Application Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
Typical Programming and Erase Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9

Pin Descriptions

Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
User-Defined Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
Global I/O Naming Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
User Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
Special Function Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
JTAG Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
Microcontroller Subsystem (MSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
Analog Front-End (AFE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
Analog Front-End Pin-Level Function Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16
TQ144 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-18
CS288 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22
PQ208 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-32
FG256 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-39

                                                                                             Revision 10
Table of Contents
FG484 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-48

Datasheet Information

List of Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
Datasheet Categories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
Microsemi SoC Products Group Safety Critical, Life Support, and High-Reliability Applications Policy . . . . . . . . . 6-13

                                                                                           Revision 10
1 SmartFusion Family Overview

Introduction

                  The SmartFusion family of cSoCs builds on the technology first introduced with the Fusion mixed signal
                  FPGAs. SmartFusion cSoCs are made possible by integrating FPGA technology with programmable
                  high-performance analog and hardened ARM Cortex-M3 microcontroller blocks on a flash semiconductor
                  process. The SmartFusion cSoC takes its name from the fact that these three discrete technologies are
                  integrated on a single chip, enabling the lowest cost of ownership and smallest footprint solution to you.

General Description

            Microcontroller Subsystem (MSS)

                  The MSS is composed of a 100 MHz Cortex-M3 processor and integrated peripherals, which are
                  interconnected via a multi-layer AHB bus matrix (ABM). This matrix allows the Cortex-M3 processor,
                  FPGA fabric master, Ethernet message authentication controller (MAC), when available, and peripheral
                  DMA (PDMA) controller to act as masters to the integrated peripherals, FPGA fabric, embedded
                  nonvolatile memory (eNVM), embedded synchronous RAM (eSRAM), external memory controller
                  (EMC), and analog compute engine (ACE) blocks.
                  SmartFusion cSoCs of different densities offer various sets of integrated peripherals. Available
                  peripherals include SPI, I2C, and UART serial ports, embedded FlashROM (EFROM), 10/100 Ethernet
                  MAC, timers, phase-locked loops (PLLs), oscillators, real-time counters (RTC), and peripheral DMA
                  controller (PDMA).

            Programmable Analog

             Analog Front-End (AFE)

                  SmartFusion cSoCs offer an enhanced analog front-end compared to Fusion devices. The successive
                  approximation register analog-to-digital converters (SAR ADC) are similar to those found on Fusion
                  devices. SmartFusion cSoC also adds first order sigma-delta digital-to-analog converters (SDD DAC).
                  SmartFusion cSoCs can handle multiple analog signals simultaneously with its signal conditioning blocks
                  (SCBs). SCBs are made of a combination of active bipolar prescalers (ABPS), comparators, current
                  monitors and temperature monitors. ABPS modules allow larger bipolar voltages to be fed to the ADC.
                  Current monitors take the voltage across an external sense resistor and convert it to a voltage suitable
                  for the ADC input range. Similarly, the temperature monitor reads the current through an external PN-
                  junction (diode or transistor) and converts it internally for the ADC. The SCB also includes comparators
                  to monitor fast signal thresholds without using the ADC. The output of the comparators can be fed to the
                  analog compute engine or the ADC.

             Analog Compute Engine (ACE)

                  The mixed signal blocks found in SmartFusion cSoCs are controlled and connected to the rest of the
                  system via a dedicated processor called the analog compute engine (ACE). The role of the ACE is to
                  offload control of the analog blocks from the Cortex-M3, thus offering faster throughput or better power
                  consumption compared to a system where the main processor is in charge of monitoring the analog
                  resources. The ACE is built to handle sampling, sequencing, and post-processing of the ADCs, DACs,
                  and SCBs.

Revision 10  1-1
SmartFusion Family Overview

            ProASIC3 FPGA Fabric

                  The SmartFusion cSoC family, based on the proven, low power, firm-error immune ProASIC3 flash
                  FPGA architecture, benefits from the advantages only flash-based devices offer:

             Reduced Cost of Ownership

                  Advantages to the designer extend beyond low unit cost, high performance, and ease of use. Flash-
                  based SmartFusion cSoCs are Instant On and do not need to be loaded from an external boot PROM at
                  each power-up. On-board security mechanisms prevent access to the programming information and
                  enable secure remote updates of the FPGA logic. Designers can perform secure remote in-system
                  programming (ISP) to support future design iterations and critical field upgrades, with confidence that
                  valuable IP cannot be compromised or copied. Secure ISP can be performed using the industry standard
                  AES algorithm with MAC data authentication on the device.

             Low Power

                  Flash-based SmartFusion cSoCs exhibit power characteristics similar to those of an ASIC, making them
                  an ideal choice for power-sensitive applications. With SmartFusion cSoCs, there is no power-on current
                  and no high current transition, both of which are common with SRAM-based FPGAs.

                  SmartFusion cSoCs also have low dynamic power consumption and support very low power time-
                  keeping mode, offering further power savings.

             Security

                  As the nonvolatile, flash-based SmartFusion cSoC family requires no boot PROM, there is no vulnerable
                  external bitstream. SmartFusion cSoCs incorporate FlashLock, which provides a unique combination of
                  reprogrammability and design security without external overhead, advantages that only a device with
                  nonvolatile flash programming can offer.

                  SmartFusion cSoCs utilize a 128-bit flash-based key lock and a separate AES key to provide security for
                  programmed IP and configuration data. The FlashROM data in Fusion devices can also be encrypted
                  prior to loading. Additionally, the flash memory blocks can be programmed during runtime using the AES-
                  128 block cipher encryption standard (FIPS Publication 192).

                  SmartFusion cSoCs with AES-based security are designed to provide protection for remote field updates
                  over public networks, such as the Internet, and help to ensure that valuable IP remains out of the hands
                  of system overbuilders, system cloners, and IP thieves. As an additional security measure, the FPGA
                  configuration data of a programmed Fusion device cannot be read back, although secure design
                  verification is possible. During design, the user controls and defines both internal and external access to
                  the flash memory blocks.

                  Security, built into the FPGA fabric, is an inherent component of the SmartFusion cSoC family. The flash
                  cells are located beneath seven metal layers, and many device design and layout techniques have been
                  used to make invasive attacks extremely difficult. SmartFusion cSoCs, with FlashLock and AES security,
                  are unique in being highly resistant to both invasive and noninvasive attacks. Your valuable IP is
                  protected with industry standard security measures, making remote ISP feasible. A SmartFusion cSoC
                  provides the highest security available for programmable logic designs.

             Single Chip

                  Flash-based FPGAs store their configuration information in on-chip flash cells. Once programmed, the
                  configuration data is an inherent part of the FPGA structure, and no external configuration data needs to
                  be loaded at system power-up (unlike SRAM-based FPGAs). Therefore, flash-based SmartFusion
                  cSoCs do not require system configuration components such as electrically erasable programmable
                  read-only memories (EEPROMs) or microcontrollers to load device configuration data during power-up.
                  This reduces bill-of-materials costs and PCB area, and increases system security and reliability.

             Instant On

                  Flash-based SmartFusion cSoCs are Instant On. Instant On SmartFusion cSoCs greatly simplify total
                  system design and reduce total system cost by eliminating the need for complex programmable logic
                  devices (CPLDs). SmartFusion Instant On clocking (PLLs) replace off-chip clocking resources. In
                  addition, glitches and brownouts in system power will not corrupt the SmartFusion flash configuration.
                  Unlike SRAM-based FPGAs, the device will not have to be reloaded when system power is restored.
                  This enables reduction or complete removal of expensive voltage monitor and brownout detection

1-2  Revision 10
                                                                      SmartFusion Customizable System-on-Chip (cSoC)

devices from the PCB design. Flash-based SmartFusion cSoCs simplify total system design and reduce
cost and design risk, while increasing system reliability.

Immunity to Firm Errors

Firm errors occur most commonly when high-energy neutrons, generated in the atmosphere, strike a
configuration cell of an SRAM FPGA. The energy of the collision can change the state of the
configuration cell and thus change the logic, routing, or I/O configuration behavior in an unpredictable
way.

Another source of radiation-induced firm errors is alpha particles. For alpha radiation to cause a soft or
firm error, its source must be in very close proximity to the affected circuit. The alpha source must be in
the package molding compound or in the die itself. While low-alpha molding compounds are being used
increasingly, this helps reduce but does not entirely eliminate alpha-induced firm errors.

Firm errors are impossible to prevent in SRAM FPGAs. The consequence of this type of error can be a
complete system failure. Firm errors do not occur in SmartFusion cSoCs. Once it is programmed, the
flash cell configuration element of SmartFusion cSoCs cannot be altered by high energy neutrons and is
therefore immune to errors from them. Recoverable (or soft) errors occur in the user data SRAMs of all
FPGA devices. These can easily be mitigated by using error detection and correction (EDAC) circuitry
built into the FPGA fabric.

Specifying I/O States During Programming

You can modify the I/O states during programming in FlashPro. In FlashPro, this feature is supported for
PDB files generated from Designer v8.5 or greater. See the FlashPro User's Guide for more information.

Note: PDB files generated from Designer v8.1 to Designer v8.4 (including all service packs) have
          limited display of Pin Numbers only.

The I/Os are controlled by the JTAG Boundary Scan register during programming, except for the analog
pins (AC, AT and AV). The Boundary Scan register of the AG pin can be used to enable/disable the gate
driver in software v9.0.

    1. Load a PDB from the FlashPro GUI. You must have a PDB loaded to modify the I/O states during
         programming.

    2. From the FlashPro GUI, click PDB Configuration. A FlashPoint Programming File Generator
         window appears.

    3. Click the Specify I/O States During Programming button to display the Specify I/O States During
         Programming dialog box.

    4. Sort the pins as desired by clicking any of the column headers to sort the entries by that header.
         Select the I/Os you wish to modify (Figure 1-1 on page 1-4).

    5. Set the I/O Output State. You can set Basic I/O settings if you want to use the default I/O settings
         for your pins, or use Custom I/O settings to customize the settings for each pin. Basic I/O state
         settings:

         1 I/O is set to drive out logic High

         0 I/O is set to drive out logic Low

         Last Known State I/O is set to the last value that was driven out prior to entering the
         programming mode, and then held at that value during programming

         Z -Tri-State: I/O is tristated

Revision 10  1-3
SmartFusion Family Overview

     Figure 1-1 I/O States During Programming Window

         6. Click OK to return to the FlashPoint Programming File Generator window.
     Note: I/O States During programming are saved to the ADB and resulting programming files after

               completing programming file generation.

1-4                          Revision 10
2 SmartFusion DC and Switching Characteristics

General Specifications

         Operating Conditions

         Stresses beyond the operating conditions listed in Table 2-1 may cause permanent damage to the
         device.

         Exposure to absolute maximum rating conditions for extended periods may affect device reliability.
         Absolute Maximum Ratings are stress ratings only; functional operation of the device at these or any
         other conditions beyond those listed under the Recommended Operating Conditions specified in
         Table 2-3 on page 2-3 is not implied.

Table 2-1 Absolute Maximum Ratings

Symbol                        Parameter                     Limits                                   Units

VCC        DC core supply voltage                           0.3 to 1.65                             V

VJTAG      JTAG DC voltage                                  0.3 to 3.75                             V

VPP        Programming voltage                              0.3 to 3.75                             V

VCCPLLx    Analog power supply (PLL)                        0.3 to 1.65                             V

VCCFPGAIOBx DC FPGA I/O buffer supply voltage               0.3 to 3.75                             V

VCCMSSIOBx DC MSS I/O buffer supply voltage                 0.3 to 3.75                             V

VI         I/O input voltage                                0.3 V to 3.6 V                          V

                                                          (when I/O hot insertion mode is enabled)
                                                          0.3 V to (VCCxxxxIOBx + 1 V) or 3.6 V,
                                                          whichever voltage is lower (when I/O hot-
                                                          insertion mode is disabled)

VCC33A     Analog clean 3.3 V supply to the analog          0.3 to 3.75                             V

           circuitry

VCC33ADCx Analog 3.3 V supply to ADC                        0.3 to 3.75                             V

VCC33AP    Analog clean 3.3 V supply to the charge pump     0.3 to 3.75                             V

VCC33SDDx Analog 3.3 V supply to the sigma-delta DAC        0.3 to 3.75                             V

VAREFx     Voltage reference for ADC                        1.0 to 3.75                              V

VCCRCOSC Analog supply to the integrated RC oscillator      0.3 to 3.75                             V

VDDBAT     External battery supply                          0.3 to 3.75                             V

VCCMAINXTAL Analog supply to the main crystal oscillator    0.3 to 3.75                             V

VCCLPXTAL Analog supply to the low power 32 kHz crystal     0.3 to 3.75                             V

           oscillator

VCCENVM    Embedded nonvolatile memory supply               0.3 to 1.65                             V

VCCESRAM Embedded SRAM supply                               0.3 to 1.65                             V

VCC15A     Analog 1.5 V supply to the analog circuitry      0.3 to 1.65                             V

VCC15ADCx  Analog 1.5 V supply to the ADC                   0.3 to 1.65                             V
TSTG1      Storage temperature
TJ1        Junction temperature                             65 to +150                              C
Notes:
                                                            125                                      C

1. For flash programming and retention maximum limits, refer to Table 2-4 on page 2-4. For recommended operating
     conditions, refer to Table 2-3 on page 2-3.

2. The device should be operated within the limits specified by the datasheet. During transitions, the input signal may
     undershoot or overshoot according to the limits shown in Table 2-5 on page 2-4.

                                               Revision 10                                           2-1
SmartFusion DC and Switching Characteristics

Table 2-2 Analog Maximum Ratings

Parameter                                     Conditions                       Min. Max. Units

ABPS[n] pad voltage (relative to ground) GDEC[1:0] = 00 (15.36 V range)

                                              Absolute maximum                 11.5 14.4  V

                                              Recommended                      11    14   V

                                         GDEC[1:0] = 01 (10.24 V range)       11.5  12   V

                                         GDEC[1:0] = 10 (5.12 V range)        6     6    V

                                         GDEC[1:0] = 11 (2.56 V range)        3     3    V

CM[n] pad voltage relative to ground)    CMB_DI_ON = 0 (ADC isolated)

                                         COMP_EN = 0 (comparator off, for the
                                         associated even-numbered comparator)

                                              Absolute maximum                 0.3 14.4   V

                                              Recommended                      0.3   14   V

                                         CMB_DI_ON = 0 (ADC isolated)          0.3   3    V
                                         COMP_EN = 1 (comparator on)

                                         TMB_DI_ON = 1 (direct ADC in)         0.3   3    V

TM[n] pad voltage (relative to ground)   TMB_DI_ON = 0 (ADC isolated)          0.3   3    V
                                         COMP_EN = 1(comparator on)

                                         TMB_DI_ON = 1 (direct ADC in)         0.3   3    V

ADC[n] pad voltage (relative to ground)                                        0.3   3.6  V

2-2                                           Revision 10
                                                           SmartFusion Customizable System-on-Chip (cSoC)

Table 2-3 Recommended Operating Conditions5,6

Symbol                       Parameter1                        Commercial    Industrial Units

TJ          Junction temperature                               0 to +85      40 to +100   C
VCC 2       1.5 V DC core supply voltage
                                                               1.425 to 1.575 1.425 to 1.575 V

VJTAG       JTAG DC voltage                                    1.425 to 3.6  1.425 to 3.6  V

VPP         Programming voltage           Programming mode3    3.15 to 3.45  3.15 to 3.45  V
                                          Operation4             0 to 3.6
                                                                             0 to 3.6      V

VCCPLLx     Analog power supply (PLL)                          1.425 to 1.575 1.425 to 1.575 V

VCCFPGAIOBx/ 1.5 V DC supply voltage                           1.425 to 1.575 1.425 to 1.575 V
VCCMSSIOBx5 1.8 V DC supply voltage
                                                               1.7 to 1.9    1.7 to 1.9    V

            2.5 V DC supply voltage                            2.3 to 2.7    2.3 to 2.7    V

            3.3 V DC supply voltage                            3.0 to 3.6    3.0 to 3.6    V

            LVDS differential I/O                              2.375 to 2.625 2.375 to 2.625 V

            LVPECL differential I/O                             3.0 to 3.6   3.0 to 3.6    V
            Analog clean 3.3 V supply to the analog circuitry  3.15 to 3.45
VCC33A6     Analog 3.3 V supply to ADC                         3.15 to 3.45  3.15 to 3.45  V
VCC33ADCx6  Analog clean 3.3 V supply to the charge pump       3.15 to 3.45
VCC33AP6    Analog 3.3 V supply to sigma-delta DAC             3.15 to 3.45  3.15 to 3.45  V
VCC33SDDx6
                                                                             3.15 to 3.45  V

                                                                             3.15 to 3.45  V

VAREFx      Voltage reference for ADC                          2.527 to 3.3  2.527 to 3.3  V

VCCRCOSC    Analog supply to the integrated RC oscillator      3.15 to 3.45  3.15 to 3.45  V

VDDBAT      External battery supply                            2.7 to 3.63   2.7 to 3.63   V
                                                               3.15 to 3.45
VCCMAINXTAL6 Analog supply to the main crystal oscillator      3.15 to 3.45  3.15 to 3.45  V

VCCLPXTAL6  Analog supply to the low power 32 KHz crystal                    3.15 to 3.45  V
            oscillator

VCCENVM     Embedded nonvolatile memory supply                 1.425 to 1.575 1.425 to 1.575 V

VCCESRAM    Embedded SRAM supply                               1.425 to 1.575 1.425 to 1.575 V
VCC15A2     Analog 1.5 V supply to the analog circuitry        1.425 to 1.575 1.425 to 1.575 V
VCC15ADCx2  Analog 1.5 V supply to the ADC                     1.425 to 1.575 1.425 to 1.575 V

Notes:

1. All parameters representing voltages are measured with respect to GND unless otherwise specified.
2. The following 1.5 V supplies should be connected together while following proper noise filtering practices: VCC,

     VCC15A, and VCC15ADCx.
3. The Programming temperature range supported is Tambient = 0C to 85C.
4. VPP can be left floating during operation (not programming mode).

5. The ranges given here are for power supplies only. The recommended input voltage ranges specific to each I/O
     standard are given in Table 2-19 on page 2-23. VCCxxxxIOBx should be at the same voltage within a given I/O bank.

6. The following 3.3 V supplies should be connected together while following proper noise filtering practices: VCC33A,
     VCC33ADCx, VCC33AP, VCC33SDDx, VCCMAINXTAL, and VCCLPXTAL.

7.

                                                 Revision 10                               2-3
SmartFusion DC and Switching Characteristics

Table 2-4 FPGA and Embedded Flash Programming, Storage and Operating Limits

Product Grade Storage Temperature              Element           Grade Programming  Retention
                                                                          Cycles     20 years
                                                                                     20 years
Commercial      Min. TJ = 0C                 FPGA/FlashROM         500              10 years
               Max. TJ = 85C                 Embedded Flash     < 1,000              5 years
                                                                 < 10,000            20 years
                                                                                     20 years
                                                                 < 15,000            10 years
                                                                                      5 years
Industrial     Min. TJ = 40C                FPGA/FlashROM         500
               Max. TJ = 100C                Embedded Flash     < 1,000
                                                                 < 10,000

                                                                 < 15,000

Table 2-5 Overshoot and Undershoot Limits 1

VCCxxxxIOBx    Average VCCxxxxIOBxGND Overshoot or Undershoot             Maximum Overshoot/
                        Duration as a Percentage of Clock Cycle2                 Undershoot2

2.7 V or less                                  10%                                  1.4 V

                                               5%                                   1.49 V

3V                                             10%                                  1.1 V

                                               5%                                   1.19 V

3.3 V                                          10%                                  0.79 V

                                               5%                                   0.88 V

3.6 V                                          10%                                  0.45 V

                                               5%                                   0.54 V

Notes:

1. Based on reliability requirements at 85C.
2. The duration is allowed at one out of six clock cycles. If the overshoot/undershoot occurs at one out of two cycles, the

     maximum overshoot/undershoot has to be reduced by 0.15 V.

3. This table does not provide PCI overshoot/undershoot limits.

               Power Supply Sequencing Requirement

               SmartFusion cSoCs have an on-chip 1.5 V regulator, but usage of an external 1.5 V supply is also
               allowed while the on-chip regulator is disabled. In that case, the 3.3 V supplies (VCC33A, etc.) should be
               powered before 1.5 V (VCC, etc.) supplies. The 1.5 V supplies should be enabled only after 3.3 V
               supplies reach a value higher than 2.7 V.

               I/O Power-Up and Supply Voltage Thresholds for Power-On Reset
               (Commercial and Industrial)

               Sophisticated power-up management circuitry is designed into every SmartFusion cSoC. These circuits
               ensure easy transition from the powered-off state to the powered-up state of the device. In addition, the
               I/O will be in a known state through the power-up sequence. The basic principle is shown in Figure 2-1
               on page 2-6.
               There are five regions to consider during power-up.
               SmartFusion I/Os are activated only if ALL of the following three conditions are met:

                   1. VCC and VCCxxxxIOBx are above the minimum specified trip points (Figure 2-1 on page 2-6).
                   2. VCCxxxxIOBx > VCC 0.75 V (typical)
                   3. Chip is in the SoC Mode.

2-4                                                 Revision 10
                                                                      SmartFusion Customizable System-on-Chip (cSoC)

VCCxxxxIOBx Trip Point:
Ramping up: 0.6 V < trip_point_up < 1.2 V
Ramping down: 0.5 V < trip_point_down < 1.1 V

VCC Trip Point:
Ramping up: 0.6 V < trip_point_up < 1.1 V
Ramping down: 0.5 V < trip_point_down < 1 V

VCC and VCCxxxxIOBx ramp-up trip points are about 100 mV higher than ramp-down trip points. This
specifically built-in hysteresis prevents undesirable power-up oscillations and current surges. Note the
following:

    By default, during programming I/Os become tristated and weakly pulled up to VCCxxxxIOBx.
         You can modify the I/O states during programming in FlashPro. For more details, refer to
         "Specifying I/O States During Programming" on page 1-3.

    JTAG supply, PLL power supplies, and charge pump VPUMP supply have no influence on I/O
         behavior.

PLL Behavior at Brownout Condition

The Microsemi SoC Products Group recommends using monotonic power supplies or voltage regulators
to ensure proper power-up behavior. Power ramp-up should be monotonic at least until VCC and
VCCPLLx exceed brownout activation levels. The VCC activation level is specified as 1.1 V worst-case
(see Figure 2-1 on page 2-6 for more details).

When PLL power supply voltage and/or VCC levels drop below the VCC brownout levels (0.75 V 0.25
V), the PLL output lock signal goes low and/or the output clock is lost. Refer to the "Power-Up/-Down
Behavior of Low Power Flash Devices" chapter of the ProASIC3 FPGA Fabric User's Guide for
information on clock and lock recovery.

Internal Power-Up Activation Sequence

    1. Core

    2. Input buffers

Output buffers, after 200 ns delay from input buffer activation

Revision 10  2-5
SmartFusion DC and Switching Characteristics

                            VCC = VCCxxxxIOBx + VT
                            where VT can be from 0.58 V to 0.9 V (typically 0.75 V)

                       VCC  Region 1: I/O Buffers are OFF    Region 4: I/O           Region 5: I/O buffers are ON
          VCC = 1.575 V                                    buffers are ON.           and power supplies are within

          VCC = 1.425 V                                    I/Os are functional       specification.

   Activation trip point:                                  (except differential      I/Os meet the entire datasheet
  Va = 0.85 V 0.25 V
Deactivation trip point:                               but slower because            and timer specifications for
  Vd = 0.75 V 0.25 V                                VCCxxxxIOBx                    speed, VIH / VIL , VOH / VOL , etc.

                                                      below specification. For the

                            same reason, input buffers do not

                            meet VIH / VIL levels, and output

                            buffers do not meet VOH / VOL levels.

                            Region 2: I/O buffers are ON.                            Region 3: I/O buffers are ON.
                            I/Os are functional (except differential inputs)         I/Os are functional; I/O DC
                            but slower because VCCxxxxIOBx / VCC are                 specifications are met,
                            below specification. For the same reason, input          but I/Os are slower because
                            buffers do not meet VIH / VIL levels, and                the VCC is below specification.
                            output buffers do not meet VOH / VOL levels.

                            Region 1: I/O buffers are OFF

                             Activation trip point:        Min VCCxxxxIOBx datasheet specification                        VCCxxxxIOBx
                              Va = 0.9 V 0.3 V                      voltage at a selected I/O
                            Deactivation trip point:
                              Vd = 0.8 V 0.3 V                  standard; i.e., 1.425 V or 1.7 V
                                                                           or 2.3 V or 3.0 V

Figure 2-1 I/O State as a Function of VCCxxxxIOBx and VCC Voltage Levels

2-6                                                        Revision 10
                                              SmartFusion Customizable System-on-Chip (cSoC)

Thermal Characteristics

Introduction

The temperature variable in the SoC Products Group Designer software refers to the junction
temperature, not the ambient, case, or board temperatures. This is an important distinction because
dynamic and static power consumption will cause the chip's junction temperature to be higher than the
ambient, case, or board temperatures. EQ 1 through EQ 3 give the relationship between thermal
resistance, temperature gradient, and power.

                                                            JA = -T---J----P--------A--

                                                                                                     EQ 1

                                        JB = T----J----P-----T----B-

                                                           JC = T----J----P-----T----C-             EQ 2
                                                                                                     EQ 3
where

JA = Junction-to-air thermal resistance
JB = Junction-to-board thermal resistance
JC = Junction-to-case thermal resistance
TJ = Junction temperature
TA = Ambient temperature
TB = Board temperature (measured 1.0 mm away from the

           package edge)
TC = Case temperature
P = Total power dissipated by the device

Table 2-6 Package Thermal Resistance

                                        JA

Product            Still Air 1.0 m/s 2.5 m/s                                              JC   JB    Units
A2F200M3F-FG256                                                                                24.8  C/W
A2F200M3F-FG484    33.7                 30.0                           28.3               9.3
A2F200M3F-CS288
A2F200M3F-PQG208I  21.8                 18.2                           16.7               7.7  16.8  C/W

                   26.6                 20.2                           18.1               7.3  9.4   C/W

                   38.5                 34.6                           33.1               0.7  31.6  C/W

                                        Revision 10                                                         2-7
SmartFusion DC and Switching Characteristics

     Theta-JA

     Junction-to-ambient thermal resistance (JA) is determined under standard conditions specified by
     JEDEC (JESD-51), but it has little relevance in actual performance of the product. It should be used with
     caution but is useful for comparing the thermal performance of one package to another.

     A sample calculation showing the maximum power dissipation allowed for the A2F200-FG484 package
     under forced convection of 1.0 m/s and 75C ambient temperature is as follows:

            Maximum Power Allowed = -T---J---(-M----A---X---)--------T----A---(--M---A----X---)
                                                            JA

                                                                                                  EQ 4

     where

     JA = 19.00C/W (taken from Table 2-6 on page 2-7).
     TA = 75.00C

                                   Maximum Power Allowed = 1----0---0----.-01----09---.--0C---0------C--7--/-5-W--.--0---0------C--- = 1.3 W

                                                                                                                                         EQ 5
     The power consumption of a device can be calculated using the Microsemi SoC Products Group power
     calculator. The device's power consumption must be lower than the calculated maximum power
     dissipation by the package. If the power consumption is higher than the device's maximum allowable
     power dissipation, a heat sink can be attached on top of the case, or the airflow inside the system must
     be increased.

     Theta-JB

     Junction-to-board thermal resistance (JB) measures the ability of the package to dissipate heat from the
     surface of the chip to the PCB. As defined by the JEDEC (JESD-51) standard, the thermal resistance
     from junction to board uses an isothermal ring cold plate zone concept. The ring cold plate is simply a
     means to generate an isothermal boundary condition at the perimeter. The cold plate is mounted on a
     JEDEC standard board with a minimum distance of 5.0 mm away from the package edge.

     Theta-JC

     Junction-to-case thermal resistance (JC) measures the ability of a device to dissipate heat from the
     surface of the chip to the top or bottom surface of the package. It is applicable for packages used with
     external heat sinks. Constant temperature is applied to the surface in consideration and acts as a
     boundary condition. This only applies to situations where all or nearly all of the heat is dissipated through
     the surface in consideration.

     Calculation for Heat Sink

     For example, in a design implemented in an A2F200-FG484 package with 2.5 m/s airflow, the power
     consumption value using the power calculator is 3.00 W. The user-dependent Ta and Tj are given as
     follows:

      TJ = 100.00C
      TA = 70.00C

     From the datasheet:

      JA = 17.00C/W
      JC = 8.28C/W

2-8                                           Revision 10
                                                      SmartFusion Customizable System-on-Chip (cSoC)

                    P  =  -T---J---------T----A-  =  1----0---01----7--C-.--0---0----7-W---0-----C---  =  1.76 W
                            JA

                                                                                                                                 EQ 6

The 1.76 W power is less than the required 3.00 W. The design therefore requires a heat sink, or the
airflow where the device is mounted should be increased. The design's total junction-to-air thermal
resistance requirement can be estimated by EQ 7:

                    JA(total) = T----J----P-----T----A- = -1---0---0--3---.-C-0---0-----W-7----0-----C--- = 10.00C/W

                                                                                                                                 EQ 7

Determining the heat sink's thermal performance proceeds as follows:
                                                 JA(TOTAL) = JC + CS + SA

                                                                                                                                 EQ 8

where

JA = 0.37C/W
       = Thermal resistance of the interface material between
            the case and the heat sink, usually provided by the
            thermal interface manufacturer

SA = Thermal resistance of the heat sink in C/W

                          SA = JA(TOTAL) JC CS

                                                                                                                                 EQ 9

             SA = 13.33C/W 8.28C/W 0.37C/W = 5.01C/W

A heat sink with a thermal resistance of 5.01C/W or better should be used. Thermal resistance of heat
sinks is a function of airflow. The heat sink performance can be significantly improved with increased
airflow.

Carefully estimating thermal resistance is important in the long-term reliability of an FPGA. Design
engineers should always correlate the power consumption of the device with the maximum allowable
power dissipation of the package selected for that device.

Note:  The junction-to-air and junction-to-board thermal resistances are based on JEDEC standard
       (JESD-51) and assumptions made in building the model. It may not be realized in actual
       application and therefore should be used with a degree of caution. Junction-to-case thermal
       resistance assumes that all power is dissipated through the case.

Temperature and Voltage Derating Factors

Table 2-7 Temperature and Voltage Derating Factors for Timing Delays
                (normalized to TJ = 85C, worst-case VCC = 1.425 V)

Array                                              Junction Temperature (C)
Voltage VCC
(V)          40C     0C                            25C                                                    70C         85C  100C
                                                                                                                                  1.02
1.425        0.86      0.91                           0.93                                                    0.98         1.00   0.96
                                                                                                                                  0.93
1.500        0.81      0.86                           0.88                                                    0.93         0.95

1.575        0.78      0.83                           0.85                                                    0.90         0.91

                             Revision 10                                                                                                2-9
SmartFusion DC and Switching Characteristics

Calculating Power Dissipation

            Quiescent Supply Current

Table 2-8 Power Supplies Configuration

Modes and Power         VCCxxxxIOBx
Supplies                   VCCFPGAIOBx
                               VCCMSSIOBx
                                       VCC33A / VCC33ADCx
                                          VCC33AP / VCC33SDDx
                                              VCCMAINXTAL / VCCLPXTAL
                                                       VCC / VCC15A / VCC15ADCx
                                                          VCCPLLx, VCCENVM,
                                                              VCCESRAM
                                                                        VDDBAT
                                                                                  VCCRCOSC
                                                                                             VJTAG
                                                                                                        VPP
                                                                                                                   eNVM (reset/off)
                                                                                                                               LPXTAL (enable/disable)
                                                                                                                                           MAINXTAL (enable/disable)

Time Keeping mode       0V       0V       0V           3.3 V 0 V 0 V 0 V         Off Enable Disable

Standby mode            On*      3.3 V    1.5 V N/A 3.3 V N/A N/A Reset Enable Disable

SoC mode                On*      3.3 V    1.5 V N/A 3.3 V N/A N/A On Enable Enable

Note: *On means proper voltage is applied. Refer to Table 2-3 on page 2-3 for recommended operating conditions.

Table 2-9 Quiescent Supply Current Characteristics

                                        A2F060                     A2F200                      A2F500

Parameter          Modes           1.5 V    3.3 V          1.5 V        3.3 V      1.5 V               3.3 V
                                 Domain   Domain         Domain       Domain     Domain              Domain

IDC1          SoC mode           3 mA           2 mA     7 mA              4 mA  16.5 mA               4 mA

IDC2          Standby mode       3 mA           2 mA     7 mA              4 mA  16.5 mA               4 mA

IDC3          Time Keeping mode  N/A            10 A    N/A             10 A            N/A         10 A

              Power per I/O Pin

Table 2-10 Summary of I/O Input Buffer Power (per pin) Default I/O Software Settings
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

                                        VCCFPGAIOBx (V)            Static Power  Dynamic Power PAC9
                                                                   PDC7 (mW)             (W/MHz)

Single-Ended

3.3 V LVTTL / 3.3 V LVCMOS                3.3                                                 17.55

2.5 V LVCMOS                              2.5                                                 5.97

1.8 V LVCMOS                              1.8                                                 2.88

1.5 V LVCMOS (JESD8-11)                   1.5                                                 2.33

3.3 V PCI                                 3.3                                                 19.21

3.3 V PCI-X                               3.3                                                 19.21

Differential

LVDS                                      2.5                      2.26                        0.82

LVPECL                                    3.3                      5.72                        1.16

2-10                                                  Revision 10
                                                    SmartFusion Customizable System-on-Chip (cSoC)

Table 2-11 Summary of I/O Input Buffer Power (per pin) Default I/O Software Settings
                Applicable to MSS I/O Banks

                                                                             Static Power   Dynamic Power
                                               VCCMSSIOBx (V) PDC7 (mW)                     PAC9 (W/MHz)

Single-Ended                                                                                       17.21
                                                                                                   20.00
3.3 V LVTTL / 3.3 V LVCMOS                     3.3                                                 5.55
                                                                                                    7.03
3.3 V LVCMOS / 3.3 V LVCMOS Schmitt trigger  3.3                                                 2.61
                                                                                                    2.72
2.5 V LVCMOS                                   2.5                                                 1.98
                                                                                                    1.93
2.5 V LVCMOS Schmitt trigger                 2.5            

1.8 V LVCMOS                                   1.8            

1.8 V LVCMOS Schmitt trigger                 1.8            

1.5 V LVCMOS (JESD8-11)                        1.5            

1.5 V LVCMOS (JESD8-11) Schmitt trigger      1.5            

Table 2-12 Summary of I/O Output Buffer Power (per pin) Default I/O Software Settings*
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

                                CLOAD (pF)     VCCFPGAIOBx     Static Power                 Dynamic Power
                                                       (V)     PDC8 (mW)                    PAC10 (W/MHz)

Single-Ended

3.3 V LVTTL / 3.3 V LVCMOS      35             3.3                                         475.66

2.5 V LVCMOS                    35             2.5                                         270.50

1.8 V LVCMOS                    35             1.8                                         152.17

1.5 V LVCMOS (JESD8-11)         35             1.5                                         104.44

3.3 V PCI                       10             3.3                                         202.69

3.3 V PCI-X                     10             3.3                                         202.69

Differential

LVDS                                          2.5             7.74                         88.26

LVPECL                                        3.3             19.54                        164.99

Note: *Dynamic power consumption is given for standard load and software default drive strength and output slew.

Table 2-13 Summary of I/O Output Buffer Power (per pin) Default I/O Software Settings
                Applicable to MSS I/O Banks

                                CLOAD (pF)     VCCMSSIOBx (V)  Static Power                  Dynamic Power
                                                               PDC8 (mW)2                   PAC10 (W/MHz)3

Single-Ended

3.3 V LVTTL / 3.3 V LVCMOS      10             3.3                                         155.65

2.5 V LVCMOS                    10             2.5                                         88.23

1.8 V LVCMOS                    10             1.8                                         45.03

1.5 V LVCMOS (JESD8-11)         10             1.5                                         31.01

                                               Revision 10                                          2- 11
SmartFusion DC and Switching Characteristics

           Power Consumption of Various Internal Resources

Table 2-14 Different Components Contributing to Dynamic Power Consumption in SmartFusion cSoCs

                                                  Power Supply         Device

Parameter                Definition               Name         Domain A2F060 A2F200 A2F500 Units

PAC1       Clock contribution of a Global Rib     VCC           1.5 V 3.39 3.40 5.05 W/MHz

PAC2       Clock contribution of a Global Spine   VCC           1.5 V 1.14 1.83 2.50 W/MHz

PAC3       Clock contribution of a VersaTile      VCC           1.5 V 1.15 1.15 1.15 W/MHz
           row

PAC4       Clock contribution of a VersaTile      VCC           1.5 V 0.12 0.12 0.12 W/MHz
           used as a sequential module

PAC5       First contribution of a VersaTile      VCC           1.5 V 0.07 0.07 0.07 W/MHz
           used as a sequential module

PAC6       Second contribution of a VersaTile     VCC           1.5 V 0.29 0.29 0.29 W/MHz
           used as a sequential module

PAC7       Contribution of a VersaTile used as    VCC           1.5 V 0.29 0.29 0.29 W/MHz
           a combinatorial module

PAC8       Average contribution of a routing net  VCC           1.5 V 1.04 0.79 0.79 W/MHz

PAC9       Contribution of an I/O input pin VCCxxxxIOBx/VCC See Table 2-10 and Table 2-11 on page 2-11
           (standard dependent)

PAC10      Contribution of an I/O output pin VCCxxxxIOBx/VCC See Table 2-12 and Table 2-13 on page 2-11
           (standard dependent)

PAC11      Average contribution of a RAM          VCC           1.5 V  25.00   W/MHz
           block during a read operation

PAC12      Average contribution of a RAM          VCC           1.5 V  30.00   W/MHz
           block during a write operation

PAC13 Dynamic Contribution for PLL                VCC           1.5 V  2.60    W/MHz

PAC15      Contribution of NVM block during a     VCC           1.5 V  358.00  W/MHz
           read operation (F < 33MHz)

PAC16 1st contribution of NVM block during        VCC           1.5 V  12.88   mW

           a read operation (F > 33MHz)

PAC17      2nd contribution of NVM block          VCC           1.5 V  4.80    W/MHz
           during a read operation (F > 33MHz)

PAC18 Main Crystal Oscillator contribution VCCMAINXTAL 3.3 V           1.98    mW

PAC19a RC Oscillator contribution                 VCCRCOSC      3.3 V  3.30    mW

PAC19b RC Oscillator contribution                 VCC           1.5 V  3.00    mW

PAC20a Analog Block Dynamic Power VCC33ADCx                     3.3 V  8.25    mW

           Contribution of the ADC

PAC20b Analog Block Dynamic Power VCC15ADCx                     1.5 V  3.00    mW

           Contribution of the ADC

PAC21 Low Power Crystal Oscillator VCCLPXTAL                    3.3 V  33.00                      W

           contribution

PAC22 MSS Dynamic Power Contribution             VCC           1.5 V  67.50   mW
           Running Drysthone at 100MHz1

PAC23      Temperature Monitor Power              See Table 2-94 on   1.23    mW
           Contribution                                page 2-78

2-12                                              Revision 10
                                                         SmartFusion Customizable System-on-Chip (cSoC)

Table 2-14 Different Components Contributing to Dynamic Power Consumption in SmartFusion cSoCs

                                              Power Supply                                      Device

Parameter  Definition                         Name               Domain A2F060 A2F200 A2F500 Units

PAC24 Current Monitor Power Contribution See Table 2-93 on                                     1.03             mW
                                                                        page 2-77

PAC25 ABPS Power Contribution                 See Table 2-97 on                                0.70             mW
                                                   page 2-82

PAC26      Sigma-Delta DAC Power              See Table 2-99 on                                0.58             mW
           Contribution2                           page 2-85

PAC27 Comparator Power Contribution           See Table 2-98 on                                1.02             mW
                                                   page 2-84

PAC28      Voltage Regulator Power            See Table 2-100 on                               36.30            mW
           Contribution3                            page 2-87

Notes:

1. For a different use of MSS peripherals and resources, refer to SmartPower.
2. Assumes Input = Half Scale Operation mode.
3. Assumes 100 mA load on 1.5 V domain.

Table 2-15 Different Components Contributing to the Static Power Consumption in SmartFusion cSoCs

                                              Power Supply                                      Device

Parameter  Definition                         Name               Domain A2F060 A2F200 A2F200 Units

PDC1       Core static power contribution in  VCC                1.5 V 11.10 23.70 37.95 mW
           SoC mode

PDC2       Device static power contribution in See Table 2-8 on                         11.10 23.70 37.95 mW

           Standby Mode                       page 2-10

PDC3       Device static power contribution in See Table 2-8 on  3.3 V                   33.00  33.00 33.00 W

           Time Keeping mode                  page 2-10

PDC7       Static contribution per input pin VCCxxxxIOBx/VCC See Table 2-10 and Table 2-11 on page 2-11.
           (standard dependent contribution)

PDC8       Static contribution per output pin VCCxxxxIOBx/VCC See Table 2-12 and Table 2-13 on page 2-11.
           (standard dependent contribution)

PDC9       Static contribution per PLL        VCC                1.5 V 2.55 2.55 2.55 mW

Table 2-16 eNVM Dynamic Power Consumption

Parameter                Description             Condition                         Min.  Typ.           Max.  Units
                                                     Idle
eNVM System eNVM array operating power                                                   795                     A
                                              Read operation
                                                    Erase                          See Table 2-14 on page 2-12.
                                                    Write
                                                                                         900                     A

                                                                                         900                     A

PNVMCTRL eNVM controller operating power                                                 20                   W/MHz

                                              Revision 10                                                            2- 13
SmartFusion DC and Switching Characteristics

            Power Calculation Methodology

                  This section describes a simplified method to estimate power consumption of an application. For more
                  accurate and detailed power estimations, use the SmartPower tool in the Libero SoC software.
                  The power calculation methodology described below uses the following variables:

                        The number of PLLs/CCCs as well as the number and the frequency of each output clock
                           generated

                        The number of combinatorial and sequential cells used in the design
                        The internal clock frequencies
                        The number and the standard of I/O pins used in the design
                        The number of RAM blocks used in the design
                        The number of eNVM blocks used in the design
                        The analog block used in the design, including the temperature monitor, current monitor, ABPS,

                           sigma-delta DAC, comparator, low power crystal oscillator, RC oscillator and the main crystal
                           oscillator
                        Toggle rates of I/O pins as well as VersaTiles--guidelines are provided in Table 2-17 on
                           page 2-18.
                        Enable rates of output buffers--guidelines are provided for typical applications in Table 2-18 on
                           page 2-18.
                        Read rate and write rate to the memory--guidelines are provided for typical applications in
                           Table 2-18 on page 2-18.
                        Read rate to the eNVM blocks
                  The calculation should be repeated for each clock domain defined in the design.

             Methodology

                Total Power Consumption--PTOTAL

                       SoC Mode, Standby Mode, and Time Keeping Mode.
                       PTOTAL = PSTAT + PDYN

                           PSTAT is the total static power consumption.
                           PDYN is the total dynamic power consumption.
                Total Static Power Consumption--PSTAT

                       SoC Mode
                       PSTAT = PDC1 + (NINPUTS * PDC7) + (NOUTPUTS * PDC8) + (NPLLS * PDC9)

                           NINPUTS is the number of I/O input buffers used in the design.
                           NOUTPUTS is the number of I/O output buffers used in the design.
                           NPLLS is the number of PLLs available in the device.

                       Standby Mode
                       PSTAT = PDC2

                       Time Keeping Mode
                       PSTAT = PDC3
                Total Dynamic Power Consumption--PDYN

                       SoC Mode
                       PDYN = PCLOCK + PS-CELL + PC-CELL + PNET + PINPUTS + POUTPUTS + PMEMORY + PPLL + PeNVM +
                       PXTL-OSC + PRC-OSC + PAB + PLPXTAL-OSC + PMSS

2-14  Revision 10
                                                                      SmartFusion Customizable System-on-Chip (cSoC)

    Standby Mode
    PDYN = PRC-OSC + PLPXTAL-OSC

    Time Keeping Mode
    PDYN = PLPXTAL-OSC
Global Clock Dynamic Contribution--PCLOCK
    SoC Mode
    PCLOCK = (PAC1 + NSPINE * PAC2 + NROW * PAC3 + NS-CELL * PAC4) * FCLK

         NSPINE is the number of global spines used in the user design--guidelines are provided in the
         "Device Architecture" chapter of the SmartFusion FPGA Fabric User's Guide.
         NROW is the number of VersaTile rows used in the design--guidelines are provided in the "Device
         Architecture" chapter of the SmartFusion FPGA Fabric User's Guide.
         FCLK is the global clock signal frequency.
         NS-CELL is the number of VersaTiles used as sequential modules in the design.

    Standby Mode and Time Keeping Mode
    PCLOCK = 0 W
Sequential Cells Dynamic Contribution--PS-CELL
    SoC Mode

   PS-CELL = NS-CELL * (PAC5 + (1 / 2) * PAC6) * FCLK

         NS-CELL is the number of VersaTiles used as sequential modules in the design. When a multi-tile
         sequential cell is used, it should be accounted for as 1.

       1 is the toggle rate of VersaTile outputs--guidelines are provided in Table 2-17 on page 2-18.

         FCLK is the global clock signal frequency.

    Standby Mode and Time Keeping Mode
    PS-CELL = 0 W
Combinatorial Cells Dynamic Contribution--PC-CELL
    SoC Mode

   PC-CELL = NC-CELL* (1 / 2) * PAC7 * FCLK

         NC-CELL is the number of VersaTiles used as combinatorial modules in the design.

       1 is the toggle rate of VersaTile outputs--guidelines are provided in Table 2-17 on page 2-18.

         FCLK is the global clock signal frequency.

    Standby Mode and Time Keeping Mode
    PC-CELL = 0 W
Routing Net Dynamic Contribution--PNET
    SoC Mode

   PNET = (NS-CELL + NC-CELL) * (1 / 2) * PAC8 * FCLK

         NS-CELL is the number VersaTiles used as sequential modules in the design.
         NC-CELL is the number of VersaTiles used as combinatorial modules in the design.

       1 is the toggle rate of VersaTile outputs--guidelines are provided in Table 2-17 on page 2-18.

         FCLK is the frequency of the clock driving the logic including these nets.

Revision 10  2- 15
SmartFusion DC and Switching Characteristics

                       Standby Mode and Time Keeping Mode
                       PNET = 0 W
                I/O Input Buffer Dynamic Contribution--PINPUTS
                       SoC Mode

                 PINPUTS = NINPUTS * (2 / 2) * PAC9 * FCLK

                       Where:
                           NINPUTS is the number of I/O input buffers used in the design.

                    2 is the I/O buffer toggle rate--guidelines are provided in Table 2-17 on page 2-18.

                           FCLK is the global clock signal frequency.

                       Standby Mode and Time Keeping Mode
                       PINPUTS = 0 W
                I/O Output Buffer Dynamic Contribution--POUTPUTS
                       SoC Mode

                 POUTPUTS = NOUTPUTS * (2 / 2) * 1 * PAC10 * FCLK

                       Where:
                           NOUTPUTS is the number of I/O output buffers used in the design.

                    2 is the I/O buffer toggle rate--guidelines are provided in Table 2-17 on page 2-18.
                    1 is the I/O buffer enable rate--guidelines are provided in Table 2-18 on page 2-18.

                           FCLK is the global clock signal frequency.

                       Standby Mode and Time Keeping Mode
                       POUTPUTS = 0 W
                FPGA Fabric SRAM Dynamic Contribution--PMEMORY
                       SoC Mode

                   PMEMORY = (NBLOCKS * PAC11 * 2 * FREAD-CLOCK) + (NBLOCKS * PAC12 * 3 * FWRITE-CLOCK)

                       Where:
                           NBLOCKS is the number of RAM blocks used in the design.
                           FREAD-CLOCK is the memory read clock frequency.

                    2 is the RAM enable rate for read operations--guidelines are provided in Table 2-18 on

                           page 2-18.

                    3 the RAM enable rate for write operations--guidelines are provided in Table 2-18 on page 2-18.

                           FWRITE-CLOCK is the memory write clock frequency.

                       Standby Mode and Time Keeping Mode
                       PMEMORY = 0 W
                PLL/CCC Dynamic Contribution--PPLL
                       SoC Mode
                       PPLL = PAC13 * FCLKOUT

                           FCLKIN is the input clock frequency.
                           FCLKOUT is the output clock frequency.1

                       Standby Mode and Time Keeping Mode

      1.The PLL dynamic contribution depends on the input clock frequency, the number of output clock signals generated by the
      PLL, and the frequency of each output clock. If a PLL is used to generate more than one output clock, include each output
      clock in the   formula  output  clock  by  adding  its  corresponding  contribution  (PAC14  *  FCLKOUT  product)  to  the  total  PLL
      contribution.

2-16                                                          Revision 10
                                                                      SmartFusion Customizable System-on-Chip (cSoC)

    PPLL = 0 W
Embedded Nonvolatile Memory Dynamic Contribution--PeNVM

    SoC Mode
         The eNVM dynamic power consumption is a piecewise linear function of frequency.

    PeNVM = NeNVM-BLOCKS * 4 * PAC15 * FREAD-eNVM when FREAD-eNVM 33 MHz,
    PeNVM = NeNVM-BLOCKS * 4 *(PAC16 + PAC17 * FREAD-eNVM) when FREAD-eNVM > 33 MHz

    Where:
         NeNVM-BLOCKS is the number of eNVM blocks used in the design.

       4 is the eNVM enable rate for read operations. Default is 0 (eNVM mainly in idle state).

         FREAD-eNVM is the eNVM read clock frequency.

    Standby Mode and Time Keeping Mode
    PeNVM = 0 W
Main Crystal Oscillator Dynamic Contribution--PXTL-OSC
    SoC Mode
    PXTL-OSC = PAC18

    Standby Mode
    PXTL-OSC = 0 W

    Time Keeping Mode
    PXTL-OSC = 0 W
Low Power Oscillator Crystal Dynamic Contribution--PLPXTAL-OSC
    Operating, Standby, and Time Keeping Mode
    PLPXTAL-OSC = PAC21
RC Oscillator Dynamic Contribution--PRC-OSC
    SoC Mode
    PRC-OSC = PAC19A + PAC19B

    Standby Mode and Time Keeping Mode
    PRC-OSC = 0 W
Analog System Dynamic Contribution--PAB
    SoC Mode
    PAB = PAC23 * NTM + PAC24 * NCM + PAC25 * NABPS + PAC26 * NSDD + PAC27 * NCOMP + PADC * NADC
    + PVR
    Where:
    NCM is the number of current monitor blocks
    NTM is the number of temperature monitor blocks
    NSDD is the number of sigma-delta DAC blocks
    NABPS is the number of ABPS blocks
    NADC is the number of ADC blocks
    NCOMP is the number of comparator blocks
    PVR= PAC28
    PADC= PAC20A + PAC20B

Revision 10  2- 17
SmartFusion DC and Switching Characteristics

      Microcontroller Subsystem Dynamic Contribution--PMSS

          SoC Mode

          PMSS = PAC22

      Guidelines

      Toggle Rate Definition
      A toggle rate defines the frequency of a net or logic element relative to a clock. It is a percentage. If the
      toggle rate of a net is 100%, this means that the net switches at half the clock frequency. Below are some
      examples:

          The average toggle rate of a shift register is 100%, as all flip-flop outputs toggle at half of the clock
               frequency.

          The average toggle rate of an 8-bit counter is 25%:
                Bit 0 (LSB) = 100%
                Bit 1 = 50%
                Bit 2 = 25%
               ...
                Bit 7 (MSB) = 0.78125%
                Average toggle rate = (100% + 50% + 25% + 12.5% + . . . 0.78125%) / 8.

      Enable Rate Definition
      Output enable rate is the average percentage of time during which tristate outputs are enabled. When
      non-tristate output buffers are used, the enable rate should be 100%.

      Table 2-17 Toggle Rate Guidelines Recommended for Power Calculation

      Component                                           Definition         Guideline
                                                                                10%
      1          Toggle rate of VersaTile outputs                               10%

      2          I/O buffer toggle rate

      Table 2-18 Enable Rate Guidelines Recommended for Power Calculation

      Component                               Definition                     Guideline

      1          I/O output buffer enable rate                        Toggle rate of the logic driving the
                                                                      output buffer

      2          FPGA fabric SRAM enable rate for read                       12.5%

                 operations

      3          FPGA fabric SRAM enable rate for write                      12.5%

                 operations

      4          eNVM enable rate for read operations                        < 5%

2-18                                          Revision 10
                                                                                                       SmartFusion Customizable System-on-Chip (cSoC)

User I/O Characteristics

            Timing Model

                                                                                                                 I/O Module
                                                                                                              (Non-Registered)

                                                        Combinational Cell             Combinational Cell                       LVPECL (applicable to
                                                                           Y                               Y                    FPGA /O bank, EMC pin)

                                                           tPD = 0.57 ns               tPD = 0.49 ns
                                                    Combinational Cell                                          tDP = 1.53 ns

                                                                                              I/O Module
                                                                                           (Non-Registered)

                                                        Y                                                          LVTTLOHiugthpustledwrivreatsetrength = 12 mA

                                                        tPD = 0.89 ns                                  tDP = 2.81 ns (FPGA I/O Bank, EMC pin)

                                                        Combinational Cell                                I/O Module
                                                                                                       (Non-Registered)

                         I/O Module                                          Y                                           LVTTL  Output drive strength  =         8  mA
                        (Registered)                                                                                            High slew rate
                    tPY = 1.46 ns                          tPD = 0.51 ns                               tDP = 3.87 ns (FPGA I/O Bank, EMC pin)
                                                        Combinational Cell
   LVPECL                           DQ                                                                    I/O Module
(Applicable                                                                                            (Non-Registered)
                         ttIISCULKDQ==00.2.274nnss
   to FPGA                                                                                          Y                          LVCMOS 1.5 V Output drive strength = 4 mA
I/O Bank,                                                                          tPD = 0.48 ns                                                  High slew rate
EMC pin)
                                                                                                       tDP = 4.13 ns (FPGA I/O Bank, EMC pin)

         Input LVTTL                                Register Cell Combinational Cell   Register Cell               I/O Module
         Clock                                                                             DQ                      (Registered)
tPY = 0.81 ns (FPGA I/O Bank, EMC pin)
                                                    DQ                              Y                              DQ                          LVTTL 3.3 V Output drive
                             I/O Module
                         (Non-Registered)               tPD = 0.48 ns                                                                              strength = 12 mA High slew rate
                                                                                                                               tDP = 2.81 ns
                                                                                                                               (FPGA I/O Bank, EMC pin)

             LVDS,                                  tCLKQ = 0.56 ns                    tCLKQ = 0.56 ns             tOCLKQ = 0.60 ns
           BLVDS,                                   tSUD = 0.44 ns                     tSUD = 0.44 ns              tOSUD = 0.32 ns
          M-LVDS
  (Applicable for   tPY = 1.55 ns                                      Input LVTTL                    Input LVTTL
FPGA I/O Bank,                                                         Clock                         Clock
        EMC pin)
                                                             tPY = 0.81 ns                      tPY = 0.81 ns
                                                    (FPGA I/O Bank, EMC pin)           (FPGA I/O Bank, EMC pin)

Figure 2-2 Timing Model
                   Operating Conditions: 1 Speed, Commercial Temperature Range (TJ = 85C),
                   Worst Case VCC = 1.425 V

                                                                                       Revision 10                                                                        2- 19
SmartFusion DC and Switching Characteristics

                  tPY                                                     tDIN
                                                                  DQ
      PAD                                     Y                                  DIN
                                                                   CLK                 To Array

                  tPY = MAX(tPY(R), tPY(F))                       I/O Interface
                  tDIN = MAX(tDIN(R), tDIN(F))

                          VIH

           PAD    Vtrip                       Vtrip               VIL

                                              VCC

                        50%                                       50%
                       tPY
           Y           (R)                           tPY
             GND                                     (F)
                                                     VCC

                              50%                                        50%

                  DIN        tDOUT                                tDOUT
                     GND       (R)                                  (F)

Figure 2-3 Input Buffer Timing Model and Delays (example)

2-20                                                 Revision 10
                                                       SmartFusion Customizable System-on-Chip (cSoC)

                         tDOUT                                tDP
                    DQ
                     CLK          DOUT                                  PAD
                                                                                        Std
                D  I/O Interface                                                       Load
From Array

                                                       tDP = MAX(tDP(R), tDP(F))
                                                       tDOUT = MAX(tDOUT(R), tDOUT(F))

                         tDOUT    VCC                  tDOUT
                           (R)                           (F)

                   D     50%      50%                         0V

                                  VCC

                   DOUT           50%                  50%               0V
                   PAD                                  VOH             Vtrip
                                   Vtrip
                                    tDP                            tDP           VOL
                                    (R)                            (F)

Figure 2-4 Output Buffer Model and Delays (example)

                                  Revision 10                                                2- 21
SmartFusion DC and Switching Characteristics

                  tEOUT

             DQ

      E      CLK                                   tZL, tZH, tHZ, tLZ, tZLS, tZHS

             DQ                                    EOUT                           PAD
                                  DOUT

      D      CLK

             I/O Interface        tEOUT = MAX(tEOUT(r), tEOUT(f))
                                  VCC

      D                                                                     VCC
      E
             50%                  50%
      EOUT       tEOUT (R)             tEOUT (F)
      PAD
                50%                                                                VCC         50%
              tZL                                                                              tLZ
                                              50%                            50%
                   Vtrip VOL                                                tZH                      10% VCCxxxxIOBx

                                              tHZ                                 VCCxxxxIOBx
                                                    90% VCCxxxxIOBx

                                                                            Vtrip

                                                                       VCC
      D

      E 50%       tEOUT (R)  50%                tEOUT (F)                   VCC
      EOUT
      PAD                    VCC              50%                           50%
                                               VOH                          tZHS
             50%
                                                                                     Vtrip
             tZLS
                    Vtrip VOL

Figure 2-5 Tristate Output Buffer Timing Model and Delays (example)

2-22                                               Revision 10
                                                                   SmartFusion Customizable System-on-Chip (cSoC)

             Overview of I/O Performance

             Summary of I/O DC Input and Output Levels Default I/O Software
             Settings

Table 2-19 Summary of Maximum and Minimum DC Input and Output Levels Applicable to Commercial
                Conditions--Software Default Settings
                Applicable to FPGA I/O Banks

                      Drive Slew Min.  VIL                    VIH      Max.       VOL     VOH         IOL1 IOH1
I/O Standard Strgth. Rate V                                              V                            mA mA
                                         Max.             Min.                    Max.    Min.
                                            V               V                       V       V

3.3 V LVTTL / 12 mA High 0.3          0.8                2            3.6        0.4     2.4         12 12

3.3 V LVCMOS

2.5 V LVCMOS 12 mA High 0.3           0.7                1.7          3.6        0.7     1.7         12 12

1.8 V LVCMOS 12 mA High 0.3           0.35 *             0.65 *       3.6        0.45    VCCxxxxIOBx 12 12

                                       VCCxxxxIOBx VCCxxxxIOBx                            0.45

1.5 V LVCMOS 12 mA High 0.3           0.35 *             0.65 *       3.6        0.25 *  0.75 *      12 12

                                       VCCxxxxIOBx VCCxxxxIOBx               VCCxxxxIOBx VCCxxxxIOBx

3.3 V PCI                                                 Per PCI specifications

3.3 V PCI-X                                    Per PCI-X specifications

Notes:

1. Currents are measured at 85C junction temperature.
2. Output slew rate can be extracted by the IBIS Models.

Table 2-20 Summary of Maximum and Minimum DC Input and Output Levels Applicable to Commercial
                Conditions--Software Default Settings
                Applicable to MSS I/O Banks

                      Drive Slew Min.  VIL                    VIH      Max.       VOL     VOH         IOL1 IOH1
I/O Standard Strgth. Rate V                                              V                            mA mA
                                         Max.             Min.                    Max.    Min.
                                            V               V                       V       V

3.3 V LVTTL / 8 mA High 0.3           0.8                2            3.6        0.4     2.4         88

3.3 V LVCMOS

2.5 V LVCMOS 8 mA High 0.3            0.7                1.7          3.6        0.7     1.7         88

1.8 V LVCMOS 4 mA High 0.3            0.35 *             0.65 *       3.6        0.45    VCCxxxxIOBx 4 4

                                       VCCxxxxIOBx VCCxxxxIOBx                            0.45

1.5 V LVCMOS 2 mA High 0.3            0.35 *             0.65 *       3.6        0.25 *  0.75 *      22

                                       VCCxxxxIOBx VCCxxxxIOBx               VCCxxxxIOBx VCCxxxxIOBx

Notes:

1. Currents are measured at 85C junction temperature.
2. Output slew rate can be extracted by the IBIS Models.

                                                          Revision 10                                 2- 23
SmartFusion DC and Switching Characteristics

      Table 2-21 Summary of Maximum and Minimum DC Input Levels
                      Applicable to Commercial Conditions in all I/O Bank Types

                                                                                 Commercial

                                                                       IIL                       IIH

      DC I/O Standards                                                 A                    A

      3.3 V LVTTL / 3.3 V LVCMOS                                       15                        15

      2.5 V LVCMOS                                                     15                        15

      1.8 V LVCMOS                                                     15                        15

      1.5 V LVCMOS                                                     15                        15

      3.3 V PCI                                                        15                        15

      3.3 V PCI-X                                                      15                        15

      Summary of I/O Timing Characteristics Default I/O Software
      Settings

      Table 2-22 Summary of AC Measuring Points Applicable to All I/O Bank Types

      Standard                                             Measuring Trip Point (Vtrip)
      3.3 V LVTTL / 3.3 V LVCMOS                                          1.4 V

      2.5 V LVCMOS                                                          1.2 V

      1.8 V LVCMOS                                                          0.90 V

      1.5 V LVCMOS                                                          0.75 V

      3.3 V PCI                                            0.285 * VCCxxxxIOBx (RR)

                                                           0.615 * VCCxxxxIOBx (FF)

      3.3 V PCI-X                                          0.285 * VCCxxxxIOBx (RR)

                                                           0.615 * VCCxxxxIOBx (FF)

      LVDS                                                             Cross point

      LVPECL                                                           Cross point

      Table 2-23 I/O AC Parameter Definitions

      Parameter                                  Parameter Definition

      tDP          Data to pad delay through the output buffer
      tPY          Pad to data delay through the input buffer
      tDOUT        Data to output buffer delay through the I/O interface
      tEOUT        Enable to output buffer tristate control delay through the I/O interface
      tDIN         Input buffer to data delay through the I/O interface
      tHZ          Enable to pad delay through the output buffer--High to Z
      tZH          Enable to pad delay through the output buffer--Z to High
      tLZ          Enable to pad delay through the output buffer--Low to Z
      tZL          Enable to pad delay through the output buffer--Z to Low
      tZHS         Enable to pad delay through the output buffer with delayed enable--Z to High
      tZLS         Enable to pad delay through the output buffer with delayed enable--Z to Low

2-24                                          Revision 10
                                                                                        SmartFusion Customizable System-on-Chip (cSoC)

Table 2-24 Summary of I/O Timing Characteristics--Software Default Settings
                1 Speed Grade, Worst Commercial-Case Conditions: TJ = 85C, Worst Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx (per standard)
                Applicable to FPGA I/O Banks, Assigned to EMC I/O Pins

I/O Standard   Drive Strength
                              Slew Rate
                                      Capacitive Load (pF)
                                              External Resistor ()
                                                      tDOUT (ns)
                                                             tDP (ns)
                                                                     tDIN (ns)
                                                                            tPY (ns)
                                                                                    tEOUT (ns)
                                                                                           tZL (ns)
                                                                                                   tZH (ns)
                                                                                                           tLZ (ns)
                                                                                                                  tHZ (ns)
                                                                                                                          tZLS (ns)
                                                                                                                                 tZHS (ns)
                                                                                                                                        Units

3.3 V LVTTL /  12 mA  High 35 0.50 2.81 0.03 0.81 0.32 2.86 2.23 2.55 2.82 4.58 3.94 ns
3.3 V LVCMOS

2.5 V LVCMOS   12 mA High 35 0.50 2.73 0.03 1.03 0.32 2.88 2.69 2.62 2.70 4.60 4.41 ns

1.8 V LVCMOS   12 mA  High 35 0.50 2.81 0.03 0.95 0.32 2.87 2.38 2.92 3.18 4.58 4.10 ns

1.5 V LVCMOS   12 mA  High 35 0.50 3.24 0.03 1.12 0.32 3.30 2.79 3.10 3.27 5.02 4.50 ns

3.3 V PCI      Per PCI spec High 10 251 0.50 2.11 0.03 0.68 0.32 2.15 1.57 2.55 2.82 3.87 3.28 ns

3.3 V PCI-X    Per PCI-X High 10 251 0.50 2.11 0.03 0.64 0.32 2.15 1.57 2.55 2.82 3.87 3.28 ns
                  spec

LVDS           24 mA High 0.50 1.53 0.03 1.55 ns

LVPECL         24 mA High 0.50 1.46 0.03 1.46 ns

Notes:

1. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-10 on page 2-39 for
     connectivity. This resistor is not required during normal operation.

2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-25 Summary of I/O Timing Characteristics--Software Default Settings
                1 Speed Grade, Worst Commercial-Case Conditions: TJ = 85C, Worst Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx (per standard)
                Applicable to MSS I/O Banks

I/O Standard   Drive Strength
                          Slew Rate
                                   Capacitive Load (pF)
                                           External Resistor
                                                    tDOUT (ns)
                                                              tDP (ns)
                                                                      tDIN (ns)
                                                                               tPY (ns)
                                                                                        tPYS (ns)
                                                                                                tEOUT (ns)
                                                                                                         tZL (ns)
                                                                                                                 tZH (ns)
                                                                                                                          tLZ (ns)
                                                                                                                                  tHZ (ns)
                                                                                                                                          Units

3.3 V LVTTL /  8 mA High 10   0.18 1.92 0.07 0.78 1.09 0.18 1.96 1.55 1.83 2.04 ns
3.3 V LVCMOS

2.5 V LVCMOS 8 mA High 10 0.18 1.96 0.07 0.99 1.16 0.18 2.00 1.82 1.82 1.93 ns

1.8 V LVCMOS 4 mA High 10 0.18 2.31 0.07 0.91 1.37 0.18 2.35 2.27 1.84 1.87 ns

1.5 V LVCMOS 2 mA High 10 0.18 2.70 0.07 1.07 1.55 0.18 2.75 2.67 1.87 1.85 ns

Notes:

1. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-10 on page 2-39 for
     connectivity. This resistor is not required during normal operation.

2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

                             Revision 10                                                                2- 25
SmartFusion DC and Switching Characteristics

      Detailed I/O DC Characteristics

      Table 2-26 Input Capacitance

      Symbol           Definition                          Conditions            Min. Max. Units

      CIN       Input capacitance                          VIN = 0, f = 1.0 MHz           8       pF
      CINCLK    Input capacitance on the clock pin         VIN = 0, f = 1.0 MHz
                                                                                          8       pF

      Table 2-27 I/O Output Buffer Maximum Resistances1
                      Applicable to FPGA I/O Banks

      Standard                                      Drive Strength         RPUL(L-)D2OWN  RP(UL)L3-UP

      3.3 V LVTTL / 3.3 V LVCMOS                    2 mA                         100         300

                                                    4 mA                         100         300

                                                    6 mA                         50          150

                                                    8 mA                         50          150

                                                    12 mA                        25          75

                                                    16 mA                        17          50

                                                    24 mA                        11          33

      2.5 V LVCMOS                                  2 mA                         100         200

                                                    4 mA                         100         200

                                                    6 mA                         50          100

                                                    8 mA                         50          100

                                                    12 mA                        25          50

                                                    16 mA                        20          40

                                                    24 mA                        11          22

      1.8 V LVCMOS                                  2 mA                         200         225

                                                    4 mA                         100         112

                                                    6 mA                         50          56

                                                    8 mA                         50          56

                                                    12 mA                        20          22

                                                    16 mA                        20          22

      1.5 V LVCMOS                                  2 mA                         200         224

                                                    4 mA                         100         112

                                                    6 mA                         67          75

                                                    8 mA                         33          37

                                                    12 mA                        33          37

      3.3 V PCI/PCI-X                         Per PCI/PCI-X specification        25          75

      Notes:

      1. These maximum values are provided for information only. Minimum output buffer resistance values
           depend on VCCxxxxIOBx, drive strength selection, temperature, and process. For board design
           considerations and detailed output buffer resistances, use the corresponding IBIS models located on the
           Microsemi SoC Products Group website at http://www.microsemi.com/soc/download/ibis/default.aspx
           (also generated by the SoC Products Group Libero SoC toolset).

      2. R(PULL-DOWN-MAX) = (VOLspec) / IOLspec
      3. R(PULL-UP-MAX) = (VCCImax VOHspec) / IOHspe c

2-26                                          Revision 10
                                              SmartFusion Customizable System-on-Chip (cSoC)

Table 2-28 I/O Output Buffer Maximum Resistances1
                Applicable to MSS I/O Banks

Standard                    Drive Strength                          RPUL(L-)D2OWN  RP(UL)L3-UP

3.3 V LVTTL / 3.3 V LVCMOS                    8mA                         50       150

2.5 V LVCMOS                                  8 mA                        50       100

1.8 V LVCMOS                                  4 mA                        100      112

1.5 V LVCMOS                                  2 mA                        200      224

Notes:

1. These maximum values are provided for informational reasons only. Minimum output buffer resistance
     values depend on VCCxxxxIOBx, drive strength selection, temperature, and process. For board design
     considerations and detailed output buffer resistances, use the corresponding IBIS models located on the
     SoC Products Group website at http://www.microsemi.com/soc/download/ibis/default.aspx.

2. R(PULL-DOWN-MAX) = (VOLspec) / IOLspec
3. R(PULL-UP-MAX) = (VCCImax VOHspec) / IOHspe c

Table 2-29 I/O Weak Pull-Up/Pull-Down Resistances
                Minimum and Maximum Weak Pull-Up/Pull-Down Resistance Values

                            R(WEAK PULL-UP)1                        R(WEAK PULL-DOWN)2
                                     ()                                        ()

VCCxxxxIOBx   Min.          Max.                                    Min.           Max.

3.3 V         10 k          45 k                                    10 k           45 k

2.5 V         11 k          55 k                                    12 k           74 k

1.8 V         18 k          70 k                                    17 k           110 k

1.5 V         19 k          90 k                                    19 k           140 k

Notes:
1. R(WEAK PULL-UP-MAX) = (VCCImax VOHspec) / I(WEAK PULL-UP-MIN)
2. R(WEAK PULL-DOWN-MAX) = (VOLspec) / I(WEAK PULL-DOWN-MIN)

                            Revision 10                                                         2- 27
SmartFusion DC and Switching Characteristics

      Table 2-30 I/O Short Currents IOSH/IOSL
                      Applicable to FPGA I/O Banks

                                                    Drive Strength         IOSL (mA)*  IOSH (mA)*
                                                                                27          25
      3.3 V LVTTL / 3.3 V LVCMOS                    2 mA                        27          25
                                                                                54          51
                                                    4 mA                        54          51
                                                                               109         103
                                                    6 mA                       127         132
                                                                               181         268
                                                    8 mA                        18          16
                                                                                18          16
                                                    12 mA                       37          32
                                                                                37          32
                                                    16 mA                       74          65
                                                                                87          83
                                                    24 mA                      124         169
                                                                                11           9
      2.5 V LVCMOS                                  2 mA                        22          17
                                                                                44          35
                                                    4 mA                        51          45
                                                                                74          91
                                                    6 mA                        74          91
                                                                                16          13
                                                    8 mA                        33          25
                                                                                39          32
                                                    12 mA                       55          66
                                                                                55          66
                                                    16 mA                      109         103

                                                    24 mA

      1.8 V LVCMOS                                  2 mA

                                                    4 mA

                                                    6 mA

                                                    8 mA

                                                    12 mA

                                                    16 mA

      1.5 V LVCMOS                                  2 mA

                                                    4 mA

                                                    6 mA

                                                    8 mA

                                                    12 mA

      3.3 V PCI/PCI-X                         Per PCI/PCI-X specification

      Note: *TJ = 85C.

      Table 2-31 I/O Short Currents IOSH/IOSL     Drive Strength         IOSL (mA)*  IOSH (mA)*
                      Applicable to MSS I/O Banks         8 mA                  54          51
                                                          8 mA                  37          32
       3.3 V LVTTL / 3.3 V LVCMOS                         4 mA                  22          17
       2.5 V LVCMOS                                       2 mA                  16          13
       1.8 V LVCMOS
       1.5 V LVCMOS
       Note: *TJ = 85C

2-28                                               Revision 10
                                     SmartFusion Customizable System-on-Chip (cSoC)

The length of time an I/O can withstand IOSH/IOSL events depends on the junction temperature. The
reliability data below is based on a 3.3 V, 12 mA I/O setting, which is the worst case for this type of
analysis.

For example, at 100C, the short current condition would have to be sustained for more than 2200
operation hours to cause a reliability concern. The I/O design does not contain any short circuit
protection, but such protection would only be needed in extremely prolonged stress conditions.

Table 2-32 Duration of Short Circuit Event before Failure

Temperature                                       Time before Failure

40C                                                        > 20 years

0C                                                          > 20 years

25C                                                         > 20 years

70C                                                         5 years

85C                                                         2 years

100C                                                        6 months

Table 2-33 Schmitt Trigger Input Hysteresis
                Hysteresis Voltage Value (typical) for Schmitt Mode Input Buffers

Input Buffer Configuration                                   Hysteresis Value (typical)

3.3 V LVTTL / LVCMOS / PCI / PCI-X (Schmitt trigger mode)                 240 mV

2.5 V LVCMOS (Schmitt trigger mode)                                       140 mV

1.8 V LVCMOS (Schmitt trigger mode)                                       80 mV

1.5 V LVCMOS (Schmitt trigger mode)                                       60 mV

Table 2-34 I/O Input Rise Time, Fall Time, and Related I/O Reliability

Input Buffer   Input Rise/Fall Time (min.) Input Rise/Fall Time (max.)             Reliability

LVTTL/LVCMOS   No requirement                     10 ns *                          20 years (100C)

LVDS/B-LVDS/   No requirement                     10 ns *                          10 years (100C)
M-LVDS/LVPECL

Note:  *The maximum input rise/fall time is related to the noise induced into the input buffer trace. If the
       noise is low, then the rise time and fall time of input buffers can be increased beyond the
       maximum value. The longer the rise/fall times, the more susceptible the input signal is to the board
       noise. Microsemi SoC Products Group recommends signal integrity evaluation/characterization of
       the system to ensure that there is no excessive noise coupling into input signals.

                                     Revision 10                                                2- 29
SmartFusion DC and Switching Characteristics

       Single-Ended I/O Characteristics

       3.3 V LVTTL / 3.3 V LVCMOS

       Low-Voltage TransistorTransistor Logic (LVTTL) is a general-purpose standard (EIA/JESD) for 3.3 V
       applications. It uses an LVTTL input buffer and push-pull output buffer.

Table 2-35 Minimum and Maximum DC Input and Output Levels
                Applicable to FPGA I/O Banks

3.3 V LVTTL /         VIL                VIH        VOL        VOH   IOL IOH  IOSL                    IOSH   IIL IIH
3.3 V LVCMOS                                                         mA mA    Max.                    Max.
                Min.        Max.  Min.        Max.  Max.       Min.           mA1                     mA1   A2 A2
Drive Strength    V           V     V           V     V          V                                           15 15
                                                                               27                      25    15 15
2 mA            0.3        0.8   2           3.6   0.4        2.4 2 2         27                      25   15 15
                                                                               54                      51   15 15
4 mA            0.3 0.8          2           3.6   0.4        2.4 4 4         54                      51    15 15
                                                                              109                     103    15 15
6 mA            0.3 0.8          2           3.6   0.4        2.4 6 6        127                     132    10 10
                                                                              181                     268
8 mA            0.3 0.8          2           3.6   0.4        2.4 8 8

12 mA           0.3 0.8          2           3.6   0.4        2.4 12 12

16 mA           0.3 0.8          2           3.6   0.4        2.4 16 16

24 mA           0.3 0.8          2           3.6   0.4        2.4 24 24

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

Table 2-36 Minimum and Maximum DC Input and Output Levels
                Applicable to MSS I/O Banks

3.3 V LVTTL /         VIL                VIH        VOL        VOH   IOL IOH  IOSL                    IOSH   IIL IIH
3.3 V LVCMOS                                                         mA mA    Max.                    Max.
                Min.        Max.  Min.        Max.  Max.       Min.           mA1                     mA1   A2 A2
Drive Strength    V           V     V           V     V          V                                          15 15
                                                                               54                      51
8 mA            0.3 0.8          2           3.6   0.4        2.4 8 8

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

                Test Point        35 pF                R=1K    R to VCCxxxxIOBx for tLZ / tZL / tZLS
                Datapath                       Test Point      R to GND for tHZ / tZH / tZHS
                                              Enable Path      35 pF for tZH / tZHS / tZL / tZLS
                                                               35 pF for tHZ / tLZ

Figure 2-6 AC Loading

Table 2-37 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)   Input High (V)           Measuring Point* (V)        VREF (typ.) (V)                  CLOAD (pF)
0                      3.3                           1.4                                                   35

Note: *Measuring point = Vtrip. See Table 2-22 on page 2-24 for a complete table of trip points.

2-30                                                Revision 10
                                                    SmartFusion Customizable System-on-Chip (cSoC)

          Timing Characteristics

Table 2-38 3.3 V LVTTL / 3.3 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 3.0 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive     Speed  tDOUT  tDP   tDIN  tPY   tEOUT  tZL       tZH    tLZ   tHZ             tZLS  tZHS                   Units
Strength  Grade  0.60   7.20  0.04  0.97  0.39   7.34      6.18   2.52  2.46            9.39  8.23                     ns
                                                                                                                       ns
4 mA       Std.                                                                                                        ns
                                                                                                                       ns
          1     0.50 6.00 0.03 0.81 0.32 6.11 5.15 2.10 2.05 7.83 6.86                                                ns
                                                                                                                       ns
8 mA      Std. 0.60 4.64 0.04 0.97 0.39 4.73 3.84 2.85 3.02 6.79 5.90                                                  ns
                                                                                                                       ns
          1     0.50 3.87 0.03 0.81 0.32 3.94 3.20 2.37 2.52 5.65 4.91                                                ns
                                                                                                                       ns
12 mA     Std. 0.60 3.37 0.04 0.97 0.39 3.43 2.67 3.07 3.39 5.49 4.73

          1     0.50 2.81 0.03 0.81 0.32 2.86 2.23 2.55 2.82 4.58 3.94

16 mA     Std. 0.60 3.18 0.04 0.97 0.39 3.24 2.43 3.11 3.48 5.30 4.49

          1     0.50 2.65 0.03 0.81 0.32 2.70 2.03 2.59 2.90 4.42 3.74

24 mA     Std. 0.60 2.93 0.04 0.97 0.39 2.99 2.03 3.17 3.83 5.05 4.09

          1     0.50 2.45 0.03 0.81 0.32 2.49 1.69 2.64 3.19 4.21 3.41

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-39 3.3 V LVTTL / 3.3 V LVCMOS Low Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 3.0 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive     Speed  tDOUT  tDP   tDIN tPY tEOUT     tZL       tZH    tLZ tHZ tZLS tZHS Units
Strength  Grade  0.60   9.75  0.04 0.97 0.39     9.93
                                                           8.22 2.52 2.31 11.99 10.28 ns
4 mA       Std.

          1 0.50 8.12 0.03 0.81 0.32 8.27 6.85 2.10 1.93 9.99 8.57 ns

8 mA      Std. 0.60 6.96 0.04 0.97 0.39 7.09 5.85 2.84 2.87 9.15 7.91 ns

          1 0.50 5.80 0.03 0.81 0.32 5.91 4.88 2.37 2.39 7.62 6.59 ns

12 mA     Std. 0.60 5.35 0.04 0.97 0.39 5.45 4.58 3.06 3.23 7.51 6.64 ns

          1 0.50 4.46 0.03 0.81 0.32 4.54 3.82 2.55 2.69 6.26 5.53 ns

16 mA     Std. 0.60 5.01 0.04 0.97 0.39 5.10 4.30 3.11 3.32 7.16 6.36 ns

          1 0.50 4.17 0.03 0.81 0.32 4.25 3.58 2.59 2.77 5.97 5.30 ns

24 mA     Std. 0.60 4.67 0.04 0.97 0.39 4.75 4.28 3.16 3.66 6.81 6.34 ns

          1 0.50 3.89 0.03 0.81 0.32 3.96 3.57 2.64 3.05 5.68 5.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-40 3.3 V LVTTL / 3.3 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 3.0 V
                Applicable to MSS I/O Banks

Drive     Speed  tDOUT  tDP       tDIN  tPY   tPYS         tEOUT  tZL   tZH             tLZ   tHZ                    Units
Strength  Grade  0.22   2.31      0.09  0.94  1.30         0.22   2.35  1.86            2.20  2.45                     ns
                                                                                                                       ns
8 mA       Std.

          1     0.18 1.92 0.07 0.78 1.09 0.18 1.96 1.55 1.83 2.04

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

                                              Revision 10                                                            2- 31
SmartFusion DC and Switching Characteristics

       2.5 V LVCMOS

       Low-Voltage CMOS for 2.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
       purpose 2.5 V applications.

Table 2-41 Minimum and Maximum DC Input and Output Levels
                Applicable to FPGA I/O Banks

2.5 V LVCMOS          VIL                VIH        VOL      VOH    IOL IOH  IOSL                   IOSH   IIL IIH
Drive Strength                                                      mA mA    Max.                   Max.  A2 A2
                Min.        Max.  Min.        Max.  Max.     Min.            mA1                    mA1
                  V           V     V           V     V        V

2 mA            0.3 0.7          1.7         2.7   0.7      1.7 2 2         18                     16    15 15

4 mA            0.3 0.7          1.7         2.7   0.7      1.7 4 4         18                     16    15 15

6 mA            0.3 0.7          1.7         2.7   0.7      1.7 6 6         37                     32    15 15

8 mA            0.3 0.7          1.7         2.7   0.7      1.7 8 8         37                     32    15 15

12 mA           0.3 0.7          1.7         2.7   0.7      1.7 12 12       74                     65    15 15

16 mA           0.3 0.7          1.7         2.7   0.7      1.7 16 16       87                     83    15 15

24 mA           0.3 0.7          1.7         2.7   0.7      1.7 24 24       124                    169   15 15

Notes:

1. Currents are measured at high temperature (100C junction temperature) and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

Table 2-42 Minimum and Maximum DC Input and Output Levels
                Applicable to MSS I/O Banks

2.5 V LVCMOS          VIL                VIH        VOL      VOH    IOL IOH  IOSL               IOSH       IIL IIH
Drive Strength                                                      mA mA    Max.               Max.,
                Min.        Max.  Min.        Max.  Max.     Min.            mA1                mA1       A2 A2
                  V           V     V           V     V        V                                          15 15
                                                                                                  32
8 mA            0.3 0.7          1.7         3.6   0.7      1.7 8 8         37

Notes:

1. Currents are measured at high temperature (100C junction temperature) and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

                Test Point        35 pF                R=1K  R to VCCxxxxIOBx for tLZ / tZL / tZLS
                Datapath                       Test Point    R to GND for tHZ / tZH / tZHS
                                              Enable Path    35 pF for tZH / tZHS / tZL / tZLS
                                                             35 pF for tHZ / tLZ

Figure 2-7 AC Loading

Table 2-43 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)         Input High (V)          Measuring Point* (V)  VREF (typ.) (V)                 CLOAD (pF)
                                                                                                         35
0                           2.5                     1.2

* Measuring point = Vtrip. See Table 2-22 on page 2-24 for a complete table of trip points.

2-32                                                Revision 10
                                                           SmartFusion Customizable System-on-Chip (cSoC)

          Timing Characteristics

Table 2-44 2.5 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 2.3 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive Speed         tDOUT  tDP    tDIN tPY tEOUT tZL             tZH    tLZ   tHZ       tZLS   tZHS                  Units
Strength Grade      0.55   8.10   0.04 1.23 0.39 7.37            8.10                   9.43   10.15                   ns
                                                                                                                       ns
4 mA      Std.                                                          2.54 2.17                                      ns
                                                                                                                       ns
          1 0.46 6.75 0.03 1.03 0.32 6.14 6.75 2.12 1.81 7.85 8.46                                                    ns
                                                                                                                       ns
8 mA      Std. 0.55 4.85 0.04 1.23 0.39 4.76 4.85 2.90 2.83 6.82 6.91                                                  ns
                                                                                                                       ns
          1 0.46 4.04 0.03 1.03 0.32 3.97 4.04 2.42 2.36 5.68 5.76                                                    ns
                                                                                                                       ns
12 mA     Std. 0.60 3.28 0.04 1.23 0.39 3.46 3.23 3.15 3.24 5.52 5.29

          1 0.50 2.73 0.03 1.03 0.32 2.88 2.69 2.62 2.70 4.60 4.41

16 mA     Std. 0.60 3.09 0.04 1.23 0.39 3.27 2.88 3.20 3.35 5.33 4.94

          1 0.50 2.57 0.03 1.03 0.32 2.72 2.40 2.67 2.79 4.44 4.12

24 mA     Std. 0.60 2.95 0.04 1.23 0.39 3.01 2.31 3.27 3.76 5.07 4.37

          1 0.50 2.46 0.03 1.03 0.32 2.51 1.93 2.73 3.13 4.22 3.64

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-45 2.5 V LVCMOS Low Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 2.3 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive     Speed     tDOUT   tDP   tDIN  tPY   tEOUT   tZL         tZH    tLZ  tHZ        tZLS  tZHS                  Units
Strength  Grade     0.55   10.50  0.04  1.23  0.39   10.69       10.50  2.54  2.07      12.75  12.56                   ns

4 mA       Std.

          1 0.46 8.75 0.03 1.03 0.32 8.91 8.75 2.12 1.73 10.62 10.47 ns

8 mA      Std. 0.55 7.61 0.04 1.23 0.39 7.46 7.19 2.81 2.66 9.52 9.25 ns

          1 0.46 6.34 0.03 1.03 0.32 6.22 5.99 2.34 2.22 7.93 7.71 ns

12 mA     Std. 0.60 5.92 0.04 1.23 0.39 5.79 5.45 3.04 3.06 7.85 7.51 ns

          1 0.50 4.93 0.03 1.03 0.32 4.83 4.54 2.53 2.55 6.54 6.26 ns

16 mA     Std. 0.60 5.53 0.04 1.23 0.39 5.40 5.09 3.09 3.16 7.46 7.14 ns

          1 0.50 4.61 0.03 1.03 0.32 4.50 4.24 2.58 2.64 6.22 5.95 ns

24 mA     Std. 0.60 5.18 0.04 1.23 0.39 5.28 5.14 3.27 3.64 7.34 7.20 ns

          1 0.50 4.32 0.03 1.03 0.32 4.40 4.29 2.72 3.03 6.11 6.00 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-46 2.5 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 3.0 V
                Applicable to MSS I/O Banks

Drive     Speed            tDOUT  tDP   tDIN  tPY    tPYS        tEOUT  tZL   tZH       tLZ    tHZ                   Units
Strength  Grade            0.22   2.35  0.09  1.18   1.39        0.22   2.40  2.18      2.19   2.32                    ns
                                                                                                                       ns
8 mA       Std.

                1         0.18 1.96 0.07 0.99 1.16 0.18 2.00 1.82 1.82 1.93

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

                                                    Revision 10                                                      2- 33
SmartFusion DC and Switching Characteristics

        1.8 V LVCMOS

        Low-voltage CMOS for 1.8 V is an extension of the LVCMOS standard (JESD8-5) used for general-
        purpose 1.8 V applications. It uses a 1.8 V input buffer and a push-pull output buffer.

Table 2-47 Minimum and Maximum DC Input and Output Levels
                Applicable to FPGA I/O Banks

1.8 V          VIL             VIH                    VOL    VOH          IOL IOH            IOSL   IOSH   IIL IIH
LVCMOS                                                                    mA mA              Max.   Max.
                 Max.      Min.               Max. Max.      Min.                            mA1    mA1   A2 A2
Drive Min.          V        V                  VV             V                                           15 15
Strength V                                                                                            9

2 mA    0.3   0.35 *      0.65 *             1.9 0.45 VCCxxxxIOBx 2 2 11

               VCCxxxxIOBx VCCxxxxIOBx                        0.45

4 mA    0.3   0.35 *      0.65 *             1.9 0.45 VCCxxxxIOBx 4 4 22                           17 15 15

               VCCxxxxIOBx VCCxxxxIOBx                        0.45

6 mA    0.3   0.35 *      0.65 *             1.9 0.45 VCCxxxxIOBx 6 6                       44     35 15 15

               VCCxxxxIOBx VCCxxxxIOBx                        0.45

8 mA    0.3   0.35 *      0.65 *             1.9 0.45 VCCxxxxIOBx 8 8 51                           45 15 15

               VCCxxxxIOBx VCCxxxxIOBx                        0.45

12 mA 0.3     0.35 *      0.65 *             1.9 0.45 VCCxxxxIOBx 12 12 74                         91 15 15

               VCCxxxxIOBx VCCxxxxIOBx                        0.45

16 mA 0.3     0.35 *      0.65 *             1.9 0.45 VCCxxxxIOBx 16 16 74                         91 15 15

               VCCxxxxIOBx VCCxxxxIOBx                        0.45

Notes:

1. Currents are measured at high temperature (100C junction temperature) and maximum voltage.
2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

Table 2-48 Minimum and Maximum DC Input and Output Levels
                Applicable to MSS I/O Banks

1.8 V          VIL                 VIH                 VOL          VOH   IOL IOH IOSL              IOSH   IIL IIH
LVCMOS                                                                                   Max.       Max.
                  Max.         Min.           Max. Max.             Min.                            mA1   A2 A2
Drive Min.          V            V              VV                    V   mA mA mA1                       15 15
Strength V                                                                                           17

4 mA    0.3   0.35 *          0.65 *         3.6 0.45 VCCxxxxIOBx 4 4 22

               VCCxxxxIOBx VCCxxxxIOBx                        0.45

Notes:

1. Currents are measured at high temperature (100C junction temperature) and maximum voltage.
2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

               Test Point  35 pF                       R=1K  R to VCCxxxxIOBx for tLZ / tZL / tZLS
               Datapath                        Test Point    R to GND for tHZ / tZH / tZHS
                                              Enable Path    35 pF for tZH / tZHS / tZL / tZLS
                                                             35 pF for tHZ / tLZ

Figure 2-8 AC Loading

Table 2-49 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)  Input High (V)                 Measuring Point* (V)        VREF (typ.) (V)           CLOAD (pF)
0                     1.8                                 0.9                                            35

* Measuring point = Vtrip. See Table 2-22 on page 2-24 for a complete table of trip points.

2-34                                          Revision 10
                                                  SmartFusion Customizable System-on-Chip (cSoC)

          Timing Characteristics

Table 2-50 1.8 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 1.7 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive Speed      tDOUT   tDP   tDIN  tPY tEOUT    tZL    tZH    tLZ tHZ tZLS tZHS                                    Units
Strength Grade   0.60   11.06  0.04  1.14 0.39    8.61                                                                 ns
                                                                                                                       ns
2 mA      Std.                                           11.06 2.61 1.59 10.67 13.12                                   ns
                                                                                                                       ns
          1 0.50 9.22 0.03 0.95 0.32 7.17 9.22 2.18 1.33 8.89 10.93                                                   ns
                                                                                                                       ns
4 mA      Std. 0.60 6.46 0.04 1.14 0.39 5.53 6.46 3.04 2.66 7.59 8.51                                                  ns
                                                                                                                       ns
          1 0.50 5.38 0.03 0.95 0.32 4.61 5.38 2.54 2.22 6.33 7.10                                                    ns
                                                                                                                       ns
6 mA      Std. 0.60 4.16 0.04 1.14 0.39 3.99 4.16 3.34 3.18 6.05 6.22                                                  ns
                                                                                                                       ns
          1 0.50 3.47 0.03 0.95 0.32 3.32 3.47 2.78 2.65 5.04 5.18

8 mA      Std. 0.60 3.69 0.04 1.14 0.39 3.76 3.67 3.40 3.31 5.81 5.73

          1 0.50 3.07 0.03 0.95 0.32 3.13 3.06 2.84 2.76 4.85 4.78

12 mA     Std. 0.60 3.38 0.04 1.14 0.39 3.44 2.86 3.50 3.82 5.50 4.91

          1 0.50 2.81 0.03 0.95 0.32 2.87 2.38 2.92 3.18 4.58 4.10

16 mA     Std. 0.60 3.38 0.04 1.14 0.39 3.44 2.86 3.50 3.82 5.50 4.91

          1 0.50 2.81 0.03 0.95 0.32 2.87 2.38 2.92 3.18 4.58 4.10

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-51 1.8 V LVCMOS Low Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 1.7 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive     Speed  tDOUT   tDP   tDIN  tPY   tEOUT   tZL    tZH   tLZ   tHZ    tZLS       tZHS                         Units
Strength  Grade  0.60   14.24  0.04  1.14  0.39   13.47  14.24  2.62  1.54  15.53       16.30                          ns

2 mA       Std.

          1 0.50 11.87 0.03 0.95 0.32 11.23 11.87 2.18 1.28 12.94 13.59 ns

4 mA      Std. 0.60 9.74 0.04 1.14 0.39 9.92 9.62 3.05 2.57 11.98 11.68 ns

          1 0.50 8.11 0.03 0.95 0.32 8.26 8.02 2.54 2.14 9.98 9.74 ns

6 mA      Std. 0.60 7.67 0.04 1.14 0.39 7.81 7.24 3.34 3.08 9.87 9.30 ns

          1 0.50 6.39 0.03 0.95 0.32 6.51 6.03 2.79 2.56 8.23 7.75 ns

8 mA      Std. 0.60 7.15 0.04 1.14 0.39 7.29 6.75 3.41 3.21 9.34 8.80 ns

          1 0.50 5.96 0.03 0.95 0.32 6.07 5.62 2.84 2.68 7.79 7.34 ns

12 mA     Std. 0.60 6.76 0.04 1.14 0.39 6.89 6.75 3.50 3.70 8.95 8.81 ns

          1 0.50 5.64 0.03 0.95 0.32 5.74 5.62 2.92 3.08 7.46 7.34 ns

16 mA     Std. 0.60 6.76 0.04 1.14 0.39 6.89 6.75 3.50 3.70 8.95 8.81 ns

          1 0.50 5.64 0.03 0.95 0.32 5.74 5.62 2.92 3.08 7.46 7.34 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

                                           Revision 10                                                               2- 35
SmartFusion DC and Switching Characteristics

Table 2-52 1.8 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 1.7 V
                Applicable to MSS I/O Banks

Drive     Speed  tDOUT  tDP   tDIN tPY tPYS tEOUT          tZL   tZH                    tLZ   tHZ                    Units
Strength  Grade  0.22   2.77  0.09 1.09 1.64 0.22          2.82  2.72                   2.21  2.25                     ns
                                                                                                                       ns
4 mA       Std.

          1     0.18 2.31 0.07 0.91 1.37 0.18 2.35 2.27 1.84 1.87

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

2-36                                          Revision 10
                                                               SmartFusion Customizable System-on-Chip (cSoC)

        1.5 V LVCMOS (JESD8-11)

        Low-Voltage CMOS for 1.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
        purpose 1.5 V applications. It uses a 1.5 V input buffer and a push-pull output buffer.

Table 2-53 Minimum and Maximum DC Input and Output Levels
                Applicable to FPGA I/O Banks

1.5 V          VIL              VIH     Max.           VOL         VOH      IOL IOH IOSL IOSH IIL IIH
LVCMOS                                    V                                            Max. Max.
                 Max.      Min.                        Max.        Min.
Drive Min.         V         V                           V           V      mA mA mA1 mA1 A2 A2
Strength V

2 mA    0.3   0.35 *      0.65 *       1.575          0.25 *      0.75 *                    2 2 16 13 15 15

               VCCxxxxIOBx VCCxxxxIOBx         VCCxxxxIOBx VCCxxxxIOBx

4 mA          0.35 *      0.65 *       1.575          0.25 *      0.75 *                    4 4 33 25 15 15

        0.3 VCCxxxxIOBx VCCxxxxIOBx            VCCxxxxIOBx VCCxxxxIOBx

6 mA          0.35 *      0.65 *       1.575          0.25 *      0.75 *                    6 6 39 32 15 15

        0.3 VCCxxxxIOBx VCCxxxxIOBx            VCCxxxxIOBx VCCxxxxIOBx

8 mA          0.35 *      0.65 *       1.575 0.25* VCC            0.75 *                    8 8 55 66 15 15

        0.3 VCCxxxxIOBx VCCxxxxIOBx                            VCCxxxxIOBx

12 mA         0.35 *      0.65 *       1.575  0.25 *              0.75 *                    12 12 55 66 15 15

        0.3 VCCxxxxIOBx VCCxxxxIOBx            VCCxxxxIOBx VCCxxxxIOBx

Notes:

1. Currents are measured at high temperature (100C junction temperature) and maximum voltage.
2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

Table 2-54 Minimum and Maximum DC Input and Output Levels
                Applicable to MSS I/O Banks

1.5 V          VIL              VIH            VOL                 VOH      IOL IOH IOSL IOSH IIL IIH
LVCMOS
                 Max.      Min.         Max.   Max.                Min.                         Max. Max.         A
Drive Min.          V        V            V      V                   V      mA mA mA1 mA1 A2 2
Strength V

2 mA    0.3   0.35 *      0.65 *       1.575  0.25 *              0.75 *                    2 2 16 13 15 15

               VCCxxxxIOBx VCCxxxxIOBx         VCCxxxxIOBx VCCxxxxIOBx

Notes:

1. Currents are measured at high temperature (100C junction temperature) and maximum voltage.
2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

               Test Point  35 pF                 R=1K          R to VCCxxxxIOBx for tLZ / tZL / tZLS
               Datapath                  Test Point            R to GND for tHZ / tZH / tZHS
                                        Enable Path            35 pF for tZH / tZHS / tZL / tZLS
                                                               35 pF for tHZ / tLZ

Figure 2-9 AC Loading

Table 2-55 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)  Input High (V)        Measuring Point* (V)          VREF (typ.) (V)                    CLOAD (pF)
0                     1.5                       0.75                                                       35

* Measuring point = Vtrip. See Table 2-22 on page 2-24 for a complete table of trip points.

                                               Revision 10                                                        2- 37
SmartFusion DC and Switching Characteristics

          Timing Characteristics

Table 2-56 1.5 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 1.425 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive     Speed  tDOUT  tDP       tDIN tPY tEOUT tZL       tZH    tLZ tHZ               tZLS  tZHS                   Units
Strength  Grade  0.60   7.79      0.04 1.34 0.39 6.43      7.79   3.19 2.59             8.49  9.85                     ns
                                                                                                                       ns
2m         Std.                                                                                                        ns
                                                                                                                       ns
          1     0.50 6.49 0.03 1.12 0.32 5.36 6.49 2.66 2.16 7.08 8.21                                                ns
                                                                                                                       ns
4 mA      Std. 0.60 4.95 0.04 1.34 0.39 4.61 4.96 3.53 3.19 6.67 7.02                                                  ns
                                                                                                                       ns
          1     0.50 4.13 0.03 1.12 0.32 3.85 4.13 2.94 2.66 5.56 5.85                                                ns
                                                                                                                       ns
6 mA      Std. 0.60 4.36 0.04 1.34 0.39 4.34 4.36 3.60 3.34 6.40 6.42

          1     0.50 3.64 0.03 1.12 0.32 3.62 3.64 3.00 2.78 5.33 5.35

8 mA      Std. 0.60 3.89 0.04 1.34 0.39 3.96 3.34 3.72 3.92 6.02 5.40

          1     0.50 3.24 0.03 1.12 0.32 3.30 2.79 3.10 3.27 5.02 4.50

12 mA     Std. 0.60 3.89 0.04 1.34 0.39 3.96 3.34 3.72 3.92 6.02 5.40

          1     0.50 3.24 0.03 1.12 0.32 3.30 2.79 3.10 3.27 5.02 4.50

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-57 1.5 V LVCMOS Low Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 1.4 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Drive     Speed  tDOUT  tDP tDIN tPY tEOUT tZL             tZH    tLZ tHZ tZLS tZHS Units
Strength  Grade  0.60
                        11.96 0.04 1.34 0.39 12.18 11.70 3.20 2.47 14.24 13.76 ns
2 mA       Std.

          1     0.50 9.96 0.03 1.12 0.32 10.15 9.75 2.67 2.06 11.86 11.46 ns

4 mA      Std. 0.60 9.51 0.04 1.34 0.39 9.68 8.76 3.54 3.07 11.74 10.82 ns

          1     0.50 7.92 0.03 1.12 0.32 8.07 7.30 2.95 2.56 9.79 9.02 ns

6 mA      Std. 0.60 8.86 0.04 1.34 0.39 9.03 8.17 3.61 3.22 11.08 10.23 ns

          1     0.50 7.39 0.03 1.12 0.32 7.52 6.81 3.01 2.68 9.24 8.52 ns

8 mA      Std. 0.60 8.44 0.04 1.34 0.39 8.60 8.18 3.73 3.78 10.66 10.24 ns

          1     0.50 7.04 0.03 1.12 0.32 7.17 6.82 3.11 3.15 8.88 8.53 ns

12 mA     Std. 0.60 8.44 0.04 1.34 0.39 8.60 8.18 3.73 3.78 10.66 10.24 ns

          1     0.50 7.04 0.03 1.12 0.32 7.17 6.82 3.11 3.15 8.88 8.53 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-58 1.5 V LVCMOS High Slew
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 3.0 V
                Applicable to MSS I/O Banks

Drive     Speed  tDOUT        tDP   tDIN      tPY   tPYS   tEOUT  tZL   tZH             tLZ   tHZ                    Units
Strength  Grade  0.22         3.24  0.09      1.28  1.86   0.22   3.30  3.20                                           ns
                                                                                        2.24 2.21                      ns
2 mA       Std.

          1     0.18 2.70 0.07 1.07 1.55 0.18 2.75 2.67 1.87 1.85

Notes:

1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

2-38                                          Revision 10
                                                                           SmartFusion Customizable System-on-Chip (cSoC)

        3.3 V PCI, 3.3 V PCI-X

        Peripheral Component Interface for 3.3 V standard specifies support for 33 MHz and 66 MHz PCI Bus
        applications.

Table 2-59 Minimum and Maximum DC Input and Output Levels

3.3 V PCI/PCI-X                 VIL                   VIH         VOL      VOH    IOL IOH     IOSL        IOSH   IIL IIH
Drive Strength                                                                    mA mA       Max.        Max.  A2 A2
                           Min. Max.        Min. Max.             Max.     Min.               mA1         mA1
                                                                    V        V
                           V          V     V              V

Per PCI specification                                             Per PCI curves                                15 15

Notes:

1. Currents are measured at high temperature (100C junction temperature) and maximum voltage.
2. Currents are measured at 85C junction temperature.

        AC loadings are defined per the PCI/PCI-X specifications for the datapath; SoC Products Group loadings
        for enable path characterization are described in Figure 2-10.

                   R = 25       R to VCCXXXXIOBX for tDP (F)      R=1k            R to VCCXXXXIOBX for tLZ / tZL/ tZLS
        Test Point                                                                R to GND for tHZ / tZH / tZHS
                                R to GND for tDP (R)          Test Point
        Datapath                                                                  10 pF for tZH / tZHS / tZL / tZLS
                                                              Enable Path         10 pF for tHZ / tLZ

Figure 2-10 AC Loading

        AC loadings are defined per PCI/PCI-X specifications for the datapath; SoC Products Group loading for
        tristate is described in Table 2-60.

Table 2-60 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V) Input High (V)                Measuring Point* (V)                  VREF (typ.) (V)         CLOAD (pF)
                                                                                                                10
0                          3.3           0.285 * VCCxxxxIOBx for tDP(R)                    

                                         0.615 * VCCxxxxIOBx for tDP(F)

* Measuring point = Vtrip. See Table 2-22 on page 2-24 for a complete table of trip points.

        Timing Characteristics

Table 2-61 3.3 V PCI
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 3.0 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Speed Grade tDOUT               tDP   tDIN  tPY            tEOUT  tZL      tZH    tLZ      tHZ      tZLS  tZHS Units
                                2.54  0.04  0.82           0.39   2.58     1.88   3.06     3.39     4.64  3.94 ns
Std.             0.60

1               0.50 2.11 0.03 0.68 0.32 2.15 1.57 2.55 2.82 3.87 3.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Table 2-62 3.3 V PCI-X
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCxxxxIOBx = 3.0 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Speed Grade tDOUT               tDP   tDIN  tPY            tEOUT  tZL      tZH    tLZ      tHZ      tZLS  tZHS Units
                                2.54  0.04  0.77           0.39   2.58     1.88   3.06     3.39     4.64  3.94 ns
Std.             0.60

1               0.50 2.11 0.03 0.64 0.32 2.15 1.57 2.55 2.82 3.87 3.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

                                                              Revision 10                                               2- 39
SmartFusion DC and Switching Characteristics

            Differential I/O Characteristics

             Physical Implementation

                  Configuration of the I/O modules as a differential pair is handled by SoC Products Group Designer
                  software when the user instantiates a differential I/O macro in the design.
                  Differential I/Os can also be used in conjunction with the embedded Input Register (InReg), Output
                  Register (OutReg), Enable Register (EnReg), and Double Data Rate (DDR). However, there is no
                  support for bidirectional I/Os or tristates with the LVPECL standards.

             LVDS

                  Low-Voltage Differential Signaling (ANSI/TIA/EIA-644) is a high-speed, differential I/O standard. It
                  requires that one data bit be carried through two signal lines, so two pins are needed. It also requires
                  external resistor termination.
                  The full implementation of the LVDS transmitter and receiver is shown in an example in Figure 2-11. The
                  building blocks of the LVDS transmitter-receiver are one transmitter macro, one receiver macro, three
                  board resistors at the transmitter end, and one resistor at the receiver end. The values for the three driver
                  resistors are different from those used in the LVPECL implementation because the output standard
                  specifications are different.
                  Along with LVDS I/O, SmartFusion cSoCs also support bus LVDS structure and multipoint LVDS
                  (M-LVDS) configuration (up to 40 nodes).

                     Bourns Part Number: CAT16-LV4F12

OUTBUF_LVDS FPGA  P  165                               P                    FPGA
                           Z0 = 50
                                                                               +  INBUF_LVDS
                           140                                     100         

                  N  165   Z0 = 50                                       N

Figure 2-11 LVDS Circuit Diagram and Board-Level Implementation

2-40                       Revision 10
                                                        SmartFusion Customizable System-on-Chip (cSoC)

Table 2-63 LVDS Minimum and Maximum DC Input and Output Levels

DC Parameter                  Description                            Min.   Typ.             Max.   Units
                                                                             2.5             2.625    V
VCCFPGAIOBx    Supply voltage                                        2.375  1.075            1.25     V
                                                                            1.425                     V
VOL            Output low voltage                                    0.9    0.91              1.6
                                                                            0.91             1.16    mA
VOH            Output high voltage                                   1.25                    1.16    mA
                                                                     0.65    350             2.925
IOL1           Output lower current                                  0.65   1.25              15      V
IOH1           Output high current                                          1.25              15     A
                                                                       0     350              450    A
VI             Input voltage                                                                 1.375   mV
                                                                      250                    2.35     V
IIH2           Input high leakage current                            1.125                            V
                                                                     0.05                            mV
IIL2           Input low leakage current                              100

VODIFF         Differential output voltage

VOCM           Output common mode voltage

VICM           Input common mode voltage

VIDIFF         Input differential voltage

Notes:

1. IOL/ IOH defined by VODIFF/(resistor network).
2. Currents are measured at 85C junction temperature.

Table 2-64 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)         Input High (V)                    Measuring Point* (V)                 VREF (typ.) (V)
                                                                                                      
1.075                          1.325                    Cross point

* Measuring point = Vtrip. See Table 2-22 on page 2-24 for a complete table of trip points.

        Timing Characteristics

Table 2-65 LVDS
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCFPGAIOBx = 2.3 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Speed Grade    tDOUT                  tDP               tDIN                  tPY                   Units
Std.            0.60                  1.83              0.04                  1.87                    ns

1             0.50                   1.53              0.03                  1.55                  ns

Notes:

1. For the derating values at specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for
    derating values.

2. The above mentioned timing parameters correspond to 24mA drive strength.

                                                        Revision 10                                           2- 41
SmartFusion DC and Switching Characteristics

                   B-LVDS/M-LVDS

                   Bus LVDS (B-LVDS) and Multipoint LVDS (M-LVDS) specifications extend the existing LVDS standard to
                   high-performance multipoint bus applications. Multidrop and multipoint bus configurations may contain
                   any combination of drivers, receivers, and transceivers. SoC Products Group LVDS drivers provide the
                   higher drive current required by B-LVDS and M-LVDS to accommodate the loading. The drivers require
                   series terminations for better signal quality and to control voltage swing. Termination is also required at
                   both ends of the bus since the driver can be located anywhere on the bus. These configurations can be
                   implemented using the TRIBUF_LVDS and BIBUF_LVDS macros along with appropriate terminations.
                   Multipoint designs using SoC Products Group LVDS macros can achieve up to 200 MHz with a maximum
                   of 20 loads. A sample application is given in Figure 2-12. The input and output buffer delays are available
                   in the LVDS section in Table 2-65.

                   Example: For a bus consisting of 20 equidistant loads, the following terminations provide the required
                   differential voltage, in worst-case commercial operating conditions, at the farthest receiver: RS = 60
                   and RT = 70 , given Z0 = 50  (2") and Zstub = 50  (~1.5").

       Receiver                  Transceiver                Driver                Receiver                   Transceiver

                      EN                     EN                D EN                        EN                            EN  BIBUF_LVDS

                R  -                   T  -                    -                     R  -                          T  -

             +                      +                       +                     +                             +

                RS RS                  RS RS                   RS RS                 RS RS                         RS RS

      Zstub           Zstub  Zstub           Zstub   Zstub          Zstub  Zstub           Zstub ...
      Z0                     Z0                     Z0                     Z0
                                                                                                         Z0                  Z0

RT Z0                        Z0                     Z0                     Z0                            Z0                  Z0          RT

Figure 2-12 B-LVDS/M-LVDS Multipoint Application Using LVDS I/O Buffers

             LVPECL

                  Low-Voltage Positive Emitter-Coupled Logic (LVPECL) is another differential I/O standard. It requires
                  that one data bit be carried through two signal lines. Like LVDS, two pins are needed. It also requires
                  external resistor termination.

                  The full implementation of the LVDS transmitter and receiver is shown in an example in Figure 2-13. The
                  building blocks of the LVPECL transmitter-receiver are one transmitter macro, one receiver macro, three
                  board resistors at the transmitter end, and one resistor at the receiver end. The values for the three driver
                  resistors are different from those used in the LVDS implementation because the output standard
                  specifications are different.

                                                 Bourns Part Number: CAT16-PC4F12

                        FPGA                 P                                                        P  FPGA
OUTBUF_LVPECL
                                                    100                    Z0 = 50

                                                                     187 W                 100               +           INBUF_LVPECL

                                                                                                            

                                             N      100                    Z0 = 50                    N

Figure 2-13 LVPECL Circuit Diagram and Board-Level Implementation

2-42                                                                       Revision 10
                                                            SmartFusion Customizable System-on-Chip (cSoC)

Table 2-66 Minimum and Maximum DC Input and Output Levels

DC Parameter   Description                        Min. Max.        Min. Max.                 Min. Max.          Units
                                                                                                                  V
VCCFPGAIOBx Supply Voltage                             3.0              3.3                       3.6             V
                                                                                                                  V
VOL            Output Low Voltage                 0.96 1.27        1.06 1.43                 1.30 1.57            V
                                                                                                                  V
VOH            Output High Voltage                1.8 2.11         1.92 2.28                 2.13 2.41            V
                                                                                                                  V
VIL, VIH       Input Low, Input High Voltages     0         3.6    0         3.6             0         3.6       mV

VODIFF         Differential Output Voltage        0.625 0.97       0.625 0.97                0.625 0.97

VOCM           Output Common-Mode Voltage         1.762 1.98       1.762 1.98                1.762 1.98

VICM           Input Common-Mode Voltage          1.01 2.57        1.01 2.57                 1.01 2.57

VIDIFF         Input Differential Voltage         300              300                       300

Table 2-67 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)         Input High (V)                   Measuring Point* (V)                       VREF (typ.) (V)
                                                                                                           
1.64                               1.94                     Cross point

* Measuring point = Vtrip. See Table 2-22 on page 2-24 for a complete table of trip points.

          Timing Characteristics

Table 2-68 LVPECL
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V,
                Worst-Case VCCFPGAIOBx = 3.0 V
                Applicable to FPGA I/O Banks, I/O Assigned to EMC I/O Pins

Speed Grade    tDOUT                        tDP             tDIN             tPY                       Units
Std.            0.60                        1.76            0.04             1.76                        ns

1             0.50                         1.46            0.03             1.46                           ns

Notes:

1. For the derating values at specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for
    derating values.

2. The above mentioned timing parameters correspond to 24mA drive strength.

                                                  Revision 10                                                      2- 43
SmartFusion DC and Switching Characteristics

            I/O Register Specifications
             Fully Registered I/O Buffers with Synchronous Enable and
             Asynchronous Preset

Preset  INBUF                                                                                                         L
  Data
                                                      D                                                                                              Pad Out
Enable                                                                                                                             TRIBUF
    CLK                                                                                                                        DOUT

         INBUF INBUF CLKBUF                           PRE     EY                           Core   Data_out             PRE
                                                                                           Array                 F
                             C  D                          Q                                                    G   D       Q
                                                                                           INBUF
                                DFN1E1P1                                                                        H   DFN1E1P1
                                                                                                                 I
                                                   E                                                             J  E
                             B                                                                                  K                     EOUT

                             A

                                                                                                                       PRE

                                                                                                                    D       Q

                                                                                                                    DFN1E1P1

                                Data Input I/O Register with:                                                       E
                                       Active High Enable
                                       Active High Preset                                               INBUF       Data Output Register and
                                       Positive-Edge Triggered                                                      Enable Output Register with:

                                                                                   CLKBUF                                    Active High Enable
                                                                                                                             Active High Preset
                                                                                                                             Postive-Edge Triggered

                                                              CLK
                                                                             Enable
                                                                                             D_Enable

Figure 2-14 Timing Model of Registered I/O Buffers with Synchronous Enable and Asynchronous Preset

2-44                                                                                       Revision 10
                                                              SmartFusion Customizable System-on-Chip (cSoC)

Table 2-69 Parameter Definition and Measuring Nodes

Parameter Name  Parameter Definition                                              Measuring Nodes
                                                                                       (from, to)*
tOCLKQ          Clock-to-Q of the Output Data Register                                  H, DOUT
                                                                                           F, H
tOSUD           Data Setup Time for the Output Data Register                               F, H
                                                                                           G, H
tOHD            Data Hold Time for the Output Data Register                                G, H
                                                                                        L, DOUT
tOSUE           Enable Setup Time for the Output Data Register                             L, H
                                                                                           L, H
tOHE            Enable Hold Time for the Output Data Register                           H, EOUT
                                                                                           J, H
tOPRE2Q         Asynchronous Preset-to-Q of the Output Data Register                       J, H
                                                                                           K, H
tOREMPRE        Asynchronous Preset Removal Time for the Output Data Register              K, H
                                                                                         I, EOUT
tORECPRE        Asynchronous Preset Recovery Time for the Output Data Register              I, H
                                                                                            I, H
tOECLKQ         Clock-to-Q of the Output Enable Register                                   A, E
                                                                                           C, A
tOESUD          Data Setup Time for the Output Enable Register                             C, A
                                                                                           B, A
tOEHD           Data Hold Time for the Output Enable Register                              B, A
                                                                                           D, E
tOESUE          Enable Setup Time for the Output Enable Register                           D, A
                                                                                           D, A
tOEHE           Enable Hold Time for the Output Enable Register

tOEPRE2Q        Asynchronous Preset-to-Q of the Output Enable Register

tOEREMPRE       Asynchronous Preset Removal Time for the Output Enable Register

tOERECPRE       Asynchronous Preset Recovery Time for the Output Enable Register

tICLKQ          Clock-to-Q of the Input Data Register

tISUD           Data Setup Time for the Input Data Register

tIHD            Data Hold Time for the Input Data Register

tISUE           Enable Setup Time for the Input Data Register

tIHE            Enable Hold Time for the Input Data Register

tIPRE2Q         Asynchronous Preset-to-Q of the Input Data Register

tIREMPRE        Asynchronous Preset Removal Time for the Input Data Register

tIRECPRE        Asynchronous Preset Recovery Time for the Input Data Register

* See Figure 2-14 on page 2-44 for more information.

                                                      Revision 10                 2- 45
SmartFusion DC and Switching Characteristics

             Fully Registered I/O Buffers with Synchronous Enable and
             Asynchronous Clear

                                                                                                                        DOUT                    Pad Out
                                                                                                                              TRIBUF
        INBUF                    Y                                Core         Data_out FF                      D       Q
                                                                  Array
  Data          CC  D       Q
Enable
                    DFN1E1C1 EE                                                                                 DFN1E1C1
   CLK
   CLR                                                                                 GG

        INBUF       E                                                                           E                          EOUT
                                                                                                     CLR
                BB     CLR
                                                                                       LL

        CLKBUF                                                                                              HH
                AA

        INBUF                                                                          JJ                       D       Q

                DD                                                                              DFN1E1C1
                                                                                       KK
                Data Input I/O Register with
                          Active High Enable                                                    E
                          Active High Clear
                          Positive-Edge Triggered                                                                  CLR

                                                           INBUF  INBUF        CLKBUF  Data Output Register and
                                                                                       Enable Output Register with

                                                                                                   Active High Enable
                                                                                                   Active High Clear
                                                                                                   Positive-Edge Triggered

                                 Enable
                                                 D_Enable

                                                                   CLK

Figure 2-15 Timing Model of the Registered I/O Buffers with Synchronous Enable and Asynchronous Clear

2-46                                                              Revision 10
                                                             SmartFusion Customizable System-on-Chip (cSoC)

Table 2-70 Parameter Definition and Measuring Nodes

Parameter Name  Parameter Definition                                             Measuring Nodes
                                                                                      (from, to)*
tOCLKQ          Clock-to-Q of the Output Data Register                                HH, DOUT
                                                                                        FF, HH
tOSUD           Data Setup Time for the Output Data Register                            FF, HH
                                                                                        GG, HH
tOHD            Data Hold Time for the Output Data Register                             GG, HH
                                                                                      LL, DOUT
tOSUE           Enable Setup Time for the Output Data Register                          LL, HH
                                                                                        LL, HH
tOHE            Enable Hold Time for the Output Data Register                         HH, EOUT
                                                                                         JJ, HH
tOCLR2Q         Asynchronous Clear-to-Q of the Output Data Register                      JJ, HH
                                                                                        KK, HH
tOREMCLR        Asynchronous Clear Removal Time for the Output Data Register            KK, HH
                                                                                       II, EOUT
tORECCLR        Asynchronous Clear Recovery Time for the Output Data Register            II, HH
                                                                                         II, HH
tOECLKQ         Clock-to-Q of the Output Enable Register                                AA, EE
                                                                                        CC, AA
tOESUD          Data Setup Time for the Output Enable Register                          CC, AA
                                                                                        BB, AA
tOEHD           Data Hold Time for the Output Enable Register                           BB, AA
                                                                                        DD, EE
tOESUE          Enable Setup Time for the Output Enable Register                        DD, AA
                                                                                        DD, AA
tOEHE           Enable Hold Time for the Output Enable Register

tOECLR2Q        Asynchronous Clear-to-Q of the Output Enable Register

tOEREMCLR       Asynchronous Clear Removal Time for the Output Enable Register

tOERECCLR       Asynchronous Clear Recovery Time for the Output Enable Register

tICLKQ          Clock-to-Q of the Input Data Register

tISUD           Data Setup Time for the Input Data Register

tIHD            Data Hold Time for the Input Data Register

tISUE           Enable Setup Time for the Input Data Register

tIHE            Enable Hold Time for the Input Data Register

tICLR2Q         Asynchronous Clear-to-Q of the Input Data Register

tIREMCLR        Asynchronous Clear Removal Time for the Input Data Register

tIRECCLR        Asynchronous Clear Recovery Time for the Input Data Register

* See Figure 2-15 on page 2-46 for more information.

                                                      Revision 10                2- 47
SmartFusion DC and Switching Characteristics

             Input Register

                                                                                         tICKMPWH tICKMPWL

CLK        50%                     50%               50%             50%            50%  50%                50%
Data          1
                                   tISUD tIHD

                              50%       0       50%

Enable     50%                                    tIWPRE   tIRECPRE                      tIREMPRE
Preset                  tIHE                                                               50%
                                           50%             50%
                   tISUE

                                                                tIWCLR    tIRECCLR                          tIREMCLR

Clear                                                      50%           50%                                50%
Out_1                                                                50%
                                                  tIPRE2Q

                                             50%     50%
                                        tICLKQ              tICLR2Q

Figure 2-16 Input Register Timing Diagram

           Timing Characteristics

Table 2-71 Input Data Register Propagation Delays
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter                                       Description                              1 Std. Units

tICLKQ     Clock-to-Q of the Input Data Register                                         0.24 0.29 ns

tISUD      Data Setup Time for the Input Data Register                                   0.27 0.32 ns

tIHD       Data Hold Time for the Input Data Register                                    0.00 0.00 ns

tISUE      Enable Setup Time for the Input Data Register                                 0.38 0.45 ns

tIHE       Enable Hold Time for the Input Data Register                                  0.00 0.00 ns

tICLR2Q    Asynchronous Clear-to-Q of the Input Data Register                            0.46 0.55 ns

tIPRE2Q    Asynchronous Preset-to-Q of the Input Data Register                           0.46 0.55 ns

tIREMCLR   Asynchronous Clear Removal Time for the Input Data Register                   0.00 0.00 ns

tIRECCLR   Asynchronous Clear Recovery Time for the Input Data Register                  0.23 0.27 ns

tIREMPRE   Asynchronous Preset Removal Time for the Input Data Register                  0.00 0.00 ns

tIRECPRE   Asynchronous Preset Recovery Time for the Input Data Register                 0.23 0.27 ns

tIWCLR     Asynchronous Clear Minimum Pulse Width for the Input Data Register            0.22 0.22 ns

tIWPRE     Asynchronous Preset Minimum Pulse Width for the Input Data Register           0.22 0.22 ns

tICKMPWH Clock Minimum Pulse Width High for the Input Data Register                      0.36 0.36 ns

tICKMPWL Clock Minimum Pulse Width Low for the Input Data Register                       0.32 0.32 ns

Note: For the derating values at specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9
          for derating values.

2-48                                                       Revision 10
                                                                       SmartFusion Customizable System-on-Chip (cSoC)

           Output Register

                                                                                         tOCKMPWH tOCKMPWL

CLK        50%                           50%          50%               50%              50%  50%           50%
Data_out      1
                                         tOSUD tOHD

                       50%                    0       50%

Enable     50%                                        tOWPRE tORECPRE                         tOREMPRE
Preset                                                                                        50%
Clear                  tOHE

                tOSUE                            50%           50%

                                                                        tOWCLR tORECCLR                     tOREMCLR
                                                                                                               50%
                                                                  50%   50%

                                                      tOPRE2Q

DOUT                                             50%       50% tOCLR2Q  50%

                                              tOCLKQ

Figure 2-17 Output Register Timing Diagram

           Timing Characteristics

Table 2-72 Output Data Register Propagation Delays

           Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter                                            Description                              1 Std. Units

tOCLKQ     Clock-to-Q of the Output Data Register                                             0.60 0.72 ns

tOSUD      Data Setup Time for the Output Data Register                                       0.32 0.38 ns

tOHD       Data Hold Time for the Output Data Register                                        0.00 0.00 ns

tOSUE      Enable Setup Time for the Output Data Register                                     0.44 0.53 ns

tOHE       Enable Hold Time for the Output Data Register                                      0.00 0.00 ns

tOCLR2Q    Asynchronous Clear-to-Q of the Output Data Register                                0.82 0.98 ns

tOPRE2Q    Asynchronous Preset-to-Q of the Output Data Register                               0.82 0.98 ns

tOREMCLR   Asynchronous Clear Removal Time for the Output Data Register                       0.00 0.00 ns

tORECCLR   Asynchronous Clear Recovery Time for the Output Data Register                      0.23 0.27 ns

tOREMPRE Asynchronous Preset Removal Time for the Output Data Register                        0.00 0.00 ns

tORECPRE   Asynchronous Preset Recovery Time for the Output Data Register                     0.23 0.27 ns

tOWCLR     Asynchronous Clear Minimum Pulse Width for the Output Data Register                0.22 0.22 ns

tOWPRE     Asynchronous Preset Minimum Pulse Width for the Output Data Register               0.22 0.22 ns

tOCKMPWH Clock Minimum Pulse Width High for the Output Data Register                          0.36 0.36 ns

tOCKMPWL Clock Minimum Pulse Width Low for the Output Data Register                           0.32 0.32 ns

Note: For the derating values at specific junction temperature and voltage supply levels, refer to Table 2-7 on

          page 2-9 for derating values.

                                                           Revision 10                                           2- 49
SmartFusion DC and Switching Characteristics

             Output Enable Register

                                                                                tOECKMPWH tOECKMPWL

           50%                     50%          50%             50%             50%    50%      50%
              1                   tOESUD tOEHD
CLK                          50% 0 50%
D_Enable

Enable     50%                        tOEWPRE        tOERECPRE                       tOEREMPRE
Preset          tOESUEtOEHE        50%               50%                                 50%
Clear
EOUT                                                         tOEWCLR tOERECCLR                  tOEREMCLR
                                                                                                   50%
                                                        50%            50%

                                              tOEPRE2Q       tOECLR2Q
                                      50% 50%                     50%
                             tOECLKQ

Figure 2-18 Output Enable Register Timing Diagram

           Timing Characteristics

Table 2-73 Output Enable Register Propagation Delays
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter                                       Description                            1 Std. Units

tOECLKQ    Clock-to-Q of the Output Enable Register                                    0.45 0.54 ns

tOESUD     Data Setup Time for the Output Enable Register                              0.32 0.38 ns

tOEHD      Data Hold Time for the Output Enable Register                               0.00 0.00 ns

tOESUE     Enable Setup Time for the Output Enable Register                            0.44 0.53 ns

tOEHE      Enable Hold Time for the Output Enable Register                             0.00 0.00 ns

tOECLR2Q   Asynchronous Clear-to-Q of the Output Enable Register                       0.68 0.81 ns

tOEPRE2Q   Asynchronous Preset-to-Q of the Output Enable Register                      0.68 0.81 ns

tOEREMCLR Asynchronous Clear Removal Time for the Output Enable Register               0.00 0.00 ns

tOERECCLR Asynchronous Clear Recovery Time for the Output Enable Register              0.23 0.27 ns

tOEREMPRE Asynchronous Preset Removal Time for the Output Enable Register              0.00 0.00 ns

tOERECPRE Asynchronous Preset Recovery Time for the Output Enable Register             0.23 0.27 ns

tOEWCLR    Asynchronous Clear Minimum Pulse Width for the Output Enable Register       0.22 0.22 ns

tOEWPRE    Asynchronous Preset Minimum Pulse Width for the Output Enable Register 0.22 0.22 ns

tOECKMPWH Clock Minimum Pulse Width High for the Output Enable Register                0.36 0.36 ns

tOECKMPWL Clock Minimum Pulse Width Low for the Output Enable Register                 0.32 0.32 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

2-50                                                 Revision 10
DDR Module Specifications                SmartFusion Customizable System-on-Chip (cSoC)
Input DDR Module
                                      Input DDR

             INBUF  A                                         D

Data                                                             Out_QF

                                                                 (to core)

                                                         FF1

                                B                             E  Out_QR
CLK
                                                                 (to core)
               CLKBUF
                                                         FF2

CLR                 C

             INBUF

                                              DDR_IN

Figure 2-19 Input DDR Timing Model

Table 2-74 Parameter Definitions

Parameter Name                     Parameter Definition  Measuring Nodes (from, to)
                                                                         B, D
tDDRICLKQ1      Clock-to-Out Out_QR                                      B, E
tDDRICLKQ2      Clock-to-Out Out_QF                                      A, B
tDDRISUD        Data Setup Time of DDR input                             A, B
tDDRIHD         Data Hold Time of DDR input                              C, D
tDDRICLR2Q1     Clear-to-Out Out_QR                                      C, E
tDDRICLR2Q2     Clear-to-Out Out_QF                                      C, B
tDDRIREMCLR     Clear Removal                                            C, B
tDDRIRECCLR     Clear Recovery

                                      Revision 10                2- 51
SmartFusion DC and Switching Characteristics

     CLK                                                           tDDRISUD            tDDRIHD
    Data
             1  2                 3           4                 5  6              7    8              9
     CLR
                                                                                       tDDRIRECCLR
Out_QF
Out_QR               tDDRIREMCLR     tDDRICLKQ1                       4                6
             tDDRICLR2Q1                                  2
             tDDRICLR2Q2                                           tDDRICLKQ2
                                                             3
                                                                               5       7

Figure 2-20 Input DDR Timing Diagram

             Timing Characteristics

Table 2-75 Input DDR Propagation Delays
                Worst Commercial-Case Conditions: TJ = 85C, Worst Case VCC = 1.425 V

Parameter                                     Description                                       1    Units

tDDRICLKQ1   Clock-to-Out Out_QR for Input DDR                                                  0.39     ns

tDDRICLKQ2   Clock-to-Out Out_QF for Input DDR                                                  0.28     ns

tDDRISUD     Data Setup for Input DDR                                                           0.29     ns

tDDRIHD      Data Hold for Input DDR                                                            0.00     ns

tDDRICLR2Q1  Asynchronous Clear-to-Out Out_QR for Input DDR                                     0.58     ns

tDDRICLR2Q2  Asynchronous Clear-to-Out Out_QF for Input DDR                                     0.47     ns

tDDRIREMCLR  Asynchronous Clear Removal time for Input DDR                                      0.00     ns

tDDRIRECCLR  Asynchronous Clear Recovery time for Input DDR                                     0.23     ns

tDDRIWCLR    Asynchronous Clear Minimum Pulse Width for Input DDR                               0.22     ns

tDDRICKMPWH Clock Minimum Pulse Width High for Input DDR                                        0.36     ns

tDDRICKMPWL  Clock Minimum Pulse Width Low for Input DDR                                        0.32     ns

FDDRIMAX     Maximum Frequency for Input DDR                                                    350      MHz

Note: For derating values at specific junction temperature and voltage-supply levels, refer to Table 2-7 on page 2-9 for
          derating values.

2-52                                             Revision 10
Output DDR Module                          SmartFusion Customizable System-on-Chip (cSoC)

                                           Output DDR

Data_F                              A
(from core)                           X
                                                 FF1

CLK                                 B  X                               Out
                                                       0
                CLKBUF              C
                                                                E
                                       X                          X

Data_R                              D                  1  OUTBUF
(from core)                           X
                                                  FF2

CLR                                 BX

                INBUF               CX

                                           DDR_OUT

Figure 2-21 Output DDR Timing Model

Table 2-76 Parameter Definitions

Parameter Name          Parameter Definition              Measuring Nodes (from, to)
                                                                          B, E
tDDROCLKQ       Clock-to-Out                                              C, E
tDDROCLR2Q      Asynchronous Clear-to-Out                                 C, B
tDDROREMCLR     Clear Removal                                             C, B
tDDRORECCLR     Clear Recovery                                            A, B
tDDROSUD1       Data Setup Data_F                                         D, B
tDDROSUD2       Data Setup Data_R                                         A, B
tDDROHD1        Data Hold Data_F                                          D, B
tDDROHD2        Data Hold Data_R

                                          Revision 10                       2- 53
SmartFusion DC and Switching Characteristics

CLK

                                              tDDROSUD2 tDDROHD2

Data_F       1               2                   3                  4                    5

                tDDROREMCLR tDDROHD1                                                  10
                                                                          tDDRORECCLR
Data_R 6                     7                8                     9                                11
                                                                                                  10
CLR             tDDROREMCLR

                 tDDROCLR2Q         tDDROCLKQ
Out
                                    7               2       8          3  9            4

Figure 2-22 Output DDR Timing Diagram

            Timing Characteristics

Table 2-77 Output DDR Propagation Delays
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter                                      Description                                  1    Units

tDDROCLKQ       Clock-to-Out of DDR for Output DDR                                          0.71  ns

tDDROSUD1       Data_F Data Setup for Output DDR                                            0.38  ns

tDDROSUD2       Data_R Data Setup for Output DDR                                            0.38  ns

tDDROHD1        Data_F Data Hold for Output DDR                                             0.00  ns

tDDROHD2        Data_R Data Hold for Output DDR                                             0.00  ns

tDDROCLR2Q      Asynchronous Clear-to-Out for Output DDR                                    0.81  ns

tDDROREMCLR     Asynchronous Clear Removal Time for Output DDR                              0.00  ns

tDDRORECCLR     Asynchronous Clear Recovery Time for Output DDR                             0.23  ns

tDDROWCLR1      Asynchronous Clear Minimum Pulse Width for Output DDR                       0.22  ns

tDDROCKMPWH     Clock Minimum Pulse Width High for the Output DDR                           0.36  ns

tDDROCKMPWL     Clock Minimum Pulse Width Low for the Output DDR                            0.32  ns

FDDOMAX         Maximum Frequency for the Output DDR                                        350   MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

2-54                                                   Revision 10
                                             SmartFusion Customizable System-on-Chip (cSoC)

VersaTile Characteristics

VersaTile Specifications as a Combinatorial Module

The SmartFusion library offers all combinations of LUT-3 combinatorial functions. In this section, timing
characteristics are presented for a sample of the library. For more details, refer to the IGLOO/e, Fusion,
ProASIC3/E, and SmartFusion Macro Library Guide.

                                             A             INV        Y

A  OR2   Y                                   A
                                                       NOR2 Y
B
                                             B

A                                                          A
                                                                   NAND2 Y
   AND2     Y
                                                           B
B

A                                            A

B  XOR2        Y                             B                  XOR3        Y

                                             C

                  A                                     A       0
                                MAJ3         Y
A                                                               MUX2        Y
B NAND3           B                                     B
C                                                               1
                  C                                     S

Figure 2-23 Sample of Combinatorial Cells

                           Revision 10                                      2- 55
SmartFusion DC and Switching Characteristics
                                                                                  tPD

                     A

                                       NAND2 or                                                       Y
                                  Any Combinatorial

                     B            Logic

                                                                                       tPD = MAX(tPD(RR), tPD(RF),
                                                                                       tPD(FF), tPD(FR)) where edges are
                                                                                       applicable for the particular
                                                                                       combinatorial cell

                          VCC

                     50%                        50%
                                                VCC
      A, B, C                                                                                            GND

      OUT                 50%                                                                tPD         50%
                GND                                                                         (FF)                50%
                         tPD
               VCC      (RR)                                                                     tPD
      OUT                                                                                      (FR)
                             tPD
                           (RF)                 50%                                    GND

      Figure 2-24 Timing Model and Waveforms

2-56                              Revision 10
                                             SmartFusion Customizable System-on-Chip (cSoC)

Timing Characteristics

Table 2-78 Combinatorial Cell Propagation Delays
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Combinatorial Cell       Equation            Parameter              1    Std.         Units

INV                      Y = !A                        tPD          0.41  0.49         ns

AND2                     Y=AB                         tPD          0.48  0.57         ns

NAND2                    Y = !(A B)                  tPD          0.48  0.57         ns

OR2                      Y=A+B                         tPD          0.49  0.59         ns

NOR2                     Y = !(A + B)                  tPD          0.49  0.59         ns

XOR2                     Y = A B                       tPD          0.75  0.90         ns

MAJ3                     Y = MAJ(A, B, C)              tPD          0.71  0.85         ns

XOR3                     Y = A  B C                    tPD          0.89  1.07         ns

MUX2                     Y = A !S + B S                tPD          0.51  0.62         ns

AND3                     Y=ABC                       tPD          0.57  0.68         ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for
          derating values.

VersaTile Specifications as a Sequential Module

The SmartFusion library offers a wide variety of sequential cells, including flip-flops and latches. Each
has a data input and optional enable, clear, or preset. In this section, timing characteristics are presented
for a representative sample from the library. For more details, refer to the IGLOO/e, Fusion, ProASIC3/E,
and SmartFusion Macro Library Guide.

       Data D                         Q Out            Data                     Out
                                                                 D        Q

                                DFN1                        En DFN1E1
                    CLK
                                                       CLK

                                                       PRE

       Data D                         Q Out            Data                     Out
                                                                D         Q

                         DFN1C1                             En DFI1E1P1

                    CLK                                CLK

                          CLR

Figure 2-25 Sample of Sequential Cells

                                          Revision 10                                      2- 57
SmartFusion DC and Switching Characteristics

                                                                                         tCKMPWH tCKMPWL

CLK        50%                    50%                50%          50%               50%      50% 50%
Data                                          50%
                                  tSUD tHD

                50%                      0

EN         50%                                   tWPRE tRECPRE                           tREMPRE
PRE                          tHE                                                         50%
CLR                                         50%     50%
Out               tSUE

                                                          tWCLR            tRECCLR                          tREMCLR
                                                             50%       50%                                50%

                                            tPRE2Q  50%           tCLR2Q
                                              50%                 50%

                                  tCLKQ

Figure 2-26 Timing Model and Waveforms

           Timing Characteristics

Table 2-79 Register Delays
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter                                     Description                                1       Std. Units

tCLKQ      Clock-to-Q of the Core Register                                               0.56 0.67 ns

tSUD       Data Setup Time for the Core Register                                         0.44 0.52 ns

tHD        Data Hold Time for the Core Register                                          0.00 0.00 ns

tSUE       Enable Setup Time for the Core Register                                       0.46 0.55 ns

tHE        Enable Hold Time for the Core Register                                        0.00 0.00 ns

tCLR2Q     Asynchronous Clear-to-Q of the Core Register                                  0.41 0.49 ns

tPRE2Q     Asynchronous Preset-to-Q of the Core Register                                 0.41 0.49 ns

tREMCLR    Asynchronous Clear Removal Time for the Core Register                         0.00 0.00 ns

tRECCLR    Asynchronous Clear Recovery Time for the Core Register                        0.23 0.27 ns

tREMPRE    Asynchronous Preset Removal Time for the Core Register                        0.00 0.00 ns

tRECPRE    Asynchronous Preset Recovery Time for the Core Register                       0.23 0.27 ns

tWCLR      Asynchronous Clear Minimum Pulse Width for the Core Register                  0.22 0.22 ns

tWPRE      Asynchronous Preset Minimum Pulse Width for the Core Register                 0.22 0.22 ns

tCKMPWH    Clock Minimum Pulse Width High for the Core Register                          0.32 0.32 ns

tCKMPWL    Clock Minimum Pulse Width Low for the Core Register                           0.36 0.36 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

2-58                                                      Revision 10
                                                                                        SmartFusion Customizable System-on-Chip (cSoC)

Global Resource Characteristics

            A2F200 Clock Tree Topology

                  Clock delays are device-specific. Figure 2-27 is an example of a global tree used for clock routing. The
                  global tree presented in Figure 2-27 is driven by a CCC located on the west side of the A2F200 device. It
                  is used to drive all D-flip-flops in the device.

                  Central
                  Global Rib

CCC               VersaTile
                  Rows

                  Global Spine

Figure 2-27 Example of Global Tree Use in an A2F200 Device for Clock Routing

            Global Tree Timing Characteristics

                  Global clock delays include the central rib delay, the spine delay, and the row delay. Delays do not
                  include I/O input buffer clock delays, as these are I/O standarddependent, and the clock may be driven
                  and conditioned internally by the CCC module. For more details on clock conditioning capabilities, refer
                  to the "Clock Conditioning Circuits" section on page 2-63. Table 2-80 through Table 2-82 on page 2-61
                  present minimum and maximum global clock delays for the SmartFusion cSoCs. Minimum and maximum
                  delays are measured with minimum and maximum loading.

     Revision 10  2- 59
SmartFusion DC and Switching Characteristics

      Timing Characteristics

      Table 2-80 A2F500 Global Resource
                      Worst Commercial-Case Conditions: TJ = 85C, VCC = 1.425 V

                                                               1                       Std.

      Parameter Description                                Min.1 Max.2 Min.1 Max.2            Units

      tRCKL   Input Low Delay for Global Clock             1.54 1.73 1.84 2.08 ns

      tRCKH   Input High Delay for Global Clock            1.53 1.76 1.84 2.12 ns

      tRCKMPWH Minimum Pulse Width High for Global Clock 0.85                     1.00        ns

      tRCKMPWL Minimum Pulse Width Low for Global Clock 0.85                      1.00        ns

      tRCKSW  Maximum Skew for Global Clock                        0.23                       0.28 ns

      Notes:

      1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
           element, located in a lightly loaded row (single element is connected to the global net).

      2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
           located in a fully loaded row (all available flip-flops are connected to the global net in the row).

      3. For specific junction temperature and voltage-supply levels, refer to Table 2-7 on page 2-9 for derating
           values.

      Table 2-81 A2F200 Global Resource
                      Worst Commercial-Case Conditions: TJ = 85C, VCC = 1.425 V

                                                               1                       Std.

      Parameter Description                                Min.1 Max.2 Min.1 Max.2            Units

      tRCKL   Input Low Delay for Global Clock             0.74 0.99 0.88 1.19 ns

      tRCKH   Input High Delay for Global Clock            0.76 1.05 0.91 1.26 ns

      tRCKMPWH Minimum Pulse Width High for Global Clock 0.85                     1.00        ns

      tRCKMPWL Minimum Pulse Width Low for Global Clock 0.85                      1.00        ns

      tRCKSW  Maximum Skew for Global Clock                        0.29                       0.35 ns

      Notes:

      1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
           element, located in a lightly loaded row (single element is connected to the global net).

      2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
           located in a fully loaded row (all available flip-flops are connected to the global net in the row).

      3. For specific junction temperature and voltage-supply levels, refer to Table 2-7 on page 2-9 for derating
           values.

2-60                                          Revision 10
                                           SmartFusion Customizable System-on-Chip (cSoC)

Table 2-82 A2F060 Global Resource
                Worst Commercial-Case Conditions: TJ = 85C, VCC = 1.425 V

                                                                  1                                    Std.

Parameter Description                                     Min.1 Max.2 Min.1 Max.2                             Units

tRCKL   Input Low Delay for Global Clock                      0.75 0.96 0.90 1.15 ns

tRCKH   Input High Delay for Global Clock                     0.72 0.98 0.86 1.17 ns

tRCKMPWH Minimum Pulse Width High for Global Clock 0.85                                           1.00        ns

tRCKMPWL Minimum Pulse Width Low for Global Clock 0.85                                            1.00        ns

tRCKSW  Maximum Skew for Global Clock                                 0.26                                    0.31 ns

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
     element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
     located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage-supply levels, refer to Table 2-7 on page 2-9 for derating
     values.

RC Oscillator

                  The table below describes the electrical characteristics of the RC oscillator.

RC Oscillator Characteristics

Table 2-83 Electrical Characteristics of the RC Oscillator

Parameter Description                      Condition                                              Min. Typ. Max. Units

FRC     Operating                                                                                 100         MHz
        frequency

        Accuracy           Temperature: 40C to 100C                                                  1     %
                           Voltage: 3.3 V 5%

        Output jitter      Period jitter (at 5 K cycles)                                          100         ps RMS

                           Cycle-to-cycle jitter (at 5 K cycles)                                  100         ps RMS

                           Period jitter (at 5 K cycles) with 1 KHz / 300                         150         ps RMS

                           mV peak-to-peak noise on power supply

                           Cycle-to-cycle jitter (at 5 K cycles) with 1 KHz                       150         ps RMS

                           / 300 mV peak-to-peak noise on power

                           supply

        Output duty cycle                                                                               50    %

IDYNRC Operating current 3.3 V domain                                                                   1     mA

                           1.5 V domain                                                                 2     mA

                                   Revision 10                                                                2- 61
SmartFusion DC and Switching Characteristics

Main and Lower Power Crystal Oscillator

           The tables below describes the electrical characteristics of the main and low power crystal oscillator.

Table 2-84 Electrical Characteristics of the Main Crystal Oscillator

Parameter                 Description                     Condition          Min. Typ. Max. Units

           Operating frequency                  Using external crystal       0.032                20  MHz

                                                Using ceramic resonator      0.5                  8   MHz

                                                Using RC Network             0.032                4   MHz

           Output duty cycle                                                             50           %

           Output jitter                        With 10 MHz crystal                      1            ns RMS

IDYNXTAL Operating current                      RC                                       0.6          mA

                                                0.0320.2                                0.6          mA

                                                0.22.0                                  0.6          mA

                                                2.020.0                                 0.6          mA

ISTBXTAL Standby current of crystal oscillator                                           10           A

PSRRXTAL Power supply noise tolerance                                                    0.5          Vp-p

VIHXTAL Input logic level High                                               90%                      V

                                                                             of

                                                                             VCC

VILXTAL Input logic level Low                                                                 10%     V

                                                                                                  of

                                                                                              VCC

           Startup time                         RC [Tested at 3.24Mhz]                   300 550      s

                                                0.0320.2 [Tested at 32KHz]              500 3,000 s

                                                0.22.0 [Tested at 2MHz]                 8    12      s

                                                2.020.0 [Tested at 20MHz]               160 180      s

Table 2-85 Electrical Characteristics of the Low Power Oscillator

Parameter                 Description               Condition             Min. Typ. Max.              Units

           Operating frequency                                                      32                KHz

           Output duty cycle                                                        50                %

           Output jitter                                                            30                ns RMS

IDYNXTAL Operating current                      32 KHz                              10                A

ISTBXTAL Standby current of crystal oscillator                                      2                 A

PSRRXTAL Power supply noise tolerance                                               0.5               Vp-p

VIHXTAL Input logic level High                                          90% of VCC                    V

VILXTAL Input logic level Low                                                            10% of VCC V

           Startup time                         Test load used: 20 pF               2.5               s

                                                Test load used: 30 pF               3.7       13      s

2-62                                                Revision 10
                                                             SmartFusion Customizable System-on-Chip (cSoC)

Clock Conditioning Circuits

           CCC Electrical Specifications

           Timing Characteristics

Table 2-86 SmartFusion CCC/PLL Specification

Parameter                                               Minimum      Typical  Maximum                    Units

Clock Conditioning Circuitry Input Frequency fIN_CCC    1.5                   350                        MHz

Clock Conditioning Circuitry Output Frequency fOUT_CCC  0.75                  3501                       MHz

Delay Increments in Programmable Delay Blocks2,3,4                   160                                 ps

Number of Programmable Values in Each                                         32

Programmable Delay Block

Input Period Jitter                                                           1.5                        ns

Acquisition Time

LockControl = 0                                                               300                        s

      LockControl = 1                                                         6.0                        ms
Tracking Jitter5

LockControl = 0                                                               1.6                        ns

LockControl = 1                                                               0.8                        ns

Output Duty Cycle                                       48.5                  5.15                       %

Delay Range in Block: Programmable Delay 12,3           0.6                   5.56                       ns

Delay Range in Block: Programmable Delay 22,3           0.025                 5.56                       ns
Delay Range in Block: Fixed Delay2,3
CCC Output Peak-to-Peak Period Jitter FCCC_OUT 6,7                   2.2                                 ns

                                                                     Maximum Peak-to-Peak Period Jitter

                                                        SSO  2       SSO  4   SSO  8   SSO  16

                                                        FG/CS PQ FG/CS PQ FG/CS PQ FG/CS PQ

0.75 MHz to 50 MHz                                      0.5% 1.6% 0.9% 1.6% 0.9% 1.6% 0.9% 1.8%

50 MHz to 250 MHz                                       1.75% 3.5% 9.3% 9.3% 9.3% 17.9% 10.0% 17.9%

250 MHz to 350 MHz                                      2.5% 5.2% 13.0% 13.0% 13.0% 25.0% 14.0% 25.0%

Notes:

1. One of the CCC outputs (GLA0) is used as an MSS clock and is limited to 100 MHz (maximum) by software. Details
     regarding CCC/PLL are in the "PLLs, Clock Conditioning Circuitry, and On-Chip Crystal Oscillators" chapter of the
     SmartFusion Microcontroller Subsystem User's Guide.

2. This delay is a function of voltage and temperature. See Table 2-7 on page 2-9 for deratings.

3. TJ = 25C, VCC = 1.5 V
4. When the CCC/PLL core is generated by Microsemi core generator software, not all delay values of the specified delay

     increments are available. Refer to the Libero SoC Online Help associated with the core for more information.

5. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL input clock edge.
     Tracking jitter does not measure the variation in PLL output period, which is covered by the period jitter parameter.

6. Measurement done with LVTTL 3.3 V 12 mA I/O drive strength and High slew rate. VCC/VCCPLL = 1.425 V,
     VCCI = 3.3V, 20 pF output load. All I/Os are placed outside of the PLL bank.

7. SSOs are outputs that are synchronous to a single clock domain and have their clock-to-out within 200 ps of each other.

8. VCO output jitter is calculated as a percentage of the VCO frequency. The jitter (in ps) can be calculated by multiplying
     the VCO period by the % jitter. The VCO jitter (in ps) applies to CCC_OUT regardless of the output divider settings. For
     example, if the jitter on VCO is 300 ps, the jitter on CCC_OUT is also 300 ps.

                                                        Revision 10                                             2- 63
SmartFusion DC and Switching Characteristics

      Output Signal

                                              Tperiod_max  Tperiod_min

Note: Peak-to-peak jitter measurements are defined by Tpeak-to-peak = Tperiod_max Tperiod_min.
Figure 2-28 Peak-to-Peak Jitter Definition

2-64                                          Revision 10
                                                                                        SmartFusion Customizable System-on-Chip (cSoC)

FPGA Fabric SRAM and FIFO Characteristics

            FPGA Fabric SRAM

         RAM4K9                        RAM512X18
ADDRA11 DOUTA8
ADDRA10 DOUTA7                         RADDR8           RD17
                                       RADDR7           RD16

ADDRA0                    DOUTA0       RADDR0           RD0
DINA8
DINA7

DINA0                                  RW1
                                       RW0
WIDTHA1
WIDTHA0                                PIPE
PIPEA
WMODEA                                 REN
BLKA                                   RCLK
WENA                                   WADDR8
CLKA                                   WADDR7
ADDRB11 DOUTB8
ADDRB10 DOUTB7                         WADDR0
                                       WD17
ADDRB0 DOUTB0                          WD16

DINB8                                  WD0
DINB7                                  WW1
                                       WW0
DINB0
WIDTHB1                                WEN
WIDTHB0                                WCLK
PIPEB
WMODEB                                           RESET
BLKB
WENB
CLKB

          RESET

Figure 2-29 RAM Models

                          Revision 10                         2- 65
SmartFusion DC and Switching Characteristics

             Timing Waveforms

                                       tCYC         tCKL
                               tCKH

                CLK  tAS tAH
      [R|W]ADDR
                           A0                             A1            A2
                BLK                                                                tBKH
              WEN    tBKS
        DOUT|RD                                                           tENH
                     tENS

                                                                 tCKQ1

                     Dn                                   D0            D1                  D2

                                                              tDOH1

      Figure 2-30 RAM Read for Pass-Through Output. Applicable to both RAM4K9 and RAM512x18.

                                              tCYC

                               tCKH                 tCKL

                CLK  tAS tAH
      [R|W]ADDR
                           A0                             A1            A2
                BLK                                                                tBKH
               WEN   tBKS
        DOUT|RD                                                           tENH
                     tENS

                                                               tCKQ2    D0                  D1
                               Dn

                                                                            tDOH2

      Figure 2-31 RAM Read for Pipelined Output Applicable to both RAM4K9 and RAM512x18.

2-66                                                Revision 10
                                                  SmartFusion Customizable System-on-Chip (cSoC)

                                  tCYC

                            tCKH        tCKL

          CLK    tAS tAH
[R|W]ADDR
                     A0                           A1           A2
          BLK                                                              tBKH
         WEN     tBKS
     DIN|WD
                 tENS                             tENH

                                            tDS tDH

                     DI0                          DI1

DOUT|RD                                           Dn                                   D2

Figure 2-32 RAM Write, Output Retained. Applicable to both RAM4K9 and RAM512x18.

                                  tCYC

                            tCKH            tCKL

CLK

                     tAS tAH

ADDR                  A0                          A1                A2
  BLK            tBKS
                                                         tBKH
                 tENS

WEN

                                              tDS tDH

DIN                    DI0                        DI1               DI2

           DOUT  Dn                               DI0                    DI1
(pass-through)

     DOUT                               Dn                     DI0                     DI1
(pipelined)

Figure 2-33 RAM Write, Output as Write Data (WMODE = 1). Applicable to RAM4K9 only.

                                            Revision 10                                2- 67
SmartFusion DC and Switching Characteristics

                                              tCYC

                   tCKH                             tCKL

      CLK

      RESET

      DOUT|RD  Dm                                                          tRSTBQ
                                                                 Dn

      Figure 2-34 RAM Reset. Applicable to both RAM4K9 and RAM512x18.

2-68                                                Revision 10
                                                             SmartFusion Customizable System-on-Chip (cSoC)

           Timing Characteristics

Table 2-87 RAM4K9
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter                           Description                                        1  Std. Units

tAS        Address setup time                                                          0.25 0.30 ns
tAH        Address hold time                                                           0.00 0.00 ns
tENS       REN, WEN setup time                                                         0.15 0.17 ns
tENH       REN, WEN hold time                                                          0.10 0.12 ns
tBKS       BLK setup time                                                              0.24 0.28 ns
tBKH       BLK hold time                                                               0.02 0.02 ns
tDS        Input data (DIN) setup time                                                 0.19 0.22 ns
tDH        Input data (DIN) hold time                                                  0.00 0.00 ns
tCKQ1      Clock High to new data valid on DOUT (output retained, WMODE = 0)           1.81 2.18 ns
           Clock High to new data valid on DOUT (flow-through, WMODE = 1)              2.39 2.87 ns

tCKQ2      Clock High to new data valid on DOUT (pipelined)                            0.91 1.09 ns

tC2CWWH1 Address collision clk-to-clk delay for reliable write after write on same 0.23 0.26 ns
                 address--applicable to rising edge

tC2CRWH1 Address collision clk-to-clk delay for reliable read access after write on same 0.34 0.38 ns
                 address--applicable to opening edge

tC2CWRH1 Address collision clk-to-clk delay for reliable write access after read on same 0.37 0.42 ns
                 address-- applicable to opening edge

tRSTBQ     RESET Low to data out Low on DOUT (flow-through)                            0.94 1.12 ns
           RESET Low to Data Out Low on DOUT (pipelined)                               0.94 1.12 ns

tREMRSTB RESET removal                                                                 0.29 0.35 ns

tRECRSTB RESET recovery                                                                1.52 1.83 ns

tMPWRSTB RESET minimum pulse width                                                     0.22 0.22 ns

tCYC       Clock cycle time                                                            3.28 3.28 ns

FMAX       Maximum clock frequency                                                     305 305 MHz

Notes:

1. For more information, refer to the Simultaneous Read-Write Operations in Dual-Port SRAM for Flash-Based cSoCs and
     FPGAs application note.

2. For the derating values at specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for
     derating values.

                                    Revision 10                                            2- 69
SmartFusion DC and Switching Characteristics

Table 2-88 RAM512X18
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter                              Description                                     1  Std. Units

tAS        Address setup time                                                          0.25 0.30 ns

tAH        Address hold time                                                           0.00 0.00 ns

tENS       REN, WEN setup time                                                         0.09 0.11 ns

tENH       REN, WEN hold time                                                          0.06 0.07 ns

tDS        Input data (WD) setup time                                                  0.19 0.22 ns

tDH        Input data (WD) hold time                                                   0.00 0.00 ns

tCKQ1      Clock High to new data valid on RD (output retained, WMODE = 0)             2.19 2.63 ns

tCKQ2      Clock High to new data valid on RD (pipelined)                              0.91 1.09 ns

tC2CRWH1 Address collision clk-to-clk delay for reliable read access after write on same 0.38 0.43  ns

           address--applicable to opening edge

tC2CWRH1 Address collision clk-to-clk delay for reliable write access after read on same 0.44 0.50  ns

           address--applicable to opening edge

tRSTBQ     RESET Low to data out Low on RD (flow-through)                              0.94 1.12 ns
           RESET Low to data out Low on RD (pipelined)                                 0.94 1.12 ns

tREMRSTB RESET removal                                                                 0.29 0.35 ns

tRECRSTB RESET recovery                                                                1.52 1.83 ns

tMPWRSTB RESET minimum pulse width                                                     0.22 0.22 ns

tCYC       Clock cycle time                                                            3.28 3.28 ns

FMAX       Maximum clock frequency                                                     305 305 MHz

Notes:

1. For more information, refer to the Simultaneous Read-Write Operations in Dual-Port SRAM for Flash-Based cSoCs and
     FPGAs application note.

2. For the derating values at specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for
     derating values.

2-70                                            Revision 10
                                   SmartFusion Customizable System-on-Chip (cSoC)

FIFO                      FIFO4K18

Figure 2-35 FIFO Model  RW2               RD17
                          RW1               RD16
                          RW0
                          WW2                 RD0
                          WW1               FULL
                          WW0            AFULL
                          ESTOP          EMPTY
                          FSTOP        AEMPTY

                          AEVAL11
                          AEVAL10

                          AEVAL0

                          AFVAL11
                          AFVAL10

                          AFVAL0
                          REN
                          RBLK
                          RCLK

                          WD17
                          WD16

                          WD0
                          WEN
                          WBLK
                          WCLK
                          RPIPE

                                        RESET

                          Revision 10              2- 71
SmartFusion DC and Switching Characteristics

             Timing Waveforms

                                                              tCYC

      RCLK

       REN              tENS                                                                        tENH
      RBLK              tBKS                                                                                     tBKH

              RD             Dn                                                         tCKQ1   D1                     D2
(flow-through)                                                           D0

                                                                                         tCKQ2

               RD                Dn                                                             D0                     D1
     (pipelined)                   tCYC

Figure 2-36 FIFO Read

WCLK

                  tENS                                                   tENH

WEN

WBLK              tBKS                                                                              tBKH

                                                                    tDS       tDH

WD                      DI0                                              DI1

Figure 2-37 FIFO Write

2-72                                                                          Revision 10
                                                            SmartFusion Customizable System-on-Chip (cSoC)

                  RCLK/                           tMPWRSTB  tRSTCK
                  WCLK    tRSTFG                                      tRCKEF
                 RESET
                                tRSTAF
                 EMPTY    tRSTFG

               AEMPTY           tRSTAF

                    FULL                MATCH (A0)

                  AFULL                tCYC
                 WA/RA
  (Address Counter)
Figure 2-38 FIFO Reset

                  RCLK

  EMPTY                                   tCKAF
AEMPTY

               WA/RA  NO MATCH  NO MATCH                    Dist = AEF_TH  MATCH (EMPTY)
(Address Counter)

Figure 2-39 FIFO EMPTY Flag and AEMPTY Flag Assertion

                                Revision 10                                   2- 73
SmartFusion DC and Switching Characteristics

      WCLK                                        tCYC                                       tWCKFF
        FULL                                                          tCKAF

      AFULL

(Address CWouAn/tRerA) NO MATCH                   NO MATCH                    Dist = AFF_TH          MATCH (FULL)

Figure 2-40 FIFO FULL Flag and AFULL Flag Assertion

      WCLK

               WA/RA  MATCH    NO MATCH           NO MATCH                    NO MATCH  NO MATCH     Dist = AEF_TH + 1
(Address Counter)     (EMPTY)

      RCLK            1AsfEWtteRdrrgiits1eeinstg  2AndfEWtedRrrgiits1eeisntg
                                                                  tRCKEF

      EMPTY                                                                                       tCKAF

      AEMPTY

Figure 2-41 FIFO EMPTY Flag and AEMPTY Flag Deassertion

      RCLK

               WA/RA  MATCH (FULL) NO MATCH            NO MATCH               NO MATCH  NO MATCH Dist = AFF_TH 1
(Address Counter)                                                                                        tCKAF
                                   1st Rising     1st Rising
               WCLK                   Edge           Edge

                                    After 1st     After 2nd
                                      Read           Read
                                                                 tWCKF

      FULL

      AFULL

Figure 2-42 FIFO FULL Flag and AFULL Flag Deassertion

2-74                                              Revision 10
                                          SmartFusion Customizable System-on-Chip (cSoC)

           Timing Characteristics

Table 2-89 FIFO
                Worst Commercial-Case Conditions: TJ = 85C, VCC = 1.425 V

Parameter                    Description                                    1              Std. Units

tENS       REN, WEN Setup Time                                              1.40    1.68    ns
tENH       REN, WEN Hold Time
tBKS       BLK Setup Time                                                   0.02    0.02    ns
tBKH       BLK Hold Time
tDS        Input Data (WD) Setup Time                                       0.19    0.19    ns
tDH        Input Data (WD) Hold Time
tCKQ1      Clock High to New Data Valid on RD (flow-through)                0.00    0.00    ns
tCKQ2      Clock High to New Data Valid on RD (pipelined)
tRCKEF     RCLK High to Empty Flag Valid                                    0.19    0.22    ns
tWCKFF     WCLK High to Full Flag Valid
tCKAF      Clock HIGH to Almost Empty/Full Flag Valid                       0.00    0.00    ns
tRSTFG     RESET Low to Empty/Full Flag Valid
tRSTAF     RESET Low to Almost Empty/Full Flag Valid                        2.39    2.87    ns
tRSTBQ     RESET Low to Data Out Low on RD (flow-through)
           RESET Low to Data Out Low on RD (pipelined)                      0.91    1.09    ns

                                                                            1.74    2.09    ns

                                                                            1.66    1.99    ns

                                                                            6.29    7.54    ns

                                                                            1.72    2.06    ns

                                                                            6.22    7.47    ns

                                                                            0.94    1.12    ns

                                                                            0.94    1.12    ns

tREMRSTB   RESET Removal                                                    0.29    0.35    ns

tRECRSTB   RESET Recovery                                                   1.52    1.83    ns

tMPWRSTB   RESET Minimum Pulse Width                                        0.22    0.22    ns

tCYC       Clock Cycle Time                                                 3.28    3.28    ns

FMAX       Maximum Frequency for FIFO                                       305             305 MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

Embedded Nonvolatile Memory Block (eNVM)

           Electrical Characteristics

           Table 2-90 describes the eNVM maximum performance.

Table 2-90 eNVM Block Timing, Worst Commercial Case Conditions: TJ = 85C, VCC = 1.425 V

                                                               A2F060       A2F200  A2F500

Parameter                    Description                       1 Std. 1 Std. 1 Std. Units

tFMAXCLKeNVM Maximum frequency for clock for the control logic 5 80 80 80 80 50 50 MHz
                   cycles (5:1:1:1*)

tFMAXCLKeNVM Maximum frequency for clock for the control logic 6 100 80 100 80 100 80 MHz
                   cycles (6:1:1:1*)

Note: *6:1:1:1 indicates 6 cycles for the first access and 1 each for the next three accesses. 5:1:1:1 indicates 5 cycles
          for the first access and 1 each for the next three accesses.

                                          Revision 10                                       2- 75
SmartFusion DC and Switching Characteristics

Embedded FlashROM (eFROM)

           Electrical Characteristics

           Table 2-91 describes the eFROM maximum performance

Table 2-91 FlashROM Access Time, Worse Commercial Case Conditions: TJ = 85C, VCC = 1.425 V

Parameter  Description                                         1                      Std.    Units

tCK2Q      Clock to out per configuration*                     28.68                   32.98    ns
Fmax       Maximum Clock frequency                             15.00                   15.00   MHz

JTAG 1532 Characteristics

           JTAG timing delays do not include JTAG I/Os. To obtain complete JTAG timing, add I/O buffer delays to
           the corresponding standard selected; refer to the I/O timing characteristics in the "User I/O
           Characteristics" section on page 2-19 for more details.

           Timing Characteristics

Table 2-92 JTAG 1532
                Worst Commercial-Case Conditions: TJ = 85C, Worst-Case VCC = 1.425 V

Parameter  Description                                                1               Std.    Units

tDISU      Test Data Input Setup Time                                 0.67             0.77    ns

tDIHD      Test Data Input Hold Time                                  1.33             1.53    ns

tTMSSU     Test Mode Select Setup Time                                0.67             0.77    ns

tTMDHD     Test Mode Select Hold Time                                 1.33             1.53    ns

tTCK2Q     Clock to Q (data out)                                      8.00             9.20    ns

tRSTB2Q    Reset to Q (data out)                                   26.67               30.67   ns

FTCKMAX    TCK Maximum Frequency                                   19.00               21.85   MHz

tTRSTREM   ResetB Removal Time                                        0.00             0.00    ns

tTRSTREC   ResetB Recovery Time                                       0.27             0.31    ns

tTRSTMPW   ResetB Minimum Pulse                                       TBD              TBD     ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-9 for derating values.

2-76                                        Revision 10
                                                                                        SmartFusion Customizable System-on-Chip (cSoC)

Programmable Analog Specifications

             Current Monitor

             Unless otherwise noted, current monitor performance is specified at 25C with nominal power supply
             voltages, with the output measured using the internal voltage reference with the internal ADC in 12-bit
             mode and 91 Ksps, after digital compensation. All results are based on averaging over 16 samples.

Table 2-93 Current Monitor Performance Specification

Specification                                    Test Conditions                  Min. Typical Max. Units

Input voltage range (for driving ADC                                              0 48 0 50 1 51 mV
over full range)

Analog gain                             From the differential voltage across the       50            V/V

                                        input pads to the ADC input

Input referred offset voltage           Input referred offset voltage             0    0.1  0.5      mV

                                        40C to +100C                           0    0.1  0.5      mV

Gain error                              Slope of BFSL vs. 50 V/V                       0.1 0.5 % nom.

                                        40C to +100C                                     0.5 % nom.

Overall Accuracy                        Peak error from ideal transfer function,       (0.1 + (0.4 + mV plus
                                        25C
                                                                                       0.25%) 1.5%)  %

                                                                                                     reading

Input referred noise                    0 VDC input (no output averaging)         0.3  0.4  0.5 mVrms

Common-mode rejection ratio             0 V to 12 VDC common-mode voltage         86 87            dB

Analog settling time                    To 0.1% of final value (with ADC load)

                                        From CM_STB (High)                        5                  s

                                        From ADC_START (High)                     5         200      s

Input capacitance                                                                      8             pF

Input biased current                    CM[n] or TM[n] pad,

                                        40C to +100C over maximum input
                                        voltage range (plus is into pad)

                                        Strobe = 0; IBIAS on CM[n]                     0             A

                                        Strobe = 1; IBIAS on CM[n]                     1             A

                                        Strobe = 0; IBIAS on TM[n]                     2             A

                                        Strobe = 1; IBIAS on TM[n]                     1             A

Power supply rejection ratio            DC (0 10 KHz)                           41   42            dB

Incremental operational current VCC33A                                                 150           A

monitor power supply           current  VCC33AP                                        140           A
requirements (per current      monitor
instance, not including ADC or VCC15A                                                  50            A

VAREFx)

Note: Under no condition should the TM pad ever be greater than 10 mV above the CM pad. This restriction is
          applicable only if current monitor is used.

                                                         Revision 10                                 2- 77
SmartFusion DC and Switching Characteristics

            Temperature Monitor

            Unless otherwise noted, temperature monitor performance is specified with a 2N3904 diode-connected
            bipolar transistor from National Semiconductor or Infineon Technologies, nominal power supply voltages,
            with the output measured using the internal voltage reference with the internal ADC in 12-bit mode and
            62.5 Ksps. After digital compensation. Unless otherwise noted, the specifications pertain to conditions
            where the SmartFusion cSoC and the sensing diode are at the same temperature.

Table 2-94 Temperature Monitor Performance Specifications

Specification                                   Test Conditions               Min. Typical Max. Units

Input diode temperature range                                                 55         150  C

                                                                              233.2       378.15 K

Temperature sensitivity                                                              2.5       mV/K

Intercept                            Extrapolated to 0K                              0         V

Input referred temperature offset At 25C (298.15K)                                  1   1.5  C
error

Gain error                           Slope of BFSL vs. 2.5 mV/K                      1   2.5 % nom.

Overall accuracy                     Peak error from ideal transfer function         2   3   C

Input referred noise                 At 25C (298.15K) no output averaging         4         C rms

Output current                       Idle mode                                       100       A

                                     Final measurement phases                        10        A

Analog settling time                 Measured to 0.1% of final value, (with
                                     ADC load)

                                     From TM_STB (High)                       5                s

                                     From ADC_START (High)                    5           105  s

AT parasitic capacitance                                                                  500  pF

Power supply rejection ratio         DC (010 KHz)                            1.2    0.7       C/V

Input referred temperature           Variation due to device temperature             0.005 0.008 C/C
sensitivity error                    (40C to +100C). External temperature
                                     sensor held constant.

Temperature monitor (TM)             VCC33A                                          200       A
operational power supply current     VCC33AP
requirements (per temperature        VCC15A                                          150       A
monitor instance, not including ADC
or VAREFx)                                                                           50        A

Note: All results are based on averaging over 64 samples.

2-78                                                     Revision 10
                                                             SmartFusion Customizable System-on-Chip (cSoC)

Temperature Error (C)   1
                         0
                        -1         1.00E -05  1.00E -04 1.00E -03 1.00E -02     1.00E -01  1.00E+00
                        -2                                     Capacitance (F)
                        -3
                        -4
                        -5
                        -6
                        -7
                        1.00E -06

Figure 2-43 Temperature Error Versus External Capacitance

                                              Revision 10                                            2- 79
SmartFusion DC and Switching Characteristics

            Analog-to-Digital Converter (ADC)

            Unless otherwise noted, ADC direct input performance is specified at 25C with nominal power supply
            voltages, with the output measured using the external voltage reference with the internal ADC in 12-bit
            mode and 500 KHz sampling frequency, after trimming and digital compensation.

Table 2-95 ADC Specifications

Specification                                                                    Test Conditions                             Min. Typ. Max. Units

Input voltage range (for driving ADC                                                                                                2.56       V
over its full range)

Gain error                                                                                                                          0.4 0.7  %

                                                                                 40C to +100C                                    0.4 0.7  %

Input referred offset voltage                                                                                                       1 2      mV

                                                                                 40C to +100C                                    1 2

Integral non-linearity (INL)                                                     RMS deviation from BFSL

                                                                                 12-bit mode                                        1.71       LSB

                                                                                 10-bit mode                                        0.60 1.00 LSB

                                                                                 8-bit mode                                         0.2 0.33 LSB

Differential non-linearity (DNL)                                                 12-bit mode                                        2.4        LSB

                                                                                 10-bit mode                                        0.80 0.94 LSB

                                                                                 8-bit mode                                         0.2 0.23 LSB

Signal to noise ratio                                                                                                        62 64             dB

Effective number of bits (ENOB)                                                  1 dBFS input

      ENOB = S----I--N---6-A--.--0D---2-----d---1B---.-/-7-b--6-i--t--d----B--  12-bit mode 10 KHz                          9.9 10            Bits
                                          EQ 10                                  12-bit mode 100 KHz
                                                                                 10-bit mode 10 KHz                          9.9 10            Bits

                                                                                                                             9.5 9.6           Bits

                                                                                 10-bit mode 100 KHz                         9.5 9.6           Bits

                                                                                 8-bit mode 10 KHz                           7.8 7.9           Bits

                                                                                 8-bit mode 100 KHz                          7.8 7.9           Bits

Full power bandwidth                                                             At 3 dB; 1 dBFS input                     300               KHz

Analog settling time                                                             To 0.1% of final value (with 1 Kohm source         2          s

                                                                                 impedance and with ADC load)

Input capacitance                                                                Switched capacitance (ADC sample                   12 15      pF
                                                                                 capacitor)

                                                                                 Cs: Static capacitance (Figure 2-44 on page 2-81)

                                                                                 CM[n] input                                        5     7    pF

                                                                                 TM[n] input                                        5     7    pF

                                                                                 ADC[n] input                                       5     7    pF

Input resistance                                                                 Rin: Series resistance (Figure 2-44)               2          K

                                                                                 Rsh: Shunt resistance, exclusive of 10                        M

                                                                                 switched capacitance effects (Figure 2-44)

Note: All 3.3 V supplies are tied together and varied from 3.0 V to 3.6 V. 1.5 V supplies are held constant.

2-80                                                                                            Revision 10
                                                        SmartFusion Customizable System-on-Chip (cSoC)

Table 2-95 ADC Specifications (continued)

Specification                                     Test Conditions       Min. Typ. Max.                        Units
                                                                                                               A
Input leakage current                  40C to +100C                       1                                 dB
                                                                                                               mA
Power supply rejection ratio           DC                               44 53                                  mA

ADC power supply operational current VCC33ADCx                                  2.5

requirements                           VCC15A                                   2

Note: All 3.3 V supplies are tied together and varied from 3.0 V to 3.6 V. 1.5 V supplies are held constant.

                                             Rin

                                       Cst                         Csw  Rsh

Figure 2-44 ADC Input Model

Table 2-96 VAREF Stabilization Time

VAREF Capacitor Value (F)     Required Settling Time for 8-Bit and     Required Settling Time for 12-Bit
                                            10-Bit Mode (ms)                           Mode (ms)
                                                                                              1
               0.01                               1                                           4
                                                                                              8
               0.1                                3                                          11
                                                                                             20
               0.2                                6                                          21
                                                                                             37
               0.3                                10                                         73
                                                                                             117
               0.5                                17                                        325
                                                                                            751
               0.7                                18                                        1557

               1                                  32

               2.2                                62

               3.3                                99

               10                                 275

               22                                 635

               47                                 1318

                                                      Revision 10                                             2- 81
SmartFusion DC and Switching Characteristics

               Analog Bipolar Prescaler (ABPS)

               With the ABPS set to its high range setting (GDEC = 00), a hypothetical input voltage in the range 15.36
               V to +15.36 V is scaled and offset by the ABPS input amplifier to match the ADC full range of 0 V to 2.56
               V using a nominal gain of 0.08333 V/V. However, due to reliability considerations, the voltage applied to
               the ABPS input should never be outside the range of 11.5 V to +14.4 V, restricting the usable ADC input
               voltage to 2.238 V to 0.080 V and the corresponding 12-bit output codes to the range of 3581 to 128
               (decimal), respectively.

               Unless otherwise noted, ABPS performance is specified at 25C with nominal power supply voltages,
               with the output measured using the internal voltage reference with the internal ADC in 12-bit mode and
               100 KHz sampling frequency, after trimming and digital compensation; and applies to all ranges.

Table 2-97 ABPS Performance Specifications

Specification                                 Test Conditions     Min.   Typ.        Max. Units

Input voltage range (for driving ADC GDEC[1:0] = 11                      2.56            V

over its full range)           GDEC[1:0] = 10                            5.12            V

                               GDEC[1:0] = 01                            10.24           V

                               GDEC[1:0] = 00 (limited by                See note 1       V

                               maximum rating)

Analog gain (from input pad to ADC GDEC[1:0] = 11                        0.5             V/V

input)                         GDEC[1:0] = 10                            0.25            V/V

                               GDEC[1:0] = 01                            0.125           V/V

                               GDEC[1:0] = 00                            0.0833          V/V

Gain error                                                        2.8   0.4        0.7  %

                               40C to +100C                    2.8   0.4        0.7  %

Input referred offset voltage

                               GDEC[1:0] = 11                     0.31 0.07        0.31 % FS*

                               40C to +100C                    1.00              1.47 % FS*

                               GDEC[1:0] = 10                     0.34  0.07       0.34 % FS*
                                     40C to +100C              0.90              1.37 % FS*

                               GDEC[1:0] = 01                     0.61 0.07        0.35 % FS*

                               40C to +100C                    1.05              1.35 % FS*

                               GDEC[1:0] = 00                     0.39 0.07        0.35 % FS*

                               40C to +100C                    1.06              1.38 % FS*

SINAD                                                             53     56               dB

Non-linearity                  RMS deviation from BFSL                               0.5 % FS*

Note:   *FS is full-scale error, defined as the difference between the actual value that triggers the transition to full-scale
        and the ideal analog full-scale transition value. Full-scale error equals offset error plus gain error. Refer to the
        Analog-to-Digital Converter chapter of the SmartFusion Programmable Analog User's Guide for more
        information.

2-82                                                 Revision 10
                                                                                                             SmartFusion Customizable System-on-Chip (cSoC)

Table 2-97 ABPS Performance Specifications (continued)

Specification                                                                                    Test Conditions           Min.  Typ.  Max. Units

Effective number of bits (ENOB)                                                          GDEC[1:0] = 11

       ENOB = S----I--N---6-A--.--0D---2-----d---1B---.-/-7-b--6-i--t--d----B--         (2.56 range), 1 dBFS input

                                                                                         12-bit mode 10 KHz                8.6   9.1        Bits

                                                                                  EQ 11  12-bit mode 100 KHz               8.6   9.1        Bits

                                                                                         10-bit mode 10 KHz                8.5   8.9        Bits

                                                                                         10-bit mode 100 KHz               8.5   8.9        Bits

                                                                                         8-bit mode 10 KHz                 7.7   7.8        Bits

                                                                                         8-bit mode 100 KHz                7.7   7.8        Bits

Large-signal bandwidth                                                                   1 dBFS input                           1          MHz

Analog settling time                                                                     To 0.1% of final value (with ADC              10   s
                                                                                         load)

Input resistance                                                                                                                 1          M

Power supply rejection ratio                                                             DC (01 KHz)                      38    40         dB

ABPS power supply current                                                                ABPS_EN = 1 (operational mode)          123   134  A
requirements (not including ADC or                                                       VCC33A
VAREFx)                                                                                  VCC33AP                                 89    94   A

                                                                                         VCC15A                                  1          A

Note:  *FS is full-scale error, defined as the difference between the actual value that triggers the transition to full-scale
       and the ideal analog full-scale transition value. Full-scale error equals offset error plus gain error. Refer to the
       Analog-to-Digital Converter chapter of the SmartFusion Programmable Analog User's Guide for more
       information.

                                                                                                         Revision 10                        2- 83
SmartFusion DC and Switching Characteristics

            Comparator

            Unless otherwise specified, performance is specified at 25C with nominal power supply voltages.

Table 2-98 Comparator Performance Specifications

Specification         Test Conditions                                                        Min. Typ. Max. Units

Input voltage range   Minimum                                                                    0            V

                      Maximum                                                                    2.56         V

Input offset voltage  HYS[1:0] = 00                                                              1 3 mV
                      (no hysteresis)

Input bias current    Comparator 1, 3, 5, 7, 9 (measured at 2.56 V)                              40 100 nA

                      Comparator 0, 2, 4, 6, 8 (measured at 2.56 V)                              150 300 nA

Input resistance                                                                             10               M

Power supply rejection ratio DC (0 10 KHz)                                                 50 60            dB

Propagation delay     100 mV overdrive

                      HYS[1:0] = 00

                      (no hysteresis)                                                            15 18 ns

                      100 mV overdrive

                      HYS[1:0] = 10

                      (with hysteresis)                                                          25 30 ns

Hysteresis            HYS[1:0] = 00                    Typical (25C)                        0   0     5 mV
                                                       Across all corners (40C to +100C)
( refers to rising and falling                        Typical (25C)                        0         5 mV
threshold shifts, respectively)
                                                                                             3 16 30 mV
                                        HYS[1:0] = 01

                                                       Across all corners (40C to +100C) 0          36 mV

                      HYS[1:0] = 10 Typical (25C)                                           19 31 48 mV

                                                       Across all corners (40C to +100C) 12        54 mV

                      HYS[1:0] = 11 Typical (25C)                                           80 105 190 mV

                                                       Across all corners (40C to +100C) 80        194 mV

Comparator current    VCC33A = 3.3 V (operational mode); COMP_EN = 1                             150 165 A
requirements          VCC33A                                                                     140 165 A
(per comparator)      VCC33AP

                      VCC15A                                                                     1     3 A

2-84                                                   Revision 10
                                                            SmartFusion Customizable System-on-Chip (cSoC)

            Analog Sigma-Delta Digital to Analog Converter (DAC)

            Unless otherwise noted, sigma-delta DAC performance is specified at 25C with nominal power supply
            voltages, using the internal sigma-delta modulators with 16-bit inputs, HCLK = 100 MHz, modulator
            inputs updated at a 100 KHz rate, in voltage output mode with an external 160 pF capacitor to ground,
            after trimming and digital [pre-]compensation.

Table 2-99 Analog Sigma-Delta DAC

Specification                        Test Conditions                Min.   Typ.            Max. Units

Resolution                                                          8                      24 Bits

Output range                                                               0 to 2.56           V

                                     Current output mode                   0 to 256            A

Output Impedance                                                    6      10              12 K
Output voltage compliance
                                     Current output mode            10                         M
                                     Current output mode
                                                                           03.0               V

                                     40C to +100C                02.7                  03.4 V

Gain error                           Voltage output mode                   0.3             2  %

                                     A2F060: 40C to +100C               0.3             2  %

                                     A2F200: 40C to +100C               1.2             5.3 %

                                           A2F500: 40C to +100C         0.3             2  %
                                     Current output mode
                                                                           0.3             2  %

                                     A2F060: 40C to +100C               0.3             2  %

                                     A2F200: 40C to +100C               1.2             5.3 %

                                     A2F500: 40C to +100C               0.3             2  %

Output referred offset               DACBYTE0 = h'00 (8-bit)               0.25            1 mV

                                     40C to +100C                       1               2.5 mV

                                     Current output mode                   0.3             1 A

                                     40C to +100C                       1               2.5 A

Integral non-linearity               RMS deviation from BFSL               0.1             0.3 % FS*
Differential non-linearity
                                                                           0.05            0.4 % FS*

Analog settling time                                                       Refer to            s
Power supply rejection ratio
                                                                           Figure 2-45 on

                                                                           page 2-86

                                     DC, full scale output          33     34                  dB

Note:  *FS is full-scale error, defined as the difference between the actual value that triggers the transition to full-scale
       and the ideal analog full-scale transition value. Full-scale error equals offset error plus gain error. Refer to the
       Analog-to-Digital Converter chapter of the SmartFusion Programmable Analog User's Guide for more
       information.

                                     Revision 10                                               2- 85
SmartFusion DC and Switching Characteristics

Table 2-99 Analog Sigma-Delta DAC (continued)

Specification                                 Test Conditions  Min.  Typ.                      Max. Units

Sigma-delta DAC power supply current Input = 0, EN = 1
requirements (not including VAREFx) (operational mode)

                           VCC33SDDx                                 30                        35 A

                           VCC15A                                    3                         5  A

                           Input = Half scale, EN = 1
                           (operational mode)

                           VCC33SDDx                                 160                       165 A

                           VCC15A                                    33                        35 A

                           Input = Full scale, EN = 1
                           (operational mode)

                           VCC33SDDx                                 280                       285 A

                           VCC15A                                    70                        75 A

Note:  *FS is full-scale error, defined as the difference between the actual value that triggers the transition to full-scale
       and the ideal analog full-scale transition value. Full-scale error equals offset error plus gain error. Refer to the
       Analog-to-Digital Converter chapter of the SmartFusion Programmable Analog User's Guide for more
       information.

                                                            Sigma Delta DAC Settling TimeSettling Time (us)

                       220
                       200
                       180
                       160
                       140
                       120
                       100

                          80
                          60
                          40
                          20

                            0
                                 0 1 2 3 4 5 6 7 8 9 10 32 48 64 128 255
                                                                                   Input Code

Figure 2-45 Sigma-Delta DAC Setting Time

2-86                                             Revision 10
                                                          SmartFusion Customizable System-on-Chip (cSoC)

        Voltage Regulator

Table 2-100 Voltage Regulator

Symbol  Parameter                        Test Conditions            Min. Typ. Max. Unit

VOUT Output voltage     TJ = 25C                                   1.425 1.5 1.575  V

VOS     Output offset voltage TJ = 25C                             11               mV

ICC33A Operation current TJ = 25C       ILOAD = 1 mA               3.4              mA

                                         ILOAD = 100 mA             11               mA

                                         ILOAD = 0.5 A              21               mA

VOUT Load regulation    TJ = 25C        ILOAD = 1 mA to 0.5 A      5.8              mV

VOUT Line regulation    TJ = 25C        VCC33A = 2.97 V to 3.63 V  5.3              mV/V

                                         ILOAD = 1 mA

                                         VCC33A = 2.97 V to 3.63 V  5.3              mV/V

                                         ILOAD= 100 mA

                                         VCC33A = 2.97 V to 3.63 V  5.3              mV/V

        Dropout voltage1 TJ = 25C       ILOAD = 500mA              0.63             V
                                         ILOAD = 1 mA

                                         ILOAD = 100 mA             0.84             V

                                         ILOAD = 0.5 A              1.35             V

IPTBASE PTBase current  TJ = 25C        ILOAD = 1 mA               48               A

                                         ILOAD = 100 mA             736              A

                                         ILOAD = 0.5 A              12               mA

        Startup time2   TJ = 25C                                   200              s

Notes:

1. Dropout voltage is defined as the minimum VCC33A voltage. The parameter is specified with respect to the output
     voltage. The specification represents the minimum input-to-output differential voltage required to maintain regulation.

2. Assumes 10 F.

                                         Revision 10                                 2- 87
SmartFusion DC and Switching Characteristics

                                                                                             Typical Output Voltage

                          0.015

                          0.01                                                                                                       Load = 10 mA
                                                                                                                                     Load = 100 mA
                          0.005
                                                                                                                                     Load = 500 mA
      Offset Voltage (V)
                                                                   0

                          -0.005

                          -0.01

                          -0.015

                          -0.02

                          -0.025

                                                                      -40       -20       0     20      40           60      80      100

                                                                                                Temperature (C)

      Figure 2-46 Typical Output Voltage

                                                                                                Load Regulation

                          Change in Output Voltage with Load (mV)     0

                                                                      -1

                                                                      -2

                                                                      -3

                                                                      -4

                                                                      -5

                                                                      -6

                                                                      -7

                                                                      -8

                                                                      -9

                                                                      -10

                                                                           -40       -20     0      20       40          60      80       100

                                                                                                Temperature (C)

      Figure 2-47 Load Regulation

2-88                                                                                            Revision 10
                                            SmartFusion Customizable System-on-Chip (cSoC)

Serial Peripheral Interface (SPI) Characteristics

        This section describes the DC and switching of the SPI interface. Unless otherwise noted, all output
        characteristics given for a 35 pF load on the pins and all sequential timing characteristics are related to
        SPI_x_CLK. For timing parameter definitions, refer to Figure 2-48 on page 2-90.

Table 2-101 SPI Characteristics
                Commercial Case Conditions: TJ = 85C, VDD = 1.425 V, 1 Speed Grade

Symbol  Description and Condition                            A2F060 A2F200 A2F500           Unit

sp1     SPI_x_CLK minimum period

        SPI_x_CLK = PCLK/2                                   20    NA                 20    ns

        SPI_x_CLK = PCLK/4                                   40    40                 40    ns

        SPI_x_CLK = PCLK/8                                   80    80                 80    ns

        SPI_x_CLK = PCLK/16                                  0.16  0.16               0.16  s

        SPI_x_CLK = PCLK/32                                  0.32  0.32               0.32  s

        SPI_x_CLK = PCLK/64                                  0.64  0.64               0.64  s

        SPI_x_CLK = PCLK/128                                 1.28  1.28               1.28  s

        SPI_x_CLK = PCLK/256                                 2.56  2.56               2.56  s

sp2     SPI_x_CLK minimum pulse width high

        SPI_x_CLK = PCLK/2                                   10    NA                 10    ns

        SPI_x_CLK = PCLK/4                                   20    20                 20    ns

        SPI_x_CLK = PCLK/8                                   40    40                 40    ns

        SPI_x_CLK = PCLK/16                                  0.08  0.08               0.08  s

        SPI_x_CLK = PCLK/32                                  0.16  0.16               0.16  s

        SPI_x_CLK = PCLK/64                                  0.32  0.32               0.32  s

        SPI_x_CLK = PCLK/128                                 0.64  0.64               0.64  s

        SPI_x_CLK = PCLK/256                                 1.28  1.28               1.28  us

sp3     SPI_x_CLK minimum pulse width low

        SPI_x_CLK = PCLK/2                                   10    NA                 10    ns

        SPI_x_CLK = PCLK/4                                   20    20                 20    ns

        SPI_x_CLK = PCLK/8                                   40    40                 40    ns

        SPI_x_CLK = PCLK/16                                  0.08  0.08               0.08  s

        SPI_x_CLK = PCLK/32                                  0.16  0.16               0.16  s

        SPI_x_CLK = PCLK/64                                  0.32  0.32               0.32  s

        SPI_x_CLK = PCLK/128                                 0.64  0.64               0.64  s

        SPI_x_CLK = PCLK/256                                 1.28  1.28               1.28  s

sp4     SPI_x_CLK, SPI_x_DO, SPI_x_SS rise time (10%-90%) 1  4.7   4.7                4.7   ns

sp5     SPI_x_CLK, SPI_x_DO, SPI_x_SS fall time (10%-90%) 1  3.4   3.4                3.4   ns

Notes:

1. These values are provided for a load of 35 pF. For board design considerations and detailed output buffer resistances,
     use the corresponding IBIS models located on the Microsemi SoC Products Group website:
     http://www.microsemi.com/soc/download/ibis/default.aspx.

2. For allowable pclk configurations, refer to the Serial Peripheral Interface Controller section in the SmartFusion
     Microcontroller Subsystem User's Guide.

                                            Revision 10                                         2- 89
SmartFusion DC and Switching Characteristics

Table 2-101 SPI Characteristics
                Commercial Case Conditions: TJ = 85C, VDD = 1.425 V, 1 Speed Grade (continued)

Symbol                         Description and Condition                  A2F060 A2F200 A2F500               Unit
                                                                                                         pclk cycles
sp6                Data from master (SPI_x_DO) setup time 2                    1                 1    1  pclk cycles
                                                                                                         pclk cycles
sp7                Data from master (SPI_x_DO) hold time 2                     1                 1    1  pclk cycles

sp8                SPI_x_DI setup time 2                                       1                 1    1

sp9                SPI_x_DI hold time 2                                        1                 1    1

Notes:

1. These values are provided for a load of 35 pF. For board design considerations and detailed output buffer resistances,
     use the corresponding IBIS models located on the Microsemi SoC Products Group website:
     http://www.microsemi.com/soc/download/ibis/default.aspx.

2. For allowable pclk configurations, refer to the Serial Peripheral Interface Controller section in the SmartFusion
     Microcontroller Subsystem User's Guide.

                                          SP1

                                                                               SP4          SP5

                               SP2             SP3

SPI_x_CLK                      50% 50%              50%                                90%
SPO = 0                                                                           10%
                                                                                                 10%

SPI_x_CLK
SPO = 1

              90%  1 0%                                                                                               90%
SPI_x_SS           SP5
                                                                                                         10%
                                                                                                           SP4

                         SP6   SP7

                                                             9 0%                                90%

                         5 0%  MSB        5 0%

SPI_x_DO                                                                  10%       10%
SPI_x_DI
                         SP8   SP9                                 SP5                      SP4

                         50%   MSB        50%

Figure 2-48 SPI Timing for a Single Frame Transfer in Motorola Mode (SPH = 1)

2-90                                                         Revision 10
                                           SmartFusion Customizable System-on-Chip (cSoC)

Inter-Integrated Circuit (I2C) Characteristics

            This section describes the DC and switching of the IC interface. Unless otherwise noted, all output
            characteristics given are for a 100 pF load on the pins. For timing parameter definitions, refer to Figure 2-
            49 on page 2-92.

Table 2-102 I2C Characteristics
                Commercial Case Conditions: TJ = 85C, VDD = 1.425 V, 1 Speed Grade

Parameter                Definition        Condition                                  Value      Unit

VIL         Minimum input low voltage                                       SeeTable 2-36 on   

                                                                             page 2-30

            Maximum input low voltage                                       See Table 2-36      

VIH         Minimum input high voltage                                      See Table 2-36      

            Maximum input high voltage                                      See Table 2-36      

VOL         Maximum output voltage low     IOL = 8 mA                        See Table 2-36      
IIL         Input current high                  
IIH                                                                          See Table 2-36      
Vhyst
            Input current low                                               See Table 2-36      
TFALL
            Hysteresis of Schmitt trigger                                   See Table 2-33 on   V
TRISE       inputs
                                                                                      page 2-29
Cin
            Fall time 2                    VIHmin to VILMax, Cload = 400 pF           15.0       ns

                                           VIHmin to VILMax, Cload = 100 pF           4.0        ns

            Rise time 2                    VILMax to VIHmin, Cload = 400pF            19.5       ns

                                           VILMax to VIHmin, Cload = 100pF            5.2        ns

            Pin capacitance                VIN = 0, f = 1.0 MHz                       8.0        pF

Rpull-up    Output buffer maximum pull-                                              50         
            down Resistance 1

Rpull-down  Output buffer maximum pull-up                                            150        
            Resistance 1

Dmax        Maximum data rate              Fast mode                                  400        Kbps
tLOW        Low period of I2C_x_SCL 3            
tHIGH       High period of I2C_x_SCL 3                                               1          pclk cycles
tHD;STA     START hold time 3                    
tSU;STA     START setup time 3                                                       1          pclk cycles
tHD;DAT     DATA hold time 3                     
tSU;DAT     DATA setup time 3                                                        1          pclk cycles

                                                                                      1          pclk cycles

                                                                                      1          pclk cycles

                                                                                      1          pclk cycles

Notes:

1. These maximum values are provided for information only. Minimum output buffer resistance values depend on
     VCCxxxxIOBx, drive strength selection, temperature, and process. For board design considerations and detailed output
     buffer resistances, use the corresponding IBIS models located on the SoC Products Group website at
     http://www.microsemi.com/soc/download/ibis/default.aspx.

2. These values are provided for a load of 100 pF and 400 pF. For board design considerations and detailed output buffer
     resistances, use the corresponding IBIS models located on the SoC Products Group website at
     http://www.microsemi.com/soc/download/ibis/default.aspx.

3. For allowable Pclk configurations, refer to the Inter-Integrated Circuit (I2C) Peripherals section in the SmartFusion
     Microcontroller Subsystem User's Guide.

                                           Revision 10                                               2- 91
SmartFusion DC and Switching Characteristics

Table 2-102 I2C Characteristics
                Commercial Case Conditions: TJ = 85C, VDD = 1.425 V, 1 Speed Grade (continued)

Parameter            Definition                                 Condition    Value                Unit

tSU;STO    STOP setup time 3                                                1                    pclk cycles

tFILT      Maximum spike width filtered                                     50                   ns

Notes:

1. These maximum values are provided for information only. Minimum output buffer resistance values depend on
     VCCxxxxIOBx, drive strength selection, temperature, and process. For board design considerations and detailed output
     buffer resistances, use the corresponding IBIS models located on the SoC Products Group website at
     http://www.microsemi.com/soc/download/ibis/default.aspx.

2. These values are provided for a load of 100 pF and 400 pF. For board design considerations and detailed output buffer
     resistances, use the corresponding IBIS models located on the SoC Products Group website at
     http://www.microsemi.com/soc/download/ibis/default.aspx.

3. For allowable Pclk configurations, refer to the Inter-Integrated Circuit (I2C) Peripherals section in the SmartFusion
     Microcontroller Subsystem User's Guide.

SDA

                                TRISE         TFALL
                              tLOW
SCL                                    tHIGH

         tSU;STA  S  tHD;STA                  tHD;DAT  tSU;DAT                      tSU;STO
                                                                                      P

Figure 2-49 I2C Timing Parameter Definition

2-92                                                            Revision 10
3 SmartFusion Development Tools

                  Designing with SmartFusion cSoCs involves three different types of design: FPGA design, embedded
                  design and analog design. These roles can be filled by three different designers, two designers or even a
                  single designer, depending on company structure and project complexity.

Types of Design Tools

                  Microsemi has developed design tools and flows to meet the needs of these three types of designers so
                  they can work together smoothly on a single project (Figure 3-1).

FPGA Design                    Embedded Design

                                      Software IDE
                               (SoftConsole, Keil, IAR)

               MSS Configurator
MSS Configuration Analog Configuration

Design Entry and IP Libraries  Drivers and Sample Projects
  Simulation and Synthesis       Application Development
      Compile and Layout                 Build Project
Timing and Power Analysis                 Simulation
        Hardware Debug                 Software Debug

   Hardware Interfaces
FlashPro4, ULINK, J-LINK

Figure 3-1 Three Design Roles

FPGA Design

Libero System-on-Chip (SoC) software is Microsemi's comprehensive software toolset for designing with
all Microsemi FPGAs and cSoCs. Libero SoC includes industry-leading synthesis, simulation and debug
tools from Synopsys and Mentor Graphics, as well as innovative timing and power optimization and
analysis.

             Revision 10                                    3-1
SmartFusion Development Tools

            Embedded Design

                  Microsemi offers FREE SoftConsole Eclipse based IDE, which includes the GNU C/C++ compiler and
                  GDB debugger. Microsemi also offers evaluation versions of software from Keil and IAR, with full
                  versions available from respective suppliers.

            Analog Design

                  The MSS configurator provides graphical configuration for current, voltage and temperature monitors,
                  sample sequencing setup and post-processing configuration, as well as DAC output.
                  The MSS configurator creates a bridge between the FPGA fabric and embedded designers so device
                  configuration can be easily shared between multiple developers.
                  The MSS configurator includes the following:

                        A simple configurator for the embedded designer to control the MSS peripherals and I/Os
                        A method to import and view a hardware configuration from the FPGA flow into the embedded

                           flow containing the memory map
                        Automatic generation of drivers for any peripherals or soft IP used in the system configuration
                        Comprehensive analog configuration for the programmable analog components
                        Creation of a standard MSS block to be used in SmartDesign for connection of FPGA fabric

                           designs and IP

     Figure 3-2 MSS Configurator

3-2                                 Revision 10
                                                                                        SmartFusion Customizable System-on-Chip (cSoC)

SmartFusion Ecosystem

                  The Microsemi SoC Products Group has a long history of supplying comprehensive FPGA development
                  tools and recognizes the benefit of partnering with industry leaders to deliver the optimum usability and
                  productivity to customers. Taking the same approach with processor development, Microsemi has
                  partnered with key industry leaders in the microcontroller space to provide the robust SmartFusion
                  ecosystem.
                  Microsemi is partnering with Keil and IAR to provide Software IDE support to SmartFusion system
                  designers. The result is a robust solution that can be easily adopted by developers who are already doing
                  embedded design. The learning path is straightforward for FPGA designers.
                  Support for the SoC Products Group device and ecosystem resources is represented in Figure 3-3.

Application Code           Customer Secret Sauce
        Middleware  TCP/IP, HTTP, SMTP, DHCP, LCD
           OS/RTOS  C/OS-III, RTX, Unison, FreeRTOS

Drivers             12C
                              SPI
                                       UART
                                                                Ethernet
                                                                         Timer
                                                                                   eNVM

   Hardware         Microsemi CMSIS-based HAL
Abstraction

        Layer

Figure 3-3 SmartFusion Ecosystem

Figure 3-3 shows the SmartFusion stack with examples of drivers, RTOS, and middleware from
Microsemi and partners. By leveraging the SmartFusion stack, designers can decide at which level to
add their own customization to their design, thus speeding time to market and reducing overhead in the
design.

ARM

Because an ARM processor was chosen for SmartFusion cSoCs, Microsemi's customers can benefit
from the extensive ARM ecosystem. By building on Microsemi supplied hardware abstraction layer (HAL)
and drivers, third party vendors can easily port RTOS and middleware for the SmartFusion cSoC.

    ARM Cortex-M Series Processors

    ARM Cortex-M3 Processor Resource

    ARM Cortex-M3 Technical Reference Manual

    ARM Cortex-M3 Processor Software Development for ARM7TDMI Processor Programmers
         White Paper

                    Revision 10                                                          3-3
SmartFusion Development Tools

            Compile and Debug

                  Microsemi's SoftConsole is a free Eclipse-based IDE that enables the rapid production of C and C++
                  executables for Microsemi FPGA and cSoCs using Cortex-M3, Cortex-M1 and Core8051s. For
                  SmartFusion support, SoftConsole includes the GNU C/C++ compiler and GDB debugger. Additional
                  examples can be found on the SoftConsole page:

                        Using UART with SmartFusion: SoftConsole Standalone Flow Tutorial
                            Design Files

                        Displaying POT Level with LEDs: Libero SoC and SoftConsole Flow Tutorial for SmartFusion
                            Design Files

                  IAR Embedded Workbench for ARM/Cortex is an integrated development environment for building and
                  debugging embedded ARM applications using assembler, C and C++. It includes a project manager,
                  editor, build and debugger tools with support for RTOS-aware debugging on hardware or in a simulator.

                        Designing SmartFusion cSoC with IAR Systems
                        IAR Embedded Workbench IDE User Guide for ARM
                        Download Evaluation or Kickstart version of IAR Embedded Workbench for ARM
                  Keil's Microcontroller Development Kit comes in two editions: MDK-ARM and MDK Basic. Both editions
                  feature Vision, the ARM Compiler, MicroLib, and RTX, but the MDK Basic edition is limited to 256K so
                  that small applications are more affordable.
                        Designing SmartFusion cSoC with Keil
                        Using Keil Vision and Microsemi SmartFusion cSoC

                            Programming file for use with this tutorial
                        Keil Microcontroller Development Kit for ARM Product Manuals
                        Download Evaluation version of Keil MDK-ARM

Software IDE                      SoftConsole             Vision IDE     Embedded Workbench
Website                    www.microsemi.com/soc        www.keil.com            www.iar.com
Free versions from SoC                                32 K code limited
Products Group               Free with Libero SoC                            32 K code limited
Available from Vendor                                    Full version
Compiler                                 N/A          RealView C/C++             Full version
Debugger                            GNU GCC           Vision Debugger       IAR ARM Compiler
Instruction Set Simulator          GDB debug          Vision Simulator       C-SPY Debugger
Debug Hardware                                     ULINK2 or ULINK-ME
                                         No                                           Yes
                                    FlashPro4                              J-LINK or J-LINK Lite

     Operating Systems

     FreeRTOSTM is a portable, open source, royalty free, mini real-time kernel (a free-to-download and free-
     to-deploy RTOS that can be used in commercial applications without any requirement to expose your
     proprietary source code). FreeRTOS is scalable and designed specifically for small embedded systems.
     This FreeRTOS version ported by Microsemi is 6.0.1. For more information, visit the FreeRTOS website:
     www.freertos.org

          SmartFusion Webserver Demo Using uIP and FreeRTOS

          SmartFusion cSoC: Running Webserver, TFTP on IwIP TCP/IP Stack Application Note

3-4                        Revision 10
                                                                                        SmartFusion Customizable System-on-Chip (cSoC)

                  Emcraft Systems provides porting of the open-source U-boot firmware and uClinuxTM kernel to the
                  SmartFusion cSoC, a Linux-based cross-development framework, and other complementary
                  components. Combined with the release of its A2F-Linux Evaluation Kit, this provides a low-cost platform
                  for evaluation and development of Linux (uClinux) on the Cortex-M3 CPU core of the Microsemi
                  SmartFusion cSoC.

                        Emcraft Linux on Microsemi's SmartFusion cSoC

                  Keil offers the RTX Real-Time Kernel as a royalty-free, deterministic RTOS designed for ARM and
                  Cortex-M devices. It allows you to create programs that simultaneously perform multiple functions and
                  helps to create applications which are better structured and more easily maintained.

                        The RTX Real-Time Kernel is included with MDK-ARM. Download the Evaluation version of Keil
                           MDK-ARM.

                        RTX source code is available as part of Keil/ARM Real-Time Library (RL-ARM), a group of tightly-
                           coupled libraries designed to solve the real-time and communication challenges of embedded
                           systems based on ARM-powered microcontroller devices. The RL-ARM library now supports
                           SmartFusion cSoCs and designers with additional key features listed in the "Middleware" section
                           on page 3-5.

                  Micrium supports SmartFusion cSoCs with the company's flagship C/OS family, recognized for a variety
                  of features and benefits, including unparalleled reliability, performance, dependability, impeccable source
                  code and vast documentation. Micrium supports the following products for SmartFusion cSoCs and
                  continues to work with Microsemi on additional projects.

                        SmartFusion Quickstart Guide for Micrium C/OS-III Examples

                            Design Files

                  C/OS-IIITM, Micrium's newest RTOS, is designed to save time on your next embedded project and puts
                  greater control of the software in your hands.

                  RoweBots provides an ultra tiny Linux-compatible RTOS called Unison for SmartFusion. Unison consists
                  of a set of modular software components, which, like Linux, are either free or commercially licensed.
                  Unison offers POSIX and Linux compatibility with hard real-time performance, complete I/O modules
                  and an easily understood environment for device driver programming. Seamless integration with FPGA
                  and analog features are fast and easy.

                        Unison V4-based products include a free Unison V4 Linux and POSIX-compatible kernel with
                           serial I/O, file system, six demonstration programs, upgraded documentation and source code for
                           Unison V4, and free (for non-commercial use) Unison V4 TCP/IP server. Commercial license
                           upgrade is available for Unison V4 TCP/IP server with three demonstration programs, DHCP
                           client and source code.

                        Unison V5-based products include commercial Unison V5 Linux- and POSIX-compatible kernel
                           with serial I/O, file system, extensive feature set, full documentation, source code and more than
                           20 demonstration programs, Unison V5 TCP/IPv4 with extended feature set, sockets interface,
                           multiple network interfaces, PPP support, DHCP client, documentation, source code and six
                           demonstration programs, and multiple other features.

Middleware

                  Microsemi has ported both uIP and IwIP for Ethernet support as well as including TFTP file service.

                        SmartFusion Webserver Demo Using uIP and FreeRTOS

                        SmartFusion: Running Webserver, TFTP on IwIP TCP/IP Stack Application Note
                  The Keil/ARM Real-Time Library (RL-ARM)1, in addition to RTX source, includes the following:

                        RL-TCPnet (TCP/IP) The Keil RL-TCPnet library, supporting full TCP/IP and UDP protocols, is a
                           full networking suite specifically written for small ARM and Cortex-M processor-based
                           microcontrollers. TCPnet is now ported to and supports SmartFusion Cortex-M3. It is highly
                           optimized, has a small code footprint, and gives excellent performance, providing a wide range of
                           application level protocols and examples such as FTP, SNMP, SOAP and AJAX. An HTTP server
                           example of TCPnet working in a SmartFusion design is available.

   1. The CAN and USB functions within RL-ARM are not supported for SmartFusion cSoC.

Revision 10  3-5
SmartFusion Development Tools

                        Flash File System (RL-Flash) allows your embedded applications to create, save, read, and
                           modify files in standard storage devices such as ROM, RAM, or FlashROM, using a standard
                           serial peripheral interface (SPI). Many ARM-based microcontrollers have a practical requirement
                           for a standard file system. With RL-FlashFS you can implement new features in embedded
                           applications such as data logging, storing program state during standby modes, or storing
                           firmware upgrades.

                  Micrium, in addition to C/OS-III, offers the following support for SmartFusion cSoC:
                        C/TCP-IPTM is a compact, reliable, and high-performance stack built from the ground up by
                           Micrium and has the quality, scalability, and reliability that translates into a rapid configuration of
                           network options, remarkable ease-of-use, and rapid time-to-market.
                        C/ProbeTM is one of the most useful tools in embedded systems design and puts you in the
                           driver's seat, allowing you to take charge of virtually any variable, memory location, and I/O port in
                           your embedded product, while your system is running.

References

            PCB Files

                  A2F500 SmartFusion Development Kit PCB Files
                  www.microsemi.com/soc/download/rsc/?f=A2F500_DEV_KIT_BF
                  A2F200 SmartFusion Development Kit PCB Files
                  www.microsemi.com/soc/download/rsc/?f=A2F_DEV_KIT_BF

            Application Notes

                  SmartFusion cSoC Board Design Guidelines
                  www.microsemi.com/soc/documents/A2F_AC359_AN.pdf

3-6  Revision 10
4 SmartFusion Programming

SmartFusion cSoCs have three separate flash areas that can be programmed:
    1. The FPGA fabric
    2. The embedded nonvolatile memories (eNVMs)
    3. The embedded flash ROM (eFROM)

There are essentially three methodologies for programming these areas:
    1. In-system programming (ISP)
    2. In-application programming (IAP)
         a. A2F060 and A2F500: The FPGA fabric, eNVM, and eFROM
         b. A2F200: Only the FPGA fabric and the eNVM
    3. Pre-programming (non-ISP)

Programming, whether ISP or IAP methodologies are employed, can be done in two ways:
    1. Securely using the on chip AES decryption logic
    2. In plain text

In-System Programming

In-System Programming is performed with the aid of external JTAG programming hardware. Table 4-1
describes the JTAG programming hardware that will program a SmartFusion cSoC and Table 4-2 defines
the JTAG pins that provide the interface for the programming hardware.

Table 4-1 Supported JTAG Programming Hardware

                                   SWD1          SWV2  Program      Program Program
                                                         FPGA
Dongle       Source      JTAG                                       eFROM             eNVM

FlashPro3/4  SoC             Yes   No            No           Yes   Yes               Yes

             Products

             Group

ULINK Pro    Keil            Yes   Yes           Yes          Yes3  Yes3              Yes

ULINK2       Keil            Yes   Yes           Yes          Yes3  Yes3              Yes

IAR J-Link   IAR             Yes   Yes           Yes          Yes3  Yes3              Yes

Notes:
1. SWD = ARM Serial Wire Debug
2. SWV = ARM Serial Wire Viewer
3. Planned support

Table 4-2 JTAG Pin Descriptions

Pin Name                                         Description

JTAGSEL      ARM Cortex-M3 or FPGA test access port (TAP) controller selection

TRSTB        Test reset bar

TCK          Test clock

TMS          Test mode select

TDI          Test data input

TDO          Test data output

                                   Revision 10                                             4-7
SmartFusion Programming

                  The JTAGSEL pin selects the FPGA TAP controller or the Cortex-M3 debug logic. When JTAGSEL is
                  asserted, the FPGA TAP controller is selected and the TRSTB input into the Cortex-M3 is held in a reset
                  state (logic 0), as depicted in Figure 4-1. Users should tie the JTAGSEL pin high externally.
                  Microsemi's free Eclipse-based IDE, SoftConsole, has the ability to control the JTAGSEL pin directly with
                  the FlashPro4 programmer. Manual jumpers are provided on the evaluation and development kits to
                  allow manual selection of this function for the J-Link and ULINK debuggers.
                  Note: Standard ARM JTAG connectors do not have access to the JTAGSEL pin. SoftConsole

                            automatically selects the appropriate TAP controller using the CTXSELECT JTAG command.
                            When using SoftConsole, the state of JTAGSEL is a "don't care."

                                          VJTAG (1.5 V to 3.3. V nominal)

     JTAG_SEL                       TAP     Cortex-M3
           TRSTB                Controller
                               TRSTB

                               FPGA TAP               FPGA
                               Controller   Programming Control

                  Figure 4-1 TRSTB Logic

In-Application Programming

                  In-application programming refers to the ability to reprogram the various flash areas under direct
                  supervision of the Cortex-M3.

            Reprogramming the FPGA Fabric Using the Cortex-M3

                  In this mode, the Cortex-M3 is executing the programming algorithm on-chip. The IAP driver can be
                  incorporated into the design project and executed from eNVM or eSRAM. The SoC Products Group
                  provides working example projects for SoftConsole, IAR, and Keil development environments. These can
                  be downloaded via the SoC Products Group Firmware Catalog. The new bitstream to be programmed
                  into the FPGA can reside on the user's printed circuit board (PCB) in a separate SPI flash memory.
                  Alternately, the user can modify the existing projects supplied by the SoC Products Group and, via
                  custom handshaking software, throttle the download of the new image and program the FPGA a piece at
                  a time in real time. A cost-effective and reliable approach would be to store the bitstream in an external
                  SPI flash. Another option is storing a redundant bitstream image in an external SPI flash and loading the
                  newest version into the FPGA only when receiving an IAP command. Since the FPGA I/Os are tristated
                  or held at predefined or last known state during FPGA programming, the user must use MSS I/Os to
                  interface to external memories. Since there are two SPI controllers in the MSS, the user can dedicate
                  one to an SPI flash and the other to the particulars of an application. The amount of flash memory
                  required to program the FPGA always exceeds the size of the eNVM block that is on-chip. The external
                  memory controller (EMC) cannot be used as an interface to a memory device for storage of a bitstream
                  because its I/O pads are FPGA I/Os; hence they are tristated when the FPGA is in a programming state.

                  The MSS resets itself after IAP of the FPGA fabric. This reset is internally asserted on MSS_RESETN by
                  the power supply monitor (PSM) and reset controller of the MSS.

4-8               Revision 10
                    SmartFusion Customizable System-on-Chip (cSoC)

Re-Programming the eNVM Blocks Using the Cortex-M3

In this mode the Cortex-M3 is executing the eNVM programming algorithm from eSRAM. Since individual
pages (132 bytes) of the eNVM can be write-protected, the programming algorithm software can be
protected from inadvertent erasure. When reprogramming the eNVM, both MSS I/Os and FPGA I/Os are
available as interfaces for sourcing the new eNVM image. The SoC Products Group provides working
example projects for SoftConsole, IAR, and Keil development environments. These can be downloaded
via the SoC Products Group Firmware Catalog.

Alternately, the eNVM can be reprogrammed by the Cortex-M3 via the IAP driver. This is necessary when
using an encrypted image.

Secure Programming

For background, refer to the "Security in Low Power Flash Devices" chapter of the Fusion FPGA Fabric
User's Guide on the SoC Products Group website. SmartFusion ISP behaves identically to Fusion ISP.
IAP of SmartFusion cSoCs is accomplished by using the IAP driver. Only the FPGA fabric and the eNVM
can be reprogrammed with the protection of security measures by using the IAP driver.

Typical Programming and Erase Times

Table 4-3 documents the typical programming and erase times for two components of SmartFusion
cSoCs, FPGA fabric and eNVM, using the SoC Products Group's FlashPro hardware and software.
These times will be different for other ISP and IAP methods. The Program action in FlashPro software
includes erase, program, and verify to complete.

The typical programming (including erase) time per page of the eNVM is 8 ms.

Table 4-3 Typical Programming and Erase Times             eNVM (seconds)
                                     FPGA Fabric (seconds)

            A2F200  A2F500                                  A2F200  A2F500

Erase       21      21                                      N/A     N/A

Program     8       15                                      18      26

Verify      9       16                                      26      42

References

User's Guides

DirectC User's Guide
www.microsemi.com/soc/documents/DirectC_UG.pdf
In-System Programming (ISP) of Microsemi's Low-Power Flash Devices Using FlashPro4/3/3X
www.microsemi.com/soc/documents/LPF_AC386_AN.pdf
Programming Flash Devices HandBook
www.microsemi.com/soc/documents/Flash_Program_HBs.pdf

Application Notes on IAP Programming Technique

SmartFusion cSoC: Programming FPGA Fabric and eNVM Using In-Application Programming Interface
App Note
www.microsemi.com/soc/documents/A2F_AC362_AN.pdf
SmartFusion cSoC: Basic Bootloader and Field Upgrade eNVM Through IAP Interface App Note
www.microsemi.com/soc/documents/A2F_AC372_AN.pdf

                    Revision 10                                             4-9
5 Pin Descriptions

Supply Pins

Name       Type       Description

GND        Ground Digital ground to the FPGA fabric, microcontroller subsystem and GPIOs

GND15ADC0  Ground Quiet analog ground to the 1.5 V circuitry of the first analog-to-digital converter (ADC)

GND15ADC1  Ground Quiet analog ground to the 1.5 V circuitry of the second ADC

GND15ADC2  Ground Quite analog ground to the 1.5 V circuitry of the third ADC

GND33ADC0  Ground Quiet analog ground to the 3.3 V circuitry of the first ADC

GND33ADC1  Ground Quiet analog ground to the 3.3 V circuitry of the second ADC

GND33ADC2  Ground Quiet analog ground to the 3.3 V circuitry of the third ADC

GNDA       Ground Quiet analog ground to the analog front-end

GNDAQ      Ground Quiet analog ground to the analog I/O of SmartFusion cSoCs

GNDENVM    Ground Digital ground to the embedded nonvolatile memory (eNVM)

GNDLPXTAL  Ground Analog ground to the low power 32 KHz crystal oscillator circuitry

GNDMAINXTAL Ground Analog ground to the main crystal oscillator circuitry

GNDQ       Ground  Quiet digital ground supply voltage to input buffers of I/O banks. Within the package, the
                   GNDQ plane is decoupled from the simultaneous switching noise originated from the
                   output buffer ground domain. This minimizes the noise transfer within the package and
                   improves input signal integrity. GNDQ needs to always be connected on the board to
                   GND.

GNDRCOSC   Ground Analog ground to the integrated RC oscillator circuit

GNDSDD0    Ground Analog ground to the first sigma-delta DAC

GNDSDD1    Ground Common analog ground to the second and third sigma-delta DACs

GNDTM0     Ground Analog temperature monitor common ground for signal conditioning blocks SCB 0 and
                        SCB 1 (see information for pins "TM0" and "TM1" in the "Analog Front-End (AFE)"
                        section on page 5-14).

GNDTM1     Ground Analog temperature monitor common ground for signal conditioning block SCB 2 and
                        SBCB 3 (see information for pins "TM2" and "TM3" in the "Analog Front-End (AFE)"
                        section on page 5-14).

GNDTM2     Ground Analog temperature monitor common ground for signal conditioning block SCB4

GNDVAREF   Ground Analog ground reference used by the ADC. This pad should be connected to a quiet
                        analog ground.

VCC        Supply  Digital supply to the FPGA fabric and MSS, nominally 1.5 V. VCC is also required for
                   powering the JTAG state machine, in addition to VJTAG. Even when a SmartFusion
                   cSoC is in bypass mode in a JTAG chain of interconnected devices, both VCC and
                   VJTAG must remain powered to allow JTAG signals to pass through the SmartFusion
                   cSoC.

Notes:

1. The following 3.3 V supplies should be connected together while following proper noise filtering practices: VCC33A,
     VCC33ADCx, VCC33AP, VCC33SDDx, VCCMAINXTAL, and VCCLPXTAL.

2. The following 1.5 V supplies should be connected together while following proper noise filtering practices: VCC,
     VCC15A, and VCC15ADCx.

3. For more details on VCCPLLx capacitor recommendations, refer to the application note AC359, SmartFusion cSoC
     Board Design Guidelines, the "PLL Power Supply Decoupling Scheme" section.

                      Revision 10                                                              5-1
Pin Descriptions

Name              Type    Description

VCC15A            Supply Clean analog 1.5 V supply to the analog circuitry. Always power this pin.

VCC15ADC0         Supply Analog 1.5 V supply to the first ADC. Always power this pin.

VCC15ADC1         Supply Analog 1.5 V supply to the second ADC. Always power this pin.

VCC15ADC2         Supply Analog 1.5 V supply to the third ADC. Always power this pin.

VCC33A            Supply  Clean 3.3 V analog supply to the analog circuitry. VCC33A is also used to feed the
                          1.5 V voltage regulator for designs that do not provide an external supply to VCC. Refer
                          to the Voltage Regulator (VR), Power Supply Monitor (PSM), and Power Modes section
                          in the SmartFusion Microcontroller Subsystem User's Guide for more information.

VCC33ADC0         Supply Analog 3.3 V supply to the first ADC. If unused, Microsemi recommends connecting this

                           pin to a 3.3 V supply.1

VCC33ADC1         Supply Analog 3.3 V supply to the second ADC. If unused, Microsemi recommends connecting
                              this pin to a 3.3 V supply.1

VCC33ADC2         Supply Analog 3.3 V supply to the third ADC. If unused, Microsemi recommends connecting
                              this pin to a 3.3 V supply.1

VCC33AP           Supply Analog clean 3.3 V supply to the charge pump. To avoid high current draw, VCC33AP
                              should be powered up simultaneously with or after VCC33A. Can be pulled down if
                              unused.1

VCC33N            Supply  3.3 V output from the voltage converter. A 2.2 F capacitor must be connected from
                          this pin to GND. Analog charge pump capacitors are not needed if none of the analog
                          SCB features are used and none of the SDDs are used. In that case it should be left
                          unconnected.

VCC33SDD0         Supply Analog 3.3 V supply to the first sigma-delta DAC

VCC33SDD1         Supply Common analog 3.3 V supply to the second and third sigma-delta DACs

VCCENVM           Supply Digital 1.5 V power supply to the embedded nonvolatile memory blocks. To avoid high
                              current draw, VCC should be powered up before or simultaneously with VCCENVM.

VCCESRAM          Supply Digital 1.5 V power supply to the embedded SRAM blocks. Available only on the
                              208PQFP package. It should be connected to VCC (in other packages, it is internally
                              connected to VCC).

VCCFPGAIOB0 Supply Digital supply to the FPGA fabric I/O bank 0 (north FPGA I/O bank) for the output
                                       buffers and I/O logic.

                          Each bank can have a separate VCCFPGAIO connection. All I/Os in a bank will run off
                          the same VCCFPGAIO supply. VCCFPGAIO can be 1.5 V, 1.8 V, 2.5 V, or 3.3 V,
                          nominal voltage. Unused I/O banks should have their corresponding VCCFPGAIO pins
                          tied to GND.

VCCFPGAIOB1 Supply Digital supply to the FPGA fabric I/O bank 1 (east FPGA I/O bank) for the output buffers
                                       and I/O logic.

                          Each bank can have a separate VCCFPGAIO connection. All I/Os in a bank will run off
                          the same VCCFPGAIO supply. VCCFPGAIO can be 1.5 V, 1.8 V, 2.5 V, or 3.3 V,
                          nominal voltage. Unused I/O banks should have their corresponding VCCFPGAIO pins
                          tied to GND.

Notes:

1. The following 3.3 V supplies should be connected together while following proper noise filtering practices: VCC33A,
     VCC33ADCx, VCC33AP, VCC33SDDx, VCCMAINXTAL, and VCCLPXTAL.

2. The following 1.5 V supplies should be connected together while following proper noise filtering practices: VCC,
     VCC15A, and VCC15ADCx.

3. For more details on VCCPLLx capacitor recommendations, refer to the application note AC359, SmartFusion cSoC
     Board Design Guidelines, the "PLL Power Supply Decoupling Scheme" section.

5-2                       Revision 10
                                               SmartFusion Customizable System-on-Chip (cSoC)

Name         Type                              Description

VCCFPGAIOB5 Supply Digital supply to the FPGA fabric I/O bank 5 (west FPGA I/O bank) for the output buffers
                                       and I/O logic.

VCCLPXTAL    Supply  Each bank can have a separate VCCFPGAIO connection. All I/Os in a bank will run off
VCCMAINXTAL  Supply  the same VCCFPGAIO supply. VCCFPGAIO can be 1.5 V, 1.8 V, 2.5 V, or 3.3 V,
                     nominal voltage. Unused I/O banks should have their corresponding VCCFPGAIO pins
                     tied to GND.

                     Analog supply to the low power 32 KHz crystal oscillator. Always power this pin.1

                     Analog supply to the main crystal oscillator circuit. Always power this pin.1

VCCMSSIOB2   Supply Supply voltage to the microcontroller subsystem I/O bank 2 (east MSS I/O bank) for the
                         output buffers and I/O logic.

                     Each bank can have a separate VCCMSSIO connection. All I/Os in a bank will run off
                     the same VCCMSSIO supply. VCCMSSIO can be 1.5 V, 1.8 V, 2.5 V, or 3.3 V, nominal
                     voltage. Unused I/O banks should have their corresponding VCCMSSIO pins tied to
                     GND.

VCCMSSIOB4   Supply Supply voltage to the microcontroller subsystem I/O bank 4 (west MSS I/O bank) for the
                         output buffers and I/O logic.

                     Each bank can have a separate VCCMSSIO connection. All I/Os in a bank will run off
                     the same VCCMSSIO supply. VCCMSSIO can be 1.5 V, 1.8 V, 2.5 V, or 3.3 V, nominal
                     voltage. Unused I/O banks should have their corresponding VCCMSSIO pins tied to
                     GND.

VCCPLLx      Supply Analog 1.5 V supply to the PLL. Always power this pin.
VCCRCOSC     Supply Analog supply to the integrated RC oscillator circuit. Always power this pin.1

VCOMPLAx     Supply Analog ground for the PLL

VDDBAT       Supply External battery connection to the low power 32 KHz crystal oscillator (along with
                         VCCLPXTAL), RTC, and battery switchover circuit. Can be pulled down if unused.

Notes:

1. The following 3.3 V supplies should be connected together while following proper noise filtering practices: VCC33A,
     VCC33ADCx, VCC33AP, VCC33SDDx, VCCMAINXTAL, and VCCLPXTAL.

2. The following 1.5 V supplies should be connected together while following proper noise filtering practices: VCC,
     VCC15A, and VCC15ADCx.

3. For more details on VCCPLLx capacitor recommendations, refer to the application note AC359, SmartFusion cSoC
     Board Design Guidelines, the "PLL Power Supply Decoupling Scheme" section.

                                               Revision 10                                          5-3
Pin Descriptions

Name              Type                                          Description

VJTAG             Supply Digital supply to the JTAG controller

                        SmartFusion cSoCs have a separate bank for the dedicated JTAG pins. The JTAG pins
                        can be run at any voltage from 1.5 V to 3.3 V (nominal). Isolating the JTAG power
                        supply in a separate I/O bank gives greater flexibility in supply selection and simplifies
                        power supply and PCB design. If the JTAG interface is neither used nor planned to be
                        used, the VJTAG pin together with the TRSTB pin could be tied to GND. Note that VCC
                        is required to be powered for JTAG operation; VJTAG alone is insufficient. If a
                        SmartFusion cSoC is in a JTAG chain of interconnected boards and it is desired to
                        power down the board containing the device, this can be done provided both VJTAG
                        and VCC to the device remain powered; otherwise, JTAG signals will not be able to
                        transition the device, even in bypass mode. See "JTAG Pins" section on page 5-10.

VPP               Supply Digital programming circuitry supply

                        SmartFusion cSoCs support single-voltage in-system programming (ISP) of the
                        configuration flash, embedded FlashROM (eFROM), and embedded nonvolatile
                        memory (eNVM).

                        For programming, VPP should be in the 3.3 V 5% range. During normal device
                        operation, VPP can be left floating or can be tied to any voltage between 0 V and 3.6 V.
                        When the VPP pin is tied to ground, it shuts off the charge pump circuitry, resulting in no
                        sources of oscillation from the charge pump circuitry. For proper programming, 0.01F,
                        and 0.1F to 1F capacitors, (both rated at 16 V) are to be connected in parallel across
                        VPP and GND, and positioned as close to the FPGA pins as possible.

Notes:

1. The following 3.3 V supplies should be connected together while following proper noise filtering practices: VCC33A,
     VCC33ADCx, VCC33AP, VCC33SDDx, VCCMAINXTAL, and VCCLPXTAL.

2. The following 1.5 V supplies should be connected together while following proper noise filtering practices: VCC,
     VCC15A, and VCC15ADCx.

3. For more details on VCCPLLx capacitor recommendations, refer to the application note AC359, SmartFusion cSoC
     Board Design Guidelines, the "PLL Power Supply Decoupling Scheme" section.

5-4                     Revision 10
                                                     SmartFusion Customizable System-on-Chip (cSoC)

User-Defined Supply Pins

Name      Type   Polarity/                                Description
VAREF0    Input  Bus Size

VAREF1    Input  1          Analog reference voltage for first ADC
VAREF2    Input
VAREFOUT  Out               The SmartFusion cSoC can be configured to generate a 2.56 V internal reference
                            that can be used by the ADC. While using the internal reference, the reference
                            voltage is output on the VAREFOUT pin for use as a system reference. If a
                            different reference voltage is required, it can be supplied by an external source
                            and applied to this pin. The valid range of values that can be supplied to the ADC
                            is 1.0 V to 3.3 V. When VAREF0 is internally generated, a bypass capacitor must
                            be connected from this pin to ground. The value of the bypass capacitor should be
                            between 3.3 F and 22 F, which is based on the needs of the individual designs.
                            The choice of the capacitor value has an impact on the settling time it takes the
                            VAREF0 signal to reach the required specification of 2.56 V to initiate valid
                            conversions by the ADC. If the lower capacitor value is chosen, the settling time
                            required for VAREF0 to achieve 2.56 V will be shorter than when selecting the
                            larger capacitor value. The above range of capacitor values supports the accuracy
                            specification of the ADC, which is detailed in the datasheet. Designers choosing
                            the smaller capacitor value will not obtain as much margin in the accuracy as that
                            achieved with a larger capacitor value. See the Analog-to-Digital Converter (ADC)
                            section in the SmartFusion Programmable Analog User's Guide for more
                            information. The SoC Products Group recommends customers use 10 F as the
                            value of the bypass capacitor. Designers choosing to use an external VAREF0
                            need to ensure that a stable and clean VAREF0 source is supplied to the VAREF0
                            pin before initiating conversions by the ADC. To use the internal voltage reference,
                            you must connect the VAREFOUT pin to the appropriate ADC VAREFx input--
                            either the VAREF0 or VAREF1 pin--on the PCB.

                 1          Analog reference voltage for second ADC

                            See "VAREF0" above for more information.

                 1          Analog reference voltage for third ADC

                            See "VAREF0" above for more.

                 1          Internal 2.56 V voltage reference output. Can be used to provide the two ADCs

                            with a unique voltage reference externally by connecting VAREFOUT to both

                            VAREF0 and VAREF1. To use the internal voltage reference, you must connect

                            the VAREFOUT pin to the appropriate ADC VAREFx input--either the VAREF0 or

                            VAREF1 pin--on the PCB.

                            Revision 10                                5-5
Pin Descriptions

Global I/O Naming Conventions

                  Gmn (Gxxx) refers to Global I/Os. These Global I/Os are used to connect the input to global networks.
                  Global networks have high fanout and low skew. The naming convention for Global I/Os is as follows:

                       G = Global

                       m = Global pin location associated with each CCC on the device:

                            A (northwest corner)

                            B (northeast corner)

                            C (east middle)

                            D (southeast corner)

                            E (southwest corner)

                            F (west middle)

                       n = Global input MUX and pin number of the associated Global location m--A0, A1, A2, B0, B1, B2,
                       C0, C1, or C2.

                  Global (GL) I/Os have access to certain clock conditioning circuitry (and the PLL) and/or have direct
                  access to the global network (spines). Additionally, the global I/Os can be used as regular I/Os, since
                  they have identical capabilities.

                  Unused GL pins are configured as inputs with pull-up resistors. See more detailed descriptions of global
                  I/O connectivity in the clocking resources chapter of the SmartFusion FPGA Fabric User's Guide and the
                  clock conditioning circuitry chapter of the SmartFusion Microcontroller Subsystem User's Guide.

                  All inputs labeled GC/GF are direct inputs into the quadrant clocks. The inputs to the global network are
                  multiplexed, and only one input can be used as a global input. For example, if GAA0 is used as a
                  quadrant global input, GAA1 and GAA2 are no longer available for input to the quadrant globals. All
                  inputs labeled GC/GF are direct inputs into the chip-level globals, and the rest are connected to the
                  quadrant globals.

User Pins

Name             Polarity/B                 Description
GPIO_x  Type us Size

IO      In/out    32 Microcontroller Subsystem (MSS) General Purpose I/O (GPIO). The MSS GPIO pin
                           functions as an input, output, tristate, or bidirectional buffer with configurable interrupt
                           generation and Schmitt trigger support. Input and output signal levels are compatible
                           with the I/O standard selected.

                           Unused GPIO pins are tristated and do not include pull-up or pull-down resistors.

                           During power-up, the used GPIO pins are tristated with no pull-up or pull-down
                           resistors until Sys boot configures them.

                           Some of these pins are also multiplexed with integrated peripherals in the MSS (SPI,
                           I2C, and UART). These pins are located in Bank-2 (GPIO_16 to GPIO_31) for A2F060,
                           A2F200, and A2F500 devices.

                           GPIOs can be routed to dedicated I/O buffers (MSSIOBUF) or in some cases to the
                           FPGA fabric interface through an IOMUX. This allows GPIO pins to be multiplexed as
                           either I/Os for the FPGA fabric, the ARM Cortex-M3 or for given integrated MSS
                           peripherals. The MSS peripherals are not multiplexed with each other; they are
                           multiplexed only with the GPIO block. For more information, see the General Purpose
                           I/O Block (GPIO) section in the SmartFusion Microcontroller Subsystem User's Guide.

        In/out               FPGA user I/O

5-6                                         Revision 10
                                                                      SmartFusion Customizable System-on-Chip (cSoC)

User I/O Naming Conventions

The naming convention used for each FPGA user I/O is Gmn/IOuxwByVz, where:

Gmn is only used for I/Os that also have CCC access--i.e., global pins. Refer to the "Global I/O Naming
Conventions" section on page 5-6.

u = I/O pair number in bank, starting at 00 from the northwest I/O bank and proceeding in a clockwise
direction.

x = P (positive) or N (negative) or S (single-ended) or R (regular, single-ended).

w = D (Differential Pair), P (Pair), or S (Single-Ended). D (Differential Pair) if both members of the pair
are bonded out to adjacent pins or are separated only by one GND or NC pin; P (Pair) if both members of
the pair are bonded out but do not meet the adjacency requirement; or S (Single-Ended) if the I/O pair is
not bonded out. For Differential Pairs (D), adjacency for ball grid packages means only vertical or
horizontal. Diagonal adjacency does not meet the requirements for a true differential pair.

B = Bank

y = Bank number starting at 0 from northwest I/O bank and incrementing clockwise.

V = Reference voltage

z = VREF mini bank number.

The FPGA user I/O pin functions as an input, output, tristate or bidirectional buffer. Input and output
signal levels are compatible with the I/O standard selected. Unused I/O pins are disabled by Libero SoC
software and include a weak pull-up resistor. During power-up, the used I/O pins are tristated with no
pull-up or pull-down resistors until I/O enable (there is a delay after voltage stabilizes, and different I/O
banks power up sequentially to avoid a surge of ICCI).

Unused I/Os are configured as follows:

Output buffer is disabled (with tristate value of high impedance)

Input buffer is disabled (with tristate value of high impedance)

Weak pull-up is programmed

Some of these pins are also multiplexed with integrated peripherals in the MSS (Ethernet MAC and
external memory controller).

Unused MSS I/Os are neither weakly pulled-up nor weakly pulled-down. The Schmitt trigger is disabled.
Essentially, I/Os have the reset values as defined in Table 19-25 IOMUX_n_CR, in the SmartFusion
Microcontroller Subsystem User's Guide.

By default, during programming I/Os become tristated and weakly pulled up to VCCxxxxIOBx. You can
modify the I/O states during programming in FlashPro. For more details, refer to "Specifying I/O States
During Programming" on page 1-3. With the VCCI and VCC supplies continuously powered up, when the
device transitions from programming to operating mode, the I/Os are instantly configured to the desired
user configuration. For more information, see the SmartFusion FPGA User I/Os section in the
SmartFusion FPGA Fabric User's Guide.

Revision 10  5-7
Pin Descriptions

Special Function Pins

Name              Type Polarity/Bus Size                                    Description
NC
DC                                        No connect
LPXIN
LPXOUT                                    This pin is not connected to circuitry within the device. These pins can
MAINXIN                                   be driven to any voltage or can be left floating with no effect on the
                                          operation of the device.
MAINXOUT
                                          Do not connect.

                                          This pin should not be connected to any signals on the PCB. These
                                          pins should be left unconnected.

                  In   1                  Low power 32 KHz crystal oscillator.

                                          Input from the 32 KHz oscillator. Pin for connecting a low power 32
                                          KHz watch crystal. If not used, the LPXIN pin can be left floating. For
                                          more information, see the PLLs, Clock Conditioning Circuitry, and On-
                                          Chip Crystal Oscillators section in the SmartFusion Microcontroller
                                          Subsystem User's Guide.

                  In   1                  Low power 32 KHz crystal oscillator.

                                          Output to the 32 KHz oscillator. Pin for connecting a low power 32 KHz
                                          watch crystal. If not used, the LPXOUT pin can be left floating. For
                                          more information, see the PLLs, Clock Conditioning Circuitry, and On-
                                          Chip Crystal Oscillators section in the SmartFusion Microcontroller
                                          Subsystem User's Guide.

                  In   1                  Main crystal oscillator circuit.

                                          Input to the crystal oscillator circuit. Pin for connecting an external
                                          crystal, ceramic resonator, or RC network. When using an external
                                          crystal or ceramic oscillator, external capacitors are also
                                          recommended. Refer to documentation from the crystal oscillator
                                          manufacturer for proper capacitor value.

                                          If an external RC network or clock input is used, the RC components
                                          are connected to the MAINXIN pin, with MAINXOUT left floating. When
                                          the main crystal oscillator is not being used, MAINXIN and MAINXOUT
                                          pins can be left floating.

                                          For more information, see the PLLs, Clock Conditioning Circuitry, and
                                          On-Chip Crystal Oscillators section in the SmartFusion Microcontroller
                                          Subsystem User's Guide.

                  Out  1                  Main crystal oscillator circuit.

                                          Output from the crystal oscillator circuit. Pin for connecting external
                                          crystal or ceramic resonator. When using an external crystal or ceramic
                                          oscillator, external capacitors are also recommended. Refer to
                                          documentation from the crystal oscillator manufacturer for proper
                                          capacitor value.

                                          If an external RC network or clock input is used, the RC components
                                          are connected to the MAINXIN pin, with MAINXOUT left floating. When
                                          the main crystal oscillator is not being used, MAINXIN and MAINXOUT
                                          pins can be left floating.

                                          For more information, see the PLLs, Clock Conditioning Circuitry, and
                                          On-Chip Crystal Oscillators section in the SmartFusion Microcontroller
                                          Subsystem User's Guide.

5-8                                       Revision 10
                                     SmartFusion Customizable System-on-Chip (cSoC)

Name         Type Polarity/Bus Size               Description

NCAP             1                   Negative capacitor connection.

                                     This is the negative terminal of the charge pump. A capacitor, with a
                                     2.2 F recommended value, is required to connect between PCAP and
                                     NCAP. Analog charge pump capacitors are not needed if none of the
                                     analog SCB features are used and none of the SDDs are used. In that
                                     case it should be left unconnected.

PCAP             1                   Positive Capacitor connection.

                                     This is the positive terminal of the charge pump. A capacitor, with a 2.2
                                     F recommended value, is required to connect between PCAP and
                                     NCAP. If this pin is not used, it must be left unconnected/floating. In this
                                     case, no capacitor is needed. Analog charge pump capacitors are not
                                     needed if none of the analog SCB features are used, and none of the
                                     SDDs are used.

PTBASE           1                   Pass transistor base connection

                                     This is the control signal of the voltage regulator. This pin should be
                                     connected to the base of an external pass transistor used with the
                                     1.5 V internal voltage regulator and can be floating if not used.

PTEM             1                   Pass transistor emitter connection.

                                     This is the feedback input of the voltage regulator.

                                     This pin should be connected to the emitter of an external pass
                                     transistor used with the 1.5 V internal voltage regulator and can be
                                     floating if not used.

MSS_RESET_N      Low                 Low Reset signal which can be used as an external reset and can also

                                     be used as a system level reset under control of the Cortex-M3

                                     processor. MSS_RESET_N is an output asserted low after power-on

                                     reset. The direction of MSS_RESET_N changes during the execution

                                     of the Microsemi System Boot when chip-level reset is enabled. The

                                     Microsemi System Boot reconfigures MSS_RESET_N to become a

                                     reset input signal when chip-level reset is enabled. It has an internal

                                     pull-up so it can be left floating. In the current software, the

                                     MSS_RESET_N is modeled as an external input signal only.

PU_N         In  Low                 Push-button is the connection for the external momentary switch used

                                     to turn on the 1.5 V voltage regulator and can be floating if not used.

                                     Revision 10                                                              5-9
Pin Descriptions

JTAG Pins

                  SmartFusion cSoCs have a separate bank for the dedicated JTAG pins. The JTAG pins can be run at any
                  voltage from 1.5 V to 3.3 V (nominal). VCC must also be powered for the JTAG state machine to operate,
                  even if the device is in bypass mode; VJTAG alone is insufficient. Both VJTAG and VCC to the
                  SmartFusion cSoC part must be supplied to allow JTAG signals to transition the SmartFusion cSoC.
                  Isolating the JTAG power supply in a separate I/O bank gives greater flexibility with supply selection and
                  simplifies power supply and PCB design. If the JTAG interface is neither used nor planned to be used,
                  the VJTAG pin together with the TRSTB pin could be tied to GND.

Name     Type     Polarity/                                     Description
JTAGSEL    In     Bus Size

TCK        In     1          JTAG controller selection

TDI        In                Depending on the state of the JTAGSEL pin, an external JTAG controller will either
TDO       Out                see the FPGA fabric TAP/auxiliary TAP (High) or the Cortex-M3 JTAG debug
TMS        In                interface (Low).
TRSTB      In
                             The JTAGSEL pin should be connected to an external pull-up resistor such that the
                             default configuration selects the FPGA fabric TAP.

                  1          Test clock

                             Serial input for JTAG boundary scan, ISP, and UJTAG. The TCK pin does not have an
                             internal pull-up/-down resistor. If JTAG is not used, it is recommended to tie off TCK
                             to GND or VJTAG through a resistor placed close to the FPGA pin. This prevents
                             JTAG operation in case TMS enters an undesired state.

                             Note that to operate at all VJTAG voltages, 500  to 1 k will satisfy the requirements.
                             Refer to Table 5-1 on page 5-11 for more information.

                             Can be left floating when unused.

                  1          Test data

                             Serial input for JTAG boundary scan, ISP, and UJTAG usage. There is an internal
                             weak pull-up resistor on the TDI pin.

                  1          Test data

                             Serial output for JTAG boundary scan, ISP, and UJTAG usage.

                  HIGH       Test mode select

                             The TMS pin controls the use of the IEEE1532 boundary scan pins (TCK, TDI, TDO,
                             TRST). There is an internal weak pull-up resistor on the TMS pin.

                             Can be left floating when unused.

                  HIGH       Boundary scan reset pin

                             The TRST pin functions as an active low input to asynchronously initialize (or reset)
                             the boundary scan circuitry. There is an internal weak pull-up resistor on the TRST
                             pin. If JTAG is not used, an external pull-down resistor could be included to ensure
                             the TAP is held in reset mode. The resistor values must be chosen from Table 5-1 on
                             page 5-11 and must satisfy the parallel resistance value requirement. The values in
                             Table 5-1 on page 5-11 correspond to the resistor recommended when a single
                             device is used. The values correspond to the equivalent parallel resistor when
                             multiple devices are connected via a JTAG chain.

                             In critical applications, an upset in the JTAG circuit could allow entering an undesired
                             JTAG state. In such cases, it is recommended that you tie off TRST to GND through a
                             resistor placed close to the FPGA pin.

                             The TRSTB pin also resets the serial wire JTAG debug port (SWJ-DP) circuitry
                             within the Cortex-M3.

                             Can be left floating when unused.

5-10                                                    Revision 10
                SmartFusion Customizable System-on-Chip (cSoC)

Table 5-1 Recommended Tie-Off Values for the TCK and TRST Pins

VJTAG                                                                        Tie-Off Resistance1, 2

VJTAG at 3.3 V                                                               200  to 1 k

VJTAG at 2.5 V                                                               200  to 1 k

VJTAG at 1.8 V                                                               500  to 1 k

VJTAG at 1.5 V                                                               500  to 1 k

Notes:

1. The TCK pin can be pulled up/down.
2. The TRST pin can only be pulled down.
1. Equivalent parallel resistance if more than one device is on JTAG chain.

                Revision 10                                                                          5- 11
Pin Descriptions

Microcontroller Subsystem (MSS)

Name              Type      Polarity/                                Description
                            Bus Size

External Memory Controller

EMC_ABx           Out       26              External memory controller address bus

                                            Can also be used as an FPGA user I/O (see "IO" on page 5-6).

EMC_BYTENx        Out       LOW/2 External memory controller byte enable

                                            Can also be used as an FPGA user I/O (see "IO" on page 5-6).

EMC_CLK           Out       Rise            External memory controller clock

                                            Can also be used as an FPGA user I/O (see "IO" on page 5-6).

EMC_CSx_N         Out       LOW/2 External memory controller chip selects

                                            Can also be used as an FPGA User IO (see "IO" on page 5-6).

EMC_DBx           In/out    16              External memory controller data bus

                                            Can also be used as an FPGA user I/O (see "IO" on page 5-6).

EMC_OENx_N        Out       LOW/2 External memory controller output enables

                                            Can also be used as an FPGA User IO (see "IO" on page 5-6).

EMC_RW_N          Out       Level External memory controller read/write. Read = High, write = Low.

                                            Can also be used as an FPGA user I/O (see "IO" on page 5-6).

Inter-Integrated Circuit (I2C) Peripherals

I2C_0_SCL         In/out    1               I2C bus serial clock output. First I2C.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

I2C_0_SDA         In/out    1               I2C bus serial data input/output. First I2C.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

I2C_1_SCL         In/out    1               I2C bus serial clock output. Second I2C.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

I2C_1_SDA         In/out    1               I2C bus serial data input/output. Second I2C.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

Serial Peripheral Interface (SPI) Controllers

SPI_0_CLK         Out       1               Clock. First SPI.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

SPI_0_DI          In        1               Data input. First SPI.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

SPI_0_DO          Out       1               Data output. First SPI.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

SPI_0_SS          Out       1               Slave select (chip select). First SPI.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

SPI_1_CLK         Out       1               Clock. Second SPI.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

SPI_1_DI          In        1               Data input. Second SPI.

                                            Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

5-12                                           Revision 10
                                            SmartFusion Customizable System-on-Chip (cSoC)

Name          Type    Polarity/                                 Description
                      Bus Size

SPI_1_DO      Out     1          Data output. Second SPI.

                                 Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

SPI_1_SS      Out     1          Slave select (chip select). Second SPI.

                                 Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

Universal Asynchronous Receiver/Transmitter (UART) Peripherals

UART_0_RXD    In      1          Receive data. First UART.

                                 Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

UART_0_TXD    Out     1          Transmit data. First UART.

                                 Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

UART_1_RXD    In      1          Receive data. Second UART.

                                 Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

UART_1_TXD    Out     1          Transmit data. Second UART.

                                 Can also be used as an MSS GPIO (see "GPIO_x" on page 5-6).

Ethernet MAC

MAC_CLK       In      Rise       Receive clock. 50 MHz 50 ppm clock source received from RMII PHY.

                                 Can be left floating when unused.

MAC_CRSDV     In      High Carrier sense/receive data valid for RMII PHY

                                 Can also be used as an FPGA User IO (see "IO" on page 5-6).

MAC_MDC       Out     Rise       RMII management clock

                                 Can also be used as an FPGA User IO (see "IO" on page 5-6).

MAC_MDIO      In/Out  1          RMII management data input/output

                                 Can also be used as an FPGA User IO (see "IO" on page 5-6).

MAC_RXDx      In      2          Ethernet MAC receive data. Data recovered and decoded by PHY. The

                                 RXD[0] signal is the least significant bit.

                                 Can also be used as an FPGA User I/O (see "IO" on page 5-6).

MAC_RXER      In      HIGH Ethernet MAC receive error. If MACRX_ER is asserted during reception,

                                 the frame is received and status of the frame is updated with

                                 MACRX_ER.

                                 Can also be used as an FPGA user I/O (see "IO" on page 5-6).

MAC_TXDx      Out     2          Ethernet MAC transmit data. The TXD[0] signal is the least significant

                                 bit.

                                 Can also be used as an FPGA user I/O (see "IO" on page 5-6).

MAC_TXEN      Out     HIGH Ethernet MAC transmit enable. When asserted, indicates valid data for

                                 the PHY on the TXD port.

                                 Can also be used as an FPGA User I/O (see "IO" on page 5-6).

                                       Revision 10                                             5- 13
Pin Descriptions

Analog Front-End (AFE)

                                                                                      Associated With

Name   Type             Description                                                   ADC/SDD  SCB

ABPS0  In SCB 0 / active bipolar prescaler input 1.                                   ADC0     SCB0

                  See the Active Bipolar Prescaler (ABPS) section in the SmartFusion
                  Programmable Analog User's Guide.

ABPS1  In SCB 0 / active bipolar prescaler Input 2                                    ADC0     SCB0

ABPS2  In SCB 1 / active bipolar prescaler Input 1                                    ADC0     SCB1

ABPS3  In SCB 1 / active bipolar prescaler Input 2                                    ADC0     SCB1

ABPS4  In SCB 2 / active bipolar prescaler Input 1                                    ADC1     SCB2

ABPS5  In SCB 2 / active bipolar prescaler Input 2                                    ADC1     SCB2

ABPS6  In SCB 3 / active bipolar prescaler Input 1                                    ADC1     SCB3

ABPS7  In SCB 3 / active bipolar prescaler input 2                                    ADC1     SCB3

ABPS8  In SCB 4 / active bipolar prescaler input 1                                    ADC2     SCB4

ABPS9  In SCB 4 / active bipolar prescaler input 2                                    ADC2     SCB4

ADC0   In ADC 0 direct input 0 / FPGA Input.                                          ADC0     SCB0

                  See the "Sigma-Delta Digital-to-Analog Converter (DAC)" section in
                  the SmartFusion Programmable Analog User's Guide.

ADC1   In ADC 0 direct input 1 / FPGA input                                           ADC0     SCB0

ADC2   In ADC 0 direct input 2 / FPGA input                                           ADC0     SCB1

ADC3   In ADC 0 direct input 3 / FPGA input                                           ADC0     SCB1

ADC4   In ADC 1 direct input 0 / FPGA input                                           ADC1     SCB2

ADC5   In ADC 1 direct input 1 / FPGA input                                           ADC1     SCB2

ADC6   In ADC 1 direct input 2 / FPGA input                                           ADC1     SCB3

ADC7   In ADC 1 direct input 3 / FPGA input                                           ADC1     SCB3

ADC8   In ADC 2 direct input 0 / FPGA input                                           ADC2     SCB4

ADC9   In ADC 2 direct input 1 / FPGA input                                           ADC2     SCB4

ADC10  In ADC 2 direct input 2 / FPGA input                                           ADC2     N/A

ADC11  In ADC 2 direct input 3 / FPGA input                                           ADC2     N/A

CM0    In SCB 0 / high side of current monitor / comparator