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A290021U-150

器件型号:A290021U-150
厂商名称:AMICC [AMIC TECHNOLOGY]
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器件描述

256K X 8 Bit CMOS 5.0 Volt-only, Boot Sector Flash Memory

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A290021U-150器件文档内容

                                                                  A29002/A290021 Series

                                                                  256K X 8 Bit CMOS 5.0 Volt-only,
                                                                         Boot Sector Flash Memory

Features

n 5.0V 10% for read and write operations                        n Typical 100,000 program/erase cycles per sector
n Access times:                                                   n 20-year data retention at 125C

   - 55/70/90/120/150 (max.)                                         - Reliable operation for the life of the system
n Current:                                                        n Compatible with JEDEC-standards

   - 20 mA typical active read current                               - Pinout and software compatible with single-power-
   - 30 mA typical program/erase current                               supply Flash memory standard

   - 1 A typical CMOS standby                                       - Superior inadvertent write protection
n Flexible sector architecture
                                                                  n Data Polling and toggle bits
   - 16 Kbyte/ 8 KbyteX2/ 32 Kbyte/ 64 KbyteX3 sectors
   - Any combination of sectors can be erased                        - Provides a software method of detecting completion
   - Supports full chip erase                                          of program or erase operations
   - Sector protection:
                                                                  n Erase Suspend/Erase Resume
     A hardware method of protecting sectors to prevent              - Suspends a sector erase operation to read data
     any inadvertent program or erase operations within                 from, or program data to, a non-erasing sector, then
     that sector                                                        resumes the erase operation
n Top or bottom boot block configurations available
n Embedded Erase Algorithms                                       n Hardware reset pin (RESET )
   - Embedded Erase algorithm will automatically erase
     the entire chip or any combination of designated                - Hardware method to reset the device to reading array
     sectors and verify the erased sectors                             data (not available on A290021)
   - Embedded Program algorithm automatically writes
     and verifies bytes at specified addresses                    n Package options
                                                                     - 32-pin P-DIP, PLCC, or TSOP (Forward type)

General Description                                               The device requires only a single 5.0 volt power supply for both
                                                                  read and write functions. Internally generated and regulated
The A29002 is a 5.0 volt-only Flash memory organized as           voltages are provided for the program and erase operations.
262,144 bytes of 8 bits each. The A29002 offers the RESET
function, but it is not available on A290021. The 256 Kbytes      The A29002 is entirely software command set compatible with
of data are further divided into seven sectors for flexible       the JEDEC single-power-supply Flash standard. Commands
sector erase capability. The 8 bits of data appear on I/O0 -      are written to the command register using standard
I/O7 while the addresses are input on A0 to A17. The A29002       microprocessor write timings. Register contents serve as input
is offered in 32-pin PLCC, TSOP, and PDIP packages. This          to an internal state-machine that controls the erase and
device is designed to be programmed in-system with the            programming circuitry. Write cycles also internally latch
standard system 5.0 volt VCC supply. Additional 12.0 volt         addresses and data needed for the programming and erase
VPP is not required for in-system write or erase operations.      operations. Reading data out of the device is similar to reading
However, the A29002 can also be programmed in standard            from other Flash or EPROM devices.
EPROM programmers.
The A29002 has the first toggle bit, I/O6, which indicates        Device programming occurs by writing the proper program
whether an Embedded Program or Erase is in progress, or it        command sequence. This initiates the Embedded Program
is in the Erase Suspend. Besides the I/O6 toggle bit, the         algorithm - an internal algorithm that automatically times the
A29002 has a second toggle bit, I/O2, to indicate whether the     program pulse widths and verifies proper program margin.
addressed sector is being selected for erase. The A29002
also offers the ability to program in the Erase Suspend mode.     Device erasure occurs by executing the proper erase command
The standard A29002 offers access times of 55, 70, 90, 120,       sequence. This initiates the Embedded Erase algorithm - an
and 150 ns, allowing high-speed microprocessors to operate        internal algorithm that automatically preprograms the array (if it
without wait states. To eliminate bus contention the device       is not already programmed) before executing the erase
has separate chip enable ( CE ), write enable ( WE ) and          operation. During erase, the device automatically times the
output enable ( OE ) controls.                                    erase pulse widths and verifies proper erase margin.

(February, 2002, Version 1.0)                                  1  AMIC Technology, Inc.
                                                                                                            A29002/A290021 Series

The host system can detect whether a program or erase           of memory. This can be achieved via programming
                                                                equipment.
operation is complete by reading the I/O7 (Data Polling) and    The Erase Suspend feature enables the user to put erase on
I/O6 (toggle) status bits. After a program or erase cycle has   hold for any period of time to read data from, or program data
been completed, the device is ready to read array data or       to, any other sector that is not selected for erasure. True
accept another command.                                         background erase can thus be achieved.
The sector erase architecture allows memory sectors to be       Power consumption is greatly reduced when the device is
erased and reprogrammed without affecting the data contents     placed in the standby mode.
of other sectors. The A29002 is fully erased when shipped
from the factory.                                               The hardware RESET pin terminates any operation in
The hardware sector protection feature disables operations      progress and resets the internal state machine to reading
for both program and erase in any combination of the            array data (This feature is not available on the A290021).
sectors

Pin Configurations

                    n DIP                                       n PLCC

                                   NC on A290021                                                            NC on A290021

                    RESET      1                   32 VCC                 A12   3 A15  A16     RESET  VCC   WE    A17

                    A16        2                   31 WE

                    A15        3                   30  A17

                    A12        4                   29 A14                 4            2       1      32    31    30
                                                   28 A13
                    A7         5   A29002/A290021               A7    5                                                 29  A14

                    A6         6                   27 A8        A6    6                                                 28  A13

                    A5         7                   26 A9        A5    7                                                 27  A8

                    A4         8                   25 A11       A4    8         A29002L/                                26  A9
                                                                                A290021L
                    A3         9                   24 OE        A3    9                                                 25  A11

                    A2         10                  23  A10      A2 10                                                   24  OE

                    A1         11                  22 CE        A1    11                                                23  A10

                    A0         12                  21  I/O7     A0    12                                                22  CE

                    I/O0       13                  20  I/O6     I/O0  13                                                21  I/O7

                    I/O1       14                  19  I/O5               14    15     VSS 16  17     18    19    20

                    I/O2       15                  18  I/O4

                    VSS        16                  17  I/O3               I/O1  I/O2           I/O3   I/O4  I/O5  I/O6

       n TSOP (Forward type)                                 A29002V/A290021V                                                   32 OE
                                                                                                                                31 A10
                          A11 1                                                                                                 30 CE
                            A9 2                                                                                                29 I/O7
                            A8 3                                                                                                28 I/O6
                                                                                                                                27 I/O5
                          A13 4                                                                                                 26 I/O4
                          A14 5                                                                                                 25 I/O3
                          A17 6                                                                                                 24 VSS
                           WE 7                                                                                                 23 I/O2
                         VCC 8                                                                                                  22 I/O1
                     RESET 9                                                                                                    21 I/O0
                          A16 10                                                                                                20 A0
NC on A290021 A15 11                                                                                                            19 A1
                          A12 12                                                                                                18 A2
                                                                                                                                17 A3
                            A7 13
                            A6 14
                            A5 15
                            A4 16

(February, 2002, Version 1.0)                                2                                                    AMIC Technology, Inc.
Block Diagram                                                                          A29002/A290021 Series

VCC                                                      Erase Voltage                                           I/O0 - I/O7
VSS                                                        Generator                                          Input/Output

                                                                                                                  Buffers

          WE         State                  PGM Voltage
                    Control                   Generator
     RESET
(N/A A290021)     Command
                   Register
                                                                         Chip Enable
CE                                                                      Output Enable       STB Data Latch
OE
                                                                              Logic

               VCC Detector                 Timer                                Y-DecoderAddress LatchY-Gating
                                                            STB                             Cell Matrix

                                                                                 X-decoder

A0-A17

Pin Descriptions

                                Pin No.                               Description
                               A0 - A17            Address Inputs
                               I/O0 - I/O7         Data Inputs/Outputs
                                                   Chip Enable
                                  CE               Write Enable
                                  WE               Output Enable
                                  OE               Hardware Reset (N/A A290021)
                               RESET               Ground
                                  VSS              Power Supply
                                  VCC

(February, 2002, Version 1.0)                            3                             AMIC Technology, Inc.
                                                                                     A29002/A290021 Series

Absolute Maximum Ratings*                                                   *Comments

Ambient Operating Temperature . . . . . -55C to + 125C                    Stresses above those listed under "Absolute Maximum
Storage Temperature . . . . . . . . . . . . . . -65C to + 125C            Ratings" may cause permanent damage to this device.
Ground to VCC . . . . . . . . . . . . . . . . . . . . . . -2.0V to 7.0V     These are stress ratings only. Functional operation of
Output Voltage (Note 1) . . . . . . . . . . . . . . . -2.0V to 7.0V         this device at these or any other conditions above
                                                                            those indicated in the operational sections of these
A9, OE & RESET (Note 2) . . . . . . . . . . . -2.0V to 12.5V                specification is not implied or intended. Exposure to
All other pins (Note 1) . . . . . . . . . . . . . . . . . -2.0V to 7.0V     the absolute maximum rating conditions for extended
Output Short Circuit Current (Note 3) . . . . . . . . . . 200mA             periods may affect device reliability.

Notes:                                                                      Operating Ranges

1. Minimum DC voltage on input or I/O pins is -0.5V.                        Commercial (C) Devices
    During voltage transitions, inputs may undershoot VSS                   Ambient Temperature (TA) . . . . . . . . . . . . . . 0C to +70C
    to -2.0V for periods of up to 20ns. Maximum DC voltage
    on output and I/O pins is VCC +0.5V. During voltage                     VCC Supply Voltages
    transitions, outputs may overshoot to VCC +2.0V for                     VCC for 10% devices . . . . . . . . . . . . . . +4.5V to +5.5V
    periods up to 20ns.                                                     Operating ranges define those limits between which the
                                                                            functionally of the device is guaranteed.
2. Minimum DC input voltage on A9 pins is -0.5V. During

    voltage transitions, A9, OE and RESET may overshoot
    VSS to -2.0V for periods of up to 20ns. Maximum DC

    input voltage on A9 and OE is +12.5V which may

    overshoot to 13.5V for periods up to 20ns. (RESET is
    N/A on A290021)
3. No more than one output is shorted at a time. Duration
    of the short circuit should not be greater than one
    second.

Device Bus Operations                                                       execute the command. The contents of the register serve
                                                                            as inputs to the internal state machine. The state machine
This section describes the requirements and use of the                      outputs dictate the function of the device. The appropriate
device bus operations, which are initiated through the                      device bus operations table lists the inputs and control
internal command register. The command register itself                      levels required, and the resulting output. The following
does not occupy any addressable memory location. The                        subsections describe each of these operations in further
register is composed of latches that store the commands,                    detail.
along with the address and data information needed to

                               Table 1. A29002/A290021 Device Bus Operations

       Operation                   CE  OE                                   WE  RESET          A0 A17  I/O0 - I/O7

                                                                                (N/A A290021)

Read                               L   L                                    H   H              AIN       DOUT

Write                              L   H                                    L   H              AIN       DIN

CMOS Standby                       VCC 0.5 V X                            X   VCC 0.5 V    X         High-Z

TTL Standby                        H   X                                    X   VCC 0.5 V    X         High-Z

Output Disable                     L   H                                    H   H              X         High-Z

Reset                              X   X                                    X   L              X         High-Z

Temporary Sector Unprotect (Note)  X   X                                    X   VID            X         X

Legend:

L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 0.5V, X = Don't Care, DIN = Data In, DOUT = Data Out, AIN = Address In
Note: 1. See the "Sector Protection/Unprotection" section and Temporary Sector Unprotect for more information.

        2. This function is not available on A290021.

(February, 2002, Version 1.0)                                            4                     AMIC Technology, Inc.
                                                                  A29002/A290021 Series

Requirements for Reading Array Data                               Standby Mode

To read array data from the outputs, the system must drive        When the system is not reading or writing to the device, it
                                                                  can place the device in the standby mode. In this mode,
the CE and OE pins to VIL. CE is the power control and            current consumption is greatly reduced, and the outputs are

selects the device. OE is the output control and gates            placed in the high impedance state, independent of the OE
                                                                  input.
array data to the output pins. WE should remain at VIH all
the time during read operation. The internal state machine        The device enters the CMOS standby mode when the CE
is set for reading array data upon device power-up, or after
a hardware reset. This ensures that no spurious alteration        & RESET pins ( CE only on A290021) are both held at VCC
of the memory content occurs during the power transition.          0.5V. (Note that this is a more restricted voltage range
No command is necessary in this mode to obtain array              than VIH.) The device enters the TTL standby mode when
data. Standard microprocessor read cycles that assert valid
addresses on the device address inputs produce valid data         CE is held at VIH, while RESET (Not available on
on the device data outputs. The device remains enabled for        A290021) is held at VCC0.5V. The device requires the
read access until the command register contents are               standard access time (tCE) before it is ready to read data.
altered.                                                          If the device is deselected during erasure or programming,
See "Reading Array Data" for more information. Refer to the       the device draws active current until the operation is
AC Read Operations table for timing specifications and to         completed.
the Read Operations Timings diagram for the timing                ICC3 in the DC Characteristics tables represents the standby
waveforms, lCC1 in the DC Characteristics table represents        current specification.
the active current specification for reading array data.
                                                                  Output Disable Mode
Writing Commands/Command Sequences
                                                                  When the OE input is at VIH, output from the device is
To write a command or command sequence (which                     disabled. The output pins are placed in the high impedance
includes programming data to the device and erasing               state.

sectors of memory), the system must drive WE and CE to            RESET : Hardware Reset Pin (N/A on A290021)

VIL, and OE to VIH. An erase operation can erase one              The RESET pin provides a hardware method of resetting
sector, multiple sectors, or the entire device. The Sector        the device to reading array data. When the system drives
Address Tables indicate the address range that each sector        the RESET pin low for at least a period of tRP, the device
occupies. A "sector address" consists of the address inputs       immediately terminates any operation in progress, tristates
required to uniquely select a sector. See the "Command            all data output pins, and ignores all read/write attempts for
Definitions" section for details on erasing a sector or the       the duration of the RESET pulse. The device also resets
entire chip, or suspending/resuming the erase operation.          the internal state machine to reading array data. The
After the system writes the autoselect command sequence,          operation that was interrupted should be reinitiated once
the device enters the autoselect mode. The system can             the device is ready to accept another command sequence,
then read autoselect codes from the internal register (which      to ensure data integrity.
is separate from the memory array) on I/O7 - I/O0. Standard       The RESET pin may be tied to the system reset circuitry. A
read cycle timings apply in this mode. Refer to the               system reset would thus also reset the Flash memory,
"Autoselect Mode" and "Autoselect Command Sequence"               enabling the system to read the boot-up firmware from the
sections for more information.                                    Flash memory.
ICC2 in the Characteristics table represents the active           Refer to the AC Characteristics tables for RESET
current specification for the write mode. The "AC                 parameters and diagram.
Characteristics" section contains timing specification tables
and timing diagrams for write operations.

Program and Erase Operation Status

During an erase or program operation, the system may
check the status of the operation by reading the status bits
on I/O7 - I/O0. Standard read cycle timings and ICC read
specifications apply. Refer to "Write Operation Status" for
more information, and to each AC Characteristics section
for timing diagrams.

(February, 2002, Version 1.0)                                  5  AMIC Technology, Inc.
                                                                                    A29002/A290021 Series

                       Table 2. A29002/A290021 Top Boot Block Sector Address Table

Sector  A17            A16        A15   A14                        A13       Sector Size       Address Range

SA0                                                                         (Kbytes)          00000h - 0FFFFh
SA1                                                                                           10000h - 1FFFFh
SA2             0     0          X     X                          X            64             20000h - 2FFFFh
SA3                                                                                           30000h - 37FFFh
SA4             0     1          X     X                          X            64             38000h - 39FFFh
SA5                                                                                           3A000h - 3BFFFh
SA6             1     0          X     X                          X            64             3C000h - 3FFFFh

Sector           1     1          0     X                          X            32

SA0             1     1          1     0                          0            8
SA1
SA2             1     1          1     0                          1            8
SA3
SA4             1     1          1     1                          X            16
SA5
SA6                Table 3. A29002/A290021 Bottom Boot Block Sector Address Table

        A17            A16        A15   A14                        A13       Sector Size       Address Range

                                                                             (Kbytes)          00000h - 03FFFh
                                                                                               04000h - 05FFFh
                 0     0          0     0                          X            16             06000h - 07FFFh
                                                                                               08000h - 0FFFFh
                 0     0          0     1                          0            8              10000h - 1FFFFh
                                                                                               20000h - 2FFFFh
                 0     0          0     1                          1            8              30000h - 3FFFFh

                 0     0          1     X                          X            32

                 0     1          X     X                          X            64

                 1     0          X     X                          X            64

                 1     1          X     X                          X            64

Autoselect Mode                                                    Codes (High Voltage Method) table. In addition, when
                                                                   verifying sector protection, the sector address must appear
The autoselect mode provides manufacturer and device               on the appropriate highest order address bits. Refer to the
identification, and sector protection verification, through        corresponding Sector Address Tables. The Command
identifier codes output on I/O7 - I/O0. This mode is primarily     Definitions table shows the remaining address bits that are
intended for programming equipment to automatically                don't care. When all necessary bits have been set as
match a device to be programmed with its corresponding             required, the programming equipment may then read the
programming algorithm. However, the autoselect codes               corresponding identifier code on I/O7 - I/O0.To access the
can also be accessed in-system through the command                 autoselect codes in-system, the host system can issue the
register.                                                          autoselect command via the command register, as shown
When using programming equipment, the autoselect mode              in the Command Definitions table. This method does not
requires VID (11.5V to 12.5 V) on address pinA9. Address           require VID. See "Command Definitions" for details on
pins A6, A1, and AO must be as shown in Autoselect                 using the autoselect mode.

                    Table 4. A29002/A290021 Autoselect Codes (High Voltage Method)

         Description   A17 - A13 A12 - A10 A9 A8 - A7 A6 A5 - A2 A1                       AO   Identifier Code on

Manufacturer ID: AMIC                                                                          I/O7 - I/O0
Device ID: A29002/
                               X     X  VID                     X       VIL  X      VIL   VIL  37h
              A290021
Sector Protection              X     X  VID                     X       VIL  X      VIL   VIH Top Boot Block: 8Ch
Verification
                                                                                               Bottom Boot Block: 0Dh

                       Sector        X  VID                     X       VIL  X      VIH   VIL  01h (protected)

                       Address                                                                 00h (unprotected)

Continuation ID                X     X  VID                     X       VIL  X      VIH VIH    7Fh

Note: CE =VIL, OE =VIL and WE =VIH when Autoselect Mode

(February, 2002, Version 1.0)                                   6                         AMIC Technology, Inc.
Sector Protection/Unprotection                                                 A29002/A290021 Series

The hardware sector protection feature disables both                                       START
program and erase operations in any sector. The hardware
sector unprotection feature re-enables both program and                                RESET = VID
erase operations in previously protected sectors.                                          (Note 1)
Sector protection/unprotection must be implemented using
programming equipment. The procedure requires a high                                Perform Erase or
voltage (VID) on address pin A9 and the control pins.                             Program Operations
The device is shipped with all sectors unprotected.
It is possible to determine whether a sector is protected or                           RESET = VIH
unprotected. See "Autoselect Mode" for details.
                                                                                    Temporary Sector
Hardware Data Protection                                                                  Unprotect

The requirement of command unlocking sequence for                                  Completed (Note 2)
programming or erasing provides data protection against           Notes:
inadvertent writes (refer to the Command Definitions table).      1. All protected sectors unprotected.
In addition, the following hardware data protection measures      2. All previously protected sectors are protected once again.
prevent accidental erasure or programming, which might
otherwise be caused by spurious system level signals during        Figure 1. Temporary Sector Unprotect Operation
VCC power-up transitions, or from system noise. The device is
powered up to read array data to avoid accidentally writing
data to the array.

Write Pulse "Glitch" Protection

Noise pulses of less than 5ns (typical) on OE , CE or WE
do not initiate a write cycle.

Logical Inhibit
Write cycles are inhibited by holding any one of OE =VIL,
CE = VIH or WE = VIH. To initiate a write cycle, CE and
WE must be a logical zero while OE is a logical one.

Power-Up Write Inhibit

If WE = CE = VIL and OE = VIH during power up, the
device does not accept commands on the rising edge of
WE . The internal state machine is automatically reset to
reading array data on the initial power-up.

Temporary Sector Unprotect (N/A on A290021)

This feature allows temporary unprotection of previous
protected sectors to change data in-system. The Sector
Unprotect mode is activated by setting the RESET pin to VID.
During this mode, formerly protected sectors can be
programmed or erased by selecting the sector addresses.
Once VID is removed from the RESET pin, all the previously
protected sectors are protected again. Figure 1 shows the
algorithm, and the Temporary Sector Unprotect diagram
shows the timing waveforms, for this feature.

(February, 2002, Version 1.0)                                  7  AMIC Technology, Inc.
                                                                     A29002/A290021 Series

Command Definitions                                                  Autoselect Command Sequence

Writing specific address and data commands or sequences              The autoselect command sequence allows the host system
into the command register initiates device operations. The           to access the manufacturer and devices codes, and
Command Definitions table defines the valid register                 determine whether or not a sector is protected. The
command sequences. Writing incorrect address and data                Command Definitions table shows the address and data
values or writing them in the improper sequence resets the           requirements. This method is an alternative to that shown in
device to reading array data.                                        the Autoselect Codes (High Voltage Method) table, which is
                                                                     intended for PROM programmers and requires VID on
All addresses are latched on the falling edge of WE or CE ,          address bit A9.
whichever happens later. All data is latched on the rising           The autoselect command sequence is initiated by writing two
                                                                     unlock cycles, followed by the autoselect command. The
edge of WE or CE , whichever happens first. Refer to the             device then enters the autoselect mode, and the system may
appropriate timing diagrams in the "AC Characteristics"              read at any address any number of times, without initiating
section.                                                             another command sequence.
                                                                     A read cycle at address XX00h retrieves the manufacturer
Reading Array Data                                                   code and another read cycle at XX11h retrieves the
                                                                     continuation code. A read cycle at address XX01h returns the
The device is automatically set to reading array data after          device code. A read cycle containing a sector address (SA)
device power-up. No commands are required to retrieve                and the address 02h in returns 01h if that sector is protected,
data. The device is also ready to read array data after              or 00h if it is unprotected. Refer to the Sector Address tables
completing an Embedded Program or Embedded Erase                     for valid sector addresses.
algorithm. After the device accepts an Erase Suspend                 The system must write the reset command to exit the
command, the device enters the Erase Suspend mode. The               autoselect mode and return to reading array data.
system can read array data using the standard read timings,
except that if it reads at an address within erase-suspended         Byte Program Command Sequence
sectors, the device outputs status data. After completing a
programming operation in the Erase Suspend mode, the                 Programming is a four-bus-cycle operation. The program
system may once again read array data with the same                  command sequence is initiated by writing two unlock write
exception. See "Erase Suspend/Erase Resume Commands"                 cycles, followed by the program set-up command. The
for more information on this mode.                                   program address and data are written next, which in turn
The system must issue the reset command to re-enable the             initiate the Embedded Program algorithm. The system is not
device for reading array data if I/O5 goes high, or while in the     required to provide further controls or timings. The device
autoselect mode. See the "Reset Command" section, next.              automatically provides internally generated program pulses
See also "Requirements for Reading Array Data" in the                and verify the programmed cell margin. The Command
"Device Bus Operations" section for more information. The            Definitions table shows the address and data requirements
Read Operations table provides the read parameters, and              for the byte program command sequence.
Read Operation Timings diagram shows the timing diagram.             When the Embedded Program algorithm is complete, the
                                                                     device then returns to reading array data and addresses are
Reset Command                                                        no longer latched. The system can determine the status of
                                                                     the program operation by using I/O7 or I/O6. See "Write
Writing the reset command to the device resets the device to         Operation Status" for information on these status bits.
reading array data. Address bits are don't care for this             Any commands written to the device during the Embedded
command. The reset command may be written between the                Program Algorithm are ignored. Programming is allowed in
sequence cycles in an erase command sequence before                  any sequence and across sector boundaries. A bit cannot be
erasing begins. This resets the device to reading array data.        programmed from a "0" back to a "1 ". Attempting to do so
Once erasure begins, however, the device ignores reset               may halt the operation and set I/O5 to "1", or cause the
commands until the operation is complete.
The reset command may be written between the sequence                Data Polling algorithm to indicate the operation was
cycles in a program command sequence before                          successful. However, a succeeding read will show that the
programming begins. This resets the device to reading array          data is still "0". Only erase operations can convert a "0" to a
data (also applies to programming in Erase Suspend mode).            "1".
Once programming begins, however, the device ignores
reset commands until the operation is complete.
The reset command may be written between the sequence
cycles in an autoselect command sequence. Once in the
autoselect mode, the reset command must be written to
return to reading array data (also applies to autoselect during
Erase Suspend).
If I/O5 goes high during a program or erase operation, writing
the reset command returns the device to reading array data
(also applies during Erase Suspend).

(February, 2002, Version 1.0)                                     8  AMIC Technology, Inc.
                                                                     A29002/A290021 Series

                               START                                 Any commands written to the chip during the Embedded
                                                                     Erase algorithm are ignored. The system can determine the
           Embedded            Write Program                         status of the erase operation by using I/O7, I/O6, or I/O2. See
              Program             Command                            "Write Operation Status" for information on these status bits.
                                  Sequence                           When the Embedded Erase algorithm is complete, the device
          algorithm in                                               returns to reading array data and addresses are no longer
              progress            Data Poll                          latched.
                                from System                          Figure 3 illustrates the algorithm for the erase operation. See
Increment Address                                                    the Erase/Program Operations tables in "AC Characteristics"
                                Verify Data ?                        for parameters, and to the Chip/Sector Erase Operation
                                                           No        Timings for timing waveforms.

                                            Yes                      Sector Erase Command Sequence

                               Last Address ?                        Sector erase is a six-bus-cycle operation. The sector erase
                                                                     command sequence is initiated by writing two unlock cycles,
                                            Yes                      followed by a set-up command. Two additional unlock write
                                Programming                          cycles are then followed by the address of the sector to be
                                                                     erased, and the sector erase command. The Command
                                 Completed                           Definitions table shows the address and data requirements
                                                                     for the sector erase command sequence.
   Note : See the appropriate Command Definitions table for          The device does not require the system to preprogram the
           program command sequence.                                 memory prior to erase. The Embedded Erase algorithm
                                                                     automatically programs and verifies the sector for an all zero
                    Figure 2. Program Operation                      data pattern prior to electrical erase. The system is not
                                                                     required to provide any controls or timings during these
Chip Erase Command Sequence                                          operations.
                                                                     After the command sequence is written, a sector erase time-
Chip erase is a six-bus-cycle operation. The chip erase              out of 50s begins. During the time-out period, additional
command sequence is initiated by writing two unlock cycles,          sector addresses and sector erase commands may be
followed by a set-up command. Two additional unlock write            written. Loading the sector erase buffer may be done in any
cycles are then followed by the chip erase command, which            sequence, and the number of sectors may be from one
in turn invokes the Embedded Erase algorithm. The device             sector to all sectors. The time between these additional
does not require the system to preprogram prior to erase.            cycles must be less than 50s, otherwise the last address
The Embedded Erase algorithm automatically preprograms               and command might not be accepted, and erasure may
and verifies the entire memory for an all zero data pattern          begin. It is recommended that processor interrupts be
prior to electrical erase. The system is not required to provide     disabled during this time to ensure all commands are
any controls or timings during these operations. The                 accepted. The interrupts can be re-enabled after the last
Command Definitions table shows the address and data                 Sector Erase command is written. If the time between
requirements for the chip erase command sequence.                    additional sector erase commands can be assumed to be
                                                                     less than 50s, the system need not monitor I/O3. Any
                                                                     command other than Sector Erase or Erase Suspend during
                                                                     the time-out period resets the device to reading array data.
                                                                     The system must rewrite the command sequence and any
                                                                     additional sector addresses and commands.
                                                                     The system can monitor I/O3 to determine if the sector erase
                                                                     timer has timed out. (See the " I/O3: Sector Erase Timer"
                                                                     section.) The time-out begins from the rising edge of the final

                                                                     WE pulse in the command sequence.
                                                                     Once the sector erase operation has begun, only the Erase
                                                                     Suspend command is valid. All other commands are ignored.
                                                                     When the Embedded Erase algorithm is complete, the device
                                                                     returns to reading array data and addresses are no longer
                                                                     latched. The system can determine the status of the erase
                                                                     operation by using I/O7, I/O6, or I/O2. Refer to "Write
                                                                     Operation Status" for information on these status bits.

(February, 2002, Version 1.0)                                     9  AMIC Technology, Inc.
                                                                    A29002/A290021 Series

Figure 3 illustrates the algorithm for the erase operation.         START
Refer to the Erase/Program Operations tables in the "AC
Characteristics" section for parameters, and to the Sector          Write Erase
Erase Operations Timing diagram for timing waveforms.               Command
                                                                     Sequence
Erase Suspend/Erase Resume Commands
                                                                                  Data Poll  Embedded
The Erase Suspend command allows the system to interrupt                        from System  Erase
a sector erase operation and then read data from, or program                                 algorithm in
data to, any sector not selected for erasure. This command is       No                       progress
valid only during the sector erase operation, including the                    Data = FFh ?
50s time-out period during the sector erase command
sequence. The Erase Suspend command is ignored if written                                                                   Yes
during the chip erase operation or Embedded Program
algorithm. Writing the Erase Suspend command during the                                                    Erasure Completed
Sector Erase time-out immediately terminates the time-out
period and suspends the erase operation. Addresses are              Note :
"don't cares" when writing the Erase Suspend command.               1. See the appropriate Command Definitions table for erase
When the Erase Suspend command is written during a
sector erase operation, the device requires a maximum of               command sequences.
20s to suspend the erase operation. However, when the              2. See "I/O3 : Sector Erase Timer" for more information.
Erase Suspend command is written during the sector erase
time-out, the device immediately terminates the time-out                                        Figure 3. Erase Operation
period and suspends the erase operation.
After the erase operation has been suspended, the system
can read array data from or program data to any sector not
selected for erasure. (The device "erase suspends" all
sectors selected for erasure.) Normal read and write timings
and command definitions apply. Reading at any address
within erase-suspended sectors produces status data on I/O7
- I/O0. The system can use I/O7, or I/O6 and I/O2 together, to
determine if a sector is actively erasing or is erase-
suspended. See "Write Operation Status" for information on
these status bits.
After an erase-suspended program operation is complete,
the system can once again read array data within non-
suspended sectors. The system can determine the status of
the program operation using the I/O7 or I/O6 status bits, just
as in the standard program operation. See "Write Operation
Status" for more information.
The system may also write the autoselect command
sequence when the device is in the Erase Suspend mode.
The device allows reading autoselect codes even at
addresses within erasing sectors, since the codes are not
stored in the memory array. When the device exits the
autoselect mode, the device reverts to the Erase Suspend
mode, and is ready for another valid operation. See
"Autoselect Command Sequence" for more information.
The system must write the Erase Resume command
(address bits are "don't care") to exit the erase suspend
mode and continue the sector erase operation. Further writes
of the Resume command are ignored. Another Erase
Suspend command can be written after the device has
resumed erasing.

(February, 2002, Version 1.0)                                   10  AMIC Technology, Inc.
                                                                       A29002/A290021 Series

                                   Table 5. A29002/A290021 Command Definitions

               Command                                          Bus Cycles (Notes 2 - 4)
               Sequence
                 (Note 1)          Cycles  First  Second        Third  Fourth             Fifth  Sixth

Read (Note 5)                              Addr Data Addr Data  Addr Data Addr Data Addr Data Addr Data

                                   1 RA RD

Reset (Note 6)                     1 XXX F0

                Manufacturer ID    4 555 AA 2AA 55              555 90 X00 37
Autoselect                                                      555 90 X01 8C

(Note 7) Device ID Top             4 555 AA 2AA 55                                          0D
                                                                555 90 X03 7F
                           Bottom
                                                                555 90 SA 00
            Continuation ID        4 555 AA 2AA 55                               X02 01

            Sector Protect Verify 4 555 AA 2AA 55               555 A0 PA PD
            (Note 8)
                                                                555 80 555 AA 2AA 55 555 10
Program                            4 555 AA       2AA 55
Chip Erase                         6 555 AA       2AA 55        555 80 555 AA 2AA 55 SA 30

Sector Erase                       6 555 AA       2AA 55
Erase Suspend (Note 9)             1 XXX B0
Erase Resume (Note 10)             1 XXX 30

Legend:
X = Don't care
RA = Address of the memory location to be read.
RD = Data read from location RA during read operation.

PA = Address of the memory location to be programmed. Addresses latch on the falling edge of the WE or CE pulse,
        whichever happens later.

PD = Data to be programmed at location PA. Data latches on the rising edge of WE or CE pulse, whichever happens first.
SA = Address of the sector to be verified (in autoselect mode) or erased. Address bits A17 - A13 select a unique sector.

Note:
1. See Table 1 for description of bus operations.
2. All values are in hexadecimal.
3. Except when reading array or autoselect data, all bus cycles are write operation.
4. Address bits A17 - A12 are don't cares for unlock and command cycles, unless SA or PA required.
5. No unlock or command cycles required when reading array data.
6. The Reset command is required to return to reading array data when device is in the autoselect mode, or if I/O5 goes high

     (while the device is providing status data).
7. The fourth cycle of the autoselect command sequence is a read cycle.
8. The data is 00h for an unprotected sector and 01h for a protected sector. See "Autoselect Command Sequence" for more

     information.
9. The system may read and program in non-erasing sectors, or enter the autoselect mode, when in the Erase Suspend

     mode.
10. The Erase Resume command is valid only during the Erase Suspend mode.
11. The time between each command cycle has to be less than 50s.

(February, 2002, Version 1.0)                     11                            AMIC Technology, Inc.
Write Operation Status                                                          A29002/A290021 Series

Several bits, I/O2, I/O3, I/O5, I/O6, and I/O7, are provided in                            START
the A29002/A290021 to determine the status of a write
operation. Table 6 and the following subsections describe                             Read I/O7-I/O0
the functions of these status bits. I/O7, I/O6 and I/O2 each                           Address = VA
offer a method for determining whether a program or erase
operation is complete or in progress. These three bits are                                                              Yes
discussed first.                                                                       I/O7 = Data ?

I/O7: Data Polling                                                                                   No
                                                                      No
The Data Polling bit, I/O7, indicates to the host system
whether an Embedded Algorithm is in progress or                                           I/O5 = 1?
completed, or whether the device is in Erase Suspend.
                                                                                                    Yes
Data Polling is valid after the rising edge of the final WE                           Read I/O7 - I/O0
pulse in the program or erase command sequence.                                        Address = VA
During the Embedded Program algorithm, the device
outputs on I/O7 the complement of the datum programmed                                               Yes
to I/O7. This I/O7 status also applies to programming during          I/O7 = Data ?
Erase Suspend. When the Embedded Program algorithm
is complete, the device outputs the datum programmed to                      No                           PASS
I/O7. The system must provide the program address to                  FAIL
read valid status information on I/O7. If a program address
                                                                      Note :
falls within a protected sector, Data Polling on I/O7 is              1. VA = Valid address for programming. During a sector
active for approximately 2s, then the device returns to
reading array data.                                                      erase operation, a valid address is an address within any
                                                                         sector selected for erasure. During chip erase, a valid
During the Embedded Erase algorithm, Data Polling                        address is any non-protected sector address.
produces a "0" on I/O7. When the Embedded Erase                       2. I/O7 should be rechecked even if I/O5 = "1" because
algorithm is complete, or if the device enters the Erase                 I/O7 may change simultaneously with I/O5.

Suspend mode, Data Polling produces a "1" on I/O7.This                                Figure 4. Data Polling Algorithm
is analogous to the complement/true datum output
described for the Embedded Program algorithm: the erase
function changes all the bits in a sector to "1"; prior to this,
the device outputs the "complement," or "0." The system
must provide an address within any of the sectors selected
for erasure to read valid status information on I/O7.
After an erase command sequence is written, if all sectors

selected for erasing are protected, Data Polling on I/O7 is
active for approximately 100s, then the device returns to
reading array data. If not all selected sectors are protected,
the Embedded Erase algorithm erases the unprotected
sectors, and ignores the selected sectors that are
protected.
When the system detects I/O7 has changed from the
complement to true data, it can read valid data at I/O7 - I/O0
on the following read cycles. This is because I/O7 may
change asynchronously with I/O0 - I/O6 while Output Enable

( OE ) is asserted low. The Data Polling Timings (During
Embedded Algorithms) figure in the "AC Characteristics"

section illustrates this. Table 6 shows the outputs for Data

Polling on I/O7. Figure 4 shows the Data Polling algorithm.

(February, 2002, Version 1.0)                                     12  AMIC Technology, Inc.
                                                                   A29002/A290021 Series

I/O6: Toggle Bit I                                                 bits are required for sector and mode information. Refer to
                                                                   Table 6 to compare outputs for I/O2 and I/O6.
Toggle Bit I on I/O6 indicates whether an Embedded                 Figure 5 shows the toggle bit algorithm in flowchart form,
Program or Erase algorithm is in progress or complete, or          and the section " I/O2: Toggle Bit II" explains the algorithm.
whether the device has entered the Erase Suspend mode.             See also the " I/O6: Toggle Bit I" subsection. Refer to the
Toggle Bit I may be read at any address, and is valid after        Toggle Bit Timings figure for the toggle bit timing diagram.
                                                                   The I/O2 vs. I/O6 figure shows the differences between I/O2
the rising edge of the final WE pulse in the command               and I/O6 in graphical form.
sequence (prior to the program or erase operation), and
during the sector erase time-out.                                  Reading Toggle Bits I/O6, I/O2
During an Embedded Program or Erase algorithm
operation, successive read cycles to any address cause             Refer to Figure 5 for the following discussion. Whenever
                                                                   the system initially begins reading toggle bit status, it must
I/O6 to toggle. (The system may use either OE or CE to             read I/O7 - I/O0 at least twice in a row to determine whether
control the read cycles.) When the operation is complete,          a toggle bit is toggling. Typically, a system would note and
I/O6 stops toggling.                                               store the value of the toggle bit after the first read. After the
After an erase command sequence is written, if all sectors         second read, the system would compare the new value of
selected for erasing are protected, I/O6 toggles for               the toggle bit with the first. If the toggle bit is not toggling,
approximately 100s, then returns to reading array data. If        the device has completed the program or erase operation.
not all selected sectors are protected, the Embedded               The system can read array data on I/O7 - I/O0 on the
Erase algorithm erases the unprotected sectors, and                following read cycle.
ignores the selected sectors that are protected.                   However, if after the initial two read cycles, the system
The system can use I/O6 and I/O2 together to determine             determines that the toggle bit is still toggling, the system
whether a sector is actively erasing or is erase-suspended.        also should note whether the value of I/O5 is high (see the
When the device is actively erasing (that is, the Embedded         section on I/O5). If it is, the system should then determine
Erase algorithm is in progress), I/O6 toggles. When the            again whether the toggle bit is toggling, since the toggle bit
device enters the Erase Suspend mode, I/O6 stops                   may have stopped toggling just as I/O5 went high. If the
toggling. However, the system must also use I/O2 to                toggle bit is no longer toggling, the device has successfully
determine which sectors are erasing or erase-suspended.            completed the program or erase operation. If it is still
Alternatively, the system can use I/O7 (see the subsection         toggling, the device did not complete the operation
                                                                   successfully, and the system must write the reset
on " I/O7 : Data Polling").                                        command to return to reading array data.
If a program address falls within a protected sector, I/O6         The remaining scenario is that the system initially
toggles for approximately 2s after the program command            determines that the toggle bit is toggling and I/O5 has not
sequence is written, then returns to reading array data.           gone high. The system may continue to monitor the toggle
I/O6 also toggles during the erase-suspend-program mode,           bit and I/O5 through successive read cycles, determining
and stops toggling once the Embedded Program algorithm             the status as described in the previous paragraph.
is complete.                                                       Alternatively, it may choose to perform other system tasks.
The Write Operation Status table shows the outputs for             In this case, the system must start at the beginning of the
Toggle Bit I on I/O6. Refer to Figure 5 for the toggle bit         algorithm when it returns to determine the status of the
algorithm, and to the Toggle Bit Timings figure in the "AC         operation (top of Figure 5).
Characteristics" section for the timing diagram. The I/O2 vs.
I/O6 figure shows the differences between I/O2 and I/O6 in         I/O5: Exceeded Timing Limits
graphical form. See also the subsection on " I/O2: Toggle
Bit II".                                                           I/O5 indicates whether the program or erase time has
                                                                   exceeded a specified internal pulse count limit. Under
I/O2: Toggle Bit II                                                these conditions I/O5 produces a "1." This is a failure
                                                                   condition that indicates the program or erase cycle was not
The "Toggle Bit II" on I/O2, when used with I/O6, indicates        successfully completed.
whether a particular sector is actively erasing (that is, the      The I/O5 failure condition may appear if the system tries to
Embedded Erase algorithm is in progress), or whether that          program a "1 "to a location that is previously programmed
sector is erase-suspended. Toggle Bit II is valid after the        to "0." Only an erase operation can change a "0" back to a
                                                                   "1." Under this condition, the device halts the operation,
rising edge of the final WE pulse in the command                   and when the operation has exceeded the timing limits,
sequence.                                                          I/O5 produces a "1."
I/O2 toggles when the system reads at addresses within             Under both these conditions, the system must issue the
those sectors that have been selected for erasure. (The            reset command to return the device to reading array data.

system may use either OE or CE to control the read
cycles.) But I/O2 cannot distinguish whether the sector is
actively erasing or is erase-suspended. I/O6, by
comparison, indicates whether the device is actively
erasing, or is in Erase Suspend, but cannot distinguish
which sectors are selected for erasure. Thus, both status

(February, 2002, Version 1.0)                                  13  AMIC Technology, Inc.
I/O3: Sector Erase Timer                                         A29002/A290021 Series

After writing a sector erase command sequence, the                      START
system may read I/O3 to determine whether or not an                Read I/O7-I/O0
erase operation has begun. (The sector erase timer does
not apply to the chip erase command.) If additional              Read I/O7-I/O0 (Note 1)
sectors are selected for erasure, the entire time-out also
applies after each additional sector erase command.              Toggle Bit                       No
When the time-out is complete, I/O3 switches from "0" to
"1." The system may ignore I/O3 if the system can                = Toggle ?
guarantee that the time between additional sector erase
commands will always be less than 50s. See also the                                         Yes
"Sector Erase Command Sequence" section.                         No
After the sector erase command sequence is written, the
                                                                                    I/O5 = 1?
system should read the status on I/O7 (Data Polling) or
I/O6 (Toggle Bit 1) to ensure the device has accepted the
command sequence, and then read I/O3. If I/O3 is "1", the
internally controlled erase cycle has begun; all further
commands (other than Erase Suspend) are ignored until
the erase operation is complete. If I/O3 is "0", the device
will accept additional sector erase commands. To ensure
the command has been accepted, the system software
should check the status of I/O3 prior to and following each
subsequent sector erase command. If I/O3 is high on the
second status check, the last command might not have
been accepted. Table 6 shows the outputs for I/O3.

                                                                 Yes

                                                                 Read I/O7 - I/O0                 (Notes 1,2)

                                                                 Twice

                                                                 Toggle Bit                       No

                                                                 = Toggle ?

                                                                                Yes                  Program/Erase
                                                                                                  Operation Complete
                                                                   Program/Erase
                                                                   Operation Not
                                                                 Commplete, Write
                                                                 Reset Command

                                                                 Notes :
                                                                 1. Read toggle bit twice to determine whether or not it is

                                                                    toggling. See text.
                                                                 2. Recheck toggle bit because it may stop toggling as I/O5

                                                                    changes to "1". See text.

                                                                              Figure 5. Toggle Bit Algorithm

(February, 2002, Version 1.0)                                14  AMIC Technology, Inc.
                                                                      A29002/A290021 Series

                                     Table 6. Write Operation Status

Standard           Operation                 I/O7       I/O6             I/O5   I/O3     I/O2
Mode                                      (Note 1)                    (Note 2)        (Note 1)
              Embedded Program Algorithm              Toggle                    N/A   No toggle
Erase                                       I/O 7     Toggle              0       1    Toggle
Suspend       Embedded Erase Algorithm               No toggle            0            Toggle
Mode          Reading within Erase            0         Data              0     N/A
              Suspended Sector                1                                 Data     Data
              Reading within Non-Erase                                  Data
              Suspend Sector                Data

              Erase-Suspend-Program       I/O 7      Toggle           0         N/A   N/A

Notes:

1. I/O7 and I/O2 require a valid address when reading status information. Refer to the appropriate subsection for further
   details.

2. I/O5 switches to "1" when an Embedded Program or Embedded Erase operation has exceeded the maximum timing
   limits. See "I/O5: Exceeded Timing Limits" for more information.

Maximum Negative Input Overshoot

                               20ns                  20ns

+0.8V
-0.5V

              -2.0V

                                          20ns

Maximum Positive Input Overshoot

                                          20ns

              VCC+2.0V

VCC+0.5V
        2.0V

                               20ns                  20ns

(February, 2002, Version 1.0)                    15                             AMIC Technology, Inc.
                                                                            A29002/A290021 Series

DC Characteristics
TTL/NMOS Compatible

Parameter        Parameter Description        Test Description                  Min.        Typ. Max. Unit
  Symbol                                                                                               1.0 A
                                                                                -0.5                   100 A
ILI        Input Load Current                 VIN = VSS to VCC. VCC = VCC Max   2.0
                                                                                10.5
ILIT       A9, OE &RESET Input Load Current   VCC = VCC Max,                    2.4

                                              A9, OE & RESET=12.5V

ILO        Output Leakage Current             VOUT = VSS to VCC. VCC = VCC Max                       1.0 A
                                                                                            20 30 mA
ICC1       VCC Active Read Current            CE = VIL, OE = VIH

           (Notes 1, 2)

ICC2       VCC Active Write (Program/Erase)   CE = VIL, OE =VIH                             30 40 mA
           Current (Notes 2, 3, 4)

ICC3       VCC Standby Current (Note 2)       CE = VIH, RESET= VCC 0.5V                   0.4 1.0 mA

VIL        Input Low Level                                                                     0.8                  V

VIH        Input High Level                                                                    VCC+0.5 V

VID        Voltage for Autoselect and         VCC = 5.25 V                                     12.5 V

           Temporary Unprotect Sector

VOL        Output Low Voltage                 IOL = 12mA, VCC = VCC Min                        0.45 V
                                                                                                           V
VOH Output High Voltage                       IOH = -2.5 mA, VCC = VCC Min

CMOS Compatible

Parameter        Parameter Description        Test Description                  Min. Typ. Max. Unit
  Symbol

ILI        Input Load Current                 VIN = VSS to VCC, VCC = VCC Max                  1.0 A
                                                                                               100 A
ILIT       A9, OE & RESET Input Load Current  VCC = VCC Max,

                                              A9, OE & RESET= 12.5V

ILO        Output Leakage Current             VOUT = VSS to VCC, VCC = VCC Max                       1.0 A
                                              CE = VIL, OE = VIH                            20 30 mA
ICC1       VCC Active Read Current

           (Notes 1,2)

ICC2       VCC Active Program/Erase Current   CE = VIL, OE = VIH                            30 40 mA
           (Notes 2,3,4)

ICC3       VCC Standby Current (Notes 2, 5)   CE = RESET = VCC 0.5 V                      1  5                    A

VIL        Input Low Level                                                      -0.5           0.8                  V

VIH        Input High Level                                                     0.7 x VCC      VCC+0.3 V
                                                                                   10.5           12.5 V
VID        Voltage for Autoselect and         VCC = 5.25 V                                        0.45 V
                                              IOL = 12.0 mA, VCC = VCC Min
           Temporary Sector Unprotect

VOL        Output Low Voltage

VOH1       Output High Voltage                IOH = -2.5 mA, VCC = VCC Min      0.85 x VCC                          V

VOH2                                          IOH = -100 A. VCC = VCC Min      VCC-0.4                             V

Notes for DC characteristics (both tables):
1. The ICC current listed includes both the DC operation current and the frequency dependent component (at 6 MHz).

   The frequency component typically is less than 2 mA/MHz, with OE at VIH.
2. Maximum ICC specifications are tested with VCC = VCC max.
3. ICC active while Embedded Algorithm (program or erase) is in progress.
4. Not 100% tested.
5. For CMOS mode only, ICC3 = 20A max at extended temperatures (> +85C).

6. RESET is not available on A290021.

(February, 2002, Version 1.0)                 16                                AMIC Technology, Inc.
                                                                       A29002/A290021 Series

AC Characteristics
Read Only Operations

Parameter Symbols               Description                Test Setup                   Speed               Unit

JEDEC         Std                                                               -55  -70 -90 -120 -150
tAVAV        tRC Read Cycle Time (Note 2)                             Min. 55       70 90 120 150 ns

tAVQV         tACC Address to Output Delay                 CE = VIL Max. 55          70 90 120 150 ns
tELQV                                                      OE = VIL
tGLQV         tCE Chip Enable to Output Delay              OE = VIL Max. 55          70 90 120 150 ns
              tOE Output Enable to Output Delay                                      30 35 50 55 ns
tEHQZ                                                                      Max. 30
tGHQZ
tAXQX                                     Read                         Min. 0        0           0  0       0 ns
                                                                       Min. 10
                   Output Enable Hold                                  Max. 18
              tOEH Time (Note 2)          Toggle and
                                                                                 18  10 10 10 10 ns
                                                                       Min. 0
                                          Data Polling

              tDF Chip Enable to Output High Z                                       20 20 30 35 ns
                        (Notes 1,2)

              tDF Output Enable to Output High Z                                     20 20 30 35 ns
                        (Notes 1,2)

              tOH Output Hold Time from Addresses,                                   0           0  0       0 ns
                        CE or OE , Whichever Occurs First

Notes:
1. Output driver disable time.
2. Not 100% tested.

Timing Waveforms for Read Only Operation (RESET =VIH on A29002)

Addresses                                                    tRC
          CE                                        Addresses Stable
         OE                                  tACC
         WE
                                  tOEH                tOE                                   tDF
                                                tCE                                  tOH

Output                            High-Z                               Output Valid                 High-Z

              0V

(February, 2002, Version 1.0)                              17                           AMIC Technology, Inc.
                                                                                        A29002/A290021 Series

Hardware Reset (RESET ) (N/A on A290021)

   Parameter                                  Description                           Test Setup      All Speed Options  Unit
JEDEC Std                                                                                     Max
                      RESET Pin Low (During Embedded                                                20                          s
              tREADY  Algorithms) to Read or Write (See Note)                                 Max
                      RESET Pin Low (Not During Embedded                                       Min  500                         ns
              tREADY  Algorithms) to Read or Write (See Note)                                  Min
                      RESET Pulse Width                                                             500                         ns
                tRP   RESET High Time Before Read (See Note)
                tRH                                                                                 50                          ns

Note: Not 100% tested.

RESET Timings

CE, OE

                                                                               tRH
RESET

                                       tRP
                                     tReady

                               Reset Timings NOT during Embedded Algorithms

                                  Reset Timings during Embedded Algorithms

RESET                                                                               ~~

                               tRP

Temporary Sector Unprotect (N/A on A290021)

   Parameter                                  Description                                           All Speed Options  Unit
JEDEC Std             VID Rise and Fall Time (See Note)
                                                                                        Min         500                         ns
               tVIDR

tRSP RESET Setup Time for Temporary Sector                                              Min         4                           s
          Unprotect

Note: Not 100% tested.

Temporary Sector Unprotect Timing Diagram                      ~~

                                 12V

                      0 or 5V                                                                                          0 or 5V

RESET                   tVIDR                                                                       tVIDR

                                            Program or Erase Command Sequence

CE

WE                                                             ~~ ~~
                                      tRSP

(February, 2002, Version 1.0)                              18                                       AMIC Technology, Inc.
                                                                              A29002/A290021 Series

AC Characteristics
Erase and Program Operations

Parameter Symbols                      Description                            Speed                  Unit

JEDEC   Std                                                                   -55 -70 -90 -120 -150
tAVAV
tAVWL  tWC        Write Cycle Time (Note 1)            Min. 55 70 90 120 150 ns

        tAS        Address Setup Time                   Min.                  0                      ns

tWLAX    tAH       Address Hold Time                    Min. 40 45 45 50 50                          ns
tDVWH    tDS       Data Setup Time
tWHDX    tDH       Data Hold Time                       Min. 25 30 45 50 50                          ns
        tOES       Output Enable Setup Time
tGHWL   tGHWL      Read Recover Time Before Write       Min.                  0                      ns
tELWL              ( OE high to WE low)
tWHEH    tCS       CE Setup Time                        Min.                  0                      ns
tWLWH    tCH       CE Hold Time
         tWP       Write Pulse Width                    Min.                  0                      ns

                                                        Min.                  0                      ns

                                                        Min.                  0                      ns

                                                        Min. 30 35 45 50 50                          ns

                                                        Min.                  20                     ns

tWHWL   tWPH Write Pulse Width High

                                                        Max.                  50                     s

tWHWH1  tWHWH1     Byte Programming Operation           Typ.                  7                      s
tWHWH2  tWHWH2     (Note 2)
                                                        Typ.                  1                      sec
         tVCS      Sector Erase Operation
                   (Note 2)                             Min.                  50                     s

                   VCC Set Up Time (Note 1)

Notes:
1. Not 100% tested.
2. See the "Erase and Programming Performance" section for more information.

(February, 2002, Version 1.0)                       19                        AMIC Technology, Inc.
                                                                                A29002/A290021 Series

Timing Waveforms for Program Operation

                 Program Command Sequence (last two cycles)             Read Status Data (last two cycles)

                               tWC        tAS                 ~~ ~~ ~~

Addresses                      555h             PA                              PA                    PA

                                                     tAH

  CE                           tGHWL tCH                      ~~
OE
WE                                  tWP                                tWHWH1
Data
                                                              ~~

                               tCS        tWPH

                                     tDS        tDH

                                     A0h             PD       ~~                              Status  DOUT

           tVCS

                                                              ~~

VCC

Note : PA = program addrss, PD = program data, Dout is the true data at the program address.

(February, 2002, Version 1.0)                             20                                  AMIC Technology, Inc.
                                                                                                  A29002/A290021 Series

Timing Waveforms for Chip/Sector Erase Operation

                    Erase Command Sequence (last two cycles)                                              Read Status Data

                               tWC               tAS

Addresses                      2AAh              SA                                     ~~ ~~ ~~  VA                VA
          CE
                                                 555h for chip erase
                                                                                   tAH

                               tGHWL                                                    ~~
                                          tCH
OE                                      tWP
WE
Data                                                                                    ~~

                               tCS               tWPH                                             tWHWH2
                                            tDS      tDH

                                     55h                  30h                           ~~                    In    Complete
                                                                                                          Progress

              tVCS                                        10h for chip erase

                                                                                        ~~

VCC

Note : SA = Sector Address. VA = Valid Address for reading status data.

(February, 2002, Version 1.0)                             21                                              AMIC Technology, Inc.
                                                                         A29002/A290021 Series

Timing Waveforms for Data Polling (During Embedded Algorithms)

Addresses                          tRC           ~~ ~~ ~~  VA                VA
          CE                      VA
                tCH            tACC              ~~
          OE                    tCE
         WE
                                            tOE
         I/O7
                     tOEH                   tDF
                                         tOH
                               Complement        ~~

                                                                                         High-Z

                                                 ~~        Complement True   Valid Data

                                                                                         High-Z

I/O0 - I/O6                    Status Data       ~~        Status Data True  Valid Data

Note : VA = Valid Address. Illustation shows first status cycle after command sequence, last status read cycle, and array data
         read cycle.

(February, 2002, Version 1.0)                              22                AMIC Technology, Inc.
                                                                          A29002/A290021 Series

Timing Waveforms for Toggle Bit (During Embedded Algorithms)

Addresses                          tRC             VA           ~~ ~~ ~~  VA              VA
          CE                      VA
                tCH            tACC              Valid Status
          OE                    tCE              (second read)
         WE
                                            tOE
  I/O6 , I/O2
                     tOEH                   tDF                 ~~ ~~

                                         tOH                    ~~        Valid Status    Valid Status
                               Valid Status                               (stop togging)
                               (first read)

Note: VA = Valid Address; not required for I/O6. Illustration shows first two status cycle after command sequence, last status
        read cycle, and array data read cycle.

(February, 2002, Version 1.0)                    23                           AMIC Technology, Inc.
                                                                                  A29002/A290021 Series

Timing Waveforms for I/O2 vs. I/O6

         Enter       Erase                Enter Erase                          Erase
      Embedded     Suspend            Suspend Program                         Resume

        Erasing    ~~           ~~                     ~~          ~~                 ~~

WE                                                      Erase
                                                      Suspend
                   Erase        Erase Suspend         Program   Erase Suspend         Erase    Erase
                                      Read                            Read                   Complete

I/O6               ~~           ~~                     ~~          ~~                 ~~

I/O2               ~~           ~~                     ~~          ~~                 ~~

                 I/O2 and I/O6 toggle with OE and CE

Note : Both I/O6 and I/O2 toggle with OE or CE. See the text on I/O6 and I/O2 in the section "Write Operation Statue" for
        more information.

AC Characteristics
Erase and Program Operations
Alternate CE Controlled Writes

Parameter Symbols                   Description                                   Speed                                    Unit

JEDEC   Std                                                     -55 -70           -90 -120       -150                       ns
tAVAV                                                                                           150                        ns
tAVEL  tWC        Write Cycle Time (Note 1)              Min. 55             70      90 120      50                        ns
tELAX                                                                                            50                        ns
tDVEH  tAS        Address Setup Time                     Min.                        0                                     ns
tEHDX                                                                                            50                        ns
tGHEL  tAH        Address Hold Time                      Min. 40             45      45     50   20                        ns
tWLEL                                                                                                                      ns
tEHWH  tDS        Data Setup Time                        Min. 25             30      45     50                             ns
tELEH                                                                                                                      ns
tEHEL  tDH        Data Hold Time                         Min.                        0
                                                                                                                            s
tWHWH1  tGHEL Read Recover Time Before Write Min.                                     0
                                                                                                                           sec
tWHWH2  tWS        WE Setup Time                          Min.                        0

        tWH        WE Hold Time                           Min.                        0

        tCP        Write Pulse Width                      Min. 30             35      45     50

        tCPH Write Pulse Width High                    Min. 20                20      20     20

        tWHWH1     Byte Programming Operation          Typ.                           7
                   (Note 2)

        tWHWH2     Sector Erase Operation              Typ.                           1
                   (Note 2)

Notes:
3. Not 100% tested.
4. See the "Erase and Programming Performance" section for more information.

(February, 2002, Version 1.0)                         24                              AMIC Technology, Inc.
                                                                                          A29002/A290021 Series

Timing Waveforms for Alternate CE Controlled Write Operation (RESET =VIH on A29002)

                   555 for program  PA for program
                    2AA for erase   SA for sector erase
                                    555 for chip erase

                                                                            Data Polling

Addresses                                                                   ~~ ~~ ~~        PA

                               tWC                tAS

                                             tWH         tAH

WE                                                                          ~~
                tGHEL

OE                                                                          tWHWH1 or 2
                                        tCP

                                                                            ~~

  CE                                    tCPH             tBUSY
                 tWS
                                    tDS
Data                                    tDH

                                                                            ~~                  I/O7  DOUT

           tRH

                               A0 for program          PD for program
                               55 for erase            30 for sector erase
                                                       10 for chip erase

Note :
1. PA = Program Address, PD = Program Data, SA = Sector Address, I/O7 = Complement of Data Input, DOUT = Array Data.
2. Figure indicates the last two bus cycles of the command sequence.

Erase and Programming Performance

Parameter                           Typ. (Note 1) Max. (Note 2)                       Unit            Comments

Sector Erase Time                                 1           8                       sec       Excludes 00h programming

Chip Erase Time                                   8           64                      sec       prior to erasure (Note 4)

Byte Programming Time                             35          300                     s        Excludes system-level

Chip Programming Time (Note 3)                    3.6         10.8                    sec       overhead (Note 5)

Notes:

1. Typical program and erase times assume the following conditions: 25C, 5.0V VCC, 100,000 cycles. Additionally,
   programming typically assumes checkerboard pattern.

2. Under worst case conditions of 90C, VCC = 4.5V (4.75V for -55), 100,000 cycles.
3. The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

   program faster than the maximum byte program time listed. If the maximum byte program time given is exceeded, only
   then does the device set I/O5 = 1. See the section on I/O5 for further information.
4. In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.
5. System-level overhead is the time required to execute the four-bus-cycle command sequence for programming. See
   Table 4 for further information on command definitions.
6. The device has a guaranteed minimum erase and program cycle endurance of 100,000 cycles.

(February, 2002, Version 1.0)                            25                                     AMIC Technology, Inc.
                                                                                       A29002/A290021 Series

Latch-up Characteristics

                               Description                                             Min.               Max.
                                                                                                       VCC+1.0V
Input Voltage with respect to VSS on all I/O pins                                      -1.0V            +100 mA

VCC Current                                                                            -100 mA            12.5V

Input voltage with respect to VSS on all pins except I/O pins                          -1.0V
(including A9, OE and RESET)

Includes all pins except VCC. Test conditions: VCC = 5.0V, one pin at time. RESET N/A on A290021

TSOP Pin Capacitance

Parameter Symbol               Parameter Description                       Test Setup  Typ.       Max.  Unit
                                                                                VIN=0
CIN               Input Capacitance                                            VOUT=0      6      7.5          pF
                                                                                VIN=0
COUT              Output Capacitance                                                   8.5        12           pF
                                                                           Test Setup
CIN2              Control Pin Capacitance                                       VIN=0  7.5        9            pF
                                                                               VOUT=0
Notes:                                                                         VPP=0
1. Sampled, not 100% tested.
2. Test conditions TA = 25C, f = 1.0MHz                           Test Conditions
                                                                          150C
PLCC and P-DIP Pin Capacitance                                            125C

Parameter Symbol               Parameter Description                                   Typ.       Max.  Unit

CIN               Input Capacitance                                                        4      6            pF

COUT              Output Capacitance                                                       8      12           pF

CIN2              Control Pin Capacitance                                                  8      12           pF

Notes:
3. Sampled, not 100% tested.
4. Test conditions TA = 25C, f = 1.0MHz

Data Retention

                      Parameter                                                        Min              Unit

                                                                                       10               Years

Minimum Pattern Data Retention Time

                                                                                       20               Years

(February, 2002, Version 1.0)                                  26                      AMIC Technology, Inc.
                                                                                A29002/A290021 Series

Test Conditions                                             -55                 All others                     Unit
Test Specifications
                                                                                1 TTL gate
                                 Test Condition
Output Load                                                 30                  100                            pF
Output Load Capacitance, CL(including jig capacitance)
Input Rise and Fall Times                                   5                   20                             ns
Input Pulse Levels
Input timing measurement reference levels                   0.0 - 3.0           0.45 - 2.4                     V
Output timing measurement reference levels
                                                            1.5                 0.8, 2.0                       V
Test Setup
                                                            1.5                 0.8, 2.0                       V
                              Device
                               Under                        5.0 V
                                Test                                     2.7 K

                               CL  6.2 K                                        Diodes = IN3064 or Equivalent

(February, 2002, Version 1.0)                           27                      AMIC Technology, Inc.
                                                               A29002/A290021 Series

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Part No.       Access Time     Active Read      Program/Erase  Standby Current  Package
                     (ns)         Current            Current        Typ. (A)   32Pin DIP
                                Typ. (mA)          Typ. (mA)
                                     20
A29002T-55
A290021T-55                          20

A29002TL-55                          20                                         32Pin PLCC

A290021TL-55           55            20         30             1

A29002TV-55                          20                                         32Pin TSOP
A290021TV-55

A29002T-70                                                                      32Pin DIP
A290021T-70

A29002TL-70                                                                     32Pin PLCC

A290021TL-70           70                       30             1

A29002TV-70                                                                     32Pin TSOP
A290021TV-70

A29002T-90                                                                      32Pin DIP
A290021T-90

A29002TL-90                                                                     32Pin PLCC

A290021TL-90           90                       30             1

A29002TV-90                                                                     32Pin TSOP
A290021TV-90

A29002T-120                                                                     32Pin DIP
A290021T-120

A29002TL-120                                                                    32Pin PLCC

A290021TL-120          120                      30             1

A29002TV-120                                                                    32Pin TSOP
A290021TV-120

A29002T-150                                                                     32Pin DIP
A290021T-150

A29002TL-150                                                                    32Pin PLCC

A290021TL-150          150                      30             1

A29002TV-150                                                                    32Pin TSOP
A290021TV-150

(February, 2002, Version 1.0)               28                 AMIC Technology, Inc.
                                                                  A29002/A290021 Series

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Part No.       Access Time        Active Read      Program/Erase  Standby Current  Package
                     (ns)            Current            Current        Typ. (A)   32Pin DIP
                                   Typ. (mA)          Typ. (mA)
                                        20
A29002U-55
A290021U-55                             20

A29002UL-55                             20                                         32Pin PLCC

A290021UL-55   55                       20         30             1

A29002UV-55                             20                                         32Pin TSOP
A290021UV-55

A29002U-70                                                                         32Pin DIP
A290021U-70

A29002UL-70                                                                        32Pin PLCC

A290021UL-70   70                                  30             1

A29002UV-70                                                                        32Pin TSOP
A290021UV-70

A29002U-90                                                                         32Pin DIP
A290021U-90

A29002UL-90                                                                        32Pin PLCC

A290021UL-90   90                                  30             1

A29002UV-90                                                                        32Pin TSOP
A290021UV-90

A29002U-120                                                                        32Pin DIP
A290021U-120

A29002UL-120                                                                       32Pin PLCC

A290021UL-120  120                                 30             1

A29002UV-120                                                                       32Pin TSOP
A290021UV-120

A29002U-150                                                                        32Pin DIP
A290021U-150

A29002UL-150                                                                       32Pin PLCC

A290021UL-150  150                                 30             1

A29002UV-150                                                                       32Pin TSOP
A290021UV-150

(February, 2002, Version 1.0)                  29                 AMIC Technology, Inc.
Package Information                                                                                 A29002/A290021 Series
P-DIP 32L Outline Dimensions
                                                                                                                           unit: inches/mm

                                       D

         32                                                       17

   E     1                                                        16
     A2
                                                                                                            E1

                                                                                                                C

A                                                                     A1

                                                                             Base Plane

L                                                                            Seating Plane

                                       B                                                                    EA
                                                            e

                                        B1

                               Symbol     Dimensions in inches               Dimensions in mm

                                   A      Min Nom Max                        Min Nom Max
                                  A1
                                  A2      -                    -      0.210  -              -       5.334
                                   B
                                  B1      0.015                -          -  0.381          -       -
                                   C
                                   D      0.149 0.154 0.159                  3.785 3.912 4.039
                                   E
                                  E1         -                 0.018     -       -          0.457       -
                                  EA         -                 0.050     -       -          1.270       -
                                   e         -                 0.010     -       -          0.254       -
                                   L      1.645                1.650  1.655  41.783         41.91   42.037
                                          0.537                0.542  0.547  13.64          13.767  13.894
                                          0.590                0.600  0.610  14.986         15.240  15.494
                                          0.630                0.650  0.670  16.002         16.510  17.018
                                             -                 0.100     -       -          2.540       -
                                          0.120                0.130  0.140  3.048          3.302   3.556
                                            0                         15      0                    15
                                                                  -                             -

                               Notes:
                               1. The maximum value of dimension D includes end flash.
                               2. Dimension E does not include resin fins.

(February, 2002, Version 1.0)                                         30                                   AMIC Technology, Inc.
Package Information                                                                                                                                  A29002/A290021 Series
PLCC 32L Outline Dimension
                                                                                                                                                           unit: inches/mm
                                                                                  13
                                                                         14                      HD                                   E
                                                                                                 D                                        HE
                                                                         20
                                                                                  21                                    5
                                                                                                                                  4

                                                                                                                                   1
                                                                                                                                  32
                                                                                                                                  30
                                                                                                                      29

                                                                                         A2   A

                                                                                                                                                                       c
                                                                                                                                                                            L

e                              b                                                         A1

                                  b1                                                                                                                               GE
                                                                                                                                      
   GD                                     D                                           y

                                                                                         Dimensions in inches                         Dimensions in mm

                               Symbol                                                   Min      Nom    Max     Min                           Nom    Max
                                                                                          -         -   0.134     -                              -   3.40
                                      A                                                             -                                            -
                                     A1                                               0.0185               -   0.47                                     -
                                     A2                                               0.105      0.110  0.115  2.67                           2.80   2.93
                                      b1                                              0.026      0.028  0.032  0.66                           0.71   0.81
                                      b                                               0.016      0.018  0.021  0.41                           0.46   0.54
                                      C                                               0.008      0.010  0.014  0.20                           0.254  0.35
                                      D                                               0.547      0.550  0.553  13.89                          13.97  14.05
                                      E                                               0.447      0.450  0.453  11.35                          11.43  11.51
                                      e                                               0.044      0.050  0.056  1.12                           1.27   1.42
                                     GD                                               0.490      0.510  0.530  12.45                          12.95  13.46
                                     GE                                               0.390      0.410  0.430  9.91                           10.41  10.92
                                     HD                                               0.585      0.590  0.595  14.86                          14.99  15.11
                                     HE                                               0.485      0.490  0.495  12.32                          12.45  12.57
                                      L                                               0.075      0.090  0.095  1.91                           2.29   2.41
                                      y                                                                 0.003                                        0.075
                                                                                          -         -    10      -                              -    10
                                                                                         0         -            0                              -

                               Notes:
                               1. Dimensions D and E do not include resin fins.
                               2. Dimensions GD & GE are for PC Board surface mount pad pitch

                                  design reference only.

(February, 2002, Version 1.0)                                                                           31                                                             AMIC Technology, Inc.
Package Information                                                                                             A29002/A290021 Series
TSOP 32L TYPE I (8 X 20mm) Outline Dimensions
                                                                                                                                       unit: inches/mm
                                                                             D

                                                                                e

                                                                                                  A2                                            A

D                                                                                                     c
   E
                                                                                                  A1                                          
                                                                                                                                 L
                                                   HD
    y                                                                                                                          LE
                                                                                                                   Detail "A"

                                                                                Detail "A"

                                                                                                         S            b

                                                       Dimensions in inches                 Dimensions in mm

                               Symbol                  Min Nom Max                          Min Nom Max

                                   A                   -      -                 0.047       -            -      1.20
                                  A1
                                  A2                   0.002  -                 0.006       0.05         -      0.15
                                   b
                                   c                   0.037 0.039 0.041                    0.95 1.00 1.05
                                   D
                                   E                   0.007 0.009 0.011                    0.18 0.22 0.27
                                   e
                                  HD                   0.004  -                 0.008       0.11         -      0.20
                                   L
                                  LE                   0.720 0.724 0.728               18.30 18.40 18.50
                                   S
                                   y                   -      0.315 0.319                   -            8.00 8.10
                                   
                                                              0.020 BSC                               0.50 BSC

                                                       0.779 0.787 0.795               19.80 20.00 20.20

                                                       0.016 0.020 0.024                    0.40 0.50 0.60

                                                       -      0.032             -           -            0.80   -

                                                       -      -                 0.020       -            -      0.50

                                                       -      -                 0.003       -            -      0.08

                                                       0     -                 5          0           -      5

                               Notes:
                               1. The maximum value of dimension D includes end flash.
                               2. Dimension E does not include resin fins.
                               3. Dimension S includes end flash.

(February, 2002, Version 1.0)                                                   32                                    AMIC Technology, Inc.
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