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A25L016Q4-UFG

器件型号:A25L016Q4-UFG
器件类别:存储   
厂商名称:AMICC [AMIC TECHNOLOGY]
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器件描述

IC,SERIAL EEPROM,NOR FLASH,1MX8,CMOS,SOP,8PIN,PLASTIC

IC,串行 电可擦除只读存储器,或非 FLASH,1MX8,CMOS,SOP,8PIN,塑料

参数
A25L016Q4-UFG状态 CONSULT MFR

A25L016Q4-UFG器件文档内容

                                                                               A25L016 Series

                            16Mbit Low Voltage, Serial Flash Memory
                                    With 100MHz Uniform 4KB Sectors

Document Title
   16Mbit, Low Voltage, Serial Flash Memory With 100MHz Uniform 4KB Sectors

Revision History

Rev. No.  History                                                              Issue Date          Remark

    1.0   Initial issue                                                        April 2, 2008         Final
    1.1   Add the spec. of ICC3 for 100MHz                                     December 26, 2008
          Modify the ICC1 and ICC2 to 25A
    1.2   Modify the ICC7 to 25mA                                              April 9, 2009
          Modify the tPP to 3ms
    1.3   Modify the tSE to 0.2s                                               April 23, 2010
    1.4   Modify the Sector Erase Time to 0.2s (typical)                       October 27, 2010
    1.5   Modify the Page Program Time to 2ms (typical)                        December 21, 2010
    1.6   Modify the Active Read Current to 35mA (Max.)                        August 19, 2011
    1.7   Modify the Program/Erase Current to 25mA (Max.)                      September 20, 2011
    1.8   Modify the Standby Current to 25A (Max.)                             October 11, 2011
    1.9   Modify Block Erase Cycle Time to 1.3s (Max.)                         November 15, 2011
          Modify Chip Erase Cycle Time to 40s (Max.)
    2.0   Add packing description in Part Numbering Scheme                     March 29, 2012

          P30: Change Data Retention and Endurance value from Max.

          to Min.
          Add 8-pin WSON (6*5mm) package type
          Change tW, tSE, tBE and tCE values
          P1: Add "Provide 64Bytes Security ID (application note is available
          by request)" in Features
          Add 8-pin SOP (150mil) package type
          Change tSE(typ.) from 0.15s to 0.08s
          Change tSE(max.) from 0.28s to 0.2s
          Change tBE(typ,) from 0.7s to 0.5s
          P31: Change ICC6(max.) from 15mA to 25mA

(March, 2012, Version 2.0)                                                     AMIC Technology Corp.
                                                                                  A25L016 Series

                                                              16Mbit Low Voltage, Serial Flash Memory
                                                                       With 100MHz Uniform 4KB Sectors

FEATURES                                                          Electronic Signatures
                                                                     - JEDEC Standard Two-Byte Signature
Family of Serial Flash Memories                                       A25L016: (3015h)
                                                                     - RES Instruction, One-Byte, Signature, for backward
    - A25L016: 16M-bit /2M-byte                                        compatibility
Flexible Sector Architecture with 4KB sectors                         A25L016 (14h)

    - Sector Erase (4K-bytes) in 80ms (typical)                   Package options
                                                                    - 8-pin SOP (150/209mil), 16-pin SOP (300mil), 8-pin DIP
    - Block Erase (64K-bytes) in 500ms (typical)                      (300mil) or 8-pin WSON (6*5mm)
Page Program (up to 256 Bytes) in 2ms (typical)                    - All Pb-free (Lead-free) products are RoHS compliant
2.7 to 3.6V Single Supply Voltage
Dual input / output instructions resulting in an equivalent      Provide 64Bytes Security ID (application note is available by
                                                                     request)
    clock frequency of 200MHz:

    - Dual Output Fast Read Instruction

    - Dual Input and Output Fast Read Instruction
SPI Bus Compatible Serial Interface
100MHz Clock Rate (maximum)
16Mbit Flash memory

    - Uniform 4-Kbyte sectors
    - Uniform 64-Kbyte blocks

GENERAL DESCRIPTION                                              sectors. Each sector is composed of 16 pages. Each page is
                                                                 256 bytes wide. Thus, the whole memory can be viewed as
The A25L016 is 16M bit Serial Flash Memory, with advanced        consisting of 8,192 pages, or 2,097,152 bytes.
write protection mechanisms, accessed by a high speed            The whole memory can be erased using the Chip Erase
SPI-compatible bus.                                              instruction, a block at a time, using Block Erase instruction, or a
                                                                 sector at a time, using the Sector Erase instruction.
The memory can be programmed 1 to 256 bytes at a time,
using the Page Program instruction.
The memory is organized as 32 blocks, each containing 16

Pin Configurations

                             SOP8 Connections                     SOP16 Connections

                                                                 A25L016

                            A25L016                              HOLD 1    16 C
                                                                    VCC 2  15 DIO
                              S1   8 VCC                             DU 3  14 DU
                            DO 2   7 HOLD
                                   6C                                DU 4  13 DU
                              W3   5 DIO
                            VSS 4                                    DU 5  12 DU
                                                                     DU 6  11 DU
                                                                           10 VSS
                                                                       S7
                                                                    DO 8    9W

                                                                 Note:
                                                                 DU = Do not Use

(March, 2012, Version 2.0)                                    1                   AMIC Technology Corp.
                                                                                           A25L016 Series

Pin Configurations (Continued)                                          WSON8 Connections

                            DIP8 Connections

                               A25L016                                            A25L016

                                 S1   8 VCC                              S1       8 VCC
                               DO 2   7 HOLD
                                      6C                               DO 2       7 HOLD
                                 W3   5 DIO                                       6C
                               VSS 4                                    W3        5 DIO
                                                                       VSS 4

Block Diagram                    Control Logic           High Voltage
                                                          Generator
                      HOLD     Address register
                           W     and Counter     I/O Shift Register
                            S
                            C                           256 Byte
                                                       Data Buffer
                          DIO
                          DO                                              1FFFFF

                                      Y Decoder                                             Status
                                                                                           Register

                                                                                                        Size of the
                                                                                                      memory area

                                                 00000h                000FFh

                                                 256 Byte (Page Size)

                                                         X Decoder

(March, 2012, Version 2.0)                               2                        AMIC Technology Corp.
Pin Descriptions                                                                A25L016 Series

   Pin No.                  Description                              Logic Symbol
                                                                             VCC
C           Serial Clock

DIO         Serial Data Input 1

DO          Serial Data Output 2                                     DIO            DO

S           Chip Select                                              C

                                                                     S     A25L016

W           Write Protect                                            W

HOLD        Hold                                                     HOLD

VCC         Supply Voltage

VSS         Ground                                                         VSS

Notes:
1. The DIO is also used as an output pin when the Fast

   Read Dual Output instruction and the Fast Read Dual
   Input-Output instruction are executed.
2. The DO is also used as an input pin when the Fast
   Read Dual Input-Output instruction.

SIGNAL DESCRIPTION                                                   Status Register cycle is in progress, the device will be in the
                                                                     Standby mode (this is not the Deep Power-down mode).
Serial Data Output (DO). This output signal is used to
transfer data serially out of the device. Data is shifted out on     Driving Chip Select ( S ) Low enables the device, placing it in
the falling edge of Serial Clock (C).                                the active power mode.
The DO pin is also used as an input pin when the Fast Read
Dual Input-Output instruction and Dual Input Fast Program is         After Power-up, a falling edge on Chip Select ( S ) is required
executed.                                                            prior to the start of any instruction.
Serial Data Input (DIO). This input signal is used to transfer
data serially into the device. It receives instructions,             Hold (HOLD ). The Hold ( HOLD ) signal is used to pause
addresses, and the data to be programmed. Values are                 any serial communications with the device without
latched on the rising edge of Serial Clock (C).                      deselecting the device.
The DIO pin is also used as an output pin when the Fast              During the Hold condition, the Serial Data Output (DO) is
Read Dual Output instruction and the Fast Read Dual                  high impedance, and Serial Data Input (DIO) and Serial
Input-Output instruction are executed.                               Clock (C) are Don't Care. To start the Hold condition, the
Serial Clock (C). This input signal provides the timing of the
serial interface. Instructions, addresses, or data present at        device must be selected, with Chip Select ( S ) driven Low.
Serial Data Input (DIO) are latched on the rising edge of
Serial Clock (C). Data on Serial Data Output (DO) changes            Write Protect ( W ). The main purpose of this input signal is
after the falling edge of Serial Clock (C).                          to freeze the size of the area of memory that is protected
                                                                     against program or erase instructions (as specified by the
Chip Select ( S ). When this input signal is High, the device        values in the BP2, BP1, and BP0 bits of the Status Register).
is deselected and Serial Data Output (DO) is at high
impedance. Unless an internal Program, Erase or Write

(March, 2012, Version 2.0)                                        3        AMIC Technology Corp.
SPI MODES                                                                                        A25L016 Series

These devices can be driven by a microcontroller with its SPI       falling edge of Serial Clock (C).
peripheral running in either of the two following modes:            The difference between the two modes, as shown in Figure 2,
CPOL=0, CPHA=0                                                    is the clock polarity when the bus master is in Stand-by mode
CPOL=1, CPHA=1                                                    and not transferring data:
For these two modes, input data is latched in on the rising          C remains at 0 for (CPOL=0, CPHA=0)
edge of Serial Clock (C), and output data is available from the      C remains at 1 for (CPOL=1, CPHA=1)

Figure 1. Bus Master and Memory Devices on the SPI Bus

SPI Interface with          SDO
(CPOL, CPHA)                SDI
= (0, 0) or (1, 1)          SCK

   Bus Master                    C DO DIO                           C DO DIO      C DO DIO
(ST6, ST7, ST9,
                                   SPI Memory                         SPI Memory    SPI Memory
  ST10, Other)                         Device                            Device         Device

CS3 CS2 CS1                         S W HOLD                          S W HOLD       S W HOLD

Note: The Write Protect ( W ) and Hold ( HOLD ) signals should be driven, High or Low as appropriate.

Figure 2. SPI Modes Supported

CPOL CPHA

0  0                        C

1  1                        C

                            DIO  MSB

                            DO                                      MSB

(March, 2012, Version 2.0)                                       4                AMIC Technology Corp.
OPERATING FEATURES                                                                                   A25L016 Series

Page Programming                                                      WIP bit. The Write In Progress (WIP) bit indicates whether
                                                                      the memory is busy with a Write Status Register, Program or
To program one data byte, two instructions are required: Write        Erase cycle.
Enable (WREN), which is one byte, and a Page Program (PP)
sequence, which consists of four bytes plus data. This is             WEL bit. The Write Enable Latch (WEL) bit indicates the
followed by the internal Program cycle (of duration tPP).             status of the internal Write Enable Latch.
To spread this overhead, the Page Program (PP) instruction
allows up to 256 bytes to be programmed at a time (changing           BP2, BP1, BP0 bits. The Block Protect (BP2, BP1, BP0) bits
bits from 1 to 0), provided that they lie in consecutive              are non-volatile. They define the size of the area to be
addresses on the same page of memory.                                 software protected against Program and Erase instructions.

Sector Erase, Block Erase, and Chip Erase                             SRWD bit. The Status Register Write Disable (SRWD) bit is

The Page Program (PP) instruction and Dual Input Fast                 operated in conjunction with the Write Protect ( W ) signal.
Program (DIFP) instruction allow bits to be reset from 1 to 0.        The Status Register Write Disable (SRWD) bit and Write
Before this can be applied, the bytes of memory need to have
been erased to all 1s (FFh). This can be achieved, a sector at        Protect ( W ) signal allow the device to be put in the Hardware
a time, using the Sector Erase (SE) instruction, a block at a         Protected mode. In this mode, the non-volatile bits of the
time, using the Block Erase (BE) instruction, or throughout the       Status Register (SRWD, BP2, BP1, BP0) become read-only
entire memory, using the Chip Erase (CE) instruction. This            bits.
starts an internal Erase cycle (of duration tSE, tBE, or tCE).
The Erase instruction must be preceded by a Write Enable              Protection Modes
(WREN) instruction.
                                                                      The environments where non-volatile memory devices are
Polling During a Write, Program or Erase Cycle                        used can be very noisy. No SPI device can operate correctly
                                                                      in the presence of excessive noise. To help combat this, the
A further improvement in the time to Write Status Register            A25L016 boasts the following data protection mechanisms:
(WRSR), Program (PP) or Erase (SE, BE, or CE) can be                   Power-On Reset and an internal timer (tPUW) can provide
achieved by not waiting for the worst case delay (tW, tPP, tSE,
tBE, tCE). The Write In Progress (WIP) bit is provided in the             protection against inadvertent changes while the power
Status Register so that the application program can monitor               supply is outside the operating specification.
its value, polling it to establish when the previous Write cycle,      Program, Erase and Write Status Register instructions are
Program cycle or Erase cycle is complete.                                 checked that they consist of a number of clock pulses that
                                                                          is a multiple of eight, before they are accepted for
Active Power, Stand-by Power and Deep                                     execution.
Power-Down Modes                                                       All instructions that modify data must be preceded by a
                                                                          Write Enable (WREN) instruction to set the Write Enable
When Chip Select ( S ) is Low, the device is enabled, and in              Latch (WEL) bit. This bit is returned to its reset state by
the Active Power mode.                                                    the following events:
                                                                          - Power-up
When Chip Select ( S ) is High, the device is disabled, but               - Write Disable (WRDI) instruction completion
could remain in the Active Power mode until all internal cycles           - Write Status Register (WRSR) instruction completion
have completed (Program, Erase, Write Status Register). The               - Page Program (PP) instruction completion
device then goes in to the Stand-by Power mode. The device                - Sector Erase (SE) instruction completion
consumption drops to ICC1.                                                - Block Erase (BE) instruction completion
The Deep Power-down mode is entered when the specific                     - Chip Erase (CE) instruction completion
instruction (the Deep Power-down Mode (DP) instruction) is             The Block Protect (BP2, BP1, BP0) bits allow part of the
executed. The device consumption drops further to ICC2. The               memory to be configured as read-only. This is the
device remains in this mode until another specific instruction            Software Protected Mode (SPM).
(the Release from Deep Power-down Mode and Read                        The Write Protect ( W ) signal allows the Block Protect
Electronic Signature (RES) instruction) is executed.                      (BP2, BP1, BP0) bits and Status Register Write Disable
All other instructions are ignored while the device is in the             (SRWD) bit to be protected. This is the Hardware
Deep Power-down mode. This can be used as an extra                        Protected Mode (HPM).
software protection mechanism, when the device is not in               In addition to the low power consumption feature, the
active use, to protect the device from inadvertent Write,                 Deep Power-down mode offers extra software protection
Program or Erase instructions.                                            from inadvertent Write, Program and Erase instructions, as
                                                                          all instructions are ignored except one particular instruction
Status Register                                                           (the Release from Deep Power-down instruction).

The Status Register contains a number of status and control
bits that can be read or set (as appropriate) by specific
instructions.

(March, 2012, Version 2.0)                                         5  AMIC Technology Corp.
                                                                     A25L016 Series

Table 1. Protected Area Sizes

Status Register Content                  Memory Protection

BP2 BP1 BP0                    Block(s)  Addresses          Density  Portion

0  0  0                        None      None               None     None

0  0  1                        31        1F0000h 1FFFFFh  64KB     Upper 1/32

0  1  0                        30 31   1E0000h 1FFFFFh  128KB    Upper 1/16

0  1  1                        28 31   1C0000h 1FFFFFh  256KB    Upper 1/8

1  0  0                        24 31   180000h 1FFFFFh  512KB    Upper 1/4

1  0  1                        16 31   100000h 1FFFFFh  1MB      Upper 1/2

1  1  X                        0 31    000000h 1FFFFFh  2MB      All

Note:
1. X = don't care
2. The device is ready to accept a Chip Erase instruction if, and only if, all Block Protect (BP2, BP1, BP0) are 0.

(March, 2012, Version 2.0)               6                           AMIC Technology Corp.
Hold Condition                                                                                   A25L016 Series

The Hold ( HOLD ) signal is used to pause any serial               Serial Clock (C) next goes Low. This is shown in Figure 3.
communications with the device without resetting the clocking      During the Hold condition, the Serial Data Output (DO) is high
sequence. However, taking this signal Low does not                 impedance, and Serial Data Input (DIO) and Serial Clock (C)
terminate any Write Status Register, Program or Erase cycle        are Don't Care.
that is currently in progress.                                     Normally, the device is kept selected, with Chip Select ( S )
To enter the Hold condition, the device must be selected, with     driven Low, for the whole duration of the Hold condition. This
Chip Select ( S ) Low.                                             is to ensure that the state of the internal logic remains
The Hold condition starts on the falling edge of the Hold          unchanged from the moment of entering the Hold condition.
(HOLD ) signal, provided that this coincides with Serial Clock     If Chip Select ( S ) goes High while the device is in the Hold
(C) being Low (as shown in Figure 3.).                             condition, this has the effect of resetting the internal logic of
The Hold condition ends on the rising edge of the Hold             the device. To restart communication with the device, it is
(HOLD ) signal, provided that this coincides with Serial Clock     necessary to drive Hold ( HOLD ) High, and then to drive
(C) being Low.                                                     Chip Select ( S ) Low. This prevents the device from going
If the falling edge does not coincide with Serial Clock (C)        back to the Hold condition.
being Low, the Hold condition starts after Serial Clock (C)
next goes Low. Similarly, if the rising edge does not coincide
with Serial Clock (C) being Low, the Hold condition ends after

Figure 3. Hold Condition Activation

      C
HOLD

                                  Hold                                      Hold
                               Condition                                 Condition
                            (standard use)                         (non-standard use)

(March, 2012, Version 2.0)                                      7  AMIC Technology Corp.
MEMORY ORGANIZATION                                                             A25L016 Series

The memory is organized as:                      Each page can be individually programmed (bits are
2,097,152 bytes (8 bits each)                   programmed from 1 to 0). The device is Sector, Block, or Chip
32 blocks (64 Kbytes each)                      Erasable (bits are erased from 0 to 1) but not Page Erasable.
512 sectors (4 Kbytes each)
8192 pages (256 bytes each)

Table 2. Memory Organization
A25L016 Address Table

Block  Sector               Address range        Block  Sector  Address range
         511                                       20     335
                            1FF000h  1FFFFFh       19           14F000h  14FFFFh
                                                   18     320
       ...                  ...      ...           17     319......      ...
                                                   16
31                                                 15     304   140000h  140FFFh
                                                   14     303   13F000h  13FFFFh
       496                  1F0000h  1F0FFFh       13
                                                   12     288
       495                  1EF000h  1EFFFFh       11     287
                                                   10
30     ...                  ...      ...                  272......      ...
                                                          271
       480                  1E0000h  1E0FFFh                    130000h  130FFFh
                                                          256   12F000h  12FFFFh
       479                  1DF000h  1DFFFFh              255

29     ...                  ...      ...                  240......      ...
                                                          239
       464                  1D0000h  1D0FFFh                    120000h  120FFFh
                                                          224   11F000h  11FFFFh
       463                  1CF000h  1CFFFFh              223

28     ...                  ...      ...                  208......      ...
                                                          207
       448                  1C0000h  1C0FFFh                    110000h  110FFFh
                                                          192   10F000h  10FFFFh
       447                  1BF000h  1BFFFFh              191

27     ...                  ...      ...                  176......      ...
                                                          175
       432                  1B0000h  1B0FFFh                    100000h  100FFFh
                                                          160   FF000h   FFFFFh
       431                  1AF000h  1AFFFFh

26     ...                  ...      ...                ...     ...      ...

       416                  1A0000h  1A0FFFh                    F0000h   F0FFFh
                                                                EF000h   EFFFFh
       415                  19F000h  19FFFFh

25     ...                  ...      ...                ...     ...      ...

       400                  190000h  190FFFh                    E0000h   E0FFFh
                                                                DF000h   DFFFFh
       399                  18F000h  18FFFFh

24     ...                  ...      ...                ...     ...      ...

       384                  180000h  180FFFh                    D0000h   D0FFFh
                                                                CF000h   CFFFFh
       383                  17F000h  17FFFFh

23     ...                  ...      ...                ...     ...      ...

       368                  170000h  170FFFh                    C0000h   C0FFFh
                                                                BF000h   BFFFFh
       367                  16F000h  16FFFFh

22     ...                  ...      ...                ...     ...      ...

       352                  160000h  160FFFh                    B0000h   B0FFFh
                                                                AF000h   AFFFFh
       351                  15F000h  15FFFFh

21     ...                  ...      ...                ...     ...      ...

       336                  150000h  150FFFh                    A0000h   A0FFFh

(March, 2012, Version 2.0)                    8                 AMIC Technology Corp.
                                                                   A25L016 Series

Memory Organization (continued)

Block  Sector               Address range      Block  Sector  Address range
   9     159                                      3      63
   8                        9F000h  9FFFFh        2           3F000h  3FFFFh
         144                                      1      48
         143...             ...     ...                  47......     ...
                                                  0
                            90000h  90FFFh               32   30000h  30FFFh
                            8F000h  8FFFFh               31   2F000h  2FFFFh

       ...                  ...     ...                  16......     ...
                                                         15
       128                  80000h  80FFFh                    20000h  20FFFh
                                                         4    1F000h  1FFFFh
       127                  7F000h  7FFFFh               3
                                                         2
7      ...                  ...     ...                  1... ...     ...
                                                         0
       112                  70000h  70FFFh                    10000h  10FFFh
                                                              0F000h  0FFFFh
       111                  6F000h  6FFFFh

6      ...                  ...     ...               ...     ...     ...

       96                   60000h  60FFFh                    04000h  04FFFh
                                                              03000h  03FFFh
       95                   5F000h  5FFFFh                    02000h  02FFFh
                                                              01000h  01FFFh
5      ...                  ...     ...                       00000h  00FFFh

       80                   50000h  50FFFh

4      79                   4F000h  4FFFFh

       ...                  ...     ...

       64                   40000h  40FFFh

(March, 2012, Version 2.0)                  9                 AMIC Technology Corp.
                                                                                                     A25L016 Series

INSTRUCTIONS                                                           can be driven High after any bit of the data-out sequence is
                                                                       being shifted out.
All instructions, addresses and data are shifted in and out of         In the case of a Page Program (PP), Sector Erase (SE), Block
the device, most significant bit first.                                Erase (BE), Chip Erase (CE), Write Status Register (WRSR),
Serial Data Input (DIO) is sampled on the first rising edge of         Write Enable (WREN), Write Disable (WRDI) or Deep

Serial Clock (C) after Chip Select ( S ) is driven Low. Then, the      Power-down (DP) instruction, Chip Select ( S ) must be driven
one-byte instruction code must be shifted in to the device,            High exactly at a byte boundary, otherwise the instruction is
most significant bit first, on Serial Data Input (DIO), each bit
being latched on the rising edges of Serial Clock (C).                 rejected, and is not executed. That is, Chip Select ( S ) must
The instruction set is listed in Table 3.                              driven High when the number of clock pulses after Chip Select
Every instruction sequence starts with a one-byte instruction
code. Depending on the instruction, this might be followed by          ( S ) being driven Low is an exact multiple of eight.
address bytes, or by data bytes, or by both or none.
In the case of a Read Data Bytes (READ), Read Data Bytes at            All attempts to access the memory array during a Write Status
Higher Speed (Fast_Read), Read Identification (RDID), Read             Register cycle, Program cycle or Erase cycle are ignored, and
Electronic Manufacturer and Device Identification (REMS),              the internal Write Status Register cycle, Program cycle or
Read Status Register (RDSR) or Release from Deep                       Erase cycle continues unaffected.
Power-down, Read Device Identification and Read Electronic
Signature (RES) instruction, the shifted-in instruction se-

quence is followed by a data-out sequence. Chip Select ( S )

Table 3. Instruction Set

Instruction                 Description                                      One-byte     Address    Dummy      Data
                                                                        Instruction Code   Bytes      Bytes    Bytes
WREN            Write Enable                                           0000 0110 06h           0
WRDI            Write Disable                                          0000 0100 04h           0         0        0
RDSR            Read Status Register                                   0000 0101 05h           0         0        0
WRSR            Write Status Register                                  0000 0001 01h           0         0     1 to
READ            Read Data Bytes                                        0000 0011 03h           3         0        1
FAST_READ       Read Data Bytes at Higher Speed                        0000 1011 0Bh           3         0     1 to
FAST_READ_DUAL  Read Data Bytes at Higher Speed by                     00111011 3Bh                      1     1 to
_OUTPUT         Dual Output (1)                                                                3
FAST_READ_DUAL  Read Data Bytes at Higher Speed by                     10111011 BBh                      1     1 to
_INPUT-OUTPUT   Dual Input and Dual Output (1)                                               3(2)
PP              Page Program                                           0000 0010 02h                    1(2)   1 to
SE              Sector Erase                                           0010 0000 20h           3
BE              Block Erase                                            1101 1000 D8h           3         0    1 to 256
CE              Chip Erase                                             1100 0111 C7h           3         0        0
DP              Deep Power-down                                        1011 1001 B9h           0         0        0
RDID            Read Device Identification                             1001 1111 9Fh           0         0        0
                Read Electronic Manufacturer & Device                                          0         0        0
REMS            Identification                                         1001 0000 90h         1(3)        0
                Release from Deep Power-down, and                                                              1 to
RES             Read Electronic Signature                              1010 1011 ABh           0         2
                                                                                                               1 to
                Release from Deep Power-down                                                   0         3
                                                                                                               1 to
                                                                                                         0
                                                                                                                  0

Note: (1) DIO = (D6, D4, D2, D0)
            DO = (D7, D5, D3, D1)

        (2) Dual Input, DIO = (A22, A20, A18, ........., A6, A4, A2, A0)
                           DO = (A23, A21, A19, ........, A7, A5, A3, A1)

       (3) ADD= (00h) will output manufacturer's ID first and ADD=(01h) will output device ID first

(March, 2012, Version 2.0)                                         10                     AMIC Technology Corp.
Write Enable (WREN)                                                                                  A25L016 Series

The Write Enable (WREN) instruction (Figure 4.) sets the              instruction.
Write Enable Latch (WEL) bit.                                         The Write Enable (WREN) instruction is entered by driving
The Write Enable Latch (WEL) bit must be set prior to every           Chip Select ( S ) Low, sending the instruction code, and then
Page Program (PP), Sector Erase (SE), Block Erase (BE),               driving Chip Select ( S ) High.
Chip Erase (CE) and Write Status Register (WRSR)

Figure 4. Write Enable (WREN) Instruction Sequence

                               S

                                                   01 23 45 67
                               C

                                                             Instruction
                            DIO

                                                  High Impedance
                            DO

Write Disable (WRDI)                                                   Power-up

The Write Disable (WRDI) instruction (Figure 5.) resets the            Write Disable (WRDI) instruction completion
                                                                       Write Status Register (WRSR) instruction completion
Write Enable Latch (WEL) bit.                                          Page Program (PP) instruction completion
The Write Disable (WRDI) instruction is entered by driving Chip        Sector Erase (SE) instruction completion
Select ( S ) Low, sending the instruction code, and then driving       Block Erase (BE) instruction completion
Chip The Write Enable Latch (WEL) bit is reset under the               Chip Erase (CE) instruction completion
following conditions:

Figure 5. Write Disable (WRDI) Instruction Sequence

                               S

                                                   01 23 45 67
                               C

                                                             Instruction
                            DIO

                                                  High Impedance
                            DO

(March, 2012, Version 2.0)                                        11      AMIC Technology Corp.
Read Status Register (RDSR)                                                                    A25L016 Series

The Read Status Register (RDSR) instruction allows the           reset to 0 no such cycle is in progress.
Status Register to be read. The Status Register may be read      WEL bit. The Write Enable Latch (WEL) bit indicates the
at any time, even while a Program, Erase or Write Status         status of the internal Write Enable Latch. When set to 1 the
Register cycle is in progress. When one of these cycles is in    internal Write Enable Latch is set, when set to 0 the internal
progress, it is recommended to check the Write In Progress       Write Enable Latch is reset and no Write Status Register,
(WIP) bit before sending a new instruction to the device. It is  Program or Erase instruction is accepted.
also possible to read the Status Register continuously, as
shown in Figure 6.                                               BP2, BP1, BP0 bits. The Block Protect (BP2, BP1, BP0) bits
                                                                 are non-volatile. They define the size of the area to be
Table 4. Status Register Format                                  software protected against Program and Erase instructions.
                                                                 These bits are written with the Write Status Register (WRSR)
  b7 b6          b5 b4 b3 b2 b1 b0                               instruction. When one or more of the Block Protect (BP2,
SRWD 0            0 BP2 BP1 BP0 WEL WIP                          BP1, BP0) bits is set to 1, the relevant memory area (as
                                                                 defined in Table 1.) becomes protected against Page
Status Register                                                  Program (PP), Sector Erase (SE), and Block Erase (BE)
Write Protect                                                   instructions. The Block Protect (BP2, BP1, BP0) bits can be
                                                                 written provided that the Hardware Protected mode has not
                 Block Protect Bits                              been set. The Chip Erase (CE) instruction is executed if, and
                    Write Enable Latch Bit                       only if, all Block Protect (BP2, BP1, BP0) bits are 0.
                                     Write In Progress Bit
                                                                 SRWD bit. The Status Register Write Disable (SRWD) bit is
The status and control bits of the Status Register are as
follows:                                                         operated in conjunction with the Write Protect ( W ) signal.
WIP bit. The Write In Progress (WIP) bit indicates whether       The Status Register Write Disable (SRWD) bit and Write
the memory is busy with a Write Status Register, Program or      Protect ( W ) signal allow the device to be put in the
Erase cycle. When set to 1, such a cycle is in progress, when    Hardware Protected mode (when the Status Register Write
                                                                 Disable (SRWD) bit is set to 1, and Write Protect ( W ) is
                                                                 driven Low). In this mode, the non-volatile bits of the Status
                                                                 Register (SRWD, BP2, BP1, BP0) become read-only bits and
                                                                 the Write Status Register (WRSR) instruction is no longer
                                                                 accepted for execution.

Figure 6. Read Status Register (RDSR) Instruction Sequence and Data-Out Sequence

S

                   0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
   C

                            Instruction
DIO

                                  Status Register Out                Status Register Out

                  High Impedance  7654 3210765432107
DO

                                  MSB                                MSB

(March, 2012, Version 2.0)                                       12       AMIC Technology Corp.
Write Status Register (WRSR)                                                                  A25L016 Series

The Write Status Register (WRSR) instruction allows new        Write Status Register cycle is in progress, the Status
values to be written to the Status Register. Before it can be  Register may still be read to check the value of the Write In
accepted, a Write Enable (WREN) instruction must               Progress (WIP) bit. The Write In Progress (WIP) bit is 1
previously have been executed. After the Write Enable          during the self-timed Write Status Register cycle, and is 0
(WREN) instruction has been decoded and executed, the          when it is completed. When the cycle is completed, the
device sets the Write Enable Latch (WEL).                      Write Enable Latch (WEL) is reset.
The Write Status Register (WRSR) instruction is entered by     The Write Status Register (WRSR) instruction allows the
                                                               user to change the values of the Block Protect (BP2, BP1,
driving Chip Select ( S ) Low, followed by the instruction     BP0) bits, to define the size of the area that is to be treated
code and the data byte on Serial Data Input (DIO).             as read-only, as defined in Table 1. The Write Status
The instruction sequence is shown in Figure 7. The Write       Register (WRSR) instruction also allows the user to set or
Status Register (WRSR) instruction has no effect on b6, b5,    reset the Status Register Write Disable (SRWD) bit in
b1 and b0 of the Status Register. b6 and b5 are always read    accordance with the Write Protect ( W ) signal. The Status
as 0.                                                          Register Write Disable (SRWD) bit and Write Protect ( W )
                                                               signal allow the device to be put in the Hardware Protected
Chip Select ( S ) must be driven High after the eighth bit of  Mode (HPM). The Write Status Register (WRSR) instruction
the data byte has been latched in. If not, the Write Status    is not executed once the Hardware Protected Mode (HPM)
Register (WRSR) instruction is not executed. As soon as        is entered.

Chip Select ( S ) is driven High, the self-timed Write Status
Register cycle (whose duration is tW) is initiated. While the

Figure 7. Write Status Register (WRSR) Instruction Sequence

                            S

                                           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
                            C

                                 Instruction                               Status
                                                                        Register In

                            DIO                                    7654 3210

                            DO   High Impedance                    MSB

(March, 2012, Version 2.0)                                     13                    AMIC Technology Corp.
                                                                                                    A25L016 Series

Table 5. Protection Modes

W       SRWD  Mode          Write Protection of the                              Memory Content
                                 Status Register
Signal  Bit                                                               Protected Area1           Unprotected Area1

1       0     Software      Status Register is Writable (if               Protected against Page    Ready to accept Page
0       0     Protected     the WREN instruction has set                  Program, Dual Input Fast  Program, Dual Input Fast
1       1                   the WEL bit).                                 Program, Sector Erase,    Program, Sector Erase,
                (SPM)       The values in the SRWD, BP2,                  Block Erase, and Chip     and Block Erase
                            BP1, and BP0 bits can be                      Erase                     instructions
                            changed

                            Status Register is Hardware                   Protected against Page    Ready to accept Page

              Hardware write protected.                                   Program, Dual Input Fast Program, Dual Input Fast

0       1     Protected The values in the SRWD, BP2, Program, Sector Erase,                         Program, Sector Erase,

              (HPM) BP1, and BP0 bits cannot be Block Erase, and Chip                               and Block Erase

                            changed                                       Erase                     instructions

Note: 1. As defined by the values in the Block Protect (BP2, BP1, BP0) bits of the Status Register, as shown in Table 1.

The protection features of the device are summarized in Table             Register are rejected, and are not accepted for execution).
5.                                                                        As a consequence, all the data bytes in the memory area
When the Status Register Write Disable (SRWD) bit of the                  that are software protected (SPM) by the Block Protect
Status Register is 0 (its initial delivery state), it is possible to      (BP2, BP1, BP0) bits of the Status Register, are also
write to the Status Register provided that the Write Enable               hardware protected against data modification.
Latch (WEL) bit has previously been set by a Write Enable             Regardless of the order of the two events, the Hardware
(WREN) instruction, regardless of the whether Write Protect           Protected Mode (HPM) can be entered:

( W ) is driven High or Low.                                           by setting the Status Register Write Disable (SRWD) bit
When the Status Register Write Disable (SRWD) bit of the
Status Register is set to 1, two cases need to be considered,             after driving Write Protect ( W ) Low
                                                                       or by driving Write Protect ( W ) Low after setting the
depending on the state of Write Protect ( W ):
                                                                          Status Register Write Disable (SRWD) bit.
If Write Protect ( W ) is driven High, it is possible to write       The only way to exit the Hardware Protected Mode (HPM)
    to the Status Register provided that the Write Enable
    Latch (WEL) bit has previously been set by a Write                once entered is to pull Write Protect ( W ) High.
    Enable (WREN) instruction.
                                                                      If Write Protect ( W ) is permanently tied High, the Hardware
If Write Protect (W) is driven Low, it is not possible to            Protected Mode (HPM) can never be activated, and only the
    write to the Status Register even if the Write Enable Latch       Software Protected Mode (SPM), using the Block Protect
    (WEL) bit has previously been set by a Write Enable               (BP2, BP1, BP0) bits of the Status Register, can be used.
    (WREN) instruction. (Attempts to write to the Status

(March, 2012, Version 2.0)                                            14                   AMIC Technology Corp.
Read Data Bytes (READ)                                                                        A25L016 Series

The device is first selected by driving Chip Select ( S ) Low.  therefore, be read with a single Read Data Bytes (READ)
The instruction code for the Read Data Bytes (READ)             instruction. When the highest address is reached, the
instruction is followed by a 3-byte address (A23-A0), each bit  address counter rolls over to 000000h, allowing the read
being latched-in during the rising edge of Serial Clock (C).    sequence to be continued indefinitely.
Then the memory contents, at that address, is shifted out on    The Read Data Bytes (READ) instruction is terminated by
Serial Data Output (DO), each bit being shifted out, at a       driving Chip Select ( S ) High. Chip Select ( S ) can be driven
maximum frequency fR, during the falling edge of Serial Clock   High at any time during data output. Any Read Data Bytes
(C).                                                            (READ) instruction, while an Erase, Program or Write cycle is
The instruction sequence is shown in Figure 8. The first byte   in progress, is rejected without having any effects on the
addressed can be at any location. The address is                cycle that is in progress.
automatically incremented to the next higher address after
each byte of data is shifted out. The whole memory can,

Figure 8. Read Data Bytes (READ) Instruction Sequence and Data-Out Sequence

S

     0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39

C

                            Instruction                   24-Bit Address

DIO                                      23 22 21 3 2 1 0

                                                     MSB                       Data Out 1  Data Out 2
                     High Impedance
DO                                                                        76543210 7

                                                                          MSB

     Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                      15             AMIC Technology Corp.
Read Data Bytes at Higher Speed (FAST_READ)                                                     A25L016 Series

The device is first selected by driving Chip Select ( S ) Low.   Speed (FAST_READ) instruction. When the highest address
The instruction code for the Read Data Bytes at Higher           is reached, the address counter rolls over to 000000h,
Speed (FAST_READ) instruction is followed by a 3-byte            allowing the read sequence to be continued indefinitely.
address (A23-A0) and a dummy byte, each bit being                The Read Data Bytes at Higher Speed (FAST_READ)
latched-in during the rising edge of Serial Clock (C). Then the  instruction is terminated by driving Chip Select ( S ) High.
memory contents, at that address, is shifted out on Serial       Chip Select ( S ) can be driven High at any time during data
Data Output (DO), each bit being shifted out, at a maximum       output. Any Read Data Bytes at Higher Speed (FAST_READ)
frequency fC, during the falling edge of Serial Clock (C).       instruction, while an Erase, Program or Write cycle is in
The instruction sequence is shown in Figure 9. The first byte    progress, is rejected without having any effects on the cycle
addressed can be at any location. The address is                 that is in progress.
automatically incremented to the next higher address after
each byte of data is shifted out. The whole memory can,
therefore, be read with a single Read Data Bytes at Higher

Figure 9. Read Data Bytes at Higher Speed (FAST_READ) Instruction Sequence and Data-Out Sequence

S

                            0 1 2 3 4 5 6 7 8 9 10 28 29 30 31

C

                            Instruction                          24-Bit Address

DIO                                      23 22 21 3 2 1 0

                                         MSB

                     High Impedance
DO

S
            32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47

C

                     Dummy Byte

DIO  7654 3 21 0

                                                                 Data Out 1           Data Out 2

DO                                       76 5 4 3 2 1 0 76 5 4 3 2 1 0 7

                                         MSB                                     MSB              MSB

                            Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                       16                      AMIC Technology Corp.
Fast Read Dual Output (3Bh)                                                                  A25L016 Series

The Fast Read Dual Output (3Bh) instruction is similar to the  accomplished by adding eight "dummy" clocks after the
Fast Read (0Bh) instruction except the data is output on two   24-bit address as shown in figure 10. The dummy clocks
pins, DO and DIO, instead of just DO. This allows data to be   allow the device's internal circuits additional time for setting
transferred from the A25L016 at twice the rate of standard     up the initial address. The input data during the dummy
SPI devices.                                                   clocks is "don't care". However, the DIO pin should be
Similar to the Fast Read instruction, the Fast Read Dual       high-impedance prior to the falling edge of the first data out
Output instruction can operate at the highest possible         clock.
frequency of fC (See AC Characteristics). This is

Figure 10. FAST_READ_DUAL_OUTPUT Instruction Sequence and Data-Out Sequence

S

                            0 1 2 3 4 5 6 7 8 9 10 28 29 30 31

C

                            Instruction       24-Bit Address

DIO                                      23 22 21 3 2 1 0

                                         MSB

                     High Impedance
DO

S
            32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47

C

                            Dummy Byte   DIO switches from input to output

DIO  76543 21 06420642064206420

DO                                       75 3 1 7 5 3 1 75 3 1 7 5 3 1 7

                                         MSB                                   MSB                          MSB

                                                Data Out 1         Data Out 2       Data Out 3  Data Out 4

                            Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                     17                               AMIC Technology Corp.
Fast Read Dual Input-Output (BBh)                                                             A25L016 Series

The Fast Read Dual Input-Output (BBh) instruction is similar    accomplished by adding four "dummy" clocks after the 24-bit
to the Fast_Read (0Bh) instruction except the data is input     address as shown in figure 11. The dummy clocks allow the
and output on two pins, DO and DIO, instead of just DO. This    device's internal circuits additional time for setting up the
allows data to be transferred from the A25L016 at twice the     initial address. The input data during the dummy clocks is
rate of standard SPI devices.                                   "don't care". However, the DIO and DO pins should be
Similar to the Fast Read instruction, the Fast Read Dual        high-impedance prior to the falling edge of the first data out
Output instruction can operate at the highest possible          clock.
frequency of fC (See AC Characteristics). This is

Figure 11. FAST_READ_DUAL_INPUT-OUTPUT Instruction Sequence and Data-Out Sequence

S

                            0 1 2 3 4 5 6 7 8 9 10 16 17 18 19

C

                            Instruction      24-Bit Address

DIO                                          22 20 18               6420
                High Impedance               MSB                    7531

DO                                           23 21 19

S

     20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35

C

     Dummy                  DIO switches from input to output
       Byte

DIO  3210 64206420642 06420642 0

DO                          7531 75317531753175317

                            MSB              MSB                                MSB                          MSB

                                 Data Out 1         Data Out 2      Data Out 3       Data Out 4  Data Out 5

                            Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                      18                               AMIC Technology Corp.
Page Program (PP)                                                                                      A25L016 Series

The Page Program (PP) instruction allows bytes to be                    programmed correctly within the same page. If less than 256
programmed in the memory (changing bits from 1 to 0).                   Data bytes are sent to device, they are correctly programmed
Before it can be accepted, a Write Enable (WREN) instruction            at the requested addresses without having any effects on the
must previously have been executed. After the Write Enable              other bytes of the same page.
(WREN) instruction has been decoded, the device sets the                Chip Select ( S ) must be driven High after the eighth bit of the
Write Enable Latch (WEL).                                               last data byte has been latched in, otherwise the Page
                                                                        Program (PP) instruction is not executed.
The Page Program (PP) instruction is entered by driving Chip
                                                                        As soon as Chip Select ( S ) is driven High, the self-timed
Select ( S ) Low, followed by the instruction code, three               Page Program cycle (whose duration is tPP) is initiated. While
address bytes and at least one data byte on Serial Data Input           the Page Program cycle is in progress, the Status Register
(DIO). If the 8 least significant address bits (A7-A0) are not all      may be read to check the value of the Write In Progress (WIP)
zero, all transmitted data that goes beyond the end of the              bit. The Write In Progress (WIP) bit is 1 during the self-timed
current page are programmed from the start address of the               Page Program cycle, and is 0 when it is completed. At some
same page (from the address whose 8 least significant bits              unspecified time before the cycle is completed, the Write
                                                                        Enable Latch (WEL) bit is reset.
(A7-A0) are all zero). Chip Select ( S ) must be driven Low for         A Page Program (PP) instruction applied to a page which is
the entire duration of the sequence.                                    protected by the Block Protect (BP2, BP1, BP0) bits (see
The instruction sequence is shown in Figure 12. If more than            table 1 and table 2) is not executed.
256 bytes are sent to the device, previously latched data are
discarded and the last 256 data bytes are guaranteed to be

Figure 12. Page Program (PP) Instruction Sequence

S

               0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
C

                            Instruction                             24-Bit Address       Data Byte 1

DIO                                      23 22 21 3 2 1 0 7 6 5 4 3 2 1 0

                                         MSB                                        MSB

S                                                                                   2072
                                                                                        2073
          40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55                                    2074
C                                                                                                 2075
                                                                                                       2076
                                                                                                           2077
                                                                                                                2078
                                                                                                                     2079

                            Data Byte 2       Data Byte 3                                Data Byte 256

DIO  7654321076543210 76543210

     MSB                                 MSB                                        MSB

                            Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                          19                   AMIC Technology Corp.
Sector Erase (SE)                                                                                   A25L016 Series

The Sector Erase (SE) instruction sets to 1 (FFh) all bits             instruction is not executed. As soon as Chip Select ( S ) is
inside the chosen sector. Before it can be accepted, a Write           driven High, the self-timed Sector Erase cycle (whose
Enable (WREN) instruction must previously have been ex-                duration is tSE) is initiated. While the Sector Erase cycle is in
ecuted. After the Write Enable (WREN) instruction has been             progress, the Status Register may be read to check the value
decoded, the device sets the Write Enable Latch (WEL).                 of the Write In Progress (WIP) bit. The Write In Progress
The Sector Erase (SE) instruction is entered by driving Chip           (WIP) bit is 1 during the self-timed Sector Erase cycle, and is
Select ( S ) Low, followed by the instruction code on Serial           0 when it is completed. At some unspecified time before the
Data Input (DIO). Chip Select ( S ) must be driven Low for the         cycle is completed, the Write Enable Latch (WEL) bit is reset.
entire duration of the sequence.                                       A Sector Erase (SE) instruction applied to a page which is
The instruction sequence is shown in Figure 13. Chip Select            protected by the Block Protect (BP2, BP1, BP0) bits (see
( S ) must be driven High after the eighth bit of the instruction      table 1 and table 2) is not executed.
code has been latched in, otherwise the Sector Erase

Figure 13. Sector Erase (SE) Instruction Sequence

S

               0 1 2 3 4 5 6 7 8 9 10 28 29 30 31
C

                            Instruction                                24-Bit Address

DIO                                      23 22 21 3 2 1 0

                                         MSB

     Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                         20                  AMIC Technology Corp.
Block Erase (BE)                                                                                    A25L016 Series

The Block Erase (BE) instruction sets to 1 (FFh) all bits inside       instruction is not executed. As soon as Chip Select ( S ) is
the chosen block. Before it can be accepted, a Write Enable            driven High, the self-timed Block Erase cycle (whose duration
(WREN) instruction must previously have been executed.                 is tBE) is initiated. While the Block Erase cycle is in progress,
After the Write Enable (WREN) instruction has been decoded,            the Status Register may be read to check the value of the
the device sets the Write Enable Latch (WEL).                          Write In Progress (WIP) bit. The Write In Progress (WIP) bit
The Block Erase (BE) instruction is entered by driving Chip            is 1 during the self-timed Block Erase cycle, and is 0 when it
Select ( S ) Low, followed by the instruction code on Serial           is completed. At some unspecified time before the cycle is
Data Input (DIO). Chip Select ( S ) must be driven Low for the         completed, the Write Enable Latch (WEL) bit is reset.
entire duration of the sequence.                                       A Block Erase (BE) instruction applied to a page which is
The instruction sequence is shown in Figure 14. Chip Select            protected by the Block Protect (BP2, BP1, BP0) bits (see
( S ) must be driven High after the eighth bit of the instruction      table 1and table 2) is not executed.
code has been latched in, otherwise the Block Erase

Figure 14. Block Erase (BE) Instruction Sequence

S

               0 1 2 3 4 5 6 7 8 9 10 28 29 30 31
C

                            Instruction                                 24-Bit Address

DIO                                                                23 22 21 3 2 1 0

                                                                   MSB

                            Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                         21                    AMIC Technology Corp.
Chip Erase (CE)                                                                                       A25L016 Series

The Chip Erase (CE) instruction sets all bits to 1 (FFh). Before       instruction is not executed. As soon as Chip Select ( S ) is
it can be accepted, a Write Enable (WREN) instruction must             driven High, the self-timed Chip Erase cycle (whose duration
previously have been executed. After the Write Enable                  is tCE) is initiated. While the Chip Erase cycle is in progress,
(WREN) instruction has been decoded, the device sets the               the Status Register may be read to check the value of the
Write Enable Latch (WEL).                                              Write In Progress (WIP) bit. The Write In Progress (WIP) bit is
The Chip Erase (CE) instruction is entered by driving Chip             1 during the self-timed Chip Erase cycle, and is 0 when it is
Select ( S ) Low, followed by the instruction code on Serial           completed. At some unspecified time before the cycle is
Data Input (DIO). Chip Select ( S ) must be driven Low for the         completed, the Write Enable Latch (WEL) bit is reset.
entire duration of the sequence.                                       The Chip Erase (CE) instruction is executed only if all Block
The instruction sequence is shown in Figure 15. Chip Select            Protect (BP2, BP1, BP0) bits are 0. The Chip Erase (CE)
( S ) must be driven High after the eighth bit of the instruction      instruction is ignored if one, or more, blocks are protected.
code has been latched in, otherwise the Block Erase

Figure 15. Chip Erase (CE) Instruction Sequence

  S
                                01 2 3 45 67

  C
                                           Instruction

DIO

      Note:. Address bits A23 to A21 are Don't Care, for A25L016.

(March, 2012, Version 2.0)                                         22  AMIC Technology Corp.
                                                                                              A25L016 Series

Deep Power-down (DP)                                                   The Deep Power-down mode automatically stops at
                                                                       Power-down, and the device always Powers-up in the
Executing the Deep Power-down (DP) instruction is the only             Standby mode.
way to put the device in the lowest consumption mode (the              The Deep Power-down (DP) instruction is entered by driving
Deep Power-down mode). It can also be used as an extra
software protection mechanism, while the device is not in              Chip Select ( S ) Low, followed by the instruction code on
active use, since in this mode, the device ignores all Write,
Program and Erase instructions.                                        Serial Data Input (DIO). Chip Select ( S ) must be driven Low
                                                                       for the entire duration of the sequence. The instruction
Driving Chip Select ( S ) High deselects the device, and puts          sequence is shown in Figure 16.
the device in the Standby mode (if there is no internal cycle
currently in progress). But this mode is not the Deep                  Chip Select ( S ) must be driven High after the eighth bit of the
Power-down mode. The Deep Power-down mode can only be                  instruction code has been latched in, otherwise the Deep
entered by executing the Deep Power-down (DP) instruction,             Power-down (DP) instruction is not executed. As soon as
to reduce the standby current (from ICC1 to ICC2, as specified in
DC Characteristics Table.).                                            Chip Select ( S ) is driven High, it requires a delay of tDP
                                                                       before the supply current is reduced to ICC2 and the Deep
Once the device has entered the Deep Power-down mode, all              Power-down mode is entered.
instructions are ignored except the Release from Deep                  Any Deep Power-down (DP) instruction, while an Erase,
Power-down and Read Electronic Signature (RES) instruction.            Program or Write cycle is in progress, is rejected without
This releases the device from this mode. The Release from              having any effects on the cycle that is in progress.
Deep Power-down and Read Electronic Signature (RES)
instruction also allows the Electronic Signature of the device
to be output on Serial Data Output (DO).

Figure 16. Deep Power-down (DP) Instruction Sequence

  S
                                                                                         tDP

                                01 2 3 45 6 7
  C

                                          Instruction

DIO

                                                                       Stand-by Mode          Deep Power-down Mode

(March, 2012, Version 2.0)                                         23                         AMIC Technology Corp.
Read Device Identification (RDID)                                                                      A25L016 Series

The Read Identification (RDID) instruction allows the 8-bit              This is followed by the 24-bit device identification, stored in
manufacturer identification code to be read, followed by two             the memory, being shifted out on Serial Data Output (DO),
bytes of device identification. The manufacturer identification          each bit being shifted out during the falling edge of Serial
is assigned by JEDEC, and has the value 37h. The device                  Clock (C).
identification is assigned by the device manufacturer, and               The instruction sequence is shown in Figure 17. The Read
indicates the memory in the first bytes (30h), and the memory            Identification (RDID) instruction is terminated by driving Chip
capacity of the device in the second byte (15h for A25L016).             Select ( S ) High at any time during data output.
Any Read Identification (RDID) instruction while an Erase, or
Program cycle is in progress, is not decoded, and has no                 When Chip Select ( S ) is driven High, the device is put in the
effect on the cycle that is in progress.                                 Stand-by Power mode. Once in the Stand-by Power mode,
                                                                         the device waits to be selected, so that it can receive, decode
The device is first selected by driving Chip Select ( S ) Low.           and execute instructions.
Then, the 8-bit instruction code for the instruction is shifted in.

Table 6. Read Identification (READ_ID) Data-Out Sequence

Manufacture Identification  Memory Type                                  Device Identification
        Manufacture ID            30h                                                        Memory Capacity
                37h                                                                                   15h

Figure 17. Read Identification (RDID) Instruction Sequence and Data-Out Sequence

   S  0 1 2 3 4 5 6 7 8 9 10 13 14 15 16 17 18 21 22 23 24 25 26 29 30 31
   C           Instruction
DIO
DO                          23 22 21  18 17 16 15 14 13                  10 9 8 7 6 5  2 10

      High Impedance        Manufacture ID                           Memory Type  Memory Capacity

(March, 2012, Version 2.0)                                           24                AMIC Technology Corp.
                                                                                             A25L016 Series

Read Electronic Manufacturer ID & Device ID (REMS)                    If the one-byte address is set to 01h, then the device ID will
                                                                      be read first and then followed by the Manufacturer ID. On
The Read Electronic Manufacturer ID & Device ID (REMS)                the other hand, if the one-byte address is set to 00h, then the
instruction allows the 8-bit manufacturer identification code to      Manufacturer ID will be read first and then followed by the
be read, followed by one byte of device identification. The           device ID.
manufacturer identification is assigned by JEDEC, and has
the value 37h for AMIC. The device identification is assigned         The instruction sequence is shown in Figure 18. The Read
by the device manufacturer, and has the value 14h for                 Electronic Manufacturer ID & Device ID (REMS) instruction is
A25L016.
Any Read Electronic Manufacturer ID & Device ID (REMS)                terminated by driving Chip Select ( S ) High at any time during
instruction while an Erase, or Program cycle is in progress, is       data output.
not decoded, and has no effect on the cycle that is in
progress.                                                             When Chip Select ( S ) is driven High, the device is put in the
                                                                      Stand-by Power mode. Once in the Stand-by Power mode,
The device is first selected by driving Chip Select ( S ) Low.        the device waits to be selected, so that it can receive, decode
The 8-bit instruction code is followed by 2 dummy bytes and           and execute instructions.
one byte address(A7~A0), each bit being latched-in on Serial
Data Input (DIO) during the rising edge of Serial Clock (C).

Table 7. Read Electronic Manufacturer ID & Device ID (REMS) Data-Out Sequence

Manufacture Identification                                            Device Identification
                37h                                                               14h

Figure 18. Read Electronic Manufacturer ID & Device ID (REMS) Instruction Sequence and Data-Out Sequence

S

                            0 1 2 3 4 5 6 7 8 9 10 20 21 22 23

C

                            Instruction       2 Dummy Bytes

DIO                                      15 14 13 3 2 1 0

                                         MSB

                    High Impedance
DO

S
           24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47

C

                       ADD(1)

DIO                         76543 21 0

                                              Manufacturer ID              Device ID

DO                                       76 5 4 3 2 1 0 76 5 4 3 2 1 0

                                         MSB                          MSB                    MSB

Notes:

(1) ADD=00h will output the manufacturer ID first and ADD=01h will output device ID first

(March, 2012, Version 2.0)                                        25       AMIC Technology Corp.
Release from Deep Power-down and Read                                                          A25L016 Series
Electronic Signature (RES)
                                                                 edge of Serial Clock (C). Then, the 8-bit Electronic Signature,
Once the device has entered the Deep Power-down mode,            stored in the memory, is shifted out on Serial Data Output
all instructions are ignored except the Release from Deep        (DO), each bit being shifted out during the falling edge of
Power-down and Read Electronic Signature (RES)                   Serial Clock (C).
instruction. Executing this instruction takes the device out of  The instruction sequence is shown in Figure 19.
the Deep Power-down mode.                                        The Release from Deep Power-down and Read Electronic
                                                                 Signature (RES) instruction is terminated by driving Chip
The instruction can also be used to read, on Serial Data
Output (DO), the 8-bit Electronic Signature, whose value for     Select ( S ) High after the Electronic Signature has been read
A25L016 is 14h.                                                  at least once. Sending additional clock cycles on Serial Clock

Except while an Erase, Program or Write Status Register          (C), while Chip Select ( S ) is driven Low, cause the
cycle is in progress, the Release from Deep Power-down and       Electronic Signature to be output repeatedly.
Read Electronic Signature (RES) instruction always provides
access to the 8-bit Electronic Signature of the device, and      When Chip Select ( S ) is driven High, the device is put in the
can be applied even if the Deep Power-down mode has not          Stand-by Power mode. If the device was not previously in the
been entered.                                                    Deep Power-down mode, the transition to the Stand-by
                                                                 Power mode is immediate. If the device was previously in the
Any Release from Deep Power-down and Read Electronic             Deep Power-down mode, though, the transition to the Stand-
Signature (RES) instruction while an Erase, Program or Write
Status Register cycle is in progress, is not decoded, and has    by Power mode is delayed by tRES2, and Chip Select ( S )
no effect on the cycle that is in progress.                      must remain High for at least tRES2 (max), as specified in AC
                                                                 Characteristics Table . Once in the Stand-by Power mode,
The device is first selected by driving Chip Select ( S ) Low.   the device waits to be selected, so that it can receive, decode
The instruction code is followed by 3 dummy bytes, each bit      and execute instructions.
being latched-in on Serial Data Input (DIO) during the rising

Figure 19. Release from Deep Power-down and Read Electronic Signature (RES) Instruction Sequence and
Data-Out Sequence

S

     0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38

C

     Instruction                          3 Dummy Bytes                                         tRES2

DIO                                  23 22 21 3 2 1 0

                                     MSB

                     High Impedance                                  76543210
DO

                                                                     MSB

                                                                     Deep Power-down Mode              Stand-by Mode

                                     Note: The value of the 8-bit Electronic Signature is 14h.

(March, 2012, Version 2.0)                                       26                             AMIC Technology Corp.
                                                                     A25L016 Series

Figure 20. Release from Deep Power-down (RES) Instruction Sequence

S
                                                                                       tRES1

                               01 2 3 45 6 7
C

                                         Instruction
DIO

                                 High Impedance
DO

                                                                       Deep Power-down Mode Stand-by Mode

Driving Chip Select ( S ) High after the 8-bit instruction byte  previously in the Deep Power-down mode, though, the
has been received by the device, but before the whole of the     transition to the Stand-by Power mode is delayed by tRES1,
8-bit Electronic Signature has been transmitted for the first
time (as shown in Figure 20.), still insures that the device is  and Chip Select ( S ) must remain High for at least tRES1 (max),
put into Stand-by Power mode. If the device was not pre-         as specified in AC Characteristics Table. Once in the
viously in the Deep Power-down mode, the transition to the       Stand-by Power mode, the device waits to be selected, so
Stand-by Power mode is immediate. If the device was              that it can receive, decode and execute instructions.

(March, 2012, Version 2.0)                                       27  AMIC Technology Corp.
POWER-UP AND POWER-DOWN                                                                              A25L016 Series

At Power-up and Power-down, the device must not be                      tPUW after VCC passed the VWI threshold
                                                                       - tVSL afterVCC passed the VCC(min) level
selected (that is Chip Select ( S ) must follow the voltage            These values are specified in Table 8.
applied on VCC) until VCC reaches the correct value:                   If the delay, tVSL, has elapsed, after VCC has risen above
                                                                       VCC(min), the device can be selected for READ instructions
VCC (min) at Power-up, and then for a further delay of tVSL           even if the tPUW delay is not yet fully elapsed.
VSS at Power-down                                                     At Power-up, the device is in the following state:

Usually a simple pull-up resistor on Chip Select ( S ) can be           The device is in the Standby mode (not the Deep
used to insure safe and proper Power-up and Power-down.                    Power-down mode).
To avoid data corruption and inadvertent write operations
during power up, a Power On Reset (POR) circuit is included.            The Write Enable Latch (WEL) bit is reset.
The logic inside the device is held reset while VCC is less than       Normal precautions must be taken for supply rail decoupling,
the POR threshold value, VWI all operations are disabled,            to stabilize the VCC feed. Each device in a system should
and the device does not respond to any instruction.                    have the VCC rail decoupled by a suitable capacitor close to
Moreover, the device ignores all Write Enable (WREN), Page             the package pins. (Generally, this capacitor is of the order of
Program (PP), Sector Erase (SE), Block Erase (BE), Chip                0.1F).
Erase (CE) and Write Status Register (WRSR) instructions               At Power-down, when VCC drops from the operating voltage,
until a time delay of tPUW has elapsed after the moment that           to below the POR threshold value, VWI, all operations are
VCC rises above the VWI threshold. However, the correct                disabled and the device does not respond to any instruction.
operation of the device is not guaranteed if, by this time, VCC        (The designer needs to be aware that if a Power-down occurs
is still below VCC(min). No Write Status Register, Program or          while a Write, Program or Erase cycle is in progress, some
Erase instructions should be sent until the later of:                  data corruption can result.)

Figure 21. Power-up Timing

                                             VCC

VCC(max)

VCC(min)

                                                                  tPU  Full Device Access

                                                                                           time

(March, 2012, Version 2.0)                                        28   AMIC Technology Corp.
                                                          A25L016 Series

Table 8. Power-Up Timing

Symbol                      Parameter               Min.  Max.  Unit

VCC(min) VCC (minimum)                              2.7         V

tPU     VCC (min) to device operation               5           ms

Note: These parameters are characterized only.

INITIAL DELIVERY STATE

The device is delivered with the memory array erased: all bits are set to 1 (each byte contains FFh). The Status Register contains
00h (all Status Register bits are 0).

(March, 2012, Version 2.0)                      29       AMIC Technology Corp.
Absolute Maximum Ratings*                                                                                          A25L016 Series

Storage Temperature (TSTG) . . . . . . . . . . -65C to + 150C                      *Comments
Lead Temperature during Soldering (Note 1)
D.C. Voltage on Any Pin to Ground Potential . . . . . . . . . . . .                  Stressing the device above the rating listed in the Absolute
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.6V to VCC+0.6V      Maximum Ratings" table may cause permanent damage to
Transient Voltage (<20ns) on Any Pin to Ground Potential . .                         the device. These are stress ratings only and operation of
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -2.0V to VCC+2.0V      the device at these or any other conditions above those
Supply Voltage (VCC) . . . . . . . . . . . . . . . . . . -0.6V to +4.0V              indicated in the Operating sections of this specification is not
Electrostatic Discharge Voltage (Human Body model)                                   implied. Exposure to Absolute Maximum Rating conditions
(VESD) (Note 2) . . . . . . . . . . . . . . . . . . . -2000V to 2000V                for extended periods may affect device reliability. Refer also
                                                                                     to the AMIC SURE Program and other relevant quality docu-
Notes:                                                                               ments.
1. Compliant with JEDEC Std J-STD-020B (for small body,

    Sn-Pb or Pb assembly).
2. JEDEC Std JESD22-A114A (C1=100 pF, R1=1500  ,

   R2=500)

DC AND AC PARAMETERS                                                             Measurement Conditions summarized in the relevant tables.
                                                                                 Designers should check that the operating conditions in their
This section summarizes the operating and measurement                            circuit match the measurement conditions when relying on
conditions, and the DC and AC characteristics of the device.                     the quoted parameters.
The parameters in the DC and AC Characteristic tables that
follow are derived from tests performed under the

Table 9. Operating Conditions

Symbol                                 Parameter                                                     Min.        Max.  Unit

     VCC  Supply Voltage                                                                             2.7         3.6   V

     TA   Ambient Operating Temperature                                                              40         85    C

Table 10. Data Retention and Endurance

      Parameter                        Condition                                              Min.         Max.         Unit
                                                                                            100,000                    Cycles
Erase/Program Cycles At 85C                                                                                           Years
                                                                                               20
Data Retention              At 85C

Table 11. Capacitance

Symbol                      Parameter             Test Condition                                     Min.        Max.  Unit

COUT      Output Capacitance (DO)                                                VOUT = 0V                       8     pF

CIN       Input Capacitance (other pins)                                         VIN = 0V                        6     pF

Note: Sampled only, not 100% tested, at TA=25C and a frequency of 33 MHz.

(March, 2012, Version 2.0)                                                       30                        AMIC Technology Corp.
                                                                                              A25L016 Series

Table 12. DC Characteristics

Symbol       Parameter                                Test Condition                   Min.            Max.     Unit

ILI     Input Leakage Current                                                          0.5            2       A
                                                                                     0.7VCC
ILO Output Leakage Current                                                           VCC0.2           2       A

ICC1 Standby Current                                  S = VCC, VIN = VSS or VCC       Typ.             25       A
                                                      S = VCC, VIN = VSS or VCC         5
ICC2 Deep Power-down Current               C= 0.1VCC / 0.9.VCC at 100MHz, DO = open     2              25       A
                                           C= 0.1VCC / 0.9.VCC at 50MHz, DO = open
                                           C= 0.1VCC / 0.9.VCC at 33MHz, DO = open    0.08             35       mA
                                                                                       0.5
ICC3 Operating Current (READ)                                   S = VCC                16              30       mA
                                                                S = VCC
                                                                S = VCC                                25       mA
                                                                S = VCC
    ICC4 Operating Current (PP)                                                                        15       mA
    ICC5 Operating Current (WRSR)                               IOL = 1.6mA
    ICC6 Operating Current (SE)                                IOH = 100A                            15       mA
    ICC7 Operating Current (BE)
     VIL Input Low Voltage                                                                             25       mA
     VIH Input High Voltage
    VOL Output Low Voltage                                                                             25       mA
    VOH Output High Voltage
Note: 1. This is preliminary data at 85C                                                              0.3VCC   V

                                                                                                       VCC+0.4  V

                                                                                                       0.4      V

                                                                                                                V

Table 13. Instruction Times

Symbol Alt.                                Parameter                           Min.                    Max.     Unit

tW           Write Status Register Cycle Time                                                          20       ms

tPP          Page Program Cycle Time                                                                   3        ms

tSE          Sector Erase Cycle Time                                                                   0.2      s

tBE          Block Erase Cycle Time                                                                    2        s

tCE          Chip Erase Cycle Time                                                                     32       s

Note: 1. At 85C
        2. This is preliminary data

Table 14. AC Measurement Conditions

Symbol                                     Parameter                           Min.           Max.              Unit

CL      Load Capacitance                                                             30                         pF

        Input Rise and Fall Times                                                             5                 ns

        Input Pulse Voltages                                                         0.2VCC to 0.8VCC           V

        Input Timing Reference Voltages                                              0.3VCC to 0.7VCC           V

        Output Timing Reference Voltages                                             VCC / 2                    V

Note: Output Hi-Z is defined as the point where data out is no longer driven.

(March, 2012, Version 2.0)                            31                             AMIC Technology Corp.
Figure 22. AC Measurement I/O Waveform                                                           A25L016 Series

                                                        Input Levels                Input and Output
                                              0.8VCC                      Timing Reference Levels
                                              0.2VCC
                                                                                                  0.7VCC
                                                                                                  0.5VCC
                                                                                                  0.3VCC

(March, 2012, Version 2.0)                                            32  AMIC Technology Corp.
                                                                                               A25L016 Series

Table 15. AC Characteristics

Symbol   Alt.                            Parameter                                       Min.  Typ.  Max.  Unit
                                                                                         D.C.        100   MHz
fC       fC    Clock Frequency for the following instructions: FAST_READ,                        5    50
                                                                                         D.C.    2         MHz
               PP, SE, BE, DP, RES, RDID, WREN, WRDI, RDSR, WRSR                           6   0.08    8    ns
                                                                                           5   0.5     8    ns
   fR          Clock Frequency for READ instructions                                     0.1    16         V/ns
tCH 1                                                                                   0.1           8   V/ns
tCL 1   tCLH Clock High Time                                                              5           8    ns
tCLCH 2                                                                                    5
tCHCL 2  tCLL Clock Low Time                                                               5           3    ns
                    Clock Rise Time3 (peak to peak)                                        5          30
tSLCH              Clock Fall Time3 (peak to peak)                                        5          30    ns
                                                                                           5          20    ns
         tCSS  S Active Setup Time (relative to C)                                                     3    ns
                                                                                         100          0.2
tCHSL          S Not Active Hold Time (relative to C)                                                  2    ns
                                                                                           0          32
tDVCH    tDSU Data In Setup Time                                                           5                ns
tCHDX                                                                                      5
tCHSH    tDH   Data In Hold Time                                                           5                ns
                                                                                           5                ns
               S Active Hold Time (relative to C)                                                           ns
                                                                                          20                ns
tSHCH          S Not Active Setup Time (relative to C)                                   100                ns
                                                                                                            ns
tSHSL   tCSH  S Deselect Time                                                                              ns
                                                                                                            ns
tSHQZ 2  tDIS Output Disable Time                                                                           ns
tCLQV                                                                                                      ns
tCLQX   tV    Clock Low to Output Valid                                                                    ns
tHLCH                                                                                                      s
         tHO Output Hold Time
                                                                                                            s
               HOLD Setup Time (relative to C)
                                                                                                            s
tCHHH          HOLD Hold Time (relative to C)
                                                                                                            ms
tHHCH          HOLD Setup Time (relative to C)                                                              ms
tCHHL                                                                                                       s
tHHQX 2        HOLD Hold Time (relative to C)                                                                s
tHLQZ 2                                                                                                      s
tWHSL 4  tLZ   HOLD to Output Low-Z
tSHWL 4
tDP 2   tHZ   HOLD to Output High-Z

tRES1 2        Write Protect Setup Time

tRES2 2        Write Protect Hold Time

               S High to Deep Power-down Mode

               S High to Standby Mode without Electronic Signature Read

               S High to Standby Mode with Electronic Signature Read

tW             Write Status Register Cycle Time

tpp            Page Program Cycle Time

tSE            Sector Erase Cycle Time

tBE            Block Erase Cycle Time

tCE            Chip Erase Cycle Time

Note: 1. tCH + tCL must be greater than or equal to 1/ fC
       2. Value guaranteed by characterization, not 100% tested in production.
       3. Expressed as a slew-rate.
       4. Only applicable as a constraint for a WRSR instruction when SRWD is set at 1.

(March, 2012, Version 2.0)                             33                                AMIC Technology Corp.
                                                                                    A25L016 Series

Figure 23. Serial Input Timing

S                                  tSLCH                 tCHSH              tSHSL
   tCHSL                                                                         tSHCH
C                                           tCHDX
                                MSB IN                                       tCHCL
             tDVCH
                                                          tCLCH
DIO                                                                  LSB IN

                         High Impedance
DO

Figure 24. Write Protect Setup and Hold Timing during WRSR when SRWD=1

W                                                                            tSHWL
     tWHSL

S

C

DIO
                                      High Impedance

DO

(March, 2012, Version 2.0)                            34                     AMIC Technology Corp.
                                                                      A25L016 Series

Figure 25. Hold Timing                    tCHHL  tHLCH         tHHCH
                         S
                                                   tCHHH
                         C
                       DIO                tHLQZ                tHHQX
                        DO
                      HOLD

Figure 26. Output Timing

S

                                                          tCH

C

DIO ADDR.LSB IN                    tCLQV                       tCL             tSHQZ

     tCLQV                  tCLQX
  tCLQX
DO                                                                   LSB OUT

                                                               tQLQH
                                                               tQHQL

(March, 2012, Version 2.0)                       35                   AMIC Technology Corp.
Part Numbering Scheme                          A25L016 Series

A25 X XXX X X X X / X           Packing
                                  Blank: for DIP8
        * Optional                G: for SOP8 In Tube
                                  Q: for Tape & Reel

                                Package Material
                                  Blank: normal
                                  F: PB free

                                Temperature*
                                  Blank = 0C ~ +70C
                                  U = -40C ~ +85C

                                Package Type
                                  Blank = DIP8
                                  M = 209 mil SOP 8
                                  O = 150 mil SOP 8
                                  N = 300 mil SOP 16
                                  Q4 = WSON 8 (6*5mm)

                                Device Version*
                                  Blank = The first version

                                Device Density
                                  512 = 512 Kbit (4KB uniform sectors)
                                  010 = 1 Mbit (4KB uniform sectors)
                                  020 = 2 Mbit (4KB uniform sectors)
                                  040 = 4 Mbit (4KB uniform sectors)
                                  080 = 8 Mbit (4KB uniform sectors)
                                  016 = 16 Mbit (4KB uniform sectors)
                                  032 = 32 Mbit (4KB uniform sectors)

                                Device Voltage
                                 L = 2.7-3.6V

                                Device Type
                                 A25 = AMIC Serial Flash

(March, 2012, Version 2.0)  36  AMIC Technology Corp.
Ordering Information                                                            A25L016 Series

Part No.     Speed (MHz)         Active Read  Program/Erase        Standby                Package
                                    Current        Current         Current
                                                                  Max. (A)   8 Pin Pb-Free DIP (300 mil)
                                  Max. (mA)      Max. (mA)                    8 Pin Pb-Free DIP (300 mil)
                                                                       25    8 Pin Pb-Free SOP (209mil)
A25L016-F                                              25                    8 Pin Pb-Free SOP (209mil)
                                                                             8 Pin Pb-Free SOP (150 mil)
A25L016-UF                                                                   8 Pin Pb-Free SOP (150 mil)
                                                                             16 Pin Pb-Free SOP (300mil)
A25L016M-F                                                                   16 Pin Pb-Free SOP (300mil)
                                                                            8 Pin Pb-Free WSON (6*5mm)
A25L016M-UF                                                                 Operating temperature range:

A25L016O-F                                                                            -40C ~ +85C

A25L016O-UF                 100  35

A25L016N-F

A25L016N-UF

A25L016Q4-F

Blank is for commercial operating temperature range: 0C ~ +70C
-U is for industrial operating temperature range: -40C ~ +85C

(March, 2012, Version 2.0)                    37                            AMIC Technology Corp.
Package Information                                                                          A25L016 Series
P-DIP 8L Outline Dimensions
                                                                                                     unit: inches/mm

                                     Dimensions in inches  Dimensions in mm

                             Symbol  Min Nom Max           Min Nom Max

                                 A   -      -      0.180   -     -     4.57
                                A1
                                A2   0.015  -      -       0.38  -     -
                                 B
                                B1   0.128 0.130 0.136     3.25 3.30 3.45
                                B2
                                 C   0.014  0.018  0.022   0.36 0.46 0.56
                                 D   0.050  0.060  0.070
                                 E   0.032  0.039  0.046   1.27 1.52 1.78
                                E1   0.008  0.010  0.013
                                 e1  0.350  0.360  0.370   0.81 0.99 1.17
                                 L   0.290  0.300  0.315
                                EA   0.254  0.260  0.266   0.20 0.25 0.33
                                 S          0.100          8.89 9.14 9.40
                                        -             -
                                     0.125     -      -    7.37 7.62 8.00
                                     0.345     -   0.385
                                     0.016  0.021  0.026   6.45 6.60 6.76

                                                           -     2.54  -

                                                           3.18  -     -

                                                           8.76  -     9.78

                                                           0.41 0.53 0.66

                            Notes:
                            1. Dimension D and E1 do not include mold flash or protrusions.

                            2. Dimension B1 does not include dambar protrusion.
                            3. Tolerance: 0.010" (0.25mm) unless otherwise specified.

(March, 2012, Version 2.0)                         38                        AMIC Technology Corp.
Package Information                                                                          A25L016 Series
SOP 8L (150mil) Outline Dimensions
                                                                                                                 unit: mm

                            e     b  A1
                                       E

                                         A
                                             HE

                               D                 0 ~ 8  L

                                     Symbol      Dimensions in mm

                                         A             1.35~1.75
                                        A1             0.10~0.25
                                         b             0.33~0.51
                                         D
                                         E               4.7~5.0
                                         e             3.80~4.00
                                        HE             1.27 BSC
                                         L             5.80~6.20
                                                       0.40~1.27

                                     Notes:
                                     1. Maximum allowable mold flash is 0.15mm.
                                     2. Complies with JEDEC publication 95 MS 012 AA.
                                     3. All linear dimensions are in millimeters (max/min).
                                     4. Coplanarity: Max. 0.1mm

(March, 2012, Version 2.0)                       39                AMIC Technology Corp.
Package Information                                                                                    A25L016 Series
SOP 8L (209mil) Outline Dimensions
                                                                                                               unit: mm

                            8           5

                            1           4           A                          0.25
                                                      E                                           E1
                                                                                                    C

                                  D

                                                A2

                               e                A1                 GAGE PLANE   
                                                               SEATING PLANE               L

                                     b

                                                               Dimensions in mm

                                        Symbol           Min       Nom           Max

                                            A            1.75      1.95          2.16
                                           A1
                                           A2            0.05      0.15          0.25
                                            b
                                            C            1.70      1.80          1.91
                                            D
                                            E            0.35      0.42          0.48
                                           E1
                                            e            0.19      0.20          0.25
                                            L
                                                         5.13      5.23          5.33

                                                         7.70      7.90          8.10

                                                         5.18      5.28          5.38

                                                               1.27 BSC

                                                         0.50      0.65          0.80

                                                         0        -             8

                                  Notes:

                                  Maximum allowable mold flash is 0.15mm at the package
                                  ends and 0.25mm between leads

(March, 2012, Version 2.0)                                     40                                      AMIC Technology Corp.
Package Information                                                                                                A25L016 Series
SOP 16L (300mil) Outline Dimensions
                                                                                                                              unit: inches/mm
                            D
                                                                                                                               C
16                                   9
                                                                                                  o
                                                        E
                                                                 H
                                                                                                          0.02 (0.41) x 45

1                                               8
     b
                                     e

                            D                                                 SEATING PLANE
                                                                     A1
                                                                           A                                                
                            0.10 C                                                                                                    L

                                     Dimensions in inch                              Dimensions in mm

                            Symbol                 Min                        Max            Min                            Max

                                A    0.093                                    0.104  2.36                                   2.65
                               A1
                                b    0.004                                    0.012  0.10                                   0.30
                                C
                                D                      0.016 Typ.                                0.41 Typ.
                                E
                                e                      0.008 Typ.                                0.20 Typ.
                                H
                                L    0.398                                    0.413  10.10                                  10.50
                                 
                                     0.291                                    0.299  7.39                                   7.60

                                                       0.050 Typ.                                1.27 Typ.

                                     0.394                                    0.419  10.01                                  10.64

                                     0.016                                    0.050  0.40                                   1.27

                                                   0                         8             0                             8

                            Notes:

                            1. Dimensions "D" does not include mold flash, protrusions or
                                gate burrs.

                            2. Dimensions "E" does not include interlead flash, or protrusions.

(March, 2012, Version 2.0)                                                    41                                                         AMIC Technology Corp.
                                                                                                                              A25L016 Series

Package Information                                                                                                           unit: mm/mil
WSON 8L (6 X 5 X 0.8mm) Outline Dimensions

D                                                                                                            e                b
                                                                        0.25 C
                            4                               1  0.25 C                              1            2          3  4
                                                                                                           D2
                                                                                                                                                                                            LC0.30

                                              Pin1 ID Area

                            5                               8                                         8            7       6  5

                               E                                                                                       E2

A1                                                                                   // 0.10 C
                                                                            A3           yC

                                                                                  A
                               Seating Plane

                               Symbol         Dimensions in mm                                  Dimensions in mil

                                   A          Min Nom Max                                       Min Nom Max
                                  A1
                                  A3          0.700 0.750 0.800                                 27.6 29.5 31.5
                                   b
                                   D          0.000 0.020 0.050                                 0.0 0.8 2.0
                                  D2
                                   E                           0.203 REF                           8.0 REF
                                  E2
                                   L          0.350 0.400 0.480                                 13.8 15.8 18.9
                                   e
                                   y          5.900 6.000 6.100                                 232.3 236.2 240.2

                                              3.200 3.400 3.600                                 126.0 133.9 141.7

                                              4.900 5.000 5.100                                 192.9 196.9 200.8

                                              3.800 4.000 4.200                                 149.6 157.5 165.4

                                              0.500 0.600 0.750                                 19.7 23.6 29.5

                                                               1.270 BSC                           50.0 BSC

                                              0                - 0.080                          0  -            3.2

                               Note:

                               1. Controlling dimension: millimeters
                               2. Leadframe thickness is 0.203mm (8mil)

(March, 2012, Version 2.0)                                                           42                                AMIC Technology Corp.
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