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9DB1200C

器件型号:9DB1200C
器件类别:半导体    逻辑   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

9DB SERIES, PLL BASED CLOCK DRIVER, 12 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO64

9DB 系列, 锁相环时钟驱动器, 12 实输出(S), 0 反向输出(S), PDSO64

参数
9DB1200C功能数量 1
9DB1200C端子数量 64
9DB1200C最小工作温度 0.0 Cel
9DB1200C最大工作温度 70 Cel
9DB1200C额定供电电压 3.3
9DB1200C最小供电/工作电压 3.14 V
9DB1200C最大供电/工作电压 3.46 V
9DB1200C加工封装描述 6.10 MM, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-64
9DB1200Creach_compliant Yes
9DB1200C欧盟RoHS规范 Yes
9DB1200C状态 Active
9DB1200C逻辑IC类型 PLL BASED CLOCK DRIVER
9DB1200Csub_category Clock Drivers
9DB1200C系列 9DB
9DB1200C输入条件 DIFFERENTIAL MUX
9DB1200Cjesd_30_code R-PDSO-G64
9DB1200Cjesd_609_code e3
9DB1200Cmoisture_sensitivity_level NOT SPECIFIED
9DB1200C反相输出数 0.0
9DB1200C真实输出数 12
9DB1200C输出特性 3-STATE
9DB1200C包装材料 PLASTIC/EPOXY
9DB1200Cpackage_code TSSOP
9DB1200Cpackage_equivalence_code TSSOP64,.32,20
9DB1200C包装形状 RECTANGULAR
9DB1200C包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
9DB1200Cpeak_reflow_temperature__cel_ 260
9DB1200Cpower_supplies__v_ 3.3
9DB1200Cqualification_status COMMERCIAL
9DB1200C最大同边弯曲 0.0500 ns
9DB1200Cseated_height_max 1.2 mm
9DB1200C表面贴装 YES
9DB1200C温度等级 COMMERCIAL
9DB1200C端子涂层 MATTE TIN
9DB1200C端子形式 GULL WING
9DB1200C端子间距 0.5000 mm
9DB1200C端子位置 DUAL
9DB1200Ctime_peak_reflow_temperature_max__s_ 30
9DB1200Clength 17 mm
9DB1200Cwidth 6.1 mm

9DB1200C器件文档内容

                                                                                                                                DATASHEET

Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI,                                                                      9DB1200C
and FBDIMM

Description                                                                        Features/Benefits

DB1200 Rev 2.0 Intel Yellow Cover Device                                           3 selectable SMBus addresses for easy system expansion

General Description                                                                Spread spectrum modulation tolerant, 0 to -0.5% down
                                                                                         spread and +/- 0.25% center spread
The ICS9DB1200 is an Intel DB1200 Differential Buffer
Specification device. This buffer provides 12 differential clocks                   Supports undriven differential outputs in Power Down Mode
at frequencies ranging from 100MHz to 400 MHz. The                                       for power management.
ICS9DB1200 is driven by a differential output from a CK410B+
or CK509B main clock generator.                                                    Key Specifications

Output Features                                                                     Output cycle-cycle jitter < 50ps.
                                                                                    Output to output skew: 50ps
12 - 0.7V current-mode differential output pairs.                                 Phase jitter: PCIe Gen2 < 3.1ps rms
Supports zero delay buffer mode and fanout mode.                                  Phase jitter: QPI < 0.5ps rms
Bandwidth programming available.                                                 64-pin TSSOP Package
100-400 MHz operation in PLL mode                                                 Available in RoHS compliant packaging
33-400 MHz operation in Bypass mode

Functional Block Diagram

                                                         12
                                      OE_(11:0)#

SRC_IN                                                                    SPREAD
SRC_IN#                                                               COMPATIBLE

                                                                             PLL

                                                                                   M  12
                                                                                   U                                DIF(11:0))
                                                                                   X
                                                                                                 IREF
FS(2:0)                                                      CONTROL
                                                               LOGIC
HIGH_BW#

BYPASS#/PLL

VTTPWRGD#/PD

ADR_SEL
SMBDAT
SMBCLK

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM                                                      1414F--06/30/10

                                                                                1
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

Pin Configuration

                                                     VDD 1                     64 VDDA

                                                     DIF_IN 2                  63 AGND

                                                     DIF_IN# 3                 62 IREF

                                                        GND 4                  61 FS0
                                                       OE0# 5                  60 OE11#
                                                      DIF_0 6                  59 DIF_11
                                                     DIF_0# 7                  58 DIF_11#
                                                        VDD 8                  57 VDD
                                                        GND 9                  56 GND

                                                     OE1# 10                   55 OE10#

                                                     DIF_1 11                  54 DIF_10

                                                     DIF_1# 12                 53 DIF_10#

                                                     OE2# 13                   52 OE9#

                                                     DIF_2 14        9DB1200C  51 DIF_9

                                                     DIF_2# 15                 50 DIF_9#

                                                        GND 16                 49 GND
                                                        VDD 17                 48 VDD
                                                       OE3# 18                 47 OE8#
                                                      DIF_3 19                 46 DIF_8
                                                     DIF_3# 20                 45 DIF_8#
                                                       OE4# 21                 44 OE7#

                                                     DIF_4 22                  43 DIF_7

                                                     DIF_4# 23                 42 DIF_7#

                                                     VDD 24                    41 VDD

                                                     GND 25                    40 GND

                                                     OE5# 26                   39 OE6#

                                                     DIF_5 27                  38 DIF_6

                                        DIF_5# 28                              37 DIF_6#
                                  **ADR_SEL 29                                 36 VTTPWRGD#/PD
                                  HIGH_BW# 30                                  35 BYPASS#/PLL
                                                                               34 FS1
                                            FS2 31                             33 SMBDAT
                                     SMBCLK 32

                                                                  64-TSSOP

                                                           ** Indicates 120K ohm Pulldown

                                                                               SMBus Address Selection (Pin 29)

Frequency Select Table                                                         ADR_SEL     Voltage SMBus Adr (Wr/Rd)

FSL2  FSL1         FSL0    Input                     DIF_x;                    Low         <0.8V                 DC/DD
B0b2  B0b1         B0b0    MHz                        MHz
                                                                               Mid         1.2
0     0                 0  266.66 266.66                                       High        Vin > 2.0V            D4/D5

0     0                 1  133.33 133.33                                       Power Groups
                                                                                           Pin Number
0     1                 0  200.00 200.00

0     1                 1  166.66 166.66                                                                      Description

1     0                 0  333.33 333.33                                       VDD         GND

1     0                 1  100.00 100.00                                       1                       4      DIF_IN/DIF_IN#

1     1                 0  400.00 400.00                                       8, 17, 24, 41, 9, 16, 25, 40,     DIF(11:0)

1     1                 1  Hi-Z                      Hi-Z                      48, 57      49, 56

1. FSL(2:0) are 3.3V tolerant low-threshold inputs.                            N/A         63                    IREF
Please see VIL_FS and VIH_FS specifications in
                                                                               64          63                 Analog VDD & GND

the Input/Supply/Common Output Parameters Table for correct values.                                           for PLL core

                                                                               Note: Please treat pin 1 as an analog VDD.

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM                                                 1414F--06/30/10

                                                                     2
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

Pin Description

PIN #             PIN NAME  TYPE                                   DESCRIPTION
       VDD                  PWR   Power supply, nominal 3.3V
   1   DIF_IN                     0.7 V Differential TRUE input
   2   DIF_IN#                IN  0.7 V Differential Complementary Input
   3   GND                    IN  Ground pin.
   4                        PWR   Active low input for enabling DIF pair 0.
                                  1 =disable outputs, 0 = enable outputs
5      OE0#                   IN  0.7V differential true clock output
                                  0.7V differential Complementary clock output
6      DIF_0                OUT   Power supply, nominal 3.3V
                            OUT   Ground pin.
7      DIF_0#               PWR   Active low input for enabling DIF pair 1.
                            PWR   1 =disable outputs, 0 = enable outputs
8      VDD                        0.7V differential true clock output
                              IN  0.7V differential Complementary clock output
9      GND                        Active low input for enabling DIF pair 2.
                            OUT   1 =disable outputs, 0 = enable outputs
10     OE1#                 OUT   0.7V differential true clock output
                                  0.7V differential Complementary clock output
11     DIF_1                  IN  Ground pin.
                                  Power supply, nominal 3.3V
12     DIF_1#               OUT   Active low input for enabling DIF pair 3.
                            OUT   1 =disable outputs, 0 = enable outputs
13     OE2#                 PWR   0.7V differential true clock output
                            PWR   0.7V differential Complementary clock output
14     DIF_2                      Active low input for enabling DIF pair 4
                              IN  1 =disable outputs, 0 = enable outputs
15     DIF_2#                     0.7V differential true clock output
                            OUT   0.7V differential Complementary clock output
16     GND                  OUT   Power supply, nominal 3.3V
                                  Ground pin.
17     VDD                    IN  Active low input for enabling DIF pair 5.
                                  1 =disable outputs, 0 = enable outputs
18     OE3#                 OUT   0.7V differential true clock output
                            OUT   0.7V differential Complementary clock output
19     DIF_3                PWR   This tri-level input selects one of 3 SMBus addresses. See the SMBus
                            PWR   Address Select Table for the addresses.
20     DIF_3#                     3.3V input for selecting PLL Band Width
                              IN  0 = High, 1= Low
21     OE4#                       Frequency select pin.
                            OUT   Clock pin of SMBUS circuitry, 5V tolerant
22     DIF_4                OUT

23     DIF_4#                 IN

24     VDD                    IN

25     GND                    IN
                              IN
26     OE5#

27     DIF_5

28     DIF_5#

29     **ADR_SEL

30     HIGH_BW#

31     FS2

32     SMBCLK

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM         1414F--06/30/10

                                                                                3
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

Pin Description

PIN #             PIN NAME  TYPE                                    DESCRIPTION
       SMBDAT                 I/O  Data pin of SMBUS circuitry, 5V tolerant
  33   FS1                    IN   3.3V Frequency select latched input pin.
  34                          IN   Input to select Bypass(fan-out) or PLL (ZDB) mode
                                   0 = Bypass mode, 1= PLL mode
35     BYPASS#/PLL            IN   VTTPWRGD# is an active low input used to sample latched inputs and
                                   allow the device to Power Up. PD is an asynchronous active high input
36     VTTPWRGD#/PD         OUT    pin used to put the device into a low power state. The internal clocks and
                            OUT    PLLs are stopped.
37     DIF_6#                      0.7V differential complement clock output
                              IN   0.7V differential true clock output
38     DIF_6                PWR    Active low input for enabling DIF pair 6.
                            PWR    1 = tri-state outputs, 0 = enable outputs
39     OE6#                 OUT    Ground pin.
                            OUT    Power supply, nominal 3.3V
40     GND                         0.7V differential complement clock output
                              IN   0.7V differential true clock output
41     VDD                  OUT    Active low input for enabling DIF pair 7.
                            OUT    1 = tri-state outputs, 0 = enable outputs
42     DIF_7#                      0.7V differential complement clock output
                              IN   0.7V differential true clock output
43     DIF_7                PWR    Active low input for enabling DIF pair 8.
                            PWR    1 = tri-state outputs, 0 = enable outputs
44     OE7#                 OUT    Power supply, nominal 3.3V
                            OUT    Ground pin.
45     DIF_8#                      0.7V differential complement clock output
                              IN   0.7V differential true clock output
46     DIF_8                OUT    Active low input for enabling DIF pair 9.
                            OUT    1 = tri-state outputs, 0 = enable outputs
47     OE8#                        0.7V differential complement clock output
                              IN   0.7V differential true clock output
48     VDD                  PWR    Active low input for enabling DIF pair 10.
                            PWR    1 = tri-state outputs, 0 = enable outputs
49     GND                  OUT    Ground pin.
                            OUT    Power supply, nominal 3.3V
50     DIF_9#                      0.7V differential complement clock output
                              IN   0.7V differential true clock output
51     DIF_9                  IN   Active low input for enabling DIF pair 11.
                                   1 = tri-state outputs, 0 = enable outputs
52     OE9#                 OUT    3.3V Frequency select latched input pin.
                                   This pin establishes the reference current for the differential current-
53     DIF_10#              PWR    mode output pairs. This pin requires a fixed precision resistor tied to
                            PWR    ground in order to establish the appropriate current. 475 ohms is the
54     DIF_10                      standard value.
                                   Analog Ground pin for Core PLL
55     OE10#                       3.3V power for the PLL core.

56     GND

57     VDD

58     DIF_11#

59     DIF_11

60     OE11#

61     FS0

62     IREF

63     AGND

64     VDDA

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM         1414F--06/30/10

                                                                                4
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

Absolute Max

Symbol                    Parameter                 Min           Max      Units
  VDDA           3.3V Core Supply Voltage                           4.6       V
   VDD           3.3V Logic Supply Voltage        GND-0.5           4.6       V
                                                     -65                      V
    VIL               Input Low Voltage                0        VDD+0.5V      V
    VIH               Input High Voltage                            150       C
    Ts                                              2000            70        C
Tambient            Storage Temperature                             115       C
  Tcase           Ambient Operating Temp
                                                                              V
ESD prot              Case Temperature
                    Input ESD protection
                      human body model

Electrical Characteristics - Input/Supply/Common Output Parameters

TA = 0 - 70C; Supply Voltage VDD = 3.3 V +/-5%

PARAMETER             SYMBOL                      CONDITIONS                MIN        TYP  MAX UNITS NOTES

Input High Voltage    VIH                         3.3 V +/-5%               2               VDD + 0.3 V  1
Input Low Voltage
Input High Current    VIL                         3.3 V +/-5%               GND - 0.3       0.8  V       1

Input Low Current     IIH                         VIN = VDD                 -5              5    uA      1

                      IIL1         VIN = 0 V; Inputs with no pull-up        -5                   uA      1
                                                  resistors

                      IIL2         VIN = 0 V; Inputs with pull-up resistors -200                 uA      1

Operating Supply Current IDD3.3OP           Full Active, CL = Full load;                    375 mA       1

Powerdown Current     IDD3.3PD     all differential pairs tri-stated                        24   mA      1

Input Frequency       FiPLL                       PLL Mode                  100             400 MHz 1

                      FiBYPASS                    Bypass Mode               33              400 MHz 1

Pin Inductance        Lpin                                                                  7    nH      1

Capacitance           CIN                         Logic Inputs              1.5             5    pF      1

                      COUT                  Output pin capacitance                          6    pF      1

PLL Jitter Peaking    jPEAK        Peaking when HIGH_BW#=0                             1.5  2    dB      1
                                   Peaking when HIGH_BW#=1
                                                                                       1.5  2    dB      1

PLL Bandwidth         BW           PLL Bandwidth when HIGH_BW#=0            2          3    4    MHz 1

                                   PLL Bandwidth when HIGH_BW#=1            0.7        1    1.4 MHz 1

Clk Stabilization     TSTAB        From VDD Power-Up and after input                        1.8  ms 1,2
                                   clock stabilization or de-assertion of

                                                PD# to 1st clock

Modulation Frequency  fMOD                  Triangular Modulation           30              33   kHz     1

OE# Latency           tLATOE#       DIF start after OE# assertion           4               12 cycles 1,3
                                   DIF stop after OE# deassertion

Tdrive_PD             tDRVPD                DIF output enable after                         300  us      1,3
                                                PD de-assertion

          Tfall       tF                         Fall time of OE#                           5    ns      1

Trise                 tR                         Rise time of OE#                           5    ns      1

1Guaranteed by design and characterization, not 100% tested in production.

2See timing diagrams for timing requirements.
3Time from deassertion until outputs are >200 mV

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Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

Electrical Characteristics - Clock Input Parameters

TA = 0 - 70C; Supply Voltage VDD = 3.3 V +/-5%

PARAMETER                SYMBOL                  CONDITIONS                     MIN     TYP   MAX UNITS NOTES
                                                                                600     800
Input High Voltage -     VIHDIF                    Differential inputs       VSS - 300        1150 mV          1
         DIF_IN          VILDIF             (single-ended measurement)          300       0
                         VCOM                                                   300           300 mV           1
Input Low Voltage -                               Differential inputs
         DIF_IN                             (single-ended measurement)                        1000 mV          1

Input Common Mode                           Common Mode Input Voltage
  Voltage - DIF_IN

Input Amplitude - DIF_IN VSWING             Peak to Peak value                                1450 mV          1

Input Slew Rate - DIF_IN dv/dt              Measured differentially          0.4              8    V/ns 1,2

Input Leakage Current    IIN                VIN = VDD , VIN = GND            -5               5    uA          1
                                                                                                               1
Input Duty Cycle         dtin               Measurement from differential    45               55   %           1
                                                         wavefrom

Input Jitter - Cycle to  JDIFIn             Differential Measurement         0                125  ps

Cycle

1 Guaranteed by design and characterization, not 100% tested in production.

2Slew rate measured through Vswing min centered around differential zero

Electrical Characteristics - DIF 0.7V Current Mode Differential Pair

TA = 0 - 70C; VDD = 3.3 V +/-5%; CL =2pF, RS=33.2, RP=49.9, RREF=475

PARAMETER                      SYMBOL            CONDITIONS                             MIN TYP    MAX         UNITS NOTES

Current Source Output            Zo1             VO = Vx                                3000                       1
       Impedance

Voltage High                     VHigh Statistical measurement on single ended 660                 850                     1,3
                                                                                                               mV
Voltage Low                      VLow       signal using oscilloscope math function. -150          150
                                                                                                                           1,3

      Max Voltage            Vovs           Measurement on single ended signal          -300       1150        mV  1
       Min Voltage           Vuds                     using absolute value.             250                        1
Crossing Voltage (abs)   Vcross(abs)                                                               550
Crossing Voltage (var)     d-Vcross          Variation of crossing over all edges       175        140         mV  1
     Long Accuracy            ppm                see Tperiod min-max values             175
        Rise Time                                VOL = 0.175V, VOH = 0.525V                          0         mV  1
                                tr                VOH = 0.525V VOL = 0.175V                        700
         Fall Time              tf                                                                 700         ppm 1,2
  Rise Time Variation          d-tr                                                                125
  Fall Time Variation          d-tf                                                                125         ps  1

                                                                                                               ps  1

                                                                                                               ps  1

                                                                                                               ps  1

Duty Cycle                       dt3        Measurement from differential wavefrom 45              55          %   1

Skew, Input to Output            tpdBYP          Bypass Mode, VT = 50%                  2.5        4.5         ps  1
                                 tpdPLL
                                                 PLL Mode VT = 50%                      -250       250         ps  1

Skew, Output to Output           tsk3            VT = 50%                                          50          ps  1

Jitter, Cycle to cycle           tjcyc-cyc                     PLL mode                            50          ps  1,5
                                                 BYPASS mode as additive jitter                    50
                                                                                                               ps  1,5

1Guaranteed by design and characterization, not 100% tested in production.

2 All Long Term Accuracy specifications are guaranteed with the assumption that the input clock complies with

CK410B+/CK509B accuracy requirements. The 9DB1200 itself does not contribute to ppm error.

3IREF = VDD/(3xRR). For RR = 475 (1%), IREF = 2.32mA. IOH = 6 x IREF and VOH = 0.7V @ ZO=50.
4 Applies to Bypass Mode Only

5 Measured from differential waveform

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Electrical Characteristics - Phase Jitter

PARAMETER               SYMBOL                CONDITIONS                           MIN TYP. MAX UNITS NOTES

                                              PCIe Gen 1 REFCLK phase jitter

                                              (including PLL BW 8 - 16 MHz,        35            86  ps 1,2,3
                                                             = 0.54,

                                                  Td=10 ns, Ftrk=1.5 MHz )
                                              PCIe Gen 2 REFCLK phase jitter

                                              (including PLL BW 8 - 16 MHz,

                                               = 0.54, Td=12 ns)                   1.1           3 ps rms 1,2

Jitter, Phase           tjphase               Lo-band content

                                                       (10kHz to 1.5MHz)
                                              PCIe Gen 2 REFCLK phase jitter

                                              (including PLL BW 8 - 16 MHz,

                                               = 0.54, Td=12 ns)                   2.3 3.1 ps rms 1,2

                                              Hi-band content

                                              (1.5MHz to Nyquist)

                                              QPI specs REFCLK phase jitter        0.25 0.5 ps rms 2,4

Notes on Phase Jitter:

1 See http://www.pcisig.com for complete specs. Guaranteed by design and characterization, not tested in production.

2 Device driven by 932S421BGLF or equivalent

3 BER of 1E-9

4 Measured at 133MHz using CSI_133_MHZ_6_4BG_12UI template in Intel supplied Clock Jitter Tool.

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Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

                                                    DIF Reference Clock

    Common Recommendations for Differential Routing                                            Dimension or Value  Unit Figure
                                                                                                                   inch 1
L1 length, route as non-coupled 50ohm trace                                                0.5 max                 inch 1
                                                                                                                   inch 1
L2 length, route as non-coupled 50ohm trace                                                0.2 max                 ohm 1
                                                                                                                   ohm 1
L3 length, route as non-coupled 50ohm trace                                                0.2 max
                                                                                                                   inch 1
Rs                                                                                         33                      inch 1

Rt                                                                                         49.9                    inch 2
                                                                                                                   inch 2
                     Down Device Differential Routing
L4 length, route as coupled microstrip 100ohm differential trace 2 min to 16 max
L4 length, route as coupled stripline 100ohm differential trace 1.8 min to 14.4 max

            Differential Routing to PCI Express Connector
L4 length, route as coupled microstrip 100ohm differential trace 0.25 to 14 max
L4 length, route as coupled stripline 100ohm differential trace 0.225 min to 12.6 max

    Figure 1: Down Device Routing

    L1                                                  L2

                                                Rs                                                      L4
                                                                                                        L4'
                                       L1'                     L2'                                                   PCI Express
    HCSL Output Buffer                          Rs                                         Rt                       Down Device
                                                                                                                   REF_CLK Input
                                                                           Rt

                                                                                   L3' L3

    Figure 2: PCI Express Connector Routing

                                            L1              L2

                                                    Rs                                                       L4

                                                                                                             L4'

                                        L1'                        L2'                         Rt                 PCI Express
    HCSL Output Buffer                              Rs

                                                                               Rt

                                                                                                                  Add-in Board

                                                                                                                  REF_CLK Input

                                                                                   L3' L3

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM                                                       1414F--06/30/10

                                                                                8
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

       Alternative Termination for LVDS and other Common Differential Signals (figure 3)

Vdiff     Vp-p      Vcm       R1        R2           R3                                      R4        Note

0.45v     0.22v     1.08      33        150          100                                     100

0.58      0.28      0.6       33        78.7         137                                     100

0.80      0.40      0.6       33        78.7         none                                    100       ICS874003i-02 input compatible

0.60      0.3       1.2       33        174          140                                     100       Standard LVDS

R1a = R1b = R1

R2a = R2b = R2

Figure 3

                    L1                  L2

                              R1a                                                  R3             L4             R4

                                                                                                  L4'                          Down Device
                                                                                                                             REF_CLK Input
                    L1'                 L2'

HCSL Output Buffer            R1b               R2a                                         R2b

                                                     L3'                               L3

                         Cable Connected AC Coupled Application (figure 4)

                    Component           Value                                          Note

                    R5a, R5b            8.2K 5%

                    R6a, R6b            1K 5%

                    Cc                  0.1 F

                    Vcm                 0.350 volts

                    Figure 4                     3.3 Volts

                                                R5a                                    R5b

                    Cc             L4
                       Cc          L4'

                                                R6a                                    R6b        PCIe Device

                                                                                                  REF_CLK Input

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM                                            1414F--06/30/10

                                                                                9
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

    General SMBus serial interface information for the 9DB1200C

How to Write:                                                                                                     How to Read:

Controller (host) sends a start bit.                                                                            Controller (host) will send start bit.
Controller (host) sends the write address DC                                                                     Controller (host) sends the write address DC (h)
                                                                                                                   ICS clock will acknowledge
                                                                                                             (h)   Controller (host) sends the begining byte

ICS clock will acknowledge                                                                                         location = N
Controller (host) sends the begining byte location = N                                                          ICS clock will acknowledge
ICS clock will acknowledge                                                                                       Controller (host) will send a separate start bit.
Controller (host) sends the data byte count = X                                                                  Controller (host) sends the read address DD (h)
ICS clock will acknowledge                                                                                       ICS clock will acknowledge
Controller (host) starts sending Byte N through                                                                  ICS clock will send the data byte count = X
                                                                                                                   ICS clock sends Byte N + X -1
   Byte N + X -1                                                                                                   ICS clock sends Byte 0 through byte X (if X(h)
ICS clock will acknowledge each byte one at a time
                                                                                                                     was written to byte 8).
Controller (host) sends a Stop bit                                                                               Controller (host) will need to acknowledge each byte
                                                                                                                   Controllor (host) will send a not acknowledge bit
                                                                                                                   Controller (host) will send a stop bit

Index Block Write Operation                                                                                       Index Block Read Operation

   Controller (Host)  ICS (Slave/Receiver)                                                                           Controller (Host)  ICS (Slave/Receiver)

T   starT bit                                                                                                     T   starT bit

Slave Address DC(h)                                                                                               Slave Address DC(h)

WR  WRite                                                                                                         WR  WRite

                      ACK                                                                                                               ACK

Beginning Byte = N                                                                                                Beginning Byte = N

                      ACK                                                                                                               ACK

Data Byte Count = X                                                                                               RT  Repeat starT

                      ACK                                                                                         Slave Address DD(h)

Beginning Byte N                                                                                                  RD       ReaD

                      ACK                                                                                                               ACK

   Byte N + X - 1     X Byte                                                                                          ACK               Data Byte Count = X
                                                                                                                  X ByteACK                  Beginning Byte N

                      ACK

P   stoP bit

                                                                                                                  N   Not acknowledge   Byte N + X - 1

                                                                                                                  P   stoP bit                    1414F--06/30/10

Note: Addresses show assumes pin 29 is low.

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

                                                                                10
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

SMBus Table: Frequency Select Register

Byte 0 Pin #  Name                      Control Function                            Type  0            1     PWD
                                                                                     RW                      Latch
Bit 7  -      HIGH_BW#                  High or Low BW                               RW   High BW Low BW     Latch
                                                                                     RW
Bit 6  -      BYPASS#/PLL Bypass (non-PLL Mode) or PLL Mode                          RW   Bypass   PLL         X
                                                                                     RW                        X
Bit 5  -      Reserved                  Reserved                                     RW      Reserved          X
                                                                                     RW                      Latch
Bit 4  -      Reserved                  Reserved                                     RW      Reserved        Latch
                                                                                                             Latch
Bit 3  -      Reserved                  Reserved                                             Reserved

Bit 2  -      FS2                       Frequency Select 2

Bit 1  -      FS1                       Frequency Select 1                                See FS Table

Bit 0  -      FS0                       Frequency Select 0

SMBus Table: Output Control Register

Byte 1 Pin #  Name                              Control Function                    Type      0       1      PWD
                                        Output Control (Disable = Hi-Z)              RW   Disable  Enable      1
Bit 7 43,42   DIF_7                     Output Control (Disable = Hi-Z)              RW   Disable  Enable      1
                                        Output Control (Disable = Hi-Z)              RW   Disable  Enable      1
Bit 6 38,37   DIF_6                     Output Control (Disable = Hi-Z)              RW   Disable  Enable      1
                                        Output Control (Disable = Hi-Z)              RW   Disable  Enable      1
Bit 5 27,28   DIF_5                     Output Control (Disable = Hi-Z)              RW   Disable  Enable      1
                                        Output Control (Disable = Hi-Z)              RW   Disable  Enable      1
Bit 4 22,23   DIF_4                     Output Control (Disable = Hi-Z)              RW   Disable  Enable      1

Bit 3 19,20   DIF_3

Bit 2 14,15   DIF_2

Bit 1 11,12   DIF_1

Bit 0  6,7    DIF_0

SMBus Table: Output Control Register

Byte 2 Pin #  Name                              Control Function                    Type  0            1     PWD
                                                      Reserved                       RW                        0
Bit 7  -      Reserved                                Reserved                       RW      Reserved          0
                                                      Reserved                       RW                        0
Bit 6  -      Reserved                                Reserved                       RW      Reserved          0
                                                                                     RW                        1
Bit 5  -      Reserved                  Output Control (Disable = Hi-Z)              RW      Reserved          1
                                        Output Control (Disable = Hi-Z)              RW                        1
Bit 4  -      Reserved                  Output Control (Disable = Hi-Z)              RW      Reserved          1
                                        Output Control (Disable = Hi-Z)
Bit 3 58,59   DIF_11                                                                      Disable Enable

Bit 2 53,54   DIF_10                                                                      Disable Enable

Bit 1 50,51   DIF_9                                                                       Disable Enable

Bit 0 45,46   DIF_8                                                                       Disable Enable

SMBus Table: Output Enable Readback

Byte 3 Pin #  Name                      Control Function                            Type      0         1    PWD
                                        OE# Pin Readback                              R   Enabled  Disabled    X
Bit 7 43,42   OE7#                      OE# Pin Readback                              R   Enabled  Disabled    X
                                        OE# Pin Readback                              R   Enabled  Disabled    X
Bit 6 38,37   OE6#                      OE# Pin Readback                              R   Enabled  Disabled    X
                                        OE# Pin Readback                              R   Enabled  Disabled    X
Bit 5 27,28   OE5#                      OE# Pin Readback                              R   Enabled  Disabled    X
                                        OE# Pin Readback                              R   Enabled  Disabled    X
Bit 4 22,23   OE4#                      OE# Pin Readback                              R   Enabled  Disabled    X

Bit 3 19,20   OE3#

Bit 2 14,15   OE2#

Bit 1 11,12   OE1#

Bit 0  6,7    OE0#

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM                             1414F--06/30/10

                                                                                11
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

SMBus Table: Output Enable Readback

Byte 4 Pin #            Name                 Control Function                       Type  0            1       PWD
                                                   Reserved                           R                          0
Bit 7  -      Reserved                             Reserved                           R      Reserved            0
                                                   Reserved                           R                          0
Bit 6  -      Reserved                             Reserved                           R      Reserved            0
                                                                                      R                          X
Bit 5  -      Reserved               Output Control (Disable = Hi-Z)                  R      Reserved            X
                                     Output Control (Disable = Hi-Z)                  R                          X
Bit 4  -      Reserved               Output Control (Disable = Hi-Z)                  R      Reserved            X
                                     Output Control (Disable = Hi-Z)
Bit 3 58,59             OE11#                                                             Enabled Disabled

Bit 2 53,54             OE10#                                                             Enabled Disabled

Bit 1 50,51             OE9#                                                              Enabled Disabled

Bit 0 45,46             OE8#                                                              Enabled Disabled

Note: For an output to be enabled, BOTH the Output Enable Bit and the OE# pin must be enabled.
This means that the Output Enable Bit must be '1' and the corresponding OE# pin must be '0'.

SMBus Table: Vendor & Revision ID Register

Byte 5 Pin #            Name                Control Function                        Type  0            1       PWD
                                              REVISION ID
Bit 7  -                RID3                                                        R     -            -       X
                                               VENDOR ID
Bit 6  -                RID2                                                        R     -            -       X

Bit 5  -                RID1                                                        R     -            -       X

Bit 4  -                RID0                                                        R     -            -       X

Bit 3  -                VID3                                                        R     -            -       0

Bit 2  -                VID2                                                        R     -            -       0

Bit 1  -                VID1                                                        R     -            -       0

Bit 0  -                VID0                                                        R     -            -       1

SMBus Table: DEVICE ID

Byte 6 Pin #            Name                      Control Function                  Type  0            1       PWD
                                     Device ID 7 (MSB)                               RW                          1
Bit 7  -                                                                             RW                          1
                                         Device ID 6                                 RW                          0
Bit 6  -                                 Device ID 5                                 RW                          0
                                         Device ID 4                                 RW                          0
Bit 5  -                                 Device ID 3                                 RW                          0
                                         Device ID 2                                 RW                          0
Bit 4  -                                 Device ID 1                                 RW   Device ID is C0 Hex    0
                                         Device ID 0
Bit 3  -

Bit 2  -

Bit 1  -

Bit 0  -

SMBus Table: Byte Count Register

Byte 7 Pin #            Name                Control Function                        Type  0            1       PWD

Bit 7  -                BC7                                                         RW    -            -       0

Bit 6  -                BC6                                                         RW    -            -       0

Bit 5  -                BC5                                                         RW    -            -       0

Bit 4  -                BC4          Writing to this register configures how RW           -            -       0

Bit 3  -                BC3          many bytes will be read back.                  RW    -            -       0

Bit 2  -                BC2                                                         RW    -            -       1

Bit 1  -                BC1                                                         RW    -            -       1

Bit 0  -                BC0                                                         RW    -            -       1

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM                             1414F--06/30/10

                                                                                12
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

                N                                              c                                        6.10 mm. Body, 0.50 mm. Pitch TSSOP
                                                                                         L
INDEX                                                                                                   (240 mil)       (20 mil)
AREA                                 E1 E
                                                                                                            In Millimeters                       In Inches
                12
                           D                                                                SYMBOL      COMMON DIMENSIONS COMMON DIMENSIONS

      A2                                                                                         A      MIN           MAX                 MIN               MAX
                                                                                                A1
        e                                                                                       A2      --            1.20                --               .047
                                  b                                                              b
                                                                                                 c      0.05          0.15                .002             .006
                                                                                                 D
                                                                                                 E      0.80          1.05                .032             .041
                                                                                                E1
                                                                                                 e      0.17          0.27                .007             .011
                                                                                                 L
                                                                                                 N      0.09          0.20                .0035            .008
                                                                                                
                                                                                               aaa      SEE VARIATIONS                    SEE VARIATIONS

                                                                                                            8.10 BASIC                          0.319 BASIC

                                                                                                        6.00          6.20                .236             .244

                                                           a                                                0.50 BASIC                          0.020 BASIC

                                                                                                        0.45          0.75                .018             .030

                                                                                                        SEE VARIATIONS                    SEE VARIATIONS

                                                                                                        0              8                0                 8

                                                                                                        --            0.10                --                .004

                                          A                                                 VARIATIONS         D mm.                             D (inch)
                                     A1                                                             N
                                                                                                   64   MIN           MAX                 MIN               MAX

                                                                                                        16.90         17.10               .665              .673

                                                      -C-                                   Reference Doc.: JEDEC Publication 95, MO-153

                                                  SEATING                                   10-0039
                                                  PLANE

                                             aaa C

Ordering Information

Part / Order Number Shipping Packaging                        Package                       Temperature
                                                           64-pin TSSOP                       0 to +70C
9DB1200CGLF                                  Tubes         64-pin TSSOP                       0 to +70C

9DB1200CGLFT                         Tape and Reel

"LF" after the package code denotes the Pb-Free configuration, RoHS compliant.

IDT Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM                                                                       1414F--06/30/10

                                                                                13
9DB1200C
Twelve Output Differential Buffer for PCIe Gen1/Gen2, QPI, and FBDIMM

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Rev. Issue Date Description                                                         Page #
                                                                                       10
                  1. Updated SMBus Serial Interface Information.                        6

A 12/18/2007 2. Release to Final.                                                   Various
                                                                                        5
B  4/7/2008 Added Input Clock Parameters                                                2

                  1. Updated Phase Jitter Numbers

                  2. Added PLL BW and jitter peaking specs

                  3. Added input to output delay specs

C 8/28/2008 5. Updated stabilization time to 1.8ms from 1.0ms

                  1. Corrected pin number references in SMBus Bytes 1 and 3

D 9/15/2009 2. Added typical values to phase jitter table.

E  11/4/2009 Changed CLK Stabilization spec from 1.0 to 1.8 ms

F  7/1/2010 Corrected power groups table for input clock,

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