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93AA66-P

器件型号:93AA66-P
厂商名称:Microchip
厂商官网:https://www.microchip.com
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1K/2K/4K 1.8V Microwire Serial EEPROM

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93AA66-P器件文档内容

              93AA46/56/66

1K/2K/4K 1.8V Microwire Serial EEPROM

FEATURES                                                                     PACKAGE TYPES

Single supply with programming operation down                                 DIP                                  8 VCC
   to 1.8V                                                                                                           7 NU
                                                                                               CS 1                  6 ORG
Low power CMOS technology                                                                  CLK 2          93AA46   5 V SS
                                                                                                        93AA56
   - 70 A typical active READ current at 1.8V                                                  DI 3 93AA66
   - 2 A typical standby current at 1.8V                                                      DO 4
ORG pin selectable memory configuration

- 128 x 8- or 64 x 16-bit organization (93AA46)

- 256 x 8- or 128 x 16-bit organization                                      SOIC
   (93AA56)

- 512 x 8 or 256 x 16 bit organization (93AA66)

Self-timed ERASE and WRITE cycles                                                  CS        1                     8  VCC
   (including auto-erase)
                                                                                                            93AA46
Automatic ERAL before WRAL                                                         CLK       2        93AA56       7  NU
                                                                                                     93AA66
Power on/off data protection circuitry                                                       3                     6
                                                                                     DI                                 ORG
Industry standard 3-wire serial I/O

Device status signal during ERASE/WRITE cycles                                     DO        4                     5  V SS

Sequential READ function

10,000,000 ERASE/WRITE cycles guaranteed on                                SOIC
   93AA56 and 93AA66
                                                                                     NU        1                     8  ORG

1,000,000 E/W cycles guaranteed on 93AA46                                                                 93AA46X
                                                                                                        93AA56X
Data retention > 200 years                                                         Vcc       2     93AA66X         7  Vss

8-pin PDIP/SOIC                                                                    CS        3                     6  DO
   (SOIC in JEDEC and EIAJ standards)

Temperature ranges supported                                                                 4                     5  DI

- Commercial (C):  0C to +70C                                                      CLK

DESCRIPTION                                                                  BLOCK DIAGRAM

The Microchip Technology Inc. 93AA46/56/66 are 1K,                                        VCC  VSS
2K and 4K low voltage serial Electrically Erasable
PROMs. The device memory is configured as x8 or x16                                       MEMORY      ADDRESS
bits depending on the ORG pin setup. Advanced                                             ARRAY       DECODER
CMOS technology makes these devices ideal for low
power non-volatile memory applications. The 93AA                                                      ADDRESS
Series is available in standard 8-pin DIP and surface                                                 COUNTER
mount SOIC packages. The rotated pin-out 93AA46X/
56X/66X are offered in the "SN" package only.

                                                                                     DATA REGISTER                      OUTPUT  DO

                                                                                                                        BUFFER

                                                                                 DI            MODE
                                                                                             DECODE
                                                                             ORG             LOGIC
                                                                                CS
                                                                                              CLOCK
                                                                              CLK         GENERATOR

Microwire is a registered trademark of National Semiconductor Incorporated.

1996 Microchip Technology Inc.                                                                                        DS20067G-page 1

                                  This document was created with FrameMaker 4 0 4
93AA46/56/66

1.0 ELECTRICAL CHARACTERISTICS                                                            TABLE 1-1: PIN FUNCTION TABLE

1.1 Maximum Ratings                                                                              Name                      Function

VCC ............................................................................ 7.0V              CS      Chip Select
All inputs and outputs w.r.t. VSS.......... -0.6V to VCC +1.0V                                    CLK      Serial Data Clock
Storage temperature................................-65C to +150C                                 DI      Serial Data Input
Ambient temp. with power applied...........-65C to +125C                                        DO       Serial Data Output
Soldering temperature of leads (10 seconds)........+300C                                         VSS      Ground
ESD protection on all pins ......................................... 4 kV                        ORG       Memory Configuration
                                                                                                  NU       Not Utilized
*Notice: Stresses above those listed under "Maximum ratings"                                      VCC      Power Supply
may cause permanent damage to the device. This is a stress rat-
ing only and functional operation of the device at those or any
other conditions above those indicated in the operational listings
of this specification is not implied. Exposure to maximum rating
conditions for extended periods may affect device reliability.

TABLE 1-2: DC AND AC ELECTRICAL CHARACTERISTICS

                                            VCC = +1.8V to +5.5V Commercial (C): Tamb = 0C to +70C

Parameter                  Symbol     Min   Typ                                           Max      Units             Conditions

High level input voltage   VIH1       2.0   --                                            VCC+1        V   VCC  2.7V

                           VIH2 0.7 VCC     --                                            VCC+1        V   VCC < 2.7V

Low level input voltage    VIL1       -0.3  --                                            0.8          V   VCC  2.7V

                           VIL2       -0.3  --                                            0.2 VCC      V   VCC < 2.7V

Low level output voltage   VOL1       --    --                                            0.4          V   IOL = 2.1 mA; VCC = 4.5V

                           VOL2       --    --                                            0.2          V   IOL = 100A; VCC = 1.8V

High level output voltage  VOH1       2.4   --                                            --           V   IOH = -400 A; VCC = 4.5V

                           VOH2 VCC-0.2     --                                            --           V   IOH = -100 A; VCC = 1.8V

Input leakage current      ILI        -10   --                                            10           A  VIN = 0.1V to VCC

Output leakage current     ILO        -10   --                                            10           A  VOUT = 0.1V to VCC

Pin capacitance            CIN, COUT  --    --                                            7            pF  VIN/VOUT = 0V (Note 1 & 2)

(all inputs/outputs)                                                                                       Tamb = +25C, FCLK = 1 MHz

Operating current          ICC write  --    --                                            3            mA  FCLK=2 MHz; VCC=5.5V (Note 2)

                           ICC read   --    --                                            1            mA  FCLK = 2 MHz; VCC = 5.5V

                                                                                          500          A  FCLK = 1 MHz; VCC = 3.0V

                                            70                                                         A  FCLK = 1 MHz; VCC = 1.8V

Standby current            ICCS                                                           100          A  CLK = CS = 0V; VCC = 5.5V

                                                                                          30           A  CLK = CS = 0V; VCC = 3.0V

                                                                                       2               A  CLK = CS = 0V; VCC = 1.8V

Clock frequency            FCLK                                                           2            MHz VCC  4.5V

                                                                                          1            MHz VCC < 4.5V

Clock high time            TCKH       250                                                              ns

Clock low time             TCKL       250                                                              ns

Chip select setup time     TCSS       50                                                               ns  Relative to CLK

Chip select hold time      TCSH       0                                                                ns  Relative to CLK

Chip select low time       TCSL       250                                                              ns

Data input setup time      TDIS       100                                                              ns  Relative to CLK

Data input hold time       TDIH       100                                                              ns  Relative to CLK

Data output delay time     TPD                                                            400          ns  CL = 100 pF

Data output disable time   TCZ                                                            100          ns  CL = 100 pF (Note 2)

Status valid time          TSV                                                            500          ns  CL = 100 pF

Program cycle time         TWC                                                         4  10           ms  ERASE/WRITE mode

                           TEC                                                         8  15           ms  ERAL mode (Vcc = 5V 10%)

                           TWL              16                                            30           ms  WRAL mode (Vcc = 5V 10%)

Endurance

93AA46                     --         1M    --                                            1M           --  25C, Vcc = 5.0V, Block Mode

93AA56/66                  --         10M   --                                            10M          --  (Note 3)

Note 1: This parameter is tested at Tamb = 25C and FCLK = 1 MHz.

2: This parameter is periodically sampled and not 100% tested.

3: This parameter is not tested but guaranteed by characterization. For endurance estimates in a specific appli-

cation, please consult the Total Endurance Model which can be obtained on our BBS or website.

DS20067G-page 2                                                                                             1996 Microchip Technology Inc.
                                                                        93AA46/56/66

TABLE 1-3:      INSTRUCTION SET FOR 93AA46: ORG = 1 (X 16 ORGANIZATION)

   Instruction  SB  Opcode              Address                Data In  Data Out    Req. CLK Cycles
READ                                                                                        25
EWEN           1   10            A5 A4 A3 A2 A1 A0               --     D15 - D0             9
ERASE                            11XXXX                          --       High-Z             9
ERAL           1   00            A5 A4 A3 A2 A1 A0               --                          9
WRITE                            10XXXX                          --    (RDY/BSY)            25
WRAL           1   11            A5 A4 A3 A2 A1 A0           D15 - D0  (RDY/BSY)            25
EWDS                             01XXXX                      D15 - D0  (RDY/BSY)             9
                1   00            00XXXX                          --    (RDY/BSY)
TABLE 1-4:                                                                          Req. CLK Cycles
                1   01                                                     High-Z            18
   Instruction                                                                               10
READ           1   00                                                                       10
EWEN                                                                                        10
ERASE          1   00                                                                       18
ERAL                                                                                        18
WRITE          INSTRUCTION SET FOR 93AA46: ORG = 0 (X 8 ORGANIZATION)                       10
WRAL
EWDS           SB  Opcode                Address             Data In    Data Out   Req. CLK Cycles
                                                                                             27
TABLE 1-5:      1   10            A6 A5 A4 A3 A2 A1 A0           --       D7 - D0             11
                                  11XXXXX                        --        High-Z             11
   Instruction  1   00            A6 A5 A4 A3 A2 A1 A0           --     (RDY/BSY)             11
READ                             10XXXXX                         --    (RDY/BSY)            27
EWEN           1   11            A6 A5 A4 A3 A2 A1 A0        D7 - D0   (RDY/BSY)            27
ERASE                            01XXXXX                     D7 - D0   (RDY/BSY)             11
ERAL           1   00            00XXXXX                         --       High-Z
WRITE                                                                              Req. CLK Cycles
WRAL           1   01                                                                       20
EWDS                                                                                        12
                1   00                                                                       12
TABLE 1-6:                                                                                   12
                1   00                                                                       20
   Instruction                                                                               20
READ           INSTRUCTION SET FOR 93AA56: ORG = 1 (X 16 ORGANIZATION)                      12
EWEN
ERASE          SB  Opcode                  Address            Data In   Data Out   Req. CLK Cycles
ERAL                                                                                        27
WRITE          1   10            X A6 A5 A4 A3 A2 A1 A0          --      D15 - D0            11
WRAL                             11XXXXXX                        --       High-Z             11
EWDS           1   00            X A6 A5 A4 A3 A2 A1 A0          --    (RDY/BSY)             11
                                  10XXXXXX                        --    (RDY/BSY)            27
TABLE 1-7:      1   11            X A6 A5 A4 A3 A2 A1 A0      D15 - D0  (RDY/BSY)            27
                                  01XXXXXX                    D15 - D0  (RDY/BSY)             11
   Instruction  1   00            00XXXXXX                        --       High-Z
READ                                                                               Req. CLK Cycles
EWEN           1   01                                                                       20
ERASE                                                                                       12
ERAL           1   00                                                                       12
WRITE                                                                                       12
WRAL           1   00                                                                       20
EWDS                                                                                        20
                INSTRUCTION SET FOR 93AA56: ORG = 0 (X 8 ORGANIZATION)                       12
TABLE 1-8:
                SB  Opcode                    Address         Data In    Data Out
   Instruction
READ           1   10            X A7 A6 A5 A4 A3 A2 A1 A0      --       D7 - D0
EWEN                             11XXXXXXX                      --        High-Z
ERASE          1   00            X A7 A6 A5 A4 A3 A2 A1 A0      --     (RDY/BSY)
ERAL                             10XXXXXXX                      --     (RDY/BSY)
WRITE          1   11            X A7 A6 A5 A4 A3 A2 A1 A0   D7 - D0   (RDY/BSY)
WRAL                             01XXXXXXX                   D7 - D0   (RDY/BSY)
EWDS           1   00            00XXXXXXX                      --        High-Z

                1   01

                1   00

                1   00

                INSTRUCTION SET FOR 93AA66: ORG = 1 (X 16 ORGANIZATION)

                SB  Opcode                   Address           Data In   Data Out

                1   10            A7 A6 A5 A4 A3 A2 A1 A0         --      D15 - D0
                                  11XXXXXX                        --       High-Z
                1   00            A7 A6 A5 A4 A3 A2 A1 A0         --    (RDY/BSY)
                                  10XXXXXX                        --    (RDY/BSY)
                1   11            A7 A6 A5 A4 A3 A2 A1 A0     D15 - D0  (RDY/BSY)
                                  01XXXXXX                    D15 - D0  (RDY/BSY)
                1   00            00XXXXXX                        --       High-Z

                1   01

                1   00

                1   00

                INSTRUCTION SET FOR 93AA66: ORG = 0 (X 8 ORGANIZATION)

                SB  Opcode        Address                     Data In    Data Out

                1   10            A8 A7 A6 A5 A4 A3 A2 A1 A0     --       D7 - D0
                                                                 --        High-Z
                1   00            11XXXXXXX                      --     (RDY/BSY)
                                                                 --     (RDY/BSY)
                1   11            A8 A7 A6 A5 A4 A3 A2 A1 A0  D7 - D0   (RDY/BSY)
                                                              D7 - D0   (RDY/BSY)
                1   00            10XXXXXXX                      --        High-Z

                1   01            A8 A7 A6 A5 A4 A3 A2 A1 A0

                1   00            01XXXXXXX

                1   00            00XXXXXXX

1996 Microchip Technology Inc.                                                    DS20067G-page 3
93AA46/56/66                                                 2.4 READ

2.0 FUNCTIONAL DESCRIPTION                                   The READ instruction outputs the serial data of the
                                                             addressed memory location on the DO pin. A dummy
When the ORG pin is connected to VCC, the (x16) orga-        zero bit precedes the 16 bit (x16 organization) or 8 bit
nization is selected. When it is connected to ground,        (x8 organization) output string. The output data bits will
the (x8) organization is selected. Instructions,             toggle on the rising edge of the CLK and are stable after
addresses and write data are clocked into the DI pin on      the specified time delay (TPD). Sequential read is pos-
the rising edge of the clock (CLK). The DO pin is nor-       sible when CS is held high. The memory data will auto-
mally held in a high-Z state except when reading data        matically cycle to the next register and output
from the device, or when checking the READY/BUSY             sequentially.
status during a programming operation. The ready/
busy status can be verified during an Erase/Write oper-      2.5 Erase/Write Enable and Disable
ation by polling the DO pin; DO low indicates that pro-                (EWEN,EWDS)
gramming is still in progress, while DO high indicates
the device is ready. The DO will enter the high-Z state      The 93AA46/56/66 power up in the Erase/Write Disable
on the falling edge of the CS.                               (EWDS) state. All programming modes must be pre-
                                                             ceded by an Erase/Write Enable (EWEN) instruction.
2.1 START Condition                                          Once the EWEN instruction is executed, programming
                                                             remains enabled until an EWDS instruction is executed
The START bit is detected by the device if CS and DI         or VCC is removed from the device. To protect against
are both HIGH with respect to the positive edge of CLK       accidental data disturb, the EWDS instruction can be
for the first time.                                          used to disable all Erase/Write functions and should fol-
                                                             low all programming operations. Execution of a READ
Before a START condition is detected, CS, CLK, and DI        instruction is independent of both the EWEN and
may change in any combination (except to that of a           EWDS instructions.
START condition), without resulting in any device oper-
ation (READ, WRITE, ERASE, EWEN, EWDS, ERAL,                 2.6 ERASE
and WRAL). As soon as CS is HIGH, the device is no
longer in the standby mode.                                  The ERASE instruction forces all data bits of the spec-
                                                             ified address to the logical "1" state. CS is brought low
An instruction following a START condition will only be      following the loading of the last address bit. This falling
executed if the required amount of opcode, address           edge of the CS pin initiates the self-timed programming
and data bits for any particular instruction is clocked in.  cycle.

After execution of an instruction (i.e., clock in or out of  The DO pin indicates the READY/BUSY status of the
the last required address or data bit) CLK and DI            device if CS is brought high after a minimum of 250 ns
become don't care bits until a new start condition is        low (TCSL). DO at logical "0" indicates that program-
detected.                                                    ming is still in progress. DO at logical "1" indicates that
                                                             the register at the specified address has been erased
2.2 DI/DO                                                    and the device is ready for another instruction.

It is possible to connect the Data In and Data Out pins      The ERASE cycle takes 4 ms per word typical.
together. However, with this configuration it is possible
for a "bus conflict" to occur during the "dummy zero" that   2.7 WRITE
precedes the READ operation, if A0 is a logic HIGH
level. Under such a condition the voltage level seen at      The WRITE instruction is followed by 16 bits (or by 8
Data Out is undefined and will depend upon the relative      bits) of data which are written into the specified
impedances of Data Out and the signal source driving         address. After the last data bit is put on the DI pin, CS
A0. The higher the current sourcing capability of A0,        must be brought low before the next rising edge of the
the higher the voltage at the Data Out pin.                  CLK clock. This falling edge of CS initiates the self-
                                                             timed auto-erase and programming cycle.
2.3 Data Protection
                                                             The DO pin indicates the READY/BUSY status of the
During power-up, all programming modes of operation          device if CS is brought high after a minimum of 250 ns
are inhibited until VCC has reached a level greater than     low (TCSL) and before the entire write cycle is complete.
1.4V. During power-down, the source data protection          DO at logical "0" indicates that programming is still in
circuitry acts to inhibit all programming modes when         progress. DO at logical "1" indicates that the register at
VCC has fallen below 1.4V at nominal conditions.             the specified address has been written with the data
                                                             specified and the device is ready for another instruc-
The EWEN and EWDS commands give additional pro-              tion.
tection against accidentally programming during nor-
mal operation.                                               The WRITE cycle takes 4 ms per word typical.

After power-up, the device is automatically in the                                              1996 Microchip Technology Inc.
EWDS mode. Therefore, an EWEN instruction must be
performed before any ERASE or WRITE instruction can
be executed.

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2.8 Erase All (ERAL)                                                                   93AA46/56/66

The ERAL instruction will erase the entire memory                            2.9 Write All (WRAL)
array to the logical "1" state. The ERAL cycle is identical
to the ERASE cycle except for the different opcode. The                      The WRAL instruction will write the entire memory array
ERAL cycle is completely self-timed and commences at                         with the data specified in the command. The WRAL
the falling edge of the CS. Clocking of the CLK pin is not                   cycle is completely self-timed and commences at the
necessary after the device has entered the self clocking                     falling edge of the CS. Clocking of the CLK pin is not
mode. The ERAL instruction is guaranteed at 5V                              necessary after the device has entered the self clocking
10%.                                                                         mode. The WRAL command does include an auto-
                                                                             matic ERAL cycle for the device. Therefore, the WRAL
The DO pin indicates the READY/BUSY status of the                            instruction does not require an ERAL instruction but the
device if CS is brought high after a minimum of 250 ns                       chip must be in the EWEN status. The WRAL instruc-
low (TCSL) and before the entire write cycle is complete.                    tion is guaranteed at 5V 10%.
                                                                             The DO pin indicates the READY/BUSY status of the
The ERAL cycle takes (8 ms typical).                                         device if CS is brought high after a minimum of 250 ns
                                                                             low (TCSL).

                                                                             The WRAL cycle takes 16 ms typical.

FIGURE 2-1: SYNCHRONOUS DATA TIMING

           V IH                  TCSS  TCKH                                  TCKL
     CS                                   TDIH
                                        TPD
           V IL

             V IH                                                                                                      TCSH
     CLK

             V IL

                   TDIS

          V IH
     DI

          V IL

            DO VOH                                                                                                TPD  TCZ
      (READ) VOL                                                             STATUS VALID                              TCZ

                            TSV                                                                                         TCSL
            DO VOH
(PROGRAM)

                  V OL

FIGURE 2-2: READ TIMING

       CS

CLK

DI   11                          0 An A0

DO   TTRRII--SSTTAATTEETM                        0          Dx D0 Dx* D0 Dx* D0

Tri-State is a registered trademark of National Semiconductor Incorporated.

1996 Microchip Technology Inc.                                                                                       DS20067G-page 5
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FIGURE 2-3: EWEN TIMING

CS                                                              T CSL

CLK

DI               1     0     0    1  1  X                 X
                                                                    TCSL
FIGURE 2-4: EWDS TIMING

       CS

CLK

DI               1     0     0    0  0  X                 X

FIGURE 2-5: WRITE TIMING                                     TCSL

          CS
         CLK

     DI             1     0     1 A n A0 Dx D0

     DO                TRI-STATE                                              BUSY  READY
                                                                          TWC

DS20067G-page 6                                                            1996 Microchip Technology Inc.
                                                                               93AA46/56/66

FIGURE 2-6: WRAL TIMING                                                        TCSL                    STANDBY

      CS
    CLK

DI      1                0     0     0            1     X   X  Dx    D0

                                       TRI-STATE                                           BUSY READY  TRI-STATE
      DO                                                                             TWL

    Guaranteed at Vcc = +4.5V to +6.0V.                                    TCSL                        STANDBY
FIGURE 2-7: ERASE TIMING                                                             CHECK STATUS

           CS

          CLK

    DI                  1 1 1 An An-1 An-2 A0

              TRI-STATE                                                               TSV         TCZ
    DO                                                                               BUSY  READY TRI-STATE

                                                                               TWC

FIGURE 2-8: ERAL TIMING                                                        TCSL

     CS                                                                              CHECK STATUS      STANDBY
   CLK

DI         1                0     0     1            0

             TRI-STATE                                                                        T SV                       TCZ
DO                                                                                        BUSY
                                                                                                                  TRI-STATE
                                                                                                    READY

                                                                                     TEC

Guaranteed at VCC = 5.0V 10%.

1996 Microchip Technology Inc.                                                                       DS20067G-page 7
93AA46/56/66                                               3.4 Data Out (DO)

3.0 PIN DESCRIPTION                                        Data Out is used in the READ mode to output data syn-
                                                           chronously with the CLK input (TPD after the positive
3.1 Chip Select (CS)                                       edge of CLK).

A HIGH level selects the device. A LOW level deselects     This pin also provides READY/BUSY status information
the device and forces it into standby mode. However, a     during ERASE and WRITE cycles. READY/BUSY sta-
programming cycle which is already initiated and/or in     tus information is available on the DO pin if CS is
progress will be completed, regardless of the CS input     brought HIGH after being LOW for minimum chip select
signal. If CS is brought LOW during a program cycle,       LOW time (TCSL) and an ERASE or WRITE operation
the device will go into standby mode as soon as the pro-   has been initiated.
gramming cycle is completed.
                                                           The status signal is not available on DO, if CS is held
CS must be LOW for 250 ns minimum (TCSL) between           LOW or HIGH during the entire WRITE or ERASE
consecutive instructions. If CS is LOW, the internal con-  cycle. In all other cases DO is in the HIGH-Z mode. If
trol logic is held in a RESET status.                      status is checked after the WRITE/ERASE cycle, a pull-
                                                           up resistor on DO is required to read the READY signal.
3.2 Serial Clock (CLK)
                                                           3.5 Organization (ORG)
The Serial Clock is used to synchronize the communi-
cation between a master device and the 93AAXX.             When ORG is connected to VCC, the (x16) memory
Opcode, address, and data bits are clocked in on the       organization is selected. When ORG is tied to VSS, the
positive edge of CLK. Data bits are also clocked out on    (x8) memory organization is selected. ORG can only be
the positive edge of CLK.                                  floated for clock speeds of 1MHz or less for the (x16)
                                                           memory organization. For clock speeds greater than 1
CLK can be stopped anywhere in the transmission            MHz, ORG must be tied to VCC or VSS.
sequence (at HIGH or LOW level) and can be continued
anytime with respect to clock HIGH time (TCKH) and
clock LOW time (TCKL). This gives the controlling mas-
ter freedom in preparing opcode, address, and data.

CLK is a "Don't Care" if CS is LOW (device deselected).
If CS is HIGH, but START condition has not been
detected, any number of clock cycles can be received
by the device without changing its status (i.e., waiting
for START condition).

CLK cycles are not required during the self-timed
WRITE (i.e., auto ERASE/WRITE) cycle.

After detection of a start condition the specified number
of clock cycles (respectively LOW to HIGH transitions of
CLK) must be provided. These clock cycles are
required to clock in all required opcode, address, and
data bits before an instruction is executed (see instruc-
tion set truth table). CLK and DI then become don't care
inputs waiting for a new start condition to be detected.

   Note: CS must go LOW between consecutive
               instructions.

3.3 Data In (DI)

Data In is used to clock in a START bit, opcode,
address, and data synchronously with the CLK input.

DS20067G-page 8                                             1996 Microchip Technology Inc.
                                  93AA46/56/66

NOTES:

1996 Microchip Technology Inc.  DS20067G-page 9
93AA46/56/66

NOTES:

DS20067G-page 10   1996 Microchip Technology Inc.
93AA46/56/66

93AA46/56/66 Product Identification System

To order or to obtain information, e.g., on pricing or delivery, please use the listed part numbers, and refer to the factory or the listed
sales offices.

93AA46/56/66 -  /P

                                  Package:       P = Plastic DIP (300 mil Body), 8-lead
                                               SN = Plastic SOIC (150 mil Body), 8-lead
                                               SM = Plastic SOIC (207 mil Body), 8-lead

                                                        (93AA46/56/66)

                                  Temperature  Blank = 0C to +70C
                                  Range:

                                  Device:                 93AA46/56/66  Microwire Serial EEPROM
                                                        93AA46/56/66X
                                                                        Microwire Serial EEPROM in alternate
                                                     93AA46T/56T/66T    pinouts (SN package only)
                                               93AA46XT/56XT/66XT       Microwire Serial EEPROM (Tape and Reel)
                                                                        Microwire Serial EEPROM (Tape and Reel)

1996 Microchip Technology Inc.                                        DS20067G-page 11
WORLDWIDE SALES & SERVICE

AMERICAS                              ASIA/PACIFIC                              EUROPE

Corporate Office                      China                                     United Kingdom
                                                                                Arizona Microchip Technology Ltd.
Microchip Technology Inc.             Microchip Technology                      Unit 6, The Courtyard
2355 West Chandler Blvd.              Unit 406 of Shanghai Golden Bridge Bldg.  Meadow Bank, Furlong Road
Chandler, AZ 85224-6199               2077 Yan'an Road West, Hongiao District   Bourne End, Buckinghamshire SL8 5AJ
Tel: 602 786-7200 Fax: 602 786-7277   Shanghai, Peoples Republic of China       Tel: 44 1628 850303 Fax: 44 1628 850178
Technical Support: 602 786-7627       Tel: 86 21 6275 5700                      France
Web: http://www.microchip.com         Fax: 011 86 21 6275 5060                  Arizona Microchip Technology SARL
                                                                                Zone Industrielle de la Bonde
Atlanta                               Hong Kong                                 2 Rue du Buisson aux Fraises
                                                                                91300 Massy - France
Microchip Technology Inc.             Microchip Technology                      Tel: 33 1 69 53 63 20 Fax: 33 1 69 30 90 79
500 Sugar Mill Road, Suite 200B       RM 3801B, Tower Two                       Germany
Atlanta, GA 30350                     Metroplaza                                Arizona Microchip Technology GmbH
Tel: 770 640-0034 Fax: 770 640-0307   223 Hing Fong Road                        Gustav-Heinemann-Ring 125
                                      Kwai Fong, N.T. Hong Kong                 D-81739 Muenchen, Germany
Boston                                Tel: 852 2 401 1200 Fax: 852 2 401 3431   Tel: 49 89 627 144 0 Fax: 49 89 627 144 44
                                                                                Italy
Microchip Technology Inc.             India                                     Arizona Microchip Technology SRL
5 Mount Royal Avenue                                                            Centro Direzionale Colleone Pas Taurus 1
Marlborough, MA 01752                 Microchip Technology                      Viale Colleoni 1
Tel: 508 480-9990 Fax: 508 480-8575   No. 6, Legacy, Convent Road               20041 Agrate Brianza
                                      Bangalore 560 025 India                   Milan Italy
Chicago                               Tel: 91 80 526 3148 Fax: 91 80 559 9840   Tel: 39 39 6899939 Fax: 39 39 689 9883

Microchip Technology Inc.             Korea                                     JAPAN
333 Pierce Road, Suite 180
Itasca, IL 60143                      Microchip Technology                      Microchip Technology Intl. Inc.
Tel: 708 285-0071 Fax: 708 285-0075   168-1, Youngbo Bldg. 3 Floor              Benex S-1 6F
                                      Samsung-Dong, Kangnam-Ku,                 3-18-20, Shin Yokohama
Dallas                                Seoul, Korea                              Kohoku-Ku, Yokohama
                                      Tel: 82 2 554 7200 Fax: 82 2 558 5934     Kanagawa 222 Japan
Microchip Technology Inc.                                                       Tel: 81 45 471 6166 Fax: 81 45 471 6122
14651 Dallas Parkway, Suite 816       Singapore
Dallas, TX 75240-8809                                                                                                      9/3/96
Tel: 972 991-7177 Fax: 972 991-8588   Microchip Technology
                                      200 Middle Road
Dayton                                #10-03 Prime Centre
                                      Singapore 188980
Microchip Technology Inc.             Tel: 65 334 8870 Fax: 65 334 8850
Suite 150
Two Prestige Place                    Taiwan, R.O.C
Miamisburg, OH 45342
Tel: 513 291-1654 Fax: 513 291-9175   Microchip Technology
                                      10F-1C 207
Los Angeles                           Tung Hua North Road
                                      Taipei, Taiwan, ROC
Microchip Technology Inc.             Tel: 886 2 717 7175 Fax: 886 2 545 0139
18201 Von Karman, Suite 1090
Irvine, CA 92612
Tel: 714 263-1888 Fax: 714 263-1338

New York

Microchip Technmgy Inc.
150 Motor Parkway, Suite 416
Hauppauge, NY 11788
Tel: 516 273-5305 Fax: 516 273-5335

San Jose

Microchip Technology Inc.
2107 North First Street, Suite 590
San Jose, CA 95131
Tel: 408 436-7950 Fax: 408 436-7955

Toronto

Microchip Technology Inc.
5925 Airport Road, Suite 200
Mississauga, Ontario L4V 1W1, Canada
Tel: 905 405-6279 Fax: 905 405-6253

                                            All rights reserved. 1996, Microchip Technology Incorporated, USA. 9/96

                                                                                        Printed on recycled paper.

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of patents or other intellectual property rights arising from such use or otherwise. Use of Microchip's products as critical components in life support systems is not autho-
rized except with express written approval by Microchip. No licenses are conveyed, implicitly or otherwise, under any intellectual property rights. The Microchip logo and
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DS20067G-page 12                                                                1996 Microchip Technology Inc.
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