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8N4SV75LC-0065CDI8

器件型号:8N4SV75LC-0065CDI8
器件类别:无源元件    频率控制器和定时装置    振荡器    可编程振荡器   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

Programmable Oscillators PROGRAMMABLE FEMTOCLOCK

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
IDT (Integrated Device Technology)
产品种类:
Product Category:
Programmable Oscillators
系列:
Series:
8N4SV75
产品:
Product:
VCXO
封装:
Packaging:
Reel
商标:
Brand:
IDT
工厂包装数量:
Factory Pack Quantity:
1000
商标名:
Tradename:
FemtoClock

8N4SV75LC-0065CDI8器件文档内容

                          LVDS Frequency-Programmable VCXO                                                                IDT8N4SV75

                                                                                                                             DATA SHEET

General Description                                                       Features

The IDT8N4SV75 is a LVDS Frequency-Programmable VCXO with                 •  Fourth generation FemtoClock® NG technology

very flexible frequency and pull-range programming capabilities. The      •  Programmable clock output frequency from 15.476MHz to

device uses IDT’s fourth generation FemtoClock® NG technology for            866.67MHz and from 975MHz to 1,300MHz

an optimum of high clock frequency and low phase noise                    •  Frequency programming resolution is 218Hz and better

performance. The device accepts 2.5V or 3.3V supply and is                •  Factory-programmable VCXO pull range and control voltage

packaged in a small, lead-free (RoHS 6) 6-lead ceramic 5mm x 7mm             polarity

x 1.55mm package.                                                         •

The device can be factory-programmed to any frequency in the                 Absolute pull-range (APR) programmable from ±4.5 to

                                                                             ±754.5ppm

range of 15.476MHz to 866.67MHz and from 975MHz to 1,300MHz               •  One 2.5V / 3.3V LVDS clock output

to the very high degree of frequency precision of 218Hz or better.        •

The extended temperature range supports wireless infrastructure,             Output enable control input, LVCMOS/LVTTL compatible

telecommunication and networking end equipment requirements.              •  RMS phase jitter @ 156.25MHz (12kHz - 20MHz): 

                                                                             0.53ps (typical)

                                                                          •  2.5V or 3.3V supply voltage

                                                                          •  -40°C to 85°C ambient operating temperature

                                                                          •  Lead-free (RoHS 6) 6-lead ceramic 5mm x 7mm x 1.55mm

                                                                             package

Block Diagram                                                                                  Pin Assignment

                                 PFD  FemtoClock® NG                                                      VC    1         6  VDD

            OSC           ÷P     &          VCO                       ÷N               Q                 OE    2         5  nQ

                                 LPF        1950-2600MHz                               nQ                 GND   3         4  Q

    114.285 MHz

                   2                  ÷MINT, MFRAC                                                              IDT8N4SV75

                                                                                               6-lead     ceramic 5mm x 7mm       x  1.55mm

VC                 A/D                                                                                          package body

                              7             25                            7                                     CD Package

                                      Configuration Register (ROM)                                             Top View

                                      (Frequency, APR, Polarity)

OE  Pullup

IDT8N4SV75CCD REVISION B  NOVEMBER 6, 2013                            1                                         ©2013 Integrated Device Technology, Inc.
IDT8N4SV75 Data Sheet                                                                                          LVDS FREQUENCY PROGRAMMABLE VCXO

Pin Description and Characteristic Tables

Table 1. Pin Descriptions

Number     Name                        Type            Description

     1                 VC   Input                      VCXO Control Voltage input.

     2                 OE   Input            Pullup    Output enable pin. See Table 3A for function. LVCMOS/LVTTL       interface levels.

     3                 GND  Power                      Power supply ground.

     4, 5  Q, nQ            Output                     Differential clock output pair. LVDS interface levels.

     6                 VDD  Power                      Power supply pin.

NOTE: Pullup refers to internal input  resistors. See  Table 2, Pin Characteristics, for typical values.

Table 2. Pin Characteristics

Symbol     Parameter                                   Test Conditions              Minimum                    Typical  Maximum            Units

                                       OE                                                                      5.5                         pF

CIN        Input Capacitance

                                       VC                                                                      10                          pF

RPULLUP    Input Pullup Resistor                                                                               50                          k

IDT8N4SV75CCD REVISION B    NOVEMBER 6, 2013                              2                                        ©2013 Integrated Device Technology, Inc.
IDT8N4SV75 Data Sheet                                                                                                                    LVDS FREQUENCY PROGRAMMABLE VCXO

Function Tables

Table 3A. OE Configuration

Input

OE                     Output Enable

0                      Outputs Q, nQ are in high-impedance state.

1 (default)            Outputs are enabled.

Table 3B. Output Frequency Range

   15.476MHz to 866.67MHz

       975MHz to 1,300MHz

NOTE: Supported output frequency range. The output frequency can                                                be  programmed to any frequency in this range and to a precision of

218Hz or better.

Principles of Operation

The block diagram consists of the internal 3RD overtone crystal and

oscillator which provide the reference clock fXTAL of 114.285MHz.                                                   Table 3C. Frequency  Selection

The PLL includes the FemtoClock® NG VCO along with the

Pre-divider (P), the feedback divider (M) and the post divider (N). The                                             Input

P, M, and N dividers determine the output frequency based on the                                                    FSEL                            Selects

fXTAL reference. The feedback divider is fractional supporting a huge

number of output frequencies. Internal registers are used to hold up                                                0 (default)                     Frequency  0

to two different factory pre-set configuration settings. The                                                        1                               Frequency  1

configuration is selected via the FSEL pin. Changing the FSEL

control results in an immediate change of the output frequency to the

selected register values. The P, M, and N frequency configurations

support an output frequency range 15.476MHz to 866.67MHz and                                                        Frequency Configuration

975MHz to 1,300MHz.

The devices use the fractional feedback divider with a delta-sigma                                                  An order code is assigned to each frequency configuration and the

modulator for noise shaping and robust frequency synthesis                                                          VCXO pull-range programmed by the factory (default frequencies).

capability. The relatively high reference frequency minimizes phase                                                 For more information on the available default frequencies and order

noise generated by frequency multiplication and allows more efficient                                               codes, please see the Ordering Information Section in this document.

shaping of noise by the delta-sigma modulator. The output frequency                                                 For available order codes, see the FemtoClock NG Ceramic-Package

is determined by the 2-bit pre-divider (P), the feedback divider (M)                                                XO and VCXO Ordering Product Information document. For more

and the 7-bit post divider (N). The feedback divider (M) consists of                                                information on programming capabilities of the device for custom

both a 7-bit integer portion (MINT) and an 18-bit fractional portion                                                frequency and pull range configurations, see the FemtoClock NG

(MFRAC) and provides the means for high-resolution frequency                                                        Ceramic 5x7 Module Programming Guide.

generation. The output frequency fOUT is calculated by:

fOUT         =    fXTA  L    -----1-------    MIN  T  +  M------F----R-----A----C------+-----0---.--5--  (1)
                              PN                          218

IDT8N4SV75CCD REVISION B      NOVEMBER 6, 2013                                                                  3                                   ©2013 Integrated Device Technology, Inc.
IDT8N4SV75 Data Sheet                                                                                  LVDS FREQUENCY PROGRAMMABLE VCXO

Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. 

These ratings are stress specifications only. Functional operation of product at these conditions or any conditions beyond 

those listed in the DC Characteristics or AC Characteristics is not implied. Exposure to absolute maximum rating conditions          for  

extended periods may affect product reliability.

   Item                                                              Rating

   Supply Voltage, VDD                                               3.63V

   Inputs, VI                                                        -0.5V to VDD + 0.5V

   Outputs, IO (LVDS)                                               

   Continuous Current                                               10mA

   Surge Current                                                     15mA

   Package Thermal Impedance, JA                                    49.4C/W (0 mps)

   Storage Temperature, TSTG                                         -65C to 150C



DC Electrical Characteristics

Table 4A.      Power Supply DC Characteristics, VDD = 3.3V ± 5%,        TA  =  -40°C  to 85°C

   Symbol      Parameter                            Test Conditions                   Minimum          Typical  Maximum                      Units

   VDD         Power Supply Voltage                                                        3.135       3.3                    3.465          V

   IDD         Power Supply Current                                                                    140                    175            mA

Table 4B.      Power Supply DC Characteristics, VDD = 2.5V ± 5%,        TA  =  -40°C  to 85°C

   Symbol      Parameter                            Test Conditions                   Minimum          Typical                Maximum        Units

   VDD         Power Supply Voltage                                                        2.375       2.5                    2.625          V

   IDD         Power Supply Current                                                                    136                    170            mA

Table 4C.      LVCMOS/LVTTL        DC  Characteristic, VDD = 3.3V ± 5% or 2.5V ±      5%,  TA = -40°C  to 85°C

   Symbol      Parameter                            Test Conditions                        Minimum     Typical                Maximum        Units

                                                    VDD = 3.3V                                    2                           VDD + 0.3      V

   VIH         Input High Voltage

                                                    VDD = 2.5V                             1.7                                VDD + 0.3      V

                                                    VDD = 3.3V                             -0.3                               0.8            V

   VIL         Input Low Voltage

                                                    VDD = 2.5V                             -0.3                               0.7            V

   IIH         Input High Current      OE           VDD = VIN = 3.465V or 2.625V                                              5              µA

   IIL         Input Low Current       OE           VDD = 3.465V or 2.625V, VIN = 0V       -150                                              µA

IDT8N4SV75CCD REVISION B          NOVEMBER 6, 2013                   4                                      ©2013 Integrated Device Technology, Inc.
IDT8N4SV75 Data Sheet                                                                     LVDS FREQUENCY PROGRAMMABLE VCXO

Table 4D. LVDS DC Characteristics,   VDD    =  3.3V  ± 5%, TA = -40°C  to  85°C

Symbol  Parameter                                    Test Conditions             Minimum  Typical  Maximum  Units

VOD     Differential Output Voltage                                              247      330      454      mV

VOD    VOD Magnitude Change                                                                       50       mV

VOS     Offset Voltage                                                           1.14     1.23     1.31     V

VOS    VOS Magnitude Change                                                                       50       mV

Table 4E. LVDS DC Characteristics,   VDD    =  2.5V  ± 5%, TA = -40°C  to  85°C

Symbol  Parameter                                    Test Conditions             Minimum  Typical  Maximum  Units

VOD     Differential Output Voltage                                              247      320      454      mV

VOD    VOD Magnitude Change                                                                       50       mV

VOS     Offset Voltage                                                           1.13     1.22     1.30     V

VOS    VOS Magnitude Change                                                                       50       mV

IDT8N4SV75CCD REVISION B  NOVEMBER 6, 2013           5                                          ©2013 Integrated Device Technology, Inc.
IDT8N4SV75 Data Sheet                                                                            LVDS FREQUENCY PROGRAMMABLE VCXO

AC Electrical Characteristics

Table 5A. AC Characteristics, VDD = 3.3V ± 5% or 2.5V ± 5%, TA = -40°C               to 85°C

   Symbol     Parameter                           Test Conditions                    Minimum  Typical  Maximum  Units

                                                                                     15.476            866.67   MHz

   fOUT       Output Frequency Q, nQ

                                                                                     975               1,300    MHz

   fI         Initial Accuracy                    Measured @ 25°C, VC = VDD/2                          ±10      ppm

                                                  Option code = A or B                                 ±100     ppm

   fS         Temperature Stability               Option code = E or F                                 ±50      ppm

                                                  Option code = K or L                                 ±20      ppm

                                                  Frequency drift over 10 year life                    ±3       ppm

   fA         Aging

                                                  Frequency drift over 15 year life                    ±5       ppm

                                                  Option code A, B (10 year life)                      ±113     ppm

   fT         Total Stability                     Option code E, F (10 year life)                      ±63      ppm

                                                  Option code K, L (10 year life)                      ±33      ppm

   tjit(cc)   Cycle-to-Cycle Jitter; NOTE 1                                                   6        14       ps

   tjit(per)  Period Jitter; NOTE 1                                                           4        6        ps

   tjit(Ø)    RMS Phase Jitter (Random);          156.25MHz, Integration Range:               0.53     0.73     ps

              NOTE 2, 3                           12kHz - 20MHz

              RMS Phase Jitter (Random);         500MHz <fout 1300MHz                     0.46     0.67     ps

   tjit(Ø)    NOTE 2, 3                          100MHz <fout 500MHz                      0.48     0.63     ps

              fXTAL = 114.285MHz                  15MHz fout 100MHz                       0.76     1.4      ps

   N(100)    Single-side band phase  noise,      156.25MHz                                   -67               dBc/Hz

              100Hz from Carrier

   N(1k)     Single-side band phase  noise,     156.25MHz                                   -89               dBc/Hz

              1kHz from Carrier

   N(10k)    Single-side band phase  noise,     156.25MHz                                   -113              dBc/Hz

              10kHz from Carrier

   N(100k)   Single-side band phase  noise,      156.25MHz                                   -118              dBc/Hz

              100kHz from Carrier

   N(1M)     Single-side band phase  noise,     156.25MHz                                   -127              dBc/Hz

              1MHz from Carrier

   N(10M)    Single-side band phase  noise,     156.25MHz                                   -137              dBc/Hz

              10MHz from Carrier

   PSNR       Power Supply Noise Rejection        50mV Sinusoidal Noise                       -58.7             dbc

                                                  1kHz - 50MHz

   tR / tF    Output Rise/Fall Time               20% to 80%                         80                500      ps

   odc        Output Duty Cycle                                                      45                55       %

   tSTARTUP   Device Startup Time after                                                                15       ms

              Power-up

NOTES are     on next page.





IDT8N4SV75CCD REVISION B        NOVEMBER 6, 2013              6                                        ©2013 Integrated Device Technology, Inc.
IDT8N4SV75 Data Sheet                                                                                         LVDS FREQUENCY PROGRAMMABLE VCXO

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.

NOTE: Characterized with VC = VDD/2.

NOTE: XTAL parameters (initial accuracy, temperature stability, aging and total stability) are guaranteed by manufacturing.

NOTE 1: This parameter is defined in accordance with JEDEC standard 65.

NOTE 2: Please refer to the phase noise plots.

NOTE 3: Please see the FemtoClock NG Ceramic 5x7 Modules Programming guide for more information on PLL feedback modes and the

optimum configuration for phase noise.

NOTE 4: 12kHz to 20MHz.

Table 5B. VCXO Control Voltage Input (VC) Characteristics, VDD = 3.3V ± 5% or 2.5 ± 5, TA = -40°C to 85°C

Symbol  Parameter                               Test Conditions                    Minimum  Typical           Maximum                       Units

        Oscillator Gain, NOTE 1, 2, 3           VDD = 3.3V                         7.57                                      477.27         ppm/V

KV      Oscillator Gain, NOTE 1, 2, 3           VDD = 2.5V                         10                                        630            ppm/V

LVC     Control Voltage Linearity;              BSL Variation                      -1       ±0.1                             +1                   %

        NOTE 4

BW      Modulation Bandwidth                                                                100                                                   kHz

ZVC     VC Input Impedance                                                                  500                                                   k

VCNOM   Nominal Control Voltage                                                             VDD/2                                                 V

VC      Control Voltage Tuning Range;                                              0                                         VDD                  V

        NOTE 4

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.

NOTE 1: VC = 10% to 90% of VDD.

NOTE 2: Nominal oscillator gain: Pull range divided by the control voltage tuning range of 3.3V. E.g. for ADC_GAIN [6:0] = 000001 the pull

range is ± 12.5ppm, resulting in an oscillator gain of 25ppm ÷ 3.3V = 7.57ppm/V.

NOTE 3: For best phase noise performance, use the lowest KV that meets the requirements of the application.

NOTE 4: BSL = Best Straight Line Fit: Variation of the output frequency vs. control voltage VC, in percent. VC ranges from 10% to 90% VDD.

IDT8N4SV75CCD REVISION B  NOVEMBER 6, 2013                       7                                            ©2013 Integrated Device Technology, Inc.
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RMS Phase Jitter

dBc/Hz

SSB Phase Noise

                                            Offset  from  Carrier  Frequency  (Hz)

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Parameter Measurement Information

                                                                    SCOPE                                                                                   SCOPE

                               VVDDDD                           Q                                                                                        Q

    2.5V±5%                                                                           3.3V±5%  VDD

POWER SUPPLY                                                                  POWER SUPPLY

+   Float GND –                                                               +  Float GND –

                                                                nQ                                                                               nQ

2.5V LVDS Output Load Test Circuit                                            3.3V LVDS Output Load Test Circuit

                                                                                                                                                                   VOH

                                                                                                                                                                   VREF

                                                                                 1σ contains 68.26% of all measurements                                            VOL

                                                                                 2σ contains 95.4% of all measurements

                                                                                 3σ contains 99.73% of all measurements

                                                                                 4σ contains 99.99366% of all measurements

                                                                                 6σ contains (100-1.973x10-7)% of all measurements

                                                                              Reference Point                                         Histogram

                                                                              (Trigger Edge)                                          Mean Period

                                                                                                                                      (First edge after  trigger)

RMS Phase Jitter                                                              Period Jitter

                                                                                      nQ

nQ

                                                                                      Q

Q                                                                                              t PW

                                                                                                                         t  PERIOD

    ➤                  tcycle n        ➤➤           tcycle n+1  ➤

                       tjit(cc) =      |tcycle n – tcycle n+1|                                                              t PW

                                       1000 Cycles                                                  odc =                             x 100%

                                                                                                                            t PERIOD

Cycle-to-Cycle         Jitter                                                 Output  Duty     Cycle/Pulse Width/Period

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Parameter Measurement              Information,    continued

nQ

                       80%         80%

                                              VOD

    20%                                       20%

Q

                       tR          tF

Output Rise/Fall Time                                  Offset Voltage  Setup

Differential Output Voltage Setup

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Applications Information

LVDS Driver Termination

For a general LVDS interface, the recommended value for the               standard termination schematic as shown in Figure 1A can be used

termination impedance (ZT) is between 90 and 132. The actual            with either type of output structure. Figure 1B, which can also be

value should be selected to match the differential impedance (Z0) of      used with both output types, is an optional termination with center tap

your transmission line. A typical point-to-point LVDS design uses a       capacitance to help filter common mode noise. The capacitor value

100 parallel resistor at the receiver and a 100 differential            should be approximately 50pF. If using a non-standard termination, it

transmission-line environment. In order to avoid any                      is recommended to contact IDT and confirm if the output structure is

transmission-line reflection issues, the components should be             current source or voltage source type. In addition, since these

surface mounted and must be placed as close to the receiver as            outputs are LVDS compatible, the input receiver’s amplitude and

possible. IDT offers a full line of LVDS compliant devices with two       common-mode input range should be verified for compatibility with

types of output structures: current source and voltage source. The        the output.

LVDS                     ZO  ZT                                                              LVDS

Driver                                                                                 ZT      Receiver

        Figure 1A. Standard Termination

                                                                                           ZT

LVDS                     ZO  ZT                                                          2   LVDS

Driver                                                                    C                ZT  Receiver

                                                                                           2

        Figure 1B. Optional Termination

Figure 1. Typical LVDS Driver Termination

IDT8N4SV75CCD REVISION B  NOVEMBER 6, 2013                            11                                 ©2013 Integrated Device Technology, Inc.
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Schematic Layout

Figure 2 shows an example of IDT8N4SV75 application schematic.                                    filter performance is designed for a wide range of noise frequencies.

In this example, the device is operated at VDD = 3.3V. As with any                                This low-pass filter starts to attenuate noise at approximately 10kHz.

high speed analog circuitry, the power supply pins are vulnerable to                              If a specific frequency noise component is known, such as switching

random noise. To achieve optimum jitter performance, power supply                                 power supplies frequencies, it is recommended that component

isolation is required.                                                                            values be adjusted and if required, additional filtering be added.

In order to achieve the best possible filtering, it is recommended that                           Additionally, good general design practices for power plane voltage

the placement of the filter components be on the device side of the                               stability suggests adding bulk capacitance in the local area of all

PCB as close to the power pins as possible. If space is limited, the                              devices.

0.1µF capacitor in each power pin filter should be placed on the                                  The schematic example focuses on functional connections and is not

device side of the PCB and the other components can be placed on                                  configuration specific. Refer to the pin description and functional

the opposite side.                                                                                tables in the datasheet to ensure that the logic control inputs are

Power supply filter recommendations are a general guideline to be                                 properly set.

used for reducing external noise from coupling into the devices. The

                                                                                                                          3.3V

                                                                                                    BLM18BB221SN1

                                                                             VDD              1                   2

                                                                             C1     C2              Ferrite Bead

                                          U1                                                                                    C3

            VDD                                                              0.1uF            10uF                              0.1uF

                       R1

        J1             SP

        1                  VC             1   VC                     VCC  6

                                OE        2   OE                     nQ   5

                                          3   VEE                    Q    4

2

                       R4

                       SP                                                               Q

                                                                                                                                                +

                                                                                                            Zo_Dif f = 100 Ohm          R1

                                                                                                                                        100

                                                                                    nQ                                                          -

                                                                                                                  LVDS Termination

                                                                                    VDD=3.3V

                           Logic Control Input Examples

                                                                                           Q

                           VDD       Set Logic     VDD       Set Logic

                                     Input to                Input to                                                               R2

                                     '1'                     '0'                                    Zo_Dif f      =  100  Ohm       50       +

                                RU1                     RU2

                                1K                      Not Install

                                                                                                                                C4           -

                                     To Logic                To Logic                                                           0.1uF

                                     Input                   Input                                                                  R3

                                     pins                    pins                                                                   50

                                                                                              nQ

                                RD1                     RD2

                                Not Install             1K

                                                                                                    Alternate

                                                                                                    LVDS

                                                                                                    Termination

Figure  2.  IDT8N4SV75 Schematic Example

IDT8N4SV75CCD REVISION B             NOVEMBER 6, 2013                                         12                                                   ©2013 Integrated Device Technology, Inc.
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Power Considerations

This section provides information on power dissipation and junction temperature for the IDT8N4SV75. 

Equations and example calculations are also provided.

1.  Power Dissipation.

The total power dissipation for the IDT8N4SV75 is the sum of the core power plus the analog power plus the power dissipated due to the load.

The following is the power dissipation for VCC = 3.3V + 5% = 3.465V, which gives worst case results.

    •  Power MAX = VCC_MAX * ICC_MAX = 3.465V * 175mA = 606mW

2.  Junction Temperature.

Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad directly affects the reliability of the device. The

maximum recommended junction temperature is 125°C. Limiting the internal transistor junction temperature, Tj, to 125°C ensures that the bond

wire and bond pad temperature remains below 125°C.

       The equation for Tj is as follows: Tj = JA * Pd_total + TA

       Tj = Junction Temperature

       JA = Junction-to-Ambient Thermal Resistance

       Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)

       TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and

a multi-layer board, the appropriate value is 49.4°C/W per Table 6 below.

Therefore, Tj for an ambient temperature of 85°C with all outputs switching is:

    85°C + 0.606mW * 49.4°C/W = 114.9°C. This is below the limit of 125°C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of

board (multi-layer).

Table 6. Thermal Resistance JA for  a 6-Lead Ceramic 5mm x 7mm Package, Forced Convection

                                                                    JA by Velocity

Meters per Second                                                          0                           1  2

Multi-Layer PCB, JEDEC Standard Test Boards                         49.4°C/W                  44.2°C/W    42.1°C/W

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Reliability Information

Table 7. JA vs. Air Flow Table for a 6-Lead    Ceramic  5mm x 7mm Package

                                                         JA vs. Air Flow

Meters per Second                                        0                  1         2

Multi-Layer PCB, JEDEC Standard Test Boards              49.4°C/W           44.2°C/W  42.1°C/W

Transistor Count

The transistor count for IDT8N4SV75 is: 47,414

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Package Outline           and Package       Dimensions

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Ordering Information for FemtoClock NG                                Ceramic-Package XO and VCXO Products

The programmable VCXO and XO devices support a variety of                   contains a 114.285MHz internal crystal as frequency source,

devices options such as the output type, number of default frequen-         industrial temperature range, a lead-free (6/6 RoHS) 6-lead ceramic

cies, internal crystal frequency, power supply voltage, ambient             5mm x 7mm x 1.55mm package and is factory-programmed to the

temperature range and the frequency accuracy. The device options,           default frequencies of 100MHz, 122.88MHz, 125MHz and

default frequencies and default VCXO pull range must be specified at        156.25MHz and to the VCXO pull range of min. 100 ppm.

the time of order and are programmed by IDT before the shipment.            Other default frequencies and order codes are available from IDT on

The table below specifies the available order codes, including the          request. For more information on available default frequencies, see

device options and default frequency configurations. Example part           the  FemtoClock  NG     Ceramic-Package      XO    and  VCXO     Ordering

number: the order code 8N3QV01FG-0001CDI specifies a                        Product Information document.

programmable, quad default-frequency VCXO with a voltage supply

of 2.5V, a LVPECL output, a 50 ppm crystal frequency accuracy,

Part/Order Number

                                 8N  X  X    XXX       X         X  - dddd     XX  X      X

                                                                                             Shipping Package

                                                                                             8: Tape & Reel

       FemtoClock NG                                                                         (no letter): Tray

       I/O Identifier                                                                  Ambient Temperature Range

       0: LVCMOS                                                                      “I”: Industrial: (TA = -40°C to 85°C)

       3: LVPECL                                                                      (no letter)  : (TA = 0°C to 70°C)

       4: LVDS

                                                                                 Package Code

                                                                                 CD: Lead-Free, 6/10-lead ceramic 5mm x 7mm         x  1.55mm

       Number of Default Frequencies

       S: 1: Single                                                  Default-Frequency and VCXO Pull Range

       D: 2: Dual                                                    See document FemtoClock NG Ceramic-Package XO and VCXO

       Q: 4: Quad                                                     Ordering Product Information.

                                                                                 dddd        fXTAL (MHz)   PLL feedback             Use for

       Part Number                                                          0000 to 0999     114.285            Fractional     VCXO, XO

                       Function  #pins  OE fct. at                          1000 to 1999                        Integer                XO

                                        pin                                 2000 to 2999     100.000            Fractional             XO

       001             XO        10     OE@2

       003             XO        10     OE@1                          Last digit = L:     configuration pre-programmed and not changeable

       V01             VCXO      10     OE@2

       V03             VCXO      10     OE@1                     Die Revision

       V75             VCXO      6      OE@2                     C

       V76             VCXO      6      nOE@2

       V85             VCXO      6      —

       085             XO        6      OE@1           Option Code (Supply Voltage and Frequency-Stability)

       270             XO        6      OE@1           A: VCC = 3.3V±5%,         ±100ppm

                                                       B: VCC = 2.5V±5%,         ±100ppm

       271             XO        6      OE@2           E: VCC = 3.3V±5%,         ±50ppm

       272             XO        6      nOE@2          F: VCC = 2.5V±5%,         ±50ppm

       273             XO        6      nOE@1          K: VCC = 3.3V±5%,         ±20ppm

                                                       L: VCC = 2.5V±5%,         ±20ppm

NOTE:  For order information, also see the FemtoClock  NG Ceramic-Package XO and VCXO Ordering Product Information                  document.

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Device Marking

Table 8. Device Marking

                       Industrial  Temperature Range (TA = -40°C to 85°C)  Commercial Temperature Range (TA = 0°C to 70°C)

Marking                            IDT8N4SV75yC-                          IDT8N4SV75yC-

                                   ddddCDI                                 ddddCD

                                   y = Option Code, dddd=Default-Frequency and VCXO Pull Range

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Revision History Sheet

Rev  Table             Page  Description of Change                                                                Date

                          4  Absolute Maximum Ratings - Thermal Impedance changed from 41.4 to 41.9.

A                      13    Power Considerations - corrected Thermal Resistance table and updated calculations.  4/25/12

     T7                14    Reliability Information - corrected thermal table.

     T4D                  5  3.3V LVDS DC Characteristics Table - updated specs.

B    T4E                  5  2.5V LVDS DC Characteristics Table - updated specs.                                  8/22/12

                       15    Corrected Package Information.

                             Per PCN #N1206-02.

     T5A                  6  AC Characteristics Table - RMS Phase Jitter parameter change test conditions of:

B                            500MHz fout 1300MHz to 500MHz <fout 1300MHz; and                             11/6/13

                             100MHz fout 500MHz to 100MHz <fout 500MHz

                       15    Corrected Package Outline & Dimensions drawing.

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8N4SV75LC-0197CDI       8N4SV75LC-0197CDI8  8N4SV75EC-0085CDI   8N4SV75EC-0085CDI8  8N4SV75KC-0065CDI

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0076CDI8  8N4SV75KC-0080CDI   8N4SV75KC-0080CDI8  8N4SV75LC-0161CDI   8N4SV75LC-0161CDI8

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