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8N4QV01KG-0153CDI8

器件型号:8N4QV01KG-0153CDI8
器件类别:无源元件    频率控制器和定时装置   
厂商名称:IDT (Integrated Device Technology)
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器件描述

Programmable Oscillators PROGRAMMABLE 5X7 OSCILLATOR

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
IDT (Integrated Device Technology)
产品种类:
Product Category:
Programmable Oscillators
RoHS:N
系列:
Series:
8N4QV01
产品:
Product:
VCXO
封装 / 箱体:
Package / Case:
7 mm x 5 mm x 1.55 mm
长度:
Length:
7 mm
宽度:
Width:
5 mm
封装:
Packaging:
Cut Tape
封装:
Packaging:
Reel
商标:
Brand:
IDT
工厂包装数量:
Factory Pack Quantity:
1000
商标名:
Tradename:
FemtoClock
零件号别名:
Part # Aliases:
IDT8N4QV01KG-0153CDI8
单位重量:
Unit Weight:
0.006562 oz

8N4QV01KG-0153CDI8器件文档内容

                           Quad-Frequency Programmable                                                  IDT8N4QV01 REV G

                           VCXO

                                                                                                                                                 DATASHEET

General Description                                                          Features

The IDT8N4QV01 is a Quad-Frequency Programmable VCXO with                    •  Fourth generation FemtoClock® NG technology

very flexible frequency and pull-range programming capabilities. The         •  Programmable clock output frequency from 15.476MHz to

device uses IDT’s fourth generation FemtoClock® NG technology for               866.67MHz and from 975MHz to 1,300MHz

an optimum of high clock frequency and low phase noise                       •  Four power-up default frequencies (see part number order codes),

performance. The device accepts 2.5V or 3.3V supply and is                      re-programmable by I2C

packaged in a small, lead-free (RoHS 6) 10-lead ceramic 5mm x                •  I2C programming interface for the output clock frequency, APR

7mm x 1.55mm package.

Besides the 4 default power-up frequencies set by the FSEL0 and                 and internal PLL control registers

FSEL1 pins, the IDT8N4QV01 can be programmed via the I2C                     •  Frequency programming resolution is 435.9Hz ÷N

interface to any output clock frequency between 15.476MHz to                 •  Absolute pull-range (APR) programmable from ±4.5ppm to

866.67MHz and from 975MHz to 1,300MHz to a very high degree of                  ±754.5ppm

precision with a frequency step size of 435.9Hz ÷N (N is the PLL             •  One 2.5V or 3.3V LVDS differential clock output

output divider). Since the FSEL0 and FSEL1 pins are mapped to 4              •

independent PLL, P, M and N divider registers (P, MINT, MFRAC and               Two control inputs for the power-up default frequency

N), reprogramming those registers to other frequencies under                 •  LVCMOS/LVTTL compatible control inputs

control of FSEL0 and FSEL1 is supported. The extended                        •  RMS phase jitter @ 156.25MHz (12kHz - 20MHz): 0.494ps

temperature range supports wireless infrastructure, tele-                       (typical)

communication and networking end equipment requirements.                     •

                                                                                RMS phase jitter @ 156.25MHz (1kHz - 40MHz): 0.594ps (typical)

                                                                             •  2.5V or 3.3V supply voltage modes

                                                                             •  -40°C to 85°C ambient operating temperature

                                                                             •  Lead-free (RoHS 6) packaging

Block  Diagram                                                                                          Pin Assignment

                              ÷P  PFD         FemtoClock® NG                               Q                                10 SCLK  9 SDATA

                 OSC              &                        VCO               ÷N            nQ

                                  LPF         1950-2600MHz                                                          VC   1                    8  VDD

       114.285 MHz                                                                                                  OE   2                    7  nQ

                                       ÷MINT, MFRAC                                                                 GND  3                    6  Q

                              2                                                                                             FSEL0 4  FSEL1 5

VC               A/D       7

                                                           25                    7

FSEL1  Pulldown

       Pulldown                               Configuration Register (ROM)                              IDT8N4QV01 REV G                      DATA SHEET

FSEL0                                         (Frequency, APR, Polarity)                       10-lead ceramic 5mm x 7mm x 1.55mm

SCLK   Pullup                                 I2C Control                                                           package body

SDATA  Pullup                                                                                                            CD Package

                                                                                                                         Top View

OE     Pullup

IDT8N4QV01GCD  REVISION A     MARCH 11, 2014                              1                                   ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G  DATA SHEET                                                                             QUAD-FREQUENCY PROGRAMMABLE-VCXO

Table 1. Pin  Descriptions

Number            Name                       Type               Description

     1            VC                 Input                      VCXO Control Voltage. The control voltage versus frequency characteristics are

                                                                set by the ADC_GAIN[5:0] register bits.

     2            OE                 Input         Pullup       Output enable pin. See Table 3B for function. LVCMOS/LVTTL interface levels.

     3            GND                Power                      Power supply ground.

     4, 5         FSEL0,             Input         Pulldown     Default frequency select pins. See Table 3A for function and Table 8 for the

                  FSEL1                                         default frequency order codes. LVCMOS/LVTTL interface levels.

     6, 7         Q, nQ              Output                     Differential clock output. LVDS interface levels.

     8            VDD                Power                      Power supply pin.

     9            SDATA              Input         Pullup       I2C Data Input. LVCMOS/LVTTL interface levels.

     10           SCLK               Input         Pullup       I2C Clock Input. LVCMOS/LVTTL interface levels.

NOTE: Pullup  and Pulldown refer  to internal input resistors.  See Table 2, Pin Characteristics, for typical values.

Table 2. Pin Characteristics

Symbol            Parameter                                  Test Conditions          Minimum            Typical        Maximum               Units

                                                   FSEL[1:0], SDATA, SCLK                                          5.5                        pF

CIN               Input Capacitance

                                                                VC                                                 10                         pF

RPULLUP           Input Pullup Resistor                                                                            50                         k

RPULLDOWN         Input Pulldown Resistor                                                                          50                         k

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                        2                                              ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G  DATA SHEET                                                                                QUAD-FREQUENCY PROGRAMMABLE-VCXO

Function Tables

Table 3A. Default Frequency Selection

                  Input

FSEL1                         FSEL0           Operation

0 (default)              0 (default)          Default frequency 0

0                             1               Default frequency 1

1                             0               Default frequency 2

1                             1               Default frequency 3

NOTE: The default frequency is the output frequency after power-up. One     of  four  default  frequencies  is selected by FSEL[1:0]. See

programming section for details.

Table 3B. OE Configuration

Input

OE                                            Output Enable

0                 Outputs Q, nQ are in high-impedance state.

1 (default)       Outputs are enabled.

NOTE: OE is an asynchronous control.

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                             3                                  ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G  DATA SHEET                                                                               QUAD-FREQUENCY PROGRAMMABLE-VCXO

Block Diagram with Programming Registers

                                                           PFD                                                 Output Divider N

                                      OSC        ÷P                                FemtoClock® NG                                Q

                                                           &                             VCO                       ÷N            nQ

                                                           LPF                     1950-2600MHz

                  114.285 MHz

                                              2                       Feedback Divider M (25 Bit)                  7

                                                                      MINT         MFRAC

                                                                      (7 bits)     (18 bits)

VC                                    A/D

                                           7                          7                  18

                                                                  Programming Registers                        34

                                                     ADC_GAIN                                 ADC_POL              41

                          I2C Control                I2C:     6 bits                          1 bit

                                              7      Def:     6 bits                          1 bit            7

                                                              P0      MINT0     MFRAC0        N0

                                                     I2C:     2 bits  7 bits    18 bits       7 bits       00

                                              30     Def:     2 bits  7 bits    18 bits       7 bits   34

                                                              P1      MINT1     MFRAC1        N1

                                                     I2C:     2 bits  7 bits    18 bits       7 bits       01

                                              30     Def:     2 bits  7 bits    18 bits       7 bits   34

                                                              P2      MINT2     MFRAC2        N2

                  Pullup                             I2C:     2 bits  7 bits    18 bits       7 bits           34

SCLK                                                                                                       10

SDATA             Pullup                      30     Def:     2 bits  7 bits    18 bits       7 bits

                                                                                                       34

                                                              P3      MINT3     MFRAC3        N3

                                                     I2C:     2 bits  7 bits    18 bits       7 bits       11

                                              30     Def:     2 bits  7 bits    18 bits       7 bits   34

FSEL[1:0]         Pulldown, Pulldown

OE                Pullup

                                           Def: Power-up default register setting for I2C registers

                                                 ADC_GAINn, ADC_POL, Pn, MINTn, MFRACn and Nn

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                                    4                              ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G     DATA SHEET                                                                                     QUAD-FREQUENCY PROGRAMMABLE-VCXO

Principles of Operation

The block diagram consists of the internal 3rd overtone crystal and                             As identified previously, the configurations of P, M (MINT & MFRAC)

oscillator which provide the reference clock fXTAL of either                                    and N divider settings are stored the I2C register, and the

114.285MHz or 100MHz. The PLL includes the FemtoClock NG VCO                                    configuration loaded at power-up is determined by the FSEL[1:0]

along with the Pre-divider (P), the feedback divider (M) and the post                           pins.

divider (N). The P, M, and N dividers determine the output frequency

based on the fXTAL reference and must be configured correctly for                               Table 4. Frequency Selection

proper operation. The feedback divider is fractional supporting a                                         Input

huge number of output frequencies. The configuration of the

feedback divider to integer-only values results in an improved output                           FSEL1     FSEL0     Selects                      Register

phase noise characteristics at the expense of the range of output

frequencies. In addition, internal registers are used to hold up to four                        0 (def.)  0 (def.)  Frequency 0  P0, MINT0, MFRAC0, N0

different factory pre-set P, M, and N configuration settings. These                                    0         1  Frequency 1  P1, MINT1, MFRAC1, N1

default pre-sets are stored in the I2C registers at power-up. Each

configuration is selected via the FSEL[1:0] pins and can be read back                                  1         0  Frequency 2  P2, MINT2, MFRAC2, N2

using the SCLK and SDATA pins.                                                                         1         1  Frequency 3  P3, MINT3, MFRAC3, N3

The user may choose to operate the device at an output frequency

different than that set by the factory. After power-up, the user may

write new P, N and M settings into one or more of the four

configuration registers and then use the FSEL[1:0] pins to select the                           Frequency Configuration

newly programmed configuration. Note that the I2C registers are

volatile and a power supply cycle will reload the pre-set factory                               An order code is assigned to each frequency configuration

default conditions.                                                                             programmed by the factory (default frequencies). For more

If the user does choose to write a different P, M, and N configuration,                         information on the available default frequencies and order codes,

it is recommended to write to a configuration which is not currently                            please see the Ordering Information Section in this document. For

selected by FSEL[1:0] and then change to that configuration after the                           available order codes, see the FemtoClock NG Ceramic-Package XO

I2C transaction has completed. Changing the FSEL[1:0] controls                                  and VCXO Ordering Product Information document.

results in an immediate change of the output frequency to the                                   For more information and guidelines on programming of the device

selected register values. The P, M, and N frequency configurations                              for custom frequency configurations, the register description, the

support an output frequency range 15.476MHz to 866.67MHz and                                    pull-range programming and the serial interface description, see the

975MHz to 1,300MHz.                                                                             FemtoClock NG Ceramic 5x7 Module Programming Guide.

The devices use the fractional feedback divider with a delta-sigma

modulator for noise shaping and robust frequency synthesis

capability. The relatively high reference frequency minimizes phase

noise generated by frequency multiplication and allows more efficient

shaping of noise by the delta-sigma modulator.

The output frequency is determined by the 2-bit pre-divider (P), the

feedback divider (M) and the 7-bit post divider (N). The feedback

divider (M) consists of both a 7-bit integer portion (MINT) and an

18-bit fractional portion (MFRAC) and provides the means for

high-resolution frequency generation. The output frequency fOUT is

calculated by:

f OUT = f XTAL  -P-----1---N---   MINT + M------F----R----A----C------+-----0---.-5- (1)
                                                218

The four configuration registers for the P, M (MINT & MFRAC) and N

dividers which are named Pn, MINTn, MFRACn and Nn with n = 0 to

3. “n” denominates one of the four possible configurations.

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Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These ratings are stress

specifications only. Functional operation of product at these conditions or any conditions beyond those listed in the DC Characteristics or AC

Characteristics is not implied. Exposure to absolute maximum rating conditions for extended periods may affect product reliability.

Item                                          Rating

Supply Voltage, VDD                           3.63V

Inputs, VI                                    -0.5V to VDD + 0.5V

Outputs, IO (SDATA)                           10mA

Outputs, IO (LVDS)

Continuous Current                            10mA

Surge Current                                 15mA

Package Thermal Impedance,    JA             49.4C/W (0 mps)

Storage Temperature, TSTG                     -65C to 150C

DC Electrical Characteristics

Table 5A. Power Supply DC Characteristics, VDD = 3.3V ±5%, TA = -40°C to 85°C

Symbol            Parameter                   Test Conditions  Minimum                Typical  Maximum                                          Units

VDD               Power Supply Voltage                                         3.135  3.3      3.465                                            V

IDD               Power Supply Current                                                         160                                              mA

Table 5B. Power Supply DC Characteristics, VDD = 2.5V ±5%, TA = -40°C to 85°C

Symbol            Parameter                   Test Conditions  Minimum                Typical  Maximum                                          Units

VDD               Power Supply Voltage                                         2.375  2.5      2.625                                            V

IDD               Power Supply Current                                                         155                                              mA

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Table 5C.  LVCMOS/LVTTL           DC Characteristic, VDD = 3.3V ±5% or 2.5V    ±5%, TA = -40°C  to 85°C

Symbol            Parameter                      Test Conditions               Minimum          Typical  Maximum   Units

                  Input High      SEL [1:0], OE  VCC =3.3V +5%                 1.7                       VCC +0.3  V

VIH               Voltage         SEL [1:0], OE  VCC =2.5V +5%                 1.7                       VCC +0.3  V

                                  SEL [1:0]      VCC =3.3V +5%                 -0.3                      0.5       V

                  Input Low       OE             VCC =3.3V +5%                 -0.3                      0.8       V

VIL               Voltage         SEL [1:0]      VCC =2.5V +5%                 -0.3                      0.5       V

                                  OE             VCC =2.5V +5%                 -0.3                      0.8       V

                                  OE                                                                     10        µA

                  Input High      SDATA,         VDD = VIN = 3.465V or 2.625V                            5         µA

IIH               Current         SCLK

                                  FSEL0,         VDD = VIN = 3.465V or 2.625V                            150       µA

                                  FSEL1

                                  OE                                           -500                                µA

                  Input Low       SDATA,         VDD = 3.465V or 2.625V,       -150                                µA

IIL               Current         SCLK                VIN = 0V

                                  FSEL0,         VDD = 3.465V or 2.625V,       -5                                  µA

                                  FSEL1               VIN = 0V

Table 5D. LVDS DC Characteristics, VDD = 3.3V ±5% or  2.5V ±5%, TA = -40°C to 85°C

Symbol            Parameter                      Test Conditions               Minimum          Typical  Maximum   Units

VOD               Differential Output Voltage                                  247              350      454       mV

VOD              VOD Magnitude Change                                                                   50        mV

VOS               Offset Voltage                                               1.0              1.20     1.375     V

VOS              VOS Magnitude Change                                                                   50        mV

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AC Electrical Characteristics

Table 6A. VCXO Control Voltage Input (VC)        Characterisitics, VDD = 3.3V  ±5% or                 2.5V  ±5%, TA = -40°C  to 85°C

Symbol            Parameter                      Test Conditions               Minimum                      Typical          Maximum              Units

                                                 ADC_GAIN[5:0] = 000001                                      7.57                           ppm/V

                                                 ADC_GAIN[5:0] = 000010                                      15.15                          ppm/V

                  Oscillator Gain, NOTE 1, 2, 3  ADC_GAIN[5:0] = XXXXXX                                     2·12.5 ÷ VDD                    ppm/V

                  VDD = 3.3V                                                                                ADC_GAIN

                                                 ADC_GAIN[5:0] = 111110                                     469.69                          ppm/V

KV                                               ADC_GAIN[5:0] = 111111                                     477.27                          ppm/V

                                                 ADC_GAIN[5:0] = 000001                                      10                             ppm/V

                                                 ADC_GAIN[5:0] = 000010                                      20                             ppm/V

                  Oscillator Gain, NOTE 1, 2, 3  ADC_GAIN[5:0] = XXXXXX                                     2·12.5 ÷ VDD                    ppm/V

                  VDD = 2.5V                                                                                ADC_GAIN

                                                 ADC_GAIN[5:0] = 111110                                      620                            ppm/V

                                                 ADC_GAIN[5:0] = 111111                                      630                            ppm/V

LVC               Control Voltage Linearity      BSL Variation; NOTE 4                            -5         ±1                  +5               %

                                                 Incremental; NOTE 5                              -10        ±5              +10                  %

BW                Modulation Bandwidth                                                                       100                                  kHz

ZVC               VC Input Impedance                                                                         500                                  k

VCNOM             Nominal Control Voltage                                                                   VDD÷2                                 V

VC                Control Voltage Tuning                                                          0                          VDD                  V

                  Range; NOTE 4

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.

NOTE 1: VC = 0V to VDD.

NOTE 2: Nominal oscillator gain: Pull range divided by the control voltage tuning range of 3.3V.

E.g. for ADC_GAIN[6:0] = 00.0001 the pull range is ±12.5ppm, resulting in an oscillator gain of 2 * 12.5ppm ÷ 3.3V = 7.57ppm/V.

NOTE 3: For best phase noise performance, use the lowest KV that meets the requirements of the application.

NOTE 4: BSL = Best Straight Line Fit: Variation of the output frequency vs. control voltage VC, in percent. VC ranges from 10% to 90% VDD.

NOTE 5: Incremental slope is defined as the linearity in percent of the raw data (not relative to BSL) from 10% to 90% VDD.

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014     8                                                           ©2014 Integrated Device Technology, Inc.
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Table 6B.  AC Characteristics, VDD = 3.3V ±5% or 2.5V ±5%, TA = -40°C              to  85°C

Symbol     Parameter                            Test Conditions                        Minimum  Typical                      Maximum  Units

fOUT       Output Frequency Q, nQ               Output Divider, N = 3 to126            15.476                                866.67               MHz

                                                Output Divider, N = 2                  975                                   1,300                MHz

fVCO       VCO Frequency                                                               1980                                  2600                 MHz

fI         Initial Accuracy                     Measured at 25°C                                                             ±10                  ppm

                                                Option code = A or B                                                         ±100                 ppm

fS         Temperature Stability                Option code = E or F                                                         ±50                  ppm

                                                Option code = K or L                                                         ±20                  ppm

fA         Aging                                Frequency drift over 10 year life                                            ±3                   ppm

                                                Frequency drift over 15 year life                                            ±5                   ppm

                                                Option code A or B (10 year life)                                            ±113                 ppm

fT         Total Stability                      Option code E or F (10 year life)                                            ±63                  ppm

                                                Option code K or L (10 year life)                                            ±33                  ppm

tjit(cc)   Cycle-to-Cycle Jitter; NOTE 1                                                                                     20                   ps

tjit(per)  Period Jitter; NOTE 1                                                                2.85                         4                    ps

           RMS Phase Jitter (Random)            17MHz fOUT 1300MHz,                         0.475                        0.990                ps

           Fractional PLL feedback and          NOTE 2,3,4

tjit(Ø)    fXTAL=114.285MHz (0xxx order         fOUT 156.25MHz, NOTE 2, 3, 4                  0.494                        0.757                ps

           codes)                               fOUT 156.25MHz, NOTE 2, 3, 5                  0.594                                             ps

N(100)    Single-side band phase noise,        156.25MHz                                       -73.8                                 dBc/Hz

           100 Hz from Carrier

N(1k)     Single-side band phase noise,        156.25MHz                                       -99.8                                 dBc/Hz

           1kHz from Carrier

N(10k)    Single-side band phase noise,        156.25MHz                                       -126.1                                dBc/Hz

           10kHz from Carrier

N(100k)   Single-side band phase noise,        156.25MHz                                       -129.3                                dBc/Hz

           100kHz from Carrier

N(1M)     Single-side band phase noise,        156.25MHz                                       -140.3                                dBc/Hz

           1MHz from Carrier

N(10M)    Single-side band phase noise,        156.25MHz                                       -144.3                                dBc/Hz

           10MHz from Carrier

PSNR       Power Supply Noise Rejection         50mV Sinusoidal Noise                           -54                                               db

                                                1kHz - 50MHz

tR / tF    Output Rise/Fall Time                20% to 80%                             100                                   425                  ps

odc        Output Duty Cycle                                                           45                                    55                   %

tOSC       Oscillator Start-Up Time                                                                                          20                   ms

           Output Frequency Settling Time

tSET       after FSEL0 and FSEL1 Values                                                         470                                               µs

           are Changed

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions. All AC parameters are characterized with P=1 and pull range ±250 ppm.

NOTE: XTAL parameters (initial accuracy, temperature stability, aging and total stability) are guaranteed by manufacturing.

NOTE 1: This parameter is defined in accordance with JEDEC standard 65.

NOTE 2: Please refer to the phase noise plots.

NOTES continued on next page.

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                9                                   ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G  DATA SHEET                                           QUAD-FREQUENCY PROGRAMMABLE-VCXO

NOTE 3: Please see the FemtoClock NG Ceramic 5x7 Modules Programming guide for more information on finding the optimum configuration

for phase noise.

NOTE 4: Integration range: 12kHz-20MHz.

NOTE 5: Integration range: 1kHz-40MHz.

Typical Phase Noise at 156.25MHz (12kHz - 20MHz)

dBc          Hz

Noise Power

                                              Offset  Frequency  (Hz)

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014          10               ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G  DATA SHEET                                                                            QUAD-FREQUENCY PROGRAMMABLE-VCXO

Parameter Measurement Information

                                                              SCOPE                                                                               SCOPE

                  VDD                                     Q                                        VDD                                      Q

   3.3V±5%                                                                  2.5V±5%

POWER SUPPL                                                              POWER SUPPL

+  Float GND                                                             +  Float GND

                                                          nQ                                                                                nQ

3.3V LVDS Output Load AC Test Circuit                                    2.5V LVDS Output Load AC Test Circuit

                                                                                                                                                            VOH

                                                                                                                                                            VREF

                                                                            1σ contains 68.26% of all measurements                                          VOL

                                                                            2σ contains 95.4% of all measurements

                                                                            3σ contains 99.73% of all measurements

                                                                            4σ contains 99.99366% of all measurements

                                                                            6σ contains (100-1.973x10-7)% of all measurements

                                                                         Reference Point                                       Histogram

                                                                         (Trigger Edge)                                        Mean Period

                                                                                                                               (First edge after  trigger)

RMS Phase Jitter                                                         Period Jitter

   nQ

                                                                         nQ

   Q

                  t PW                                                      Q

                                     t  PERIOD

                                                                                        ➤  tcycle n                 ➤  ➤       tcycle  n+1        ➤

                              odc =     t PW      x 100%                                   tjit(cc) =   tcycle n          tcycle n+1

                                        t PERIOD                                                        1000 Cycles

Output Duty Cycle/Pulse Width/Period                                     Cycle-to-Cycle    Jitter

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                         11                                            ©2014 Integrated    Device     Technology,     Inc.
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Parameter Measurement              Information          (continued)

                                                            VDDMIN

nQ

                   80%                        80%           VDD

                                                   VOD

                                                                                                 Correct Frequency

        20%                                        20%

Q                                                           Output

                   tR                         tF

                                                                            ➤      t startup  ➤  Not to Scale

Output  Rise/Fall  Time                                     Start-Up

Differential Output Voltage Setup                           Offset Voltage  Setup

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014            12                                    ©2014 Integrated Device Technology, Inc.
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Applications Information

Recommendations for Unused Input Pins

Inputs:

LVCMOS Select Pins

All control pins have internal pulldowns; additional resistance is not

required but can be added for additional protection. A 1k resistor

can be used.

LVDS Driver Termination

For a general LVDS interface, the recommended value for the                 standard termination schematic as shown in Figure 1A can be used

termination impedance (ZT) is between 90 and 132. The actual              with either type of output structure. Figure 1B, which can also be

value should be selected to match the differential impedance (Z0) of        used with both output types, is an optional termination with center tap

your transmission line. A typical point-to-point LVDS design uses a         capacitance to help filter common mode noise. The capacitor value

100 parallel resistor at the receiver and a 100 differential              should be approximately 50pF. If using a non-standard termination, it

transmission-line environment. In order to avoid any                        is recommended to contact IDT and confirm if the output structure is

transmission-line reflection issues, the components should be               current source or voltage source type. In addition, since these

surface mounted and must be placed as close to the receiver as              outputs are LVDS compatible, the input receiver’s amplitude and

possible. IDT offers a full line of LVDS compliant devices with two         common-mode input range should be verified for compatibility with

types of output structures: current source and voltage source. The          the output.

LVDS                          ZO  ZT                                                            LVDS

Driver                                                                                   ZT      Receiver

         Figure 1A. Standard Termination

                              ZO  ZT                                                        ZT

LVDS                                                                                         2   LVDS

Driver                                                                      C                ZT  Receiver

                                                                                             2

         Figure 1B. Optional Termination

LVDS Termination

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Power Considerations

This section provides information on power dissipation and junction temperature for the IDT8N4QV01.

Equations and example calculations are also provided.

1.  Power Dissipation.

The total power dissipation for the IDT8N4QV01 is the sum of the core power plus the power dissipated in the load(s). The following is the

power dissipation for VDD = 3.3V + 5% = 3.465V, which gives worst case results.

    •  Power (core)MAX = VDD_MAX * IDD_MAX = 3.465V * 160mA = 554.4mW

2.  Junction Temperature.

Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad directly affects the reliability of the device. The

maximum recommended junction temperature is 125°C. Limiting the internal transistor junction temperature, Tj, to 125°C ensures that the bond

wire and bond pad temperature remains below 125°C.

       The equation for Tj is as follows: Tj = JA * Pd_total + TA

       Tj = Junction Temperature

       JA = Junction-to-Ambient Thermal Resistance

       Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)

       TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and

a multi-layer board, the appropriate value is 49.4°C/W per Table 7 below.

Therefore, Tj for an ambient temperature of 85°C with all outputs switching is:

       85°C + 0.554W * 49.4°C/W = 112.4°C. This is below the limit of 125°C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of

board (multi-layer).

Table 7. Thermal Resistance JA for 10 Lead Ceramic 5mm x 7mm Package, Forced Convection

                                                                    JA by Velocity

Meters per Second                                                          0                         1  2.5

Multi-Layer PCB, JEDEC Standard Test Boards                         49.4°C/W                  44.2°C/W  41°C/W

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                               14                           ©2014 Integrated Device Technology, Inc.
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Reliability Information

Table 8. JA vs. Air Flow Table for a 10-lead   Ceramic  5mm x 7mm Package

                                                         JA vs. Air Flow

Meters per Second                                        0                  1         2.5

Multi-Layer PCB, JEDEC Standard Test Boards              49.4°C/W           44.2°C/W  41°C/W

Transistor Count

The transistor count for IDT8N4QV01 is: 47,372

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Package Outline and Package                   Dimensions

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Ordering Information for FemtoClock NG                                Ceramic-Package XO and VCXO Products

The programmable VCXO and XO devices support a variety of                 contains a 114.285MHz internal crystal as frequency source,

devices options such as the output type, number of default frequen-       industrial temperature range, a lead-free (6/6 RoHS) 10-lead ceramic

cies, internal crystal frequency, power supply voltage, ambient           5mm x 7mm x 1.55mm package and is factory-programmed to the

temperature range and the frequency accuracy. The device options,         default frequencies of 100, 122.88, 125 and 156.25MHz and to the

default frequencies and default VCXO pull range must be specified at      VCXO pull range of min. 100 ppm.

the time of order and are programmed by IDT before the shipment.          Other default frequencies and order codes are available from IDT on

The table below specifies the available order codes, including the        request. For more information on available default frequencies, see

device options and default frequency configurations. Example part         the  FemtoClock    NG      Ceramic-Package   XO   and  VCXO  Ordering

number: the order code 8N3QV01FG-0001CDI specifies a                      Product Information document.

programmable, quad default-frequency VCXO with a voltage supply

of 2.5V, a LVPECL output, a 50 ppm crystal frequency accuracy,

Part/Order Number

                              8N     X  X       XXX  X  X        -  dddd  XX    X   X

                                                                                    Shipping Package

                                                                                    8: Tape & Reel

FemtoClock NG                                                                       (no letter): Tray

I/O Identifier                                                                  Ambient Temperature Range

0: LVCMOS                                                                       “I”: Industrial: (TA = -40°C to 85°C)

3: LVPECL                                                                       (no letter)  : (TA = 0°C to 70°C)

4: LVDS

                                                                          Package Code

                                                                          CD: Lead-Free, 6/10-lead ceramic 5mm x       7mm  x  1.55mm

Number of Default Frequencies

S: 1: Single                                                          Default-Frequency and VCXO Pull Range

D: 2: Dual                                                            See document FemtoClock NG Ceramic-Package XO and VCXO

Q: 4: Quad                                                            Ordering Product Information.

                                                                          dddd      fXTAL (MHz)        PLL feedback         Use for

Part Number                                                           0000 to 0999      114.285        Fractional      VCXO, XO

                  Function    #pins     OE fct. at                    1000 to 1999                       Integer               XO

                                           pin                        2000 to 2999      100.000        Fractional              XO

001                XO             10    OE@2

003                XO             10    OE@1                          Last digit = L: configuration pre-programmed and not changeable

V01               VCXO            10    OE@2

V03               VCXO            10    OE@1            Die Revision

V75               VCXO            6     OE@2            G (opt. 207)

V76               VCXO            6     nOE@2

V85               VCXO            6        —

085                XO             6     OE@1         Option Code (Supply Voltage    and      Frequency-Stability)

270                XO             6     OE@1         A: VCC = 3.3V±5%,    ±100ppm

                                                     B: VCC = 2.5V±5%,    ±100ppm

271                XO             6     OE@2         E: VCC = 3.3V±5%,    ±50ppm

272                XO             6     nOE@2        F: VCC = 2.5V±5%,    ±50ppm

273                XO             6     nOE@1        K: VCC = 3.3V±5%,    ±20ppm

                                                     L: VCC = 2.5V±5%,    ±20ppm

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                          17                                 ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G  DATA SHEET                                                         QUAD-FREQUENCY PROGRAMMABLE-VCXO

Table 9. Device Marking

                  Industrial Temperature Range (TA = -40°C to         85°C)          Commercial Temperature Range (TA = 0°C to 70°C)

Marking                       IDT8N4xV01yG-                                          IDT8N4xV01yG-

                              ddddCDI                                                ddddCD

                              x = Number of Default Frequencies, y =  Option  Code,  dddd=Default-Frequency and VCXO Pull Range

IDT8N4QV01GCD     REVISION A  MARCH 11, 2014                          18             ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G    DATA SHEET                                                                     QUAD-FREQUENCY PROGRAMMABLE-VCXO

Revision History Sheet

Rev  Table          Page          Description of Change                                                     Date

A              T9             18  Table 9 Device Marking, corrected marking.                                3/6/12

A              T1             2   Deleted “(see table 3C)” from the first table row,  description  column.  3/13/14

               T6A            8   NOTE 2; Deleted “from table 3C”.

IDT8N4QV01GCD     REVISION A      MARCH 11, 2014                    19                                      ©2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G  DATA SHEET                                                                                                                                       QUAD-FREQUENCY PROGRAMMABLE-VCXO

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8N4QV01KG-0044CDI8      8N4QV01BG-0024CDI   8N4QV01KG-0072CDI   8N4QV01KG-0038CDI   8N4QV01KG-

0072CDI8  8N4QV01KG-0017CDI8  8N4QV01KG-0044CDI   8N4QV01BG-0024CDI8  8N4QV01KG-0038CDI8

8N4QV01KG-0037CDI8      8N4QV01KG-0017CDI   8N4QV01KG-0037CDI   8N4QV01EG-0022CDI   8N4QV01EG-

0022CDI8  8N4QV01LG-0167CDI8  8N4QV01FG-0046CDI8  8N4QV01LG-1043CDI8  8N4QV01KG-0090CDI8

8N4QV01FG-1103CDI   8N4QV01EG-1020CDI8      8N4QV01KG-1114CDI8  8N4QV01KG-0171CDI   8N4QV01EG-

101LCDI   8N4QV01LG-0117CDI8  8N4QV01KG-0085CDI   8N4QV01KG-0163CDI   8N4QV01EG-0020CDI8

8N4QV01EG-0129CDI8      8N4QV01KG-0064CDI8  8N4QV01FG-0053CDI   8N4QV01EG-1037CDI   8N4QV01KG-

0171CDI8  8N4QV01KG-1073CDI   8N4QV01FG-0165CDI8  8N4QV01KG-0010CDI   8N4QV01FG-0039CDI8

8N4QV01EG-0128CDI   8N4QV01EG-0061CDI       8N4QV01KG-1069CDI   8N4QV01LG-0021CDI   8N4QV01LG-102LCDI8

8N4QV01FG-1028CDI       8N4QV01EG-0092CDI   8N4QV01LG-0100CDI8  8N4QV01KG-1127CDI8  8N4QV01KG-

1053CDI   8N4QV01FG-1107CDI   8N4QV01LG-0055CDI8  8N4QV01EG-1151CDI8  8N4QV01EG-2001CDI8

8N4QV01FG-0053CDI8      8N4QV01LG-1076CDI   8N4QV01EG-0034CDI   8N4QV01EG-0123CDI   8N4QV01EG-

0010CDI8  8N4QV01LG-0114CDI   8N4QV01FG-0164CDI8  8N4QV01LG-0085CDI   8N4QV01EG-0027CDI8

8N4QV01LG-0126CDI   8N4QV01EG-1107CDI       8N4QV01KG-1065CDI   8N4QV01FG-1046CDI8  8N4QV01EG-1098CDI

8N4QV01FG-0077CDI8      8N4QV01LG-0172CDI   8N4QV01EG-0068CDI8  8N4QV01EG-0058CDI8  8N4QV01FG-

0082CDI   8N4QV01LG-0158CDI8  8N4QV01LG-0150CDI8  8N4QV01FG-0161CDI8  8N4QV01FG-0052CDI8

8N4QV01KG-2002CDI   8N4QV01EG-0025CDI8      8N4QV01EG-1076CDI   8N4QV01KG-0054CDI8  8N4QV01FG-

1076CDI8  8N4QV01FG-1073CDI   8N4QV01FG-0173CDI   8N4QV01EG-0074CDI   8N4QV01KG-0159CDI

8N4QV01EG-0068CDI   8N4QV01KG-1033CDI8      8N4QV01KG-0100CDI8  8N4QV01FG-0114CDI   8N4QV01FG-

0076CDI   8N4QV01LG-0034CDI8  8N4QV01LG-0088CDI8  8N4QV01EG-0011CDI   8N4QV01FG-1122CDI8

8N4QV01FG-0055CDI8      8N4QV01KG-0136CDI8  8N4QV01LG-0111CDI   8N4QV01LG-0029CDI8  8N4QV01EG-

0011CDI8  8N4QV01KG-1120CDI   8N4QV01EG-0028CDI8  8N4QV01FG-0116CDI   8N4QV01EG-1045CDI

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