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8N3SV75BC-0007CDI8

器件型号:8N3SV75BC-0007CDI8
器件类别:无源元件    频率控制器和定时装置   
厂商名称:IDT (Integrated Device Technology)
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器件描述

Programmable Oscillators PROGRAMMABLE FEMTOCLOCK

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
IDT (Integrated Device Technology)
产品种类:
Product Category:
Programmable Oscillators
系列:
Series:
8N3SV75
产品:
Product:
VCXO
封装:
Packaging:
Reel
商标:
Brand:
IDT
工厂包装数量:
Factory Pack Quantity:
1000
商标名:
Tradename:
FemtoClock

8N3SV75BC-0007CDI8器件文档内容

                           LVPECL Frequency-Programmable VCXO                                                           IDT8N3SV75

                                                                                                                             DATASHEET

General Description                                                          Features

The IDT8N3SV75 is a LVPECL Frequency-Programmable VCXO                       •  Fourth generation FemtoClock® NG technology

with very flexible frequency and pull-range programming capabilities.        •  Programmable clock output frequency from 15.476MHz to

The device uses IDT’s fourth generation FemtoClock® NG                          866.67MHz and from 975MHz to 1,300MHz

technology for an optimum of high clock frequency and low phase              •  Frequency programming resolution is 218Hz and better

noise performance. The device accepts 2.5V or 3.3V supply and is             •

packaged in a small, lead-free (RoHS 6) 6-lead ceramic 5mm x 7mm                Factory-programmable VCXO pull range and control voltage

x 1.55mm package.                                                               polarity

The device can be factory-programmed to any frequency in the                 •  Absolute pull range (APR) programmable from typical ±4.5 to

range of 15.476MHz to 866.67MHz and from 975MHz to 1,300MHz                     ±754.5ppm

to the very high degree of frequency precision of 218Hz or better.           •  One 2.5V/3.3V LVPECL clock output

The extended temperature range supports wireless infrastructure,             •  Output enable control input, LVCMOS/LVTTL compatible

telecommunication and networking end equipment requirements.                 •

                                                                                RMS phase jitter @ 156.25MHz (12kHz - 20MHz): 0.5ps (typical),

                                                                             •  2.5V or 3.3V supply voltage

                                                                             •  -40°C to 85°C ambient operating temperature

                                                                             •  Lead-free (RoHS 6) 6-lead ceramic 5mm x 7mm x 1.55mm

                                                                                package

Block Diagram                                                                                 Pin Assignment

                                                                                                                   VC   1    6    VCC

                                  PFD  FemtoClock® NG                                                              OE   2    5    nQ

               OSC         ÷P     &           VCO                      ÷N                 Q                        VEE  3    4    Q

                                  LPF         1950-2600MHz                                nQ

    114.285 MHz                                                                                                    IDT8N3SV75

                                                                                              6-lead         ceramic 5mm x 7mm         x  1.55mm

                    2                  ÷MINT, MFRAC                                                                package body

                                                                                                                   CD Package

VC                 A/D                                                                                                  Top View

                               7              25                             7

                                       Configuration Register (ROM)

                                       (Frequency, Pull-range, Polarity)

OE  Pullup

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013                              1                                  ©2013 Integrated Device Technology, Inc.
IDT8N3SV75 Data Sheet                                                                                         LVPECL-FREQUENCY PROGRAMMABLE VCXO

Pin Description and Characteristic Tables

Table 1. Pin   Descriptions

Number                 Name                     Type                    Description

     1                 VC                Input                          VCXO Control Voltage input.

     2                 OE                Input           Pullup         Output enable pin. See Table 3A for function. LVCMOS/LVTTL  interface

                                                                        levels.

     3                 VEE           Power                              Negative power supply.

     4, 5              Q, nQ         Output                             Differential clock output. LVPECL interface levels.

     6                 VCC           Power                              Positive power supply.

NOTE: Pullup   refers to internal  input resistors. See  Table 2,  Pin  Characteristics, for typical values.

Table 2. Pin Characteristics

Symbol            Parameter                              Test Conditions                        Minimum       Typical        Maximum  Units

                                         OE                                                                   5.5                     pF

CIN               Input Capacitance

                                         VC                                                                   10                      pF

RPULLUP           Input Pullup Resistor                                                                       50                      k

Function Tables

Table 3A. OE Configuration

     Input

     OE                              Output Enable

     0            Outputs Q, nQ are in high-impedance state.

1 (default)       Outputs are enabled.

Table 3B. Output Frequency Range

                       15.476MHz to 866.67MHz

                       975MHz to 1,300MHz

NOTE: Supported output frequency range. The output frequency can be programmed to any frequency in this range and to a precision of

218Hz or better.

IDT8N3SV75CCD     REVISION A  NOVEMBER 19, 2013                         2                                     ©2013 Integrated Device Technology, Inc.
IDT8N3SV75 Data Sheet                                                                                     LVPECL-FREQUENCY PROGRAMMABLE VCXO

Principles of Operation

The block diagram consists of the internal 3rd overtone crystal and                                       Frequency Configuration

oscillator which provide the reference clock fXTAL of 114.285MHz.

The PLL includes the FemtoClock® NG VCO along with the                                                    An order code is assigned to each frequency configuration and the

Pre-divider (P), the feedback divider (M) and the post divider (N). The                                   VCXO pull-range programmed by the factory (default frequencies).

P, M, and N dividers determine the output frequency based on the                                          For more information on the available default frequencies and order

fXTAL reference. The feedback divider is fractional supporting a huge                                     codes, please see the Ordering Information Section in this document.

number of output frequencies. Internal registers are used to hold up                                      For available order codes, see the FemtoClock NG Ceramic-Package

the factory pre-set configuration setting. The P, M, and N frequency                                      XO and VCXO Ordering Product Information document.

configurations support an output frequency range 15.476MHz to

866.67MHz and 975MHz to 1,300MHz.                                                                         For more information on programming capabilities of the device for

                                                                                                          custom frequency and pull-range configurations, see the FemtoClock

The devices use the fractional feedback divider with a delta-sigma                                        NG Ceramic 5x7 Module Programming Guide.

modulator for noise shaping and robust frequency synthesis

capability. The relatively high reference frequency minimizes phase

noise generated by frequency multiplication and allows more efficient

shaping of noise by the delta-sigma modulator. The output frequency

is determined by the 2-bit pre-divider (P), the feedback divider (M)

and the 7-bit post divider (N). The feedback divider (M) consists of

both a 7-bit integer portion (MINT) and an 18-bit fractional portion

(MFRAC) and provides the means for high-resolution frequency

generation. The output frequency fOUT is calculated by:

fOUT           =  fXTA  L    -----1-------    MINT + -M-----F----R-----A----C------+-----0---.--5--
                              PN                218

IDT8N3SV75CCD     REVISION A  NOVEMBER 19, 2013                                                        3  ©2013 Integrated Device Technology, Inc.
IDT8N3SV75 Data Sheet                                                                         LVPECL-FREQUENCY PROGRAMMABLE VCXO

Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These ratings are stress

specifications only. Functional operation of the product at these conditions or any conditions beyond those listed in the DC Characteristics or

AC Characteristics is not implied. Exposure to absolute maximum rating conditions for extended periods may affect product reliability.

Item                                              Rating

Supply Voltage, VCC                               3.63V

Inputs, VI                                        -0.5V to VCC + 0.5V

Outputs, IO (LVPECL)

Continuous Current                                50mA

Surge Current                                     100mA

Package Thermal Impedance, JA                    49.4C/W (0 mps)

Storage Temperature, TSTG                         -65C to 150C

DC Electrical Characteristics

Table 4A. Power Supply DC Characteristics, VCC = 3.3V ± 5%, VEE = 0V, TA = -40°C to 85°C

Symbol         Parameter                          Test Conditions              Minimum        Typical    Maximum                                 Units

VCC            Power Supply Voltage                                            3.135                3.3  3.465                                   V

IEE            Power Supply Current                                                                 130  160                                     mA

Table 4B. Power Supply DC Characteristics, VCC = 2.5V ± 5%, VEE = 0V, TA = -40°C to           85°C

Symbol         Parameter                          Test Conditions              Minimum        Typical    Maximum                                 Units

VCC            Power Supply Voltage                                            2.375                2.5  2.625                                   V

IEE            Power Supply Current                                                                 120  155                                     mA

Table 4C. LVPECL DC Characteristics, VCC =        3.3V ± 5%, VEE = 0V,  TA  =  -40°C to 85°C

Symbol         Parameter                          Test Conditions              Minimum        Typical    Maximum                                 Units

VOH            Output High Voltage; NOTE 1                                     VCC – 1.4                 VCC – 0.8                               V

VOL            Output Low Voltage; NOTE 1                                      VCC – 2.0                 VCC – 1.7                               V

VSWING         Peak-to-Peak Output Voltage                                     0.6                       1.0                                     V

               Swing

NOTE 1: Outputs terminated with 50 to VCC – 2V.

Table 4D. LVPECL DC Characteristics, VCC =        2.5V ± 5%, VEE = 0V,  TA  =  -40°C to 85°C

Symbol         Parameter                          Test Conditions              Minimum        Typical    Maximum                                 Units

VOH            Output High Voltage; NOTE 1                                     VCC – 1.4                 VCC – 0.8                               V

VOL            Output Low Voltage; NOTE 1                                      VCC – 2.0                 VCC – 1.5                               V

VSWING         Peak-to-Peak Output Voltage                                     0.4                       1.0                                     V

               Swing

NOTE 1: Outputs terminated with 50 to VCC – 2V.

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013      4                                                 ©2013 Integrated Device Technology, Inc.
IDT8N3SV75 Data Sheet                                                                          LVPECL-FREQUENCY PROGRAMMABLE VCXO

Table 4E.  LVCMOS/LVTTL DC Characteristic, VCC = 3.3V ± 5% or 2.5V ±            5%, VEE = 0V,  TA  = -40°C  to  85°C

Symbol         Parameter                      Test Conditions                   Minimum            Typical      Maximum    Units

                                              VCC = 3.3V                        2                               VCC + 0.3  V

VIH            Input High Voltage

                                              VCC = 2.5V                        1.7                             VCC + 0.3  V

                                              VCC = VIN = 3.465V                -0.3                                  0.8  V

VIL            Input Low Voltage

                                              VCC = VIN = 2.5V                  -0.3                                  0.7  V

IIH            Input High Current  OE         VCC = VIN = 3.465V or 2.625V                                            5    µA

IIL            Input Low Current   OE         VCC = 3.465V or 2.625V, VIN = 0V  -150                                       µA

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013  5                                                    ©2013 Integrated Device Technology, Inc.
IDT8N3SV75 Data Sheet                                                                             LVPECL-FREQUENCY PROGRAMMABLE VCXO

AC Electrical Characteristics

Table 5A. AC Characteristics, VCC = 3.3V ±             5% or 2.5V ± 5%, VEE = 0V, TA =    -40°C to 85°C

Symbol         Parameter                               Test Conditions                    Minimum        Typical  Maximum  Units

                                                                                          15.476                  866.67   MHz

fOUT           Output Frequency Q, nQ

                                                                                          975                     1,300    MHz

fI             Initial Accuracy                        Measured @ 25°C, VC = VCC/2                                ±10      ppm

                                                       Option code = A or B                                       ±100     ppm

fS             Temperature Stability                   Option code = E or F                                       ±50      ppm

                                                       Option code = K or L                                       ±20      ppm

                                                       Frequency drift over 10 year life                          ±3       ppm

fA             Aging

                                                       Frequency drift over 15 year life                          ±5       ppm

                                                       Option code A, B (10 year life)                            ±113     ppm

fT             Total Stability                         Option code E, F (10 year life)                            ±63      ppm

                                                       Option code K, L (10 year life)                            ±33      ppm

tjit(cc)       Cycle-to-Cycle Jitter; NOTE 1                                                             6        12       ps

tjit(per)      Period Jitter; NOTE 1                                                                     1.8      2.8      ps

tjit(Ø)        RMS Phase Jitter (Random);              156.25MHz, Integration Range:                     0.5      0.66     ps

               NOTE 2, 3                               12kHz - 20MHz

tjit(Ø)        RMS Phase Jitter (Random);              156.25MHz, Integration Range:                     0.9      1.3      ps

               NOTE 2,3                                1kHz - 40MHz

               RMS Phase Jitter (Random);              500MHz fOUT 1300MHz                           0.44     0.77     ps

tjit(Ø)        NOTE 2,3,4                              100MHz fOUT 500MHz                            0.52     0.90     ps

               fXTAL = 114.285mhz                      15MHz fOUT 100MHz                             0.74     1.2      ps

N(100)        Single-side band phase  noise,          156.25MHz                                         -69               dBc/Hz

               100Hz from Carrier

N(1k)         Single-side band phase  noise,          156.25MHz                                         -98               dBc/Hz

               1kHz from Carrier

N(10k)        Single-side band phase  noise,          156.25MHz                                         -123              dBc/Hz

               10kHz from Carrier

N(100k)       Single-side band phase  noise,          156.25MHz                                         -128              dBc/Hz

               100kHz from Carrier

N(1M)         Single-side band phase  noise,          156.25MHz                                         -140              dBc/Hz

               1MHz from Carrier

N(10M)        Single-side band phase  noise,          156.25MHz                                         -145              dBc/Hz

               10MHz from Carrier

PSNR           Power Supply Noise Rejection            50mV Sinusoidal Noise                             -71.2             dBc

                                                       1kHz - 50MHz

tR / tF        Output Rise/Fall Time                   20% to 80%                         80                      500      ps

odc            Output Duty Cycle                                                          45                      55       %

tSTARTUP       Device startup time after power     up                                                             10       ms

Notes continued on next page.

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NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.

NOTE: XTAL parameters (initial accuracy, temperature stability, aging and total stability) are guaranteed by manufacturing.

NOTE: Characterized with VC = VCC/2.

NOTE 1: This parameter is defined in accordance with JEDEC standard 65.

NOTE 2: Refer to the phase noise plot.

NOTE 3: Please see the FemtoClock NG Ceramic 5x7 Modules Programming guide for more information on PLL feedback modes and the

optimum configuration for phase noise.

Table 5B. VCXO Control Voltage Input (VC) Characteristics, VCC = 3.3V ± 5% or 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

Symbol         Parameter                          Test Conditions                 Minimum                    Typical         Maximum        Units

               Oscillator Gain, NOTE 1, 2, 3      VCC = 3.3V                      7.57                                       477.27         ppm/V

KV             Oscillator Gain, NOTE 1, 2, 3      VCC = 2.5V                      10                                         630            ppm/V

LVC            Control Voltage Linearity; NOTE 4  BSL Variation                   -1                         ±0.1            +1                   %

BW             Modulation Bandwidth                                                                          100                            kHz

ZVC            VC Input Impedance                                                                            500                                  k

VCNOM          Nominal Control Voltage                                                                       VCC/2                                V

VC             Control Voltage Tuning Range;                                      0                                          VCC                  V

               NOTE 4

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.

NOTE 1: VC = 10% to 90% of VCC.

NOTE 2: Nominal oscillator gain: Pull range divided by the control voltage tuning range of 3.3V. E.g. for ADC_GAIN [6:0] = 000001 the pull

range is ± 12.5ppm, resulting in an oscillator gain of 25ppm ÷ 3.3V = 7.57ppm/V.

NOTE 3: For best phase noise performance, use the lowest KV that meets the requirements of the application.

NOTE 4: BSL = Best Straight Line Fit: Variation of the output frequency vs. control voltage VC, in percent. VC ranges from 10% to 90% VCC.

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Typical Phase Noise at 156.25MHz                     (12kHz - 20MHz)

Noise Power (dBc/Hz)

                                                     Offset  Frequency  (Hz)

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Parameter Measurement Information

2V                                                                 2V

VCC                                           Qx  SCOPE            VCC                                               Qx  SCOPE

                                        nQx                                                              nQx

VEE                                                                VEE

-0.5V± 0.125V                                                     -1.3V±0.165V

2.5 LVPECL Output Load AC Test Circuit                      3.3V  LVPECL Output         Load  AC  Test   Circuit

                                                                  nQ

                                                                   Q

RMS Phase Jitter                                            Output Rise/Fall Time

     nQ

                                                                   nQ

     Q

                                                                      Q

                                                                                tcycle n                 tcycle n+1

                                                                                tjit(cc) =    tcycle n – tcycle n+1

                                                                                            1000 Cycles

Output Duty Cycle /Pulse Width/Period                       Cycle  -to-Cycle    Jitter

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Parameter Measurement Information, continued

                                                                                VOH

                                                                                VREF

1  contains 68.26% of all measurements                                          VOL

2  contains 95.4% of all measurements

3  contains 99.73% of all measurements

4  contains 99.99366% of all measurements

6  contains (100-1.973x10-7)% of all measurements

Reference Point                                    Histogram

(Trigger Edge)                                     Mean Period

                                                   (First edge after  trigger)

Period Jitter

Applications Information

Termination for 3.3V LVPECL Outputs

The clock layout topology shown below is a typical termination for                        transmission lines. Matched impedance techniques should be used

LVPECL outputs. The two different layouts mentioned are                                   to maximize operating frequency and minimize signal distortion.

recommended only as guidelines.                                                           Figures 1A and 1B show two different layouts which are

                                                                                          recommended only as guidelines. Other suitable clock layouts may

The differential outputs are low impedance follower outputs that                          exist and it would be recommended that the board designers

generate ECL/LVPECL compatible outputs. Therefore, terminating                            simulate to guarantee compatibility across all printed circuit and clock

resistors (DC current path to ground) or current sources must be                          component process variations.

used for functionality. These outputs are designed to drive 50

                                                                                                                              R3      3.3V  R4

                                                                                                                              125          125        3.3V

                                                                                          3.3V

                                                                                                  Zo  =                  50

                                                                                                                                                     +

                                                                                                                                                     _

                                                                                          LVPECL  Zo  =                  50                            Input

                                                                                                                                  R1            R2

                                                                                                                                  84           84

Figure 1A. 3.3V LVPECL Output Termination                                                 Figure 1B. 3.3V LVPECL Output Termination

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Termination for 2.5V LVPECL Outputs

Figure 2A and Figure 2B show examples of termination for 2.5V            level. The R3 in Figure 2B can be eliminated and the termination  is

LVPECL driver. These terminations are equivalent to terminating 50      shown in Figure 2C.

to VCC – 2V. For VCC = 2.5V, the VCC – 2V is very close to ground

                                                                                                                          2.5V

                                   2.5V                                  VCC = 2.5V

                                                          2.5V

VCC = 2.5V                                                                                    50

                                   R1        R3

                                   250       250                                                                       +

                       50

                                                       +                                      50

                                                                                                                       –

                       50

                                                                         2.5V LVPECL  Driver

                                                       –                                                  R1  R2

2.5V LVPECL    Driver                                                                                     50  50

                                       R2        R4

                                       62.5      62.5

                                                                                                              R3

                                                                                                              18

Figure 2A. 2.5V LVPECL     Driver  Termination         Example           Figure 2B. 2.5V LVPECL   Driver  Termination  Example

                                                          2.5V

VCC = 2.5V

                       50

                                                       +

                       50

                                                       –

2.5V LVPECL    Driver

                                       R1        R2

                                       50        50

Figure 2C. 2.5V LVPECL Driver Termination Example

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013                         11                           ©2013 Integrated Device Technology, Inc.
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Schematic Layout

Figure 3 shows an example of IDT8N3SV75 application schematic.               the devices. The filter performance is designed for a wide range of

In this example, the device is operated at VCC = 3.3V. As with any           noise frequencies. This low-pass filter starts to attenuate noise at

high speed analog circuitry, the power supply pins are vulnerable to         approximately 10 kHz. If a specific frequency noise component is

random noise. To achieve optimum jitter performance, power supply            known, such as switching power supplies frequencies, it is

isolation is required.                                                       recommended that component values be adjusted and if required,

                                                                             additional filtering be added. Additionally, good general design

In order to achieve the best possible filtering, it is recommended that      practices for power plane voltage stability suggests adding bulk

the placement of the filter components be on the device side of the          capacitance in the local area of all devices.

PCB as close to the power pins as possible. If space is limited, the

0.1µF capacitor in each power pin filter should be placed on the             The schematic example focuses on functional connections and is not

device side of the PCB and the other components can be placed on             configuration specific. Refer to the pin description and functional

the opposite side. Power supply filter recommendations are a general         tables in the datasheet to ensure that the logic control inputs are

guideline to be used for reducing external noise from coupling into          properly set.

Figure 3. IDT8N3SV75 Application Schematic

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013                             12                 ©2013 Integrated Device Technology, Inc.
IDT8N3SV75 Data Sheet                                                                                 LVPECL-FREQUENCY PROGRAMMABLE VCXO

Power Considerations

This section provides information on power dissipation and junction temperature for the IDT8N3SV75.

Equations and example calculations are also provided.

1.  Power Dissipation.

The total power dissipation for the IDT8N3SV75 is the sum of the core power plus the power dissipated in the load(s).

The following is the power dissipation for VCC = 3.3V + 5% = 3.465V, which gives worst case results.

NOTE: Please refer to Section 3 for details on calculating power dissipated in the load.

    •  Power (core)MAX = VCC_MAX * IEE_MAX = 3.465V * 160mA = 554.40mW

    •  Power (outputs)MAX = 30mW/Loaded Output pair

    Total Power_MAX (3.3V, with all outputs switching) = 554.40mW + 30mW = 584.40mW

2.  Junction Temperature.

Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad directly affects the reliability of the device. The

maximum recommended junction temperature is 125°C. Limiting the internal transistor junction temperature, Tj, to 125°C ensures that the bond

wire and bond pad temperature remains below 125°C.

       The equation for Tj is as follows: Tj = JA * Pd_total + TA

       Tj = Junction Temperature

       JA = Junction-to-Ambient Thermal Resistance

       Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)

       TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and

a multi-layer board, the appropriate value is 49.4°C/W per Table 6 below.

Therefore, Tj for an ambient temperature of 85°C with all outputs switching is:

       85°C + 0.584W * 49.4°C/W = 113.8°C. This is below the limit of 125°C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of

board (multi-layer).

Table 6. Thermal Resistance JA for 6 Lead Ceramic VFQFN, Forced Convection

                                                                    JA by Velocity

Meters per Second                                                          0                          1                2

Multi-Layer PCB, JEDEC Standard Test Boards                         49.4°C/W                  44.2°C/W                 42.1°C/W

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013                               13                            ©2013 Integrated Device Technology, Inc.
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3. Calculations and Equations.

The purpose of this section is to calculate the power dissipation for the  LVPECL  output   pair.

LVPECL output driver circuit and termination are shown in Figure 4.

                           VCC

                           Q1

                                                           VOUT

                                              RL

                                              50

                                              VCC - 2V

Figure 4. LVPECL Driver Circuit and Termination

To calculate worst case power dissipation into the load, use     the  following  equations  which  assume  a  50  load,  and  a  termination  voltage  of

VCC – 2V.

•          For logic high, VOUT = VOH_MAX = VCC_MAX – 0.9V

           (VCC_MAX – VOH_MAX) = 0.9V

•          For logic low, VOUT = VOL_MAX = VCC_MAX – 1.7V

           (VCC_MAX – VOL_MAX) = 1.7V

Pd_H is power dissipation when the output drives high.

Pd_L is the power dissipation when the output drives low.

Pd_H = [(VOH_MAX – (VCC_MAX – 2V))/RL] * (VCC_MAX – VOH_MAX) = [(2V – (VCC_MAX – VOH_MAX))/RL]                * (VCC_MAX – VOH_MAX)  =

[(2V – 0.9V)/50] * 0.9V = 19.8mW

Pd_L = [(VOL_MAX – (VCC_MAX – 2V))/RL] * (VCC_MAX – VOL_MAX) = [(2V – (VCC_MAX – VOL_MAX))/RL] *              (VCC_MAX – VOL_MAX) =

[(2V – 1.7V)/50] * 1.7V = 10.2mW

Total Power Dissipation per output pair = Pd_H + Pd_L = 30mW

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013                               14                                      ©2013 Integrated Device Technology, Inc.
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Reliability Information

Table 7. JA vs. Air Flow Table for a 6-lead    Ceramic  5mm x 7mm Package

                                                         JA vs. Air Flow

Meters per Second                                        0                  1         2

Multi-Layer PCB, JEDEC Standard Test Boards              49.4°C/W           44.2°C/W  42.1°C/W

Transistor Count

The transistor count for IDT8N3SV75 is: 47,414

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Package Outline              and  Package Dimensions

                                  B                     C                                  D2

                                                                       F           D1

                       N                                               (TYP.)                  N

A                                                                  E   (TYP.)                     PIN 1

                                                                                                  INDEX     H

                       O                                                                                    (TYP.)

                          1                                                                    1

                                                                               6 Terminal

                                                        J (TYP.)               Option Pkg.

                                                        Metalized                                 G (TYP.)

                                                SYMBOL            DIMENSION IN MM

                                                        MIN.           NOM.    MAX.

                                                A       4.85           5.00        5.15

                                                B       6.85           7.00        7.15

                                                C       1.35           1.50        1.65

                                                D1      2.41           2.54        2.67

                                                D2      4.95           5.08        5.21

                                                E       2.47           2.6         2.73

                                                F       0.47           0.60        0.73

                                                G       1.27           1.40        1.53

                                                H          -       0.15 Ref.       -

                                                J          -       0.65 Ref.       -

IDT8N3SV75CCD  REVISION A    NOVEMBER 19, 2013                     16                             ©2013 Integrated Device Technology, Inc.
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Ordering Information for FemtoClock® NG                               Ceramic-Package XO and VCXO Products

The programmable VCXO and XO devices support a variety of                    programmable VCXO with a voltage supply of 2.5V, a 50 ppm

devices options such as the output type, number of default                   crystal frequency accuracy, industrial temperature range, a lead-free

frequencies, power supply voltage, ambient temperature range and             (6/6 RoHS) 6-lead ceramic 5mm x 7mm x 1.55mm package and is

the frequency accuracy. The device options, default frequencies and          factory-programmed to the default frequencies of 100 MHz and the

default VCXO pull range must be specified at the time of order and           VCXO pull range of min. 100 ppm.

are programmed by IDT before the shipment. Table 8 specifies the             Other default frequencies and order codes are available from IDT on

available order codes, including the device options. Example part            request.

number: the order code 8N3SV75FC-0001CDI specifies a

Table 8. Order Codes

Part/Order Number

                                 8N     X  X       XXX  X   X - dddd         XX        X  X

                                                                                          Shipping Package

                                                                                          8: Tape & Reel

       FemtoClock NG                                                                      (no letter): Tray

       I/O Identifier                                                              Ambient Temperature Range

       0: LVCMOS                                                                   “I”: Industrial: (TA = -40°C to 85°C)

       3: LVPECL                                                                   (no letter)  : (TA = 0°C to 70°C)

       4: LVDS

                                                                             Package Code

                                                                             CD: Lead-Free, 6/10-lead ceramic 5mm x        7mm  x  1.55mm

       Number of Default         Frequencies

       S: 1: Single                                                  Default-Frequency and VCXO Pull Range

       D: 2: Dual                                                    See document FemtoClock NG Ceramic-Package XO and

       Q: 4: Quad                                                    VCXO Ordering Product Information.

                                                                             dddd         fXTAL (MHz)        PLL feedback  Use for

       Part Number                                                   0000 to 0999          114.285           Fractional    VCXO, XO

                       Function  #pins     OE fct. at                1000 to 1999                            Integer            XO

                                              pin                    2000 to 2999          100.000           Fractional         XO

       001             XO            10    OE@2

       003             XO            10    OE@1                      Last digit = L:      configuration pre-programmed and not

       V01             VCXO          10    OE@2                      changeable

       V03             VCXO          10    OE@1             Die    Revision

       V75             VCXO          6     OE@2             C

       V76             VCXO          6     nOE@2

       V85             VCXO          6        —         Option Code (Supply Voltage and Frequency-Stability)

       085             XO            6     OE@1         A: VCC = 3.3V±5%,    ±100ppm

       270             XO            6     OE@1         B: VCC = 2.5V±5%,    ±100ppm

       271             XO            6     OE@2         E: VCC = 3.3V±5%,    ±50ppm

       272             XO            6     nOE@2        F: VCC = 2.5V±5%,    ±50ppm

       273             XO            6     nOE@1        K: VCC = 3.3V±5%,    ±20ppm

                                                        L: VCC = 2.5V±5%,    ±20ppm

NOTE:  For order information, see the FemtoClock       NG Ceramic-Package XO and VCXO Ordering Product Information document.

IDT8N3SV75CCD  REVISION A    NOVEMBER 19, 2013                       17                                      ©2013 Integrated Device Technology, Inc.
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Table 9.       Device Marking

                       Industrial Temperature Range (TA = -40°C to 85°C)  Commercial Temperature Range (TA = 0°C  to  70°C)

Marking                        IDT8N3SV75yC-                              IDT8N3SV75yC-

                               ddddCDI                                    ddddCD

                               y = Option Code, dddd=Default-Frequency and VCXO Pull Range

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013  18                          ©2013 Integrated Device Technology, Inc.
IDT8N3SV75 Data Sheet                                    LVPECL-FREQUENCY PROGRAMMABLE VCXO

Revision History Sheet

Rev            Table   Page   Description of Change                                                                 Date

A              5A          6  RMS Phase Jitter, Test Conditions, corrected typos for 500MHz and 100MHz; “” to “”  11/19/2013

IDT8N3SV75CCD  REVISION A  NOVEMBER 19, 2013         19  ©2013 Integrated Device Technology, Inc.
Mouser Electronics

Authorized Distributor

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IDT (Integrated Device Technology):

8N3SV75KC-0067CDI       8N3SV75FC-0200CDI   8N3SV75EC-0199CDI   8N3SV75EC-0199CDI8  8N3SV75FC-0199CDI

8N3SV75FC-0199CDI8      8N3SV75EC-0200CDI   8N3SV75EC-0200CDI8  8N3SV75FC-0200CDI8  8N3SV75EC-

0069CDI   8N3SV75KC-0089CDI8  8N3SV75KC-0003CDI   8N3SV75KC-0058CDI8  8N3SV75KC-0003CDI8

8N3SV75EC-0069CDI8      8N3SV75KC-0160CDI8  8N3SV75EC-0026CDI8  8N3SV75KC-0066CDI   8N3SV75KC-

0066CDI8  8N3SV75KC-0067CDI8  8N3SV75AC-0029CDI8  8N3SV75KC-0137CDI   8N3SV75KC-0137CDI8

8N3SV75EC-0137CDI   8N3SV75KC-0058CDI       8N3SV75AC-0029CDI   8N3SV75EC-0026CDI   8N3SV75KC-0160CDI

8N3SV75KC-0089CDI   8N3SV75EC-0137CDI8      8N3SV75FC-0030CDI8  8N3SV75FC-0004CDI8  8N3SV75FC-

0103CDI8  8N3SV75EC-0146CDI8  8N3SV75FC-0037CDI   8N3SV75FC-0042CDI   8N3SV75FC-0067CDI

8N3SV75EC-0120CDI8      8N3SV75EC-0046CDI8  8N3SV75EC-0141CDI8  8N3SV75EC-0178CDI   8N3SV75FC-

0135CDI   8N3SV75FC-0078CDI8  8N3SV75EC-0153CDI   8N3SV75FC-0140CDI   8N3SV75EC-0024CDI8

8N3SV75FC-0062CDI   8N3SV75FC-0115CDI       8N3SV75FC-0009CDI8  8N3SV75FC-0035CDI8  8N3SV75EC-0089CDI

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