datasheet

电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

8N3QV01EG-0085CDI

器件型号:8N3QV01EG-0085CDI
器件类别:无源元件    频率控制器和定时装置   
厂商名称:IDT (Integrated Device Technology)
下载文档

器件描述

Programmable Oscillators PROGRAMMABLE 5X7 OSCILLATOR

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
IDT (Integrated Device Technology)
产品种类:
Product Category:
Programmable Oscillators
产品:
Product:
VCXO
封装 / 箱体:
Package / Case:
7 mm x 5 mm
长度:
Length:
7 mm
宽度:
Width:
5 mm
高度:
Height:
1.55 mm
封装:
Packaging:
Tube
商标:
Brand:
IDT
产品类型:
Product Type:
Programmable Oscillators
工厂包装数量:
Factory Pack Quantity:
364
子类别:
Subcategory:
Oscillators
零件号别名:
Part # Aliases:
IDT8N3QV01EG-0085CDI
单位重量:
Unit Weight:
0.006562 oz

8N3QV01EG-0085CDI器件文档内容

                       Quad-Frequency Programmable                                                        IDT8N3QV01 Rev G
                       VCXO

                                                                                                                                         DATA SHEET

General Description                                                         Features

The IDT8N3QV01 is a Quad-Frequency Programmable VCXO with                   •  Fourth generation FemtoClock® NG technology

very flexible frequency and pull-range programming capabilities.            •  Programmable clock output frequency from 15.476MHz to

The device uses IDT’s fourth generation FemtoClock® NG                         866.67MHz and from 975MHz to 1,300MHz

technology for an optimum of high clock frequency and low phase             •  Four power-up default frequencies (see part number order

noise performance. The device accepts 2.5V or 3.3V supply and is               codes), reprogrammable by I2C

packaged in a small, lead-free (RoHS 6) 10-lead Ceramic 5mm x               •  I2C programming interface for the output clock frequency, APR

7mm x 1.55mm package.                                                          and internal PLL control registers

Besides the 4 default power-up frequencies set by the FSEL0 and             •  Frequency programming resolution is 435.9Hz ÷N

FSEL1 pins, the IDT8N3QV01 can be programmed via the I2C                    •  Absolute pull-range (APR) programmable from ±4.5 to

interface to any output clock frequency between 15.476MHz to                   ±754.5ppm

866.67MHz and from 975MHz to 1,300MHz to a very high degree of              •  One 2.5V or 3.3V LVPECL differential clock output

precision with a frequency step size of 435.9Hz ÷N (N is the PLL            •

output divider). Since the FSEL0 and FSEL1 pins are mapped to 4                Two control inputs for the power-up default frequency

independent PLL M and N divider registers (P, MINT, MFRAC and               •  LVCMOS/LVTTL compatible control inputs

N), reprogramming those registers to other frequencies under                •  RMS phase jitter @ 156.25MHz (12kHz - 20MHz): 

control of FSEL0 and FSEL1 is supported. The extended                          0.487ps (typical)

temperature range supports wireless infrastructure, tele-                   •  RMS phase jitter @ 156.25MHz (1kHz - 40MHz): 

communication and networking end equipment requirements. The                   0.614ps (typical)

device is a member of the high-performance clock family from IDT.           •  2.5V or 3.3V supply voltage modes

                                                                            •  -40°C to 85°C ambient operating temperature

                                                                            •  Available in Lead-free (RoHS 6) package

Block  Diagram                                                                                    Pin Assignment

                              ÷P  PFD        FemtoClock® NG                               Q                               SCLK   SDATA

                 OSC              &                        VCO              ÷N            nQ                             10       9

                                  LPF        1950-2600MHz                                                          VC   1            8   VCC

       114.285 MHz                                                                                                 OE   2            7   nQ

                                                                                                                   VEE  3            6   Q

                                             ÷MINT, MFRAC                                                                  4      5

                              2                                                                                            FSEL0  FSEL1

VC               A/D       7

                                                           25                   7                             IDT8N3QV01 Rev G

FSEL1  Pulldown                              Configuration Register (ROM)                        10-lead  Ceramic 5mm x 7mm                  x  1.55mm

FSEL0  Pulldown                                                                                                    package body

                                             (Frequency, APR, Polarity)

       Pullup                                                                                                      CD Package

SCLK   Pullup                                I2C Control                                                                Top View

SDATA

OE     Pullup

IDT8N3QV01GCD  REVISION A     MARCH 6, 2012                              1                                         ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                             QUAD-FREQUENCY PROGRAMMABLE-VCXO

Table 1. Pin  Descriptions

Number         Name                           Type             Description

     1         VC                     Input                    VCXO Control Voltage input. The control voltage versus frequency

                                                               characteristics are set by the ADC_GAIN[5:0] register bits.

     2         OE                     Input         Pullup     Output enable pin. See Table 3A for function. LVCMOS/LVTTL interface

                                                               levels.

     3         VEE                    Power                    Negative power supply.

5, 4          FSEL1, FSEL0            Input         Pulldown   Default frequency select pins. See  the Default Frequency Order Codes

                                                               section. LVCMOS/LVTTL interface levels.

6, 7           Q, nQ                  Output                   Differential clock output. LVPECL interface levels.

     8         VCC                    Power                    Positive power supply.

     9         SDATA          Input/Output          Pullup     I2C data input. Input: LVCMOS/LVTTL interface levels. Output: Open drain.

     10        SCLK                   Input         Pullup     I2C clock input. LVCMOS/LVTTL compatible interface levels.

NOTE: Pullup  and Pulldown refer to internal input resistors.  See Table 2, Pin Characteristics, for typical values.

Table 2. Pin Characteristics

Symbol         Parameter                            Test Conditions                    Minimum          Typical       Maximum        Units

                                                    FSEL[1:0], SDATA, SCLK                              5.5                           pF

CIN            Input Capacitance

                                                               VC                                       10                            pF

RPULLUP        Input Pullup Resistor                                                                    50                            k

RPULLDOWN      Input Pulldown Resistor                                                                  50                            k

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012                              2                                             ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                 QUAD-FREQUENCY PROGRAMMABLE-VCXO

Function Tables

Table 3A.  Default Frequency Selection

               Input

FSEL1                             FSEL0                     Operation

0 (default)                       0 (default)               Default frequency 0

0                                 1                         Default frequency 1

1                                 0                         Default frequency 2

1                                 1                         Default frequency 3

NOTE: The default frequency is the output frequency  after  power-up. One of four default  frequencies  is  selected by FSEL[1:0]. See

programming section for details.

Table 3B. OE Configuration

Input

OE             Output Enable

0              Outputs Q, nQ are in high-impedance state.

1 (default)    Outputs are enabled.

NOTE: OE is an asynchronous control.

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012                  3                                               ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                    QUAD-FREQUENCY PROGRAMMABLE-VCXO

Block  Diagram  with Programming Registers

                                                          PFD                                                  Output Divider  N

                                OSC             ÷P                                 FemtoClock® NG                                 Q

                                                          &                              VCO                       ÷N             nQ

                                                          LPF                      1950-2600MHz

                114.285 MHz

                                             2                          Feedback Divider M (25 Bit)                7

                                                                     MINT         MFRAC 

                                                                     (7 bits)      (18 bits)

       VC                       A/D                                  

                                                                     

                                          7                             7                18

                                                                 Programming Registers                         34

                                                    ADC_GAIN                                  ADC_POL              41

                             I2C Control            I2C:     6 bits                           1 bit

                                             7      Def:     6 bits                           1 bit            7

                                                             P0         MINT0   MFRAC0        N0

                                                    I2C:     2 bits     7 bits  18 bits       7 bits       00

                                             30     Def:     2 bits     7 bits  18 bits       7 bits   34

                                                             P1         MINT1   MFRAC1        N1

                                                    I2C:     2 bits     7 bits  18 bits       7 bits       01

                                             30     Def:     2 bits     7 bits  18 bits       7 bits   34

                                                             P2         MINT2   MFRAC2        N2

                Pullup                              I2C:     2 bits     7 bits  18 bits       7 bits           34

       SCLK                                                                                                10

       SDATA    Pullup                       30     Def:     2 bits     7 bits  18 bits       7 bits

                                                                                                       34

                                                             P3         MINT3   MFRAC3        N3

                                                    I2C:     2 bits     7 bits  18 bits       7 bits       11

                                             30     Def:     2 bits     7 bits  18 bits       7 bits   34

FSEL[1:0]       Pulldown,

                             2

       OE       Pullup

                                          Def (Default): Power-up default register setting for I2C registers

                                                ADC_GAINn, ADC_POL, Pn, MINTn, MFRACn and Nn

IDT8N3QV01GCD   REVISION A      MARCH 6, 2012                                   4                              ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                               QUAD-FREQUENCY PROGRAMMABLE-VCXO

Principles of Operation

The block diagram consists of the internal 3RD overtone crystal and          18-bit fractional portion (MFRAC) and provides the means for

oscillator which provide the reference clock fXTAL of either 114.285         high-resolution frequency generation.       The output frequency fOUT is

MHz or 100 MHz. The PLL includes the FemtoClock NG VCO along                 calculated by:

with the Pre-divider (P), the feedback divider (M) and the post divider

(N). The P, M, and N dividers determine the output frequency based

on the fXTAL reference and must be configured correctly for proper                     fOUT = fXTAL  P-----1----N--   MINT + M------F----R----A----C-----+-----0---.--5-  (1)

operation. The feedback divider is fractional supporting a huge                                                          218

number of output frequencies. The configuration of the feedback

divider to integer-only values results in an improved output phase

noise characteristics at the expense of the range of output                  The four configuration registers for the P, M (MINT & MFRAC) and N

frequencies. In addition, internal registers are used to hold up to four     dividers which are named Pn, MINTn, MFRACn and Nn with n=0 to

different factory pre-set P, M, and N configuration settings.    These       3. “n” denominates one of the four possible configurations.

default pre-sets are stored in the I2C registers at power-up. Each           As identified previously, the configurations of P, M (MINT & MFRAC)

configuration is selected via the the FSEL[1:0] pins and can be read         and N divider settings are stored the I2C register, and the

back using the SCLK and SDATA pins.                                          configuration loaded at power-up is determined by the FSEL[1:0]

The user may choose to operate the device at an output frequency             pins.

different than that set by the factory. After power-up, the user may

write new P, N and M settings into one or more of the four                   Table 4 Frequency Selection

configuration registers and then use the FSEL[1:0] pins to select the

newly programmed configuration. Note that the I2C registers are                        Input

volatile and a power supply cycle will reload the pre-set factory            FSEL1     FSEL0     Selects                 Register

default conditions.

If the user does choose to write a different P, M, and N configuration,      0 (def.)  0 (def.)  Frequency 0             P0, MINT0, MFRAC0, N0

it is recommended to write to a configuration which is not currently                0         1  Frequency 1             P1, MINT1, MFRAC1, N1

selected by FSEL[1:0] and then change to that configuration after the               1         0  Frequency 2             P2, MINT2, MFRAC2, N2

I2C transaction has completed. Changing the FSEL[1:0] controls

results in an immediate change of the output frequency to the                       1         1  Frequency 3             P3, MINT3, MFRAC3, N3

selected register values. The P, M, and N frequency configurations

support an output frequency range 15.476MHz to 866.67MHz and

975MHz to 1,300MHz.

The devices use the fractional feedback divider with a delta-sigma           Frequency Configuration

modulator for noise shaping and robust frequency synthesis

capability.  The relatively high reference frequency minimizes phase         An order code is assigned to each frequency configuration

noise generated by frequency multiplication and allows more efficient        programmed by the factory (default frequencies). For more

shaping of noise by the delta-sigma modulator.                               information on the available default frequencies and order codes,

The output frequency is determined by the 2-bit pre-divider (P), the         please see the Ordering Information Section in this document. For

feedback divider (M) and the 7-bit post divider (N).  The feedback           available order codes, see the FemtoClock NG Ceramic-Package

divider (M) consists of both a 7-bit integer portion (MINT) and an           XO and VCXO Ordering Product Information document.

                                                                             For more information and guidelines on programming of the device

                                                                             for custom frequency configurations, the register description, the pull

                                                                             range programming and the serial interface description, see the

                                                                             FemtoClock NG Ceramic 5x7 Module Programming Guide.

IDT8N3QV01GCD        REVISION A  MARCH 6, 2012                            5                                              ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                      QUAD-FREQUENCY PROGRAMMABLE-VCXO

Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. 

These ratings are stress specifications only. Functional operation of product at these conditions or any conditions beyond 

those listed in the DC Characteristics or AC Characteristics is not implied. Exposure to absolute maximum rating conditions for 

extended periods may affect product reliability.

   Item                                                               Rating

   Supply Voltage, VCC                                                3.63V

   Inputs, VI                                                         -0.5V to VCC + 0.5V

   Outputs, IO (SDATA)                                               10mA

   Outputs, IO (LVPECL)                                              

   Continuous Current                                                50mA

   Surge Current                                                      100mA

   Package Thermal Impedance, JA                                     49.4C/W (0 mps)

   Storage Temperature, TSTG                                          -65C to 150C



DC Electrical Characteristics

Table 5A.      Power Supply DC Characteristics, VCC = 3.3V ± 5%, VEE = 0V, TA = -40°C to 85°C

   Symbol      Parameter                          Test Conditions                     Minimum    Typical                      Maximum    Units

   VCC         Positive Supply Voltage                                                  3.135    3.3                          3.465      V

   IEE         Power Supply Current                                                                                           150        mA

Table 5B.      Power Supply DC Characteristics, VCC = 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

   Symbol      Parameter                          Test Conditions                     Minimum    Typical                      Maximum    Units

   VCC         Positive Supply Voltage                                                  2.375    2.5                          2.625      V

   IEE         Power Supply Current                                                                                           145        mA

Table 5C. LVPECL DC Characteristics, VCC = 3.3V ± 5% or VCC = 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

   Symbol      Parameter                          Test Conditions                     Minimum    Typical                      Maximum    Units

   VOH         Output High Voltage; NOTE 2                                            VCC – 1.3                               VCC – 0.8  V

   VOL         Output Low Voltage; NOTE 2                                             VCC – 2.0                               VCC – 1.5  V

   VSWING      Peak-to-Peak Output Voltage Swing                                           0.55                               1.0        V

NOTE 1: Outputs terminated with 50 to VCC – 2V.

IDT8N3QV01GCD     REVISION A  MARCH 6, 2012                        6                                  ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                  QUAD-FREQUENCY PROGRAMMABLE-VCXO

Table 5D.  LVCMOS/LVTTL DC     Characteristic,  VCC = 3.3V ± 5% or 2.5V ± 5%,  VEE = 0V, TA  =  -40°C to  85°C

Symbol     Parameter                            Test Conditions                Minimum          Typical   Maximum    Units

                               FSEL[1:0], OE    VCC = 3.3V +5%                 1.7                        VCC +0.3   V

VIH        Input High Voltage

                               FSEL[1:0], OE    VCC = 2.5V +5%                 1.7                        VCC +0.3   V

                               FSEL[1:0]        VCC = 3.3V +5%                 -0.3                             0.5  V

                               OE               VCC = 3.3V +5%                 -0.3                             0.8  V

VIL        Input Low Voltage

                               FSEL[1:0]        VCC = 2.5V +5%                 -0.3                             0.5  V

                               OE               VCC = 2.5V +5%                 -0.3                             0.8  V

                               OE               VCC = VIN = 3.465V or 2.625V                                    10   µA

IIH        Input High Current  SDATA, SCLK      VCC = VIN = 3.465V or 2.625V                                    5    µA

                               FSEL0, FSEL1     VCC = VIN = 3.465V or 2.625V                                    150  µA

                               OE               VCC = 3.465V or 2.625V,        -500                                  µA

                                                VIN = 0V

IIL        Input Low Current   SDATA, SCLK      VCC = 3.465V or 2.625V,        -150                                  µA

                                                VIN = 0V

                               FSEL0, FSEL1     VCC = 3.465V or 2.625V,        -5                                    µA

                                                VIN = 0V

IDT8N3QV01GCD  REVISION A     MARCH 6, 2012     7                                               ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                  QUAD-FREQUENCY PROGRAMMABLE-VCXO

AC Electrical Characteristics

Table 6A.  VCXO Control Voltage Input        (VC) Characterisitics, VCC    =  3.3V ± 5%  or         2.5V ± 5%, VEE = 0V,  TA = -40°C    to 85°C

Symbol     Parameter                                   Test Conditions        Minimum               Typical               Maximum           Units

                                             ADC_GAIN[5:0] = 000001                                 7.57                                ppm/V

                                             ADC_GAIN[5:0] = 000010                                 15.15                               ppm/V

           Oscillator Gain, NOTE 1, 2, 3     ADC_GAIN[5:0] = XXXXXX                                 25 · ADC_GAIN ÷ VCC                 ppm/V

           VCC = 3.3V                        ADC_GAIN[5:0] = 111110                                 469.69                              ppm/V

KV                                           ADC_GAIN[5:0] = 111111                                 477.27                              ppm/V

                                             ADC_GAIN[5:0] = 000001                                 10                                  ppm/V

                                             ADC_GAIN[5:0] = 000010                                 20                                  ppm/V

           Oscillator Gain, NOTE 1,   2,  3  ADC_GAIN[5:0] = XXXXXX                                 25 · ADC_GAIN ÷ VCC                 ppm/V

           VCC = 2.5V                        ADC_GAIN[5:0] = 111110                                 620                                 ppm/V

                                             ADC_GAIN[5:0] = 111111                                 630                                 ppm/V

LVC        Control Voltage Linearity         BSL Variation; NOTE 4            -1                    ±0.1                  +1                %

BW         Modulation Bandwidth                                                                     100                                     kHz

RVC        VC Input Resistance                                                500                                                           k

VCNOM      Nominal Control Voltage                                                                  VCC÷2                                   V

VC         Control Voltage Tuning                                             0                                           VCC               V

           Range; NOTE 4

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device

is mounted in a test socket with maintained transverse airflow greater than 500lfpm. The device will meet specifications after thermal

equilibrium has been reached under these conditions.

NOTE 1: VC = 10% to 90% of VCC.

NOTE 2: Nominal oscillator gain: Pull range divided by the control voltage tuning range of 3.3V. 

        E.g. for ADC_GAIN[6:0] = 000001 the pull range is ±12.5ppm, resulting in an oscillator gain of 25ppm ÷ 3.3V = 7.57ppm/V.

NOTE3: For best phase noise performance, use the lowest KV that meets the requirements of the application.

NOTE 4: BSL = Best Straight Line Fit: Variation of the output frequency vs. control voltage VC, in percent. VC ranges from 10% to 90% VCC.

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012                              8                                    ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                             QUAD-FREQUENCY PROGRAMMABLE-VCXO

Table 6B.  AC Characteristics, VCC = 3.3V ±        5% or 2.5V ± 5%, VEE = 0V, TA =       -40°C to 85°C

Symbol     Parameter                               Test Conditions                       Minimum        Typical              Maximum     Units

fOUT       Output Frequency Q, nQ                  Output Divider, N = 3 to126           15.476                              866.67      MHz

                                                   Output Divider, N = 2                 975                                 1,300       MHz

fI         Initial Accuracy                        Measured at 25°C                                                          ±10         ppm

                                                   Option code = A or B                                                      ±100        ppm

fS         Temperature Stability                   Option code = E or F                                                      ±50         ppm

                                                   Option code = K or L                                                      ±20         ppm

fA         Aging                                   Frequency drift over 10 year life                                         ±3          ppm

                                                   Frequency drift over 15 year life                                         ±5          ppm

                                                   Option code A or B (10 year life)                                         ±113        ppm

fT         Total Stability                         Option code E or F    (10 year life)                                      ±63         ppm

                                                   Option code K or L    (10 year life)                                      ±33         ppm

tjit(cc)   Cycle-to-Cycle Jitter; NOTE 1                                                                                     20          ps

tjit(per)  RMS Period Jitter; NOTE 1                                                                    2.85                 4           ps

           RMS Phase Jitter (Random)               17 MHz fOUT 1300MHz,                             0.475                0.990       ps

           Fractional PLL feedback and             NOTE 2,3,4

tjit(Ø)    fXTAL=114.285MHz (0xxx order            fOUT 156.25MHz, NOTE 2, 3,       4                 0.487                0.757       ps

           codes)                                  fOUT 156.25MHz, NOTE 2, 3,       5                 0.614                            ps

N(100)    Single-side band phase  noise,         156.25MHz                                            -72.0                            dBc/Hz

           100Hz from Carrier

N(1k)     Single-side band phase  noise,         156.25MHz                                            -99.0                            dBc/Hz

           1kHz from Carrier

N(10k)    Single-side band phase  noise,         156.25MHz                                            -125.7                           dBc/Hz

           10kHz from Carrier

N(100k)   Single-side band phase  noise,         156.25MHz                                            -129.5                           dBc/Hz

           100kHz from Carrier

N(1M)     Single-side band phase  noise,         156.25MHz                                            -140.5                           dBc/Hz

           1MHz from Carrier

N(10M)    Single-side band phase  noise,         156.25MHz                                            -144.4                           dBc/Hz

           10MHz from Carrier

PSNR       Power Supply Noise Rejection            50 MV Sinusoidal Noise                               -54                              db

                                                   1kHz - 50 kHz

tR / tF    Output Rise/Fall Time                   20% to 80%                            100                                 425         ps

odc        Output Duty Cycle                                                             45                                  55          %

tOSC       Device startup time after power-up                                                                                20          ms

           Output frequency settling time after

tSET       FSEL0 and FSEL1 values are                                                                   470                              µs

           changed

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device

is mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal

equilibrium has been reached under these conditions. All AC parameters are characterized with P=1 and pull range = ±250 ppm.

NOTE: XTAL parameters (initial accuracy, temperature stability, aging and total stability) are guaranteed by manufacturing.

NOTE 1: This parameter is defined in accordance with JEDEC standard 65.

NOTE 2: Please refer to the phase noise plots.

NOTE 3: Please see the FemtoClockNG Ceramic 5x7 Modules Programming guide for more information on finding the optimum configuration

for phase noise.

NOTE 4: Integration range: 12kHz-20MHz.

NOTE 5: Integration range: 1kHz-40MHz.

IDT8N3QV01GCD     REVISION A  MARCH 6, 2012        9                                                    ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                          QUAD-FREQUENCY PROGRAMMABLE-VCXO

Typical Phase Noise at 156.25MHz            (12kHz - 20MHz)

dBc         Hz

Noise Power

                                            Offset  Frequency  (Hz)

IDT8N3QV01GCD    REVISION A  MARCH 6, 2012          10               ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                           QUAD-FREQUENCY PROGRAMMABLE-VCXO

Parameter Measurement                             Information

    2V                                                                                     2V

                                                               SCOPE                       VCC                                                Qx          SCOPE

    VCC                                                   Qx

                                                          nQx                                                                                 nQx

VEE                                                                                        VEE

-1.3V±0.165V                                                                               -0.5V± 0.125V

3.3V LVPECL           Output Load       AC  Test  Circuit                            2.5V  LVPECL Output    Load      AC              Test    Circuit

                      Phase Noise Plot                                                                                                                                     VOH

         Noise Power                                                                                                                                                       VREF

                                                                                           1σ contains 68.26% of all measurements                                          VOL

                                                                                           2σ contains 95.4% of all measurements

                                                                                           3σ contains 99.73% of all measurements

                                                                                           4σ contains 99.99366% of all measurements

                                                                                           6σ contains (100-1.973x10-7)% of all measurements

                                  f1    Offset Frequency  f2                               Reference Point                                    Histogram

                                                                                           (Trigger Edge)                                     Mean Period

                                                                                                                                              (First edge after  trigger)

RMS Jitter =          Area Under  Curve Defined by the Offset Frequency Markers

RMS Phase Jitter                                                                     Period Jitter

nQ                                                                                         nQ

                      80%                         80%                                      Q

                                                               VSW I N G

         20%                                                   20%                                  ➤       tcycle n               ➤  ➤       tcycle n+1         ➤

Q                                                                                                           | | tjit(cc) =
                                                                                                                      tcycle n – tcycle n+1
                      tR                          tF
                                                                                                                      1000 Cycles

Output Rise/Fall Time                                                                Cycle-to-Cycle Jitter

IDT8N3QV01GCD         REVISION A      MARCH 6, 2012                              11                                                   ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                QUAD-FREQUENCY PROGRAMMABLE-VCXO

Parameter Measurement Information,                               continued

nQ                                                                           VDDMIN

         Q

                             t PW                                            VDD

                                   t  PERIOD

                                                                                                              Correct Frequency

                                      t PW                                   Output

                             odc   =            x 100%

                                      t PERIOD

                                                                                             ➤  t startup  ➤  Not to Scale

Output Duty Cycle/Pulse Width/Period                                         Start-Up  Time

Applications Information

Recommendations for Unused Input Pins

Inputs:

LVCMOS Select Pins

The FSEL[1:0] have internal pulldowns and the OE control pin has an

internal pullup; additional resistance is not required but can be added

for additional protection. A 1k resistor can be used. SCLK and

SDATA should be left floating if not used.

IDT8N3QV01GCD  REVISION A          MARCH 6, 2012                         12                                   ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                            QUAD-FREQUENCY PROGRAMMABLE-VCXO

Termination for 3.3V LVPECL Outputs

The clock layout topology shown below is a typical termination for      transmission lines. Matched impedance techniques should be used

LVPECL outputs. The two different layouts mentioned are                 to maximize operating frequency and minimize signal distortion.

recommended only as guidelines.                                         Figures 1A and 1B show two different layouts which are

                                                                        recommended only as guidelines. Other suitable clock layouts may

The differential outputs are low impedance follower outputs that        exist and it would be recommended that the board designers

generate ECL/LVPECL compatible outputs. Therefore, terminating          simulate to guarantee compatibility across all printed circuit and clock

resistors (DC current path to ground) or current sources must be        component process variations.

used for functionality. These outputs are designed to drive 50

                                                                                                       R3      3.3V  R4

                                                     3.3V

       3.3V                                                                                            125Ω          125Ω        3.3V

                             Zo = 50Ω                                   3.3V

                                                  +                             Zo  =  50Ω

                                                                                                                              +

                                                  _

               LVPECL        Zo = 50Ω                    Input                                                                _

                                       R1    R2                         LVPECL  Zo  =  50Ω                                       Input

                                       50Ω   50Ω                                                           R1            R2

                                                  VCC - 2V                                                 84Ω           84Ω

RTT =                  1               * Zo  RTT

       ((VOH + VOL) / (VCC – 2)) – 2

Figure 1A. 3.3V LVPECL Output Termination                               Figure 1B. 3.3V LVPECL Output Termination

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012                          13                                       ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                            QUAD-FREQUENCY PROGRAMMABLE-VCXO

Termination for 2.5V LVPECL Outputs

Figure 2A and Figure 2B show examples of termination for 2.5V                level. The R3 in Figure 2B can be eliminated and the termination  is

LVPECL driver. These terminations are equivalent to terminating 50          shown in Figure 2C.

to VCC – 2V. For VCC = 2.5V, the VCC – 2V is very close to ground

                                                                                                                            2.5V

                                                                             VCC = 2.5V

                                          2.5V

                                                                   2.5V

VCC = 2.5V                                                                                        50Ω

                                          R1         R3

                                          250Ω       250Ω                                                                +

                             50Ω

                                                                +                                 50Ω

                                                                                                                         –

                             50Ω                                             2.5V LVPECL  Driver

                                                                –                                              R1   R2

2.5V LVPECL    Driver                                                                                          50Ω  50Ω

                                              R2         R4

                                              62.5Ω      62.5Ω

                                                                                                                    R3

                                                                                                                    18Ω

Figure 2A. 2.5V LVPECL            Driver  Termination Example                Figure 2B. 2.5V LVPECL    Driver  Termination Example

                                                                   2.5V

VCC = 2.5V

                             50Ω

                                                                +

                             50Ω

                                                                –

2.5V LVPECL    Driver

                                              R1         R2

                                              50Ω        50Ω

Figure 2C. 2.5V LVPECL Driver Termination Example

IDT8N3QV01GCD  REVISION A         MARCH 6, 2012                          14                                    ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                                                        QUAD-FREQUENCY PROGRAMMABLE-VCXO

Schematic Layout

Figure 3 shows an example of IDT8N3QV01 application schematic.                                        Power supply filter recommendations are a general guideline to be

In this example, the device is operated at VCC = 3.3V. As with any                                    used for reducing external noise from coupling into the devices. The

high speed analog circuitry, the power supply pins are vulnerable to                                  filter performance is designed for wide range of noise frequencies.

noise. To achieve optimum jitter performance, power supply isolation                                  This low-pass filter starts to attenuate noise at approximately 10kHz.

is required. The IDT8N3QV01 provides separate power supplies to                                       If a specific frequency noise component is known, such as switching

isolate from coupling into the internal PLL.                                                          power supply frequencies, it is recommended that component values

                                                                                                      be adjusted and if required, additional filtering be added. Additionally,

In order to achieve the best possible filtering, it is recommended that                               good general design practices for power plane voltage stability

the placement of the filter components be on the device side of the                                   suggests adding bulk capacitances in the local area of all devices.

PCB as close to the power pins as possible. If space is limited, the

0.1uF capacitor in each power pin filter should be placed on the                                      The schematic example focuses on functional connections and is not

device side of the PCB and the other components can be placed on                                      configuration specific. Refer to the pin description and functional

the opposite side.                                                                                    tables in the datasheet to ensure the logic control inputs are properly

                                                                                                      set.

                                                                                    VC C

                                                                        R1    R2

                                                                        SP    SP

                                                                                                                  BLM18 BB2 21SN 1  3. 3V

                                                       SCL K   SD AT A                    VC C                1                  2

                                                                                          C1          C2          F errite Bead

                                              U1       10      9                                                                           C3

       VC C                                                                               0. 1uF            10uF                           0. 1uF

                    R3                                 SC LK   SD ATA                                                                          3 .3V

   J1               SP

   1                    VC                    1   VC                          VC C  8                                               R4                      R5

                                   OE         2   OE                           nQ   7                                               133                     133

                                              3   VEE                          Q    6                             Zo = 50 Ohm

2                                                                                                     Q

                    R6                                                                                                                                           +

                    SP                                 FSEL 0  F SEL1

                                                                                                                  Zo = 50 Ohm                                    -

                                                                                                      nQ

                                                       4       5

                                                                                                                                    R7                      R8

                                                                                                                                    82 .5                   82. 5

                                                       F SEL0  F SEL1                             V CC=3. 3V

                             Logic Control Input Examples

                                                                                                                  Zo = 50 Ohm

                             VC C        Set Logic     VC C             Set Logic                                                                                +

                                         Input to                       Input to

                                         '1'                            '0'                                       Zo = 50 Ohm

                                   RU 1                        R U2                                                                                              -

                                   1K                          N ot Inst all

                                                                                                                                               R9           R 10

                                         To Logic                       To Logic                                                               50           50

                                         Input                          Input

                                         pins                           pins

                                   RD 1                        R D2                                               Optional                            R 11

                                   Not I nst all               1K                                                 Y-Termi nat ion                     50

Figure 3. IDT8N3QV01 Application Schematic

IDT8N3QV01GCD       REVISION A         MARCH 6, 2012                                              15                                                        ©2012 Integrated  Device  Technology,  Inc.
IDT8N3QV01 Rev G Data Sheet                                                                               QUAD-FREQUENCY PROGRAMMABLE-VCXO

Power Considerations

This section provides information on power dissipation and junction temperature for the ICS8N3QV01. 

Equations and example calculations are also provided.

1.  Power Dissipation.

The total power dissipation for the ICS8N3QV01 is the sum of the core power plus the power dissipation in the load(s). 

The following is the power dissipation for VCC = 3.3V + 5% = 3.465V, which gives worst case results.

NOTE: Please refer to Section 3 for details on calculating power dissipation in the load.

    •  Power (core)MAX = VCC_MAX * IEE_MAX = 3.465V * 150mA =              519.75mW

    •  Power (outputs)MAX = 34.2mW/Loaded Output pair

Total Power_MAX (3.465V, with all outputs switching) = 519.75mW + 34.2mW =           533.95mW

2.  Junction Temperature.

Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad, and directly affects the reliability of the device. The

maximum recommended junction temperature is 125°C. Limiting the internal transistor junction temperature, Tj, to 125°C ensures that the bond

wire and bond pad temperature remains below 125°C.

       The equation for Tj is as follows: Tj = JA * Pd_total + TA

       Tj = Junction Temperature

       JA = Junction-to-Ambient Thermal Resistance

       Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)

       TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and

a multi-layer board, the appropriate value is 49.4°C/W per Table 7 below.

Therefore, Tj for an ambient temperature of 85°C with all outputs switching is:

       85°C + 0.554W * 49.4°C/W = 112.4°C. This is below the limit of 125°C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of

board (multi-layer).

Table 7. Thermal Resistance JA for 10 Lead Ceramic 5mm x 7mm Package, Forced Convection

                                                        JA by Velocity

Meters per Second                                                          0                           1                  2.5

Multi-Layer PCB, JEDEC Standard Test Boards                         49.4°C/W                   44.2C/W                    41°C/W

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012                                 16                             ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                      QUAD-FREQUENCY PROGRAMMABLE-VCXO

3. Calculations and Equations.

The purpose of this section is to calculate the power dissipation for the  LVPECL  output  pair.

LVPECL output driver circuit and termination are shown in Figure 4.

                                 VCC

                             Q1

                                                        VOUT

                                            RL

                                            50Ω

                                            VCC - 2V

Figure 4. LVPECL Driver Circuit and Termination

To calculate worst case power dissipation into the load, use the  following    equations  which  assume  a  50  load,  and  a  termination  voltage  of

VCC – 2V.

•  For logic high, VOUT = VOH_MAX = VCC_MAX – 0.8V

   (VCC_MAX – VOH_MAX) = 0.8V

•  For logic low, VOUT = VOL_MAX = VCC_MAX – 1.5V

   (VCC_MAX – VOL_MAX) = 1.5V

Pd_H is power dissipation when the output drives high.

Pd_L is the power dissipation when the output drives low.

Pd_H = [(VOH_MAX – (VCC_MAX – 2V))/RL] * (VCC_MAX – VOH_MAX) = [(2V – (VCC_MAX – VOH_MAX))/RL] * (VCC_MAX – VOH_MAX) =

[(2V – 0.8V)/50] * 0.8V = 19.2mW

Pd_L = [(VOL_MAX – (VCC_MAX – 2V))/RL] * (VCC_MAX – VOL_MAX) = [(2V – (VCC_MAX – VOL_MAX))/RL] * (VCC_MAX – VOL_MAX) =

[(2V – 1.5V)/50] * 1.5V = 15mW

Total Power Dissipation per output pair = Pd_H + Pd_L = 34.2mW

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012                                 17                                    ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                       QUAD-FREQUENCY PROGRAMMABLE-VCXO

Reliability Information

Table 8. JA vs. Air Flow Table for a 10-lead Ceramic 5mm x 7mm Package

                                                       JA vs. Air Flow

Meters per Second                                      0                 1        2.5

Multi-Layer PCB, JEDEC Standard Test Boards            49.4°C/W          44.2C/W  41°C/W

Transistor Count

The transistor count for IDT8N3QV01 Rev G is: 43, 718

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012             18                         ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                 QUAD-FREQUENCY PROGRAMMABLE-VCXO

Package Outline and Package                 Dimensions

IDT8N3QV01GCD  REVISION A    MARCH 6, 2012              19  ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                                                   QUAD-FREQUENCY PROGRAMMABLE-VCXO

Ordering Information for FemtoClock NG                                 Ceramic-Package XO and VCXO Products

The programmable VCXO and XO devices support a variety of                    contains a 114.285MHz internal crystal as frequency source,

devices options such as the output type, number of default frequen-          industrial temperature range, a lead-free (6/6 RoHS) 10-lead

cies, internal crystal frequency, power supply voltage, ambient              Ceramic 5mm x 7mm x 1.55mm package and is factory-programmed

temperature range and the frequency accuracy. The device options,            to the default frequencies of 100, 122.88, 125 and 156.25MHz and to

default frequencies and default VCXO pull range must be specified            the VCXO pull range of min. 100 ppm.

at the time of order and are programmed by IDT before the shipment.          Other default frequencies and order codes are available from IDT on

The table below specifies the available order codes, including the           request. For more information on available default frequencies, see

device options and default frequency configurations. Example part            the  FemtoClock         NG  Ceramic-Package        XO  and  VCXO  Ordering

number: the order code 8N3QV01FG-0001CDI specifies a                         Product Information document.

programmable, quad default-frequency VCXO with a voltage supply

of 2.5V, a LVPECL output, a 50 ppm crystal frequency accuracy,

Part/Order Numbers

                                 8N     X  X       XXX  X  X        -  dddd  XX         X  X

                                                                                           Shipping Package

                                                                                           8: Tape & Reel

FemtoClock NG                                                                              (no letter): Tray

I/O Identifier                                                                          Ambient Temperature Range

0: LVCMOS                                                                              “I”: Industrial: (TA = -40°C to 85°C)

3: LVPECL                                                                              (no letter)  : (TA = 0°C to 70°C)

4: LVDS

                                                                             Package Code

                                                                             CD: Lead-Free, 6/10-lead ceramic 5mm x 7mm x 1.55mm

Number of Default                Frequencies

S: 1: Single                                                          Default-Frequency and VCXO Pull Range

D: 2: Dual                                                            See document FemtoClock NG Ceramic-Package XO and VCXO

Q: 4: Quad                                                             Ordering Product Information.

                                                                             dddd          fXTAL (MHz)   PLL feedback               Use for

Part Number                                                            0000 to 0999        114.285            Fractional            VCXO, XO

               Function          #pins     OE fct. at                  1000 to 1999                           Integer               XO

                                              pin                      2000 to 2999        100.000            Fractional            XO

001                          XO      10    OE@2

003                          XO      10    OE@1                        Last digit = L:  configuration pre-programmed and not changable

V01            VCXO                  10    OE@2

V03            VCXO                  10    OE@1            Die Revision

V75            VCXO                  6     OE@2            G

V76            VCXO                  6     nOE@2

V85            VCXO                  6        —

085                          XO      6     OE@1         Option Code (Supply Voltage        and       Frequency-Stability)

270                          XO      6     OE@1         A: VCC = 3.3V±5%,    ±100ppm

                                                        B: VCC = 2.5V±5%,    ±100ppm

271                          XO      6     OE@2         E: VCC = 3.3V±5%,         ±50ppm

272                          XO      6     nOE@2        F: VCC = 2.5V±5%,         ±50ppm

273                          XO      6     nOE@1        K: VCC = 3.3V±5%,         ±20ppm

                                                        L: VCC = 2.5V±5%,         ±20ppm

IDT8N3QV01GCD  REVISION A        MARCH 6, 2012                         20                                          ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                         QUAD-FREQUENCY PROGRAMMABLE-VCXO

Table 9.  Device Marking

               Industrial Temperature Range (TA = -40°C to           85°C)          Commercial Temperature Range (TA = 0°C to 70°C)

Marking                                   IDT8N3xV01yG-                            IDT8N3xV01yG-

                                          ddddCDI                                   ddddCD

                             x = Number of Default Frequencies, y =  Option  Code,  dddd=Default-Frequency and VCXO Pull Range

While the information presented herein has been checked for both accuracy and reliability, Integrated Device Technology (IDT) assumes no responsibility for either its use or for the

infringement of any patents or other rights of third parties, which would result from its use. No other circuits, patents, or licenses are implied. This product is intended for use in normal

commercial and industrial applications. Any other applications, such as those requiring high reliability or other extraordinary environmental requirements are not recommended without

additional processing by IDT. IDT reserves the right to change any circuitry or specifications without notice. IDT does not authorize or warrant any IDT product for use in life support

devices or critical medical instruments.

IDT8N3QV01GCD  REVISION A                 MARCH 6, 2012              21             ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Data Sheet                                                       QUAD-FREQUENCY PROGRAMMABLE-VCXO

Revision History Sheet

Rev  Table                   Page  Description of  Change                         Date

A    9                       21    Table 9 Device  Marking,  corrected  marking.  3/6/12

IDT8N3QV01GCD  REVISION A          MARCH 6, 2012                        22        ©2012 Integrated Device Technology, Inc.
IDT8N3QV01 Rev G Information Data Sheet                                                                              QUAD-FREQUENCY PROGRAMMABLE-VCXO

We’ve Got Your Timing Solution

6024 Silver Creek Valley Road            Sales                                                    Technical Support

San Jose, California 95138               800-345-7015 (inside USA)                                netcom@idt.com

                                         +408-284-8200 (outside USA)                              +480-763-2056

                                         Fax: 408-284-2775

                                         www.IDT.com/go/contactIDT

DISCLAIMER Integrated Device Technology, Inc. (IDT) and its subsidiaries reserve the right to modify the products and/or specifications described herein at any time and at IDT’s sole discretion. All information in this document,

including descriptions of product features and performance, is subject to change without notice. Performance specifications and the operating parameters of the described products are determined in the independent state and are not

guaranteed to perform the same way when installed in customer products. The information contained herein is provided without representation or warranty of any kind, whether express or implied, including, but not limited to, the

suitability of IDT’s products for any particular purpose, an implied warranty of merchantability, or non-infringement of the intellectual property rights of others. This document is presented only as a guide and does not convey any

license under intellectual property rights of IDT or any third parties.

IDT’s products are not intended for use in life support systems or similar devices where the failure or malfunction of an IDT product can be reasonably expected to significantly affect the health or safety of users. Anyone using an IDT

product in such a manner does so at their own risk, absent an express, written agreement by IDT.

Integrated Device Technology, IDT and the IDT logo are registered trademarks of IDT. Other trademarks and service marks used herein, including protected names, logos and designs, are the property of IDT or their respective third

party owners.

Copyright 2012. All rights reserved.
Mouser Electronics

Authorized Distributor

Click to View Pricing, Inventory, Delivery & Lifecycle Information:

IDT (Integrated Device Technology):

8N3QV01EG-0028CDI8      8N3QV01EG-0028CDI   8N3QV01LG-0097CDI8  8N3QV01FG-1127CDI8  8N3QV01KG-

1027CDI8  8N3QV01KG-1108CDI8  8N3QV01EG-1145CDI   8N3QV01KG-0078CDI8  8N3QV01FG-0131CDI

8N3QV01EG-1103CDI   8N3QV01EG-0009CDI8      8N3QV01FG-0035CDI   8N3QV01FG-0108CDI   8N3QV01FG-0058CDI

8N3QV01KG-0064CDI       8N3QV01EG-0038CDI8  8N3QV01LG-0012CDI8  8N3QV01FG-1099CDI8  8N3QV01EG-

0105CDI8  8N3QV01KG-1135CDI8  8N3QV01FG-0113CDI8  8N3QV01FG-1069CDI8  8N3QV01FG-1037CDI8

8N3QV01KG-0117CDI8      8N3QV01FG-1153CDI   8N3QV01FG-0168CDI   8N3QV01KG-0074CDI8  8N3QV01KG-

0104CDI8  8N3QV01EG-1136CDI   8N3QV01FG-1145CDI   8N3QV01FG-0052CDI8  8N3QV01FG-0115CDI8

8N3QV01EG-0134CDI8      8N3QV01FG-1095CDI   8N3QV01FG-1028CDI   8N3QV01LG-0072CDI8  8N3QV01EG-

0160CDI8  8N3QV01FG-0117CDI8  8N3QV01KG-0134CDI8  8N3QV01FG-0146CDI8  8N3QV01FG-1078CDI

8N3QV01FG-0111CDI8      8N3QV01EG-1133CDI8  8N3QV01LG-1150CDI8  8N3QV01EG-0078CDI   8N3QV01EG-

0141CDI8  8N3QV01FG-1065CDI8  8N3QV01KG-1014CDI   8N3QV01FG-1052CDI   8N3QV01KG-0123CDI

8N3QV01KG-0094CDI   8N3QV01KG-0075CDI       8N3QV01KG-1095CDI   8N3QV01EG-0157CDI8  8N3QV01FG-0068CDI

8N3QV01EG-0168CDI8      8N3QV01FG-1142CDI8  8N3QV01EG-1129CDI8  8N3QV01EG-0019CDI8  8N3QV01EG-

0025CDI   8N3QV01FG-1015CDI8  8N3QV01FG-0155CDI8  8N3QV01LG-1124CDI8  8N3QV01KG-2148CDI

8N3QV01FG-1031CDI   8N3QV01LG-0055CDI8      8N3QV01EG-0100CDI8  8N3QV01KG-0090CDI8  8N3QV01EG-

0107CDI8  8N3QV01KG-0122CDI   8N3QV01FG-0165CDI8  8N3QV01EG-0001CDI8  8N3QV01FG-0138CDI

8N3QV01LG-1033CDI8      8N3QV01LG-0054CDI8  8N3QV01FG-0165CDI   8N3QV01KG-0159CDI8  8N3QV01EG-

0150CDI8  8N3QV01EG-0171CDI   8N3QV01EG-0075CDI   8N3QV01EG-0047CDI8  8N3QV01FG-0114CDI8

8N3QV01LG-0055CDI   8N3QV01LG-0061CDI       8N3QV01EG-1120CDI   8N3QV01FG-0025CDI   8N3QV01LG-1153CDI

8N3QV01LG-0086CDI8      8N3QV01KG-0130CDI8  8N3QV01KG-1133CDI8  8N3QV01LG-1145CDI   8N3QV01EG-

0151CDI   8N3QV01KG-0097CDI8  8N3QV01FG-0134CDI8  8N3QV01LG-101LCDI8  8N3QV01KG-1015CDI

8N3QV01LG-0036CDI   8N3QV01FG-204LCDI8      8N3QV01FG-0015CDI   8N3QV01EG-1045CDI8

小广播

8N3QV01EG-0085CDI器件购买:

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved