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8N3Q001FG-1135CDI8

器件型号:8N3Q001FG-1135CDI8
器件类别:无源元件   
厂商名称:IDT (Integrated Device Technology)
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器件描述

Programmable Oscillators PROGRAMMABLE 5X7 OSCILLATOR

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
IDT (Integrated Device Technology)
产品种类:
Product Category:
Programmable Oscillators
RoHS:N
产品:
Product:
XO
封装 / 箱体:
Package / Case:
7 mm x 5 mm
长度:
Length:
7 mm
宽度:
Width:
5 mm
高度:
Height:
1.55 mm
封装:
Packaging:
Cut Tape
封装:
Packaging:
Reel
商标:
Brand:
IDT
产品类型:
Product Type:
Programmable Oscillators
工厂包装数量:
Factory Pack Quantity:
1000
子类别:
Subcategory:
Oscillators
零件号别名:
Part # Aliases:
IDT8N3Q001FG-1135CDI8
单位重量:
Unit Weight:
0.006562 oz

8N3Q001FG-1135CDI8器件文档内容

                       Quad-Frequency Programmable XO                                   IDT8N3Q001 REV G

                                                                                                                                          DATA SHEET

General Description                                                       Features

The IDT8N3Q001 is a Quad-Frequency Programmable Clock                     •  Fourth generation FemtoClock® NG technology

Oscillator with very flexible frequency programming capabilities. The     •  Programmable clock output frequency from 15.476MHz to

device uses IDT’s fourth generation FemtoClock® NG technology for            866.67MHz and from 975MHz to 1,300MHz

an optimum of high clock frequency and low phase noise                    •  Four power-up default frequencies (see part number order

performance. The device accepts 2.5V or 3.3V supply and is                   codes), re-programmable by I2C

packaged in a small, lead-free (RoHS 6) 10-lead Ceramic 5mm x             •  I2C programming interface for the output clock frequency and

7mm x 1.55mm package.                                                        internal PLL control registers

Besides the four default power-up frequencies set by the FSEL0 and        •  Frequency programming resolution is 435.9Hz ÷N

FSEL1 pins, the IDT8N3Q001 can be programmed via the I2C                  •  One 2.5V, 3.3V LVPECL clock output

interface to output clock frequencies between 15.476MHz to                •  Two control inputs for the power-up default frequency

866.67MHz and from 975MHz to 1,300MHz to a very high degree of            •

precision with a frequency step size of 435.9Hz ÷ N (N is the PLL            LVCMOS/LVTTL compatible control inputs

output divider). Since the FSEL0 and FSEL1 pins are mapped to 4           •  RMS phase jitter @ 156.25MHz (12kHz - 20MHz): 0.244ps

independent PLL M and N divider registers (P, MINT, MFRAC and N),            (typical), integer PLL feedback configuration

reprogramming those registers to other frequencies under control of       •  RMS phase jitter @ 156.25MHz (1kHz - 40MHz): 0.265ps

FSEL0 and FSEL1 is supported. The extended temperature range                 (typical), integer PLL feedback configuration

supports wireless infrastructure, telecommunication and networking        •  Full 2.5V or 3.3V supply modes

end equipment requirements.                                               •  -40°C to 85°C ambient operating temperature

                                                                          •  Available in Lead-free (RoHS 6) package

Block  Diagram                                                                          Pin Assignment

                             ÷P  PFD        FemtoClock® NG                          Q                               10 SCLK  9 SDATA

                 OSC             &                       VCO              ÷N        nQ

                                 LPF        1950-2600MHz

       fXTAL                                                                                                 DNU  1                    8  VCC

                                                                                                             OE   2                    7  nQ

                                      ÷MINT, MFRAC                                                           VEE  3                    6  Q

                             2                                                                                       FSEL0 4  FSEL1 5

                                            25                                7

FSEL1  Pulldown                       Configuration Register (ROM)

FSEL0  Pulldown                                                                                              IDT8N3Q001

                                      (Frequency, APR, Polarity)                        10-lead              Ceramic 5mm x 7mm                 x  1.55mm

SCLK   Pullup                                                                                                package body

SDATA  Pullup                               I2C Control                                                           CD Package

                                                                                                                  Top View

OE     Pullup

IDT8N3Q001GCD  REVISION A    MARCH 6, 2012                             1                                     ©2012 Integrated Device Technology, Inc.
IDT8N3Q001 REV G Data Sheet                                                                                           QUAD-FREQUENCY PROGRAMMABLE-XO

Table 1. Pin  Descriptions

Number               Name                      Type            Description

     1               DNU              Unused                   Do not use.

     2               OE                 Input        Pullup    Output enable pin. See Table 3 for function. LVCMOS/LVTTL interface

                                                               levels.

     3               VEE                Power                  Negative power supply.

     5, 4      FSEL1, FSEL0             Input        Pulldown  Default frequency select pins. See the Default Frequency Order Codes

                                                               section. LVCMOS/LVTTL interface levels.

     6, 7            Q, nQ            Output                   Differential clock output. LVPECL interface levels.

     8               VCC                Power                  Power supply pin.

     9               SDATA        Input/Output       Pullup    I2C Data Input/Output. Input: LVCMOS/LVTTL compatible interface levels.

                                                               Output: Open drain.

     10              SCLK               Input        Pullup    I2C Clock Input. LVCMOS/LVTTL compatible interface levels.

NOTE: Pullup  and Pulldown refer  to internal input resistors. See Table 2, Pin Characteristics, for typical values.

Table 2. Pin Characteristics

Symbol         Parameter                             Test Conditions                   Minimum          Typical           Maximum    Units

CIN            Input Capacitance                                                                        5.5                             pF

RPULLUP        Input Pullup Resistor                                                                    50                              k

RPULLDOWN      Input Pulldown Resistor                                                                                50                k

Function Tables

Table 3A. OE Configuration

     Input

     OE        Output Enable

     0         Outputs Q, nQ are in high-impedance state.

1 (default)    Outputs are enabled.

NOTE: OE is an asynchronous control.

Table 3B. Output Frequency Range

             15.476MHz to 866.67MHz

              975MHz to 1,300MMHz

NOTE: Supported output frequency range. The output frequency

can be programmed to any frequency in this range and to a precision

of 218Hz or better.

IDT8N3Q001GCD  REVISION A    MARCH 6, 2012                              2                                                 ©2012 Integrated Device Technology, Inc.
IDT8N3Q001 REV G Data Sheet                                                                                        QUAD-FREQUENCY PROGRAMMABLE-XO

Block Diagram with Programming Registers

                                                        PFD                                                        Output Divider  N

                                  OSC         ÷P                                 FemtoClock® NG                                       Q

                                                        &                              VCO                             ÷N             nQ

                                                        LPF                      1950-2600MHz

               fXTAL

                                           2                          Feedback Divider M (25 Bit)                      7

                                                                   MINT         MFRAC 

                                                                   (7 bits)      (18 bits)

                                                                   

                                                                   

                                                                      7                18

                                                               Programming Registers                               27

                                                           P0         MINT0   MFRAC0        N0                         34

                             I2C  Control         I2C:     2 bits     7 bits  18 bits       7 bits

                                                                                                        00

                                           30     Def:     2 bits     7 bits  18 bits       7 bits  34

                                                           P1         MINT1   MFRAC1        N1

                                                  I2C:     2 bits     7 bits  18 bits       7 bits      01

                                           30     Def:     2 bits     7 bits  18 bits       7 bits  34

                                                           P2         MINT2   MFRAC2        N2

               Pullup                             I2C:     2 bits     7 bits  18 bits       7 bits                 34

SCLK           Pullup                                                                                   10

SDATA                                      30     Def:     2 bits     7 bits  18 bits       7 bits  34

                                                           P3         MINT3   MFRAC3        N3

                                                  I2C:     2 bits     7 bits  18 bits       7 bits      11

                                           30     Def:     2 bits     7 bits  18 bits       7 bits  34

FSEL[1:0]      Pulldown

                             2

OE             Pullup

                                           Def (default): Power-up default register setting for     I2C registers

                                                        Pn, MINTn, MFRACn and Nn

IDT8N3Q001GCD  REVISION A         MARCH 6, 2012                               3                                    ©2012 Integrated Device Technology, Inc.
IDT8N3Q001 REV G Data Sheet                                                                                                                QUAD-FREQUENCY PROGRAMMABLE-XO

Principles of Operation

The block diagram consists of the internal 3rd overtone crystal and                                          As identified previously, the configurations of P, M (MINT & MFRAC)

oscillator which provide the reference clock fXTAL of either 114.285                                         and N divider settings are stored the I2C register, and the

MHz or 100MHz. The PLL includes the FemtoClock NG VCO along                                                  configuration loaded at power-up is determined by the FSEL[1:0]

with the Pre-divider (P), the feedback divider (M) and the post divider                                      pins.

(N). The P, M, and N dividers determine the output frequency based

on the fXTAL reference and must be configured correctly for proper                                           Table 4. Frequency Selection

operation. The feedback divider is fractional supporting a huge                                                        Input

number of output frequencies. The configuration of the feedback

divider to integer-only values results in an improved output phase                                           FSEL1     FSEL0     Selects      Register

noise characteristics at the expense of the range of output

frequencies. In addition, internal registers are used to hold up to four                                     0 (def.)  0 (def.)  Frequency 0  P0, MINT0, MFRAC0, N0

different factory pre-set P, M, and N configuration settings.                                      These            0         1  Frequency 1  P1, MINT1, MFRAC1, N1

default pre-sets are stored in the I2C registers at power-up. Each

configuration is selected via the the FSEL[1:0] pins and can be read                                                1         0  Frequency 2  P2, MINT2, MFRAC2, N2

back using the SCLK and SDATA pins.                                                                                 1         1  Frequency 3  P3, MINT3, MFRAC3, N3

The user may choose to operate the device at an output frequency

different than that set by the factory. After power-up, the user may

write new P, N and M settings into one or more of the four

configuration registers and then use the FSEL[1:0] pins to select the                                        Frequency Configuration

newly programmed configuration. Note that the I2C registers are

volatile and a power supply cycle will reload the pre-set factory                                            An order code is assigned to each frequency configuration

default conditions.                                                                                          programmed by the factory (default frequencies). For more

If the user does choose to write a different P, M, and N configuration,                                      information on the available default frequencies and order codes,

it is recommended to write to a configuration which is not currently                                         please see the Ordering Information Section in this document. For

selected by FSEL[1:0] and then change to that configuration after the                                        available order codes, see the FemtoClock NG Ceramic-Package

I2C transaction has completed. Changing the FSEL[1:0] controls                                               XO and VCXO Ordering Product Information document.

results in an immediate change of the output frequency to the                                                For more information and guidelines on programming of the device

selected register values. The P, M, and N frequency configurations                                           for custom frequency configurations, the register description, the

support an output frequency range 15.476MHz to 866.67MHz and                                                 selection of fractional and integer-feedback configurations and the

975MHz to 1,300MHz.                                                                                          serial interface description, see the FemtoClock NG Ceramic 5x7

The devices use the fractional feedback divider with a delta-sigma                                           Module Programming Guide.

modulator for noise shaping and robust frequency synthesis

capability.  The relatively high reference frequency minimizes phase

noise generated by frequency multiplication and allows more efficient

shaping of noise by the delta-sigma modulator.

The output frequency is determined by the 2-bit pre-divider (P), the

feedback divider (M) and the 7-bit post divider (N).  The feedback

divider (M) consists of both a 7-bit integer portion (MINT) and an

18-bit fractional portion (MFRAC) and provides the means for

high-resolution frequency generation.          The output frequency fOUT is

calculated by:

             fOUT = fXTAL  P-----1----N--   MINT + M------F----R----A----C-----+-----0---.--5-  (1)
                                                      218

The four configuration registers for the P, M (MINT & MFRAC) and N

dividers which are named Pn, MINTn, MFRACn and Nn with n=0 to

3. “n” denominates one of the four possible configurations.

IDT8N3Q001GCD        REVISION A  MARCH 6, 2012                                                            4                                   ©2012 Integrated Device Technology, Inc.
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Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. 

These ratings are stress specifications only. Functional operation of product at these conditions or any conditions beyond 

those listed in the DC Characteristics or AC Characteristics is not implied. Exposure to absolute maximum rating conditions for 

extended periods may affect product reliability.

   Item                                                                        Rating

   Supply Voltage, VCC                                                         3.63V

   Inputs, VI                                                                  -0.5V to VCC + 0.5V

   Outputs, IO (SDATA)                                                         10mA

   Outputs, IO (LVPECL)                                                       

   Continuous Current                                                         50mA

   Surge Current                                                               100mA

   Package Thermal Impedance, JA                                              49.4C/W (0 mps)

   Storage Temperature, TSTG                                                   -65C to 150C



DC Electrical Characteristics

Table 5A.      Power Supply DC Characteristics,VCC = 3.3V ± 5%, VEE = 0V, TA = -40°C to 85°C

   Symbol      Parameter                          Test Conditions                       Minimum       Typical                 Maximum    Units

   VCC         Power Supply Voltage                                                     3.135            3.3                  3.465      V

   IEE         Power Supply Current                                                                                           140        mA

Table 5B.      Power Supply DC Characteristics, VCC = 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

   Symbol      Parameter                          Test Conditions                       Minimum       Typical                 Maximum    Units

   VCC         Supply Voltage                                                           2.375            2.5                  2.625      V

   IEE         Power Supply Current                                                                                           136        mA

Table 5C.      LVCMOS/LVTTL DC Characteristic, VCC = 3.3V ± 5% or 2.5V ± 5%,            VEE = 0V, TA  =  -40°C to             85°C

   Symbol      Parameter                                 Test Conditions                Minimum          Typical              Maximum    Units

               Input High      FSEL[1:0], OE             VCC =3.3V +5%                         1.7                            VCC +0.3   V

   VIH         Voltage         FSEL[1:0], OE             VCC =2.5V +5%                         1.7                            VCC +0.3   V

                               FSEL[1:0]                 VCC =3.3V +5%                         -0.3                                 0.5  V

               Input Low       OE                        VCC =3.3V +5%                         -0.3                                 0.8  V

   VIL         Voltage         FSEL[1:0]                 VCC =2.5V +5%                         -0.3                                 0.5  V

                               OE                        VCC =2.5V +5%                         -0.3                                 0.8  V

                               OE                 VCC =  VIN = 3.465V or 2.625V                                                     10   µA

   IIH         Input          SDATA, SCLK        VCC =  VIN = 3.465V or 2.625V                                                     5    µA

               High Current

                               FSEL0, FSEL1       VCC =  VIN = 3.465V or 2.625V                                                     150  µA

                               OE                 VCC = 3.465V or 2.625V, VIN = 0V             -500                                      µA

   IIL         Input          SDATA, SCLK        VCC = 3.465V or 2.625V, VIN     = 0V         -150                                      µA

               Low Current

                               FSEL0, FSEL1       VCC = 3.465V or 2.625V, VIN = 0V             -5                                        µA

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Table 5D. LVPECL DC Characteristics, VCC =            3.3V ± 5% or VCC = 2.5V ± 5%, VEE = 0V, TA       =  -40°C to 85°C

Symbol     Parameter                                  Test Conditions                       Minimum       Typical  Maximum     Units

VOH        Output High Voltage; NOTE 1                                                      VCC – 1.4              VCC – 0.8   V

VOL        Output Low Voltage; NOTE 1                                                       VCC – 2.0              VCC – 1.5   V

VSWING     Peak-to-Peak Output Voltage Swing                                                0.55                         1.0   V

NOTE 1: Outputs terminated with 50 to VCC – 2V.

AC Electrical Characteristics

Table 6. AC Characteristics, VCC = 3.3V ±         5%  or 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

Symbol     Parameter                                  Test Conditions                       Minimum       Typical  Maximum     Units

fOUT       Output Frequency Q, nQ                     Output Divider, N = 3 to126           15.476                 866.67      MHz

                                                      Output Divider, N = 2                 975                    1,300       MHz

fI         Initial Accuracy                           Measured at 25°C                                                   ±10   ppm

                                                      Option code = A or B                                               ±100  ppm

fS         Temperature Stability                      Option code = E or F                                               ±50   ppm

                                                      Option code = K or L                                               ±20   ppm

fA         Aging                                      Frequency drift over 10 year life                                  ±3    ppm

                                                      Frequency drift over 15 year life                                  ±5    ppm

                                                      Option code A or B (10 year life)                                  ±113  ppm

fT         Total Stability                            Option code E or F  (10 year life)                                 ±63   ppm

                                                      Option code K or L  (10 year life)                                 ±33   ppm

tjit(cc)   Cycle-to-Cycle Jitter; NOTE 1                                                                                 20    ps

tjit(per)  RMS Period Jitter; NOTE 1                                                                      2.85           4     ps

           RMS Phase Jitter (Random);

           Fractional PLL feedback and               17 MHz fOUT 1300MHz,                            0.440    0.995       ps

           fXTAL=100.000MHz (2xxx order              NOTE 2,3,4

           codes)

                                                      500 MHz fOUT 1300MHz,                           0.240    0.390       ps

                                                      NOTE 2,3,4

           RMS Phase Jitter (Random);                125 MHz fOUT 500MHz,                            0.245    0.425       ps

tjit(Ø)                                               NOTE 2,3,4

           Integer PLL feedback and                  17 MHz fOUT 125MHz,

           fXTAL=100.00MHz (1xxx order codes)         NOTE 2,3,4                                          0.350    0.555       ps

                                                      fOUT 156.25MHz, NOTE 2, 3,       4                0.244                ps

                                                      fOUT 156.25MHz, NOTE 2, 3,       5                0.265                ps

           RMS Phase Jitter (Random)                 17 MHz fOUT 1300 MHz,

           Fractional PLL feedback and               NOTE 2, 3, 4                                        0.475    0.990       ps

           fXTAL=114.285MHz (0xxx order codes)

N(100)    Single-side band phase noise,             156.25MHz                                           -94.7                dBc/Hz

           100Hz from Carrier

N(1k)     Single-side band phase noise,             156.25MHz                                           -121.3               dBc/Hz

           1kHz from Carrier

N(10k)    Single-side band phase noise,             156.25MHz                                           -131.1               dBc/Hz

           10kHz from Carrier

IDT8N3Q001GCD  REVISION A     MARCH 6, 2012           6                                                   ©2012 Integrated Device Technology, Inc.
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Symbol    Parameter                                    Test Conditions        Minimum  Typical                               Maximum     Units

N(100k)  Single-side band phase noise,               156.25MHz                       -137.3                                            dBc/Hz

          100kHz from Carrier

N(1M)    Single-side band phase noise,               156.25MHz                       -139.0                                            dBc/Hz

          1MHz from Carrier

N(10M)   Single-side band phase noise,               156.25MHz                       -154.9                                            dBc/Hz

          10MHz from Carrier

PSNR      Power Supply Noise Rejection                 50mV Sinusoidal Noise           -54                                               dB

                                                       1kHz - 50kHz

tR / tF   Output Rise/Fall Time                        20% to 80%             100                                            425         ps

odc       Output Duty Cycle                                                   45                                             55          %

tSTARTUP  Oscillator Start-Up Time                                                                                           20          ms

tSET      Output frequency settling time after                                         470                                               µs

          FSEL0 and FSEL1 values are changed

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device

is mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal

equilibrium has been reached under these conditions.

NOTE: XTAL parameters (initial accuracy, temperature stability, aging and total stability) are guaranteed by manufacturing.

NOTE 1: This parameter is defined in accordance with JEDEC standard 65.

NOTE 2: Please refer to the phase noise plots.

NOTE 3: Please see the FemtoClockNG Ceramic 5x7 Modules Programming guide for more information on PLL feedback modes and the

optimum configuration for phase noise. Integer PLL feedback is the default operation for the dddd = 1xxx order codes and configures

DSM_ENA = 0 and ADC_EN = 0.

NOTE 4: Integration range: 12kHz-20MHz.

NOTE 5: Integration range: 1kHz-40MHz.

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Typical Phase Noise at 156.25MHz (12kHz - 20MHz)

dBc         Hz

Noise Power

                                                                       Offset    Frequency (Hz)

                 NOTE:  RMS Phase   Noise (Random)  for  Integer  PLL  Feedback  and fXTAL=100.000MHz.

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Parameter Measurement                             Information

    2V                                                                                   2V

    VCC                                                       Qx   SCOPE                 VCC                                                            SCOPE

                                                                                                                                            Qx

                                                              nQx                                                                           nQx

VEE                                                                                      VEE

-1.3V±0.165V                                                                             -0.5V± 0.125V

3.3V LVPECL Output Load                 AC  Test  Circuit                          2.5V  LVPECL Output    Load      AC              Test    Circuit

                      Phase Noise Plot

                                                                                                                                                                         VOH

         Noise Power                                                                                                                                                     VREF

                                                                                         1σ contains 68.26% of all measurements                                          VOL

                                                                                         2σ contains 95.4% of all measurements

                                                                                         3σ contains 99.73% of all measurements

                                                                                         4σ contains 99.99366% of all measurements

                                        Offset Frequency                                 6σ contains (100-1.973x10-7)% of all measurements

                             f1                               f2                         Reference Point                                    Histogram

                                                                                         (Trigger Edge)                                     Mean Period

RMS Jitter =          Area Under Curve Defined by the Offset Frequency Markers                                                              (First edge after  trigger)

RMS Phase Jitter                                                                   Period Jitter

nQ                                                                                       nQ

                      80%                         80%                                    Q

                                                                   VSW I N G

         20%                                                       20%                            ➤       tcycle n               ➤  ➤       tcycle n+1         ➤

Q                                                                                                         | | tjit(cc) =
                                                                                                                    tcycle n – tcycle n+1
                      tR                                  tF
                                                                                                                    1000 Cycles

Output Rise/Fall Time                                                              Cycle-to-Cycle Jitter

IDT8N3Q001GCD         REVISION A        MARCH 6, 2012                           9                                                   ©2012 Integrated Device Technology,        Inc.
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Parameter Measurement Information,                                 continued

nQ

         Q

                             t PW

                                   t  PERIOD

                             odc   =  t PW      x 100%

                                      t PERIOD

Output Duty Cycle/Pulse Width/Period

Applications Information

Recommendations for Unused Input Pins

Inputs:

LVCMOS Select Pins

The FSEL[1:0] pins have internal pulldowns and OE control pins

have internal pullups; additional resistance is not required but can be

added for additional protection. A 1k resistor can be used. SCLK

and SDATA should be left floating if not used.

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Termination for 3.3V LVPECL Outputs

The clock layout topology shown below is a typical termination for      transmission lines. Matched impedance techniques should be used

LVPECL outputs. The two different layouts mentioned are                 to maximize operating frequency and minimize signal distortion.

recommended only as guidelines.                                         Figures 1A and 1B show two different layouts which are

                                                                        recommended only as guidelines. Other suitable clock layouts may

The differential outputs are low impedance follower outputs that        exist and it would be recommended that the board designers

generate ECL/LVPECL compatible outputs. Therefore, terminating          simulate to guarantee compatibility across all printed circuit and clock

resistors (DC current path to ground) or current sources must be        component process variations.

used for functionality. These outputs are designed to drive 50

                                                                                                       R3      3.3V  R4

                                                     3.3V

       3.3V                                                                                            125Ω          125Ω        3.3V

                             Zo = 50Ω                                   3.3V

                                                  +                             Zo  =  50Ω

                                                                                                                              +

                                                  _

               LVPECL        Zo = 50Ω                    Input                                                                _

                                       R1    R2                         LVPECL  Zo  =  50Ω                                       Input

                                       50Ω   50Ω                                                           R1            R2

                                                  VCC - 2V                                                 84Ω           84Ω

RTT =                  1               * Zo  RTT

       ((VOH + VOL) / (VCC – 2)) – 2

Figure 1A. 3.3V LVPECL Output Termination                               Figure 1B. 3.3V LVPECL Output Termination

IDT8N3Q001GCD  REVISION A    MARCH 6, 2012                          11                                       ©2012 Integrated Device Technology, Inc.
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Termination for 2.5V LVPECL Outputs

Figure 2A and Figure 2B show examples of termination for 2.5V                level. The R3 in Figure 2B can be eliminated and the termination  is

LVPECL driver. These terminations are equivalent to terminating 50          shown in Figure 2C.

to VCC – 2V. For VCC = 2.5V, the VCC – 2V is very close to ground

                                                                                                                               2.5V

                                          2.5V                               VCC = 2.5V

                                                                   2.5V

VCC = 2.5V

                                          R1         R3                                           50Ω

                                          250Ω       250Ω

                                                                                                                            +

                             50Ω

                                                                +                                 50Ω

                             50Ω                                                                                            –

                                                                –            2.5V LVPECL  Driver

                                                                                                               R1   R2

2.5V LVPECL    Driver                                                                                          50Ω  50Ω

                                              R2         R4

                                              62.5Ω      62.5Ω

                                                                                                                    R3

                                                                                                                    18Ω

Figure 2A. 2.5V LVPECL            Driver  Termination Example                Figure 2B. 2.5V LVPECL    Driver  Termination  Example

                                                                   2.5V

VCC = 2.5V

                             50Ω

                                                                +

                             50Ω

                                                                –

2.5V LVPECL    Driver

                                              R1         R2

                                              50Ω        50Ω

Figure 2C. 2.5V LVPECL Driver Termination Example

IDT8N3Q001GCD  REVISION A         MARCH 6, 2012                          12                                    ©2012 Integrated Device Technology, Inc.
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Schematic Layout

Figure 3 shows an example of IDT8N3Q001 application schematic.                         Power supply filter recommendations are a general guideline to be

In this example, the device is operated at VCC = 3.3V. As with any                     used for reducing external noise from coupling into the devices. The

high speed analog circuitry, the power supply pins are vulnerable to                   filter performance is designed for wide range of noise frequencies.

noise. To achieve optimum jitter performance, power supply isolation                   This low-pass filter starts to attenuate noise at approximately 10kHz.

is required. The IDT8N3Q001 provides separate power supplies to                        If a specific frequency noise component is known, such as switching

isolate from coupling into the internal PLL.                                           power supply frequencies, it is recommended that component values

                                                                                       be adjusted and if required, additional filtering be added. Additionally,

In order to achieve the best possible filtering, it is recommended that                good general design practices for power plane voltage stability

the placement of the filter components be on the device side of the                    suggests adding bulk capacitances in the local area of all devices.

PCB as close to the power pins as possible. If space is limited, the

0.1uF capacitor in each power pin filter should be placed on the                       The schematic example focuses on functional connections and is not

device side of the PCB and the other components can be placed on                       configuration specific. Refer to the pin description and functional

the opposite side.                                                                     tables in the datasheet to ensure the logic control inputs are properly

                                                                                       set.

                                                                       VCC

                                                            R1    R2

                                                            SP    SP

                                           SCLK   SDATA                                         BLM18BB221SN1        3.3V

                                                                            VCC              1                2

                                  U1       10     9                         C1     C2           Ferrite Bead

                                              SCLK   SDATA                                                                    C3

                                                                            0.1uF      10uF                                0.1uF

                                                                                                                                   3.3V

                                  1   DNU                        VCC   8                                                      R3             R4

                    OE            2   OE                           nQ  7                                                      133            133

                                  3   VEE                          Q   6                                      Zo =   50 Ohm

                                                                                   Q

                                                                                                                                                 +

                                              FSEL0  FSEL1                                                    Zo  =  50  Ohm

                                                                                   nQ                                                            -

                                           4      5

                                                                                                                           R5                R6

                                                                                                                           82.5              82.5

                                           FSEL0  FSEL1                            VCC=3.3V

               Logic Control Input         Examples

                                                                                                              Zo  =  50  Ohm

               VCC           Set Logic     VCC              Set Logic                                                                            +

                             Input to                       Input to

                             '1'                            '0'                                               Zo  =  50  Ohm

                    RU1                           RU2                                                                                            -

                    1K                            Not Install

                                                                                                                                   R7        R8

                             To Logic                       To Logic                                                               50        50

                             Input                          Input

                             pins                           pins

                    RD1                           RD2                                           Optional                                 R9

                    Not Install                   1K                                            Y-Termination                            50

Figure 3. IDT8N3Q001 Application Schematic

IDT8N3Q001GCD       REVISION A       MARCH 6, 2012                                 13                                                  ©2012 Integrated Device Technology, Inc.
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Power Considerations

This section provides information on power dissipation and junction temperature for the IDT8N3Q001. 

Equations and example calculations are also provided.

1.  Power Dissipation.

The total power dissipation for the IDT8N3Q001 is the sum of the core power plus the power dissipated in the load(s). 

The following is the power dissipation for VCC = 3.465V, which gives worst case results.

NOTE: Please refer to Section 3 for details on calculating power dissipated in the load.

    •  Power (core)MAX = VCC_MAX * IEE_MAX = 3.465V * 140mA = 485.1mW

    •  Power (outputs)MAX = 34.2mW/Loaded Output pair

Total Power_MAX (3.465V, with all outputs switching) = 485.1mW + 34.2mW = 519.3mW

2.  Junction Temperature.

Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad directly affects the reliability of the device. The

maximum recommended junction temperature is 125°C. Limiting the internal transistor junction temperature, Tj, to 125°C ensures that the bond

wire and bond pad temperature remains below 125°C.

       The equation for Tj is as follows: Tj = JA * Pd_total + TA

       Tj = Junction Temperature

       JA = Junction-to-Ambient Thermal Resistance

       Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)

       TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and

a multi-layer board, the appropriate value is 49.4°C/W per Table 7 below.

Therefore, Tj for an ambient temperature of 85°C with all outputs switching is:

       85°C + 0.519W * 49.4°C/W = 110.7°C. This is below the limit of 125°C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of

board (multi-layer).

Table 7. Thermal Resistance JA for 10 Lead Ceramic 5mm x 7mm Package, Forced Convection

                                                                    JA by Velocity

Meters per Second                                                          0                           1                 2.5

Multi-Layer PCB, JEDEC Standard Test Boards                         49.4°C/W                  44.2°C/W                   41°C/W

IDT8N3Q001GCD  REVISION A    MARCH 6, 2012                                 14                             ©2012 Integrated Device Technology, Inc.
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3. Calculations and Equations.

The purpose of this section is to calculate the power dissipation for the  LVPECL  output  pair.

LVPECL output driver circuit and termination are shown in Figure 4.

                                 VCC

                             Q1

                                                        VOUT

                                            RL

                                            50Ω

                                            VCC - 2V

Figure 4. LVPECL Driver Circuit and Termination

To calculate worst case power dissipation into the load, use the  following    equations  which  assume  a  50  load,  and  a  termination  voltage  of

VCC – 2V.

•  For logic high, VOUT = VOH_MAX = VCC_MAX – 0.8V

   (VCC_MAX – VOH_MAX) = 0.8V

•  For logic low, VOUT = VOL_MAX = VCC_MAX – 1.5V

   (VCC_MAX – VOL_MAX) = 1.5V

Pd_H is power dissipation when the output drives high.

Pd_L is the power dissipation when the output drives low.

Pd_H = [(VOH_MAX – (VCC_MAX – 2V))/RL] * (VCC_MAX – VOH_MAX) = [(2V – (VCC_MAX – VOH_MAX))/RL] * (VCC_MAX – VOH_MAX) =

[(2V – 0.8V)/50] * 0.8V = 19.2mW

Pd_L = [(VOL_MAX – (VCC_MAX – 2V))/RL] * (VCC_MAX – VOL_MAX) = [(2V – (VCC_MAX – VOL_MAX))/RL] * (VCC_MAX – VOL_MAX) =

[(2V – 1.5V)/50] * 1.5V = 15mW

Total Power Dissipation per output pair = Pd_H + Pd_L = 34.2mW

IDT8N3Q001GCD  REVISION A    MARCH 6, 2012                                 15                                    ©2012 Integrated Device Technology, Inc.
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Reliability Information

Table 8. JA vs. Air Flow Table for a 10-lead Ceramic 5mm x 7mm Package

                                                      JA vs. Air Flow

Meters per Second                                     0                                 1                                  2.5

Multi-Layer PCB, JEDEC Standard Test Boards           49.4°C/W                          44.2°C/W                           41°C/W

NOTE: For proper thermal dissipation, the PCB layout for the pin pad should at minimum  equal the package pin dimensions.

Transistor Count

The transistor count for IDT8N3Q001 Rev G is: 47,372

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Package Outline and Package                 Dimensions

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Ordering Information for FemtoClock NG                               Ceramic-Package XO and VCXO Products

The programmable VCXO and XO devices support a variety of                  114.285MHz internal crystal as frequency source, industrial

devices options such as the output type, number of default frequen-        temperature range, a lead-free (6/6 RoHS) 10-lead Ceramic 5mm x

cies, internal crystal frequency, power supply voltage, ambient            7mm x 1.55mm package and is factory-programmed to the default

temperature range and the frequency accuracy. The device options,          frequencies of 100MHz, 122.88MHz, 125MHz and 156.25MHz and

default frequencies and default VCXO pull range must be specified          to the VCXO pull range of minimum 100 ppm.

at the time of order and are programmed by IDT before the shipment.        Other default frequencies and order codes are available from IDT on

Shown below are the available order codes, including the device            request. For more information on available default frequencies, see

options and default frequency configurations. Example part number:         the FemtoClock NG Ceramic-Package XO and VCXO Ordering

the order code 8N3QV01FG-0001CDI specifies a programmable,                 Product Information document.

quad default-frequency VCXO with a voltage supply of 2.5V, a

LVPECL output, a 50 ppm crystal frequency accuracy, contains a

Part  Order/Number

                                 8N     X  X       XXX  X     X  -   dddd  XX         X  X

                                                                                         Shipping Package

                                                                                         8: Tape & Reel

      FemtoClock NG                                                                      (no letter): Tray

      I/O Identifier                                                                  Ambient Temperature Range

      0: LVCMOS                                                                      “I”: Industrial: (TA = -40°C to 85°C)

      3: LVPECL                                                                      (no letter)  : (TA = 0°C to 70°C)

      4: LVDS

                                                                           Package Code

                                                                           CD: Lead-Free, 6/10-lead ceramic 5mm x 7mm x 1.55mm

      Number of Default          Frequencies

      S: 1: Single                                                  Default-Frequency and VCXO Pull Range

      D: 2: Dual                                                    See document FemtoClock NG Ceramic-Package XO and VCXO

      Q: 4: Quad                                                     Ordering Product Information.

                                                                           dddd          fXTAL (MHz)  PLL feedback            Use for

      Part Number                                                    0000 to 0999        114.285            Fractional        VCXO, XO

               Function          #pins     OE fct. at                1000 to 1999                           Integer           XO

                                              pin                    2000 to 2999        100.000            Fractional        XO

      001                    XO      10    OE@2

      003                    XO      10    OE@1                      Last digit = L:  configuration pre-programmed and not changable

      V01          VCXO              10    OE@2

      V03          VCXO              10    OE@1            Die Revision

      V75          VCXO              6     OE@2            G

      V76          VCXO              6     nOE@2

      V85          VCXO              6        —

      085                    XO      6     OE@1         Option Code (Supply Voltage      and       Frequency-Stability)

      270                    XO      6     OE@1         A: VCC = 3.3V±5%,  ±100ppm

                                                        B: VCC = 2.5V±5%,  ±100ppm

      271                    XO      6     OE@2         E: VCC = 3.3V±5%,  ±50ppm

      272                    XO      6     nOE@2        F: VCC = 2.5V±5%,  ±50ppm

      273                    XO      6     nOE@1        K: VCC = 3.3V±5%,  ±20ppm

                                                        L: VCC = 2.5V±5%,  ±20ppm

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Table 9.  Device Marking

               Industrial Temperature Range (TA = -40°C to           85°C)          Commercial Temperature Range (TA = 0°C to 70°C)

Marking                                   IDT8N3x001yG-                            IDT8N3x001yG-

                                          ddddCDI                                   ddddCD

                             x = Number of Default Frequencies, y =  Option  Code,  dddd=Default-Frequency and VCXO Pull Range

While the information presented herein has been checked for both accuracy and reliability, Integrated Device Technology (IDT) assumes no responsibility for either its use or for the

infringement of any patents or other rights of third parties, which would result from its use. No other circuits, patents, or licenses are implied. This product is intended for use in normal

commercial and industrial applications. Any other applications, such as those requiring high reliability or other extraordinary environmental requirements are not recommended without

additional processing by IDT. IDT reserves the right to change any circuitry or specifications without notice. IDT does not authorize or warrant any IDT product for use in life support

devices or critical medical instruments.

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Revision History Sheet

Rev  Table                   Page  Description of  Change                         Date

A    9                       19    Table 9 Device  Marking,  corrected  marking.  3/6/12

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DISCLAIMER Integrated Device Technology, Inc. (IDT) and its subsidiaries reserve the right to modify the products and/or specifications described herein at any time and at IDT’s sole discretion. All information in this document,

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guaranteed to perform the same way when installed in customer products. The information contained herein is provided without representation or warranty of any kind, whether express or implied, including, but not limited to, the

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IDT (Integrated Device Technology):

8N3Q001EG-0025CDI8      8N3Q001EG-0025CDI   8N3Q001EG-0133CDI8  8N3Q001LG-1118CDI8  8N3Q001LG-

0101CDI8  8N3Q001FG-0161CDI8  8N3Q001KG-0150CDI8  8N3Q001KG-0137CDI   8N3Q001FG-0091CDI8

8N3Q001KG-0162CDI8      8N3Q001LG-0107CDI   8N3Q001LG-0011CDI   8N3Q001KG-0114CDI   8N3Q001FG-0145CDI8

8N3Q001LG-0157CDI       8N3Q001KG-0171CDI8  8N3Q001EG-0023CDI   8N3Q001LG-0020CDI8  8N3Q001FG-

0023CDI   8N3Q001LG-0137CDI   8N3Q001FG-1115CDI   8N3Q001FG-0066CDI  8N3Q001KG-1102CDI   8N3Q001KG-

0064CDI   8N3Q001LG-0099CDI8  8N3Q001LG-1129CDI8  8N3Q001LG-0051CDI8  8N3Q001LG-1153CDI8

8N3Q001KG-0094CDI   8N3Q001LG-0009CDI8      8N3Q001LG-1120CDI   8N3Q001LG-1155CDI8  8N3Q001EG-

1030CDI8  8N3Q001EG-0053CDI   8N3Q001EG-0096CDI   8N3Q001FG-1164CDI8  8N3Q001EG-0116CDI

8N3Q001KG-0145CDI8      8N3Q001FG-0136CDI8  8N3Q001LG-0071CDI8  8N3Q001KG-0147CDI8  8N3Q001FG-

1099CDI   8N3Q001KG-0164CDI8  8N3Q001FG-0126CDI   8N3Q001FG-0063CDI   8N3Q001LG-0117CDI  8N3Q001EG-

1155CDI   8N3Q001EG-1046CDI8  8N3Q001KG-0062CDI8  8N3Q001KG-1118CDI   8N3Q001LG-0091CDI8

8N3Q001EG-0043CDI   8N3Q001EG-0171CDI8      8N3Q001LG-0064CDI8  8N3Q001KG-0107CDI   8N3Q001KG-0157CDI

8N3Q001LG-1031CDI8      8N3Q001EG-0099CDI8  8N3Q001FG-1155CDI8  8N3Q001EG-0146CDI8  8N3Q001EG-

0135CDI8  8N3Q001EG-1024CDI   8N3Q001FG-0170CDI8  8N3Q001LG-1150CDI8  8N3Q001LG-1154CDI

8N3Q001LG-0120CDI8      8N3Q001LG-0024CDI8  8N3Q001KG-1153CDI   8N3Q001LG-1098CDI   8N3Q001LG-0053CDI8

8N3Q001LG-0170CDI       8N3Q001LG-0097CDI   8N3Q001EG-1135CDI   8N3Q001LG-0010CDI8  8N3Q001LG-

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