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8N3Q001EG-0109CDI

器件型号:8N3Q001EG-0109CDI
器件类别:半导体    模拟混合信号IC   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

IC OSC CLOCK QD FREQ 10CLCC

参数
产品属性属性值
类型:时钟振荡器
计数:-
频率:156.25MHz,155.52MHz,100MHz,150MHz
电压 - 电源:3.135 V ~ 3.465 V
电流 - 电源:140mA
工作温度:-40°C ~ 85°C
封装/外壳:10-CLCC
供应商器件封装:10-CLCC(7x5)
安装类型:表面贴装

8N3Q001EG-0109CDI器件文档内容

                       Quad-Frequency Programmable                                  IDT8N4QV01 REV G
                       VCXO
                                                                                                      DATASHEET

General Description                                                      Features

The IDT8N4QV01 is a Quad-Frequency Programmable VCXO with                Fourth generation FemtoClock NG technology
very flexible frequency and pull-range programming capabilities. The      Programmable clock output frequency from 15.476MHz to
device uses IDT's fourth generation FemtoClock NG technology for
an optimum of high clock frequency and low phase noise                      866.67MHz and from 975MHz to 1,300MHz
performance. The device accepts 2.5V or 3.3V supply and is
packaged in a small, lead-free (RoHS 6) 10-lead ceramic 5mm x             Four power-up default frequencies (see part number order codes),
7mm x 1.55mm package.
                                                                            re-programmable by I2C
Besides the 4 default power-up frequencies set by the FSEL0 and
FSEL1 pins, the IDT8N4QV01 can be programmed via the I2C                  I2C programming interface for the output clock frequency, APR
interface to any output clock frequency between 15.476MHz to
866.67MHz and from 975MHz to 1,300MHz to a very high degree of              and internal PLL control registers
precision with a frequency step size of 435.9Hz N (N is the PLL
output divider). Since the FSEL0 and FSEL1 pins are mapped to 4          Frequency programming resolution is 435.9Hz N
independent PLL, P, M and N divider registers (P, MINT, MFRAC and         Absolute pull-range (APR) programmable from 4.5ppm to
N), reprogramming those registers to other frequencies under
control of FSEL0 and FSEL1 is supported. The extended                       754.5ppm
temperature range supports wireless infrastructure, tele-
communication and networking end equipment requirements.                  One 2.5V or 3.3V LVDS differential clock output
                                                                         Two control inputs for the power-up default frequency
                                                                         LVCMOS/LVTTL compatible control inputs
                                                                         RMS phase jitter @ 156.25MHz (12kHz - 20MHz): 0.494ps

                                                                            (typical)

                                                                         RMS phase jitter @ 156.25MHz (1kHz - 40MHz): 0.594ps (typical)
                                                                         2.5V or 3.3V supply voltage modes
                                                                         -40C to 85C ambient operating temperature
                                                                         Lead-free (RoHS 6) packaging

Block Diagram                                                                       Pin Assignment

                 OSC P        PFD       FemtoClock NG                         Q          10 SCLK
        114.285 MHz              &                                              nQ                 9 SDATA
                                                 VCO                     N
                               LPF
                                         1950-2600MHz                               VC 1                    8 VDD

                                                                                    OE 2                    7 nQ

                               MINT, MFRAC                                         GND 3                   6Q

    VC            A/D       2                                                              FSEL0 4
                       7                                                                           FSEL1 5
FSEL1                                    25                                  7
FSEL0
        Pulldown                    Configuration Register (ROM)                       IDT8N4QV01 REV G DATA SHEET
SCLK   Pulldown                    (Frequency, APR, Polarity)                      10-lead ceramic 5mm x 7mm x 1.55mm
SDATA
        Pullup                      I2C Control                                                       package body
    OE  Pullup                                                                                         CD Package

                                                                                                         Top View

        Pullup

IDT8N4QV01GCD REVISION A MARCH 11, 2014                               1             2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G DATA SHEET                                                  QUAD-FREQUENCY PROGRAMMABLE-VCXO

Table 1. Pin Descriptions

Number     Name                       Type          Description
                                                    VCXO Control Voltage. The control voltage versus frequency characteristics are
     1     VC                 Input                 set by the ADC_GAIN[5:0] register bits.

     2     OE                 Input         Pullup  Output enable pin. See Table 3B for function. LVCMOS/LVTTL interface levels.
                              Power                 Power supply ground.
     3     GND                                      Default frequency select pins. See Table 3A for function and Table 8 for the
                                                    default frequency order codes. LVCMOS/LVTTL interface levels.
     4, 5  FSEL0,             Input      Pulldown   Differential clock output. LVDS interface levels.
           FSEL1
                                                    Power supply pin.
     6, 7  Q, nQ              Output                I2C Data Input. LVCMOS/LVTTL interface levels.
                              Power                 I2C Clock Input. LVCMOS/LVTTL interface levels.
     8     VDD                 Input
                               Input
     9     SDATA                            Pullup
                                            Pullup
     10    SCLK

NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.

Table 2. Pin Characteristics

Symbol     Parameter                             Test Conditions    Minimum  Typical                                Maximum  Units
                                            FSEL[1:0], SDATA, SCLK              5.5                                            pF
CIN        Input Capacitance                                                    10                                             pF
                                                          VC                    50                                            k
                                                                                50                                            k
RPULLUP    Input Pullup Resistor
RPULLDOWN  Input Pulldown Resistor

IDT8N4QV01GCD REVISION A MARCH 11, 2014             2                        2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G DATA SHEET                                   QUAD-FREQUENCY PROGRAMMABLE-VCXO

Function Tables

Table 3A. Default Frequency Selection

             Input

FSEL1               FSEL0                Operation

0 (default)         0 (default)          Default frequency 0

0                   1                    Default frequency 1

1                   0                    Default frequency 2

1                   1                    Default frequency 3

NOTE: The default frequency is the output frequency after power-up. One of four default frequencies is selected by FSEL[1:0]. See
programming section for details.

Table 3B. OE Configuration

Input

OE                                       Output Enable

0            Outputs Q, nQ are in high-impedance state.

1 (default)  Outputs are enabled.

NOTE: OE is an asynchronous control.

IDT8N4QV01GCD REVISION A MARCH 11, 2014                  3    2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G DATA SHEET                                                                     QUAD-FREQUENCY PROGRAMMABLE-VCXO

Block Diagram with Programming Registers

                                                       PFD                                               Output Divider N
                                                         &
                            OSC P                                          FemtoClock NG               N                Q
             114.285 MHz                               LPF                          VCO                                    nQ

                                                                             1950-2600MHz

                                             2                 Feedback Divider M (25 Bit)                         7

                             A/D                               MINT         MFRAC                        34
                                        7                      (7 bits)     (18 bits)                              41

         VC          I2C Control                               7                  18                     7
                                             7
     SCLK                                                   Programming Registers                        34
    SDATA                                    30
FSEL[1:0]                                        ADC_GAIN                              ADC_POL
                                             30                                        1 bit
             Pullup                              I2C:  6 bits                          1 bit
             Pullup                                                                    N0
                                                 Def: 6 bits                           7 bits
                                             30                                        7 bits
                                                       P0 MINT0          MFRAC0        N1
                                             30                          18 bits       7 bits
             Pulldown, Pulldown                  I2C:  2 bits 7 bits     18 bits       7 bits        00
                                                                         MFRAC1        N2       34
                                                 Def: 2 bits 7 bits      18 bits       7 bits
                                                                         18 bits       7 bits        01
                                                       P1 MINT1          MFRAC2        N3       34
                                                                         18 bits       7 bits
                                                 I2C:  2 bits 7 bits     18 bits       7 bits        10
                                                                         MFRAC3                 34
                                                 Def: 2 bits 7 bits      18 bits
                                                                         18 bits                     11
                                                       P2 MINT2                                 34

                                                 I2C:  2 bits 7 bits

                                                 Def: 2 bits 7 bits

                                                       P3 MINT3

                                                 I2C:  2 bits 7 bits

                                                 Def: 2 bits 7 bits

OE           Pullup

                             Def: Power-up default register setting for I2C registers
                                 ADC_GAINn, ADC_POL, Pn, MINTn, MFRACn and Nn

IDT8N4QV01GCD REVISION A MARCH 11, 2014                                  4                               2014 Integrated Device Technology, Inc.
IDT8N4QV01 REV G DATA SHEET                                                                               QUAD-FREQUENCY PROGRAMMABLE-VCXO

Principles of Operation                                                                      As identified previously, the configurations of P, M (MINT & MFRAC)
                                                                                             and N divider settings are stored the I2C register, and the
The block diagram consists of the internal 3rd overtone crystal and
oscillator which provide the reference clock fXTAL of either                                 configuration loaded at power-up is determined by the FSEL[1:0]
114.285MHz or 100MHz. The PLL includes the FemtoClock NG VCO
along with the Pre-divider (P), the feedback divider (M) and the post                        pins.
divider (N). The P, M, and N dividers determine the output frequency
based on the fXTAL reference and must be configured correctly for                            Table 4. Frequency Selection
proper operation. The feedback divider is fractional supporting a
huge number of output frequencies. The configuration of the                                     Input
feedback divider to integer-only values results in an improved output
phase noise characteristics at the expense of the range of output                            FSEL1 FSEL0  Selects                     Register
frequencies. In addition, internal registers are used to hold up to four                                                    P0, MINT0, MFRAC0, N0
different factory pre-set P, M, and N configuration settings. These                          0 (def.) 0 (def.) Frequency 0  P1, MINT1, MFRAC1, N1
default pre-sets are stored in the I2C registers at power-up. Each                                                          P2, MINT2, MFRAC2, N2
configuration is selected via the FSEL[1:0] pins and can be read back                        0         1  Frequency 1       P3, MINT3, MFRAC3, N3
using the SCLK and SDATA pins.
                                                                                             1         0  Frequency 2
The user may choose to operate the device at an output frequency
different than that set by the factory. After power-up, the user may                         1         1  Frequency 3
write new P, N and M settings into one or more of the four
configuration registers and then use the FSEL[1:0] pins to select the                        Frequency Configuration
newly programmed configuration. Note that the I2C registers are
volatile and a power supply cycle will reload the pre-set factory                            An order code is assigned to each frequency configuration
default conditions.                                                                          programmed by the factory (default frequencies). For more
                                                                                             information on the available default frequencies and order codes,
If the user does choose to write a different P, M, and N configuration,                      please see the Ordering Information Section in this document. For
it is recommended to write to a configuration which is not currently                         available order codes, see the FemtoClock NG Ceramic-Package XO
selected by FSEL[1:0] and then change to that configuration after the                        and VCXO Ordering Product Information document.
I2C transaction has completed. Changing the FSEL[1:0] controls
results in an immediate change of the output frequency to the                                For more information and guidelines on programming of the device
selected register values. The P, M, and N frequency configurations                           for custom frequency configurations, the register description, the
support an output frequency range 15.476MHz to 866.67MHz and                                 pull-range programming and the serial interface description, see the
975MHz to 1,300MHz.                                                                          FemtoClock NG Ceramic 5x7 Module Programming Guide.

The devices use the fractional feedback divider with a delta-sigma
modulator for noise shaping and robust frequency synthesis
capability. The relatively high reference frequency minimizes phase
noise generated by frequency multiplication and allows more efficient
shaping of noise by the delta-sigma modulator.

The output frequency is determined by the 2-bit pre-divider (P), the
feedback divider (M) and the 7-bit post divider (N). The feedback
divider (M) consists of both a 7-bit integer portion (MINT) and an
18-bit fractional portion (MFRAC) and provides the means for
high-resolution frequency generation. The output frequency fOUT is
calculated by:

f OUT = f XTAL  -P-----1---N---   MINT + M------F----R----A----C------+-----0---.-5- (1)
                                                   218

The four configuration registers for the P, M (MINT & MFRAC) and N
dividers which are named Pn, MINTn, MFRACn and Nn with n = 0 to
3. "n" denominates one of the four possible configurations.

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Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These ratings are stress
specifications only. Functional operation of product at these conditions or any conditions beyond those listed in the DC Characteristics or AC
Characteristics is not implied. Exposure to absolute maximum rating conditions for extended periods may affect product reliability.

Item                                     Rating
                                         3.63V
Supply Voltage, VDD                      -0.5V to VDD + 0.5V
Inputs, VI                               10mA
Outputs, IO (SDATA)
Outputs, IO (LVDS)                       10mA
Continuous Current                       15mA
Surge Current                            49.4C/W (0 mps)
                                         -65C to 150C
Package Thermal Impedance, JA
Storage Temperature, TSTG

DC Electrical Characteristics

Table 5A. Power Supply DC Characteristics, VDD = 3.3V 5%, TA = -40C to 85C

Symbol  Parameter                        Test Conditions  Minimum              Typical  Maximum   Units
                                                                                  3.3      3.465    V
VDD     Power Supply Voltage                              3.135                             160    mA

IDD     Power Supply Current

Table 5B. Power Supply DC Characteristics, VDD = 2.5V 5%, TA = -40C to 85C

Symbol  Parameter                        Test Conditions  Minimum              Typical  Maximum   Units
                                                                                  2.5      2.625    V
VDD     Power Supply Voltage                              2.375                             155    mA

IDD     Power Supply Current

IDT8N4QV01GCD REVISION A MARCH 11, 2014  6                                     2014 Integrated Device Technology, Inc.
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Table 5C. LVCMOS/LVTTL DC Characteristic, VDD = 3.3V 5% or 2.5V 5%, TA = -40C to 85C

Symbol  Parameter                           Test Conditions               Minimum  Typical  Maximum   Units
                                                                                            VCC +0.3    V
VIH     Input High           SEL [1:0], OE  VCC =3.3V +5%                 1.7               VCC +0.3    V
        Voltage              SEL [1:0], OE  VCC =2.5V +5%                 1.7                           V
                                                                                                0.5     V
                             SEL [1:0]      VCC =3.3V +5%                 -0.3                  0.8     V
                                                                                                0.5     V
VIL     Input Low            OE             VCC =3.3V +5%                 -0.3                  0.8    A
        Voltage              SEL [1:0]      VCC =2.5V +5%                 -0.3                   10
                                                                                                       A
                             OE             VCC =2.5V +5%                 -0.3                    5

                             OE

IIH     Input High           SDATA,         VDD = VIN = 3.465V or 2.625V
        Current              SCLK

                             FSEL0,         VDD = VIN = 3.465V or 2.625V                    150       A
                             FSEL1

                             OE                                           -500                        A

IIL     Input Low            SDATA,         VDD = 3.465V or 2.625V,       -150                        A
        Current              SCLK                     VIN = 0V

                             FSEL0,         VDD = 3.465V or 2.625V,       -5                          A
                             FSEL1                    VIN = 0V

Table 5D. LVDS DC Characteristics, VDD = 3.3V 5% or 2.5V 5%, TA = -40C to 85C

Symbol  Parameter                           Test Conditions               Minimum  Typical  Maximum   Units
                                                                                     350        454    mV
VOD     Differential Output Voltage                                       247                    50    mV
                                                                                     1.20      1.375    V
VOD     VOD Magnitude Change                                                                     50    mV

VOS     Offset Voltage                                                    1.0

VOS     VOS Magnitude Change

IDT8N4QV01GCD REVISION A MARCH 11, 2014     7                                      2014 Integrated Device Technology, Inc.
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AC Electrical Characteristics

Table 6A. VCXO Control Voltage Input (VC) Characterisitics, VDD = 3.3V 5% or 2.5V 5%, TA = -40C to 85C

Symbol  Parameter                        Test Conditions          Minimum  Typical       Maximum            Units
                                                                                                            ppm/V
                                         ADC_GAIN[5:0] = 000001            7.57                             ppm/V

                                         ADC_GAIN[5:0] = 000010            15.15                            ppm/V

        Oscillator Gain, NOTE 1, 2, 3    ADC_GAIN[5:0] = XXXXXX            212.5 VDD                     ppm/V
        VDD = 3.3V                        ADC_GAIN[5:0] = 111110           ADC_GAIN                         ppm/V
                                                                                                            ppm/V
                                                                               469.69                       ppm/V

KV                                       ADC_GAIN[5:0] = 111111            477.27                           ppm/V

                                         ADC_GAIN[5:0] = 000001            10                               ppm/V
                                                                                                            ppm/V
                                         ADC_GAIN[5:0] = 000010            20
                                                                                                               %
        Oscillator Gain, NOTE 1, 2, 3    ADC_GAIN[5:0] = XXXXXX            212.5 VDD                        %
        VDD = 2.5V                        ADC_GAIN[5:0] = 111110           ADC_GAIN                          kHz
                                                                                                              k
                                                                                 620                           V

                                         ADC_GAIN[5:0] = 111111            630                                 V

LVC     Control Voltage Linearity        BSL Variation; NOTE 4    -5       1            +5

                                         Incremental; NOTE 5      -10      5            +10

BW      Modulation Bandwidth                                               100

ZVC     VC Input Impedance                                                  500
VCNOM   Nominal Control Voltage                                            VDD2
        Control Voltage Tuning
VC      Range; NOTE 4                                             0                      VDD

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.

NOTE 1: VC = 0V to VDD.
NOTE 2: Nominal oscillator gain: Pull range divided by the control voltage tuning range of 3.3V.

E.g. for ADC_GAIN[6:0] = 00.0001 the pull range is 12.5ppm, resulting in an oscillator gain of 2 * 12.5ppm 3.3V = 7.57ppm/V.

NOTE 3: For best phase noise performance, use the lowest KV that meets the requirements of the application.
NOTE 4: BSL = Best Straight Line Fit: Variation of the output frequency vs. control voltage VC, in percent. VC ranges from 10% to 90% VDD.
NOTE 5: Incremental slope is defined as the linearity in percent of the raw data (not relative to BSL) from 10% to 90% VDD.

IDT8N4QV01GCD REVISION A MARCH 11, 2014  8                                 2014 Integrated Device Technology, Inc.
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Table 6B. AC Characteristics, VDD = 3.3V 5% or 2.5V 5%, TA = -40C to 85C

Symbol Parameter                          Test Conditions                    Minimum  Typical  Maximum    Units
                                                                                                 866.67   MHz
fOUT      Output Frequency Q, nQ          Output Divider, N = 3 to126        15.476     2.85      1,300   MHz
                                              Output Divider, N = 2            975     0.475      2600    MHz
                                                                                       0.494       10    ppm
fVCO      VCO Frequency                                                      1980      0.594      100    ppm
fI        Initial Accuracy                                                             -73.8       50    ppm
                                           Measured at 25C                            -99.8       20    ppm
                                          Option code = A or B                         -126.1       3    ppm
                                                                                       -129.3       5    ppm
fS        Temperature Stability           Option code = E or F                         -140.3     113    ppm
                                          Option code = K or L                         -144.3      63    ppm
                                                                                                   33    ppm
fA        Aging                           Frequency drift over 10 year life              -54        20      ps
                                          Frequency drift over 15 year life                          4      ps
                                                                                        470
                                          Option code A or B (10 year life)                       0.990     ps

fT        Total Stability                 Option code E or F (10 year life)                       0.757     ps
                                          Option code K or L (10 year life)                                 ps

tjit(cc)  Cycle-to-Cycle Jitter; NOTE 1                                                                  dBc/Hz

tjit(per) Period Jitter; NOTE 1

tjit()   RMS Phase Jitter (Random)            17MHz fOUT 1300MHz,
N(100)    Fractional PLL feedback and                   NOTE 2,3,4
          fXTAL=114.285MHz (0xxx order
          codes)                          fOUT 156.25MHz, NOTE 2, 3, 4
                                          fOUT 156.25MHz, NOTE 2, 3, 5
          Single-side band phase noise,
          100 Hz from Carrier                            156.25MHz

N(1k)     Single-side band phase noise,   156.25MHz                                                      dBc/Hz
          1kHz from Carrier

N(10k)    Single-side band phase noise,   156.25MHz                                                      dBc/Hz
          10kHz from Carrier

N(100k)   Single-side band phase noise,   156.25MHz                                                      dBc/Hz
          100kHz from Carrier

N(1M)     Single-side band phase noise,   156.25MHz                                                      dBc/Hz
          1MHz from Carrier

N(10M)    Single-side band phase noise,   156.25MHz                                                      dBc/Hz
          10MHz from Carrier

PSNR      Power Supply Noise Rejection    50mV Sinusoidal Noise                                          db
                                                1kHz - 50MHz

tR / tF   Output Rise/Fall Time           20% to 80%                         100               425       ps
odc       Output Duty Cycle
                                                                             45                55        %

tOSC      Oscillator Start-Up Time                                                             20        ms
tSET
          Output Frequency Settling Time                                                                 s
          after FSEL0 and FSEL1 Values
          are Changed

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is
mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium
has been reached under these conditions. All AC parameters are characterized with P=1 and pull range 250 ppm.
NOTE: XTAL parameters (initial accuracy, temperature stability, aging and total stability) are guaranteed by manufacturing.
NOTE 1: This parameter is defined in accordance with JEDEC standard 65.
NOTE 2: Please refer to the phase noise plots.
NOTES continued on next page.

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IDT8N4QV01 REV G DATA SHEET                                     QUAD-FREQUENCY PROGRAMMABLE-VCXO

NOTE 3: Please see the FemtoClock NG Ceramic 5x7 Modules Programming guide for more information on finding the optimum configuration
for phase noise.
NOTE 4: Integration range: 12kHz-20MHz.
NOTE 5: Integration range: 1kHz-40MHz.

Typical Phase Noise at 156.25MHz (12kHz - 20MHz)

Noise Power dBc
   Hz

                                         Offset Frequency (Hz)

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Parameter Measurement Information

     3.3V5%      VDD                         SCOPE           2.5V5%           VDD                                        SCOPE
POWER SUPPL                                              POWER SUPPL
                                           Q                                                                            Q
+ Float GND                                              + Float GND
                                          nQ                                                                           nQ

3.3V LVDS Output Load AC Test Circuit                    2.5V LVDS Output Load AC Test Circuit

                                                                                                                               VOH
                                                                                                                               VREF

                                                         1 contains 68.26% of all measurements                                 VOL

                                                         2 contains 95.4% of all measurements

                                                         3 contains 99.73% of all measurements

                                                         4 contains 99.99366% of all measurements

                                                         6 contains (100-1.973x10-7)% of all measurements

                                                         Reference Point                             Histogram
                                                         (Trigger Edge)
                                                                                                   Mean Period
                                                                                                   (First edge after trigger)

RMS Phase Jitter                                         Period Jitter

nQ

Q                                                        nQ
                                                          Q
                  t PW

                        t                                                 tcycle n                         tcycle n+1

                         PERIOD

                                                                                                                       

                       odc = t PW x 100%                                  tjit(cc) = tcycle n tcycle n+1
                               t PERIOD                                               1000 Cycles

Output Duty Cycle/Pulse Width/Period                     Cycle-to-Cycle Jitter

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Parameter Measurement Information (continued)

nQ             80%                 80%       VOD      VDDMIN                             Correct Frequency
          20%   tR                  tF   20%              VDD

Q                                                    Output

                                                                            t startup    Not to Scale

Output Rise/Fall Time                                 Start-Up

Differential Output Voltage Setup                     Offset Voltage Setup

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Applications Information

Recommendations for Unused Input Pins
Inputs:

LVCMOS Select Pins
All control pins have internal pulldowns; additional resistance is not
required but can be added for additional protection. A 1k resistor
can be used.

LVDS Driver Termination                                                     standard termination schematic as shown in Figure 1A can be used
                                                                            with either type of output structure. Figure 1B, which can also be
For a general LVDS interface, the recommended value for the                 used with both output types, is an optional termination with center tap
termination impedance (ZT) is between 90 and 132. The actual                capacitance to help filter common mode noise. The capacitor value
value should be selected to match the differential impedance (Z0) of        should be approximately 50pF. If using a non-standard termination, it
your transmission line. A typical point-to-point LVDS design uses a         is recommended to contact IDT and confirm if the output structure is
100 parallel resistor at the receiver and a 100 differential                current source or voltage source type. In addition, since these
transmission-line environment. In order to avoid any                        outputs are LVDS compatible, the input receiver's amplitude and
transmission-line reflection issues, the components should be               common-mode input range should be verified for compatibility with
surface mounted and must be placed as close to the receiver as              the output.
possible. IDT offers a full line of LVDS compliant devices with two
types of output structures: current source and voltage source. The

LVDS    ZO  ZT                                                                         LVDS
Driver
                                                                               ZT      Receiver

Figure 1A. Standard Termination

        ZO  ZT                                                                     ZT

LVDS                                                                               2 LVDS
Driver
                                                                            C      ZT Receiver

                                                                                   2

              Figure 1B. Optional Termination
LVDS Termination

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Power Considerations

This section provides information on power dissipation and junction temperature for the IDT8N4QV01.
Equations and example calculations are also provided.

1. Power Dissipation.
The total power dissipation for the IDT8N4QV01 is the sum of the core power plus the power dissipated in the load(s). The following is the
power dissipation for VDD = 3.3V + 5% = 3.465V, which gives worst case results.

       Power (core)MAX = VDD_MAX * IDD_MAX = 3.465V * 160mA = 554.4mW

2. Junction Temperature.
Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad directly affects the reliability of the device. The
maximum recommended junction temperature is 125C. Limiting the internal transistor junction temperature, Tj, to 125C ensures that the bond
wire and bond pad temperature remains below 125C.

            The equation for Tj is as follows: Tj = JA * Pd_total + TA
            Tj = Junction Temperature
            JA = Junction-to-Ambient Thermal Resistance
            Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)
            TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and
a multi-layer board, the appropriate value is 49.4C/W per Table 7 below.

Therefore, Tj for an ambient temperature of 85C with all outputs switching is:

            85C + 0.554W * 49.4C/W = 112.4C. This is below the limit of 125C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of
board (multi-layer).

Table 7. Thermal Resistance JA for 10 Lead Ceramic 5mm x 7mm Package, Forced Convection

                                             JA by Velocity

Meters per Second                            0               1                                          2.5
                                                                                                     41C/W
Multi-Layer PCB, JEDEC Standard Test Boards  49.4C/W        44.2C/W

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Reliability Information

Table 8. JA vs. Air Flow Table for a 10-lead Ceramic 5mm x 7mm Package

                                                JA vs. Air Flow

Meters per Second                               0                            1       2.5
                                                                        44.2C/W  41C/W
Multi-Layer PCB, JEDEC Standard Test Boards     49.4C/W

Transistor Count

The transistor count for IDT8N4QV01 is: 47,372

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Package Outline and Package Dimensions

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Ordering Information for FemtoClock NG Ceramic-Package XO and VCXO Products

The programmable VCXO and XO devices support a variety of                 contains a 114.285MHz internal crystal as frequency source,
devices options such as the output type, number of default frequen-       industrial temperature range, a lead-free (6/6 RoHS) 10-lead ceramic
cies, internal crystal frequency, power supply voltage, ambient           5mm x 7mm x 1.55mm package and is factory-programmed to the
temperature range and the frequency accuracy. The device options,         default frequencies of 100, 122.88, 125 and 156.25MHz and to the
default frequencies and default VCXO pull range must be specified at      VCXO pull range of min. 100 ppm.
the time of order and are programmed by IDT before the shipment.
The table below specifies the available order codes, including the        Other default frequencies and order codes are available from IDT on
device options and default frequency configurations. Example part         request. For more information on available default frequencies, see
number: the order code 8N3QV01FG-0001CDI specifies a                      the FemtoClock NG Ceramic-Package XO and VCXO Ordering
programmable, quad default-frequency VCXO with a voltage supply           Product Information document.
of 2.5V, a LVPECL output, a 50 ppm crystal frequency accuracy,

Part/Order Number

                   8N X X XXX X X - dddd XX X X

   FemtoClock NG                                                                        Shipping Package
                                                                                        8: Tape & Reel
I/O Identifier                                                                          (no letter): Tray
0: LVCMOS
3: LVPECL                                                                      Ambient Temperature Range
4: LVDS                                                                        "I": Industrial: (TA = -40C to 85C)
                                                                               (no letter) : (TA = 0C to 70C)
Number of Default Frequencies
S: 1: Single                                                          Package Code
D: 2: Dual                                                            CD: Lead-Free, 6/10-lead ceramic 5mm x 7mm x 1.55mm
Q: 4: Quad
                                                Default-Frequency and VCXO Pull Range

                                                See document FemtoClock NG Ceramic-Package XO and VCXO
                                                Ordering Product Information.

Part Number                                                                dddd     fXTAL (MHz)  PLL feedback    Use for
                                                                      0000 to 0999    114.285      Fractional  VCXO, XO
     Function                #pins  OE fct. at                        1000 to 1999                   Integer
                                        pin                           2000 to 2999    100.000      Fractional       XO
                              10                                                                                    XO
                              10     OE@2
001  XO                       10     OE@1
                              10     OE@2
003  XO                        6     OE@1       Last digit = L: configuration pre-programmed and not changeable
                               6     OE@2
V01 VCXO                       6    nOE@2
                               6
V03 VCXO                       6        --           Die Revision
                               6     OE@1            G (opt. 207)
V75 VCXO                       6     OE@1
                               6     OE@2       Option Code (Supply Voltage and Frequency-Stability)
V76 VCXO                            nOE@2       A: VCC = 3.3V5%, 100ppm
                                    nOE@1       B: VCC = 2.5V5%, 100ppm
V85 VCXO                                        E: VCC = 3.3V5%, 50ppm
                                                F: VCC = 2.5V5%, 50ppm
085  XO                                         K: VCC = 3.3V5%, 20ppm
                                                L: VCC = 2.5V5%, 20ppm
270  XO

271  XO

272  XO

273  XO

IDT8N4QV01GCD REVISION A MARCH 11, 2014                               17                         2014 Integrated Device Technology, Inc.
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Table 9. Device Marking

Marking  Industrial Temperature Range (TA = -40C to 85C)  Commercial Temperature Range (TA = 0C to 70C)
                                IDT8N4xV01yG-                                       IDT8N4xV01yG-

                             ddddCDI                        ddddCD

         x = Number of Default Frequencies, y = Option Code, dddd=Default-Frequency and VCXO Pull Range

IDT8N4QV01GCD REVISION A MARCH 11, 2014  18                 2014 Integrated Device Technology, Inc.
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Revision History Sheet

Rev  Table  Page Description of Change                                                                Date
                                                                                                     3/6/12
A    T9     18 Table 9 Device Marking, corrected marking.
                                                                                                     3/13/14
A    T1     2                Deleted "(see table 3C)" from the first table row, description column.

     T6A    8                NOTE 2; Deleted "from table 3C".

IDT8N4QV01GCD REVISION A MARCH 11, 2014                        19                                    2014 Integrated Device Technology, Inc.
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We've Got Your Timing Solution

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                               Fax: 408-284-2775
                               www.IDT.com/go/contactIDT

DISCLAIMER Integrated Device Technology, Inc. (IDT) and its subsidiaries reserve the right to modify the products and/or specifications described herein at any time and at IDT's sole discretion. All information in this document,
including descriptions of product features and performance, is subject to change without notice. Performance specifications and the operating parameters of the described products are determined in the independent state and are not
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