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88E1116R

器件型号:88E1116R
厂商名称:Maxell
厂商官网:http://www.maxell.com
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器件描述

10/100/1000BASE-T IEEE 802.3 compliant

88E1116R器件文档内容

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        Alaska 88E1116R
        Technical Product Brief

          Gigabit Ethernet Transceiver

                                        Doc. No. MV-S105539-00, Rev. --
                                        May 9, 2011
                                        Document Classification: Proprietary Information

Marvell. Moving Forward Faster
Alaska 88E1116R Technical Product Brief
Gigabit Ethernet Transceiver

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Doc Status: Advance

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Doc. No. MV-S105539-00 Rev. --  Document Classification: Proprietary Information            Copyright 2011 Marvell
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Alaska 88E1116R Technical Product Brief
Gigabit Ethernet Transceiver

OVERVIEW                                                  cancellation, data recovery, and error correction at a
                                                          gigabit per second data rate. The device achieves
The Alaska 88E1116R Gigabit Ethernet Transceiver         robust performance in noisy environments with very
is a physical layer device containing a single Gigabit    low power dissipation.
Ethernet transceiver. The transceiver implements the
Ethernet physical layer portion of the 1000BASE-T,        FEATURES
100BASE-TX, and 10BASE-T standards. It is manu-
factured using standard digital CMOS process and          10/100/1000BASE-T IEEE 802.3 compliant
contains all the active circuitry required to implement    Four RGMII timing modes - This eliminates the
the physical layer functions to transmit and receive
data on standard CAT 5 unshielded twisted pair.              need for adding trace delays on the PCB
                                                          Supports LVCMOS, SSTL, and HSTL I/O Stan-
The 88E1116R device supports the RGMII (Reduced
pin count GMII) for direct connection to a MAC/Switch        dards on the RGMII interface
port.                                                      Integrated MDI interface termination resistors that

The 88E1116R device integrates MDI interface termi-          eliminate twelve passive components
nation resistors into the PHY. This resistor integration   Energy Detect and Energy Detect+ low power
simplifies board layout and reduces board cost by
reducing the number of external components. The new          modes
Marvell calibrated resistor scheme will achieve and       Three loopback modes for diagnostics
exceed the accuracy requirements of the IEEE 802.3         "Downshift" mode for two-pair cable installations
return loss specifications.                               Fully integrated digital adaptive equalizers, echo

The 88E1116R device can run off a single 1.8V, 2.5V,         cancellers, and crosstalk cancellers
or 3.3V supply. Alternatively if the regulators are not    Advanced digital baseline wander correction
used then the 88E1116R device can run off 1.8V             Automatic MDI/MDIX crossover at all speeds of
and1.2V supply.
                                                             operation
The 88E1116R device has two regulators to generate         Automatic polarity correction
all required voltages. The 88E1116R device supports       IEEE 802.3u compliant Auto-Negotiation
1.8V, 2.5V, and 3.3V HSTL/SSTL and 2.5V LVCMOS I/          Software programmable LED modes including LED
O Standards
                                                             testing
The 88E1116R device incorporates the Marvell Vir-         Supports IEEE 1149.1 JTAG
tual Cable Tester (VCTTM) feature, which uses Time       MDC/MDIO Management Interface
Domain Reflectometry (TDR) technology for the             CRC checker, packet counter
remote identification of potential cable malfunctions,    Packet generation
thus reducing equipment returns and service calls.         Virtual Cable Tester (VCT)
Using VCT, the Alaska 88E1116R device detects and          Auto-Calibration for MAC Interface outputs
reports potential cabling issues such as pair swaps,       Coma Mode support
pair polarity and excessive pair skew. The device will    Requires a single 1.8V supply
also detect cable opens, shorts or any impedance mis-      I/O pads can be supplied with 1.8V, 2.5V, or 3.3V
match in the cable and reporting accurately within one    Two regulators generate all required voltages.
meter the distance to the fault.
                                                             Regulator can be supplied with 1.8V, 2.5V or 3.3V.
The 88E1116R device uses advanced mixed-signal             Commercial grade
processing to perform equalization, echo and crosstalk    64-Pin QFN package

                                                                              M

                                                          Integrated Passive  a
                                                             Termination
                                                                              g         Media Types:
                                                                                         - 10BASE-T
10/100/1000 Mbps                         88E1116R                             n          - 100BASE-TX
  Ethernet MAC                             Device                                        - 1000BASE-T
                                                                              e  RJ-45

                                                                              t

                                                                              i

                                                                              c

                                                                              s

                          MAC Interface
                             - RGMII

                          88E1116R Device used in Copper Application

Copyright 2011 Marvell  Document Classification: Proprietary Information       Doc. No. MV-S105539-00, Rev. --
May 9, 2011, Advance                                                                                                Page 3
                        Alaska 88E1116R Technical Product Brief
                        Gigabit Ethernet Transceiver

Table of Contents

SECTION 1. SIGNAL DESCRIPTION................................................................... 5

1.1 Pin Description ...............................................................................................................6
        1.1.1 Pin Type Definitions............................................................................................................ 6

1.2 64-Pin QFN Pin Assignment List - Alphabetical by Signal Name ............................13

SECTION 2. PACKAGE MECHANICAL DIMENSIONS.......................................... 14

2.1 64-Pin QFN Package.....................................................................................................14

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Section 1. Signal Description

The 88E1116R device is a 10/100/1000BASE-T Gigabit Ethernet transceiver.
Figure 1: 88E1116R Device 64-Pin QFN Package (Top View)

                          48 MDC
                                47 DVDD
                                      46 VDDO
                                            45 MDIO
                                                  44 TDO
                                                        43 TDI
                                                              42 TCK
                                                                    41 TMS
                                                                          40 DVDD
                                                                                39 XTAL_OUT
                                                                                      38 XTAL_IN
                                                                                            37 AVDDC
                                                                                                  36 HSDACP
                                                                                                        35 HSDACN
                                                                                                              34 AVDDC
                                                                                                                    33 RSET

RX_CTRL    49                                                                                                                                                                       32 TSTPT

RXD[0]     50                                                                                                                                                                       31  MDIP[0]

RXD[1]     51                        EPAD - VSS                                                                                                                                     30  MDIN[0]

VDDOR      52                                                                                                                                                                       29  AVDD

RX_CLK     53                                                                                                                                                                       28  NC

RXD[2]     54                                                                                                                                                                       27 AVDD

RXD[3]     55                                                                                                                                                                       26  MDIP[1]

VDDOR      56                                                                                                                                                                       25  MDIN[1]

VREF       57                                                                                                                                                                       24  MDIP[2]

TXD[0]     58                                                                                                                                                                       23  MDIN[2]

TXD[1]     59                                                               88E1116R                                                                                                22  AVDD

TX_CLK     60                                                                    Top View                                                                                           21  AVDD

TXD[2]     61                                                                                                                                                                       20  MDIP[3]

TXD[3]     62                                                                                                                                                                       19  MDIN[3]

TX_CTRL    63                                                                                                                                                                       18  NC

CONFIG[0]  64                                                                                             RESETn 10  TRSTn 11  DIS_REG12 12  DVDD 13  AVDDR 14  AVDDR 15  AVDDX 16  17 CTRL18

                          1          2          CONFIG[3] 3  4      DVDD 5  6       7     8       9

                          CONFIG[1]  CONFIG[2]               COMAn          LED[0]  VDDO  LED[1]  LED[2]

Copyright 2011 Marvell                                     Document Classification: Proprietary Information                                         Doc. No. MV-S105539-00, Rev. --
May 9, 2011, Advance                                                                                                                                                                     Page 5
          Alaska 88E1116R Technical Product Brief
          Gigabit Ethernet Transceiver

1.1 Pin Description

1.1.1 Pin Type Definitions

Pin Type  Definition
H         Input with hysteresis
I/O       Input and output
I         Input only
O         Output only
PU        Internal pull up
PD        Internal pull down
D         Open drain output
Z         Tri-state output
mA        DC sink capability

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                                                                            Signal Description
                                                                                   Pin Description

Table 1: Media Dependent Interface

64-QFN  Pin Name          Pin     Description
Pin #                     Ty p e
        MDIN[0]                   Media Dependent Interface[0].
30      MDIP[0]           I/O, D  In 1000BASE-T mode in MDI configuration, MDIN/P[0] correspond to
31                                BI_DA. In MDIX configuration, MDIN/P[0] correspond to BI_DB.

                                  In 100BASE-TX and 10BASE-T modes in MDI configuration, MDIN/P[0] are
                                  used for the transmit pair. In MDIX configuration, MDIN/P[0] are used for the
                                  receive pair.

                                  "The unused MDI pins cannot be connected to ground. They need to be left
                                  floating, because they have internal bias.The 88E1116R device contains an
                                  internal 100 ohm resistor between the MDIP/N[0] pins.

25      MDIN[1]           I/O, D Media Dependent Interface[1].

26      MDIP[1]

                                  In 1000BASE-T mode in MDI configuration, MDIN/P[1] correspond to

                                  BI_DB. In MDIX configuration, MDIN/P[1] correspond to BI_DA.

                                  In 100BASE-TX and 10BASE-T modes in MDI configuration, MDIN/P[1] are
                                  used for the receive pair. In MDIX configuration, MDIN/P[1] are used for the
                                  transmit pair.

                                  "The unused MDI pins cannot be connected to ground. They need to be left
                                  floating, because they have internal bias.The 88E1116R device contains an
                                  internal 100 ohm resistor between the MDIP/N[0] pins.

23      MDIN[2]           I/O, D Media Dependent Interface[2].

24      MDIP[2]

                                  In 1000BASE-T mode in MDI configuration, MDIN/P[2] correspond to

                                  BI_DC. In MDIX configuration, MDIN/P[2] corresponds to BI_DD.

                                  In 100BASE-TX and 10BASE-T modes, MDIN/P[2] are not used.

                                  "The unused MDI pins cannot be connected to ground. They need to be left
                                  floating, because they have internal bias.The 88E1116R device contains an
                                  internal 100 ohm resistor between the MDIP/N[0] pins.

19      MDIN[3]           I/O, D Media Dependent Interface[3].

20      MDIP[3]

                                  In 1000BASE-T mode in MDI configuration, MDIN/P[3] correspond to

                                  BI_DD. In MDIX configuration, MDIN/P[3] correspond to BI_DC.

                                  In 100BASE-TX and 10BASE-T modes, MDIN/P[3] are not used.
                                  "The unused MDI pins cannot be connected to ground. They need to be left
                                  floating, because they have internal bias.The 88E1116R device contains an
                                  internal 100 ohm resistor between the MDIP/N[0] pins.

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                Alaska 88E1116R Technical Product Brief
                Gigabit Ethernet Transceiver

The RGMII interface supports 10/100/1000BASE-T mode of operation.
Table 2: RGMII Interface

64-QFN  Pin Name  Pin            Description
Pin #   TX_CLK    Ty p e
                                 RGMII Transmit Clock provides a 125 MHz, 25 MHz, or 2.5 MHz reference
60                I              clock with 50 ppm tolerance depending on speed.
                                 RGMII Transmit Control. TX_EN is presented on the rising edge of TX_CLK.
63      TX_CTRL   I

                                 A logical derivative of TX_EN and TX_ER is presented on the falling edge of
                                 TX_CLK.

62      TXD[3]    I              RGMII Transmit Data.

61      TXD[2]                   TXD[3:0] run at double data rate with bits [3:0] presented on the rising edge of

59      TXD[1]                   TX_CLK, and bits [7:4] presented on the falling edge of TX_CLK.

58      TXD[0]

                                 In 10/100BASE-T modes, the transmit data nibble is presented on TXD[3:0] on

                                 the rising edge of TX_CLK.

53      RX_CLK    O              RGMII Receive Clock provides a 125 MHz, 25 MHz, or 2.5 MHz reference clock

                                 with 50 ppm tolerance derived from the received data stream depending on

                                 speed.

49      RX_CTRL   O              RGMII Receive Control. RX_DV is presented on the rising edge of RX_CLK.

                                 A logical derivative of RX_DV and RX_ER is presented on the falling edge of
                                 RX_CLK.

55      RXD[3]    O              RGMII Receive Data. RXD[3:0] run at double data rate with bits [3:0] presented

54      RXD[2]                   on the rising edge of RX_CLK, and bits [7:4] presented on the falling edge of

51      RXD[1]                   RX_CLK.

50      RXD[0]

                                 In 10/100BASE-T modes, the receive data nibble is presented on RXD[3:0] on

                                 the rising edge of RX_CLK.

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                                                                                   Signal Description
                                                                                          Pin Description

Table 3: Management Interface and Interrupt

64-QFN  Pin Name          Pin     Description
Pin #   MDC               Ty p e
                                  MDC is the management data clock reference for the serial management
48                        I       interface. A continuous clock stream is not expected. The maximum fre-
                                  quency supported is 8.3 MHz.
45      MDIO              I/O     MDIO is the management data. MDIO transfers management data in and out
                                  of the device synchronously to MDC. This pin requires a pull-up resistor in a
                                  range from 1.5 kohm to 10 kohm.

Table 4: LED Interface

64-QFN  Pin Name          Pin     Description
Pin #                     Ty p e  LED/Interrupt outputs.
        LED[0]
6       LED[1]            O
8       LED[2]
9

Table 5: JTAG Interface

64-QFN  Pin Name          Pin     Description
Pin #                     Ty p e
        TDI                       Boundary scan test data input.
43      TMS               I
                                  Boundary scan test mode select input.
41                        I, PU   TMS contains an internal 150 kohm pull-up resistor.

42      TCK               I, PU   Boundary scan test clock input.
                                  TCK contains an internal 150 kohm pull-up resistor.
11      TRSTn             I, PU
                                  Boundary scan test reset input. Active low. TRSTn contains an internal 150
44      TDO               O       kohm pull-up resistor as per the 1149.1 specification. After power up, the
                                  JTAG state machine should be reset by applying a low signal on this pin, or
                                  by keeping TMS high and applying 5 TCK pulses, or by pulling this pin low by
                                  a 4.7 kohm resistor.

                                  Boundary scan test data output.

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              Alaska 88E1116R Technical Product Brief
              Gigabit Ethernet Transceiver

Table 6: Clock/Configuration/Reset/I/O

64-QFN  Pin Name   Pin           Description
Pin #              Ty p e
64      CONFIG[0]  I             Hardware Configuration
1       CONFIG[1]  I
2       CONFIG[2]  I             Hardware Configuration
3       CONFIG[3]  I
38      XTAL_IN    I             Hardware Configuration

39      XTAL_OUT 0               Hardware Configuration

10      RESETn     I             Reference Clock. 25 MHz 50 ppm tolerance crystal reference or oscillator
                                 input.
57      VREF       I             NOTE: If AVDDC is tied to 1.8V, then the XTAL_IN pin is not 2.5V/3.3V tolerant.

                                           If AVDDC is tied to 2.5V, then the XTAL_IN pin is not 3.3V tolerant.

                                 Reference Clock. 25 MHz 50 ppm tolerance crystal reference. When the
                                 XTAL_OUT pin is not connected, it should be left floating.

                                 Hardware reset. Active low.
                                 0 = Reset
                                 1 = Normal

                                 RGMII input voltage reference.
                                 Must be set to VDDOR/2 when used as 1.8V HSTL, 2.5V SSTL_2, and 3.3V.
                                 Set to VDDOR when used as 2.5V LV CMOS.

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                                                                                      Signal Description
                                                                                             Pin Description

Table 7: Test

64-QFN  Pin Name              Pin   Description
Pin #                         Type
        HSDACN                      AC Test Point. Positive and Negative.
35      HSDACP                O     These pins are also used to bring out a differential TX_TCLK. Connect
36                            O     these pins with a 50 ohm termination resistor to VSS for IEEE testing and
                                    debug purposes. If debug and IEEE testing are not of importance, these
32      TSTPT                 O     pins can be left floating.
                                    Test Point.

Table 8: Control and Reference

64-QFN  Pin Name              Pin   Description
Pin #   RSET                  Type
                                    Constant voltage reference. External 4.99 kohm 1% resistor connection to
33                            I     VSS required for each pin.
                                    1.8V Regulator Control. This signal ties to the base of the BJT. If the 1.8V
17      CTRL18                O     regulator is not used it can be left floating.
                                    1.2V Regulator Disable. Tie to VDDO to disable, tie to VSS to enable.
12      DIS_REG12 I

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        Gigabit Ethernet Transceiver

Table 9: Power & Ground

64-QFN  Pin Name                 Pin     Description
Pin #   AVDD                     Ty p e
                                         Analog supply. 1.8V1. AVDD can be supplied externally with 1.8V, or via the
21      AVDDC                    Power   1.8V regulator.
22
27                                       Analog supply - 1.8V or 2.5V, or 3.3V2.
29                                       AVDDC must be supplied externally. Do not use the 1.8V regulator to power
                                         AVDDC.
34
37

14      AVDDR                            1.2V Regulator supply - 1.8V
                                         AVDDR can be supplied externally with 1.8V, or via the 1.8V regulator. If the
15                                       1.2V regulator is not used, AVDDR must still be tied to 1.8V.

16      AVDDX                    Power 1.8V Regulator supply - 2.5V, 3.3V, (or 1.8V).

                                         AVDDX must be supplied externally. Note that this supply must be the same

                                         voltage as AVDDC.

                                         If the 1.8V regulator is not used, then it means a 1.8V supply is in the sys-

                                         tem. AVDDX (along with AVDDC) would be tied to 1.8V in this case.

5       DVDD                     Power Digital core supply - 1.2V.

13                                       DVDD can be supplied externally with 1.2V, or via the 1.2V regulator.

40

47

7       VDDO                     Power 1.8V, 2.5V, or 3.3V non-RGMII digital I/O supply3.

46                                       VDDO must be supplied externally. Do not use the 1.8V regulator to power

                                         VDDO.

52      VDDOR                    Power 1.8V, 2.5V, or 3.3V RGMII digital I/O supply4.

56                                       VDDOR must be supplied externally. Do not use the 1.8V regulator to power

                                         VDDOR.

EPAD    VSS                      GND     Ground to device. The 64-pin QFN package has an exposed die pad (E-
                                         PAD) at its base. This E-PAD must be soldered to VSS.
                                         Refer to the package mechanical drawings for the exact location and dimen-
                                         sions of the EPAD.

18      NC                       NC      No connect. These pins are not connected to the die so they can be con-

285                                      nected to anything on the board.

    1. AVDD supplies the MDIP/N[3:0] pins.
    2. AVDDC supplies the XTAL_IN and XTAL_OUT pins.
    3. VDDO supplies the MDC, MDIO, RESETn, LED[2:0], CONFIG[3:0], TDI, TMS, TCK, TRSTn, TDO, DIS_REG12,

      CTRL18, HSDAC, and TSTPT
    4. VDDOR supplies the TXD[3:0], TX_CLK, TX_CTRL, RXD[3:0], RX_CLK, and RX_CTRL pins.
    5. Pin 28 must be connected to AVDD in Revision A0. Refer to the Rev A0 Release Notes for Pin 28 connection

       details.

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                                                                                Signal Description
                          64-Pin QFN Pin Assignment List - Alphabetical by Signal Name

1.2 64-Pin QFN Pin Assignment List - Alphabetical by Sig-
      nal Name

Pin #  Pin Name           Pin #  Pin Name
21     AVDD               24     MDIP[2]
22     AVDD               20     MDIP[3]
27     AVDD               18     NC
29     AVDD               28     NC
34     AVDDC              53     RX_CLK
37     AVDDC              49     RX_CTRL
14     AVDDR              10     RESETn
15     AVDDR              33     RSET
16     AVDDX              50     RXD[0]
4      COMAn              51     RXD[1]
64     CONFIG[0]          54     RXD[2]
1      CONFIG[1]          55     RXD[3]
2      CONFIG[2]          42     TCK
3      CONFIG[3]          43     TDI
17     CTRL18             44     TDO
12     DIS_REG12          41     TMS
5      DVDD               11     TRSTn
13     DVDD               60     TX_CLK
40     DVDD               63     TX_CTRL
47     DVDD               58     TXD[0]
35     HSDACN             59     TXD[1]
36     HSDACP             61     TXD[2]
6      LED[0]             62     TXD[3]
8      LED[1]             32     TSTPT
9      LED[2]             7      VDDO
48     MDC                46     VDDO
30     MDIN[0]            52     VDDOR
25     MDIN[1]            56     VDDOR
23     MDIN[2]            57     VREF
19     MDIN[3]            EPAD   VSS
45     MDIO               38     XTAL_IN
31     MDIP[0]            39     XTAL_OUT
26     MDIP[1]

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                        Gigabit Ethernet Transceiver

Section 2. Package Mechanical Dimensions

2.1 64-Pin QFN Package

                   aaa C

                                 D

1.0mm                            D1

                                                                                                     4 XO

                              N

                   1
                   2
                   3

            E  E1                                                                                    A
                                                                                                           A2

                                                                                                                                                                                  A1
                                                                                                                                                                                          A3
                                                                                                     L     b

aaa C                                                                                                     DETAIL : B
     ''B''
               A
0.08 C

                                                                                 SEATING PLANE

                                 D2

                                                                                                                                b
                                                                                                                                        0.6max

               E2                                                                                          0.6max

                                                                                                "A"                 DETAIL : A

                                 e

Doc. No. MV-S105539-00, Rev. --  Document Classification: Proprietary Information                                               Copyright 2011 Marvell
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                                                           Package Mechanical Dimensions
                                                                                  64-Pin QFN Package

Table 10: 64-Pin QFN Mechanical Dimensions

                                   Dimensions in mm

                          Symbol           MIN     NOM                               MAX
                               A           0.80     0.85                             1.00
                              A1           0.00     0.02                             0.05
                              A2                    0.65                             1.00
                              A3             --  0.20 REF
                               b                    0.23                             0.30
                               D           0.18  9.00 BSC
                              D1                 8.75 BSC                            0.50
                               E           0.30  9.00 BSC                             12
                              E1            0   8.75 BSC                             0.25
                               e             --  0.50 BSC                             0.10
                               L             --     0.40                              0.60
                                             --
                                                      --
                             aaa                      --
                             bbb                      --
                          chamfer                     --

                                           Die Pad Size

                                   Symbol        Dimension in mm
                                       D2               5.21 0.20
                                       E2               6.25 0.20

Copyright 2011 Marvell           Document Classification: Proprietary Information  Doc. No. MV-S105539-00, Rev. --
May 9, 2011, Advance                                                                                                  Page 15
Back Cover

                                                                                                                                         Marvell Semiconductor, Inc.
                                                                                                                                                      5488 Marvell Lane

                                                                                                                                        Santa Clara, CA 95054, USA
                                                                                                                                                    Tel: 1.408.222.2500
                                                                                                                                                   Fax: 1.408.988.8279
                                                                                                                                                       www.marvell.com

                                                                                                                                                Marvell. Moving Forward Faster
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