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88E1111-XX-BAB-C000

器件型号:88E1111-XX-BAB-C000
器件类别:通信   
厂商名称:ETC
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器件描述

DATACOM, ETHERNET TRANSCEIVER, PBGA117

数据通信, 以太网收发器, PBGA117

参数

88E1111-XX-BAB-C000功能数量 1
88E1111-XX-BAB-C000端子数量 117
88E1111-XX-BAB-C000额定供电电压 1 V
88E1111-XX-BAB-C000加工封装描述 ROHS COMPLIANT, TFBGA-117
88E1111-XX-BAB-C000状态 ACTIVE
88E1111-XX-BAB-C000工艺 CMOS
88E1111-XX-BAB-C000包装形状 RECTANGULAR
88E1111-XX-BAB-C000包装尺寸 GRID ARRAY, LOW PROFILE
88E1111-XX-BAB-C000表面贴装 Yes
88E1111-XX-BAB-C000端子形式 BALL
88E1111-XX-BAB-C000端子间距 1 mm
88E1111-XX-BAB-C000端子涂层 NOT SPECIFIED
88E1111-XX-BAB-C000端子位置 BOTTOM
88E1111-XX-BAB-C000包装材料 PLASTIC/EPOXY
88E1111-XX-BAB-C000通信类型 ETHERNET TRANSCEIVER

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88E1111-XX-BAB-C000器件文档内容

                                                          MARVELL CONFIDENTIAL88E1111 Datasheet

MARV1E6LmLxC0O9vN8F8I2D-Ee2NaTqIAh4Lw, UnN*MDEEAmRRbVNe1EdD6LdmALe#xdC01PO92vlN1a80nF81eI2D2t-9Ee82NaTqIAh4Lw, UnN*DEEmRbNedDdAe#d1P2l1a0n1e2t98Integrated 10/100/1000 Ultra
                      Gigabit Ethernet Transceiver

   Doc. No. MV-S100649-00, Rev. E
November 19, 2004
MARVELL CONFIDENTIALDocument Status

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298AdvanceThis document contains design specifications for initial product development. Specifications may change
Information  without notice. Contact Marvell Field Application Engineers for more information.

Preliminary  This document contains preliminary data, and a revision of this document will be published at a later date.
Information  Specifications may change without notice. Contact Marvell Field Application Engineers for more information.

Final        This document contains specifications on a product that is in final release. Specifications may change without
Information  notice. Contact Marvell Field Application Engineers for more information.

Revision Code: Rev. E

Advance                        Technical Publications: 2.50

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Doc. No. MV-S100649-00 Rev. E            CONFIDENTIAL                                 Copyright 2004 Marvell
Page 2                                                                           November 19, 2004, Advance
                               Document Classification: Proprietary Information
                     88E1111
                     Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALOVERVIEW                            FEATURES

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The AlaskaTM Ultra 88E1111 Gigabit Ethernet Trans- 10/100/1000BASE-T IEEE 802.3 compliant
                                                                                                                                                        Supports GMII, TBI, reduced pin count GMII
ceiver is a physical layer device for Ethernet                                                                                                         (RGMII), reduced pin count TBI (RTBI), and serial
                                                                                                                                                        GMII (SGMII) interfaces
1000BASE-T, 100BASE-TX, and 10BASE-T applica-                                                                                                           Integrated 1.25 GHz SERDES for 1000BASE-X
                                                                                                                                                        fiber applications
tions. It is manufactured using standard digital CMOS                                                                                                   Four RGMII timing modes
                                                                                                                                                        Energy Detect and Energy Detect+ low power
process and contains all the active circuitry required to                                                                                              modes
implement the physical layer functions to transmit and                                                                                                  Three loopback modes for diagnostics
                                                                                                                                                        "Downshift" mode for two-pair cable installations
receive data on standard CAT 5 unshielded twisted pair.                                                                                                Fully integrated digital adaptive equalizers, echo
                                                                                                                                                        cancellers, and crosstalk cancellers
The 88E1111 device incorporates the Marvell Virtual                                                                                                    Advanced digital baseline wander correction
                                                                                                                                                        Automatic MDI/MDIX crossover at all speeds of
Cable TesterTM (VCTTM) feature, which uses Time                                                                                                         operation
                                                                                                                                                        Automatic polarity correction
Domain Reflectometry (TDR) technology for the remote                                                                                                   IEEE 802.3u compliant Auto-Negotiation
                                                                                                                                                        Software programmable LED modes including LED
identification of potential cable malfunctions, thus                                                                                                   testing
                                                                                                                                                        Automatic detection of fiber or copper operation
reducing equipment returns and service calls. Using                                                                                                    Supports IEEE 1149.1 JTAG
VCT, the Alaska 88E1111 device detects and reports                                                                                                      Two-Wire Serial Interface (TWSI) and MDC/MDIO
                                                                                                                                                        CRC checker, packet counter
potential cabling issues such as pair swaps, pair polar-                                                                                                Packet generation
ity and excessive pair skew. The device will also detect                                                                                               Virtual Cable Tester (VCT)
cable opens, shorts or any impedance mismatch in the                                                                                                   Auto-Calibration for MAC Interface outputs
                                                                                                                                                        Requires only two supplies: 2.5V and 1.0V (with
cable and report accurately within one meter the dis-                                                                                                   1.2V option for the 1.0V supply)
                                                                                                                                                        I/Os are 3.3V tolerant
tance to the fault.                                                                                                                                    Low power dissipation Pave = 0.75W
                                                                                                                                                        0.13 m digital CMOS process
The 88E1111 device supports the Gigabit Media Inde-                                                                                                    117-Pin TFBGA, 96-Pin BCC, and 128 PQFP
                                                                                                                                                       package options
pendent Interface (GMII), Reduced GMII (RGMII),                                                                                                         117-Pin TFBGA package available in Commercial
                                                                                                                                                        or Industrial grade
Serial Gigabit Media Independent Interface (SGMII),                                                                                                     Lead-free packages available
the Ten-Bit Interface (TBI), and Reduced TBI (RTBI) for

direct connection to a MAC/Switch port.                 

The 88E1111 device incorporates an optional 1.25 GHz
SERDES (Serializer/Deserializer). The serial interface

may be connected directly to a fiber-optic transceiver

for 1000BASE-T/1000BASE-X media conversion appli-
cations. Additionally, the 88E1111 device may be used
to implement 1000BASE-T Gigabit Interface Converter     

(GBIC) or Small Form Factor Pluggable (SFP) modules.

The 88E1111 device uses advanced mixed-signal pro-

cessing to perform equalization, echo and crosstalk     

cancellation, data recovery, and error correction at a  
gigabit per second data rate. The device achieves
robust performance in noisy environments with very low

power dissipation.

                                                                     
The 88E1111 device is offered in three different pack-

age options including a 117-Pin TFBGA, a 96-pin BCC
featuring a body size of only 9 x 9 mm, and a 128 PQFP

package.

Copyright 2004 Marvell              CONFIDENTIAL                                                                                                      Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                                 Page 3
                            Document Classification: Proprietary Information
88E1111
Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL                                            M

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298a

10/100/1000 Mbps                88E1111                         g                 RJ45  Media Types:
  Ethernet MAC                   Device                         n                        - 10BASE-T
                                                                e                        - 100BASE-TX
                                                                t                        - 1000BASE-T
                                                                i
MAC Interface Options
- GMII/MII                                                     c
- TBI
- RGMII                                                        s
- RTBI
- SGMII
- Serial Interface

                                88E1111 Device used in Copper Application

10/100/1000 Mbps                88E1111                                            Fiber Media Types:
  Ethernet MAC                   Device                                           Optics - 1000BASE-X

MAC Interface Options                                             Serial
- GMII/MII                                                     Interface
- RGMII

                                88E1111 Device used in Fiber Application

                                (Effective SGMII MAC)

Gigabit Ethernet                                       88E1111                         3-Speed
        MAC                                             Device                            SFP

                                MAC Interface Options              Serial Interface
                                 - GMII                            - 4-pin SGMIII
                                 - RGMII

                  88E1111 RGMII/GMII MAC to SGMII MAC Conversion

Doc. No. MV-S100649-00, Rev. E            CONFIDENTIAL                                 Copyright 2004 Marvell
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                                Document Classification: Proprietary Information
MARVELL CONFIDENTIALTHIS PAGE INTENTIONALLY LEFT BLANK.

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Copyright 2004 Marvell              CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
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                            Document Classification: Proprietary Information
MARVELL CONFIDENTIAL                                                                                                                                                                 88E1111
                                                                                                                                                                                     Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        Table of Contents

                                                                                                                                                        SECTION 1. SIGNAL DESCRIPTION..................................................................11

                                                                                                                                                        1.1 117-Pin TFBGA Package ............................................................................................. 11
                                                                                                                                                        1.2 96-Pin BCC Package ................................................................................................... 12
                                                                                                                                                        1.3 128-Pin PQFP Package ................................................................................................ 13
                                                                                                                                                        1.4 Pin Description .............................................................................................................14

                                                                                                                                                                1.4.1 Pin Type Definitions ..........................................................................................................14
                                                                                                                                                        1.5 I/O State at Various Test or Reset Modes .................................................................. 37
                                                                                                                                                        1.6 117-Pin TFBGA Pin Assignment List - Alphabetical by Signal Name ..................... 38
                                                                                                                                                        1.7 96-Pin BCC Pin Assignment List - Alphabetical by Signal Name............................ 40
                                                                                                                                                        1.8 128-Pin PQFP Pin Assignment List - Alphabetical by Signal Name........................ 42

                                                                                                                                                        SECTION 2. FUNCTIONAL DESCRIPTION..........................................................44

                                                                                                                                                        2.1 88E1111 Device Interface Description ....................................................................... 45
                                                                                                                                                                2.1.1 Media Interface..................................................................................................................45
                                                                                                                                                                2.1.2 MAC Interface ..................................................................................................................47

                                                                                                                                                        2.2 MAC Interfaces ............................................................................................................. 48
                                                                                                                                                                2.2.1 Gigabit Media Independent Interface (GMII/MII) ...............................................................48
                                                                                                                                                                2.2.2 Ten-Bit Interface................................................................................................................50
                                                                                                                                                                2.2.3 Reduced Pin Count GMII (RGMII).....................................................................................52
                                                                                                                                                                2.2.4 Reduced Pin Count TBI (RTBI) .........................................................................................54
                                                                                                                                                                2.2.5 SGMII Interface .................................................................................................................55
                                                                                                                                                                2.2.6 Serial MAC Interface .........................................................................................................56

                                                                                                                                                        2.3 88E1111 Device Modes of Operation ......................................................................... 57
                                                                                                                                                                2.3.1 Modes of Operation for Copper Media ..............................................................................58
                                                                                                                                                                2.3.2 Modes of Operation for Fiber Media..................................................................................61
                                                                                                                                                                2.3.3 GMII/MII to SGMII and RGMII to SGMII Mode..................................................................61
                                                                                                                                                                2.3.4 Mode Switching .................................................................................................................62

                                                                                                                                                        2.4 Hardware Configuration .............................................................................................. 63
                                                                                                                                                                2.4.1 88E1111 Device Configuration Description.......................................................................65

                                                                                                                                                        2.5 Synchronizing FIFO ..................................................................................................... 69
                                                                                                                                                        2.6 Copper Media Transmit and Receive Functions ....................................................... 70

                                                                                                                                                                2.6.1 Transmit Side Network Interface .......................................................................................70
                                                                                                                                                                2.6.2 Encoder .............................................................................................................................70

Doc. No. MV-S100649-00,Rev. E                                                                                                                                     CONFIDENTIAL                                 Copyright 2004 Marvell
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                                                                                                                                                        Document Classification: Proprietary Information
MARVELL CONFIDENTIAL                                                                                                                                            2.6.3 Receive Side Network Interface........................................................................................70
                                                                                                                                                                2.6.4 Decoder.............................................................................................................................72
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        2.7 Power Supplies ............................................................................................................ 73
                                                                                                                                                                2.7.1 VDDO................................................................................................................................73
                                                                                                                                                                2.7.2 VDDOH .............................................................................................................................73
                                                                                                                                                                2.7.3 VDDOX .............................................................................................................................73
                                                                                                                                                                2.7.4 AVDD ................................................................................................................................73
                                                                                                                                                                2.7.5 DVDD ................................................................................................................................73

                                                                                                                                                        2.8 Power Management ..................................................................................................... 74
                                                                                                                                                                2.8.1 Low Power Modes.............................................................................................................74
                                                                                                                                                                2.8.2 Enabling Low Power Modes..............................................................................................74
                                                                                                                                                                2.8.3 Low Power Operating Modes............................................................................................75
                                                                                                                                                                2.8.4 125CLK and MAC Interface Effect on Low Power Modes ................................................76

                                                                                                                                                        2.9 Management Interface ................................................................................................. 77
                                                                                                                                                                2.9.1 Extended Register Access ................................................................................................78
                                                                                                                                                                2.9.2 Preamble Suppression......................................................................................................78
                                                                                                                                                                2.9.3 Programming Interrupts ....................................................................................................79

                                                                                                                                                        2.10 Two-wire Serial Interface............................................................................................ 80
                                                                                                                                                                2.10.1 Bus Operation ...................................................................................................................80
                                                                                                                                                                2.10.2 Read and Write Operations...............................................................................................81

                                                                                                                                                        2.11 Auto-Negotiation.......................................................................................................... 84
                                                                                                                                                                2.11.1 10/100/1000BASE-T Auto-Negotiation .............................................................................84
                                                                                                                                                                2.11.2 1000BASE-X Auto-Negotiation .........................................................................................85
                                                                                                                                                                2.11.3 SGMII Auto-Negotiation ....................................................................................................86
                                                                                                                                                                2.11.4 GBIC Mode Auto-Negotiation............................................................................................86
                                                                                                                                                                2.11.5 Auto-Media Detect Auto-Negotiation.................................................................................86
                                                                                                                                                                2.11.6 Serial Interface Auto-Negotiation Bypass Mode ...............................................................86

                                                                                                                                                        2.12 Fiber/Copper Auto-Selection ...................................................................................... 88
                                                                                                                                                                2.12.1 Preferred Media for Fiber/Copper Auto-Selection .............................................................89

                                                                                                                                                        2.13 Downshift Feature........................................................................................................ 90

                                                                                                                                                        2.14 Loopback Modes.......................................................................................................... 91
                                                                                                                                                                2.14.1 MAC Interface Loopback...................................................................................................91
                                                                                                                                                                2.14.2 Copper Line Loopback ......................................................................................................93
                                                                                                                                                                2.14.3 External 1000 Mbps Loopback..........................................................................................93

                                                                                                                                                        2.15 Virtual Cable TesterTM (VCTTM) Feature ..................................................................... 96

                                                                                                                                                        2.16 MDI/MDIX Crossover.................................................................................................... 97

                                                                                                                                                        2.17 Polarity Correction....................................................................................................... 98

                                                                                                                                                        2.18 Data Terminal Equipment (DTE) Detect ..................................................................... 99

                                                                                                                                                        2.19 Automatic and Manual Impedance Calibration ....................................................... 100
                                                                                                                                                                2.19.1 MAC Interface Calibration Circuit ....................................................................................100

Copyright 2004 Marvell                                                                                                                                          CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                                                                                   Page 7
                                                                                                                                                        Document Classification: Proprietary Information
                                                                                                                                                        88E1111
                                                                                                                                                        Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL                                                                                                                                            2.19.2 MAC Interface Calibration Register Definitions .............................................................. 100
                                                                                                                                                                2.19.3 Changing Auto Calibration Targets ................................................................................ 101
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298        2.19.4 Manual Settings to The Calibration Registers ................................................................ 102

                                                                                                                                                        2.20 Packet Generator........................................................................................................105

                                                                                                                                                        2.21 CRC Error Counter and Frame Counter ...................................................................105
                                                                                                                                                                2.21.1 Enabling The CRC Error Counter and Frame Counter................................................... 105

                                                                                                                                                        2.22 LED Interface ..............................................................................................................107
                                                                                                                                                                2.22.1 Manual LED Control ....................................................................................................... 107
                                                                                                                                                                2.22.2 LED Functionality ........................................................................................................... 108

                                                                                                                                                        2.23 IEEE 1149.1 Controller ...............................................................................................113
                                                                                                                                                                2.23.1 Bypass Instruction .......................................................................................................... 113
                                                                                                                                                                2.23.2 Sample/Preload Instruction ............................................................................................ 113

                                                                                                                                                        2.24 88E1111 Device Boundary Scan Chain Order ........................................................114
                                                                                                                                                                2.24.1 Extest Instruction ............................................................................................................ 116
                                                                                                                                                                2.24.2 The Clamp Instruction .................................................................................................... 116
                                                                                                                                                                2.24.3 The HIGH-Z Instruction .................................................................................................. 116
                                                                                                                                                                2.24.4 ID CODE Instruction ....................................................................................................... 116

                                                                                                                                                        SECTION 3. REGISTER DESCRIPTION ........................................................... 117

                                                                                                                                                        SECTION 4. ELECTRICAL SPECIFICATIONS ................................................... 189

                                                                                                                                                        4.1 Absolute Maximum Ratings ......................................................................................189

                                                                                                                                                        4.2 Recommended Operating Conditions ......................................................................190

                                                                                                                                                        4.3 Package Thermal Information ...................................................................................191
                                                                                                                                                                4.3.1 Thermal Conditions for 117-Pin TFBGA Package.......................................................... 191
                                                                                                                                                                4.3.2 Thermal Conditions for 96-Pin BCC Package ................................................................ 192
                                                                                                                                                                4.3.3 Thermal Conditions for 128-Pin PQFP Package ............................................................ 193

                                                                                                                                                        4.4 DC Electrical Characteristics ....................................................................................194
                                                                                                                                                                4.4.1 Current Consumption AVDDH, AVDDL.......................................................................... 194
                                                                                                                                                                4.4.2 Current Consumption VDDO, VDDOX, VDDOH ............................................................ 194
                                                                                                                                                                4.4.3 Current Consumption Center_Tap ................................................................................. 195
                                                                                                                                                                4.4.4 Current Consumption DVDD .......................................................................................... 195

                                                                                                                                                        4.5 DC Operating Conditions...........................................................................................196
                                                                                                                                                                4.5.1 Digital Pins...................................................................................................................... 196
                                                                                                                                                                4.5.2 Internal Resistor Description .......................................................................................... 199

                                                                                                                                                        4.6 IEEE DC Transceiver Parameters .............................................................................200
                                                                                                                                                                4.6.1 Serial and SGMII Interface ............................................................................................ 201

                                                                                                                                                        4.7 AC Timing Reference Values.....................................................................................205

                                                                                                                                                        4.8 AC Electrical Specifications ......................................................................................206
                                                                                                                                                                4.8.1 Reset Timing .................................................................................................................. 206

                                                                                                                                                        Doc. No. MV-S100649-00,Rev. E            CONFIDENTIAL                                 Copyright 2004 Marvell
                                                                                                                                                        Page 8                                                                           November 19, 2004, Advance
                                                                                                                                                                                       Document Classification: Proprietary Information
MARVELL CONFIDENTIAL                                                                                                                                            4.8.2 XTAL1 Input Clock Timing .............................................................................................. 207
                                                                                                                                                                4.8.3 125CLK Output Timing ................................................................................................... 208
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        4.9 GMII Interface Timing ................................................................................................ 209
                                                                                                                                                                4.9.1 GMII Transmit Timing ..................................................................................................... 209
                                                                                                                                                                4.9.2 GMII Receive Timing ...................................................................................................... 210

                                                                                                                                                        4.10 MII Interface Timing ................................................................................................... 211
                                                                                                                                                                4.10.1 100 Mbps MII Transmit Timing ....................................................................................... 211
                                                                                                                                                                4.10.2 10 Mbps MII Transmit Timing ......................................................................................... 211
                                                                                                                                                                4.10.3 100 Mbps MII Receive Timing ........................................................................................ 213
                                                                                                                                                                4.10.4 10 Mbps MII Receive Timing .......................................................................................... 213

                                                                                                                                                        4.11 TBI Interface Timing .................................................................................................. 214
                                                                                                                                                                4.11.1 TBI Transmit Timing........................................................................................................ 214
                                                                                                                                                                4.11.2 TBI Receive Timing......................................................................................................... 215

                                                                                                                                                        4.12 RGMII/RTBI Interface Timing .................................................................................... 216
                                                                                                                                                                4.12.1 RGMII AC Characteristics............................................................................................... 216
                                                                                                                                                                4.12.2 RGMII/RTBI Delay Timing for different RGMII/RTBI Modes........................................... 217

                                                                                                                                                        4.13 Serial and SGMII Interface Timing............................................................................ 219
                                                                                                                                                                4.13.1 Serial Interface and SGMII Transmitter AC Characteristics............................................ 219
                                                                                                                                                                4.13.2 Serial Interface and SGMII Receiver AC Characteristics................................................ 219

                                                                                                                                                        4.14 Latency Timing .......................................................................................................... 220
                                                                                                                                                                4.14.1 GMII to 1000BASE-T Transmit Latency Timing.............................................................. 220
                                                                                                                                                                4.14.2 MII to 100BASE-TX Transmit Latency Timing ................................................................ 220
                                                                                                                                                                4.14.3 MII to 10BASE-T Transmit Latency Timing..................................................................... 221
                                                                                                                                                                4.14.4 1000BASE-T to GMII Receive Latency Timing............................................................... 222
                                                                                                                                                                4.14.5 100BASE-TX to MII Receive Latency Timing ................................................................. 222
                                                                                                                                                                4.14.6 10BASE-T to MII Receive Latency Timing...................................................................... 223
                                                                                                                                                                4.14.7 GMII to 1000BASE-X Transmit Latency Timing.............................................................. 224
                                                                                                                                                                4.14.8 1000BASE-X to GMII Receive Latency Timing............................................................... 225
                                                                                                                                                                4.14.9 RGMII to 1000BASE-T Transmit Latency Timing ........................................................... 226
                                                                                                                                                                4.14.10 RGMII to 100BASE-TX Transmit Latency Timing.......................................................... 226
                                                                                                                                                                4.14.11 RGMII to 10BASE-T Transmit Latency Timing .............................................................. 226
                                                                                                                                                                4.14.12 1000BASE-T to RGMII Receive Latency Timing ........................................................... 228
                                                                                                                                                                4.14.13 100BASE-TX to RGMII Receive Latency Timing........................................................... 228
                                                                                                                                                                4.14.14 10BASE-T to RGMII Receive Latency Timing ............................................................... 228
                                                                                                                                                                4.14.15 RGMII to 1000BASE-X Transmit Latency Timing .......................................................... 229
                                                                                                                                                                4.14.16 1000BASE-X to RGMII Receive Latency Timing ........................................................... 230
                                                                                                                                                                4.14.17 TBI to 1000BASE-T Transmit Latency Timing ............................................................... 231
                                                                                                                                                                4.14.18 1000BASE-T to TBI Receive Latency Timing ................................................................ 232
                                                                                                                                                                4.14.19 RTBI to 1000BASE-T Transmit Latency Timing ............................................................ 233
                                                                                                                                                                4.14.20 1000BASE-T to RTBI Receive Latency Timing ............................................................. 234
                                                                                                                                                                4.14.21 SGMII to 10/100/1000BASE-T Transmit Latency Timing .............................................. 235
                                                                                                                                                                4.14.22 10/100/1000BASE-T to SGMII Receive Latency Timing ............................................... 236
                                                                                                                                                                4.14.23 1000BASE-X to 1000BASE-T Transmit Latency Timing ............................................... 237
                                                                                                                                                                4.14.24 1000BASE-T to 1000BASE-X Receive Latency Timing ................................................ 238

Copyright 2004 Marvell                                                                                                                                          CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                                                                                   Page 9
                                                                                                                                                        Document Classification: Proprietary Information
                             88E1111
                             Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

4.15 Serial Management Interface, Two-Wire Serial Interface, and JTAG Timing ........239
        4.15.1 Serial Management Interface Timing.............................................................................. 239
        4.15.2 Two-Wire Serial Interface (TWSI) Timing....................................................................... 240
        4.15.3 JTAG Timing................................................................................................................... 242

4.16 IEEE AC Transceiver Parameters .............................................................................243

SECTION 5. PACKAGE MECHANICAL DIMENSIONS........................................ 244

5.1 117-pin TFBGA Package ............................................................................................244
5.2 96-pin BCC Package - Top View................................................................................246
5.3 96-Pin BCC Package - Bottom View .........................................................................247
5.4 128-Pin PQFP Package ..............................................................................................248

SECTION 6. ORDER INFORMATION............................................................... 249

6.1 Ordering Part Numbers and Package Markings ......................................................249
MARVELL CONFIDENTIAL

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Doc. No. MV-S100649-00,Rev. E            CONFIDENTIAL                                 Copyright 2004 Marvell
Page 10                                                                          November 19, 2004, Advance
                               Document Classification: Proprietary Information
                                                                                                 Signal Description
                                                                                             117-Pin TFBGA Package

MARVELL CONFIDENTIALSection 1. Signal Description

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device is a 10/100/1000BASE-T/1000BASE-X Gigabit Ethernet transceiver.

1.1 117-Pin TFBGA Package

Figure 1: 88E1111 Device 117-Pin TFBGA Package (Top View)

   1        2               3        4                5                    6        7        8          9

A  RXD5     RXD6            S_IN+    S_IN-            S_CLK+               S_CLK-   S_OUT+   S_OUT-     LED_       A

                                                                                                        LINK1000

B  RX_DV    RXD0            RXD3     VDDO             CRS                  COL      AVDD     LED_       VDDOH      B

                                                                                             LINK100

C  RX_CLK   VDDO            RXD2     RXD4             RXD7                 DVDD     DVDD     LED_       LED_RX     C

                                                                                             LINK10

D  TX_CLK   RX_ER           RXD1     VSS              VSS                  VSS      DVDD     CONFIG[0]  LED_TX     D

E  TX_EN    GTX_CLK         DVDD     VSS              VSS                  VSS      DVDD     LED_       CONFIG[1]  E

                                                                                             DUPLEX

F  TXD0     TX_ER           DVDD     VSS              VSS                  VSS      VDDOH    CONFIG[2] CONFIG[4]   F

G  NC       TXD1            TXD2     VSS              VSS                  VSS      CONFIG[3] CONFIG[6] CONFIG[5]  G

H  TXD4     TXD3            TXD5     VSS              VSS                  VSS      VSSC     SEL_       XTAL1      H

                                                                                             FREQ

J  TXD6     TXD7            DVDD     VSS              VSS                  VSS      DVDD     VDDOH      XTAL2      J

K  VDDO     125CLK          RESETn   VSS              VSS                  VSS      NC       TDO        VDDOX      K

L  INTn     VDDOX           MDC      COMA             VSS                  VSS      TDI      TMS        TCK        L

M  MDIO     RSET            AVDD     AVDD             HSDAC+               HSDAC-   AVDD     AVDD       TRSTn      M

N  MDI[0]+  MDI[0]-         MDI[1]+  MDI[1]-          AVDD                 MDI[2]+  MDI[2]-  MDI[3]+    MDI[3]-    N

   1        2               3        4                5                    6        7        8          9

Figure 2: Pin A1 Location

                                     Pin A1 location

                                                              88E1111-BAB

Copyright 2004 Marvell              CONFIDENTIAL                                           Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                     Page 11
                            Document Classification: Proprietary Information
                                              88E1111
                                              Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

                      1.2 96-Pin BCC Package

                      Figure 3: 88E1111 Device 96-Pin BCC Package (Top View)
                                    73P2l1a0n1et298
                                    LED_LINK dDdAe#d1DVDD 71     LED_RX 69             DVDD 67            CONFIG[0] 65                CONFIG[2] 63           CONFIG[3] 61                CONFIG[5] 59                DVDD 57                        VSSC 53            NC 51  TDO 50
                                       1000                                                                                                                                                                               56
                                    VDDOH 72           70                   LED_TX 68           VDDOH 66                CONFIG[1] 64                DVDD 62                CONFIG[4] 60                CONFIG[6] 58                       XTAL2 54           VDDOH 52
                                                                                                                                                                                                                                XTAL1 55

                      74  LED_LINK                     LED_DUPL                                                                                                                                                      SEL_                                                                    TCK 49
                              100                         EX                                                                                                                                                            FREQ                                                  VDDOX 48

                      1 MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn DVDD*NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeN75 S_OUT-                                                                                                                           TRSTn 47
                                                              2 RX_CLK                                                                                                                                                                                                         TMS 46
                                                                    3 RX_ER76LED_LINK0 VSS
                                                                          4 TX_CLK10                                                                                                                                                                                                        AVDD 45
                                                                               5 VDDO                                                                                                                                                                                           TDI 44
                                                                                     6 DVDD77 S_OUT+
                                                                                           7 TX_ER                                                                                                                                                                                         MDI[3]- 43
                                                                                                8 GTX_CLK78 AVDD                                                                                                                                                              MDI[3]+ 42
                                                                                                      9 TX_EN
                                                                                                            10 DVDD79 S_CLK+                                                                                                                                                               MDI[2]- 41
                                                                                                                 11 TXD0                                                                                                                                                       AVDD 40
                                                                                                                       12 TXD180 S_CLK-
                                                                                                                             13 NC                                                                                                                                                         MDI[2]+ 39
                                                                                                                                   14 TXD281 S_IN-                                                                                                                            HSDAC- 38
                                                                                                                                        15 DVDD
                                                                                                                                              16 TXD382 S_IN+                                                                                                                             HSDAC+ 37
                                                                                                                                                    17 TXD4                                                                                                                    AVDD 36
MARVELL CONFIDENTIAL                                                                                                                                     18 TXD583 COL
                                                                                                                                                               19 TXD6                                                                                                                      AVDD 35
                                                                                                                                                                     20 TXD784 CRS                                                                                            MDI[1]- 34
                                                                                                                                                                          21 VDDO
                                                                                                                                                                                22 125CLK85 DVDD                                                                                           MDI[1]+ 33
                                                                                                                                                                                      23 INTn                                                                                  AVDD 32
                                                                                                                                                                                                 24 MDIO86 RXD788E1111 - CAA
                                                                                                                                                                                                                                                                                           MDI[0]- 31
                      87 RXD6                                                                                                                                                                                                                                                  RSET 30

                                88 VDDO                                                                                                                                                                                                                                                    MDI[0]+ 29
                                                                                                                                                                                                                                                                              RESETn 28
                      89 RXD5
                                                                                                                                                                                                                                                                                            COMA 27
                                90 RXD4                                                                                                                                                                                                                                       VDDOX 26

                      91 RXD3                                                                                                                                                                                                                                                               MDC 25

                                92 RXD1

                      93 RXD2

                                94 RX_DV

                      95 RXD0

                      96 VDDO

                      Doc. No. MV-S100649-00, Rev. E                                             CONFIDENTIAL                                                                                                                                                               Copyright 2004 Marvell
                      Page 12                                                                                                                                                                                                                                          November 19, 2004, Advance
                                                                                       Document Classification: Proprietary Information
                                                  MARVELL CONFIDENTIAL

                                  MARV1E6LmLxC0O9vN8F8I2D-e2a VSS 1Copyright 2004 Marvell                                            VSS 103                                  1.3 128-Pin PQFP Package
                                       E q DVDD 2November 19, 2004, Advance                                                        AVDD 104
                                       h RXD0 3                                                                                 S_OUT- 105                               Figure 4: 88E1111 Device 128-Pin PQFP Package (Top View)
                                      N 4 RX_DV 4
                                       T w VDDO 5                                                                            VSS 106
                                       I DVDD 6                                                                          S_OUT+ 107
                                      A n RX_CLK 7
                                                                                                                      VSS 108
M L RX_ER 8                                                                                                       S_CLK- 109
                                        * VSS 9                                                                S_CLK+ 110

AR 16 , U E TX_CLK 10                                                                                      VSS 111
                                       m VDDO 11                                                        S_IN- 112
                                                                                                     S_IN+ 113
         m N DVDD 12
     VE x D b TX_ER 13                                                                           COL 114
                                                                                              CRS 115
        L 0 E e GTX_CLK 14                                                                VSS 116
             9 d VSS 15                                                                DVDD 117
                                                                                    DVDD 118
          L R TX_EN 16                                                          VSS 119
               v d DVDD 17                                                   RXD7 120
                                                                         RXD6 121
            C 8 N e TXD0 18                                           VDDO 122
             O 8 d TXD1 19                                         RXD5 123
                   2 D TXD2 20                                 RXD4 124
               N - A P VSS 21                               RXD3 125
                 F e # l VSS 22                         RXD2 126
                      2 a DVDD 23                    VSS 127
                  ID a 1 n TXD3 24                RXD1 128
                     E q 2 e TXD4 25
                          h 1 t TXD5 26CONFIDENTIAL88E1111 - RCJ                                                                                       102 VSS
                                                                                                                                                       101 VSS
                                                                                                                                                DVDD 27Document Classification: Proprietary InformationTop View100 LED_LINK10

                      N 4 0 TXD6 28Doc. No. MV-S100649-00, Rev. E                                                                                       99 LED_LINK100                                                                Signal Description
                        T w 1 TXD7 29Page 13                                                                                                            98 LED_LINK1000                                                            128-Pin PQFP Package
                          I 2 VDDO 30                                                                                                                   97 VDDOH
                          A n 9 125CLK 31                                                                                                               96 DVDD
                            L * 8 INTn 32                                                                                                               95 LED_DUPLEX
                              , MDIO 33                                                                                                                 94 VSS
                               U E VDDOX 34                                                                                                             93 VSS
                                    m MDC 35                                                                                                            92 LED_RX
                                N RESETn 36                                                                                                             91 LED_TX
                                  D bCOMA 37                                                                                                            90 DVDD
                                    ER NedDdAe#d1P2l1a0n1e2t98 VSS 38                                                                                   89 VDDOH
                                                                                                                                                        88 CONFIG[0]
                                                                                                                                                        87 CONFIG[1]
                                                                                                                                                        86 CONFIG[2]
                                                                                                                                                        85 DVDD
                                                                                                                                                        84 VSS
                                                                                                                                                        83 VSS
                                                                                                                                                        82 CONFIG[3]
                                                                                                                                                        81 CONFIG[4]
                                                                                                                                                        80 CONFIG[5]
                                                                                                                                                        79 CONFIG[6]
                                                                                                                                                        78 DVDD
                                                                                                                                                        77 SEL_FREQ
                                                                                                                                                        76 XTAL1
                                                                                                                                                        75 XTAL2
                                                                                                                                                        74 VSSC
                                                                                                                                                        73 VDDOH
                                                                                                                                                        72 TDO
                                                                                                                                                        71 VDDOX
                                                                                                                                                        70 TCK
                                                                                                                                                        69 TMS
                                                                                                                                                        68 TRSTn
                                                                                                                                                        67 TDI
                                                                                                                                                        66 VSS
                                                                                                                                                        65 VSS

                                                                                                                                       64 AVDD
                                                                                                                                   63 VSS
                                                                                                                                62 MDI[3]-
                                                                                                                             61 MDI[3]+
                                                                                                                         60 VSS
                                                                                                                      59 AVDD
                                                                                                                  58 VSS
                                                                                                               57 MDI[2]-
                                                                                                            56 MDI[2]+
                                                                                                        55 VSS
                                                                                                     54 HSDAC-
                                                                                                 53 HSDAC+
                                                                                              52 AVDD
                                                                                          51 VSS
                                                                                       50 NC
                                                                                    49 AVDD
                                                                                48 VSS
                                                                             47 MDI[1]-
                                                                         46 MDI[1]+
                                                                      45 VSS
                                                                   44 AVDD
                                                               43 VSS
                                                            42 MDI[0]-
                                                        41 MDI[0]+
                                                     40 VSS
                                                  39 RSET
          88E1111
          Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL1.4 Pin Description

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et2981.4.1 Pin Type Definitions

Pin Type  Definition
H         Input with hysteresis
I/O       Input and output
I         Input only
O         Output only
PU        Internal pull up
PD        Internal pull down
D         Open drain output
Z         Tri-state output
mA        DC sink capability

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                                Document Classification: Proprietary Information
                                                                                                                                                        Signal Description
                                                                                                                                                               Pin Description

MARVELL CONFIDENTIALTable 1: Media Dependent Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #            Pin #               Ty p e
                                      MDI[0]+   I/O, D                                                                                                  Media Dependent Interface[0].
N1         29               41        MDI[0]-
N2         31               42                  I/O, D                                                                                                  In 1000BASE-T mode in MDI configuration,
                                                                                                                                                        MDI[0] correspond to BI_DA.
N3         33               46        MDI[1]+                                                                                                           In MDIX configuration, MDI[0] corre-
                                                                                                                                                        spond to BI_DB.
N4         34               47        MDI[1]-
                                                                                                                                                        In 100BASE-TX and 10BASE-T modes in
                                                                                                                                                        MDI configuration, MDI[0] are used for the
                                                                                                                                                        transmit pair. In MDIX configuration,
                                                                                                                                                        MDI[0] are used for the receive pair.

                                                                                                                                                        MDI[0] should be tied to ground if not
                                                                                                                                                        used.

                                                                                                                                                        See "MDI/MDIX Crossover" on page 97.
                                                                                                                                                        Media Dependent Interface[1].

                                                                                                                                                        In 1000BASE-T mode in MDI configuration,
                                                                                                                                                        MDI[1] correspond to BI_DB.
                                                                                                                                                        In MDIX configuration, MDI[1] correspond
                                                                                                                                                        to BI_DA.

                                                                                                                                                        In 100BASE-TX and 10BASE-T modes in
                                                                                                                                                        MDI configuration, MDI[1] are used for the
                                                                                                                                                        receive pair. In MDIX configuration,
                                                                                                                                                        MDI[1] are used for the transmit pair.

                                                                                                                                                        MDI[1] should be tied to ground if not
                                                                                                                                                        used.

                                                                                                                                                        See "MDI/MDIX Crossover" on page 97.

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November 19, 2004, Advance                                                                                                                                                               Page 15
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MARVELL CONFIDENTIALTable 1: Media Dependent Interface (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #                Pin #               Ty p e
                                          MDI[2]+   I/O, D                                                                                              Media Dependent Interface[2].
N6         39                   56        MDI[2]-
N7         41                   57                  I/O, D                                                                                              In 1000BASE-T mode in MDI configuration,
                                                                                                                                                        MDI[2] correspond to BI_DC.
N8         42                   61        MDI[3]+                                                                                                       In MDIX configuration, MDI[2] corre-
                                                                                                                                                        sponds to BI_DD.
N9         43                   62        MDI[3]-
                                                                                                                                                        In 100BASE-TX and 10BASE-T modes,
                                                                                                                                                        MDI[2] are not used.

                                                                                                                                                        MDI[2] should be tied to ground if not
                                                                                                                                                        used.

                                                                                                                                                        See "MDI/MDIX Crossover" on page 97.
                                                                                                                                                        Media Dependent Interface[3].

                                                                                                                                                        In 1000BASE-T mode in MDI configuration,
                                                                                                                                                        MDI[3] correspond to BI_DD.
                                                                                                                                                        In MDIX configuration, MDI[3] corre-
                                                                                                                                                        spond to BI_DC.

                                                                                                                                                        In 100BASE-TX and 10BASE-T modes,
                                                                                                                                                        MDI[3] are not used.

                                                                                                                                                        MDI[3] should be tied to ground if not
                                                                                                                                                        used.

                                                                                                                                                        See "MDI/MDIX Crossover" on page 97.

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                                    Document Classification: Proprietary Information
                                                                                  Signal Description
                                                                                         Pin Description

MARVELL CONFIDENTIALThe GMII interface supports both 1000BASE-T and 1000BASE-X modes of operation. The GMII interface pins are
also used for the TBI interface. See the next table for TBI pin definitions. The MAC interface pins are 3.3V tolerant.
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298See Section 4.5.1, "Digital Pins," on page 196 for details.

Table 2: GMII/MII Interfaces

117-TFBGA 96-BCC            128-PQFP Pin Name  Pin     Description
                            Pin #              Ty p e
Pin #  Pin #

E2     8                    14  GTX_CLK        I       GMII Transmit Clock. GTX_CLK provides a

                                                       125 MHz clock reference for TX_EN,

                                                       TX_ER, and TXD[7:0]. This clock can be

                                                       stopped when the device is in 10/100BASE-

                                                       T modes, and also during Auto-Negotiation.

D1     4                    10  TX_CLK         O, Z    MII Transmit Clock. TX_CLK provides a 25

                                                       MHz clock reference for TX_EN, TX_ER,

                                                       and TXD[3:0] in 100BASE-TX mode, and a

                                                       2.5 MHz clock reference in 10BASE-T

                                                       mode.

                                                       TX_CLK provides a 25 MHz, 2.5 MHz, or 0
                                                       MHz clock during 1000 Mbps Good Link,
                                                       Auto-Negotiation, and Link Lost states
                                                       depending on the setting of register 20.6:4.

                                                       The 2.5 MHz clock is the default rate, which
                                                       may be programmed to another frequency
                                                       by writing to register 20.6:4.

E1     9                    16  TX_EN          I       GMII and MII Transmit Enable. In GMII/MII

                                                       mode when TX_EN is asserted, data on

                                                       TXD[7:0] along with TX_ER is encoded and

                                                       transmitted onto the cable.

                                                       TX_EN is synchronous to GTX_CLK, and
                                                       synchronous to TX_CLK in 100BASE-TX
                                                       and 10BASE-T modes.

F2     7                    13  TX_ER          I       GMII and MII Transmit Error. In GMII/MII

                                                       mode when TX_ER and TX_EN are both

                                                       asserted, the transmit error symbol is trans-

                                                       mitted onto the cable. When TX_ER is

                                                       asserted with TX_EN de-asserted, carrier

                                                       extension symbol is transmitted onto the

                                                       cable.

                                                       TX_ER is synchronous to GTX_CLK, and
                                                       synchronous to TX_CLK in 100BASE-TX
                                                       and 10BASE-T modes.

Copyright 2004 Marvell                  CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
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           Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 2: GMII/MII Interfaces (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA 96-BCC128-PQFP Pin NamePinDescription
                  Pin #                        Ty p e
Pin #  Pin #

J2     20         29            TXD[7]         I       GMII and MII Transmit Data. In GMII mode,

J1     19         28            TXD[6]                 TXD[7:0] present the data byte to be trans-

H3     18         26            TXD[5]                 mitted onto the cable in 1000BASE-T mode.

H1     17         25            TXD[4]

H2     16         24            TXD[3]/TXD[3]          In MII mode, TXD[3:0] present the data nib-

G3     14         20            TXD[2]/TXD[2]          ble to be transmitted onto the cable in

G2     12         19            TXD[1]/TXD[1]          100BASE-TX and 10BASE-T modes.

F1     11         18            TXD[0]/TXD[0]          TXD[7:4] are ignored in these modes, but

                                                       should be driven either high or low. These

                                                       pins must not float.

                                                       TXD[7:0] are synchronous to GTX_CLK, and
                                                       synchronous to TX_CLK in 100BASE-TX
                                                       and 10BASE-T modes.

                                                       Inputs TXD[7:4] should be tied low if not
                                                       used (e.g., RGMII mode).

C1     2          7             RX_CLK         O, Z    GMII and MII Receive Clock. RX_CLK pro-

                                                       vides a 125 MHz clock reference for RX_DV,

                                                       RX_ER, and RXD[7:0] in 1000BASE-T

                                                       mode, a 25 MHz clock reference in

                                                       100BASE-TX mode, and a 2.5 MHz clock

                                                       reference in 10BASE-T mode.

                                                       TX_TCLK comes from the RX_CLK pins
                                                       used in jitter testing. Refer to Register 9 for
                                                       jitter test modes.

B1     94         4             RX_DV          O, Z    GMII and MII Receive Data Valid. When

                                                       RX_DV is asserted, data received on the

                                                       cable is decoded and presented on

                                                       RXD[7:0] and RX_ER.

                                                       RX_DV is synchronous to RX_CLK.

D2     3          8             RX_ER          O, Z    GMII and MII Receive Error. When RX_ER

                                                       and RX_DV are both asserted, the signals

                                                       indicate an error symbol is detected on the

                                                       cable.

                                                       When RX_ER is asserted with RX_DV de-
                                                       asserted, a false carrier or carrier extension
                                                       symbol is detected on the cable.

                                                       RX_ER is synchronous to RX_CLK.

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                                Document Classification: Proprietary Information
                                                                                   Signal Description
                                                                                          Pin Description

MARVELL CONFIDENTIALTable 2: GMII/MII Interfaces (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA 96-BCC128-PQFP Pin NamePinDescription
                            Pin #               Ty p e
Pin #  Pin #

C5     86                   120  RXD[7]         O, Z    GMII and MII Receive Data. Symbols

A2     87                   121  RXD[6]                 received on the cable are decoded and pre-

A1     89                   123  RXD[5]                 sented on RXD[7:0] in 1000BASE-T mode.

C4     90                   124  RXD[4]

B3     91                   125  RXD[3]/RXD[3]          In MII mode, RXD[3:0] are used in

C3     93                   126  RXD[2]/RXD[2]          100BASE-TX and 10BASE-T modes. In MII

D3     92                   128  RXD[1]/RXD[1]          mode, RXD[7:4] are driven low.

B2     95                   3    RXD[0]/RXD[0]

                                                        RXD[7:0] is synchronous to RX_CLK.

B5     84                   115  CRS            O, Z    GMII and MII Carrier Sense. CRS asserts

                                                        when the receive medium is non-idle. In half-

                                                        duplex mode, CRS is also asserted during

                                                        transmission. CRS assertion during half-

                                                        duplex transmit can be disabled by program-

                                                        ming register 16.11 to 0.

                                                        CRS is asynchronous to RX_CLK,
                                                        GTX_CLK, and TX_CLK.

B6     83                   114  COL            O, Z    GMII and MII Collision. In 10/100/

                                                        1000BASE-T full-duplex modes, COL is

                                                        always low. In 10/100/1000BASE-T half-

                                                        duplex modes, COL asserts only when both

                                                        the transmit and receive media are non-idle.

                                                        In 10BASE-T half-duplex mode, COL is
                                                        asserted to indicate signal quality error
                                                        (SQE). SQE can be disabled by clearing reg-
                                                        ister 16.2 to zero.

                                                        COL is asynchronous to RX_CLK,
                                                        GTX_CLK, and TX_CLK.

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               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALThe TBI interface supports 1000BASE-T mode of operation. The TBI interface uses the same pins as the GMII
interface. The MAC interface pins are 3.3V tolerant. See "Digital Pins" on page 196 for details.
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Table 3: TBI Interface

117-TFBGA  96-BCC               128-PQFP  Pin Name   Pin     Description
Pin #      Pin #                Pin #                Ty p e
                                          GTX_CLK/           TBI Transmit Clock. In TBI mode,
E2         8                    14        TBI_TXCLK  I       GTX_CLK is used as TBI_TXCLK.
                                                             TBI_TXCLK is a 125 MHz transmit clock.

                                                             TBI_TXCLK provides a 125 MHz clock ref-
                                                             erence for TX_EN, TX_ER, and TXD[7:0].

D1         4                    10        TX_CLK/    O, Z    TBI 62.5 MHz Receive Clock- even code

                                          RCLK1              group. In TBI mode, TX_CLK is used as

                                                             RCLK1.

J2         20                   29        TXD[7]     I       TBI Transmit Data. TXD[7:0] presents the

J1         19                   28        TXD[6]             data byte to be transmitted onto the cable.

H3         18                   26        TXD[5]

H1         17                   25        TXD[4]             TXD[9:0] are synchronous to GTX_CLK.

H2         16                   24        TXD[3]

G3         14                   20        TXD[2]             Inputs TXD[7:4] should be tied low if not

G2         12                   19        TXD[1]             used (e.g., RTBI mode).

F1         11                   18        TXD[0]

E1         9                    16        TX_EN/     I       TBI Transmit Data. In TBI mode, TX_EN is

                                          TXD8               used as TXD8.

                                                             TXD[9:0] are synchronous to GTX_CLK.

F2         7                    13        TX_ER/     I       TBI Transmit Data. In TBI mode, TX_ER is

                                          TXD9               used as TXD9.

                                                             TXD[9:0] are synchronous to GTX_CLK.

                                                             TX_ER should be tied low if not used (e.g.,
                                                             RTBI mode).

C1         2                    7         RX_CLK/    O, Z    TBI 62.5 MHz Receive Clock- odd code

                                          RCLK0              group. In the TBI mode, RX_CLK is used

                                                             as RCLK0.

C5         86                   120       RXD[7]     O, Z    TBI Receive Data code group [7:0]. In the

A2         87                   121       RXD[6]             TBI mode, RXD[7:0] present the data byte

A1         89                   123       RXD[5]             to be transmitted to the MAC. Symbols

C4         90                   124       RXD[4]             received on the cable are decoded and

B3         91                   125       RXD[3]             presented on RXD[7:0].

C3         93                   126       RXD[2]

D3         92                   128       RXD[1]             RXD[7:0] are synchronous to RCLK0 and

B2         95                   3         RXD[0]             RCLK1.

B1         94                   4         RX_DV/     O, Z    TBI Receive Data code group bit 8. In the

                                          RXD8               TBI mode, RX_DV is used as RXD8.

                                                             RXD[9:0] are synchronous to RCLK0 and
                                                             RCLK1.

Doc. No. MV-S100649-00, Rev. E                 CONFIDENTIAL                                 Copyright 2004 Marvell
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                                     Document Classification: Proprietary Information
                                                                                                                                                        Signal Description
                                                                                                                                                               Pin Description

MARVELL CONFIDENTIALTable 3: TBI Interface (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #            Pin #               Ty p e
                                      RX_ER/    O, Z                                                                                                    TBI Receive Data code group bit 9. In the
D2         3                8         RXD9                                                                                                              TBI mode, RX_ER is used as RXD9.
                                                O, Z
B5         84               115       CRS/      I                                                                                                       RXD[9:0] are synchronous to RCLK0 and
                                                                                                                                                        RCLK1.
                                      COMMA
                                                                                                                                                        TBI Valid Comma Detect. In the TBI mode,
B6         83               114       COL/LPBK                                                                                                          CRS is used as COMMA.

                                                                                                                                                        TBI Mode Loopback. In the TBI mode, COL
                                                                                                                                                        is used to indicate loopback on the TBI.
                                                                                                                                                        When a "0 - 1" transition is sampled on this
                                                                                                                                                        pin, bit 0.14 is set to 1.
                                                                                                                                                        When a "1 - 0" is sampled on this pin, bit
                                                                                                                                                        0.14 is reset to 0.

                                                                                                                                                        If this feature is not used, the COL pin
                                                                                                                                                        should be driven low on the board. This pin
                                                                                                                                                        should not be left floating in TBI mode.

Copyright 2004 Marvell                   CONFIDENTIAL                                                                                                 Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                               Page 21
                                 Document Classification: Proprietary Information
               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALThe RGMII interface supports 10/100/1000BASE-T and 1000BASE-X modes of operation.The RGMII interface
pins are also used for the RTBI interface. See the next table for RTBI pin definitions. The MAC interface pins are
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et2983.3V tolerant. See"Digital Pins" on page 196 for details.

Table 4: RGMII Interface

117-TFBGA  96-BCC  128-PQFP     Pin Name      Pin     Description
Pin #      Pin #   Pin #                      Ty p e
                                GTX_CLK/              RGMII Transmit Clock provides a 125 MHz,
E2         8       14           TXC           I       25 MHz, or 2.5 MHz reference clock with 50
                                                      ppm tolerance depending on speed. In
H2         16      24           TXD[3]/TD[3] I        RGMII mode, GTX_CLK is used as TXC.

G3         14      20           TXD[2]/TD[2]          RGMII Transmit Data. In RGMII mode,
                                                      TXD[3:0] are used as TD[3:0].
G2         12      19           TXD[1]/TD[1]          In RGMII mode, TXD[3:0] run at double data
                                                      rate with bits [3:0] presented on the rising
F1         11      18           TXD[0]/TD[0]          edge of GTX_CLK, and bits [7:4] presented
                                                      on the falling edge of GTX_CLK. In this
                                                      mode, TXD[7:4] are ignored.

                                                      In RGMII 10/100BASE-T modes, the transmit
                                                      data nibble is presented on TXD[3:0] on the
                                                      rising edge of GTX_CLK.

E1         9       16           TX_EN/        I       RGMII Transmit Control. In RGMII mode,

                                TX_CTL                TX_EN is used as TX_CTL. TX_EN is pre-

                                                      sented on the rising edge of GTX_CLK.

                                                      A logical derivative of TX_EN and TX_ER is
                                                      presented on the falling edge of GTX_CLK.

C1         2       7            RX_CLK/       O, Z    RGMII Receive Clock provides a 125 MHz,

                                RXC                   25 MHz, or 2.5 MHz reference clock with 50

                                                      ppm tolerance derived from the received data

                                                      stream depending on speed. In RGMII mode,

                                                      RX_CLK is used as RXC.

B1         94      4            RX_DV/        O, Z    RGMII Receive Control. In RGMII mode,

                                RX_CTL                RX_DV is used as RX_CTL. RX_DV is pre-

                                                      sented on the rising edge of RX_CLK.

                                                      A logical derivative of RX_DV and RX_ER is
                                                      presented on the falling edge of RX_CLK.

B3         91      125          RXD[3]/RD[3] O, Z     RGMII Receive Data. In RGMII mode,

C3         93      126          RXD[2]/RD[2]          RXD[3:0] are used as RD[3:0]. In RGMII

D3         92      128          RXD[1]/RD[1]          mode, RXD[3:0] run at double data rate with

B2         95      3            RXD[0]/RD[0]          bits [3:0] presented on the rising edge of

                                                      RX_CLK, and bits [7:4] presented on the fall-

                                                      ing edge of RX_CLK. In this mode, RXD[7:4]

                                                      are ignored.

                                                      In RGMII 10/100BASE-T modes, the receive
                                                      data nibble is presented on RXD[3:0] on the
                                                      rising edge of RX_CLK.
                                                      RXD[3:0] are synchronous to RX_CLK.

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                                Document Classification: Proprietary Information
                                                                                                                                                        Signal Description
                                                                                                                                                               Pin Description

MARVELL CONFIDENTIALThe RTBI interface supports 1000BASE-T mode of operation. The RTBI interface uses the same pins as the
RGMII interface. The MAC interface pins are 3.3V tolerant. See "Digital Pins" on page 196 for details.
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Table 5: RTBI Interface

117-TFBGA  96-BCC           128-PQFP  Pin Name      Pin                                                                                                 Description
Pin #      Pin #            Pin #                   Ty p e
                                      GTX_CLK/                                                                                                          RGMII Transmit Clock provides a 125 MHz
E2         8                14        TXC           I                                                                                                   reference clock with 50 ppm tolerance. In
                                                                                                                                                        RTBI mode, GTX_CLK is used as TXC.
H2         16               24        TXD[3]/TD[3] I
                                                                                                                                                        RTBI Transmit Data.
G3         14               20        TXD[2]/TD[2]                                                                                                      In RTBI mode, TXD[3:0] are used as TD[3:0].
                                                                                                                                                        TD[3:0] run at double data rate with bits [3:0]
G2         12               19        TXD[1]/TD[1]                                                                                                      presented on the rising edge of GTX_CLK,
                                                                                                                                                        and bits [8:5] presented on the falling edge of
F1         11               18        TXD[0]/TD[0]                                                                                                      GTX_CLK. In this mode, TXD[7:4] are
                                                                                                                                                        ignored.
E1         9                16        TX_EN/        I
                                                                                                                                                        RTBI Transmit Data.
                                      TD4_TD9                                                                                                           In RTBI mode, TX_EN is used as TD4_TD9.
                                                                                                                                                        TD4_TD9 runs at a double data rate with bit 4
C1         2                7         RX_CLK/       O, Z                                                                                                presented on the rising edge of GTX_CLK,
                                                                                                                                                        and bit 9 presented on the falling edge of
                                      RXC                                                                                                               GTX_CLK.

B3         91               125       RXD[3]/RD[3] O, Z                                                                                                 RTBI Receive Clock provides a 125 MHz ref-
                                                                                                                                                        erence clock with 50 ppm tolerance derived
C3         93               126       RXD[2]/RD[2]                                                                                                      from the received data stream. In RTBI
                                                                                                                                                        mode, RX_CLK is used as RXC.
D3         92               128       RXD[1]/RD[1]
                                                                                                                                                        RTBI Receive Data.
B2         95               3         RXD[0]/RD[0]                                                                                                      In RTBI mode, RXD[3:0] are used as
                                                                                                                                                        RD[3:0]. RD[3:0] runs at double data rate
B1         94               4         RX_DV/        O, Z                                                                                                with bits [3:0] presented on the rising edge of
                                                                                                                                                        RX_CLK, and bits [8:5] presented on the fall-
                                      RD4_RD9                                                                                                           ing edge of RX_CLK. In this mode, RXD[7:4]
                                                                                                                                                        are ignored.

                                                                                                                                                        RTBI Receive Data.
                                                                                                                                                        In RTBI mode, RX_DV is used as RD4_RD9.
                                                                                                                                                        RD4_RD9 runs at a double data rate with bit
                                                                                                                                                        4 presented on the rising edge of RX_CLK,
                                                                                                                                                        and bit 9 presented on the falling edge of
                                                                                                                                                        RX_CLK.

Copyright 2004 Marvell                   CONFIDENTIAL                                                                                                 Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                               Page 23
                                 Document Classification: Proprietary Information
               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 6: SGMII Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #                Pin #               Ty p e
                                          S_IN+     I                                                                                                   SGMII Transmit Data. 1.25 GBaud input -
A3         82                   113       S_IN-                                                                                                         Positive and Negative.
A4         81                   112                 I/O
                                                                                                                                                        Input impedance on the S_IN pins may be
A5         79                   110       S_CLK+    O, Z                                                                                                programmed for 50 ohm or 75 ohm imped-
                                                                                                                                                        ance by setting register 26.6. The input
A6         80                   109       S_CLK-                                                                                                        impedance default setting is determined by
                                                                                                                                                        the 75/50 OHM configuration pin.
A7         77                   107       S_OUT+                                                                                                        See "Hardware Configuration" on page 63.

A8         75                   105       S_OUT-                                                                                                        SGMII 625 MHz Receive Clock.

                                                                                                                                                        For Serial Interface modes
                                                                                                                                                        (HWCFG_MODE[3:0] = 1x00) the S_CLK
                                                                                                                                                        pins become Signal Detect (SD) inputs.

                                                                                                                                                        SGMII Receive Data. 1.25 GBaud output -
                                                                                                                                                        Positive and Negative.

                                                                                                                                                        Output impedance on the S_OUT pins
                                                                                                                                                        may be programmed for 50 ohm or 75 ohm
                                                                                                                                                        impedance by setting register 26.5. Output
                                                                                                                                                        amplitude can be adjusted via register
                                                                                                                                                        26.2:0. The output impedance default set-
                                                                                                                                                        ting is determined by the 75/50 OHM con-
                                                                                                                                                        figuration pin.
                                                                                                                                                        See "Hardware Configuration" on page 63.

Doc. No. MV-S100649-00, Rev. E                 CONFIDENTIAL                                                                                                  Copyright 2004 Marvell
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                                     Document Classification: Proprietary Information
                                                                                                                                                        Signal Description
                                                                                                                                                               Pin Description

MARVELL CONFIDENTIALTable 7: 1.25 GHz Serial High Speed Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #            Pin #                 Ty p e
                                      S_IN+                                                                                                             1.25 GHz input - Positive and Negative.
A3         82               113       S_IN-       I                                                                                                     When this interface is used as a MAC inter-
A4         81               112                                                                                                                         face, the MAC transmitter's positive output
                                                                                                                                                        connects to the S_IN+. The MAC transmit-
A5         79               110       S_CLK+/SD+ I                                                                                                      ter's negative output connects to the S_IN-.

A6         80               109       S_CLK-/SD-                                                                                                        When this interface is used as a fiber inter-
                                                                                                                                                        face, the fiber-optic transceiver's positive out-
A7         77               107       S_OUT+      O, Z                                                                                                  put connects to the S_IN+. The fiber-optic
                                                                                                                                                        transceiver's negative output connects to the
A8         75               105       S_OUT-                                                                                                            S_IN-.

                                                                                                                                                        Input impedance on the S_IN pins may be
                                                                                                                                                        programmed for 50 ohm or 75 ohm imped-
                                                                                                                                                        ance by setting register 26.6. The input
                                                                                                                                                        impedance default setting is determined by
                                                                                                                                                        the 75/50 OHM configuration pin.

                                                                                                                                                        See "Hardware Configuration" on page 63.

                                                                                                                                                        Signal Detect input.

                                                                                                                                                        For Serial Interface modes the S_CLK pins
                                                                                                                                                        become Signal Detect (SD) inputs.

                                                                                                                                                        1.25 GHz output - Positive and Negative.
                                                                                                                                                        When this interface is used as a MAC inter-
                                                                                                                                                        face, S_OUT+ connects to the MAC
                                                                                                                                                        receiver's positive input. S_OUT- connects to
                                                                                                                                                        the MAC receiver's negative input.

                                                                                                                                                        When this interface is used as a fiber inter-
                                                                                                                                                        face, S_OUT+ connects to the fiber-optic
                                                                                                                                                        transceiver's positive input. S_OUT- con-
                                                                                                                                                        nects to the fiber-optic transceiver's negative
                                                                                                                                                        input.

                                                                                                                                                        Output impedance on the S_OUT pins may
                                                                                                                                                        be programmed for 50 ohm or 75 ohm imped-
                                                                                                                                                        ance by setting register 26.5. Output ampli-
                                                                                                                                                        tude can be adjusted via register 26.2:0. The
                                                                                                                                                        output impedance default setting is deter-
                                                                                                                                                        mined by the 75/50 OHM configuration pin.
                                                                                                                                                        See "Hardware Configuration" on page 63.

Copyright 2004 Marvell                   CONFIDENTIAL                                                                                                 Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                               Page 25
                                 Document Classification: Proprietary Information
               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 7: 1.25 GHz Serial High Speed Interface (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #   Pin #        RXD[3]    Ty p e
                                                                                                                                                        Serial MAC interface Copper Link Status[1]
B3         91      125                    O, Z                                                                                                          connection.
                                                                                                                                                        1 = Copper link up
C3         93      126          RXD[2]    O, Z                                                                                                          0 = Copper link down
                                                                                                                                                        See "Serial MAC Interface" on page 56 for
D3         92      128          RXD[1]    O, Z                                                                                                          details.

B2         95      3            RXD[0]    O, Z                                                                                                          Serial MAC interface Copper Link Status[0]
                                                                                                                                                        connection.
                                                                                                                                                        1 = Copper link down
                                                                                                                                                        0 = Copper link up
                                                                                                                                                        See "Serial MAC Interface" on page 56 for
                                                                                                                                                        details.

                                                                                                                                                        Serial MAC interface PHY_SIGDET[1] con-
                                                                                                                                                        nection.
                                                                                                                                                        1 = S_OUT valid code groups according to
                                                                                                                                                        clause 36.
                                                                                                                                                        0 = S_OUT invalid
                                                                                                                                                        See "Serial MAC Interface" on page 56 for
                                                                                                                                                        details.

                                                                                                                                                        Serial MAC interface PHY_SIGDET[0] con-
                                                                                                                                                        nection.
                                                                                                                                                        1 = S_OUT invalid
                                                                                                                                                        0 = S_OUT valid code groups according to
                                                                                                                                                        clause 36
                                                                                                                                                        See "Serial MAC Interface" on page 56 for
                                                                                                                                                        details.

Doc. No. MV-S100649-00, Rev. E            CONFIDENTIAL                                                                                                       Copyright 2004 Marvell
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                                Document Classification: Proprietary Information
                                                                                  Signal Description
                                                                                         Pin Description

MARVELL CONFIDENTIALTable 8: Management Interface and Interrupt

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #            Pin #     MDC       Ty p e
L3         25                                   I         MDC is the management data clock refer-
                            35                  3.3V      ence for the serial management interface.
M1         24                                   Tolerant  A continuous clock stream is not expected.
                            33        MDIO                The maximum frequency supported is 8.3
L1         23                                   I/O       MHz.
                            32        INTn      3.3V
                                                Tolerant  MDIO is the management data. MDIO
                                                          transfers management data in and out of
                                                D         the device synchronously to MDC. This pin
                                                          requires a pull-up resistor in a range from
                                                          1.5 kohm to 10 kohm.

                                                          The polarity of the INTn pin may be pro-
                                                          grammed at hardware reset by setting the
                                                          INT_POL bit.

                                                          Polarity:
                                                          0 = Active High
                                                          1 = Active Low

                                                          See "Hardware Configuration" on page 63.
                                                          See "Programming Interrupts" on page 79.

Table 9: Two-Wire Serial Interface

117-TFBGA  96-BCC           128-PQFP  Pin Name  Pin       Description
Pin #      Pin #            Pin #     MDC/SCL   Ty p e
                                                I         Two-wire serial interface (TWSI) serial
L3         25               35                            clock line. When the 88E1111 device is
                                                I/O       connected to the bus, MDC connects to the
M1         24               33        MDIO/SDA            serial clock line (SCL).
                                                          Data is input on the rising edge of SCL,
                                                          and output on the falling edge.
                                                          See Two-wire Serial Interface on page 67.

                                                          TWSI serial data line. When the 88E1111
                                                          device is connected to the bus, MDIO con-
                                                          nects to the serial data line (SDA). This pin
                                                          is open-drain and may be wire-ORed with
                                                          any number of open-drain devices.
                                                          See Two-wire Serial Interface on page 67.

Copyright 2004 Marvell                  CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                         Page 27
                                Document Classification: Proprietary Information
               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 10: LED Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #                Pin #     LED_LINK10   Ty p e
                                                               Parallel LED output for 10BASE-T link or
C8         76                   100                    O, mA   speed. This active low LED pin may be
                                                               programmed in direct drive or combined
                                                               LED modes by programming register
                                                               LED_LINK Control register 24.4:3.

                                                               In direct drive LED mode, this pin indi-
                                                               cates 10 Mbps link up or down.

                                                               In combined LED mode, the output from
                                                               LED_LINK10, LED_LINK100, and
                                                               LED_LINK1000 must be read together to
                                                               determine link and speed status.

                                                               LED_LINK10 is a multi-function pin used
                                                               to configure the 88E1111 device at the
                                                               de-assertion of hardware reset.

B8         74                   99        LED_LINK100  O, mA   See "LED Interface" on page 107.

                                                               Parallel LED output for 100BASE-TX link
                                                               or speed. This active low LED pin may
                                                               be programmed in direct drive or com-
                                                               bined LED modes by programming regis-
                                                               ter LED_LINK Control register 24.4:3.

                                                               In direct drive LED mode, this pin indi-
                                                               cates 100 Mbps link up or down.

                                                               In combined LED mode, the output from
                                                               LED_LINK10, LED_LINK100, and
                                                               LED_LINK1000 must be read together to
                                                               determine link and speed status.

                                                               LED_LINK100 is a multi-function pin
                                                               used to configure the 88E1111 device at
                                                               the de-assertion of hardware reset.

                                                               See "LED Interface" on page 107.

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                                    Document Classification: Proprietary Information
                                                                                  Signal Description
                                                                                         Pin Description

MARVELL CONFIDENTIALTable 10: LED Interface (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #            Pin #     LED_LINK1000  Ty p e
                                                            Parallel LED output for 1000BASE-T link/
A9         73               98                      O, mA   speed or link indicator. This active low
                                                            LED pin may be programmed in direct
                                                            drive or combined LED modes by pro-
                                                            gramming register LED_LINK Control
                                                            register 24.4:3.

                                                            In direct drive LED mode, this pin indi-
                                                            cates 1000 Mbps link up or down.

                                                            In combined LED mode, the output from
                                                            LED_LINK1000 indicates link status.

                                                            LED_LINK1000 is a multi-function pin
                                                            used to configure the 88E1111 device at
                                                            the de-assertion of hardware reset.

                                                            See "LED Interface" on page 107.

E8         70               95        LED_DUPLEX O, mA Parallel LED duplex or duplex/collision

                                                            modes. The LED_DUPLEX pin may be

                                                            programmed to Mode 1 or Mode 2 by

                                                            setting register bit 24.2.

                                                            Mode 1
                                                            Low = Full-duplex
                                                            High = Half-duplex
                                                            Blink = Collision

                                                            Mode 2
                                                            Low = Full-duplex
                                                            High = Half-duplex

                                                            Mode 3
                                                            Low = Fiber Link up
                                                            High = Fiber Link down

                                                            LED_DUPLEX is a multi-function pin
                                                            used to configure the 88E1111 device at
                                                            the de-assertion of hardware reset.

                                                            See "LED Interface" on page 107.

Copyright 2004 Marvell                  CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
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                                Document Classification: Proprietary Information
               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 10: LED Interface (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #                Pin #     LED_RX    Ty p e
                                                            Parallel LED Receive Activity or Receive
C9         69                   92                  O, mA   Activity/Link modes. LED_RX may be
                                                            programmed to Mode 1 or Mode 2 by
                                                            setting register bit 24.1.

                                                            Mode 1
                                                            Low = Receiving
                                                            High = Not receiving

                                                            Mode 2
                                                            Low = Link up
                                                            High = Link down
                                                            Blink = Receiving

                                                            LED_RX is a multi-function pin used to
                                                            configure the 88E1111 device at the de-
                                                            assertion of hardware reset.

D9         68                   91        LED_TX    O, mA   See "LED Interface" on page 107.

                                                            Parallel LED Transmit Activity or RX/TX
                                                            Activity/Link modes. LED_TX may be
                                                            programmed to Mode 1 or Mode 2 by
                                                            setting register bit 24.0.

                                                            Mode 1
                                                            Low = Transmitting
                                                            High = Not transmitting

                                                            Mode 2
                                                            Low = Link up
                                                            High = Link down
                                                            Blink = Transmitting or receiving

                                                            LED_TX is a multi-function pin used to
                                                            configure the 88E1111 device at the de-
                                                            assertion of hardware reset.

                                                            See "LED Interface" on page 107.

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                                    Document Classification: Proprietary Information
                                                                                                                                                        Signal Description
                                                                                                                                                               Pin Description

MARVELL CONFIDENTIALTable 11: JTAG Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin TypePinDescription
Pin #      Pin #            Pin #     TDI       Name
                                                I, PU                                                                                                   Boundary scan test data input.
L7         44               67                  I, PU                                                                                                   TDI contains an internal 150 kohm pull-up
                                                I, PU                                                                                                   resistor.
L8         46               69        TMS       I, PU
                                                                                                                                                        Boundary scan test mode select input.
L9         49               70        TCK       O, Z                                                                                                    TMS contains an internal 150 kohm pull-up
                                                                                                                                                        resistor.
M9         47               68        TRSTn
                                                                                                                                                        Boundary scan test clock input.
K8         50               72        TDO                                                                                                               TCK contains an internal 150 kohm pull-up
                                                                                                                                                        resistor.

                                                                                                                                                        Boundary scan test reset input. Active low.
                                                                                                                                                        TRSTn contains an internal 150 kohm pull-
                                                                                                                                                        up resistor. For normal operation TRSTn
                                                                                                                                                        should be pulled low with an external 4.7
                                                                                                                                                        kohm pull-down resistor.

                                                                                                                                                        Boundary scan test data output.

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                                Document Classification: Proprietary Information
               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 12: Clock/Configuration/Reset/I/O

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #                Pin #     125CLK                                                                                                        Ty p e
                                                                                                                                                        O       Clock 125. A generic 125 MHz clock refer-
K2         22                   31                                                                                                                      I       ence generated for use on the MAC
                                                                                                                                                                device. This output can be disabled via
D8         65                   88        CONFIG[0]                                                                                                     I       DIS_125 through the CONFIG[3] pin.

E9         64                   87        CONFIG[1]                                                                                                             CONFIG[0] pin configures PHY_ADR[2:0]
                                                                                                                                                                bits of the physical address.

                                                                                                                                                                Each LED pin is hardwired to a constant
                                                                                                                                                                value. The values associated to the CON-
                                                                                                                                                                FIG[0] pin are latched at the de-assertion
                                                                                                                                                                of hardware reset.

                                                                                                                                                                CONFIG[0] pin must be tied to one of the
                                                                                                                                                                pins shown in Table 28 based on the con-
                                                                                                                                                                figuration options selected. They should
                                                                                                                                                                not be left floating.

                                                                                                                                                                For the Two-Wire Serial Interface (TWSI)
                                                                                                                                                                device address, the lower 5 bits, which are
                                                                                                                                                                PHYADR[4:0], are latched during hardware
                                                                                                                                                                reset, and the device address bits [6:5] are
                                                                                                                                                                fixed at `10'.

                                                                                                                                                                See "Hardware Configuration" on page 63.

                                                                                                                                                                CONFIG[1] pin configures PHY_ADR[4:3]
                                                                                                                                                                and ENA_PAUSE options.

                                                                                                                                                                Each LED pin is hardwired to a constant
                                                                                                                                                                value. The values associated to the CON-
                                                                                                                                                                FIG[1] pin are latched at the de-assertion
                                                                                                                                                                of hardware reset.

                                                                                                                                                                CONFIG[1] pin must be tied to one of the
                                                                                                                                                                pins shown in Table 28 based on the con-
                                                                                                                                                                figuration options selected. They should
                                                                                                                                                                not be left floating.

                                                                                                                                                                For the TWSI device address, the lower 5
                                                                                                                                                                bits, which are PHYADR[4:0], are latched
                                                                                                                                                                during hardware reset, and the device
                                                                                                                                                                address bits [6:5] are fixed at `10'.

                                                                                                                                                                See "Hardware Configuration" on page 63.

Doc. No. MV-S100649-00, Rev. E                CONFIDENTIAL                                                                                                           Copyright 2004 Marvell
Page 32                                                                                                                                                         November 19, 2004, Advance
                                    Document Classification: Proprietary Information
                                                                                                                                                        Signal Description
                                                                                                                                                               Pin Description

MARVELL CONFIDENTIALTable 12: Clock/Configuration/Reset/I/O (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #            Pin #     CONFIG[2]      Ty p e
                                                                                                                                                        CONFIG[2] pin configures ANEG[3:1] bits.
F8         63               86                       I
                                                                                                                                                        Each LED pin is hardwired to a constant
G7         61               82        CONFIG[3]      I                                                                                                  value. The values associated to the CON-
                                                                                                                                                        FIG[2] pin are latched at the de-assertion
F9         60               81        CONFIG[4]      I                                                                                                  of hardware reset.

G9         59               80        CONFIG[5]      I                                                                                                  CONFIG[2] pin must be tied to one of the
                                                                                                                                                        pins shown in Table 28 based on the con-
G8         58               79        CONFIG[6]      I                                                                                                  figuration options selected. They should
                                                                                                                                                        not be left floating.
H8         56               77        SEL_FREQ
                                                                                                                                                        See "Hardware Configuration" on page 63.
H9         55               76        XTAL1          I
                                                                                                                                                        CONFIG[3] pin configures ANEG[0],
                                                                                                                                                        ENA_XC, and DIS_125 options.

                                                                                                                                                        Each LED pin is hardwired to a constant
                                                                                                                                                        value. The values associated to the CON-
                                                                                                                                                        FIG[3] pin are latched at the de-assertion
                                                                                                                                                        of hardware reset.

                                                                                                                                                        CONFIG[3] pin must be tied to one of the
                                                                                                                                                        pins shown in Table 28 based on the con-
                                                                                                                                                        figuration options selected. They should
                                                                                                                                                        not be left floating.

                                                                                                                                                        See "Hardware Configuration" on page 63.

                                                                                                                                                        CONFIG[4] pin configures
                                                                                                                                                        HWCFG_MODE[2:0] options.
                                                                                                                                                        See "Hardware Configuration" on page 63.

                                                                                                                                                        CONFIG[5] pin configures DIS_FC,
                                                                                                                                                        DIS_SLEEP, and HWCFG_MODE[3]
                                                                                                                                                        options.
                                                                                                                                                        See "Hardware Configuration" on page 63.

                                                                                                                                                        CONFIG[6] pin configures SEL_TWSI,
                                                                                                                                                        INT_POL, and 75/50 OHM options.
                                                                                                                                                        See "Hardware Configuration" on page 63.

                                                                                                                                                        Frequency Selection for XTAL1 input
                                                                                                                                                        NC = Selects 25 MHz clock input.
                                                                                                                                                        Tied low = Selects 125 MHz clock input.
                                                                                                                                                        Internally divided to 25MHz.
                                                                                                                                                        SEL_FREQ is internally pulled up.

                                                                                                                                                        Reference Clock. 25 MHz 50 ppm or 125
                                                                                                                                                        MHz 50 ppm oscillator input. PLL clocks
                                                                                                                                                        are not recommended, see "XTAL1 Input
                                                                                                                                                        Clock Timing" on page 207 for details.

Copyright 2004 Marvell                  CONFIDENTIAL                                                                                                  Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                               Page 33
                                Document Classification: Proprietary Information
                    88E1111
                    Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 12: Clock/Configuration/Reset/I/O (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #           Pin #           Pin #     XTAL2      Ty p e
                                                                                                                                                        Reference Clock. 25 MHz 50 ppm toler-
J9              54              75                   0                                                                                                  ance crystal reference. When the XTAL2
                                                                                                                                                        pin is not connected, it should be left float-
K3              28              36        RESETn     I                                                                                                  ing. There is no option for a 125 MHz crys-
                                                                                                                                                        tal. See "Crystal Oscillator" Application
L4              27              37        COMA       I                                                                                                  Note for details.

                                                                                                                                                        Hardware reset. Active low. XTAL1 must be
                                                                                                                                                        active for a minimum of 10 clock cycles
                                                                                                                                                        before the rising edge of RESETn.
                                                                                                                                                        RESETn must be pulled high for normal
                                                                                                                                                        operation.

                                                                                                                                                        COMA disables all active circuitry to draw
                                                                                                                                                        absolute minimum power. The COMA
                                                                                                                                                        power mode can be activated by asserting
                                                                                                                                                        high on the COMA pin. To deactivate the
                                                                                                                                                        COMA power mode, tie the COMA pin low.
                                                                                                                                                        Upon deactivating COMA mode, the
                                                                                                                                                        88E1111 device will continue normal opera-
                                                                                                                                                        tion.

                                                                                                                                                        The COMA power mode cannot be
                                                                                                                                                        enabled as long as hardware reset is
                                                                                                                                                        enabled.

                                                                                                                                                        In COMA mode, the PHY cannot wake up
                                                                                                                                                        on its own by detecting activity on the CAT
                                                                                                                                                        5 cable.

Table 13: Test

117-TFBGA       96-BCC          128-PQFP  Pin Name   Pin                                                                                                Description
Pin #           Pin #           Pin #                Ty p e
                                          HSDAC+                                                                                                        Test pins. These pins should be left floating
M5              37              53        HSDAC-     Analog                                                                                             but brought out for probing.
M6              38              54                   PD

Table 14: Control and Reference

117-TFBGA       96-BCC          128-PQFP  Pin Name   Pin                                                                                                Description
Pin #           Pin #           Pin #     RSET       Ty p e
                                                                                                                                                        Constant voltage reference. External 5.0
M2              30              39                   Analog                                                                                             kohm 1% resistor connection to VSS
                                                     I                                                                                                  required for each pin.

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                                    Document Classification: Proprietary Information
                                                                              Signal Description
                                                                                     Pin Description

MARVELL CONFIDENTIALTable 15: Power & Ground

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #            Pin #     AVDD      Ty p e  Analog Power. 2.5V.
                                      DVDD
B7         32               44                  Power
M3         35               49        VDDOH
M4         36               52        VDDOX     Power Digital Power. 1.0V (Instead of 1.0V, 1.2V
M7         40               59        VDDO                    can be used).
M8         45               64
N5         78               104                 Power 2.5V Power Supply for LED and CONFIG
                                                              pins.
C6         1                2
C7         6                6                   Power   2.5V Supply for the MDC/MDIO, INTn,
D7         10               12                  Power   125CLK, RESETn, JTAG pin Power.
E3         15               17
E7         57               23                          2.5V I/O supply for the MAC interface pins.
F3         62               27
J3         67               78
J7         71               85
           85               90
B9                          96
F7         52               117
J8         66               118
           72
K9                          73
L2         26               89
           48               97
B4
C2         5                34
K1         21               71
           88
           96               5
                            11
                            30
                            122

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November 19, 2004, Advance                                                                                     Page 35
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               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 15: Power & Ground (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298117-TFBGA96-BCC128-PQFPPin NamePinDescription
Pin #      Pin #                Pin #                                                                                                                   VSS       Ty p e  Global ground
           0
D4                              1                                                                                                                       VSSC      GND
D5         53                   9
D6                              15                                                                                                                                GND     Ground reference for XTAL1 and XTAL2
E4                              21                                                                                                                                NC      pins. This pin must be connected to the
E5                              22                                                                                                                                        ground.
E6                              38
F4                              40                                                                                                                                        No connect. Do not connect these pins to
F5                              43                                                                                                                                        anything
F6                              45
G4                              48
G5                              51
G6                              55
H4                              58
H5                              60
H6                              63
J4                              65
J5                              66
J6                              83
K4                              84
K5                              93
K6                              94
L5                              101
L6                              102
                                103
H7                              106
                                108
                                111
                                116
                                119
                                127

                                74

G1         13                   50                                                                                                                      NC

K7         51

Doc. No. MV-S100649-00, Rev. E                CONFIDENTIAL                                                                                                                                    Copyright 2004 Marvell
Page 36                                                                                                                                                                                  November 19, 2004, Advance
                                    Document Classification: Proprietary Information
                                                                                       Signal Description
                                                              I/O State at Various Test or Reset Modes

MARVELL CONFIDENTIAL1.5 I/O State at Various Test or Reset Modes

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298Pin(s)IsolateLoopbackSoftwareHardwarePower Down ComaPower
                         or Normal     Reset       Reset                                                                                                                                 Down and
MDI[3:0]    Active      operation                 Tri-state                                                                                            Tri-state        Tri-state       Isolate
TX_CLK       Tri-state                 Tri-state   Low                                                                                                  Reg. 16.3 state                  Tri-state
                         Active        Reg. 16.3                                                                                                        0 = Low          Reg. 16.3       Tri-state
                                       state       High                                                                                                 1 = Active       state
                         Active        0 = Low                                                                                                                           0 = Low         Tri-state
                                       1 = Active                                                                                                       High             0 = Static but
                                                                                                                                                                         can be either
RXD[0],      Tri-state   Active        High                                                                                                                              high or low
RXD[2]       Tri-state                 Low
                         Active                                                                                                                                          High
RXD[7:3,1],  Tri-state                 Tri-state
RX_DV,                   TBI mode -                Low                                                                                                  Low              Low             Tri-state
RX_ER,                   input         Reg. 16.3
CRS                      else -active  state       Tri-state                                                                                            TBI mode -       TBI mode -      Tri-state
                         Active        0 = Low                                                                                                          input            input
COL                                    1 = Active  Low                                                                                                  else - low       else - low      Tri-state
                                                                                                                                                        Reg. 16.3 state
RX_CLK       Tri-state                             Tri-state                                                                                            0 = Low          Reg. 16.3       Active
                                                                                                                                                        1 = Active       state
S_CLK       Active      Active        Tri-state   Tri-state                                                                                                             0 = Low         Active
S_OUT                                             Tri-state                                                                                            Reg. 16.3 state  0 = Static but  Tri-state
             Active      Active        Active      High                                                                                                 0 = Tri-state    can be either   High
MDIO                                               Tri-state                                                                                            1 = Active       high or low     Tri-state
INT          Active      Active        Tri-state   Toggle                                                                                               Active                           Reg. 16.4
LED_***                                                                                                                                                 Tri-state        Tri-state       state
TDO          Active      Active        High                                                                                                             High                             1 = Low
125CLK                                                                                                                                                  Tri-state        Tri-state       0 = Toggle
             Tri-state   Tri-state     Tri-state                                                                                                        Reg. 16.4 state
                                                                                                                                                        0 = Toggle       Tri-state
             Reg. 16.4   Reg. 16.4     Reg. 16.4                                                                                                        1 = Low
             state       state         state                                                                                                                             High
             0 = Toggle  0 = Toggle    0 = Toggle
             1 = Low     1 = Low       1 = Low                                                                                                                           Active

                                                                                                                                                                         Reg. 16.3
                                                                                                                                                                         state
                                                                                                                                                                         0 = Static but
                                                                                                                                                                         can be either
                                                                                                                                                                         high or low
                                                                                                                                                                         0 = Low

Copyright 2004 Marvell                       CONFIDENTIAL                                                                                                  Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                                    Page 37
                                     Document Classification: Proprietary Information
                                                                                                                                                               88E1111
                                                                                                                                                               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL1.6 117-Pin TFBGA Pin Assignment List - Alphabetical by
      Signal Name
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        Pin #  Pin Name     Pin #  Pin Name
                                                                                                                                                        K2     125CLK       A9     LED_LINK1000
                                                                                                                                                        B7     AVDD         C9     LED_RX
                                                                                                                                                        M3     AVDD         D9     LED_TX
                                                                                                                                                        M4     AVDD         L3     MDC
                                                                                                                                                        M7     AVDD         N2     MDI[0]-
                                                                                                                                                        M8     AVDD         N1     MDI[0]+
                                                                                                                                                        N5     AVDD         N4     MDI[1]-
                                                                                                                                                        B6     COL          N3     MDI[1]+
                                                                                                                                                        L4     COMA         N7     MDI[2]-
                                                                                                                                                        D8     CONFIG[0]    N6     MDI[2]+
                                                                                                                                                        E9     CONFIG[1]    N9     MDI[3]-
                                                                                                                                                        F8     CONFIG[2]    N8     MDI[3]+
                                                                                                                                                        G7     CONFIG[3]    M1     MDIO
                                                                                                                                                        F9     CONFIG[4]    G1     NC
                                                                                                                                                        G9     CONFIG[5]    K7     NC
                                                                                                                                                        G8     CONFIG[6]    K3     RESETn
                                                                                                                                                        B5     CRS          M2     RSET
                                                                                                                                                        C6     DVDD         B2     RXD0
                                                                                                                                                        C7     DVDD         D3     RXD1
                                                                                                                                                        D7     DVDD         C3     RXD2
                                                                                                                                                        E3     DVDD         B3     RXD3
                                                                                                                                                        E7     DVDD         C4     RXD4
                                                                                                                                                        F3     DVDD         A1     RXD5
                                                                                                                                                        J3     DVDD         A2     RXD6
                                                                                                                                                        J7     DVDD         C5     RXD7
                                                                                                                                                        E2     GTX_CLK      C1     RX_CLK
                                                                                                                                                        M6     HSDAC-       B1     RX_DV
                                                                                                                                                        M5     HSDAC+       D2     RX_ER
                                                                                                                                                        L1     INTn         A6     S_CLK-
                                                                                                                                                        E8     LED_DUPLEX   A5     S_CLK+
                                                                                                                                                        C8     LED_LINK10   A4     S_IN-
                                                                                                                                                        B8     LED_LINK100  A3     S_IN+

Doc. No. MV-S100649-00, Rev. E                                                                                                                                                        CONFIDENTIAL                                 Copyright 2004 Marvell
Page 38                                                                                                                                                                                                                       November 19, 2004, Advance
                                                                                                                                                                            Document Classification: Proprietary Information
                                                                                                                                                                                                                             Signal Description
                                                                                                                                                                  117-Pin TFBGA Pin Assignment List - Alphabetical by Signal Name

MARVELL CONFIDENTIAL1.6 117-Pin TFBGA Pin Assignment List - Alphabetical by
      Signal Name (Continued)
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Pin #                                                                                                                                                   Pin Name  Pin #  Pin Name
A8                                                                                                                                                      S_OUT-    D4     VSS
A7                                                                                                                                                      S_OUT+    D5     VSS
H8                                                                                                                                                      SEL_FREQ  D6     VSS
L9                                                                                                                                                      TCK       E4     VSS
L7                                                                                                                                                      TDI       E5     VSS
K8                                                                                                                                                      TDO       E6     VSS
L8                                                                                                                                                      TMS       F4     VSS
M9                                                                                                                                                      TRSTn     F5     VSS
F1                                                                                                                                                      TXD0      F6     VSS
G2                                                                                                                                                      TXD1      G4     VSS
G3                                                                                                                                                      TXD2      G5     VSS
H2                                                                                                                                                      TXD3      G6     VSS
H1                                                                                                                                                      TXD4      H4     VSS
H3                                                                                                                                                      TXD5      H5     VSS
J1                                                                                                                                                      TXD6      H6     VSS
J2                                                                                                                                                      TXD7      J4     VSS
D1                                                                                                                                                      TX_CLK    J5     VSS
E1                                                                                                                                                      TX_EN     J6     VSS
F2                                                                                                                                                      TX_ER     K4     VSS
B4                                                                                                                                                      VDDO      K5     VSS
C2                                                                                                                                                      VDDO      K6     VSS
K1                                                                                                                                                      VDDO      L5     VSS
B9                                                                                                                                                      VDDOH     L6     VSS
F7                                                                                                                                                      VDDOH     H7     VSSC
J8                                                                                                                                                      VDDOH     H9     XTAL1
K9                                                                                                                                                      VDDOX     J9     XTAL2
L2                                                                                                                                                      VDDOX

Copyright 2004 Marvell                                                                                                                                                    CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                                                                                           Page 39
                                                                                                                                                                  Document Classification: Proprietary Information
                                                                                                                                                               88E1111
                                                                                                                                                               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL1.7 96-Pin BCC Pin Assignment List - Alphabetical by
      Signal Name
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        Pin #  Pin Name    Pin #  Pin Name
                                                                                                                                                        22     125CLK      74     LED_LINK100
                                                                                                                                                        32     AVDD        73     LED_LINK1000
                                                                                                                                                        35     AVDD        69     LED_RX
                                                                                                                                                        36     AVDD        68     LED_TX
                                                                                                                                                        40     AVDD        25     MDC
                                                                                                                                                        45     AVDD        31     MDI[0]-
                                                                                                                                                        78     AVDD        29     MDI[0]+
                                                                                                                                                        83     COL         34     MDI[1]-
                                                                                                                                                        27     COMA        33     MDI[1]+
                                                                                                                                                        65     CONFIG[0]   41     MDI[2]-
                                                                                                                                                        64     CONFIG[1]   39     MDI[2]+
                                                                                                                                                        63     CONFIG[2]   43     MDI[3]-
                                                                                                                                                        61     CONFIG[3]   42     MDI[3]+
                                                                                                                                                        60     CONFIG[4]   24     MDIO
                                                                                                                                                        59     CONFIG[5]   13     NC
                                                                                                                                                        58     CONFIG[6]   51     NC
                                                                                                                                                        84     CRS         28     RESETn
                                                                                                                                                        1      DVDD        30     RSET
                                                                                                                                                        6      DVDD        95     RXD0
                                                                                                                                                        10     DVDD        92     RXD1
                                                                                                                                                        15     DVDD        93     RXD2
                                                                                                                                                        57     DVDD        91     RXD3
                                                                                                                                                        62     DVDD        90     RXD4
                                                                                                                                                        67     DVDD        89     RXD5
                                                                                                                                                        71     DVDD        87     RXD6
                                                                                                                                                        85     DVDD        86     RXD7
                                                                                                                                                        8      GTX_CLK     2      RX_CLK
                                                                                                                                                        38     HSDAC-      94     RX_DV
                                                                                                                                                        37     HSDAC+      3      RX_ER
                                                                                                                                                        23     INTn        80     S_CLK-
                                                                                                                                                        70     LED_DUPLEX  79     S_CLK+
                                                                                                                                                        76     LED_LINK10  81     S_IN-

Doc. No. MV-S100649-00, Rev. E                                                                                                                                                       CONFIDENTIAL                                 Copyright 2004 Marvell
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                                                                                                                                                                           Document Classification: Proprietary Information
                                                                                   Signal Description
                            96-Pin BCC Pin Assignment List - Alphabetical by Signal Name

MARVELL CONFIDENTIAL1.7 96-Pin BCC Pin Assignment List - Alphabetical by
      Signal Name (Continued)
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Pin #  Pin Name                                                                                                                                         Pin #  Pin Name
82     S_IN+                                                                                                                                            4      TX_CLK
75     S_OUT-                                                                                                                                           9      TX_EN
77     S_OUT+                                                                                                                                           7      TX_ER
56     SEL_FREQ                                                                                                                                         5      VDDO
49     TCK                                                                                                                                              21     VDDO
44     TDI                                                                                                                                              88     VDDO
50     TDO                                                                                                                                              96     VDDO
46     TMS                                                                                                                                              52     VDDOH
47     TRSTn                                                                                                                                            66     VDDOH
11     TXD0                                                                                                                                             72     VDDOH
12     TXD1                                                                                                                                             26     VDDOX
14     TXD2                                                                                                                                             48     VDDOX
16     TXD3                                                                                                                                             0      VSS
17     TXD4                                                                                                                                             53     VSSC
18     TXD5                                                                                                                                             55     XTAL1
19     TXD6                                                                                                                                             54     XTAL2
20     TXD7

Copyright 2004 Marvell              CONFIDENTIAL                                                                                                             Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                                      Page 41
                            Document Classification: Proprietary Information
                                                                                                                                                               88E1111
                                                                                                                                                               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL1.8 128-Pin PQFP Pin Assignment List - Alphabetical by
      Signal Name
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        Pin #  Pin Name   Pin #  Pin Name
                                                                                                                                                        31     125CLK     32     INTn
                                                                                                                                                        44     AVDD       95     LED_DUPLEX
                                                                                                                                                        49     AVDD       100    LED_LINK10
                                                                                                                                                        52     AVDD       99     LED_LINK100
                                                                                                                                                        59     AVDD       98     LED_LINK1000
                                                                                                                                                        64     AVDD       92     LED_RX
                                                                                                                                                        104    AVDD       91     LED_TX
                                                                                                                                                        114    COL        35     MDC
                                                                                                                                                        37     COMA       41     MDI[0]+
                                                                                                                                                        88     CONFIG[0]  42     MDI[0]-
                                                                                                                                                        87     CONFIG[1]  46     MDI[1]+
                                                                                                                                                        86     CONFIG[2]  47     MDI[1]-
                                                                                                                                                        82     CONFIG[3]  56     MDI[2]+
                                                                                                                                                        81     CONFIG[4]  57     MDI[2]-
                                                                                                                                                        80     CONFIG[5]  61     MDI[3]+
                                                                                                                                                        79     CONFIG[6]  62     MDI[3]-
                                                                                                                                                        115    CRS        33     MDIO
                                                                                                                                                        2      DVDD       50     NC
                                                                                                                                                        6      DVDD       36     RESETn
                                                                                                                                                        12     DVDD       39     RSET
                                                                                                                                                        17     DVDD       7      RX_CLK
                                                                                                                                                        23     DVDD       4      RX_DV
                                                                                                                                                        27     DVDD       8      RX_ER
                                                                                                                                                        78     DVDD       3      RXD0
                                                                                                                                                        85     DVDD       128    RXD1
                                                                                                                                                        90     DVDD       126    RXD2
                                                                                                                                                        96     DVDD       125    RXD3
                                                                                                                                                        117    DVDD       124    RXD4
                                                                                                                                                        118    DVDD       123    RXD5
                                                                                                                                                        14     GTX_CLK    121    RXD6
                                                                                                                                                        53     HSDAC+     120    RXD7
                                                                                                                                                        54     HSDAC-     110    S_CLK+

Doc. No. MV-S100649-00, Rev. E                                                                                                                                                      CONFIDENTIAL                                 Copyright 2004 Marvell
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                                                                                                                                                                          Document Classification: Proprietary Information
                                                                                                                                                                                                                                   Signal Description
                                                                                                                                                                         128-Pin PQFP Pin Assignment List - Alphabetical by Signal Name

MARVELL CONFIDENTIAL1.8 128-Pin PQFP Pin Assignment List - Alphabetical by
      Signal Name (Continued)
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        Pin #  Pin Name  Pin #  Pin Name
                                                                                                                                                        109    S_CLK-    9      VSS
                                                                                                                                                        113    S_IN+     15     VSS
                                                                                                                                                        112    S_IN-     21     VSS
                                                                                                                                                        107    S_OUT+    22     VSS
                                                                                                                                                        105    S_OUT-    38     VSS
                                                                                                                                                        77     SEL_FREQ  40     VSS
                                                                                                                                                        70     TCK       43     VSS
                                                                                                                                                        67     TDI       45     VSS
                                                                                                                                                        72     TDO       48     VSS
                                                                                                                                                        69     TMS       51     VSS
                                                                                                                                                        68     TRSTn     55     VSS
                                                                                                                                                        10     TX_CLK    58     VSS
                                                                                                                                                        16     TX_EN     60     VSS
                                                                                                                                                        13     TX_ER     63     VSS
                                                                                                                                                        18     TXD0      65     VSS
                                                                                                                                                        19     TXD1      66     VSS
                                                                                                                                                        20     TXD2      83     VSS
                                                                                                                                                        24     TXD3      84     VSS
                                                                                                                                                        25     TXD4      93     VSS
                                                                                                                                                        26     TXD5      94     VSS
                                                                                                                                                        28     TXD6      101    VSS
                                                                                                                                                        29     TXD7      102    VSS
                                                                                                                                                        5      VDDO      103    VSS
                                                                                                                                                        11     VDDO      106    VSS
                                                                                                                                                        30     VDDO      108    VSS
                                                                                                                                                        122    VDDO      111    VSS
                                                                                                                                                        73     VDDOH     116    VSS
                                                                                                                                                        89     VDDOH     119    VSS
                                                                                                                                                        97     VDDOH     127    VSS
                                                                                                                                                        34     VDDOX     74     VSSC
                                                                                                                                                        71     VDDOX     76     XTAL1
                                                                                                                                                        1      VSS       75     XTAL2

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November 19, 2004, Advance                                                                                                                                                                                                                                  Page 43
                                                                                                                                                                         Document Classification: Proprietary Information
                         88E1111
                         Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALSection 2. Functional Description

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device is a 10/100/1000BASE-T/1000BASE-X Gigabit Ethernet transceiver.
Figure 5: 88E1111 Device Functional Block Diagram

                         D/A  Waveshape                                                              10/100/1000  TX_EN
                                  Filter                                                               Transmit   TX_ER
                                                                                                          PCS     TXD[7:0]
                                                                           Echo                                   GTX_CLK
                                                                         Canceller                                TX_CLK

MDI[3:0]+/-                                                              Near End        Trellis       Serial     S_IN+/-
                                                                         Crosstalk     Decoder       Interface    S_CLK+/-
                                                                         Canceller                                S_OUT+/-
                                                                                       Decision
                                                          Timing            Feed       Feedback
                                                          Control         Forward      Equalizer
                                                                         Equalizer
             Active Hybrid                   A/D           Skew                                      10/100/1000  RX_DV
              Gain Control                   DPLL         Control                                      Receive    RX_ER
                Baseline                                                                                 PCS      RXD[7:0]
                                                                                                                  RX_CLK
              10BASE-T                                                                                            CRS
               Receiver                                                                                           COL

                   MDC        Management      Registers        LED/      LED_LINK10     JTAG         TRSTn         Clock/   XTAL1
                   MDIO           Interface               Configuration  LED_LINK100   2.5V I/O      TCK           Reset    XTAL2
                   INTn                         Auto -                   LED_LINK1000                TDI                    RESETn
                                  Bias/      Negotiation                 LED_DUPLEX                  TMS         Low Power  125CLK
                  RSET            Test                                   LED_RX                      TDO        Down Modes
             HSDAC+/-                                                    LED_TX                                             COMA
                                                                         CONFIG[6:0]
                 TSTPT

Figure 5 shows the functional block diagram of the 88E1111 device. The transmitter and transmit PCS and PMA
blocks are more fully described on "Transmit Side Network Interface" on page 70. The receiver and receive PCS
and PMA blocks are more fully described on "Receive Side Network Interface" on page 70.

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                                                   Document Classification: Proprietary Information
                                                                                                Functional Description
                                                                            88E1111 Device Interface Description

MARVELL CONFIDENTIAL2.1 88E1111 Device Interface Description

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device supports a number of digital interfaces that support both copper and fiber-optic media. Refer
to the connection diagrams further in this section.

2.1.1 Media Interface

2.1.1.1 Copper Interface

The copper interface consists of the MDI[3:0] pins that connect to the physical media for 1000BASE-T,
100BASE-TX, and 10BASE-T modes of operation. The MDI pins should be terminated externally with 100 ohm
differential impedance and connected to an RJ-45 connector through magnetics.

The CAT 5 UTP interface requires 100 ohm differential external terminations. See the "Alaska Ultra Reference
Design Schematics" for details.

2.1.1.2 Fiber

Fiber cable connects to the fiber transceiver. The fiber transceiver is connected via the serial interface pins to the
PHY device. The PHY device is then connected to the MAC through the GMII or RGMII interfaces. The serial
interface consists of the S_IN, S_OUT, and SD pins.

The input and output buffers of the SERDES interface are internally terminated by programmable 75/50 ohm
impedance. The 75/50 OHM configuration bit can be used to select the input or output impedance. Refer to regis-
ters 26.5 or 26.6 for details. No external termination is required. The SERDES I/Os are Current Mode Logic (CML)
buffers. CML I/Os can be used to connect to other components with PECL or LVDS I/Os. See the "Reference
Design Schematics" and "Fiber Interface" application note for details.

Figure 6: CML I/Os

                            CML Outputs                                     CML Inputs

                                              Internal bias                  Internal bias

                            50/75 ohm  50/75 ohm                            50/75 ohm

                                                             S_OUT+  S_IN+
                                                             S_OUT-

                            Isink                                                               Internal bias
                                                                                    50/75 ohm
                                                                     S_IN-

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88E1111
Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 16: Serial Interface Mapping for Fiber Transceiver

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et29888E1111Description
Device
                                1.25 Gbaud transmit output - Positive and Negative
     S_OUT                     1.25 Gbaud receive input - Positive and Negative
       S_IN                    Signal Detect input from Fiber Transceiver
        SD

Signal Detect Input for Fiber Mode

The fiber transceiver's signal detect outputs are typically directly connected to the MAC and there are no signal
detect inputs to the PHY (e.g. SERDES PHY). In this case, the 88E1111 PHYs will default to signal detect always
being good. If it is desired to use the signal detect output of the fiber transceiver as an input to the 88E1111 device,
then the signal detect status will be determined by monitoring the signal detect inputs. To allow this mode of oper-
ation, Register 26.7 should be set to 1. One example of why the signal detect input might be needed is to prevent
the LEDs from falsely indicating receive or transmit activity based on noise received on the S_IN inputs when
Auto-Negotiation is disabled and no fiber cable is connected.

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                                                                                                        Functional Description
                                                                                   88E1111 Device Interface Description

2.1.2 MAC Interface

The MAC interface supports GMII/MII, RGMII/Modified MII, SGMII, and serial interface connections. These inter-
faces connect to a 10/100/1000 Mbps Media Access Controller (MAC).

                                                         Table 17: 88E1111 Device MAC Interface Pins

                                                           88E1111
                                                           Device Pins
                                                               GTX_CLK
                                                               TX_CLK
                                                               TX_ER
                                                               TX_EN
                                                               TXD[7:0]
                                                               RX_CLK
                                                               RX_ER
                                                               RX_DV
                                                               RXD[7:0]
                                                               CRS
                                                               COL
                                                               S_IN
                                                               S_CLK
                                                               S_OUT
MARVELL CONFIDENTIAL

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
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88E1111
Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL2.2 MAC Interfaces

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The following sections describes the 88E1111 device MAC Interfaces in detail.

2.2.1 Gigabit Media Independent Interface (GMII/MII)

Table 18 indicates the signal mapping of the 88E1111 device to the GMII interface. MII signaling to support
100BASE-TX and 10BASE-T modes is implemented by sharing pins of the GMII interface. The GMII/MII interface
to copper interface is selected by setting the HWCFG_MODE[3:0] to'1111'. The GMII to fiber interface is selected
by setting the HWCFG_MODE[3:0] bits to'0111'.

Table 18: GMII/MII Signal Mapping

88E1111 Device Pins             GMII      MII
GTX_CLK                         GTX_CLK   -
TX_CLK                          -         TX_CLK
TX_ER                           TX_ER     TX_ER
TX_EN                           TX_EN     TX_EN
TXD[7:0]                        TXD[7:0]  TXD[3:0]
RX_CLK                          RX_CLK    RX_CLK
RX_ER                           RX_ER     RX_ER
RX_DV                           RX_DV     RX_DV
RXD[7:0]                        RXD[7:0]  RXD[3:0]
CRS                             CRS       CRS
COL                             COL       COL

Figure 7: GMII Signal Diagram

                                MAC       GMII Interface  GTX_CLK
                                             GTX_CLK      TX_ER
                                               TX_ER      TX_EN
                                               TX_EN      TXD[7:0]
                                              TXD[7:0]    RX_CLK
                                              RX_CLK
                                               RX_ER           PHY
                                               RX_DV
                                              RXD[7:0]    RX_ER
                                                 CRS      RX_DV
                                                COL       RXD[7:0]
                                                          CRS
                                                          COL

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                                                                              Functional Description
                                                                                        MAC Interfaces

MARVELL CONFIDENTIALThe GMII and MII interfaces are fully compliant to IEEE 802.3 clauses 35 and 22, respectively. The GMII and MII
interfaces are enabled by hardware configuration bits HWCFG_MODE[3:0] that are latched at the end of hard-
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298ware reset. Refer to "Hardware Configuration" on page 63.

In 1000BASE-T mode, when the GMII interface is selected, a 125 MHz transmit clock is expected on GTX_CLK.
Although not part of the GMII interface, TX_CLK is still available and can source 25 MHz, 2.5 MHz, or 0 MHz clock
depending on the setting of register 20.6:4; and RX_CLK sources the 125 MHz receive clock. TXD[7:0] and
RXD[7:0] signals are used.

In the 100BASE-TX and 10BASE-T modes, when the MII mode is selected, both TX_CLK and RX_CLK source 25
MHz or 2.5 MHz, respectively. TXD[3:0] and RXD[3:0] signals are used. GTX_CLK and TXD[7:4] signals must be
pulled high or low and must not be left floating. RXD[7:4] pins are driven low.

Figure 8: MII Signal Diagram

                            MAC  MII Interface  TX_ER
                                   TX_ER        TX_EN
                                   TX_EN        TXD[3:0]
                                  TXD[3:0]
                                                TX_CLK
                                  TX_CLK        RX_CLK
                                  RX_CLK
                                   RX_ER             PHY
                                   RX_DV
                                  RXD[3:0]      RX_ER
                                                RX_DV
                                     CRS        RXD[3:0]
                                     COL        CRS
                                                COL

           Note
            During the transition from one speed to another, a dead time for a maximum duration of 1.5 clock cycles
            may occur on RX_CLK and TX_CLK to insure a glitch-free clock.

In GMII mode, Register 20.15 is the register bit used to block carrier extension.

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          88E1111
          Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL2.2.2 Ten-Bit Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The TBI interface pin mapping is shown below. This interface supports 1000 Mbps mode of operation. The TBI to
copper interface is selected by setting HWCFG_MODE[3:0] bits to `1101'.

Table 19: TBI Interface Pin Mapping

88E1111 Device Pin Name         TBI Spec   Description
                                Pin Name
GTX_CLK                                    125 MHz transmit clock
TX_CLK                          TBI_TXCLK  62.5 MHz receive clock - even code
                                           group
                                RCLK1      Transmit code group bit 9
                                           Transmit code group bit 8
TX_ER                           TXD9       Transmit code group bit 7 to 0
TX_EN                           TXD8       62.5 MHz receive clock - odd code group
TXD[7:0]                        TXD[7:0]   Receive code group 9
RX_CLK                          RCLK0      Receive code group 8
RX_ER                           RXD9       Receive code group 7 to 0
RX_DV                           RXD8       Valid comma detected
RXD[7:0]                        RXD[7:0]
CRS                             COMMA

Figure 9: TBI Signal Diagram

                                           TBI_TXCLK  GTX_CLK
                                           TXD9       TX_ER
                                           TXD8       TX_EN
                                           TXD[7:0]   TXD[7:0]

                                MAC        RCLK1             PHY
                                           RCLK0
                                           RXD9       TX_CLK
                                           RXD8       RX_CLK
                                           RXD[7:0]   RX_ER
                                           COMMA      RX_DV
                                                      RXD[7:0]
                                                      CRS

In 1000BASE-T mode, the 10-bit interface (TBI) can be used instead of the GMII. An additional layer of encoding
and decoding is performed in the data paths, which results in additional latency through the transceiver.

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                                                                                                                  MAC Interfaces

On the receive side, the 88E1111 presents the encoded 1000BASE-X PMA 10-bit receive code group, and the
code group is output through the GMII output pins. On the transmit side, the 88E1111 device accepts the PMA 10-
bit transmit code-group at the GMII input pins.
Any special symbols such as 1000BASE-X Auto-Negotiation link code words are ignored and treated as idle sym-
bols. For more details on 1000BASE-X, refer to IEEE 802.3 clause 36.

2.2.2.1 TBI to Copper Mode

In 1000BASE-T mode (HWCFG_MODE[3:0] bits to `1101'), the TBI can be used instead of the GMII. An additional
layer of encoding and decoding is performed in the data paths, which results in additional latency through the
transceiver.
In the TBI to copper mode, the PHY will not send to the MAC any received data from the copper cable, if the MAC
is not sending valid idles or valid data to the PHY.
MARVELL CONFIDENTIAL

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
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          Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL2.2.3 Reduced Pin Count GMII (RGMII)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device supports the RGMII specification (Version 1.2a, 9/22/2000, version 2.0, 04/2002). Various
other RGMII timing modes, with different clock to data timing, can be programmed by setting 20.1 and 20.7
described in Table 91 on page 169. See "RGMII/RTBI Delay Timing for different RGMII/RTBI timing modes" on
Page 217 for timing details. This interface reduces the interconnection between the MAC and the PHY to 12 pins.
Data paths and associated control signals are reduced, and control signals are multiplexed together.

The RGMII to copper mode is selected by setting HWCFG_MODE[3:0] bits to `1011'. Transmit and receive clocks
operate at 125 MHz, 25 MHz, and 2.5 MHz depending on the speed selected. The RGMII to fiber is selected by
setting HWCFG_MODE[3:0] bits to '0011'.

When the RGMII mode is selected, transmit control (TX_CTL) is presented on both clock edges of GTX_CLK
(TXC). Receive control (RX_CTL) is presented on both clock edges of RX_CLK (RXC).

Table 20: RGMII Signal Mapping

88E1111 Device                  RGMII Spec  Description
Pin Name                        Pin Name
                                            125 MHz, 25 MHz, or 2.5 MHz transmit clock with 50 ppm
GTX_CLK                         TXC         tolerance based on the selected speed.

TX_EN                           TX_CTL      Transmit Control Signals. TX_EN is encoded on the rising
                                            edge of GTX_CLK, TX_ER XORed with TX_EN is encoded
TXD[3:0]                        TD[3:0]     on the falling edge of GTX_CLK.

RX_CLK                          RXC         Transmit Data. In 1000BASE-T and 1000BASE-X modes,
RX_DV                           RX_CTL      TXD[3:0] are presented on both edges of GTX_CLK.
RXD[3:0]                        RD[3:0]
                                            In 100BASE-TX and 10BASE-T modes, TXD[3:0] are pre-
                                            sented on the rising edge of GTX_CLK.

                                            125 MHz, 25 MHz, or 2.5 MHz receive clock 50 ppm toler-
                                            ance derived from the received data stream and based on
                                            the selected speed.

                                            Receive Control Signals. RX_DV is encoded on the rising
                                            edge of RX_CLK, RX_ER XORed with RX_DV is encoded
                                            on the falling edge of RX_CLK.

                                            Receive Data. In 1000BASE-T and 1000BASE-X modes,
                                            RXD[3:0] are presented on both edges of RX_CLK.

                                            In 100BASE-TX and 10BASE-T modes, RXD[3:0] are pre-
                                            sented on the rising edge of RX_CLK.

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                                                                                        MAC Interfaces

MARVELL CONFIDENTIALFigure 10: RGMII Signal DiagramRGMII InterfaceGTX_CLK
                                            TXC      TX_EN
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298MACTXD[3:0]
                                         TX_CTL
                                          TD[3:0]        PHY

                                            RXC      RX_CLK
                                         RX_CTL
                                          RD[3:0]    RX_DV
                                                     RXD[3:0]

2.2.3.1 10/100 Mbps Functionality

This interface can be used to implement 10/100 Mbps Ethernet Media Independent Interface (MII) by reducing the
clock rate to 25 MHz for 100 Mbps operation, and 2.5 MHz for 10 Mbps. The GTX_CLK (TXC) signal is always
generated by the MAC, and the RX_CLK (RXC) signal is generated by the PHY.

During packet reception, RX_CLK may be stretched on either the positive or negative pulse to accommodate the
transition from the free running clock to a data synchronous clock domain. When the speed of the PHY changes,
a similar stretching of the positive or negative pulse is allowed. No glitching of the clocks is allowed during speed
transitions.

The MAC must hold TX_EN (TX_CTL) low until the MAC has ensured that TX_EN (TX_CTL) is operating at the
same speed as the PHY.

2.2.3.2 TX_ER and RX_ER Coding

See the RGMII Specifications for definitions of RX_CTL, TX_CTL, and in band status coding.

In RGMII mode, Register 20.15 is the register bit used to block carrier extension.

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          Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL2.2.4 Reduced Pin Count TBI (RTBI)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device supports RTBI. The RTBI interface pin mapping is shown below. This interface supports 1000
Mbps mode of operation. The RTBI to copper interface is selected by setting HWCFG_MODE[3:0] bits to `1001'.

Table 21: RTBI Signal Mapping

88E1111 Device Pin Name         RTBI Spec  Description
                                Pin Name
GTX_CLK                                    125 MHz transmit clock 50 ppm tolerance.
TX_EN                           TXC
                                           Transmit - Code Group bits 4 and 9. TX_EN presents
                                TD4_TD9    bit 4 on the rising edge of GTX_CLK and bit 9 on the
                                           falling edge of GTX_CLK.
TXD[3:0]                        TD[3:0]
                                           Transmit - Code Group bits 0 to 3 and 5 to 8.
RX_CLK                          RXC        TXD[3:0] runs at a double data rate with bits [3:0] pre-
RX_DV                           RD4_RD9    sented on the rising edge of GTX_CLK and bits [8:5]
                                           on the falling edge of GTX_CLK.
RXD[3:0]                        RD[3:0]
                                           125 MHz receive clock 50 ppm tolerance.

                                           Receive Data - Code Group bits 4 and 9. RX_DV pre-
                                           sents bit 4 of the 10-bit Code Group on the rising
                                           edge of RX_CLK, and bit 9 on the falling edge of
                                           RX_CLK.

                                           Receive Data. RD[3:0] run at a double data rate with
                                           bits [3:0] presented on the rising edge of RX_CLK,
                                           and bits [8:5] on the falling edge of RX_CLK.

Figure 11: RTBI Signal Diagram

                                MAC             TXC    GTX_CLK
                                             TD4_TD9   TX_EN
                                                       TXD[3:0]
                                              TD[3:0]
                                                           PHY
                                               RXC
                                           RD4_RD9     RX_CLK

                                             RD[3:0]   RX_DV
                                                       RXD[3:0]

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                                                                                    Functional Description
                                                                                              MAC Interfaces

MARVELL CONFIDENTIAL2.2.5 SGMII Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device supports the SGMII Rev. 1.7 interface to copper. This interface supports 10, 100, and 1000
Mbps modes of operation. The 88E1111 device does not need a TXCLK input as it recovers this clock from input
data. This feature has the advantage of reducing pin count, the number of traces on the board, as well as EMI and
noise generation.

On the receive side, 2 modes of operation: one with a receive clock supplied to the MAC, and one without. The
serial interface with clock is selected by setting HWCFG_MODE[3:0] bits to `0000'. The serial interface without
clock is selected by setting HWCFG_MODE[3:0] bits to `0100'. The receive clock is required for MACs that do not
have clock recovery capability. The SGMII signal mapping is shown in Table 22.

For SGMII mode, if the bypass logic brings up the fiber link, copper auto-negotiation will restart and advertise only
gigabit speed.

Table 22: SGMII Serial Interface Pin Mapping

88E1111 Device              SGMII Specification  Description
Pin Name                    Pin Name
S_OUT                      RX                   1.25 Gbaud receive output - Positive and Negative
S_CLK                      RXCLK                625 MHz receive clock
S_IN                       TX                   1.25 Gbaud transmit input - Positive and Negative

Figure 12: SGMII with Receive Reference Clock

                            MAC               SGMII interface       PHY
                                                      RX
                                                               S_OUT+/-
                                                  RXCLK        S_CLK+/-
                                                      TX       S_IN+/-

A receive reference clock is available on the S_CLK pins. This reference clock is for implementing SGMII for
MACs without receive clock recovery.

Figure 13: SGMII without Receive Reference Clock

                            MAC               SGMII interface       PHY
                                                      RX
                                                               S_OUT+/-
                                                      TX
                                                               S_IN+/-

S_CLK pins can be disabled to save power for MACs with clock recovery capability.

Copyright 2004 Marvell              CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
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                            Document Classification: Proprietary Information
88E1111
Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL2.2.6 Serial MAC Interface

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The serial MAC interface is selected by setting HWCFG_MODE[3:0] bits to `1000' or `1100'.The serial interface
signal mapping is shown in Table 23.

Two signals (RXD[0] and RXD[1]) function as signal detect outputs. These pins are asserted when the signal on
the S_OUT pins is valid.

The PHY_SIGDET pins are valid in serial interface to copper modes. Note that RXD[0] and RXD[1] only indicate
that the Alaska Ultra device is outputting a clean signal on the S_OUT pins. This is independent of whether the
copper link status is up or down.

The signals RXD[2] and RXD[3] give the real time link status of the copper side. These signals can be used as
signal detect.

Table 23: Serial MAC Interface Pin Mapping

88E1111 Device     Serial MAC Description
Pin Name
                            RX     1.25 Gbaud transmit output - Positive and Negative
          S_OUT            TX
           S_IN   PHY_SIGDET[0]   1.25 Gbaud receive input - Positive and Negative
           RXD[0]
                   PHY_SIGDET[1]   1 = S_OUT invalid
           RXD[1]                  0 = S_OUT valid code groups according to clause 36
                      Copper Link
           RXD[2]      Status [0]  1 = S_OUT valid code groups according to clause 36
                                   0 = S_OUT invalid
           RXD[3]     Copper Link
                       Status [1]  1 = Copper link down
                                   0 = Copper link up

                                   1 = Copper link up
                                   0 = Copper link down

Figure 14: Serial MAC Interface          Serial MAC            PHY
                                           Interface
                      MAC                      RX         S_OUT+/-
                                               TX         S_IN+/-
                                                          RXD[0]
                                      PHY_SIGDET[0]       RXD[1]
                                      PHY_SIGDET[1]       RXD[2]
                                   Copper Link Status[0]  RXD[3]
                                   Copper Link Status[1]

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                                Document Classification: Proprietary Information
                                                                              Functional Description
                                                            88E1111 Device Modes of Operation

MARVELL CONFIDENTIAL2.3 88E1111 Device Modes of Operation

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298Table 24 shows data rates supported by each interface.

Table 24: Data Rates Supported through each Interface

MAC Interface 10BASE-T              100BASE-TX              1000BASE-T                    Fiber

GMII                                                        HWCFG_MODE[3:0] HWCFG_MODE[3:0]

                                                            1111                          0111

MII                HWCFG_MODE[3:0] HWCFG_MODE[3:0]

                   1111             1111

TBI                                                         HWCFG_MODE[3:0]

                                                            1101

RGMII              HWCFG_MODE[3:0] HWCFG_MODE[3:0] HWCFG_MODE[3:0] HWCFG_MODE[3:0]

                   1011             1011                    1011                          0011

       RTBI        HWCFG_MODE[3:0]  HWCFG_MODE[3:0]         HWCFG_MODE[3:0]
     SGMII1        0000 or 0100     0000 or 0100            1001
Serial Interface2
                                                            HWCFG_MODE[3:0]
                                                            0000 or 0100

                                                            HWCFG_MODE[3:0]
                                                            1000 or 1100

1. Two SGMII modes are available: 1) with clock and SGMII Auto-Negotiation on, and 2) without clock and SGMII Auto-

    Negotiation on.

2. Two 1000BASE-X modes are available for the 88E1111 device: 1) legacy 88E1000S without 1000BASE-X Auto-

    Negotiation without clock, and 2) with 1000BASE-X Auto-Negotiation without clock (GBIC mode).

Table 25: Special Operation Modes

Modes1                      Hardware Configuration Setting

GMII - SGMII                HWCFG_MODE[3:0] = 1110

RGMII-SGMII                 HWCFG_MODE[3:0] = 0110

1. These modes are used for converting GMII/RGMII MAC interfaces to SGMII MAC interface.

Copyright 2004 Marvell              CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
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                            Document Classification: Proprietary Information
     88E1111
     Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIAL2.3.1 Modes of Operation for Copper Media

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device supports various modes of operation for connection to copper media. Figure 15 displays the
MAC interfaces for copper modes of operation

Figure 15: MAC to Copper Connection

                                         T

                                         r

                                88E1111  a                                               CAT 5 UTP:

MAC                             Device   n                                        RJ-45  - 10BASE-T
                                         s                                               - 100BASE-TX

                                         f                                               - 1000BASE-T

MAC Interfaces:                          o
  -GMII/MII
  -TBI/RTBI - 1000BASE-T only            r
  -SGMII
  -RGMII/Modified MII                    m
  -Serial Interface - 1000BASE-T only
                                         e

                                         r

Table 26 shows the mode to select MAC interfaces connecting to copper media.
Table 26: Mode Selection for MAC Interfaces for Copper Media

HWCFG_MODE[3:0]                 Description
               1111             GMII/MII to Copper
               1101             TBI to Copper
               1011             RGMII to Copper
               1001             RTBI to Copper
               0000             SGMII with clock to Copper
               0100             SGMII without clock to Copper
               1000             1000BASE-X with Auto-Negotiation to Copper
               1100             1000BASE-X without Auto-Negotiation to Copper

2.3.1.1 GMII/MII to Copper Mode

The GMII/MII to copper mode is selected by setting HWCFG_MODE[3:0] bits to `1111'.

2.3.1.2 TBI to Copper Mode

The TBI to copper mode is selected by setting HWCFG_MODE[3:0] bits to `1101'.

2.3.1.3 RGMII to Copper Mode

The RGMII to copper mode is selected by setting HWCFG_MODE[3:0] bits to `1011'.

2.3.1.4 RTBI to Copper Mode

The RTBI to copper mode is selected by setting HWCFG_MODE[3:0] bits to `1001'.

Doc. No. MV-S100649-00, Rev. E            CONFIDENTIAL                                   Copyright 2004 Marvell
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                                Document Classification: Proprietary Information
                                                                Functional Description
                                              88E1111 Device Modes of Operation

MARVELL CONFIDENTIAL2.3.1.5 SGMII to Copper Modes

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298There are two SGMII to copper modes, SGMII with clock, and SGMII without clock.

The SGMII with clock to copper mode is selected by setting HWCFG_MODE[3:0] bits to `0000'. The SGMII without
clock to copper mode is selected by setting HWCFG_MODE[3:0] bits to `0100'.

When the copper interface is running in 1000BASE-T mode, the serial 1.25 GHz SGMII encoding is identical to
that found in 1000BASE-X.

In 100BASE-TX and 10BASE-T modes, the SGMII interface still runs at 1.25 GHz using 1000BASE-X encoding.
However, each byte of data in the packet is repeated 10 or 100 times, respectively. The synchronizing FIFOs are
automatically enabled in these modes for both the transmit and receive paths.

The SGMII interface implements a modified 1000BASE-X Auto-Negotiation to indicate link, duplex, and speed to
the MAC. The result of the Auto-Negotiation exchange on the copper side is encoded onto the serial interface via
the modified Auto-Negotiation so that multi-port devices can adjust to the correct operating speed.

Figure 16 is an example of an 88E1111 device using the SGMII interface.

Figure 16: SGMII Interface

                                     T

                                     r

                                     a

                            88E1111  n                                               CAT 5 UTP:
                             Device                                                   - 10BASE-T
MAC      S_OUT+/-                    s                                        RJ45    - 100BASE-TX
         S_IN+/-                     f

     SGMII Interface                 o                                               - 1000BASE-T

                                     r

                                     m

                                     e

                                     r

2.3.1.6 Serial Interface (SERDES) to Copper Modes

The GBIC mode is selected by setting HWCFG_MODE[3:0] bits to `1000'. Figure 17 is an example of the device
used for a GBIC application.The GBIC/SERDES interface supports 1000 Mbps operation only.

Figure 17: Typical GBIC Application

     Switch Board                    (GBIC Module)

MAC           SERDES                 88E1111                                  Magnetics/
                                      Device
     TBI                                                                      RJ-45       CAT5 UTP
                             SERDES
                                                                                          1000BASE-T

Copyright 2004 Marvell              CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                     Page 59
                            Document Classification: Proprietary Information
                        88E1111
                        Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

The 1000BASE-X Auto-Negotiation information received from the MAC is used by the PHY to control what abili-
ties the PHY advertises on the copper side. For example, if the MAC advertises only full-duplex, but the PHY is
configured to advertise both full-duplex and half-duplex, the PHY only advertises full-duplex. The advertise regis-
ter settings or the configuration pin strap option settings are not modified, although what is advertised on the line
is now different.

After the copper Auto-Negotiation is complete, the copper side Auto-Negotiation results are sent to the MAC using
1000BASE-X Auto-Negotiation. For example, the link partner's abilities such as flow control and duplex are indi-
cated to the MAC. The MAC, based on this information, will determine the mode of operation.

This Auto-Negotiation mechanism is different from the SGMII modified 1000BASE-X Auto-Negotiation. In SGMII,
the Auto-Negotiation is completely done by the PHY. The PHY only reports the results of the Auto-Negotiation
such as speed and duplex, as well as link status to the MAC. The only way the MAC can control Auto-Negotiation
in SGMII mode is by register writes using the MDC/MDIO interface.

There is also a legacy GBIC mode that does not support 1000BASE-X Auto-Negotiation. The legacy GBIC mode
is selected by setting HWCFG_MODE[3:0] to'1100'. This legacy mode is currently used in the first generation of
the Marvell Alaska PHYs. Changing from GBIC mode to HWCFG_MODE[3:0] `1100' (1000BASE-X without
Clock without 1000BASE-X Auto-Neg to copper) does not disable serial interface Auto-Negotiation. A register
write of zero to Register 0_1.12 is necessary when switching from GBIC mode to HWCFG_MODE[3:0] `1100'.

In HWCFG_MODE[3:0] '0000', '0100', '1000', and '1100', RXD[1:0] outputs are used as signal detect to indicate
when the fiber transmitter is transmitting valid data (when the 88E1111 device is powered up and not being reset).
See Table 31 for connection details.

In HWCFG_MODE[3:0] '0000', '0100', '1000', and '1100', RXD[3:2] can be used to indicate the copper link status.
In this mode the LED_LINK10, LED_LINK100, and LED_LINK1000 pins cannot be used to indicate copper link
status because the LED_LINK10, LED_LINK100, and LED_LINK1000 toggle during configuration. The RXD[3:2]
pins must strictly indicate copper link status and not mirror the LED output. The link status will be real time status.

The definition of RXD[2] is 1 = copper link down, 0 = copper link up. The definition of RXD[3] is 0 = copper link
down, 1 = copper link up.

Note that during hardware reset it is undetermined whether the PHY will be configured in fiber or copper mode.
Until the mode is determined, RXD[3:2] should be are forced to 01. Forcing RXD[3:2] to 01 will prevent problems
and have not adverse effect on the other modes of operation.

See Table 23 for connection details.
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        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
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                                                                     88E1111 Device Modes of Operation

MARVELL CONFIDENTIAL2.3.2 Modes of Operation for Fiber Media

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298Figure 18 displays the MAC interfaces for fiber modes of operation.

Figure 18: MAC to Fiber Connection

MAC                         88E1111          S_IN+/-                     Fiber    Fiber Cable
                             Device         S_OUT+/-                 Transceiver   - 1000 BASE-LX
                                                                                   - 1000 BASE-SX
                                              SD+/-

     MAC Interfaces:                        1000BASE-X
      - GMII                                     Serial
      - RGMII
                                              Interface

There are two modes of fiber operation. Table 27 shows the mode to select digital interfaces connecting to fiber
media.

Table 27: Mode Selection for MAC Interfaces for Fiber Media

HWCFG_ MODE[3:0]            Description
0111                        GMII to Fiber
0011                        RGMII to Fiber

2.3.2.1 GMII to Fiber Mode

The GMII to fiber mode is selected by setting the HWCFG_MODE bits to '0111'. When GMII is connected to the
MAC and the serial interface is connected to a fiber transceiver, only the 1000 Mbps mode is active.

On the transmit and receive sides, data is converted and sent to and from the serial interface. This mode supports
1000BASE-X Auto-Negotiation.

2.3.2.2 RGMII to Fiber Mode

The RGMII to fiber mode is selected by setting the HWCFG_MODE bits to '0011'. In RGMII to fiber mode, 1000
Mbps Auto-Negotiation is used.

2.3.3 GMII/MII to SGMII and RGMII to SGMII Mode

The 88E1111 device supports both GMII/MII to SGMII mode and RGMII to SGMII mode. GMII/MII to SGMII mode
is selected by setting the HWCFG_MODE bits to '1110', and RGMII to SGMII mode is selected by setting the
HWCFG_MODE bits to '0110'. The GMII/MII and RGMII to SGMII mode supports all three speeds (10/100/1000).
The SGMII behaves as if it were the SGMII on the MAC side of the interface.

In the case of Auto-Negotiation enable, the SGMII Auto-Negotiation information (speed, duplex and link) received
from the PHY is used to determine the mode of operation. The speed and duplex of GMII/MII and RGMII will be
adjusted accordingly when SGMII Auto-Negotiation is completed. In GMII/MII and RGMII to SGMII modes, link is
defined to be up and the corresponding speed LED will be active when Auto-Negotiation is complete and the PHY
SGMII partner's link is up. In RGMII to SGMII mode this link up condition will be shown in the in-band status.

In the case of Auto-Negotiation disable, the speed and duplex is determined by Register 20.5:4 for speed and
Register 0_1_8 for duplex. (20.5:4 = 00 selects 10 Mbps, 01 selects 100 Mbps, 10 selects 1000 Mbps.) In GMII/
MII and RGMII to SGMII modes, the link is defined to be up when valid idles are received.

The transmit and receive FIFOs are enabled in both modes. S_CLK is enabled by default.

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2.3.4 Mode Switching

The operating mode selected at power up may be changed by writing to Register 27.3:0 with the new mode as
indicated on Table 31. Any mode change must be followed by a software reset. Operation may begin in the new
mode when the software reset is completed. There are additional register changes required that are not automati-
cally completed for some mode changes. These are summarized below:

When switching from a mode that is only capable of 1000 Mbps to a 10/100 Mbps mode, the copper Register

      4 must be set with the appropriate 10/100 Mbps advertisement.

0_1.12 must be appropriately set when changing between a serial interface to copper mode that uses Auto-

      Negotiation (HWCFG_MODE bits set to'1000' or'0x00') and one that doesn't (HWCFG_MODE bits set to
      '1100'). This is not done automatically.

Register 27.12 must be reprogrammed when changing between modes that use Serial Interface Auto-Negoti-

      ation bypass mode (HWCFG_MODE bits set to '1000', '0011' or '0111') and those that do not
      (HWCFG_MODE bits set to '0x00').

When changing MAC interfaces for auto selection, the mode programmed must always be the copper mode

      (as with the power up mode).
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        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
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                                                                              Hardware Configuration

MARVELL CONFIDENTIAL2.4 Hardware Configuration

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298Configuration options like physical address, PHY operating mode, Auto-Negotiation, MDI crossover (ENA_XC),
and physical connection type are configured by using the configuration pins

CONFIG[6:0] pins must be tied to one of the pins shown in Table 28 based on the configuration options selected.
They should not be left floating

Note

Configuration options can be overwritten by register writes, with the exception of the PHY addresses.
Configuration options are specified by tying the CONFIG[6:0] pins to the LED output, VDDO, or VSS pins.
The LED output, VDDO, and VSS pins are encoded to the values shown in Table 28.

Table 28: Pin to Constant Mapping

Pin           Bit[2:0]
VDDO          111
LED_LINK10    110
LED_LINK100   101
LED_LINK1000  100
LED_DUPLEX    011
LED_RX        010
LED_TX        001
VSS           000

The encoded values of the LED output tied to the CONFIG[6:0] pins are latched at the de-assertion of the
RESETn pin. The 88E1111 device configuration options associated to each configuration pin are shown in
Table 30.

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MARVELL CONFIDENTIALFigure 19 illustrates a common configuration connection that will enable the conditions listed in Table 29.
Table 29: CONFIG Pin Connection Example
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Pin      LED Pin                Hardware       Configuration
         Connection             Configuration
CONFIG0                         Bit Setting    PHY Address bit [2:0] = 010
CONFIG1  LED_RX                 010            Enable Pause, PHY address bit[4:3] = 10
CONFIG2  LED_LINK10             110            Auto-Neg advertise 1000BASE-T only, prefer master
CONFIG3  LED_LINK100            101            Enable MDI crossover, disable 125CLK
CONFIG4  LED_DUPLEX             011            1000BASE-X without clock with 1000BASE-X Auto-
         VSS                    000            Neg to copper (GBIC)
CONFIG5                                        Disable fiber/copper Auto-detect, Disable sleep
CONFIG6  VDDO                   111            Select TWSI interface, INT signal active high, 50
         LED_LINK1000           100            ohm SERDES (SFP application)

Figure 19: Configuration Connection Example

         CONFIG0 (010)                         (111)                              VDDO
         CONFIG1 (110)
         CONFIG2 (101)                         (110) LED_LINK10
         CONFIG3 (011)
         CONFIG4 (000)                         (101) LED_LINK100
         CONFIG5 (111)
         CONFIG6 (100)                         (100) LED_LINK1000

                                               (011) LED_DUPLEX

                                               (010)  LED_RX

                                               (001)  LED_TX

                                               (000)                              VSS

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                                                                              Hardware Configuration

MARVELL CONFIDENTIAL2.4.1 88E1111 Device Configuration Description

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298For the 88E1111 device, the encoded values of the LED output tied to the CONFIG[6:0] pins are latched at the de-
assertion of the RESETn pin. The CONFIG[6:0] inputs come out to the corresponding CONFIG pins. See
Figure 20 for details.

Figure 20: 88E1111 Device Configuration Input

                            Device Pins

                            CONFIG0                 CONFIG0

                            CONFIG1                 CONFIG1

                            CONFIG2                 CONFIG2

                            CONFIG3                 CONFIG3

                            CONFIG4                 CONFIG4

                            CONFIG5                 CONFIG5

                            CONFIG6                 CONFIG6

The 88E1111 device configuration options associated to each configuration pin are shown in Table 30.
Table 30: 88E1111 Device Pin to Configuration Bit Mapping

          Pin            Bit[2]                    Bit[1]              Bit[0]
CONFIG0        PHYADR[2]1                PHYADR[1]1          PHYADR[0]1
CONFIG1        ENA_PAUSE                 PHYADR[4]1          PHYADR[3]1

CONFIG2        ANEG[3]                   ANEG[2]             ANEG[1]

CONFIG3        ANEG[0]                   ENA_XC              DIS_125

CONFIG4        HWCFG_MODE[2]             HWCFG_MODE[1]       HWCFG_MODE[0]

CONFIG5        DIS_FC                    DIS_SLEEP           HWCFG_MODE[3]

CONFIG6        SEL_TWSI                  INT_POL             75/50 OHM

1. For the TWSI device address, the lower 5 bits (PHYADR[4:0]), are latched during hardware

    reset, and the device address bits ([6:5]) are fixed at `10'.

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MARVELL CONFIDENTIALRefer to Table 31 for a detailed description of the 88E1111 device configuration options.
Table 31: 88E1111 Device Configuration Register Definitions
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
Configuration Description

PHYADR[4:0]  PHY Address.
             PHY Address in MDC/MDIO mode
             Lower 5 address bits are used in bi-directional data transfer mode

ENA_PAUSE    Enable Pause.
             0 = Default register 4.11:10 to 00 - copper
             1 = Default register 4.11:10 to 11 - copper
             0 = Default register 4.8:7 to 00 - fiber
             1 = Default register 4.8:7 to 11 - fiber

ANEG[3:0]    Auto-Negotiation Configuration for copper modes. ANEG[3:0] determines whether
             Auto-Negotiation should be turned on, Master/Slave preference, and the speed and
             duplex at which to run. ANEG [3:2] also determines duplex advertised in 1000BASE-X
             mode.
             0000 = Forced 10BASE-T half-duplex
             0001 = Forced 10BASE-T full-duplex
             0010 = Forced 100BASE-TX half-duplex
             0011 = Forced 100BASE-TX full-duplex
             0100 = Auto-Neg, advertise only 1000BASE-T half-duplex, forced Master
             0101 = Auto-Neg, advertise only 1000BASE-T half-duplex, forced Slave
             0110 = Auto-Neg, advertise only 1000BASE-T half-duplex, preferred Master
             0111 = Auto-Neg, advertise only 1000BASE-T half-duplex, preferred Slave
             1000 = Auto-Neg, advertise only 1000BASE-T full-duplex, forced Master
             1001 = Auto-Neg, advertise only 1000BASE-T full-duplex, forced Slave
             1010 = Auto-Neg, advertise only 1000BASE-T full-duplex, preferred Master
             1011 = Auto-Neg, advertise only 1000BASE-T full-duplex, preferred Slave
             1100 = Auto-Neg, advertise all capabilities, forced Master
             1101 = Auto-Neg, advertise all capabilities, forced Slave
             1110 = Auto-Neg, advertise all capabilities, prefer Master
             1111 = Auto-Neg, advertise all capabilities, prefer Slave

ANEG[3:2]    Auto-Negotiation Configuration for fiber modes. ANEG[3:2] determines whether
             Auto-Negotiation should be turned on, and the speed and duplex at which to run.

             01 = Forced 1000BASE-X half-duplex

             10 = Forced 1000BASE-X full-duplex

             11 = Auto-Negotiation enabled, 1000BASE-X full-duplex/Auto-Negotiation enabled,
             1000BASE-X half-duplex1

1. For Auto-Negotiation, half-duplex, set ANEG[3:2] = 11 AND change to half-duplex by disabling full-duplex in Reg-

    ister bit 0.8, and by disabling full-duplex advertisement in Register bit 4.5.

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MARVELL CONFIDENTIALTable 31: 88E1111 Device Configuration Register Definition (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298ConfigurationDescription
ENA_XC
DIS_125                                                                                                                                                 Enable Crossover. ENA_XC selects whether the MDI crossover function is enabled. If
HWCFG                                                                                                                                                   the MDI crossover function is disabled, then the device assumes the MDI configuration.
MODE[3:0]                                                                                                                                               0 = Disable
                                                                                                                                                        1 = Enable
DIS_FC
DIS_SLEEP                                                                                                                                               Disable 125MHz clock.
                                                                                                                                                        0 = Enable 125CLK
                                                                                                                                                        1 = Disable 125CLK

                                                                                                                                                        Hardware Configuration Mode. HWCFG_MODE[3:0] specifies the operating mode of
                                                                                                                                                        the 88E1111 device. Modes 0001, 0101, 1001, 1101, 0111, 1111, 0011, and 1011 can be
                                                                                                                                                        overridden if the automatic selection of the copper/fiber interface is enabled (e.g. if GMII
                                                                                                                                                        to copper is selected but the PHY detects energy on the fiber lines, the mode will
                                                                                                                                                        become GMII to fiber if DIS_FC = 0).
                                                                                                                                                        0000 = SGMII with Clock with SGMII Auto-Neg to copper
                                                                                                                                                        0100 = SGMII without Clock with SGMII Auto-Neg to copper
                                                                                                                                                        1000 = 1000BASE-X without Clock with 1000BASE-X Auto-Neg to copper (GBIC)
                                                                                                                                                        1100 = 1000BASE-X without Clock without 1000BASE-X Auto-Neg to copper
                                                                                                                                                        0001 = Reserved
                                                                                                                                                        0101 = Reserved
                                                                                                                                                        1001 = RTBI to copper
                                                                                                                                                        1101 = TBI to copper
                                                                                                                                                        0010 = Reserved
                                                                                                                                                        0110 = RGMII to SGMII
                                                                                                                                                        1010 = Reserved
                                                                                                                                                        1110 = GMII to SGMII
                                                                                                                                                        0011 = RGMII to Fiber
                                                                                                                                                        0111 = GMII to Fiber
                                                                                                                                                        1011 = RGMII to copper
                                                                                                                                                        1111 = GMII to copper

                                                                                                                                                        Disable fiber/copper interface. DIS_FC is used to enable or disable the automatic
                                                                                                                                                        selection of the fiber/copper interface. (The PHY automatically switches between the
                                                                                                                                                        fiber and copper interface based on energy detected on those lines, and if Auto-Negoti-
                                                                                                                                                        ation is complete.)
                                                                                                                                                        0 = Enable fiber/copper auto selection
                                                                                                                                                        1 = Disable fiber/copper auto selection

                                                                                                                                                        Energy detect. DIS_SLEEP is used to enable or disable energy detect.
                                                                                                                                                        0 = Enable energy detect
                                                                                                                                                        1 = Disable energy detect

Copyright 2004 Marvell                                                                                                                                          CONFIDENTIAL                            Doc. No. MV-S100649-00, Rev. E
November 19, 2004, Advance                                                                                                                                                                                                                 Page 67
                                                                                                                                                        Document Classification: Proprietary Information
               88E1111
               Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver

MARVELL CONFIDENTIALTable 31: 88E1111 Device Configuration Register Definitions (Continued)

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298ConfigurationDescription
SEL_TWSI
               Interface select. SEL_TWSI selects whether the MDC/MDIO interface or the Two-Wire
INT_POL        Serial Interface (TWSI) is enabled.
75/50 OHM      0 = Select MDC/MDIO interface
               1 = Select Two-Wire Serial Interface

               Interrupt polarity
               0 = INTn signal is active HIGH
               1 = INTn signal is active LOW

               Termination resistance. Selects default value 50  or 75  fiber (or SGMII) input or
               output impedance. Refer to Register 26.6 and 26.5 for details.
               0 = 50 ohm termination for fiber
               1 = 75 ohm termination for fiber

Doc. No. MV-S100649-00, Rev. E            CONFIDENTIAL                                 Copyright 2004 Marvell
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                                Document Classification: Proprietary Information
                                                                              Functional Description
                                                                                  Synchronizing FIFO

MARVELL CONFIDENTIAL2.5 Synchronizing FIFO

        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298The 88E1111 device controls transmit and receive synchronizing FIFOs to reconcile frequency differences
between the clocks in all MAC interfaces, the serial interface, the management interface, and internal clocks. The
depth of the transmit and receive FIFOs can be independently programmed by programming register bits
16.15:12. See the "Alaska Ultra FAQs" for details on how to calculate required FIFO depth and the details of the
different clocks used for transmit and receive in each mode of operation.

The FIFO depths can be increased in length by programming Register 16.15:12 to support longer frames. The
88E1111 device can handle jumbo frame sizes up to 10 Kbytes with up to 150 PPM clock jitter. The deeper the
FIFO depth, the higher the latency will be.

Table 32 shows when transmit and receive FIFOS are enabled or disabled for each mode.

Table 32: FIFO Enable/Disable based on the Mode Selected

Mode of Operation           10BASE-T  100BASE-T 1000BASE-T 1000BASE-X

                            TX   RX   TX   RX   TX                            RX   TX  RX

                            FIFO FIFO FIFO FIFO FIFO FIFO FIFO FIFO

GMII/MII                    Off  Off  Off  Off  On                            Off  On  On

TBI                         -    -    -    -    On                            On   -   -

RGMII/Modified MII          On   Off  On   Off  On                            Off  On  On

RTBI                        -    -    -    -    On                            On   -   -

SGMII                       On   On   On   On   On                            On   -   -
Serial Interface1
                            -    -    -    -    On                            On   -   -

1. Two 1000BASE-X modes are available for the 88E1111 device: 1) legacy 88E1000S without 1000BASE-X Auto-

    Negotiation without clock, and 2) with 1000BASE-X Auto-Negotiation without clock (GBIC mode).

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November 19, 2004, Advance                                                                                     Page 69
                            Document Classification: Proprietary Information
MARVELL CONFIDENTIAL                                                                                                                                                            88E1111
                                                                                                                                                                                Integrated 10/100/1000 Ultra Gigabit Ethernet Transceiver
        MARV1E6LmLxC09OvN8F8I2D-eE2NaTIqhA4L,wUn *NDMEEAmRRbVeN1Ed6DLdAmLe#xdC019PO2lv1aN80nF8I1e2t2D-9eE82NaTIqhA4L,wUn *NDEEmRbeNdDdAe#d1P2l1a0n1et298
                                                                                                                                                        2.6 Copper Media Transmit and Receive Functions

                                                                                                                                                        The transmit and receive paths for the 88E1111 device are described in the following sections.

                                                                                                                                                        2.6.1 Transmit Side Network Interface

                                                                                                                                                        2.6.1.1 Multi-mode TX Digital to Analog Converter

                                                                                                                                                        The 88E1111 device incorporates a multi-mode transmit DAC to generate filtered 4D PAM 5, MLT3, or Manches-
                                                                                                                                                        ter coded symbols. The transmit DAC performs signal wave shaping to reduce EMI. The transmit DAC is designed
                                                                                                                                                        for very low parasitic loading capacitances to improve the return loss requirement, which allows the use of low
                                                                                                                                                        cost transformers.

                                                                                                                                                        2.6.1.2 Slew Rate Control and Waveshaping

                                                                                                                                                        In 1000BASE-T mode, partial response filtering and slew rate control is used to minimize high frequency EMI. In
                                                                                                                                                        100BASE-TX mode, slew rate control is used to minimize high frequency EMI. In 10BASE-T mode, the output
                                                                                                                                                        waveform is pre-equalized via a digital filter.

                                                                                                                                                        2.6.2 Encoder

                                                                                                                                                        2.6.2.1 1000BASE-T

                                                                                                                                                        In 1000BASE-T mode, the transmit data bytes are scrambled to 9-bit symbols and encoded into 4D PAM 5 sym-
                                                                                                                                                        bols. Upon initialization, the initial scrambling seed is determined by the PHY address. This prevents multiple
                                                                                                                                                        88E1111 device from outputting the same sequence during idle, which helps to reduce EMI.

                                                                                                                                                        2.6.2.2 100BASE-TX

                                                                                                                                                        In 100BASE-TX mode, the transmit data stream is 4B/5B encoded, serialized, and scrambled. Upon initialization,
                                                                                                                                                        the initial scrambling seed is determined by the PHY address. This prevents multiple 88E1111 device from output-
                                                                                                                                                        ting the same sequence during idle, which helps to reduce EMI.

                                                                                                                                                        2.6.2.3 10BASE-T

                                                                                                                                                        In 10BASE-T mode, the transmit data is serialized and converted to Manchester encoding.

                                                                                                                                                        2.6.3 Receive Side Network Interface

                                                                                                        &nbs