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88ALP01-xx-TFJ1C000

器件型号:88ALP01-xx-TFJ1C000
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厂商名称:MARVELL [Marvell Technology Group Ltd.]
厂商官网:http://www.marvell.com/
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器件描述

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88ALP01-xx-TFJ1C000器件文档内容

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        88ALP01

          PCI to NAND, SD and Camera Host
          Controller

           Datasheet

Marvell. Moving Forward Faster             Doc. No. MV-S103921-00, Rev.
                                           July 17, 2007

                                           Document Classification: Proprietary Information
88ALP01
Datasheet

Document Conventions

                  Note: Provides related information or information of special importance.

Caution: Indicates potential damage to hardware or software, or loss of data.

Warning: Indicates a risk of personal injury.

Document Status                Technical Publication: x.xx

Doc Status: Preliminary

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Doc. No. MV-S103921-00 Rev.   Document Classification: Proprietary Information             Copyright 2007 Marvell
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                                                                                  88ALP01

                                      PCI to NAND, SD and Camera Host Controller

                                                                                                   Datasheet

PRODUCT OVERVIEW

Overview                                                         SD/SDIO controller
                                                                Standard camera interface controller
The Marvell single-chip 88ALP01 triple function device     Each function operating independently:
integrates a NAND flash controller (with Reed-Solomon            Dedicated driver
ECC), an SD/SDIO controller, and a CMOS Camera                   Separated configuration registers
Module Interface Controller (CCIC). The device is ideally       Separated buffers
suited for laptop computing devices and other embedded          Separated controls
applications.                                               All functions have host interrupt capability
                                                            Interrupts OR together and sent to INTAn
The 88ALP01 package is optimized for 32-bit PCI             On-chip generated power-on reset
clients. The small 128-pin TQFP package with low pin        NAND Flash controller supports both DMA and PIO
count minimizes board space, simplifies signal routing,        modes
and reduces the number of required PCB layers,              SD controller supports DMA and PIO modes
resulting in cost-effective motherboard and low profile     Camera interface controller supports DMA data
system implementations.                                        transfer

The 88ALP01 is optimized for maximum throughput and        NAND Controller
low PCI Bus and CPU utilization. Adequate on-chip
memory buffers enable efficient PCI bus cycles and data     Configurable to interface with different 8-bit NAND
buffering and eliminates the need for external memory.         Flash devices (Samsung and Toshiba)
Direct Memory Address (DMA)-based burst data transfer
reduces CPU and PCI bus utilization and improves            Supports either 512 byte or 2 KB page sizes
overall system performance.                                 Configurable to work with different single chip NAND

General Features                                               Flash sizes from 128 Mbit to 64 Gbit
                                                            Basic NAND Flash functions:
PCI Interface
                                                                Page program/read
Fully compliant with PCI v2.3, 32-bit, 33 MHz                   Block erase
                                                                Random program/read
Note  66 MHz support is pending final analysis of                ID read
      PCI timing.                                                Status read
                                                                Reset and lock
Programmable cache line size                               Supports hardware ECC (Reed-Solomon algorithm)
3.3V signalling                                                 4 bit-symbol detection and correction
PCI Bus master                                                 12-bit per symbol with data automatic packing
Burst transfer
Supports DMA and PIO operations                           SD/SDIO
Supports PCI power states
Supports three functions in a chip:                        Supports 1-bit/4-bit SD, SDIO cards
                                                            Up to 48 MHz for SD
      NAND Flash Controller                                Supports interrupts for information exchange between

                                                               host and cards

Copyright 2007 Marvell              Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                                Page 3
      88ALP01
      Datasheet

Supports read wait commands in SD cards       Camera Interface
Hardware Cyclic Redundancy Check (CRC)
                                                Supports high-resolution CMOS camera module
    generating and checking                     Supports both RGB and YUV formats
Supports DMA and PIO operations                Standard 8-wire camera interfaces
Suspend and resume in SDIO cards               DMA pixel data transfer
                                                Host interrupt capability
Note  Only SDMEM card has been tested at this   Supports programmable pixel clock
      time.
                                               Package

                                                14mm x 14mm, 128 TQFP (EPAD)
                                                Lead-free package available

Doc. No. MV-S103921-00 Rev.   Document Classification: Proprietary Information  Copyright 2007 Marvell
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                                                                              Table of Contents

Table of Contents

Product Overview ....................................................................................................................................... 3

1    Signal Description ....................................................................................................................... 21

1.1  Signal Diagram................................................................................................................................................21

1.2  128-Pin TQFP Package ..................................................................................................................................22

1.3  Pin Description ................................................................................................................................................23

2    Functional Description................................................................................................................ 29

2.1  System Overview ............................................................................................................................................29

     2.1.1 System Component Description .......................................................................................................29

     2.1.1.1 Power Supplies ..................................................................................................................29

     2.1.1.2 External Reference Clock...................................................................................................30

     2.1.1.3 External TWSI EEPROM (VPD) .........................................................................................30

2.2  Functional Overview........................................................................................................................................30

     2.2.1 PCI Bus Interface Unit ......................................................................................................................30

     2.2.1.1 Slave Access to Configuration Space ................................................................................31

     2.2.1.2 Slave Access to Memory Resources..................................................................................31

     2.2.1.3 Master Access ....................................................................................................................31

     2.2.1.4 Parity Generation/Check ....................................................................................................32

     2.2.2 NAND Flash Controller .....................................................................................................................33

     2.2.2.1 Write Operations ................................................................................................................33

     2.2.2.2 Read Operations ................................................................................................................33

     2.2.3 SDIO Host Controller ........................................................................................................................38

     2.2.3.1 Features .............................................................................................................................39

     2.2.3.2 SD Bus Protocol Description ..............................................................................................39

     2.2.3.3 Special Bus Transactions ...................................................................................................40

     2.2.3.4 Card Detection ...................................................................................................................44

     2.2.4 CMOS Camera Interface Controller..................................................................................................45

     2.2.4.1 Features .............................................................................................................................45

     2.2.4.2 I/O Signals..........................................................................................................................45

     2.2.4.3 Interface Modes..................................................................................................................46

     2.2.4.4 Input/Output Matrix .............................................................................................................47

     2.2.4.5 Video Timing Reference Codes (SAV and EAV)................................................................47

     2.2.4.6 RGB Input Data Formats ....................................................................................................48

     2.2.4.7 CCIC Recommended Programming Sequence .................................................................49

     2.2.5 VPD Serial EEPROM........................................................................................................................49

     2.2.5.1 VPD Serial EEPROM Loader .............................................................................................50

     2.2.5.2 VPD Two-Wire Serial Interface ..........................................................................................51

     2.2.6 Device Reset ....................................................................................................................................52

     2.2.7 Reset Configuration ..........................................................................................................................52

     2.2.8 Clock Generation/Distribution ...........................................................................................................52

     2.2.9 PME on Wake up event ....................................................................................................................52

     2.2.9.1 Power Management Support..............................................................................................53

     2.2.9.2 PCI Device Power States ...................................................................................................53

     2.2.9.3 Wake-Up Sequence ...........................................................................................................53

     2.2.10 Clock Run (CLK_RUNn) ...................................................................................................................54

     2.2.11 Power on Reset Delay ......................................................................................................................54

Copyright 2007 Marvell    Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                      Page 5
     88ALP01
     Datasheet

3    Register Description ................................................................................................................... 55

3.1  Registers Introduction .....................................................................................................................................55

     3.1.1 Register Conventions .......................................................................................................................55

3.2  PCI Configuration Register File.......................................................................................................................56

     3.2.1 Configuration Data Access ...............................................................................................................56

     3.2.2 PCI Header Region...........................................................................................................................57

     3.2.2.1 Vendor ID Register .............................................................................................................60

     3.2.2.2 Device ID Register .............................................................................................................60

     3.2.2.3 Command Register ............................................................................................................60

     3.2.2.4 Status Register ...................................................................................................................62

     3.2.2.5 Revision ID Register...........................................................................................................63

     3.2.2.6 Class Code Register ..........................................................................................................63

     3.2.2.7 Cache Line Register ...........................................................................................................64

     3.2.2.8 Latency Timer Register ......................................................................................................64

     3.2.2.9 Header Type Register ........................................................................................................65

     3.2.2.10 Built-in Self Test Register ...................................................................................................65

     3.2.2.11 Base Address Register (1st) ..............................................................................................65

     3.2.2.12 Subsystem Vendor ID Register ..........................................................................................66

     3.2.2.13 Subsystem ID Register.......................................................................................................66

     3.2.2.14 New Capabilities Pointer ....................................................................................................67

     3.2.2.15 Interrupt Line Register ........................................................................................................67

     3.2.2.16 Interrupt Pin Register .........................................................................................................67

     3.2.2.17 Min_Gnt Register ...............................................................................................................68

     3.2.2.18 Max_Lat Register ...............................................................................................................68

     3.2.2.19 Expansion ROM Base Address Register ...........................................................................68

     3.2.3 Device Dependent Region ................................................................................................................68

     3.2.3.1 SD Slot Information Register ..............................................................................................69

     3.2.3.2 Access Control and VPD Control Registers .......................................................................69

     3.2.3.3 Power Management Capability ID Register .......................................................................71

     3.2.3.4 Power Management Next Item Pointer ..............................................................................71

     3.2.3.5 Power Management Capabilities Register .........................................................................72

     3.2.3.6 Power Management Control/Status Register .....................................................................73

     3.2.3.7 Power Management Data Register ....................................................................................74

     3.2.3.8 Power Management Data Table.........................................................................................74

     3.2.3.9 VPD Capability ID Register ................................................................................................75

     3.2.3.10 VPD Next Item Pointer .......................................................................................................75

     3.2.3.11 VPD Address Register .......................................................................................................75

     3.2.3.12 VPD Data Register .............................................................................................................76

     3.2.3.13 VPD Serial EEPROM Loader Control Register ..................................................................76

     3.2.3.14 MSI Capability ID Register (MSI Cap ID) ...........................................................................76

     3.2.3.15 MSI Next Item Pointer ........................................................................................................77

     3.2.3.16 MSI Message Control .........................................................................................................77

     3.2.3.17 MSI Message Address .......................................................................................................78

     3.2.3.18 MSI Message Data .............................................................................................................79

     3.2.3.19 Calibration Control Register ...............................................................................................79

     3.2.3.20 Calibration Status Register.................................................................................................80

     3.2.3.21 Discard Counter Register ...................................................................................................80

     3.2.3.22 Retry Counter Register.......................................................................................................80

3.3  Global Control Registers .................................................................................................................................81

     3.3.1 Register Map ....................................................................................................................................81

     3.3.2 Register Descriptions........................................................................................................................81

     3.3.2.1 Control/Status.....................................................................................................................81

     3.3.2.2 Interrupt Source Register ...................................................................................................83

     3.3.2.3 Interrupt Mask Register ......................................................................................................83

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                                                                              Table of Contents

     3.3.2.4 Interrupt HW Error Source Register ...................................................................................84
     3.3.2.5 Interrupt HW Error Mask Register ......................................................................................85
     3.3.2.6 PLL Control Register ..........................................................................................................85
     3.3.2.7 Block Control Register........................................................................................................86
     3.3.2.8 GPIO Functional Control Register ......................................................................................86
     3.3.2.9 Test Control Register .........................................................................................................87
     3.3.2.10 General Purpose I/O Register ............................................................................................87
     3.3.2.11 VPD TWSI (HW) Registers ................................................................................................88
     3.3.2.12 VPD TWSI (SW) Register ..................................................................................................89

3.4  NAND Flash Unit .............................................................................................................................................90

     3.4.1 Register Map ....................................................................................................................................90

     3.4.2 Registers...........................................................................................................................................91

3.5  SDIO Host Controller Registers ....................................................................................................................101

     3.5.1 Register Map ..................................................................................................................................101

3.6  CMOS Camera Interface Controller ..............................................................................................................124

     3.6.1 Register Map ..................................................................................................................................124

     3.6.2 Register Descriptions......................................................................................................................125

4    Mechanical Drawings ................................................................................................................140

5    Electrical Specifications ...........................................................................................................141

5.1  Absolute Maximum Ratings ..........................................................................................................................141

5.2  Recommended Operating Conditions ...........................................................................................................141

5.3  Package Thermal Conditions ........................................................................................................................142

5.4  DC Electrical Characteristics.........................................................................................................................142

     5.4.1 Current Consumption AVDD_PLL ..................................................................................................142

     5.4.2 Current Consumption VDD .............................................................................................................143

     5.4.3 Current Consumption VDDO ..........................................................................................................143

     5.4.4 Current Consumption VDDOC........................................................................................................143

5.5  Input Clock Specifications .............................................................................................................................143

5.6  Internal Resistors ..........................................................................................................................................144

5.7  PCI Bus Interface Unit...................................................................................................................................144

     5.7.1 DC Electricals .................................................................................................................................144

     5.7.2 AC Electricals .................................................................................................................................145

     5.7.3 Protocol Timing ...............................................................................................................................145

5.8  NAND Flash Controller..................................................................................................................................146

     5.8.1 DC Electricals .................................................................................................................................146

     5.8.2 Protocol Timing ...............................................................................................................................146

5.9  SDIO .............................................................................................................................................................149

     5.9.1 DC Electricals .................................................................................................................................149

     5.9.2 Protocol Timing ...............................................................................................................................150

5.10 CMOS Camera Interface...............................................................................................................................152
            5.10.1 DC Electricals .................................................................................................................................152
            5.10.2 Protocol Timing ...............................................................................................................................152

5.11 JTAG Test Interface ......................................................................................................................................153
            5.11.1 DC Electricals .................................................................................................................................153
            5.11.2 Protocol Timing ...............................................................................................................................154

5.12 GPIO .............................................................................................................................................................155
            5.12.1 DC Electricals .................................................................................................................................155
            5.12.2 LED Mode .......................................................................................................................................155

Copyright 2007 Marvell    Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                      Page 7
     88ALP01
     Datasheet

6    Part Order Numbering/Package Marking ................................................................................156

6.1  Part Order Numbering ...................................................................................................................................156

6.2  Package Marking ..........................................................................................................................................157

A    Acronyms and Abbreviations...................................................................................................158

Doc. No. MV-S103921-00 Rev.   Document Classification: Proprietary Information  Copyright 2007 Marvell
Page 8                                                                           July 17, 2007, Preliminary
                                                                              List of Tables

List of Tables

1 Signal Description ............................................................................................................................ 21

1.1  Signal Diagram................................................................................................................................................21

1.2  128-Pin TQFP Package ..................................................................................................................................22

1.3  Pin Description ................................................................................................................................................23

     Table 1: Pin Type Definitions ..........................................................................................................................23

     Table 2: SD/SDIO Interface (3.3V) .................................................................................................................23

     Table 3: PCI Interface (3.3V) ..........................................................................................................................24

     Table 4: NAND Flash (3.3V) ...........................................................................................................................25

     Table 5: Camera Interface (2.5 or 3.3V) .........................................................................................................26

     Table 6: VPD TWSI (Serial EEPROM, 3.3V) ..................................................................................................26

     Table 7: Main Clock Interface (PLL, 3.3V) ......................................................................................................27

     Table 8: GPIO Interface (3.3V) .......................................................................................................................27

     Table 9: Joint Test Action Group (JTAG) and Test Interface (3.3V) ...............................................................27

     Table 10: Core VDD Control (1.2V) ..................................................................................................................28

     Table 11: Power and Ground............................................................................................................................28

2 Functional Description..................................................................................................................... 29

2.1  System Overview ............................................................................................................................................29

2.2  Functional Overview........................................................................................................................................30

     Table 12: Samsung Type 1 NAND Flash Device Command Sets and Support ...............................................35

     Table 13: Samsung Type 2 NAND Flash Device Command Sets and Support ...............................................35

     Table 14: CCIC Chip-Level I/O Signal Descriptions (2.5V or 3.3V) ..................................................................45

     Table 15: Supported Interface Modes ..............................................................................................................46

     Table 16: Color I/O Matrix.................................................................................................................................47

     Table 17: Video Timing Reference Codes ........................................................................................................47

     Table 18: Bits States ........................................................................................................................................47

     Table 19: 8-bit RGB 5:6:5 Input Data Format ...................................................................................................48

     Table 20: 8-bit YCbCr 4:2:2 Input Data Format ................................................................................................48

     Table 21: Data Format of First 8 byte Block within Serial EEPROM ................................................................51

     Table 22: 88ALP01 Configuration Pins.............................................................................................................52

     Table 23: Device Power Status ........................................................................................................................53

3 Register Description......................................................................................................................... 55

3.1  Registers Introduction .....................................................................................................................................55

     Table 24: Register Type Definitions..................................................................................................................55

3.2  PCI Configuration Register File.......................................................................................................................56

     Table 25: PCI Header Region Overview...........................................................................................................57

     Table 26: PCI Header Region Register Map ....................................................................................................58

     Table 55: Power Management Data Table .......................................................................................................74

3.3  Global Control Registers .................................................................................................................................81

Copyright 2007 Marvell    Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                      Page 9
     88ALP01
     Datasheet

     Table 71: Global Control Register Map ............................................................................................................81

3.4  NAND Flash Unit .............................................................................................................................................90

     Table 86: NAND Flash Unit Registers ..............................................................................................................90

3.5  SDIO Host Controller Registers ....................................................................................................................101

     Table 114: SDIO Host Controller Register Map................................................................................................101

3.6  CMOS Camera Interface Controller ..............................................................................................................124

     Table 159: CMOS Camera Interface Controller Register Map .........................................................................124

4 Mechanical Drawings .....................................................................................................................140

5 Electrical Specifications ................................................................................................................141

5.1  Absolute Maximum Ratings ..........................................................................................................................141

     Table 183: Absolute Maximum Ratings ............................................................................................................141

5.2  Recommended Operating Conditions ...........................................................................................................141

     Table 184: Recommended Operating Conditions.............................................................................................141

5.3  Package Thermal Conditions ........................................................................................................................142

     Table 185: 14 x 14 mm TQFP Package ...........................................................................................................142

5.4  DC Electrical Characteristics.........................................................................................................................142

     Table 186: Current Consumption AVDD_PLL ..................................................................................................142

     Table 187: Current Consumption VDD .............................................................................................................143

     Table 188: Current Consumption VDDO ..........................................................................................................143

     Table 189: Current Consumption VDDOC........................................................................................................143

5.5  Input Clock Specifications .............................................................................................................................143

     Table 190: 24 MHz Reference Clock Timing ....................................................................................................143

5.6  Internal Resistors ..........................................................................................................................................144

     Table 191: Internal Resistors ............................................................................................................................144

5.7  PCI Bus Interface Unit...................................................................................................................................144

     Table 192: PCI Bus Interface Unit DC Specifications .......................................................................................144

     Table 193: PCI Bus Interface Unit AC Specifications .......................................................................................145

     Table 194: 66 and 33 MHz PCI Timing.............................................................................................................145

5.8  NAND Flash Controller..................................................................................................................................146

     Table 195: NAND Flash DC Specifications ......................................................................................................146

     Table 196: NAND Flash Timing ........................................................................................................................148

5.9  SDIO .............................................................................................................................................................149

     Table 197: SDIO DC Specifications..................................................................................................................149

     Table 198: SDIO Low Speed Timing ................................................................................................................150

     Table 199: SDIO High Speed Timing ...............................................................................................................151

5.10 CMOS Camera Interface...............................................................................................................................152

     Table 200: CMOS Camera Interface DC Specifications ...................................................................................152

     Table 201: CMOS Camera Timing ...................................................................................................................153

5.11 JTAG Test Interface ......................................................................................................................................153

     Table 202: JTAG Test Interface DC Specifications for 3.3V Signaling .............................................................153

     Table 203: JTAG Timing ...................................................................................................................................154

5.12 GPIO .............................................................................................................................................................155

Doc. No. MV-S103921-00 Rev.   Document Classification: Proprietary Information  Copyright 2007 Marvell
Page 10                                                                          July 17, 2007, Preliminary
                                                                              List of Tables

     Table 204: GPIO DC Specifications for 3.3V Signaling ....................................................................................155
     Table 205: LED Mode .......................................................................................................................................155

6 Part Order Numbering/Package Marking......................................................................................156

6.1  Part Order Numbering ...................................................................................................................................156

     Table 206: 88ALP01 Part Order Options ..........................................................................................................156

6.2  Package Marking ..........................................................................................................................................157

     Table 207: Acronyms and Abbreviations ..........................................................................................................158

Copyright 2007 Marvell    Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                    Page 11
     88ALP01
     Datasheet

List of Figures

1 Signal Description ........................................................................................................................... 21

1.1  Signal Diagram................................................................................................................................................21

     Figure 1: Signal Diagram .................................................................................................................................21

1.2  128-Pin TQFP Package ..................................................................................................................................22

     Figure 2: TQFP Pinout .....................................................................................................................................22

1.3  Pin Description ................................................................................................................................................23

2 Functional Description.................................................................................................................... 29

2.1  System Overview ............................................................................................................................................29

     Figure 3: 88ALP01 System Diagram ...............................................................................................................29

2.2  Functional Overview........................................................................................................................................30

     Figure 4: 88ALP01 Functional Block Diagram .................................................................................................30

     Figure 5: NAND Flash Controller Block Diagram ............................................................................................34

     Figure 6: NAND Flash .....................................................................................................................................34

     Figure 7: Reed-Solomon ECC Diagram ..........................................................................................................36

     Figure 8: SDIO Host Block Diagram ................................................................................................................39

     Figure 9: "No Response" and "No Data" Operation .........................................................................................40

     Figure 10: Multiple Block Read Operation .........................................................................................................40

     Figure 11: Multiple Block Write with Card Busy Operation ................................................................................40

     Figure 12: Read Wait Controlled by Stopping Clock..........................................................................................41

     Figure 13: Command Token Format ..................................................................................................................41

     Figure 14: Response Token Format .................................................................................................................42

     Figure 15: Data Packet Format, Standard Bus (Only DAT0 Used)....................................................................42

     Figure 16: Data Packet Format, Wide Bus (All Four Data Lines Used) .............................................................42

     Figure 17: Host Initialization Flow Chart ............................................................................................................44

     Figure 18: CCIC Block Diagram ........................................................................................................................46

     Figure 19: Internal Structure of Serial EEPROM ...............................................................................................50

3 Register Description........................................................................................................................ 55

3.1  Registers Introduction .....................................................................................................................................55

     Figure 20: Register Conventions ......................................................................................................................55

3.2  PCI Configuration Register File.......................................................................................................................56

3.3  Global Control Registers .................................................................................................................................81

3.4  NAND Flash Unit .............................................................................................................................................90

3.5  SDIO Host Controller Registers ....................................................................................................................101

3.6  CMOS Camera Interface Controller ..............................................................................................................124

4 Mechanical Drawings .................................................................................................................... 140
       Figure 21: 128-pin TQFP Mechanical Drawing ................................................................................................140

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                                                                              List of Figures

5 Electrical Specifications ............................................................................................................... 141

5.1  Absolute Maximum Ratings ..........................................................................................................................141

5.2  Recommended Operating Conditions ...........................................................................................................141

5.3  Package Thermal Conditions ........................................................................................................................142

5.4  DC Electrical Characteristics.........................................................................................................................142

5.5  Input Clock Specifications .............................................................................................................................143

5.6  Internal Resistors ..........................................................................................................................................144

5.7  PCI Bus Interface Unit...................................................................................................................................144

5.8  NAND Flash Controller..................................................................................................................................146

     Figure 22: NAND Flash Command Write .........................................................................................................147

     Figure 23: NAND Flash Address Write ............................................................................................................147

     Figure 24: NAND Flash Data Write ..................................................................................................................148

     Figure 25: NAND Flash Data Read..................................................................................................................148

5.9  SDIO .............................................................................................................................................................149

     Figure 26: SDIO Low Speed Timing Diagram..................................................................................................150

     Figure 27: SDIO High Speed Timing Diagram .................................................................................................151

5.10 CMOS Camera Interface...............................................................................................................................152

     Figure 28: CMOS Camera Interface TWSI Timing Diagram ............................................................................152

     Figure 29: CMOS Camera Interface Timing Diagram ......................................................................................152

5.11 JTAG Test Interface ......................................................................................................................................153

     Figure 30: JTAG Timing Diagram ....................................................................................................................154

5.12 GPIO .............................................................................................................................................................155

6 Part Order Numbering/Package Marking..................................................................................... 156

6.1  Part Order Numbering ...................................................................................................................................156

     Figure 31: Sample Part Number .....................................................................................................................156

6.2  Package Marking ..........................................................................................................................................157

     Figure 32: Commercial Package Marking and Pin 1 Location .........................................................................157

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July 17, 2007, Preliminary                                                                                    Page 13
                    88ALP01
                    Datasheet

List of Registers

1 Signal Description ........................................................................................................... 21

1.1  Signal Diagram................................................................................................................................................21

1.2  128-Pin TQFP Package ..................................................................................................................................22

1.3  Pin Description ................................................................................................................................................23

2 Functional Description.................................................................................................... 29

2.1  System Overview ............................................................................................................................................29

2.2  Functional Overview........................................................................................................................................30

3 Register Description ....................................................................................................... 55

3.1  Registers Introduction .....................................................................................................................................55

3.2  PCI Configuration Register File.......................................................................................................................56

     Table 27: Vendor ID Register .................................................................................................................................... 60

     Offset:  0x00

     Table 28: Device ID Register..................................................................................................................................... 60

     Offset:  0x02

     Table 29: Command Register.................................................................................................................................... 60

     Offset:  0x04

     Table 30: Status Register .......................................................................................................................................... 62

     Offset:  0x06

     Table 31: Revision ID Register.................................................................................................................................. 63

     Offset:  0x08

     Table 32: Programming Interface Register, Lower Byte............................................................................................ 63

     Offset:  0x09

     Table 33: Sub-Class Register, Middle Byte............................................................................................................... 63

     Offset:  0x0A

     Table 34: Base-Class Register, Upper Byte.............................................................................................................. 63

     Offset:  0x0B

     Table 35: Cache Line Size Register .......................................................................................................................... 64

     Offset:  0x0C

     Table 36: Latency Timer Register ............................................................................................................................. 64

     Offset:  0x0D

     Table 37: Base-Class Register.................................................................................................................................. 65

     Offset:  0x0E

     Table 38: Built-in Self Test Register .......................................................................................................................... 65

     Offset:  0x0F

     Table 39: Base Address Register (1st)...................................................................................................................... 65

     Offset:  0x10

     Table 40: Subsystem Vendor ID Register ................................................................................................................. 66

     Offset:  0x2C

     Table 41: Subsystem ID Register.............................................................................................................................. 66

     Offset:  0x2E

     Table 42: New Capabilities Pointer Register ............................................................................................................. 67

     Offset:  0x34

Doc. No. MV-S103921-00 Rev.   Document Classification: Proprietary Information  Copyright 2007 Marvell
Page 14                                                                          July 17, 2007, Preliminary
                                                                              List of Registers

Table 43:  Interrupt Line Register ............................................................................................................................... 67
Offset:    0x3C

Table 44:  Interrupt Pin Register................................................................................................................................. 67
Offset:    0x3D

Table 45:  Min_Gnt Register....................................................................................................................................... 68
Offset:    0x3E

Table 46:  Max_Lat Register ...................................................................................................................................... 68
Offset:    0x3F

Table 47:  SD Slot Information Register ..................................................................................................................... 69
Offset:    0x40

Table 48:  Access Control Register ............................................................................................................................ 69
Offset:    0x80

Table 49:  VPD Control Register ................................................................................................................................ 70
Offset:    0x84

Table 50:  Power Management Capability ID Register............................................................................................... 71
Offset:    0x88

Table 51:  Power Management Next Item Pointer...................................................................................................... 71
Offset:    0x89

Table 52:  Power Management Capabilities Register ................................................................................................ 72
Offset:    0x8A

Table 53:  Power Management Control/Status Register ............................................................................................ 73
Offset:    0x8C

Table 54:  Power Management Data Register ........................................................................................................... 74
Offset:    0x8F

Table 56:  VPD Capability ID Register ....................................................................................................................... 75
Offset:    0x90

Table 57:  VPD Next Item Pointer .............................................................................................................................. 75
Offset:    0x91

Table 58:  VPD Address Register............................................................................................................................... 75
Offset:    0x92

Table 59:  VPD Data Registers .................................................................................................................................. 76
Offset:    0x94

Table 60:  VPD Serial EEPROM Loader Control Register ......................................................................................... 76
Offset:    0x9A

Table 61:  MSI Capability ID Register (MSI Cap ID) .................................................................................................. 76
Offset:    0x9C

Table 62:  MSI Next Item Pointer Register ................................................................................................................. 77
Offset:    0x9D

Table 63:  MSI Message Control Register.................................................................................................................. 77
Offset:    0x9E

Table 64:  MSI Message Lower Address Register ..................................................................................................... 78
Offset:    0xA0

Table 65:  MSI Message Upper Address Register ..................................................................................................... 78
Offset:    0xA4

Table 66:  MSI Message Data Register...................................................................................................................... 79
Offset:    0xA8

Table 67:  Calibration Control Register ...................................................................................................................... 79
Offset:    0xB4

Table 68:  Calibration Status Register........................................................................................................................ 80
Offset:    0xB6

Table 69:  Discard Counter Register .......................................................................................................................... 80
Offset:    0xB8

Copyright 2007 Marvell    Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                    Page 15
                    88ALP01
                    Datasheet

     Table 70: Retry Counter Register.............................................................................................................................. 80

     Offset:  0xBA

3.3  Global Control Registers .................................................................................................................................81

     Table 72: Control/Status Register ............................................................................................................................. 81

     Offset:  0x3004

     Table 73: Interrupt Source Register .......................................................................................................................... 83

     Offset:  0x3008

     Table 74: Interrupt Mask Register ............................................................................................................................. 83

     Offset:  0x300C

     Table 75: Interrupt HW Error Source Register .......................................................................................................... 84

     Offset:  0x3010

     Table 76: Interrupt HW Error Mask Register ............................................................................................................. 85

     Offset:  0x3014

     Table 77: PLL Control Register ................................................................................................................................. 85

     Offset:  0x3030

     Table 78: Block Control Register............................................................................................................................... 86

     Offset:  0x3034

     Table 79: GPIO Functional Control Register ............................................................................................................. 86

     Offset:  0x3038

     Table 80: Test Control Register................................................................................................................................. 87

     Offset:  0x3158

     Table 81: General Purpose I/O Register ................................................................................................................... 87

     Offset:  0x315C

     Table 82: VPD TWSI (HW) Control Register............................................................................................................. 88

     Offset:  0x3160

     Table 83: VPD TWSI (HW) Data Register................................................................................................................. 89

     Offset:  0x3164

     Table 84: VPD TWSI (HW) IRQ Register .................................................................................................................. 89

     Offset:  0x3168

     Table 85: VPD TWSI (SW) Register.......................................................................................................................... 90

     Offset:  0x316C

3.4  NAND Flash Unit .............................................................................................................................................90

     Table 87: Control Register......................................................................................................................................... 91

     Offset:  0x00

     Table 88: Control Register 2...................................................................................................................................... 92

     Offset:  0x04

     Table 89: Control Register 3...................................................................................................................................... 93

     Offset:  0x08

     Table 90: Status Register .......................................................................................................................................... 93

     Offset:  0x0C

     Table 91: Interrupt Register....................................................................................................................................... 93

     Offset:  0x10

     Table 92: Interrupt Mask Register ............................................................................................................................. 94

     Offset:  0x14

     Table 93: Data Length Register................................................................................................................................. 94

     Offset:  0x18

     Table 94: Address Register ....................................................................................................................................... 94

     Offset:  0x1C

     Table 95: Address Register 2 .................................................................................................................................... 95

     Offset:  0x20

Doc. No. MV-S103921-00 Rev.   Document Classification: Proprietary Information  Copyright 2007 Marvell
Page 16                                                                          July 17, 2007, Preliminary
                                                                                  List of Registers

     Table 96: Timing Parameter Register 1..................................................................................................................... 95

     Offset:  0x24

     Table 97: Timing Parameter Register 2..................................................................................................................... 96

     Offset:  0x28

     Table 98: Timing Parameter Register 3..................................................................................................................... 96

     Offset:  0x2C

     Table 99: Non-Memory Read Data Register ............................................................................................................. 97

     Offset:  0x30

     Table 100: Read ECC Generated Code Register ....................................................................................................... 97

     Offset:  0x34

     Table 101: Read ECC Read Code Register................................................................................................................ 97

     Offset:  0x38

     Table 102: Read ECC Result Register........................................................................................................................ 97

     Offset:  0x3C

     Table 103: DMA Control Register................................................................................................................................ 98

     Offset:  0x40

     Table 104: DMA Address Register 0 ........................................................................................................................... 98

     Offset:  0x44

     Table 105: RS ECC Decode CRC Register ................................................................................................................ 98

     Offset:  0x4C

     Table 106: RS ECC Decode Syndrome 0 and 1 Register........................................................................................... 99

     Offset:  0x50

     Table 107: RS ECC Decode Syndrome 2 and 3 Register........................................................................................... 99

     Offset:  0x54

     Table 108: RS ECC Decode Syndrome 4 and 5 Register........................................................................................... 99

     Offset:  0x58

     Table 109: RS ECC Decode Syndrome 6 and 7 Register......................................................................................... 100

     Offset:  0x5C

     Table 110: Control Register 4.................................................................................................................................... 100

     Offset:  0x60

     Table 111: NAND I/O Drive Strength Register .......................................................................................................... 100

     Offset:  0x64

     Table 112: Read Data Registers ............................................................................................................................... 100

     Offset:  0x1000 to 0x183C

     Table 113: Write Data Registers ............................................................................................................................... 101

     Offset:  0x2000 to 0x283C

3.5  SDIO Host Controller Registers ....................................................................................................................101

     Table 115: System Address Low Register ................................................................................................................ 103

     Offset:  0x00

     Table 116: System Address High Register................................................................................................................ 103

     Offset:  0x02

     Table 117: Block Size Register ................................................................................................................................. 103

     Offset:  0x04

     Table 118: Block Count Register............................................................................................................................... 104

     Offset:  0x06

     Table 119: Argument Low Register ........................................................................................................................... 104

     Offset:  0x08

     Table 120: Argument High Register .......................................................................................................................... 104

     Offset:  0x0A

     Table 121: Transfer Mode Register........................................................................................................................... 104

     Offset:  0x0C

Copyright 2007 Marvell        Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                        Page 17
               88ALP01
               Datasheet

Table 122: Command Register.................................................................................................................................. 105

Offset:  0x0E

Table 123: Response Register 0 ............................................................................................................................... 106

Offset:  0x10

Table 124: Response Register 1 ............................................................................................................................... 106

Offset:  0x12

Table 125: Response Register 2 ............................................................................................................................... 106

Offset:  0x14

Table 126: Response Register 3 ............................................................................................................................... 106

Offset:  0x16

Table 127: Response Register 4 ............................................................................................................................... 107

Offset:  0x18

Table 128: Response Register 5 ............................................................................................................................... 107

Offset:  0x1A

Table 129: Response Register 6 ............................................................................................................................... 107

Offset:  0x1C

Table 130: Response Register 7 ............................................................................................................................... 107

Offset:  0x1E

Table 131: Buffer Data Port0 Register ...................................................................................................................... 107

Offset:  0x20

Table 132: Buffer Data Port1 Register ...................................................................................................................... 108

Offset:  0x22

Table 133: Present State Register 0 ......................................................................................................................... 108

Offset:  0x24

Table 134: Present State Register 1 ......................................................................................................................... 109

Offset:  0x26

Table 135: Host Control Register .............................................................................................................................. 110

Offset:  0x28

Table 136: Block Gap Control Register ..................................................................................................................... 111

Offset:  0x2A

Table 137: Clock Control Register............................................................................................................................. 112

Offset:  0x2C

Table 138: Timeout Control/Software Reset Register ............................................................................................... 113

Offset:  0x2E

Table 139: Normal Interrupt Status Register ............................................................................................................. 114

Offset:  0x30

Table 140: Error Interrupt Status Register................................................................................................................. 115

Offset:  0x32

Table 141: Normal Interrupt Status Enable Register................................................................................................. 116

Offset:  0x34

Table 142: Error Interrupt Status Enable Register .................................................................................................... 117

Offset:  0x36

Table 143: Normal Interrupt Status Interrupt Enable Register .................................................................................. 118

Offset:  0x38

Table 144: Error Interrupt Status Interrupt Enable Register ...................................................................................... 119

Offset:  0x3A

Table 145: Auto CMD12 Error Status Register ......................................................................................................... 120

Offset:  0x3C

Table 146: Capabilities Register................................................................................................................................ 120

Offset:  0x40

Table 147: Capabilities Register 1............................................................................................................................. 121

Offset:  0x42

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                                                                              List of Registers

     Table 148: Capabilities Register 2............................................................................................................................. 121

     Offset:  0x44

     Table 149: Capabilities Register 3............................................................................................................................. 121

     Offset:  0x46

     Table 150: Maximum Current Register 0................................................................................................................... 122

     Offset:  0x48

     Table 151: Maximum Current Register 1................................................................................................................... 122

     Offset:  0x4A

     Table 152: Maximum Current Register 2................................................................................................................... 122

     Offset:  0x4C

     Table 153: Maximum Current Register 3................................................................................................................... 122

     Offset:  0x4E

     Table 154: I/O Control Register................................................................................................................................. 123

     Offset:  0x60

     Table 155: Command 1 Register............................................................................................................................... 123

     Offset:  0x6A

     Table 156: SD Drive Strength Register ..................................................................................................................... 123

     Offset:  0x7C

     Table 157: Slot Interrupt Status Register .................................................................................................................. 123

     Offset:  0xFC

     Table 158: Host Control Version Register ................................................................................................................. 124

     Offset:  0xFE

3.6  CMOS Camera Interface Controller ..............................................................................................................124

     Table 160: Y0-Base Address Register ...................................................................................................................... 125

     Offset:  0x00

     Table 161: Y1-Base Address Register ...................................................................................................................... 125

     Offset:  0x04

     Table 162: Y2-Base Address Register ...................................................................................................................... 125

     Offset:  0x08

     Table 163: U0-Base Address Register ...................................................................................................................... 126

     Offset:  0x0C

     Table 164: U1-Base Address Register ...................................................................................................................... 126

     Offset:  0x10

     Table 165: U2-Base Address Register ...................................................................................................................... 126

     Offset:  0x14

     Table 166: V0-Base Address Register ...................................................................................................................... 126

     Offset:  0x18

     Table 167: V1-Base Address Register ...................................................................................................................... 127

     Offset:  0x1C

     Table 168: V2-Base Address Register ...................................................................................................................... 127

     Offset:  0x20

     Table 169: Image Pitch Register ............................................................................................................................... 127

     Offset:  0x24

     Table 170: IRQ RAW Status Register ....................................................................................................................... 127

     Offset:  0x28

     Table 171: IRQ Mask Register .................................................................................................................................. 128

     Offset:  0x2C

     Table 172: IRQ Status Register................................................................................................................................. 129

     Offset:  0x30

     Table 173: Image Size Register ................................................................................................................................ 131

     Offset:  0x34

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July 17, 2007, Preliminary                                                                                    Page 19
                    88ALP01
                    Datasheet

     Table 174: Image Offset Register.............................................................................................................................. 131

     Offset:  0x38

     Table 175: Control 0 Register.................................................................................................................................... 132

     Offset:  0x3C

     Table 176: Control 1 Register.................................................................................................................................... 135

     Offset:  0x40

     Table 177: Clock Control Register............................................................................................................................. 136

     Offset:  0x88

     Table 178: SRAM TC0 Register (Test Only) ............................................................................................................. 137

     Offset:  0x8C

     Table 179: SRAM TC1 Register (Test Only) ............................................................................................................. 137

     Offset:  0x90

     Table 180: General Purpose (GPR) Register............................................................................................................ 137

     Offset:  0xB4

     Table 181: TWSI Control 0 Register.......................................................................................................................... 138

     Offset:  0xB8

     Table 182: TWSI Control 1 Register.......................................................................................................................... 139

     Offset:  0xBC

4 Mechanical Drawings .................................................................................................... 140

5 Electrical Specifications ............................................................................................... 141

5.1  Absolute Maximum Ratings ..........................................................................................................................141

5.2  Recommended Operating Conditions ...........................................................................................................141

5.3  Package Thermal Conditions ........................................................................................................................142

5.4  DC Electrical Characteristics.........................................................................................................................142

5.5  Input Clock Specifications .............................................................................................................................143

5.6  Internal Resistors ..........................................................................................................................................144

5.7  PCI Bus Interface Unit...................................................................................................................................144

5.8  NAND Flash Controller..................................................................................................................................146

5.9  SDIO .............................................................................................................................................................149

5.10 CMOS Camera Interface...............................................................................................................................152

5.11 JTAG Test Interface ......................................................................................................................................153

5.12 GPIO .............................................................................................................................................................155

6 Part Order Numbering/Package Marking..................................................................... 156

6.1  Part Order Numbering ...................................................................................................................................156

6.2  Package Marking ..........................................................................................................................................157

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                                                                                         Signal Description
                                                                                                Signal Diagram

1    Signal Description

1.1  Signal Diagram

     Figure 1: Signal Diagram

                             NF_ALE                                           SD/SDIO        SD_CLK
                            NF_ CE[ 1]n                                       Interface     SD_CMD
                            NF_CE[0]n                                                    SD_DATA[3:0]
                                               NAND Flash
                             NF_REn                                                             CLK
                             NF_WEn                                                            RSTn
                             NF_ CLE                                                          M 66E N
                                                                                               INTAn
                             NF_WPn                                                            PMEn
                             NF_RDY                                                          A D[31 :0]
                            NF_IO[ 7:0]                                                         PAR
                                                                                             FRAMEn
                                 HSYNC                                 PCI Interface          TRDYn
                                 VSYNC                                                         IRDYn
                                               Camera Interface                                STOPn
                             P IX DA TA[ 7:0]                                               DEVSELn
                                 PIXCLK                       88ALP01                          IDSEL
                                                                                           CLK_RUNn
                              TW S I_ S CLK                                                   PERRn
                                                                                              SERRn
                            S E NS O R_CTL 0                                                   GNTn
                            SENSOR_CTL1                                                        REQn
                                                                                             CBEn[3:0]
                                PIXMCLK
                             TWSI_SDATA                                                     REF_CLK

                            VPD_CLK            TWSI (Serial EEPROM)
                            V P D_ DA TA

                                                                            Main Clock
                                                                       Interface (PLL)

                            TESTMODE                                   Core VDD Control  12CNTL
                                  TDI                                                     RSET
                                 TCK
                                 TMS           JTAG and Test
                                 TDO           Interface

                               ZP_REF                                  GPIO Interface    G P IO[ 3:0]
                               ZN_REF

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                   88ALP01
                   Datasheet

1.2            128-Pin TQFP Package

Figure 2: TQFP Pinout

     TMS       1  128 AVSS_PLL                                                                                                        96  FRAMEn
                     127 REF_CLK
                        126 AVDD_PLL
                            125 RSTn
                               124 AD[29]
                                   123 AD[27]
                                      122 GNTn
                                         121 AD[30]
                                             120 REQn
                                                119 AD[26]
                                                    118 VDDO
                                                       117 CLK
                                                          116 VDDO
                                                              115 VDD
                                                                 114 VDDO
                                                                     113 PMEn
                                                                        112 INTAn
                                                                           111 AD[28]
                                                                               110 AD[31]
                                                                                  109 CBEn[ 3]
                                                                                      108 AD[24]
                                                                                         107 AD[25]
                                                                                            106 AD[23]
                                                                                                105 IDSEL
                                                                                                   104 AD[22]
                                                                                                       103 AD[20]
                                                                                                          102 AD[18]
                                                                                                              101 AD[21]
                                                                                                                 100 AD[19]

                                                                                                                    99 AD[17]
                                                                                                                        98 AD[16]
                                                                                                                           97 CBEn[ 2]

     TDI       2                                                                                                                      95  IRDYn

TESTMODE       3                                                                                                                      94  PAR

     TDO       4                                                                                                                      93  VDD

     TCK       5                                                                                                                      92  VDDO

     VDDO      6                                                                                                                      91  CLK _RUNn

     VDDO      7                                                                                                                      90  TRDYn

     VDD       8               EPAD - VSS                                                                                             89  DEVSELn

VPD _DATA      9                 88ALP01                                                                                              88  STOPn

     VPD_CLK   10                            Top View                                                                                 87  CBEn[1]

     GPIO[ 0]  11                                                                                                                     86  AD[ 15]

     GPIO[ 1]  12                                                                                                                     85  AD[ 12]

     GPIO[ 2]  13                                                                                                                     84  ZN_REF

     12CNTL 14                                                                                                                        83  ZP_REF

     RSET      15                                                                                                                     82  AD[ 14]

     GPIO[ 3]  16                                                                                                                     81  AD[ 13]

     PIXMCLK   17                                                                                                                     80  AD[ 10]

PIXDATA[ 7]    18                                                                                                                     79  AD[ 11]

PIXDATA[ 6]    19                                                                                                                     78  AD[ 9]

PIXDATA[ 5]    20                                                                                                                     77  VDD

PIXDATA[ 4]    21                                                                                                                     76  VDDO

PIXDATA[ 3]    22                                                                                                                     75  AD[ 8]

PIXDATA[ 2]    23                                                                                                                     74  AD[ 7]

     VDDOC     24                                                                                                                     73  CBEn[0]

     VDDOC     25                                                                                                                     72  AD[ 4]

     VDD       26                                                                                                                     71  AD[ 5]

PIXDATA[ 1]    27                                                                                                                     70  AD[ 6]

PIXDATA[ 0]    28                                                                                                                     69  AD[ 3]

SENSOR_CTL0 29                                                                                                                        68  AD[ 1]

SENSOR_CTL1 30                                                                                                                        67  AD[ 0]

     PIXCLK    31                                                                                                                     66  AD[ 2]

     VSYNC     32                                                                                                                     65  M66EN

                   HSYNC 33
                      TWSI_SDATA 34

                         TWSI_SCLK 35
                             NF_IO[7] 36
                                NF_IO[6] 37
                                    NF_IO[5] 38
                                       NF_IO[4] 39
                                          NF_IO[3] 40
                                              NF_IO[2] 41
                                                 NF_IO[1] 42
                                                     VDDO 43
                                                        VDDO 44
                                                           VDD 45
                                                               NF_IO[0] 46
                                                                  NF_WPn 47

                                                                      NF_CE[1]n 48
                                                                         NF_WEn 49
                                                                            NF_ALE 50
                                                                                NF_CLE 51

                                                                                   NF_CE[0]n 52
                                                                                       NF_REn 53
                                                                                          NF_RDY 54

                                                                                              SD_DATA[2] 55
                                                                                                 SD_DATA[3] 56

                                                                                                    SD_CMD 57
                                                                                                        SD_CLK 58
                                                                                                           SD_DATA[0] 59
                                                                                                               SD_DATA[1] 60

                                                                                                                  PERRn 61
                                                                                                                     SERRn 62
                                                                                                                         VDDO 63
                                                                                                                            VDDO 64

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                                                                                    Signal Description
                                                                                           Pin Description

1.3  Pin Description

     Table 1: Pin Type Definitions

     Pin Type                     Definition
     A                            Analog
     D                            Open drain output
     H                            Input with hysteresis
     I                            Input
     I/O                          Input/output
     mA                           DC sink capability
     n                            Active low
     O                            Output
     PD                           Weak internal pull down
     PU                           Weak internal pull up
     Z                            Tri-state output

                                  For resistor strengths, refer to Section 5.6, Internal Resistors, on page 144.

                            Note

     Table 2: SD/SDIO Interface (3.3V)

     Package                      Pin Name      Pin Type   Description
     Pin #
                                  SD_CLK        O          SD/SDIO Clock Output
     58                           SD_CMD        I/O        SD/SDIO Command/Response
                                  SD_DATA[3:0]  I/O        SD/SDIO Data Line [3:0]
     57

     56, 55, 60,
     59

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July 17, 2007, Preliminary                                                                                          Page 23
     88ALP01
     Datasheet

Table 3: PCI Interface (3.3V)

Package Pin Name                         Pin Type  Description
Pin #                                    I/O       Multiplexed Data and Address Lines

110, 121, AD[31:0]
124, 111,
123, 119,
107, 108,
106, 104,
101, 103,
100, 102, 99,
98, 86, 82,
81, 85, 79,
80, 78, 75,
74, 70, 71,
72, 69, 66,
68, 67

109, 97, 87, CBEn[3:0]                   I/O, Z    Bus Command and Byte Enable Lines, active low
73

117                            CLK       I         PCI Bus Clock

                                                   Frequency from 0 to 66 MHz.

91                             CLK_RUNn  I/O       Clock Run, active low

                                                   The CLK_RUNn pin is a mobile device clock

                                                   management signal. CLK_RUNn is an active low pin

                                                   that follows the guidelines described in the PCI

                                                   Mobile Design Guide.

89                             DEVSELn   I/O, Sustained Z Device Select, active low
                                                                 Asserted by the adapter with medium DEVSELn
                                                                 timing.

96                             FRAMEn    I/O, Sustained Z Cycle Frame, active low

122                            GNTn      I, Z      Bus Grant, active low

105                            IDSEL     I         Initialization Device Select

112                            INTAn     O, D      Interrupt Signal, active low
                                                   Indicates an Interrupt request from the adapter to
                                                   the system. The assertion and deassertion of the
                                                   INTAn is asynchronous to CLK. A pending request is
                                                   cleared by the interrupt service of the device driver.
                                                   External 4.7 k pull up

95                             IRDYn     I/O, Sustained Z Initiator Ready, active low

65                             M66EN     I         66 MHz Enable

                                                   Indicates to a device whether the bus segment is

                                                   operating at 66 or 33 MHz.

94                             PAR       I/O, Z    Even Parity over AD[31:0] and CBEn[3:0]

61                             PERRn     I/O, Sustained Z Parity Error, active low
                                                                 Asserted by the adapter for all data parity errors
                                                                 detected, if enabled.

113                            PMEn      O, D      Power Management Event, active low

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                                                                                     Signal Description
                                                                                            Pin Description

Table 3: PCI Interface (3.3V) (Continued)

Package                     Pin Name    Pin Type  Description
Pin #                       REQn
                                        O, Z      Bus Request, active low
120

                                                  Asserted by the adapter to gain bus ownership, kept

                                                  asserted until second last data phase of a

                                                  transaction.

125                         RSTn        I         Reset Signal, active low

62                          SERRn       O, D      System Error Signal, active low
                                                  Asserted by adapter for all address parity errors
                                                  detected, if enabled.

88                          STOPn       I/O, Sustained Z Target Stop Request, active low
                                                                Used by the adapter only for target disconnect
                                                                with/without data.

90                          TRDYn       I/O, Sustained Z Target Ready, active low

Table 4: NAND Flash (3.3V)

Package                     Pin Name    Pin Type  Description
Pin #                       NF_ALE      O, PU
                                                  NAND Flash Address Enable
50                                                When this signal is high, writes to NAND Flash
                                                  indicates address configuration write.
48                          NF_CE[1]n   O, PU
                                                  NAND Flash Chip Enable 2, active low
52                          NF_CE[0]n   O, PU     When this signal is high, the NAND Flash is enabled
                                                  for access.
51                          NF_CLE      O, PU
                            NF_IO[7:0]  I/O, PU   NAND Flash Chip Enable, active low
36, 37, 38,                                       When this signal is high, the NAND Flash is enabled
39, 40, 41,                                       for access.
42, 46
                                                  NAND Flash Command Latch Enable
54                          NF_RDY      I, PU
                                                  NAND Flash Data I/O [7:0]
53                          NF_REn      O, PU
                                                  When NF_IO[0] is strapped low during power-on
49                          NF_WEn      O, PU     reset, serial EEPROM load is enabled. When
                                                  NF_IO[1] is strapped low during power-on reset, the
47                          NF_WPn      O, PU     internal PLL is bypassed.

                                                  NAND Flash Ready
                                                  This input signal indicates status of Flash operations
                                                  to the controller.
                                                  External 4.7 k pull up

                                                  NAND Flash Read Enable, active low

                                                  NAND Flash Write Enable, active low

                                                  NAND Flash Write Protect, active low
                                                  Protects against inadvertent program and erase
                                                  options. All program and erase operations are
                                                  disabled when this signal is asserted low.

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July 17, 2007, Preliminary                                                                                           Page 25
    88ALP01
    Datasheet

Table 5: Camera Interface (2.5 or 3.3V)

Package                        Pin Name   Pin Type  Description
Pin #
                               HSYNC      I/O       Horizontal Sync driven by external CMOS sensor
33
                               PIXCLK     I         Pixel Clock
31
                               PIXDATA[7:0] I       Pixel Data [7:0]
18, 19, 20,                                         Synchronous to PIXCLK.
21, 22, 23,                    PIXMCLK    O         PIXDATA[7:6], PD (Default)
27, 28
                               SENSOR_CTL0 O        Pixel Master Clock
17
                                                    Sensor Control 0
29                                                  This output signal is used to control the external
                                                    CMOS sensor's reset or power down pin. It requires
30                             SENSOR_CTL1 O        an external pull-up or pull-down to put the external
                                                    CMOS sensor into reset/power-down mode after
35                             TWSI_SCLK  O         boot.

34                             TWSI_SDATA I/O       Sensor Control 1
                                                    This output signal is used to control the external
32                             VSYNC      I/O       CMOS sensor's reset or power down pin. It requires
                                                    an external pull-up or pull-down to put the external
                                                    CMOS sensor into reset/power-down mode after
                                                    boot.

                                                    TWSI Serial Clock
                                                    An external pull-up resistor is needed, for example,
                                                    2k.

                                                    TWSI Serial Data
                                                    An external pull-up resistor is needed, for example,
                                                    2k.

                                                    Vertical Sync driven by external CMOS sensor

Table 6: VPD TWSI (Serial EEPROM, 3.3V)

Package                        Pin Name   Pin Type  Description
Pin #                          VPD_CLK    O
                                                    TWSI Bus Clock Line to Serial EEPROM
10                                                  External 4.7 k pull up

9                              VPD_DATA   I/O       When VPD_CLK is strapped high during power-on
                                                    reset, it signals the capability to operate in 66 MHz.

                                                    TWSI Bus Data Line to Serial EEPROM
                                                    External 4.7 k pull up

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                                                                                   Signal Description
                                                                                          Pin Description

Table 7: Main Clock Interface (PLL, 3.3V)

Package                     Pin Name   Pin Type  Description
Pin #                       REF_CLK    I
                                                 Input from 24 MHz Reference Clock (external
127                                              oscillator)

Table 8: GPIO Interface (3.3V)

Package                     Pin Name   Pin Type  Description
Pin #                       GPIO[3:0]  I/O
                                                 General Purpose I/O
16, 13, 12,                                      The GPIO pins have the following functions:
11                                               GPIO[3]: Camera power enable
                                                 GPIO[2]: SD socket power enable
                                                 GPIO[1]: SD card write protection, active low. A 100
                                                 k pull up is required.
                                                 GPIO[0]: SD card active, active low (for LED)

Table 9: Joint Test Action Group (JTAG) and Test Interface (3.3V)

Package                     Pin Name   Pin Type  Description
Pin #                       TCK        I
                                       I         Test Clock
5                                      I/O       Used to clock state information and test data into
                                                 and out of the device during operation of the TAP.
2                           TDI                  Pull down for normal operation

4                           TDO                  Test Data In for JTAG Boundary Scan Test Path
                                                 Used to serially shift test data and instructions into
                                                 the device during TAP operation.
                                                 Pull down for normal operation

                                                 Test Data Out for JTAG Boundary Scan Test Path,
                                                 active low
                                                 Used to shift test data and test instructions serially
                                                 out of the device during TAP operation.

3                           TESTMODE   I         SD card detect for normal operation
                                                 A 100 k pull up to 3.3V is required.
1                           TMS        I
                                                 Selection of Internal Test
84                          ZN_REF     I/O       4.7 k pull down for normal operation

                                                 Test Mode Select
                                                 Used to control the state of the TAP controller in the
                                                 device.
                                                 Pull down

                                                 Calibration Pad, Reference for PCIZN
                                                 27.1  1% pull up

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     88ALP01
     Datasheet

Table 9: Joint Test Action Group (JTAG) and Test Interface (3.3V) (Continued)

Package                        Pin Name  Pin Type   Description
Pin #                          ZP_REF    I/O
                                                    Calibration Pad, Reference for PCIZP
83                                                  33.4  1% pull down

Table 10: Core VDD Control (1.2V)

Package                        Pin Name  Pin Type   Description
Pin #                          12CNTL    O
                                                    Regulator Control
14                                                  This signal controls an external PNP transistor to
                                                    generate the 1.2V power supply.
15                             RSET      A
                                                    RSET
                                                    6 k 1% resistor pull down

Table 11: Power and Ground

Package Pin Name                         Pin Type   Description
Pin #                                    A, Power
                                         A, Ground  Analog 3.3V Power Supply
126                            AVDD_PLL  Power      Analog Ground
                                         Power      1.2V (5%) Power Supply
128                            AVSS_PLL
                                         Power      3.3V (5%) Power Supply
8, 26, 45, 77, VDD
93, 115                                             2.5V to 3.3V (5%) Power Supply
                                                    I/O supply for camera interface
6, 7, 43, 44, VDDO                                  Needed to match camera I/O level but always on
63, 64, 76,
92, 114, 116,
118

24, 25                         VDDOC

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                                                                                              Functional Description
                                                                                                         System Overview

2        Functional Description

2.1      System Overview

         The 88ALP01 is a single-chip, triple function device for PCI Local Bus system and is designed to
         address high-performance, low power system requirements. The 88ALP01 integrates a NAND Flash
         controller, an SD/SDIO host controller, and a CMOS Camera Interface Controller.

         Figure 3 shows the main components of a PCI sub-system using the 88ALP01. Each component is
         described in the following sections.

         Figure 3: 88ALP01 System Diagram

                              3.3V                                                                             SD/SDIO Connector
                            2.5V

                                  1.2V
                                       1.2V CTL

                             External Power               88ALP01                                  TWSI        Camera Module
                                Transistor                                                    Pixel Interface     Connector

                            PCI Bus 32 bits at 33/66 MHz

                            TWSI EEPROM                                                                        8-bit NAND Flash
                                  (VPD)                                                                               Device

                               24/48 MHz
                                Oscillator

2.1.1    System Component Description

2.1.1.1  Power Supplies

         The 88ALP01 requires 3.3V, 2.5V, and 1.2V external supplies. The 2.5V supply is required for 2.5V
         camera interface. If the camera interface supports 3.3V, then the 2.5V supply can be eliminated. The
         88ALP01 also has an internal voltage regulator that provides a 1.2V control output to be used with
         an external transistor to provide the 1.2V supply for the on-chip digital logics. If the system has 1.2V
         supply, the internal regulator output should be left floating.

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2.1.1.2        88ALP01
               Datasheet
2.1.1.3
         External Reference Clock
2.2
         The 88ALP01 requires a 24 MHz external reference clock (from an external oscillator). The
         88ALP01 has an internal programmable PLL that provides the core clock for different on-chip
         modules. The 88ALP01 generates a 96 MHz clock for NAND Flash and a 48 MHz clock for SD and
         the camera interface.
         The 88ALP01 can also be configured to bypass the internal PLL and use a 48 MHz clock input. In
         this case, the 48 MHz clock is connected to all modules.

         External TWSI EEPROM (VPD)

         The 88ALP01 can optionally use an external serial EEPROM (1 or 2 KB). After PCI reset, the
         88ALP01 will automatically overwrite PCI Configuration Registers (and other registers) with data
         from the EEPROM. This is how a system manufacturer alters the default PCI information.

         Functional Overview

         Figure 4 shows the main blocks of the 88ALP01. Each interface and block is described in the
         following sections. The functions are as follows:
          Function 0--NAND Flash Controller
          Function 1--SD/SDIO Controller
          Function 2--CMOS Camera Interface Controller

         Figure 4: 88ALP01 Functional Block Diagram

                               Bus Master  Master  DMA SM                        Reed-Solomon ECC
                                  Arbiter
         PCI Interface
                               Bus Slave
                                 Decode    Slave   NAND Register                 NAND Access SM
                                                           Set

                                           Clock   NAND Clock                    Write Buffer  Read Buffer
                                           Reset       Reset

         Configuration Register Sets                                  NAND Flash Controller
                                                                 SD/SDIO Controller
                                                   Camera Interface Controller

         Interrupt Wakeup        Serial    PLL                                                 JTAG
          (INTAn, PMEn)        EEPROM
                               Interface

2.2.1    PCI Bus Interface Unit

         The PCI Bus Interface Unit (BIU) provides the framework for interfacing with the PCI Local Bus. It
         comprises several state machines running synchronously with the PCI bus clock signal (CLK).
         Except for the interrupt signal that is independent from the PCI bus clock, all outputs are
         synchronously generated with the rising edge of CLK. All inputs are synchronously sampled.

         The BIU handles:

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2.2.1.1                                                                                         Functional Description
2.2.1.2                                                                                                         Functional Overview
2.2.1.3
          Access to the configuration data
          Access to memory mapped resources
          PCI bus master operation of 88ALP01
         Data transfers via the PCI bus are 4 bytes wide (32 bit). The transfer rate also depends on the bus
         clock (0 to 33 MHz / up to 66 MHz).

         The BIU handles the basic protocol for accesses via the PCI bus. It is built of several state machines
         running synchronously with the PCI bus CLK signal. All inputs are synchronously sampled. All
         outputs are synchronously generated on the rising edge of CLK to assure that interrupts are
         serviced independently of the PCI clock speed.

         The 88ALP01 is a 32-bit device. It is mapped into the lower 4 GB of the address space and therefore
         ignores all dual address cycles.

         The master section of the BIU is treated in more detail when data transfer over the PCI bus is
         discussed. It is not of interest in connection with the programming interface since bus master
         operations are performed by the 88ALP01 hardware according to the preconfigured control
         registers.

         Slave Access to Configuration Space

         Slave access to the configuration space is also not of primary interest for the programming interface.
         However, it may be valuable for troubleshooting with PCI bus analyzers and exerciser tools. This
         bus operation is performed by the target sequencer state machine. Acceptance and termination of a
         transaction is determined by a backend consisting of the configuration decoder and the
         Configuration Register File.

         The adapter responds to type 0 configuration accesses (AD[1:0] = "00", IDSELn). If the configuration
         space is targeted for a burst operation, it responds with a disconnect on the first data transfer.

         The Configuration Register File can be accessed with 8-bit, 16-bit, or 32-bit transfers.

         Configuration transactions are not aborted (target initiated termination).

         On read transactions, all data is driven as defined for full 32-bit accesses independent of CBEn[3:0].

         Slave Access to Memory Resources

         There is only one accessible resource, the Memory Mapped I/O-Resources.

         Accesses to memory mapped I/O-Resources are performed by the target sequencer state machine.
         Acceptance and termination of a transaction is determined by a backend consisting of the control
         decoder and the control register file.

         The control registers have to be accessed with the minimum data width (8-, 16-, or 32-bit) transfers
         depending on the definition of the registers.

         On read transactions, all data is driven as defined for full 32-bit accesses independently of
         CBEn[3:0]. If the memory resources are targeted for a burst operation, the BIU responds with a
         disconnect on the first data transfer.

         All PCI memory cycles are preset to simple memory read and memory write cycles.

         Master Access

         The master sequencer state machine is controlled by giving address, guaranteed number of bytes to
         be transferred (plus minor additional informations) on a per-cycle basis from one of the three master
         backends (queues). If not owner of the PCI bus already, bus is requested.

         The BIU releases ownership of the bus for several reasons:

          Number of bytes to transfer is zero

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July 17, 2007, Preliminary                                                                                    Page 31
2.2.1.4        88ALP01
               Datasheet

          Cache line size boundary is reached and the remaining number of bytes to be transferred is
               below cache line size

          Latency counter has expired
         Servicing one of the backends is reported to the bus arbiter. The number of transferred bytes is
         reported to the backend on a per cycle base. The default transfer is burst transfer unless disabled by
         Disable Burst.

         Supported commands are:

          Memory Write
          Memory Write And Invalidate
          Memory Read
          Memory Read Line
          Memory Read Multiple
         Memory Write And Invalidate is used instead of Memory Write, if the guaranteed number of bytes to
         be transferred is higher than the cache line size. Memory Read Line is used instead of Memory
         Read, if the guaranteed number of bytes to be transferred is higher than eight. If the guaranteed
         number of bytes to be transferred is higher than one cache line size at least, Memory Read Multiple
         is used instead of Memory Read Line. The commands Memory Write And Invalidate, Memory Read
         Line, and Memory Read Multiple may be disabled individually by setting the appropriate bits in
         Access Control (Configuration Register File).

         If a cycle is terminated by Target or Master Abort, this fact is reported to RTABORT or RMABORT
         (Status Register), interrupt IRQ Master and IRQ Status are set and the master sequencer state
         machine is locked. This situation must be solved by resetting the state machine using a master
         reset. A target retry is serviced by retrying the terminated cycle.

         Parity Generation/Check

         Parity is generated and checked on transmit and receive data paths with respect to the system logic.
         This condition applies both to the PCI Interface and to the internal RAM interface. Parity on the PCI
         bus is generated, checked, and reported according to the PCI specification. PCI parity generation
         and checking follows the PCI specification for even parity on 32-bit words. All other parity generation
         and checking performs even parity on bytes.

         Parity Checking/Generating on PCI as Target

         Read data parity is generated for read accesses to adapter resources in the system logic. Write data
         parity is checked for write accesses to adapter resources in the system logic. Address parity is
         checked for all address phases running on the bus. If a write data parity error is detected, Parity
         Error is set. Bus signal PERRn is asserted, if Parity Report Response Enable is set. If an address
         parity error is detected, Parity Error is set. Bus signal SERRn is asserted and Signaled Error is set, if
         SERRn Enable and Parity Report Response Enable are set.

         Parity Checking/Generating on PCI as Master

         Write data parity is generated for all write accesses to the system memory. Read data parity is
         checked for all read accesses from the system memory. Address parity is generated for all address
         phases generated on the bus. If a read data parity error is detected, Parity Error is set. Data Parity
         Error detected is set, if Parity Report Response Enable is set. If on a write access, PERRn is
         sampled as asserted, Parity Error is set. Data Parity Error detected is set, if enabled by Parity Report
         Response Enable. If Data Parity Error Detected is set, interrupt field in the
         Interrupt HW Error Source Register (Table 75 p. 84) is set. If Parity Error is set, interrupt IRQ Status
         is set (see also Status Register (Table 30 p. 62)).

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2.2.2                                                                                           Functional Description
                                                                                                                Functional Overview
2.2.2.1
2.2.2.2  NAND Flash Controller

         The NAND Flash Controller (NFC) provides interfaces to regular NAND Flash-based storage (for
         example, Samsung K9F5616Q0C, Toshiba TC58DVM82A1FT100, and more). It supports:

          Configurability to interface with different 8-bit NAND Flash devices
          Either 512 byte or 2 KB page sizes
          Configurability to work with different single-chip NAND Flash sizes from 128 Mb to 64 Gb
          Basic NAND Flash functions, including page program/read, block erase, random program/read,

               ID read, status read, reset, and lock commands
          ECC:

               Hardware ECC (24 bits code Hamming Algorithm), 1-bit error correctable, 2-bit error
                  detection

               Reed Solomon from 1 to 4 bits
          Copy-Back Programming and Cache Programming for performance enhancement
          CEn pin de-assertion during Flash busy and idle to save power consumption
          Two chip enables for interface to two NAND Flash devices

         Write Operations

         For write operations, erase the block before the write. The bus master first fills up the internal write
         buffer through the Write Data Registers (Table 113 p. 101). software then programs the Address
         registers and Data Length Register (Table 93 p. 94) to setup the address and data transfer length. It
         then programs the Control Register to setup the write command and other control parameters and
         starts the write operation.

         When the NAND Flash Controller receives the write command, it generates the necessary program
         command and address on the Flash bus, and writes the input data from the internal write buffer onto
         the Flash bus. Typically, the NAND Flash Controller should be allowed to finish programming the
         entire page. Refer to Section , NAND Flash Access Examples, on page 37 for a NAND Flash write
         example.

         If ECC check is enabled, the NAND Flash Controller must be allowed to program the entire page,
         and it will insert the computed ECC bytes at the end of the page.

         Read Operations

         For read operations, the software first programs the Address registers and Data Length Register
         (Table 93 p. 94) to setup the address and data transfer length. software then programs the Control
         Registers to setup the read command and other control parameters and then starts the read
         operation.

         When the NAND Flash receives the read command, it generates the necessary program command
         and address on the Flash bus. When read data is available, the NAND Flash Controller toggles the
         NF_REn signal to read the data from the Flash and puts the data into the internal read buffer.
         Typically, the NAND Flash Controller should be allowed to finish reading the entire page.

         The software waits for the interrupt and checks the field in the Status Register
         (Table 90 p. 93) then reads the data through the Read Data Registers (Table 112 p. 100). Refer to
         Section , NAND Flash Access Examples, on page 37 for a NAND Flash read example.

         If ECC check is enabled, the NAND Flash Controller must be allowed to read the entire page, and it
         will run the ECC correction scheme at the end of the page.

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88ALP01
Datasheet

Figure 5: NAND Flash Controller Block Diagram

Bus Signals                    Bus Interface  NAND Interface Control Signals                                 NAND      NAND Flash
                                and Control           Read Buffer                                          Interface  Device Signals
                                 Registers
                                                                                                              State
                                                                Write Buffer                             Machine and

                                                                                                           Interface
                                                                                                             Signal

                                                                                                          Generator

                               ECC Checker
                                       and

                                  Generator
                                                Bootup Options

Figure 6: NAND Flash

                                                        ID LE                 if do_addr_cyc=0 and wr=1
                                                                     if do_addr_cyc=0 and rd=1
                                   if cmd_vld=1
                                     and rdy =1

                                                   COMMAND
                                                      C Y C LE

                               if do_addr _cyc=1

                               if wr=1  ADDRESS
                                          C Y C LE

                                                  if rd=1

                                        READ CYCLE                                                       WAIT FOR BUSY

                                                          else back
                                                            to IDLE

                                        WRITE CYCLE                  if wait_for_bsy=1

                                        N ON- M E M OR Y              if do_addr _cyc=0
                                              READ                    and rd =0 & wr=0

                                                                back to IDLE

System Data Flow

Data Storage

All NAND Flash access starts with a command. Table 12 shows the command sets for Samsung
Type 1 NAND Flash devices; Table 13 shows the command sets for Samsung Type 2 NAND Flash
devices.

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                                                                              Functional Description
                                                                                    Functional Overview

Table 12: Samsung Type 1 NAND Flash Device Command Sets and Support

Flash Command               1st Cycle (hex)  2nd Cycle (hex)                  NFC Support
Read 1                      0x00 / 0x01                                       Yes
Read 2                      0x50             0x10                             Yes
Read ID                     0x90             0x8A                             Yes
Reset                       0xFF             0x24                             Yes
Page Program                0x80                                              Yes
Copy_Back Program           0x00             0xD0                             Yes
Lock                        0x2A                                              Yes
Unlock                      0x23                                              Yes
Lock-tight                  0x2C                                              No
Read Block Lock             0x7A                                              Yes
Status
Block Erase                 0x60                                              Yes
Read Status                 0x70                                              Yes

Table 13: Samsung Type 2 NAND Flash Device Command Sets and Support

Flash Command               1st Cycle (hex)  2nd Cycle (hex)                  NFC Support
Read                        0x00             0x30                             Yes
Read for Copy Back          0x00             0x35                             Yes
Read ID                     0x90                                              Yes
Reset                       0xFF             0x10                             Yes
Page Program                0x80             0x15                             Yes
Cache Program               0x80             0x10                             Yes
Copy_Back Program           0x85             0xD0                             Yes
Block Erase                 0x60                                              Yes
Random Data Input           0x85             0xE0                             Yes
Random Data Output          0x05                                              Yes
Read Status                 0x70                                              Yes

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88ALP01
Datasheet

ECC

There are two types of ECC:

Hamming (1or 2-bit)--Hardware is used. The whole page must be read to do ECC. When
      page read transfer is done, the field in the Read ECC Result Register (Table 102 p. 97)
      should be read determine if an error has occurred. If =0x0, no errors occurred. If
      =0x1, a 1-bit error occurred, and the field in the Read ECC Result
      Register (Table 102 p. 98) indicates the failed bit location. If =0x2, an uncorrectable
      error occurred.

Reed-Solomon (4-bit), as shown in Figure 7--Hardware checks for error, and software
      corrects the error. The whole page must be read to do ECC. When page read transfer is done,
       field in the Read ECC Result Register (Table 102 p. 97)=0x0 indicates no
      errors occurred. If =0x1, software must read the RS ECC Decode Syndrome 0
      and 1 Register (Table 106 p. 99) through RS ECC Decode Syndrome 6 and 7 Register
      (Table 109 p. 100) and run the 4-bit decoding algorithm to determine the error locations and
      error patterns.

If using Hamming Code, depending upon page size (512 byte page or 2 KB page), perform either
515-byte read (page size + 3 byte) or 2051-byte read (page size + 3 byte). If using Reed-Solomon
Code, depending on page size (512 byte page or 2 KB page), perform either 526-byte read (page
size + 2 byte CRC + 12 byte ECC) or 2062-byte read (page size + 2 byte CRC + 12 byte ECC).
Note: 2 byte CRC is always inserted and checked by hardware. Wait for read operation to complete.
If using Hamming Code, check the field in the Read ECC Result Register (Table 102 p. 97).
The field in the Read ECC Result Register (Table 102 p. 98) are only applicable
when Hamming Code is used. If using Reed-Solomon Code, check the field in the
Read ECC Result Register (Table 102 p. 97).

The CRC can detect patterns that the RS-ECC cannot detect.

Figure 7: Reed-Solomon ECC Diagram

                               512 Byte Page                                     2 KB Page

                               512 Byte                                          2 KB Data
                                 Data

                                   2 Byte CRC                                        2 Byte CRC
                               12 Bytes RS-ECC                                   12 Bytes RS-ECC

Concerns Regarding the Use of RDY Input from NAND Device

After each Program command, software can rely on the NAND RDY input to trigger an interrupt to
signal the software to proceed to the next command. However, after each Block Erase command,
software cannot rely on the NAND RDY input as a signal to proceed if the next command depends

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                                                                                       Functional Description
                                                                                                       Functional Overview

on the completion of this particular Block Erase. This means if the software has issued a Block
Erase command and received an Interrupt triggered by NAND RDY, the software can Program/Read
pages other than the ones inside the block in question. To ensure the Block Erase has completed,
software must periodically issue the Read Status command (a non-memory read) and see that the
Status Ready bit is set in the return 8-bit status word.

NAND Flash Access Examples

Data Transfer

Slave interface only--To read 250 bytes from column address 0x1abcd and row address
      0x120 (data length and starting row address must not cross page boundary) of Samsung NAND
      Flash K9F2G08Q0M, the software must do the following:
            1. Set field in the DMA Control Register (Table 103 p. 98) = 0.
            2. Set Data Length Register (Table 93 p. 94) to decimal 250.
            3. Set Control Register 2 (Table 88 p. 92) to 0x130.
            4. Set Control Register (Table 87 p. 91) to 0xe4000000.
            5. Wait for field in the Interrupt Register (Table 91 p. 93)= 1.
            6. Retrieve 250 bytes of data through Read Data Registers (Table 112 p. 100).

Slave interface only--To write 250 bytes to column address 0x1abcd and row address 0x120
      (data length and starting row address must not cross page boundary) of Samsung NAND Flash
      K9F2G08Q0M, the software must do the following:
            1. Set field in the DMA Control Register (Table 103 p. 98) = 0.
            2. Set Data Length Register (Table 93 p. 94) to decimal 250.
            3. Set Address Register (Table 94 p. 94) to 0x120 and Address Register 2
                  (Table 95 p. 95) to 0x1abcd.
            4. Set Control Register 2 (Table 88 p. 92) to 0x20000110.
            5. Set Control Register (Table 87 p. 91) to 0xe2000080.
            6. Wait for field in the Interrupt Register (Table 91 p. 93)= 1.

Master interface only--To read 250 bytes from column address 0x1abcd and row address
      0x120 (data length and starting row address must not cross page boundary) of Samsung NAND
      Flash K9F2G08Q0M, the software must do the following:
            1. Set field in the DMA Control Register (Table 103 p. 98) = 1 and                   op> field in the DMA Control Register (Table 103 p. 98) = 0.
            2. Set DMA Address Register 0 (Table 104 p. 98) to desired address.
            3. Set Data Length Register (Table 93 p. 94) to decimal 250.
            4. Set Control Register 2 (Table 88 p. 92) to 0x130.
            5. Set Control Register (Table 87 p. 91) to 0xe4000000.
            6. Wait for field in the Interrupt Register (Table 91 p. 93).
            7. Read data is completely transferred to set DMA Address.

Master interface only--To write 250 bytes to column address 0x1abcd and row address 0x120
      (data length and starting row address must not cross page boundary) of Samsung NAND Flash
      K9F2G08Q0M, the software must do the following:
            1. Set field in the DMA Control Register (Table 103 p. 98) = 1 and                   op> field in the DMA Control Register (Table 103 p. 98) = 1.
            1. Set DMA Address Register 0 (Table 104 p. 98) to desired address
            2. Set Data Length Register (Table 93 p. 94) to decimal 250.
            3. Set Address Register (Table 94 p. 94) to 0x120 and Address Register 2
                  (Table 95 p. 95) to 0x1abcd.
            4. Set Control Register 2 (Table 88 p. 92) to 0x20000110.
            5. Set Control Register (Table 87 p. 91) to 0xe2000080.
            6. Wait for field in the Interrupt Register (Table 91 p. 93).

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       88ALP01
       Datasheet

       Note                    Software waits for field in the Interrupt Register (Table 91 p. 93) for read
                               operation because DMA is the last step of read operation and waits for
                               field in the Interrupt Register (Table 91 p. 93) for write operation because Command
                               execution is the last step of write operation.

       Read Status Command Each Flash device contains an 8-bit Status Register that can be read

       to determine whether a program or erase operation completed successfully. To issue a read status
       command, first set the field in the Control Register (Table 87 p. 92) to 0x70 (hex) and the
       field in the Control Register (Table 87 p. 91) to 0x1. Wait for the
       field in the Interrupt Register (Table 91 p. 93), then read the Non-Memory Read Data
       Register (Table 99 p. 97) for the status.

       Read ID Command Use this command to read the product identification code. Devices have

       either a 2-byte or 4-byte ID. Follow the same flow as in the Read Status Command example, but set
       field in the Control Register (Table 87 p. 92) to 0x90 and the field in
       the Control Register (Table 87 p. 91) to obtain either 2-byte or 4-byte ID.

       Reset Command The Flash device can be reset with the reset command. When the device is in

       the Busy state during read/program/erase modes, the reset operation aborts the operation.

       Lock/Unlock Command Some Flash devices provide Lock/Unlock commands to allow the

       software to control which block is locked or unlocked. The lock command is typically applied to the
       entire Flash memory, and the unlock command allows a specific block or group of consecutive
       blocks to be unlocked.

       Block Erase Command An erase operation sets all bits in the addressed block to 1s. To issue

       a block erase command, first set the targeted block location in the corresponding Address Registers,
       then set the field in the Control Register 2 (Table 88 p. 92) to 0x1d0, then the field in
       the Control Register (Table 87 p. 92) to 0x60 and the number of address bits to device specific
       values and the field in the Control Register (Table 87 p. 91) to 1. Wait for device not
       busy, then issue a read status command to check the status of the block erase command just
       issued.

2.2.3  SDIO Host Controller

       The SD host controller is a hardware block and acts as a host of the SD bus to transfer data between
       SD memory or SDIO cards and internal buffers and the internal bus master.

       One side of this block interfaces with a standard SD host bus. The other side internally interfaces
       with two programmable mode interfaces:
        DMA interface: In this mode, this block acts as an internal master which accesses the SDRAM

             using the DMA engine.
        CPU interface: The CPU accesses through the internal bus. This interface is most likely used

             for debugging purposes.
       Figure 8 shows the SDIO host controller block diagram.

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                                                                                 Functional Description
                                                                                       Functional Overview

2.2.3.1  Features

          1-bit/4-bit SDmem and SDIO
          High speed mode supported for SD at 48 MHz
          Supports interrupts for information exchange between host and cards
          Supports read wait control in SDIO cards
          Programmable internal interfaces
          Hardware generation/checking of CRC on all command and data transaction on the card bus
          True dual-port data FIFO (128x32) used as internal buffer. One side of the FIFO interfaces with

               the host bus. The other side is programmable to interface with a DMA engine or directly from
               the CPU.
          Suspend/resume in SDIO cards
          Card insertion/removal detection for SD cards
         Figure 8 shows the SDIO host block diagram.

Figure 8: SDIO Host Block Diagram

                                                                                 Clock Control     CL

Bus                                Data                                          Data Line Processing DAT[3:0]
                DMA Interface      FIFO
                                                                                 CRC Check and CRC
Bus     Registers and             Sync                                                 Generation
IRQ        Command
                                                                                          Interrupt

                                                                                 Command/Response  CMD
                                                                                             Line

2.2.3.2  SD Bus Protocol Description

         Communication over the SD bus is based on commands and data bit streams that are initiated by a
         start bit and terminated by a stop bit.

          Command: A command is a token that starts an operation. It is sent from the host to the card(s)
               and is transferred serially on the CMD line (1 bit).

          Command Response: A command response is a token that is sent from an addressed card to
               the host as an answer to a previously received host command. It is transferred serially on the
               CMD line since the CMD line is a bidirectional signal.

          Data: There are four data lines. Data can be transferred from the card to the host or vice versa.
               Data is transferred via Data line, and they are bidirectional signals. In 1-bit mode, SD_DATA[0]
               is used, and the other is in Z-state.

         Figure 9, Figure 10, and Figure 11 show basic operations of the SD cards.

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         88ALP01
         Datasheet

         Figure 9: "No Response" and "No Data" Operation

               From host to card                                             From host to card                  From card to host

         CMD                   Command                                                Command                         Response
          DAT                          Operation (no response command )

                                                                                                Operation (no data )

         Figure 10: Multiple Block Read Operation

               From host to card           From card to host       From card to host         From host to card  From card to host

         CMD                   C om m and  R es pons e                                         C om m and             R es pons e
         DAT
                                                             Data Block CRC          Data Block CRC
                                                                                                                   Data stop operation
                                           Block read operation
                                              Multiple Block read operation

         Figure 11: Multiple Block Write with Card Busy Operation

         From host to card                 From card to host  From host to card       From host to card         From card to host

                                                                   From card to host

         CMD                   C om m and  R es pons e                                          C om m and                              R es pons e
         DAT
                                           Data Block         CRC             CRC     B us y   Data Block CRC                            CRC
                                                                             Status                                                     Status

                                           Block w rite operation                                               D ata stop operation

                                                              Multiple Block w rite operation

2.2.3.3  Special Bus Transactions

         Read Wait Command

         The host usually stops the clock to stop the read data output from the card whenever the host cannot
         accept any more data. During the clock stop, the host capabilities are limited as it cannot issue
         commands during read. A Read Wait command allows the host to stop the read data while the clock
         is still on. A Read Wait command is issued after the data block end.

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Figure 12: Read Wait Controlled by Stopping Clock                                  Functional Description
                                                                                         Functional Overview
SDCLK                            Rd data 1a
  DATA                                                                                      Rd data 1b

SDCLK

   DAT                           Rd data 1a                                        Rd data 1b
D A T[2 ]

                            CMD                      CMD52

Packet Format

Figure 13, Figure 14, Figure 15, and Figure 16 show the formats of commands from the host and
responses from cards and data.

Figure 13: Command Token Format

                                  Transmitter bit :
                                 1=host command

                                 Start bit           Command and addr .             End bit
                                 Always 0             Info. or parameter           Always 1

                                 0           1       CONTENT                       CRC 1

                                                       48 bits

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July 17, 2007, Preliminary                                                                                         Page 41
88ALP01
Datasheet

Figure 14: Response Token Format

                                Transmitter bit :
                               0=card response

                               Start bit           Response from card                        End bit
                               Always 0                                                     Always 1

                               0          0        CONTENT                                  CRC 1
                                                      48 bits

                               0          0        CONTENT                                              CRC 1
                                                    136 bits

Figure 15: Data Packet Format, Standard Bus (Only DAT0 Used)

                               Start bit                                                                 End bit
                                                                                                        Always 1
                               Always 0 MSB                                                        LSB

                               0 4095                                                              0 CRC 1

                                                   Block length

Figure 16: Data Packet Format, Wide Bus (All Four Data Lines Used)

                               0 4095                                                              3 CRC 1

                               0 4094                                                              2 CRC 1
                               0 4093                                                              1 CRC 1

                               0 4092                                                              0 CRC 1

                                                   Block length /4

Sequences of Host and Card Interaction

SD cards are connected to the host with a dedicated interface, such as its own CLK, CMD, or DATA
lines.

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                                                                                       Functional Description
                                                                                                       Functional Overview

The host and SD cards go through two phases after power on reset, software reset, or if a new card
is plugged in:
Card identification phase: The host looks for new cards on the bus. While in this phase, the host

      resets all the cards that are in card identification mode. Any card already identified will not be
      reset. Then the host sends the command to validate operation voltage range, identifies cards
      and asks them to publish the Relative Card Address (RCA). This operation is done to each card
      separately on its own CMD line in the case of SD memory,. All data communication in the Card
      Identification phase uses the CMD line only.
Data transfer phase: The host enters this phase after identifying all the cards on the bus. In this
      phase, the host is ready to transfer data.
After the host driver sets up the host controller, it starts the transfer by writing to the Command
Register, which is written last.

The host initialization flow chart is shown in Figure 17.

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July 17, 2007, Preliminary                                                                                    Page 43
                   88ALP01
                   Datasheet

Figure 17: Host Initialization Flow Chart

                                                                       Idle
                                                                      State

                   Response                                                      No
                                                                             Response
                               ACMD41
                               (arg=00)

                                                                                           CMD0
                                                                                       (Reset Card)

                                                                             Response                No Response

                               Non-SD Memory/                                          CMD1
                                   SDIO Card

                                                                                                                 CMD5   No Response
                                                                                                     Response

SD Memory Card                                                                                       SDIO Card
   Ready State                                                                                       Ready State

       CMD2                                                                                          Identification
   Identification                                                                                        State

        State                                                                                                     CMD3
       CMD3
                                                                                                                        Card Identification Phase
  Standby State
                                                                                                                           Data Transfer Phase
                                                                                                     Standby State

         CMD3                                                                                                     CMD7

2.2.3.4        Card Detection

               The 88ALP01 design supports card detection (insertion/removal) based on the card detect switch
               level on the SD socket. This card detection features can be accessed though the Normal Interrupt
               Status Enable bits. If this feature is enabled, an interrupt is generated when a logic change is
               detected on the card detect switch input. This logic change is debounced before generating an
               interrupt.

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                                                                                 Functional Description
                                                                                       Functional Overview

2.2.4    CMOS Camera Interface Controller

2.2.4.1  Features

2.2.4.2   Still images up to 2.0 Megapixels
          Interfaces:

               Parallel input: interface support for 8 bits
               Supports embedded hsync/vsync format (BT-656)
          Capture modes:
               RGB 4:4:4
               RGB 5:5:5
               RGB 5:6:5
               YCbCr 4:2:2
               Raw capture modes: Bayer
          Output formats:
               YCbCr 4:2:2 (planar and packed)
               Raw Bayer packed: 8-bit/pix (4-pix in 32-bit)
               RGB 16-bit/pix (4:4:4, 5:5:5, 5:6:5)
               YCbCr 4:2:0 (planar)
          Frame buffers in system memory with up to three ping-pong buffers
          Interrupts (interrupts are optional, system can work with all interrupts masked out)
               Frame-start
               Frame-end
               FIFO overrun
          2x downscale on YCbCr and RGB output formats

         I/O Signals

         The CCIC chip-level I/O signals are described in Table 14.

         Table 14: CCIC Chip-Level I/O Signal Descriptions (2.5V or 3.3V)

         Pin Name           Pin     I/O Type           Definition
         HSYNC              Ty p e
                                    CMOS 2.5V or 3.3V  Horizontal Sync driven by external CMOS
                            I/O                        sensor
                                    CMOS 2.5V or 3.3V  Vertical Sync driven by external CMOS sensor
         VSYNC              I/O     CMOS 2.5V or 3.3V  Pixel Data
                                                       Synchronous to PIXCLK.
         PIXDATA[7:0]       I       CMOS 2.5V or 3.3V  Pixel Clock
                                    CMOS 2.5V or 3.3V  Pixel Master Clock
         PIXCLK             I       CMOS 2.5V or 3.3V  Sensor Control 0
                                    CMOS 2.5V or 3.3V  Sensor Control 1
         PIXMCLK            O       CMOS 2.5V or 3.3V  TWSI Serial Clock
                                    Open Drain         TWSI Serial Data
         SENSOR_CTL0 O

         SENSOR_CTL1 O

         TWSI_SCLK          O

         TWSI_SDATA         I/O

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July 17, 2007, Preliminary                                                                                       Page 45
               88ALP01
               Datasheet

         Figure 18: CCIC Block Diagram

                                                                   CMOS SENSOR

                                          BT-656

                                                               Downscale
                                                MUX
                                          Data Formatter

                                          FIFO

                                          DMA                                    Config. Registers
                                                                                               Slave Bus
                                                 Internal
                                                 Master Bus

2.2.4.3  Interface Modes

         Table 15: Supported Interface Modes

         Data Bus              hsync and  Descriptions
         Width                 vsync
         8-bit                 Yes        External CMOS Sensor drives PIXCLK, HSYNC, VSYNC, and
                                          PIXDATA[7:0]
         8-bit                 No         External CMOS Sensor drives PIXCLK and PIXDATA[7:0].
                                          Start-of-Active-Video (SAV) and End-of-Active-Video (EAV) are
                                          encoded in the data stream.

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                                                                                       Functional Description
                                                                                             Functional Overview

2.2.4.4  Input/Output Matrix
2.2.4.5
         Table 16 shows the color I/O matrix.

         Table 16: Color I/O Matrix

         Input                    Output             Note
         RGB 5:6:5                RGB 5:6:5          RGB Endianness is programmable.
         YCbCr 4:2:2              YCbCr 4:2:2        YCbCr 4:2:2 output can be packed or planarized.
                                  YCbCr 4:2:0
         RGB 4:4:4                ARGB 4:4:4:4       Alpha value and RGB Endianness are programmable.
         RGB 5:5:5                ARGB 1:5:5:5       Alpha value and RGB Endianness are programmable.
         Raw Bayer 8-bit          Raw Bayer          Raw Bayer pixels are packed into 32-bit.

         Video Timing Reference Codes (SAV and EAV)

         This section is derived from the ITU-R BT.656-R specification, section 2.4.

         There are two timing reference signals:
          SAV, which occurs at the beginning of each video data block
          EAV, which occurs at the end of each video data block
         Each timing reference signal consists of a four-word sequence in the following format: FF 00 00 XY.
         (Values are expressed in hexadecimal notation. FF 00 values are reserved for use in the timing
         reference signals.) The first three words are a fixed preamble. The fourth word contains information
         defining field two identification, the state of field blanking, and the state of line blanking. The bit
         assignments within the timing reference signal are shown in Table 17.

         Table 17: Video Timing Reference Codes

         Data Bit                 1st Word (FF)      2nd Word                       3rd Word (00) 4th Word (XY)
         Number                                      (00)
         7                        1                  0                              0                1
         6                        1                  0
         5                        1                  0                              0                F
         4                        1                  0
         3                        1                  0                              0                V
         2                        1                  0
         1                        1                  0                              0                H
         0                        1                  0
                                                                                    0                P3

                                                                                    0                P2

                                                                                    0                P1

                                                                                    0                P0

         Bits P0, P1, P2, and P3, have states dependent on the states of the bits F, V, and H, as shown in
         Table 18. At the receiver, this arrangement permits correction of 1-bit errors and detection of 2-bit
         errors.

         Table 18: Bits States

         F                  V  H  P3             P2  P1        P0                      Descriptions

         0                  0  0  0              0   0         0                       SAV: Field 1 Active Video

         0                  0  1  1              1   0         1                       EAV: Field 1 Active Video

         0                  1  0  1              0   1         1                       SAV: Field 1 Blanking

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            88ALP01
            Datasheet

         Table 18: Bits States (Continued)

         F                     V  H         P3  P2     P1         P0                   Descriptions

         0                     1  1         0   1      1          0                    EAV: Field 1 Blanking

         1                     0  0         0   1      1          1                    SAV: Field 2 Active Video

         1                     0  1         1   0      1          0                    EAV: Field 2 Active Video

         1                     1  0         1   1      0          0                    SAV: Field 2 Blanking

         1                     1  1         0   0      0          1                    EAV: Field 2 Blanking

         The CCIC starts capturing data when it detects either one of the following sequences:
         1. FF 00 00 80 (SAV: Field 1 Active Video)
         2. FF 00 00 C7 (SAV: Field 2 Active Video)
         It stops capturing data when it detects either one of the following sequences:
         1. FF 00 00 9D (EAV: Field 1 Active Video)
         2. FF 00 00 DA (EAV: Field 2 Active Video)

2.2.4.6  RGB Input Data Formats

         The following tables provide the RGB and YCbCr input data formats:

          Table 19 for 8-bit RGB 5:6:5
          Table 20 for 8-bit YCbCr 4:2:2

         Table 19: 8-bit RGB 5:6:5 Input Data Format

         Pixdata Bit                 RGB 5:6:5 Byte Sequence
         Number
         7 (MSB)                     G0[2]      B0[4]     G0[2]                        B1[4]  G2[2]           B2[4]
         6                           G0[1]      B0[3]     G0[1]                        B1[3]  G2[1]           B2[3]
         5                           G0[0]      B0[2]     G0[0]                        B1[2]  G2[0]           B2[2]
         4                           R0[4]      B0[1]     R1[4]                        B1[1]  R2[4]           B2[1]
         3                           R0[3]      B0[0]     R1[3]                        B1[0]  R2[3]           B2[0]
         2                           R0[2]      G0[5]     R1[2]                        G1[5]  R2[2]           G2[5]
         1                           R0[1]      G0[4]     R1[1]                        G1[4]  R2[1]           G2[4]
         0 (LSB)                     R0[0]      G0[3]     R1[0]                        G1[3]  R2[0]           G2[3]
         Byte Sequence               0          1         2                            3      4               5
         Pixel                       0                    1                                   2

         Table 20: 8-bit YCbCr 4:2:2 Input Data Format

         Pixdata Bit                 YCbCr 4:2:2 Byte Sequence
         Number
                                     Cb0[7]     Y0[7]     Cr0[7]                       Y1[7]  Cb1[7]          Y2[7]
         7 (MSB)                     Cb0[6]     Y0[6]     Cr0[6]                       Y1[6]  Cb1[6]          Y2[6]

         6

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                                                                                     Functional Description
                                                                                           Functional Overview

         Table 20: 8-bit YCbCr 4:2:2 Input Data Format (Continued)

         Pixdata Bit        YCbCr 4:2:2 Byte Sequence
         Number
         5                  Cb0[5]   Y0[5]  Cr0[5]                            Y1[5]  Cb1[5]   Y2[5]
         4                  Cb0[4]   Y0[4]  Cr0[4]                            Y1[4]  Cb1[4]   Y2[4]
         3                  Cb0[3]   Y0[3]  Cr0[3]                            Y1[3]  Cb1[3]   Y2[3]
         2                  Cb0[2]   Y0[2]  Cr0[2]                            Y1[2]  Cb1[2]   Y2[2]
         1                  Cb0[1]   Y0[1]  Cr0[1]                            Y1[1]  Cb1[1]   Y2[1]
         0 (LSB)            Cb0[0]   Y0[0]  Cr0[0]                            Y1[0]  Cb1[0]   Y2[0]
         Byte Sequence      0        1      2                                 3      4        5
         Y Pixel            0               1                                        2
         Cb, Cr Pixel       0 and 1                                                  2 and 3

2.2.4.7  CCIC Recommended Programming Sequence

2.2.5    1. Configure external CMOS sensor resume and power down modes:
               Configure SENSOR_CTL0 pin to 0 to put external CMOS sensor in reset mode.
               Configure SENSOR_CTL1 pin to 1 to put external CMOS sensor in power-down mode.
               Program the General Purpose (GPR) Register (Table 180 p. 137) to 0x32.

         2. Power up external CMOS sensor:
               Program Global Register 0x3058 bit [3] = 1.
               Program Global Register 0x315C bit [19] and bit [3] to 1.
               Allow some time for voltage to ramp up.

         3. Configure CCIC in normal mode by programming the field in the Control 1
               Register (Table 176 p. 135) = 0.

         4. Release external CMOS sensor reset and power down.
               Program General Purpose (GPR) Register (Table 180 p. 137) to 0x31.

         5. Configure external CMOS sensor input clock by programming the Clock Control Register
               (Table 177 p. 136).

         6. Configure TWSI Control 0 Register (Table 181 p. 138).
         7. Configure external CMOS sensor registers through TWSI Control 1 Register (Table 182 p. 139).

               Either polling mode or interrupt mode can be used.
         8. Configure CCIC (video buffer addresses, video modes, etc.), while keeping field in the

               Control 0 Register (Table 175 p. 135) = 0.
         9. Enable CCIC DMA.

               Program = 1.

         VPD Serial EEPROM

         The serial EEPROM is an external memory device for application-dependent configuration data and
         Vital Product Data (VPD). Its address space is divided into two parts as shown in Figure 19.

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         88ALP01
         Datasheet

         Figure 19: Internal Structure of Serial EEPROM

                                  address
                               max. 2 KB

                                           Configuration  normal configuration data
                                                          (read only)
                                                          organized in 8 byte blocks

                               256         VPD                                        VPD Threshold = 1
                               255

                                              VPD writable

                               128
                               127

                                              VPD read only
                                  0

         The VPD data is located within the lower address region (0 to 255). This data contains the read only
         and writable section of VPD separated by VPD Threshold. The normal configuration data are stored
         in higher EEPROM addresses. Following RSTn, if enabled, the 88ALP01 uses its internal serial
         EEPROM Loader to load these data automatically.

         The VPD serial EEPROM is read from and written to via the VPD TWSI bus at TWSI address
         0b101000.

         A serial EEPROM such as Atmel's AT24C02 or equivalent may be used.

         For manufacturing programming of the read only part of the serial EEPROM, testmode (En Config
         Write) must be set. Then the whole serial EEPROM is writable. Programming of the serial EEPROM
         is managed with ASIC internal registers, VPD Address Register (Table 58 p. 75) and VPD Data
         Registers (Table 59 p. 76).

         After the next power cycle, the read only areas within the serial EEPROM are write protected again.

2.2.5.1  VPD Serial EEPROM Loader

         The Serial EEPROM Loader accesses the external serial EEPROM for configuration data.

          The serial EEPROM Loader is active after RSTn if enabled.
          Startup data is loaded out of the serial EEPROM into Configuration and Control Register File.
          Serial EEPROM load is for loading startup data into the Configuration and Control Register File

               (where needed):
               The loader is capable of accessing potentially all registers in the Control Register File space.
               The register address and data are stored in 8-byte entries in the Serial EEPROM.
               The 8-byte entries are located on 8-byte boundaries up from address 256 of the serial

                  EEPROM in increasing order. Each entry is marked with a key byte (0x55).

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                                                                              Functional Description
                                                                                    Functional Overview

         Table 21: Data Format of First 8 byte Block within Serial EEPROM

         TWSI Access        Serial EEPROM  Content
         Cycle Number       Address
         2                  0x107          Data<3>
                            0x106          Data<2>
         1                  0x105          Data<1>
                            0x104          Data<0>
                            0x103          Address/upper
                            0x102          Bit [7:2]: Address/lower
                                           Bit [1:0]: Function number
                            0x101          Bit [7:4]: Opcode
                                           Bit [3:0]: CBEn[3:0]
                            0x100          Key = 0x55

          The ASIC internal registers may be written with dword, word, or byte accesses.

          The loader, if started, reads subsequent entries starting with the initial value of the serial
               EEPROM address counter as long as a valid key is found.

          Loading is started right after reset or by setting the flag to start the Serial EEPROM Loader.

          The Flag in the serial VPD Serial EEPROM Loader Control Register (Table 60 p. 76) is intended
               for testing purposes only. Reloading the Configuration Register File using this command is not
               recommended.

          Accesses to any resource of the 88ALP01 are terminated by Target Retry Cycles while loading.

          The data transferred after RSTn in this way is limited to fulfilling the requirements of the PCI
               bus. Trhfa RSTn High to First configuration Access is limited to 225 clock cycles. PCI clock 66
               MHz: Trhfa = 0.5 s -> max. 5.6 KB
               PCI clock 33 MHz: Trhfa = 1 s -> max 2.8 KB

          This reading via TWSI bus may be deactivated during RSTn.

          Transformation of the serial EEPROM data (8 bytes) into multiple byte/dword memory read
               accesses from the bus.

               The 8-byte serial EEPROM data is loaded over the TWSI-Bus using multiple byte/dword
                  memory read accesses. For example, one 64-bit internal register write requires two 32-bit
                  bus reads of the EEPROM contents through the bus.

2.2.5.2  VPD Two-Wire Serial Interface

         The VPD TWSI is controlled either by software with the Interface Register or by hardware with the
         VPD TWSI (HW) Control Register (Table 82 p. 88) and the VPD TWSI (HW) Data Register
         (Table 83 p. 89). If hardware-controlled TWSI accesses are used, the Interface Register must be set
         to inactive values (Clock = 1, Direction = 0, Data = 0).

         The hardware controlled interface can be controlled in different ways. The size of the target device of
         the VPD TWSI access (and implicitly the number of address bytes/bits to be used) and its devsel
         byte, together with the address, must be written to the VPD TWSI (HW) Control Register
         (Table 82 p. 88). If the TWSI Burst bit is set, the TWSI runs four byte bursts in page mode, assuming
         pages of eight bytes. Invalid or erroneous HW controlled TWSI accesses that are not completed,
         can be stopped by writing a one to TWSI Stop. On completion of a hardware controlled TWSI access
         an interrupt IRQ TWSI Ready is asserted.

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July 17, 2007, Preliminary                                                                                    Page 51
2.2.6        88ALP01
2.2.7        Datasheet

       The VPD TWSI connects to an EEPROM that utilizes VPD as suggested by PCI Rev. 2.3. VPD is
       stored in a serial EEPROM and may be accessed through the VPD Address Register
       (Table 58 p. 75) and VPD Data Registers (Table 59 p. 76). These registers are mapped writable both
       into configuration and I/O address space.

       Device Reset

       The 88ALP01 supports PCI power management. When in Sleep mode, PCI reset may be active but
       parts of the device observe SD card assertion for wake up event.
       The 88ALP01 is completely reset by the "power on reset". The PCI reset is applied to all logics
       except the PCI sleep control (PME) and wake up parts.

       Reset Configuration

       The 88ALP01 uses the following pins as configuration inputs to set parameters following a power-on
       reset. The definition of these pins change immediately after power-on reset to their normal function.

       Note                    To set a configuration bit to 0, attach a 10 k resistor from the appropriate pin to
                               ground. No external circuitry is required to set a configuration bit to 1.

       Table 22: 88ALP01 Configuration Pins

       Configuration           88ALP01 Pin  Configuration Function
       Bits                    VPD_CLK
       CON[7]                               66 MHz PCI capability
                               Reserved     0 = Capability is not present
       CON[6:2]                NF_DATA[1]   1 = 66 MHz PCI capability present
       CON[1]
                               NF_DATA[0]   Reserved for future use
       CON[0]
                                            PLL Bypass Disable
                                            0 = PLL bypass enabled
                                            1 = PLL bypass disabled

                                            EEPROM Load Disable
                                            0 = Load enabled
                                            1 = Load disabled

2.2.8  Clock Generation/Distribution
2.2.9
       There are two main clock domains in the 88ALP01 (not counting divided down clocks in sub
       modules).

        The PCI section driven with PCI CLK (0 to 66 MHz)
        The core logic is driven with core clock generated by on chip PLL from 24 MHz external

             reference.
       The PCI Clock is driven from PCI and runs all state machines and registers which have to be
       synchronous with the PCI Clock, that is, the Master and Target state machines and the PCI
       Configuration Registers. This group also includes the external VPD TWSI.

       PME on Wake up event

       The 88ALP01 can be configured to assert the PMEn signal under the following conditions:

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                                                                                                  Functional Description
                                                                                                        Functional Overview

          PCI bus in sleep mode with VDDO still applied (D3-hot)
          SD card is inserted, removed or SD card asserts an interrupt

2.2.9.1  Power Management Support
2.2.9.2
         The 88ALP01 supports power management as defined in the PCI Bus Power Management Interface
2.2.9.3  Specification v1.1. The PCI power management interface includes the capabilities data structure and
         power management register block definitions.

         When the system is in a power-down mode, PCI bus power is on, the PCI clock may be slowed
         down or stopped, and the wake-up output pin may drive the PME pin on the PCI bus to cause the
         hardware on the system device to put the computer into the working (D0) mode.

         The device only supports SD card insertion wake-up event.

         PCI Device Power States

         The 88ALP01 function 1 supports all of the following PCI device power states, as defined in
         Table 23. Function 0 and function 2 only support D0 and D3hot.

         Table 23: Device Power Status

         Device State       VDDO        PCI Clock                             Bus PCI             Function
         D0 (Fully On)1     On          Free running                          Activity            Support
                                                                                                  Function 0, 1,
         D1                 On          Free running                          Any PCI             and 2
                                        Free running or                       transaction,
         D2                 On          stopped                               function,           Function 1
                                        Free running or                       interrupt, or PME
         D3hot              On          stopped                               event               Function 1

                                                                              PME event,          Function 0, 1,
                                                                              config cycles       and 2

                                                                              PME event,
                                                                              config cycles

                                                                              PME event,
                                                                              config cycles

                            1. In the D0 state, all hardware on the 88ALP01 is fully functional.

         In the D1, D2, and D3hot states, the PCI bus activities are restricted to config cycles and PME
         events. If a wake-up event occurs, the PME signal is raised under hardware control. The 88ALP01
         does not require a PCI clock to generate a PME.

         Wake-Up Sequence

         The system software enables the PME pin by setting the field in the Power Management
         Control/Status Register (Table 53 p. 73) to 1. When a wake-up event is detected, the 88ALP01 sets
         the PME_STATUS bit in the PMCSR register (PCI configuration registers, field in the
         Power Management Control/Status Register (Table 53 p. 73)). Setting this bit causes the PME signal
         to be asserted. Assertion of the PME signal causes external hardware to wake up the host system
         CPU. The host system software then reads the PMCSR register of every PCI device in the system to
         determine which device asserted the PME signal.

         When the host software determines that the signal was caused by the 88ALP01, it writes to the
         88ALP01 PMCSR to put the device into power state D0. This software then writes a ONE to the
         PME_STATUS bit to clear the bit and turn off the PME signal, and it calls the device's software driver
         to tell that the device is now in state D0. The system software can clear the PME_STATUS bit either
         before, after, or at the same time as the 88ALP01 is put back into the D0 state.

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2.2.10        88ALP01
2.2.11        Datasheet

        Clock Run (CLK_RUNn)

        The CLK_RUNn pin conforms with the Clock Run specification as described in the PCI Mobile
        Design Guide Revision 1.1. The CLK_RUNn pin is used for stopping and starting the PCI clock. The
        following is a list of conditions that trigger a request (via CLK_RUNn) for the clock to be restarted.
        The 88ALP01 attempts to maintain the PCI clock under the following conditions even if the central
        resource tries to stop or slow it down.

         The 88ALP01 has active PCI transactions.
         The device has received fewer than 20 PCI clocks after hardware reset is deasserted.
         Configuration from the Serial EEPROM is being loaded.
         Any of the three bus master (DMA) units (from all 3 functions) are not idle.

        Power on Reset Delay

        Upon power up, the 88ALP01 has an internal POR counter to extend the POR for more than
        21.67 ms based on a 24 MHz reference clock. It is triggered by voltage crossing a pre-determined
        threshold and is intended to cause the 88ALP01 to wait for power to stabilize before releasing the
        reset at power up. The counter is counting on input reference clock; therefore, an increase in
        reference clock speed would decrease this POR delay.

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                                                                                    Register Description
                                                                                    Registers Introduction

3      Register Description

3.1    Registers Introduction

3.1.1  The registers included in this section are:
       PCI Configuration Register File
       Global Control Registers
       NAND Flash Unit
       SDIO Host Controller Registers
       CMOS Camera Interface Controller
       Register maps are provided at the start of each register section.

       Register Conventions

       Figure 20 shows how to read the register tables in the register map.

       Figure 20: Register Conventions

       Register name
        Table number

       Register Offset      Table 25: Software Reset
       in hexadecimal                          Offset: 0x02

                   Detail   Bits  Field                      Type/   Description
                                                             HW Rst  Reserved
                            7     Reserved
                                                             RSVD

                            6:0   RSTn                       RW      Title
                                                             0x01    0 = Software reset
                                                                     This register is initialized by power-on reset and the HW
                                                                     RESETn pin. The chip stays in the reset condition until
                                                                     RSTn is changed back to 1.

                                                                Register type/
                                            Hardware Reset value in hex

       The registers in the 88ALP01 are made up of one or more fields. The way in which each of these
       fields operate is defined by the field's Type. The function of each Type is described in Table 24.

       Table 24: Register Type Definitions

       Ty p e               Description
       EXEC                 Execution of this command if appropriate bit is set
       ROC                  Read on clear
       RSVD                 Reserved for future use. All reserved bits are read as zero unless otherwise noted.
       RO                   Read only.
       RW                   Read and Write.
       RW1C

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July 17, 2007, Preliminary                                                                                          Page 55
       88ALP01
       Datasheet

       Table 24: Register Type Definitions (Continued)

       Ty p e                  Description
       SH                      Special Handling as described
       WO                      Write only. Reads to this type of register field return undefined data.
       W1AC

       The following conventions are used:
       Commands (single bit) in Control Registers:

             Commands are executed, if appropriate bit is set
             Read value as defined.
       Exclusive commands (xxx Start/Stop, xxx On/Off):
             Commands are executed, if appropriate bit is set to 1.
             Setting both commands to 1, has no effect.
             Status is readable: 0x1 or 0x2.
       Reset Value:
             = fixed value or value directly from input pin
             = reset to only by Power on and HW Reset
             (HW) = reset to only by Power on and HW Reset
             (SW) = reset to by Power on, HW Reset and SW Reset

3.2    PCI Configuration Register File

3.2.1  Providing configuration information and supporting access to configuration information is mandatory
       for any PCI adapter. This data is available in the PCI Configuration Register File. The Vital Product
       Data (VPD) implemented in the 88ALP01 is an optional PCI extension attached to the Configuration
       Register File. The implementation follows an Engineering Change Request (ECR) according to the
       PCI Specification Revision 2.2. PCI Power Management information and Vital Product Data are the
       PCI "New Capabilities" implemented in this adapter.

       The PCI Configuration Register File holds information about the PCI adapter for a smooth
       integration into the PCI bus system. The file holds data to identify the PCI adapter, about the I/O and
       memory requirements, and about other system resources needed, that is, interrupt lines and
       maximum power consumption.

       For read/write accesses, the configuration space is physically located in the ASIC. Its default/start
       values can be loaded from the VPD serial EEPROM by the VPD serial EEPROM Loader during
       startup with the exception of the Vital Product Data that is located in TWSI EEPROM as required by
       the PCI ECR. It is read through a VPD address port in the PCI configuration register file.

       The configuration registers are set to their default values by RSTn. Reloading out of the VPD serial
       EEPROM is initiated with the deassertion of RSTn if strapping input for EEPROM loading is set.

       The 88ALP01 device supports the 256-byte configuration space as defined by the PCI Specification
       Revision 2.2.

       Configuration Data Access

       The configuration space of a PCI adapter is usually accessed by using BIOS routines as described
       in the PCI BIOS specification. The configuration space of a adapter, for example, is addressed by
       selecting the IDSEL (detected by reading the unique DeviceID) plus an address in the 256 bytes
       configuration space address range. This is translated into Configuration Read / Configuration Write
       cycles executed on the PCI bus hardware level.

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                                                                                                    Register Description
                                                                                          PCI Configuration Register File

3.2.2           The 88ALP01 responds to type 0 configuration accesses, i.e. AD[1:0] = "00", IDSELn asserted.

                The Configuration Register File can be accessed with 8-, 16-, or 32-bit transfers. On read
                transactions, all data is driven as defined for full 32-bit accesses independent of CBEn[3:0]. All
                multi-byte numeric fields follow little-endian order, if accessed by PCI configuration cycles.

                Write operations to reserved or not implemented registers are completed normally on the bus and
                the data is discarded. If the configuration space is targeted for a burst operation, it responds with a
                disconnect with the first data transfer.

                Configuration transactions are not aborted (Target Initiated Termination). Read operations to
                reserved or not implemented registers are completed normally on the bus and a data value of 0 is
                returned.

                PCI Header Region

                Table 25 depicts the layout of the configuration space of one of the three functions implemented in
                the 88ALP01, this 256-byte configuration space has been implemented separately for each of the
                three functions. Besides the mandatory configuration information in the configuration space header,
                the 88ALP01 provides access to two 32-bit registers called Access Control Register and VPD
                Control Register in the device dependent region of the adapter's configuration space. These
                registers contain information that is only important for initialization and not for the "run-time" driver
                tasks.

                Table 26 shows the address map of the configuration space in a 32-bit (maximum access width for
                configuration data) register representation.

Table 25: PCI Header Region Overview

Register Name               Base-Class  Vendor ID            Revision ID                  Offset
Header Portion                          Command              Cache Line Size
Device ID                                                                                 0x00
Status                                  Latency Timer                                     0x04
Class Code                                                                                0x08
BIST                                    Subsystem Vendor ID                               0x0C
Base Address (1st)                                                                        0x10
Reserved                                                     New Capabilities             0x14 to 0x2B
Subsystem ID                                                 Pointer                      0x2C
Reserved                                                                                  0x30
Reserved                                                                                  0x34

Reserved                                                                                  0x38
                                                                                          0x3C
Max_Lat                     Min_Gnt     Interrupt Pin        Interrupt Line               0x41 to 0x7C

Reserved                                                                                  0x40
                                                                                          0x80
Device Dependent Region                                                                   0x84
                                                                                          0x88
SD Slot Information Register

Access Control

VPD Control

Power Management Capabilities           Power Management Power Management

                                        Next Item Pointer    Capability ID

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July 17, 2007, Preliminary                                                                                                Page 57
                  88ALP01
                  Datasheet

Table 25: PCI Header Region Overview (Continued)

Register Name     Reserved        Power Management Control/Status                                 Offset
                                                                                                  0x8C
Power Management                  VPD Next Item   VPD Capability ID
Data                              Pointer                                                         0x90
VPD Address
                                                                                                  0x94
VPD Data                          Reserved        MSI Capability ID                               0x98
VPD Serial EEPROM Loader Control                  (MSI Cap ID)                                    0x9C
MSI Message Control               MSI Next Item
                                  Pointer                                                         0xA0
                                                                                                  0xA4
MSI Message Lower Address         Calibration Status Register                                     0xA8
MSI Message Upper Address         Retry Counter Register                                          0xAC to 0xB0
MSI Message Data                                                                                  0xB4
Reserved                                                                                          0xB8
Calibration Control Register                                                                      0xBC to 0xFC
Discard Counter Register
Reserved

Table 26: PCI Header Region Register Map                                            Offset        Table and Page
                                                                                    0x00          Table 27, p. 60
  Register Name                                                                     0x02          Table 28, p. 60
  Vendor ID Register                                                                0x04          Table 29, p. 60
  Device ID Register                                                                0x06          Table 30, p. 62
  Command Register                                                                  0x08          Table 31, p. 63
  Status Register                                                                   0x09          Table 32, p. 63
  Revision ID Register                                                              0x0A          Table 33, p. 63
  Programming Interface Register, Lower Byte                                        0x0B          Table 34, p. 63
  Sub-Class Register, Middle Byte                                                   0x0C          Table 35, p. 64
  Base-Class Register, Upper Byte                                                   0x0D          Table 36, p. 64
  Cache Line Size Register                                                          0x0E          Table 37, p. 65
  Latency Timer Register                                                            0x0F          Table 38, p. 65
  Base-Class Register                                                               0x10          Table 39, p. 65
  Built-in Self Test Register                                                       0x1C to 0x28  --
  Base Address Register (1st)                                                       0x2C          Table 40, p. 66
  Reserved                                                                          0x2E          Table 41, p. 66
  Subsystem Vendor ID Register                                                      0x30          --
  Subsystem ID Register                                                             0x34          Table 42, p. 67
  Reserved                                                                          0x38          --
  New Capabilities Pointer Register                                                 0x3C          Table 43, p. 67
  Reserved                                                                          0x3D          Table 44, p. 67
  Interrupt Line Register                                                           0x3E          Table 45, p. 68
  Interrupt Pin Register
  Min_Gnt Register

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                                                                                        Register Description
                                                                              PCI Configuration Register File

Table 26: PCI Header Region Register Map (Continued)

Register Name                                                                 Offset  Table and Page
Max_Lat Register                                                              0x3F    Table 46, p. 68
SD Slot Information Register                                                  0x40    Table 47, p. 69
Access Control Register                                                       0x80    Table 48, p. 69
VPD Control Register                                                          0x84    Table 49, p. 70
Power Management Capability ID Register                                       0x88    Table 50, p. 71
Power Management Next Item Pointer                                            0x89    Table 51, p. 71
Power Management Capabilities Register                                        0x8A    Table 52, p. 72
Power Management Control/Status Register                                      0x8C    Table 53, p. 73
Power Management Data Register                                                0x8F    Table 54, p. 74
VPD Capability ID Register                                                    0x90    Table 56, p. 75
VPD Next Item Pointer                                                         0x91    Table 57, p. 75
VPD Address Register                                                          0x92    Table 58, p. 75
VPD Data Registers                                                            0x94    Table 59, p. 76
Reserved                                                                      0x58    --
VPD Serial EEPROM Loader Control Register                                     0x9A    Table 60, p. 76
MSI Capability ID Register (MSI Cap ID)                                       0x9C    Table 61, p. 76
MSI Next Item Pointer Register                                                0x9D    Table 62, p. 77
MSI Message Control Register                                                  0x9E    Table 63, p. 77
MSI Message Lower Address Register                                            0xA0    Table 64, p. 78
MSI Message Upper Address Register                                            0xA4    Table 65, p. 78
MSI Message Data Register                                                     0xA8    Table 66, p. 79
Calibration Control Register                                                  0xB4    Table 67, p. 79
Calibration Status Register                                                   0xB6    Table 68, p. 80
Discard Counter Register                                                      0xB8    Table 69, p. 80
Retry Counter Register                                                        0xBA    Table 70, p. 80

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July 17, 2007, Preliminary                                                                                            Page 59
         88ALP01
         Datasheet

3.2.2.1  Vendor ID Register
3.2.2.2
3.2.2.3  The Vendor ID Register comprises 16 bits.

         Table 27: Vendor ID Register
                         Offset: 0x00

         Bits Field                      Ty p e /   Description
         15.0 Vendor ID                  Init Val   Identifies manufacturer of the device (Marvell)

                                         RO
                                         0x11AB

         Device ID Register

         The Device ID Register comprises 16 bits that uniquely identifies the device within the product line.
         It is reloadable from the VPD serial EEPROM.

         Table 28: Device ID Register
                         Offset: 0x02

         Bits Field                      Ty p e /            Description
         15:0 Device ID                  Init Val

                                         RO                  Identifies the device within the product line
                                         Function 0: 0x4100
                                         Function 1: 0x4101
                                         Function 2: 0x4102

         Command Register

         The Command Register comprises 16 bits. It is used to control the overall functionality of the
         adapter. It controls the adapter's ability to generate and respond to PCI bus cycles.

         To disconnect the adapter logically from all PCI bus cycles except the configuration cycles, a value
         of ZERO should be written to this register.

         All bits are reloadable from the VPD serial EEPROM, except for fixed value bits.

         Table 29: Command Register
                         Offset: 0x04

         Bits Field                      Ty p e /   Description
                                         Init Val
         15:11                 Reserved             Reserved for future use
         10                    INTDIS    RSVD       Disable asserting INT
                                                    1 = INT is disabled
                                         RW         0 = INT is enabled
                                         0

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                                                                                                  Register Description
                                                                                        PCI Configuration Register File

Table 29: Command Register (Continued)
                Offset: 0x04

Bits Field                            Ty p e /  Description
                                      Init Val
9                           FBTEN               Fast Back-to-Back enable
                                      RW        1 = fast back-to-back transactions to different agents are
                                      0         allowed (adapter as master runs fast back-to-back write
                                                cycles).
8                           SERREN    RW        0 = fast back-to-back transactions are only allowed to the
                                                same agent (adapter as master does not run fast
                                      0         back-to-back write cycles).

7                           ADSTEP    RO        SERRn enable, controls the assertion of SERRn pin
                                                1 = SERRn is enabled
                                      0         0 = SERRn is disabled

6                           PERREN    RW        Address/Data Stepping
                                                Fixed value
                                      0         adapter does not use address/data stepping.

5                           VGASNOOP  RO        Parity Report Response Enable
                                                1 = Parity error reporting is enabled.
                                      0
                                                VGA Palette Snoop
4                           MWIEN     RW        Fixed value

                                      0         Memory Write and Invalidate Cycle Enable
                                                1 = Memory Write and Invalidate Cycle is enabled.
3                           SCYCEN    RO        0 = Memory Write must be used instead.

                                      0         Special Cycle Enable
                                                Fixed value
2                           BMEN      RW        adapter ignores all Special Cycle operations.

                                      0         Bus Master Enable
                                                1 = bus master accesses are enabled.
1                           MEMEN     RW        0 = bus master accesses are disabled.

                                      0         Memory Space Access Enable
                                                1 = memory accesses are responded.
0                           IOEN      RO        0 = memory accesses are not responded.

                                                I/O Space Access Not Supported

                                      0

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              88ALP01
              Datasheet

3.2.2.4  Status Register

         The Status Register comprises 16 bits. It contains status information for the PCI bus related events.

         Reads to this register behave normally. Writes are different, that is, bits can be reset but not set. A bit
         is reset whenever the register is written, and the data in the corresponding bit location is ONE. This
         behavior is marked with SH, special handling in the table below.

         All bits are reloadable from the VPD serial EEPROM, except for fixed value bits.

         Table 30: Status Register
                         Offset: 0x06

         Bits Field                      Ty p e /  Description
                                         Init Val
         15                    PERR                Parity Error
                                         SH        Is set whenever a parity error is detected (data or address),
                                         0         even if parity error handling is disabled (PERREN)

         14                    SERR      SH        Signaled SERRn
                                                   Is set whenever an address parity error is detected and
                                         0         both, SERREN and PERREN are enabled

         13                    RMABORT   SH        Received Master Abort
                                                   Is set when a master transaction is terminated with a
                                         0         master abort sequence

         12                    RTABORT   SH        Received Target Abort
                                                   Is set when a adapter's master transaction is terminated
                                         0         with a Target Abort sequence

         11                    Reserved  RSVD      Reserved for future use

         10:9 DEVSEL                     RO        DEVSELn Timing
                                         01b       Fixed value = 01b (medium), DEVSELn is asserted two
                                                   CLK periods after FRAMEn is asserted
         8                     DATAPERR  SH
                                                   Data Parity Error Detected
                                         0         Set, if a data parity error is detected running master cycles
                                                   and PERREN is set
         7                     FB2BCAP   RO
                                                   Fast Back-to-Back Capable
                                         1         Fixed value = 1, target is capable of accepting fast
                                                   back-to-back transactions
         6                     UDF       RO
                                                   UDF supported
                                         0
                                                   66 MHz PCI Bus Clock Capable
         5                     66MHZCAP  RO        (see section 66 MHz Operation)
                                                   The default value for this field can be changed by strapping
                                         1         input.

         4                     NEWCAP    RO        New Capabilities Bit
                                         1         New capabilities list implemented
         3:0                   Reserved
                                         RSVD      Reserved for future use

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                                                                                                     Register Description
                                                                                           PCI Configuration Register File

3.2.2.5  Revision ID Register
3.2.2.6
         The Revision ID Register comprises 8 bits. It is reloadable from the VPD serial EEPROM.

         Table 31: Revision ID Register
                         Offset: 0x08

         Bits Field                      Ty p e /  Description
                                         Init Val  Specifies the adapter revision number/Rev. 1.0.
         7:0                Revision ID
                                         RO
                                         0x10

         Class Code Register

         The Class Code Register comprises 24 bits. This register is used to identify the generic function of
         the adapter. The register is broken down into three byte-size fields. One of these fields, the Subclass
         Register, is reloadable from the VPD serial EEPROM.

         Table 32: Programming Interface Register, Lower Byte
                         Offset: 0x09

         Bits Field                      Ty p e /  Description
         7:0                             Init Val
                                                   Specifies the programming interface.
                                         RO        Fixed Value = 0x01
                                         0x01

         Table 33: Sub-Class Register, Middle Byte
                         Offset: 0x0A

         Bits Field                      Ty p e /          Description
         7:0                             Init Val
                                                           Identifies the Function0 Controller
                                         RO                0x01 = Identified as Flash memory Controller
                                         Function 0: 0x01  0x05 = Identified as SD Host controller
                                         Function 1: 0x05  0x00 = Identified as Video Controller
                                         Function 2: 0x00

         Table 34: Base-Class Register, Upper Byte
                         Offset: 0x0B

         Bits Field                      Ty p e /          Description
         7:0                             Init Val
                                                           Broadly classifies the functions of the adapter
                                         RO                Fixed Value = 0x05 for Function0 (NAND Flash)
                                         Function 0: 0x05  Fixed Value = 0x08 for Function1 (SD)
                                         Function 1: 0x08  Fixed Value = 0x04 for Function2 (Camera)
                                         Function 2: 0x04

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               88ALP01
               Datasheet

3.2.2.7  Cache Line Register
3.2.2.8
         The Cache Line Register comprises 8 bits. The register is reloadable from the VPD serial EEPROM
         (not recommended).

         Table 35: Cache Line Size Register
                         Offset: 0x0C

         Bits                  Field            Ty p e /  Description
         7:0                   Cache line size  Init Val
                                                          Specifies the system cache line in units of 32-bit words.
                                                RW        The adapter supports cache line sizes of 4, 8, 16, 32, 64 or
                                                0         128 dwords.
                                                          Setting this register to 1, 2, or 3 is treated like being set to
                                                          0.
                                                          The Cache Line Size is restricted to be a power of two. The
                                                          most significant 1 in this register is used to set the Cache
                                                          Line Size. Any other 1's are ignored.
                                                          The adapter as bus master uses this field as criteria for
                                                          starting transfers from/to complete cache lines with the
                                                          Memory Write and Invalidate, Read Line, and Read
                                                          Multiple commands. It also uses it to determine the
                                                          disconnection of burst accesses at cache line boundaries.

         Latency Timer Register

         The Latency Timer Register comprises 8 bits and is reloadable from the VPD serial EEPROM (not
         recommended).

         Table 36: Latency Timer Register
                         Offset: 0x0D

         Bits                  Field            Ty p e /  Description
         7:0                   Latency Timer    Init Val
                                                          Specifies the maximum time the adapter can continue with
                                                RW        bus master transfers after the system arbiter has removed
                                                0         GNTn. The time is specified in units of PCI bus clocks.
                                                          The working copy of the Timer starts counting down when
                                                          the adapter asserts FRAMEn for the first time during a bus
                                                          mastership period. The Timer freezes at ZERO. When the
                                                          Timer is ZERO and GNTn is deasserted by the system
                                                          arbiter, the adapter finishes the current data phase and
                                                          then immediately releases the bus.

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                                                                                                 Register Description
                                                                                       PCI Configuration Register File

3.2.2.9   Header Type Register
3.2.2.10
3.2.2.11  The header type register comprises 8 bits. This register describes the format of the PCI
          configuration space locations 0x10 to 0x3c and states whether the PCI device is a single function or
          multi function device.

          Table 37: Base-Class Register
                          Offset: 0x0E

          Bits Field                 Ty p e /           Description
          7                          Init Val
          6:0                                           Single function/multi function device
                                     RO                 Fixed value = 1, the adapter is a multi function device.
                                     1
                                                        PCI configuration space layout
                                     RO                 Fixed value = 0, the layout of the PCI configuration space
                                     0                  locations 0x10 to 0x3c is as shown in the table above.

          Built-in Self Test Register

          The optional Built-in Self Test Register comprises 8 bits.

          Table 38: Built-in Self Test Register
                          Offset: 0x0F

          Bits              Field    Ty p e /           Description
          7:0                        Init Val
                                                        BIST is not supported (optional)
                            Built-in Self Test RO       Fixed value = 0
                                                     0

          Base Address Register (1st)

          The 1st Base Address Register is a 32-bit register that determines the location of the adapter in the
          memory space, if memory mapping is used.

          The base address register is reloadable from the VPD serial EEPROM.

          Table 39: Base Address Register (1st)
                          Offset: 0x10

          Bits              Field    Ty p e /           Description
          31:14                      Init Val
          13:4                                          Lower 18 bits of most significant bits of memory base
                            Lower MEMBASE RW            address.
                                                     0
                                                        Memory size requirements
                            MEMSIZE  RO                 Fixed value, indicates memory space requirement of 16384
                                                        bytes.
                                     0
                                                        Prefetch Enable
          3                 PREFEN   RO                 Fixed value, indicates that prefetching is not allowed.

                                     0

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                Datasheet

          Table 39: Base Address Register (1st) (Continued)
                          Offset: 0x10

          Bits Field                         Ty p e /  Description
                                             Init Val
          2:1                  Memory Type             Memory Type
                                             RO        00 = Base register is 32 bits wide, and mapping can be
                                             0x0       done anywhere in the 32-bit memory space.
                                                       10 = Base register is 64 bits wide and can be mapped
          0                    MEMSPACE      RO        anywhere in the 64-bit address space.
                                                       Memory Type may be reloaded out of the VPD TWSI
                                             0         EEPROM (further memory types).
                                                       NOTE: PCI Specification Rev. 2.2 does not allow mappings

                                                                 below 1MB.

                                                       Memory Space Indicator
                                                       Fixed value, indicates that this Base Address Register
                                                       describes a memory base address.

3.2.2.12  Subsystem Vendor ID Register
3.2.2.13
          The Subsystem Vendor ID Register comprises 16 bits and can be used for customizing OEM
          versions. The unique vendor ID of the OEM allocated by the PCI SIG may be provided here.

          It is reloadable from the VPD serial EEPROM.

          Table 40: Subsystem Vendor ID Register
                          Offset: 0x2C

          Bits Field                         Ty p e /  Description
                                             Init Val
          15:0 Subsystem                               Identifies the subsystem vendor ID.
                      Vendor ID              RO        Must be a valid non-zero value.
                                             0x11AB

          Subsystem ID Register

          The Subsystem ID Register comprises 16 bits and can be used for customizing OEM versions.
          It is reloadable from the VPD serial EEPROM.

          Table 41: Subsystem ID Register
                          Offset: 0x2E

          Bits                 Field         Ty p e /  Description
          15:0                 Subsystem ID  Init Val
                                                       Identifies the subsystem.
                                             RO        Must be a valid non-zero value.
                                             0x4100

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                                                                                                       Register Description
                                                                                             PCI Configuration Register File

3.2.2.14  New Capabilities Pointer
3.2.2.15
3.2.2.16  The New Capabilities Pointer Register comprises 8 bits that points to the New Capabilities List.
          This pointer register is reloadable from the VPD serial EEPROM.

          Table 42: New Capabilities Pointer Register
                          Offset: 0x34

          Bits Field                       Ty p e /  Description
                                           Init Val  Points to the New Capabilities List
          7:0               New
                                           RO
                            Capabilities   0x88

                            Pointer

          Interrupt Line Register

          The Interrupt Line Register comprises 8 bits.

          Table 43: Interrupt Line Register
                          Offset: 0x3C

          Bits Field                       Ty p e /  Description
          7:0                              Init Val
                                                     The Interrupt Line Register is used to communicate
                                           RW        interrupt line routing information. POST software writes the
                                           0         routing information into this register as it initializes and
                                                     configures the system.
                                                     The value in this register indicates, to which input of the
                                                     system interrupt controller(s) the devices's interrupt pin is
                                                     connected. Device drivers and operating systems can use
                                                     this information to determine priority and vector information.
                                                     The Interrupt Line Register is not modified by the adapter. It
                                                     has no effect on the operation of the device.

          Interrupt Pin Register

          The Interrupt Pin Register comprises 8 bits.

          Table 44: Interrupt Pin Register
                          Offset: 0x3D

          Bits Field                       Ty p e /  Description
                                           Init Val  Fixed value, the adapter uses the interrupt pin INTAn.
          7:0               Interrupt Pin
                                           RO
                                           0x01

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               88ALP01
               Datasheet

3.2.2.17  Min_Gnt Register

3.2.2.18  The Minimum Grant Time (Min_GNT) Register comprises 8 bits. It is reloadable from the VPD serial
          EEPROM.
3.2.2.19
          Table 45: Min_Gnt Register
3.2.3                     Offset: 0x3E

          Bits Field                    Ty p e /  Description
                                        Init Val
          7:0                  Min_Gnt            This read-only register specifies the adapter's desired
                                        RO        settings for Latency Timer Value.
                                        0x08      The value specifies, in units of 1/4 microseconds, the burst
                                                  period needed by the adapter assuming a clock rate of
                                                  33 MHz.

          Max_Lat Register

          The Maximum Latency (Max_Lat) Register comprises 8 bits and is reloadable from the VPD serial
          EEPROM.

          Table 46: Max_Lat Register
                          Offset: 0x3F

          Bits Field                    Ty p e /  Description
                                        Init Val
          7:0                  Max_Lat            This read-only register specifies the adapter's desired
                                        RO        settings for Latency Timer Value.
                                        0x08      The value specifies, in units of 1/4 microseconds, how often
                                                  the adapter needs to gain access to the PCI bus assuming
                                                  a clock rate of 33 MHz.

          Expansion ROM Base Address Register

          Expansion ROM is not supported, this location is treated like reserved locations.

          Device Dependent Region

          Control Access Register and VPD Control Register are the first two used locations in the "device
          dependent region" of the 256-byte configuration space. The default values are chosen for the most
          common environments.

          Modifications may be handled as manufacturing option, driver options, or dedicated configuration
          software.

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                                                                                                    Register Description
                                                                                          PCI Configuration Register File

3.2.3.1  SD Slot Information Register
3.2.3.2
         The SD Slot Information Register is only used for function 1.

         Table 47: SD Slot Information Register
                         Offset: 0x40

         Bits               Field          Ty p e /       Description
                                           Init Val
         7                                                Reserved for future use
         6:4                Reserved       RSVD
                                                          Number of Slots
                            Number of Slots RO            These statuses indicate the number of slots the Host
                                                     0x0  Controller supports.
                                                          000 = 1 slot
         3                  Reserved       RSVD           All other values are reserved.

         2:0                First Base     RO             Reserved for future use

                            Address Register 0x0          First Base Address Register Number
                                                          These bits indicate the first Base Address register number
                            Number                        assigned for the SD Host Controller register set.
                                                          000 = Base address 0x10 (BAR0)
                                                          All other values are reserved.

         Access Control and VPD Control Registers

         Control Access Register and VPD Control Register are 32-bit registers. Both are reloadable from the
         VPD serial EEPROM.

         Most of the switches in Access Control and VPD Control are not intended for use at run time.
         Manufactured adapters may come up with different settings than defined as Reset Value (if reloaded
         from the VPD serial EEPROM).

         The fields marked with "RO" in column "Write" are writable only in test mode. The fields marked with
         "RW" are writable in configuration space and with normal accesses to the Control Register File.

         Table 48: Access Control Register
                         Offset: 0x80

         Bits               Field          Ty p e /       Description
                                           Init Val
         31                 Reserved                      Reserved for future use
         30                 DLL_DIS        RSVD           Disable DLL

         29:24              Reserved       RW             Reserved for future use
         23                 En IO Mapping  0x0            Controls mapping of the Control Register File to the I/O
                                                          space (manufacturing option).
                                           RSVD           1 = Address decoding for I/O accesses enabled
                                                          0 = Any address decoding for I/O accesses is disabled
                                           RO             Reserved for future use
                                           0x0

         22:14 Reserved                    RSVD

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    88ALP01
    Datasheet

Table 48: Access Control Register (Continued)
                Offset: 0x80

Bits Field                                  Ty p e /  Description
                                            Init Val
13                             Dis MRL      RW        Conventional PCI:
                                            0x0       1 = Disable command Memory Read Line
12                             Dis MRM                0 = Enable command Memory Read Line
                                            RW
11                             Dis MWI      0x0       Conventional PCI:
                                                      1 = Disable command Memory Read Multiple
10:3 Reserved                               RW        0 = Enable command Memory Read Multiple
                                            0x0
2                              En Rd15                Conventional PCI:
                                            RSVD      1 = Disable Command Memory Write and Invalidate
1                              En Wr Comb   RW        0 = Enable command Memory Write and Invalidate
                                            0x0
0                              En Rd Comb   RW        Reserved for future use
                                            0x0
                                            RW        Conventional PCI:
                                            0x0       1 = Enables BIU master "read 1.5" feature

                                                      Conventional PCI:
                                                      1 = Write combining is enabled

                                                      Conventional PCI:
                                                      1 = Read combining is enabled

Table 49: VPD Control Register
                Offset: 0x84

NOTE: This register is only applicable to function 0 (NAND Flash Controller).

Bits Field                                  Ty p e /  Description
                                            Init Val
31:24                          Reserved_RW            Defines the Device Select Byte for the serial EEPROM
23:17                          VPD Devsel   RO        used for VPD storage.
                                            0x50      Default value is 0b1010000.
                                                      NOTE: VPD Devsel must not be overwritten via serial
16:14 VPD ROM Size RO
                                      0x3                       EEPROM! This may lead to a complete damage of
                                                                the board (Serial EEPROM must be changed
                                                                afterwards)!

                                                      Defines the size of the assembled serial EEPROM in Bytes.
                                                      0x0 = 256 Bytes
                                                      0x1 = 512 Bytes
                                                      0x2 = 1024 Bytes
                                                      0x3 = 2048 Bytes
                                                      0x4 = 4096 Bytes
                                                      0x5 = 8192 Bytes
                                                      0x6 = 16384 Bytes
                                                      0x7 = 32768 Bytes
                                                      Default value is 2048 Bytes. If any other size is used, this
                                                      field must be reprogrammed out of the SPI Flash Memory.
                                                      Due to currently used addressing procedure via TWSI bus
                                                      only applications up to size 2048 Bytes are supported.

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                                                                                                Register Description
                                                                                      PCI Configuration Register File

         Table 49: VPD Control Register (Continued)
                         Offset: 0x84

         NOTE: This register is only applicable to function 0 (NAND Flash Controller).

         Bits Field                        Ty p e /  Description
         13:0 Reserved                     Init Val  Reserved for future use

                                           RSVD

3.2.3.3  Power Management Capability ID Register
3.2.3.4
         The Power Management Capability ID comprises 8 bits. Power Management is the first "New
         Capability" in the New Capabilities list. The New Capabilities pointer at address 0x34 contains the
         address 0x48 for the first entry in the New Capabilities list. The Next Item Pointer at address 0x49
         holds the address of the next entry in the New Capabilities list. For 88ALP01 this is the Vital Product
         Data VPD New Capability ID. The attached Next Item Pointer holds a 0x0 in 88ALP01 indicating the
         end of the New Capabilities list.

         The New Capabilities linked list uses New Capability IDs for the unique identification of the
         capability. New Capability IDs are assigned by the PCI SIG. The structure of New Capability
         information is also specified by the PCI SIG, e.g. Power Management has a New Capability ID of
         0x01. The structure of the related information is specified in the PCI Power Management Interface
         Specification. The ID for VPD is 0x03. The structure of New Capability information is defined in the
         PCI Specification Rev. 2.2.

         The Power Management New Capability ID Register is reloadable from the VPD serial EEPROM.

         Table 50: Power Management Capability ID Register
                         Offset: 0x88

         Bits Field                        Ty p e /  Description
                                           Init Val  Power Management Capabilities ID
         7:0                Cap ID
                                           RO
                                           0x01

         Power Management Next Item Pointer

         The Power Management Next Item Pointer comprises 8 bits. It is reloadable from the VPD serial
         EEPROM.

         Table 51: Power Management Next Item Pointer
                         Offset: 0x89

         Bits Field                        Ty p e /  Description
                                           Init Val  Pointer to the Next Item in the capabilities list
         7:0                Next Item Ptr
                                           RO
                                           0x9C

Copyright 2007 Marvell            Document Classification: Proprietary Information    Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                              Page 71
              88ALP01
              Datasheet

3.2.3.5  Power Management Capabilities Register

         The Power Management Capabilities Register comprises 16 bits. It is reloadable from the VPD serial
         EEPROM.

         Table 52: Power Management Capabilities Register
                         Offset: 0x8A

         Bits Field                         Ty p e /             Description
                                            Init Val

         15                    PME Support  RO                   Power Management Event Support: Specifies power
                                            0
                                            (0 if no Vaux)       state in which the signal PMEn may be asserted.

                                                                 If no VAUX is available, this bit is forced to ZERO,

                                                                 signalling no PMEn support in D3cold.
                                                                 1 = PMEn can be asserted from D3cold, if Vaux is
                                                                 available

                                                                 0 = PMEn cannot be asserted from D3cold, if Vaux is
                                                                 not available

         14                                 RO                   Power Management Event Support: Specifies power

                                            Function 0 and 2: 0 state in which the signal PMEn may be asserted.

                                            Function 1: 1        1 = PMEn can be asserted from D3hot

         13                                 RO                   Power Management Event Support: Specifies power

                                            Function 0 and 2: 0 state in which the signal PMEn may be asserted.

                                            Function 1: 1        1 = PMEn can be asserted from D2

         12                                 RO                   Power Management Event Support: Specifies power

                                            0                    state in which the signal PMEn may be asserted.

                                                                 1 = PMEn can be asserted from D1

         11                                 RO                   Power Management Event Support: Specifies power

                                            Function 0 and 2: 0 state in which the signal PMEn may be asserted.

                                            Function 1: 1        1 = PMEn can be asserted from D0

         10                    D2 Support   RO                   D2 Support
                                            Function 0 and 2: 0  0 = The adapter does not support D2 Power
                                            Function 1: 1        Management State.
                                                                 1 = The adapter supports D2 Power Management
                                                                 State.

         9                     D1 Support   RO                   D1 Support
                                            Function 0 and 2: 0  0 = The adapter does not support D1 Power
                                            Function 1: 1        Management State.
                                                                 1 = The adapter supports D1 Power Management
                                                                 State.

         8:6                   Reserved     RO                   Reserved, but reloadable from the VPD serial
                                            0b000                EEPROM for changes in the PCI Specification.

         5                     DSI          RO                   Device Specific Initialization:

                                            0                    1 = The adapter requires device specific initialization.

                                                                 0 = The adapter does not require device specific

                                                                 initialization.

         4                     Reserved     RSVD                 Reserved for future use

         3                     PME Clock    RO                   Power Management Event Clock: The adapter does

                                            0                    not need PCI Clock for PMEn generation.

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                                                                                                     Register Description
                                                                                           PCI Configuration Register File

         Table 52: Power Management Capabilities Register (Continued)
                         Offset: 0x8A

         Bits Field                      Ty p e /  Description
                                         Init Val
         2:0                Version                The adapter complies with Revision 1.1 of the PCI
                                         RO        Power Management Interface Specification.
                                         0x02

3.2.3.6  Power Management Control/Status Register

         The Power Management Control/Status Register comprises 16 bits and is reloadable from the VPD
         serial EEPROM.

         Table 53: Power Management Control/Status Register
                         Offset: 0x8C

         Bits Field                      Ty p e /  Description
                                         Init Val

         15                 PME Status   SH        Indicates that PMEn has been asserted by the adapter.
                                                   Reset by Power on reset and when written with 1.
                                         0

         14:13 Data Scale                RO        Indicates the scaling factor to be used when interpreting the
                                         0b01      value of the Data Register. The read value depends on the
                                                   setting of the Data Select field.

         12:9 Data Select                RW        This 4-bit field is used to select which data is to be reported
                                                   through the Data Register and Data Scale field.
                                         0

         8                  PME En       RW        Enables PMEn generation. Reset by Power on reset.

                                         0

         7:2                Reserved     RSVD      Reserved for future use

         1:0                Power State  RW        Controls the Power Management State of the adapter. The
                                                   adapter supports all power management states.
                                         0

         The 16 2-bit Data_Scale fields and the 16 8-bit Data Register values that can be selected by the
         Data_Select field, are reloadable from the VPD serial EEPROM by writing complete 32-bit wide sets
         of Data Select, Data Scale, and Data to the Power Management Control/Status and Data Register.

                        To modify the contents of any Data Scale or Data field, the Data Select field MUST
         Caution always be written with the desired Data Select value in the same 32-bit access!

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July 17, 2007, Preliminary                                                                                                 Page 73
              88ALP01
              Datasheet

3.2.3.7  Power Management Data Register
3.2.3.8
         The Power Management Data Register comprises 8 bits and is reloadable from the VPD serial
         EEPROM.

         Table 54: Power Management Data Register
                         Offset: 0x8F

         Bits Name                          Ty p e /      Description
                                            Init Val

         7:0                   Data         RO            This read-only register is used to report the state
                                            See Table 55  dependent data requested by the Data Select field. The
                                                          value of this register is scaled by the value reported by the
                                                          Data Scale field.

         Power Management Data Table

         Data and Data Scale are hidden registers accessible through the Power Management Control/Status
         Register selected by Data Select. Data Scale is writable from the VPD serial EEPROM loader by
         writing to Power Management Control/Status Register. Data is writable from the VPD serial
         EEPROM loader by writing to Power Management Data Register. Data and Data Scale are reloaded
         from the VPD serial EEPROM with values matching the manufacturing option.

         Table 55: Power Management Data Table

         Value in Data Meaning                            Data (8 bit)                 Data Scale     [Watt] with
         Select                                           Reset Value                  (2 bit) Reset  Reset Values
                                                                                       Value
         0                           D0 Power             0x3                                         0.3
                                                                                       0x1

                                     consumed

         1                           Reserved

         2

         3                           D3 Power             0x3                          0x1            0.3

                                     consumed

         4                           D0 Power             0x3                          0x1            0.3

                                     dissipated

         5                           Reserved

         6

         7                           D3 Power             0x3                          0x1            0.3

                                     dissipated

         8                           Common logic         0x1                          0x1            0.1

                                     power

                                     consumption

         9:15                        Reserved             0x0                          0x0            0x0

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                                                                                                Register Description
                                                                                      PCI Configuration Register File

3.2.3.9   VPD Capability ID Register
3.2.3.10
3.2.3.11  The VPD Capability ID Register comprises 8 bits and is reloadable from the VPD serial EEPROM. It
          contains the New Capability ID for VPD as specified by the PCI SIG. By default, the VPD capability is
          turned off. To enable this capability, the default value of the Power Management Next Item Pointer
          (Table 51 p. 71) must be changed from 0x5C to 0x50 through the initial loading from serial
          EEPROM.

          Table 56: VPD Capability ID Register
                          Offset: 0x90

          NOTE: This register is only applicable to function 0 (NAND Flash Controller).

          Bits Field                       Ty p e /  Description
                                           Init Val  VPD Capabilities ID
          7:0               Cap ID
                                           RO
                                           0x03

          VPD Next Item Pointer

          The VPD Next Item Pointer comprises 8 bits is reloadable from the VPD serial EEPROM.

          Table 57: VPD Next Item Pointer
                          Offset: 0x91

          NOTE: This register is only applicable to function 0 (NAND Flash Controller).

          Bits Field                       Ty p e /  Description
                                           Init Val  Pointer to the next item in the capabilities list.
          7:0               Next Item Ptr
                                           RO
                                           0x9C

          VPD Address Register

          The VPD Address & Data Registers control a TWSI, which runs a 100 kHz protocol to an external
          TWSI EEPROM. The interface signals are routed through the pins VPD_CLK and VPD_DATA. The
          TWSI clock and data port pins are pulled high by a pull up resistor to VDDO of the TWSI device.

          The VPD Address Register comprises 16 bits and is reloadable from the VPD serial EEPROM and is
          also writable in I/O space.

          Table 58: VPD Address Register
                          Offset: 0x92

          NOTE: This register is only applicable to function 0 (NAND Flash Controller).

          Bits Field                       Ty p e /  Description
                                           Init Val
          15                Flag                     Starts the VPD transfers, determines its direction, and
                                           EXEC      signals its completion by being toggled by HW.
                                           0         If written 1, a VPD write is started. Set to 0 after completion.
                                                     If written 0, a VPD read is started. Set to 1 after completion.
          14:0 VPD Address                 RW
                                           0x00      Address of the VPD contents to be written / read.

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July 17, 2007, Preliminary                                                                                               Page 75
               88ALP01
               Datasheet

3.2.3.12  VPD Data Register
3.2.3.13
3.2.3.14  The VPD Data Register comprises 32 bits and is reloadable from the VPD serial EEPROM and is
          also writable in I/O space.

          Table 59: VPD Data Registers
                          Offset: 0x94

          NOTE: This register is only applicable to function 0 (NAND Flash Controller).

          Bits Field                    Ty p e /  Description
          31:0 VPD Data                 Init Val
                                                  Must be written before VPD Address Register for VPD
                                        RW        Write. Contains VPD Read Data after completion of VPD
                                        0x00      Read.

          VPD Serial EEPROM Loader Control Register

          The VPD Serial EEPROM Control Register comprises 16 bits and controls the VPD serial EEPROM
          Loader. It can be written in test mode.

          Table 60: VPD Serial EEPROM Loader Control Register
                          Offset: 0x9A

          NOTE: This register is only applicable to function 0 (NAND Flash Controller).

          Bits Field                    Ty p e /  Description
                                        Init Val
          15                   Flag               Starts and stops the data transfer.
                                        RO        If written 1, the Serial EEPROM Loader is started.
                                        0         If written 0, the Serial EEPROM Loader is stopped.

          14:0 Serial EEPROM RO                   Start address for Serial EEPROM Loader. Should be min.
                                                  256 and in 8 byte steps.
                               Address  0x200

          MSI Capability ID Register (MSI Cap ID)

          The 88ALP01 is capable of Message Signaled Interrupt (MSI) handling.
          Reloadable out of the VPD TWSI EEPROM.

          Table 61: MSI Capability ID Register (MSI Cap ID)
                          Offset: 0x9C

          NOTE: This register is only applicable to function 0 (NAND Flash Controller).

          Bits Field                    Ty p e /  Description
                                        Init Val  MSI Capabilities ID
          7:0                  Cap ID
                                        RO
                                        0x05

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                                                                                                     Register Description
                                                                                           PCI Configuration Register File

3.2.3.15  MSI Next Item Pointer
3.2.3.16
          Reloadable out of the VPD TWSI EEPROM.

          Table 62: MSI Next Item Pointer Register
                          Offset: 0x9D

          Bits Field                       Ty p e /  Description
                                           Init Val  Pointer to the next item in the capabilities list.
          7:0               Next Item Ptr
                                           RO
                                           0x0

          MSI Message Control

          Reloadable out of the VPD TWSI EEPROM.

          Table 63: MSI Message Control Register
                          Offset: 0x9E

          Bits Field                       Ty p e /  Description
                                           Init Val
          15:8 Reserved                              Reserved for future use
                                           RO
          7                 64 Bit Addr    0x0       1 = The device is capable of generating a 64-bit message
                                                     address
                            capable        RO        0 = The device is not capable of generating a 64-bit
                                           0x1       message address

          6:4               Multiple Message RW      Defines the number of allocated messages

                            Enable         0x0       0b000 = 1
                                                     0b001 = 2 (not supported)
                                                     0b010 = 4 (not supported)
                                                     0b011 = 8 (not supported)
                                                     0b100 = 16 (not supported
                                                     0b101 = 32 (not supported)
                                                     0b110 = Reserved
                                                     0b111 = Reserved

          3:1               Multiple Message RO      This implementation supports one allocated message.

                            Capable        0x0       System software reads this field to determine the number of
                                                     requested messages.
                                                     0b000 = 1
                                                     0b001 = 2 (not supported)
                                                     0b010 = 4 (not supported)
                                                     0b011 = 8 (not supported)
                                                     0b100 = 16 (not supported)
                                                     0b101 = 32 (not supported)
                                                     0b110 = Reserved
                                                     0b111 = Reserved

                                                     There is one requested message.

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                88ALP01
                Datasheet

          Table 63: MSI Message Control Register (Continued)
                          Offset: 0x9E

          Bits Field                          Ty p e /  Description
                                              Init Val
          0                    MSI Enable               1 = MSI is used to request service. INTAn is disabled.
                                              RW        0 = INTAn is used to request service. MSI is disabled
                                              0x0

                                                        Reset by D3 to D0 reset.

3.2.3.17  MSI Message Address

          Reloadable out of the VPD TWSI EEPROM.

          Table 64: MSI Message Lower Address Register
                          Offset: 0xA0

          Bits                 Field          Ty p e /  Description
          31:2                                Init Val
                               MSI Message              System-specified message address
                               Lower Address  RW        If the field in the MSI Message Control
                                              0x00      Register (Table 63 p. 78) is set, the contents of this register
                                                        specify the DWORD aligned address for the MSI memory
          1:0                  Reserved       RSVD      write transaction.

                                                        Reserved for future use

          Table 65: MSI Message Upper Address Register
                          Offset: 0xA4

          Bits                 Field          Ty p e /  Description
          31:0                                Init Val
                               MSI Message              System-specified message upper address
                               Upper Address  RW        If the field in the MSI Message Control
                                              0x00      Register (Table 63 p. 78) is set, the contents of this register
                                                        (if non-zero) specify the upper 32-bits of a 64-bit message
                                                        address (AD[63:32]).
                                                        If the contents of this register are zero, the device uses the
                                                        32 bit address specified by the MSI Message Lower
                                                        Address Register (Table 64 p. 78).

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                                                                                                    Register Description
                                                                                          PCI Configuration Register File

3.2.3.18  MSI Message Data
3.2.3.19
          Reloadable out of the VPD TWSI EEPROM.

          Table 66: MSI Message Data Register
                          Offset: 0xA8

          Bits Field                      Ty p e /  Description
                                          Init Val
          31:16             Reserved                Reserved for future use
          15:0              Message Data  RSVD      System-specified message

                                          RW        If the field in the MSI Message Control
                                          0x00      Register (Table 63 p. 78) is set, the Message Data is driven
                                                    onto the lower word (AD[15:00]) of the memory write
                                                    transaction's data phase.

                                                    The field in the MSI Message
                                                    Control Register (Table 63 p. 77) defines the number (only
                                                    one message supported by the chip).

          Calibration Control Register

          Reloadable out of the TWSI EEPROM.

          Table 67: Calibration Control Register
                          Offset: 0xB4

          Bits Field                      Ty p e /  Description
                                          Init Val
          15:10             Reserved                Reserved for future use
          9                 Cal Test      RSVD      1 = Force PCI buffer strength calibration to the maximum
                                                    value
          8                 Cal En        RO        1 = Enable PCI buffer strength calibration
                                          0x0       0 = Force PCI buffer strength according to the calibration
          7:4               Cal P[3:0]              control register
                                          RO        Force value/p transistors
          3:0               Cal N[3:0]    0x1
                                                    Force value/n transistors
                                          RO
                                          0x0

                                          RO
                                          0x0

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               88ALP01
               Datasheet

3.2.3.20  Calibration Status Register
3.2.3.21
3.2.3.22  Reloadable out of the TWSI EEPROM.

          Table 68: Calibration Status Register
                          Offset: 0xB6

          Bits Field                       Ty p e /  Description
                                           Init Val
          15:8 Reserved                    RSVD      Reserved for future use
                                           RO        Calibration result (number of p-channel fingers)
          7:4                  CalP[3:0]   RO        Calibration result (number of n-channel fingers)

          3:0                  Cal N[3:0]

          Discard Counter Register

          Reloadable out of the TWSI EEPROM.

          Table 69: Discard Counter Register
                          Offset: 0xB8

          Bits Field                       Ty p e /  Description
          15:0 Dis Cnt                     Init Val
                                                     Discard Counter
                                           RW        Conventional PCI: Number of cycles BIU target waits for
                                           0x0000    transaction retry before giving up and discarding the read
                                                     data.
                                                     0x0000 = Discard Counter is not activated

          Retry Counter Register

          Table 70: Retry Counter Register
                          Offset: 0xBA

          Bits Field                       Ty p e /  Description
                                           Init Val
          7:0                  Retry Cnt             Retry counter
                                           RW        Number of times BIU master (also target in case of PCI-X)
                                           0x00      retries a transaction before giving up.
                                                     0 = Retry forever

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                                                                                                     Register Description
                                                                                                   Global Control Registers

3.3      Global Control Registers

3.3.1    These registers can be accessed from all three functions.

3.3.2    Register Map

3.3.2.1  Table 71: Global Control Register Map                                          Offset     Table and Page
                                                                                        0x3000     --
           Register Name                                                                0x3004     Table 72, p. 81
           Reserved                                                                     0x3008     Table 73, p. 83
           Control/Status Register                                                      0x300C     Table 74, p. 83
           Interrupt Source Register                                                    0x3010     Table 75, p. 84
           Interrupt Mask Register                                                      0x3014     Table 76, p. 85
           Interrupt HW Error Source Register                                           0x3018 to  --
           Interrupt HW Error Mask Register                                             0x302C
           Reserved                                                                     0x3030     Table 77, p. 85
                                                                                        0x3034     Table 78, p. 86
           PLL Control Register                                                         0x3038     Table 79, p. 86
           Block Control Register                                                       0x303C to  --
           GPIO Functional Control Register                                             0x3154
           Reserved                                                                     0x3158     Table 80, p. 87
                                                                                        0x315C     Table 81, p. 87
           Test Control Register                                                        0x3160     Table 82, p. 88
           General Purpose I/O Register                                                 0x3164     Table 83, p. 89
           VPD TWSI (HW) Control Register                                               0x3168     Table 84, p. 89
           VPD TWSI (HW) Data Register                                                  0x316C     Table 85, p. 90
           VPD TWSI (HW) IRQ Register
           VPD TWSI (SW) Register

         Register Descriptions

         Control/Status

         Table 72: Control/Status Register
                         Offset: 0x3004

         Bits Field                   Ty p e /  Description
                                      Init Val

         Status

         23:16 Reserved               RSVD      Reserved for future use

         Commands

         15                 Reserved  RSVD      Reserved for future use

Copyright 2007 Marvell              Document Classification: Proprietary Information             Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                                         Page 81
     88ALP01
     Datasheet

Table 72: Control/Status Register (Continued)
                Offset: 0x3004

Bits Field                                  Ty p e /  Description
                                            Init Val
14                             CCIC Clock             CCIC Module Clock Enable
                                            RW        This bit is only writable from function 2 (CMOS Camera
                               Enable       0x1       Interface Controller).
                                                      0 = Clock is disabled
13                             SDH Clock    RW        1 = Clock is enabled

                               Enable       0x1       SDH Module Clock Enable
                                                      This bit is only writable from function 1 (SD/SDIO).
12                             NAND Clock   RW        0 = Clock is disabled
                                                      1 = Clock is enabled
                               Enable       0x1
                                                      NAND Controller Module Clock Enable
11                             ClkRun Enable EXEC     This bit is only writable from function 0 (NAND Flash
                                                      Controller).
                               Set          0         0 = Clock is disabled
                                                      1 = Clock is enabled
10                             ClkRun Enable EXEC
                                                      Sets and clears ClkRunEnable
                               Clear        1
                                                      Reserved for future use
9:8                            Reserved     RSVD
                                                      Sets and clears Interrupt Request from SW
7                              Set IRQ SW   EXEC
                                                      As soon as the Master Statemachine is in the idle state
                                            0         after Stop Master is set, Stop Master Done is asserted.
                                                      Stop Master Done is reset to 0 by resetting Stop Master.
6                              Clear IRQ SW EXEC
                                                      If Stop Master is set, all requests from the BMUs except for
                                            1         the one being serviced at the moment, are masked. The
                                                      Master Statemachine reaches the idle state after the
5                              Stop Master Done RO    current request is serviced. Stop Master has to be reset by
                                                      the SW after the BMUs are reset. If the BMUs are not reset,
                                            0         the 88ALP01 resumes master action at the point when it
                                                      was interrupted by Stop Master.
4                              Stop Master  RW
                                                      Set/Clear Master Reset
                                            0 (HW)    If Master Reset is set, all devices related to the master
                                                      interface (BMUs, FIFOs, State machines) are in their reset
3                              Master Reset EXEC      state.
                                                      Executed, if appropriate bit is set to 1.
                               Clear        1
                                                      Set/Clear SW Reset
2                              Master Reset Set EXEC  Executed if appropriate bit is set to 1.

                                            0 (SW)    If SW Reset is set, all internal and external devices are in
                                                      their reset state.
1                              SW Reset Clear EXEC

                                            1

0                              SW Reset Set EXEC

                                            0 (HW)

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                                                                                            Register Description
                                                                                          Global Control Registers

3.3.2.2  Interrupt Source Register
3.3.2.3
         Table 73: Interrupt Source Register
                         Offset: 0x3008

         Bits Field                       Ty p e /  Description
                                          Init Val
         31                 PCI Error               PCI Error Interrupt
                                          RO        1 = At least one of the HW Interrupts occurred (Interrupt
                            Interrupt     0x0       HW Error Source Register (Table 75 p. 84))
                                                    0 = No HW interrupt active
         30:27              Reserved      RSVD
         26                                         Reserved for future use
                            IRQ VPD TWSI  RO
                            Ready         0x0       Interrupt on completion of VPD TWSI transfer
                                                    0 = Interrupt is not pending
         25:3 Reserved                    RSVD      1 = Interrupt is pending

         2                  IRQ CCIC      RO        Reserved for future use
                                          0x0
                                                    CCIC Interrupt
         1                  IRQ SDH       RO        0 = Interrupt is not pending
                                                    1 = Interrupt is pending
                                          0x0
                                                    SDIO Interrupt
         0                  IRQ NAND      RO        0 = Interrupt is not pending
                                                    1 = Interrupt is pending
                                          0x0
                                                    NAND Flash Interrupt
                                                    0 = Interrupt is not pending
                                                    1 = Interrupt is pending

         Interrupt Mask Register

         Each bit position defines, if the dedicated interrupt is propagated to the internal interrupt line irq. The
         enable bits have the same bit positions as in the Interrupt Source Register (Table 73 p. 83). Unused
         bit positions are treated like reserved.

         Table 74: Interrupt Mask Register
                         Offset: 0x300C

         Bits Field                       Ty p e /  Description
                                          Init Val
         31                 En IRQ HW     RW        Enable Interrupt HW Interrupt
                                          0 (SW)    0 = Interrupt disabled
                            Interrupt               1 = Interrupt enabled
                                          RSVD
         30:27              Reserved      RO        Reserved for future use
         26                               0x0
                            En IRQ VPD              Enable Interrupt on Completion of VPD TWSI Transfer
                            TWSI Ready    RSVD      0 = Interrupt disabled
                                                    1 = Interrupt enabled
         25:3 Reserved
                                                    Reserved for future use

Copyright 2007 Marvell                Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                                Page 83
             88ALP01
             Datasheet

         Table 74: Interrupt Mask Register (Continued)
                         Offset: 0x300C

         Bits Field                         Ty p e /  Description
                                            Init Val
         2                     En IRQ CCIC            Enable CCIC Interrupt
                                            RW        This bit is only writable from function 2 (CMOS Camera
                                            0 (SW)    Interface Controller).
                                                      0 = Interrupt disabled
         1                     En IRQ SDH   RW        1 = Interrupt enabled

                                            0 (SW)    Enable SDIO Interrupt
                                                      This bit is only writable from function 1 (SD/SDIO).
         0                     En IRQ NAND RW         0 = Interrupt disabled
                                                      1 = Interrupt enabled
                                            0 (SW)
                                                      Enable NAND Flash Interrupt
                                                      This bit is only writable from function 0 (NAND Flash
                                                      Controller).
                                                      0 = Interrupt disabled
                                                      1 = Interrupt enabled

3.3.2.4  Interrupt HW Error Source Register

         Table 75: Interrupt HW Error Source Register
                         Offset: 0x3010

         Bits Field                         Ty p e /  Description
                                            Init Val
                                                      Reserved for future use
         General Interrupts                           Interrupt Master Error detected on master accesses
                                                      Set if , , or are
         31:28 Reserved                     RSVD      set in the Status Register (Table 30 p. 62).
                                                      Interrupt Status Exception
         27                    IRQ Master Error RO    Set if , , , or
                                                       are set in the Status Register
                                            0 (SW)    (Table 30 p. 62).
                                                      Reserved for future use
         26                    IRQ Status   RO
                                            0 (SW)

         25:0 Reserved                      RSVD

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                                                                                          Register Description
                                                                                        Global Control Registers

3.3.2.5  Interrupt HW Error Mask Register
3.3.2.6
         Each bit position defines if the dedicated interrupt is propagated to the Interrupt Line INTAn. The
         enable bits have the same bit positions as in the Interrupt HW Error Source Register
         (Table 75 p. 84). Unused bit positions are treated like reserved.

         Table 76: Interrupt HW Error Mask Register
                         Offset: 0x3014

         Bits Field                        Ty p e /  Description
                                           Init Val
         General Interrupts                          Reserved for future use
                                           RSVD      Enable Interrupt Master Error Detected on Master
         31:28 Reserved                    RW        Accesses
                                           0 (SW)    0 = Interrupt disabled
         27                 En IRQ Master            1 = Interrupt enabled
                                                     Enable Interrupt Status Exception
                            Error                    0 = Interrupt disabled
                                                     1 = Interrupt enabled
         26                 En IRQ Status RW         Reserved for future use

                                           0 (SW)

         25:0 Reserved                     RSVD

         PLL Control Register

         Table 77: PLL Control Register
                         Offset: 0x3030

         Bits Field                        Ty p e /  Description
                                           Init Val
         31:20              Reserved                 Reserved for future use
         19:17              ICHP           RSVD      PLL ICHP Value

         16                 DIS_PLL_CLK    RW        Disable PLL Clock Output
                                           0x0       0 = Enabled
                                                     1 = Disabled
                                           RW        PLL N Value
                                           0
                                                     PLL M Value
         15:8 PLL_N                        RW
                                           0x3E
         7:0                PLL_M
                                           RW
                                           0x6

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July 17, 2007, Preliminary                                                                                              Page 85
               88ALP01
               Datasheet

3.3.2.7  Block Control Register
3.3.2.8
         Table 78: Block Control Register
                         Offset: 0x3034

         Bits                  Field          Ty p e /       Description
                                              Init Val
         31:3                                                Reserved for future use
         2                     Reserved       RSVD
                                                             CCIC Soft Reset
                               CCIC Soft Reset RW            This bit is only writable from function 2 (CMOS Camera
                                                        0x0  Interface Controller).
                                                             0 = CCIC block not in reset
         1                     SDH Soft Reset RW             1 = CCIC block in reset

                                              0x0            SDIO Soft Reset
                                                             This bit is only writable from function 1 (SD/SDIO).
         0                     NFU Soft Reset RW             0 = SDH block not in reset
                                                             1 = SDH block in reset
                                              0x0
                                                             NAND Flash Soft Reset
                                                             This bit is only writable from function 0 (NAND Flash
                                                             Controller).
                                                             0 = NFU block not in reset
                                                             1 = NFU block in reset

         GPIO Functional Control Register

         Table 79: GPIO Functional Control Register
                         Offset: 0x3038

         Bits                  Field          Ty p e /       Description
                                              Init Val
         31:4                  Reserved                      Reserved for future use
         3                     GPIO Function  RSVD
                               Control[3]                    GPIO Function Control [3]
                                              RW             0 = Functional mode
                                              0x1            1 = GPIO mode
                                                             NOTE: This bit is only accessible from Function 2.
         2                     GPIO Function RW
                                                             GPIO Function Control [2]
                               Control[2]     0x0            0 = Functional mode
                                                             1 = GPIO mode
         1                     GPIO Function RW              NOTE: This bit is only accessible from Function 1.

                               Control[1]     0x0            GPIO Function Control [1]
                                                             0 = Functional mode
         0                     GPIO Function RW              1 = GPIO mode
                                                             NOTE: This bit is only accessible from Function 1.
                               Control[0]     0x0
                                                             GPIO Function Control [0]
                                                             0 = Functional mode
                                                             1 = GPIO mode
                                                             NOTE: This bit is only accessible from Function 1.

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                                                                                             Register Description
                                                                                           Global Control Registers

3.3.2.9   Test Control Register
3.3.2.10
          Reset by SW Reset.

          Table 80: Test Control Register
                          Offset: 0x3158

          Bits              Field            Ty p e /  Description
          7:2                                Init Val
          1                                            Reserved for future use
          0                 Reserved         RSVD
                                                       Enables write accesses to the Configuration Registers over
                            En Config Write EXEC       the Control Register File.
                                                       The whole VPD TWSI EEPROM is writable when En Config
                            On               0x01      Write is set. Enables write access to some of the write
                                                       protected Control Registers and the functionality is
                            En Config Write            mentioned explicitly within the description of these
                            Off                        registers.

          General Purpose I/O Register

          Table 81: General Purpose I/O Register
                          Offset: 0x315C

          Bits Field                         Ty p e /  Description
                                             Init Val
          31:20             Reserved         RSVD      Reserved for future use
          19                GPIO Dir[3]      RW
                                             0x0       GPIO Dir[3]
          18                GPIO Dir[2]                Defines the type of GPIO pins
                                             RW        0 = Input
          17                GPIO Dir[1]      0x1       1 = Output
                                                       NOTE: This bit is only accessible from Function 2.
          16                GPIO Dir[0]      RW
                                             0x0       GPIO Dir[2]
          15:4 Reserved                                Defines the type of GPIO pins
                                             RW        0 = Input
          3                 GPIO[3]          0x1       1 = Output
                                                       NOTE: This bit is only accessible from Function 1.
                                             RSVD
                                             RW        GPIO Dir[1]
                                             0x0       Defines the type of GPIO pins
                                                       0 = Input
                                                       1 = Output
                                                       NOTE: This bit is only accessible from Function 1.

                                                       GPIO Dir[0]
                                                       Defines the type of GPIO pins
                                                       0 = Input
                                                       1 = Output
                                                       NOTE: This bit is only accessible from Function 1.

                                                       Reserved for future use

                                                       These bits are routed to the chip's pins for future external
                                                       options.
                                                       NOTE: This bit is only accessible from Function 2.

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July 17, 2007, Preliminary                                                                                                 Page 87
               88ALP01
               Datasheet

          Table 81: General Purpose I/O Register (Continued)
                          Offset: 0x315C

          Bits Field                       Ty p e /  Description
                                           Init Val
          2                    GPIO[2]     RW        These bits are routed to the chip's pins for future external
                                           0x0       options.
          1                    GPIO[1]               NOTE: This bit is only accessible from Function 1.
                                           RW
          0                    GPIO[0]     0x0       These bits are routed to the chip's pins for future external
                                                     options.
                                           RW        NOTE: This bit is only accessible from Function 1.
                                           0x0
                                                     These bits are routed to the chip's pins for future external
                                                     options.
                                                     NOTE: This bit is only accessible from Function 1.

3.3.2.11  VPD TWSI (HW) Registers

          These registers implement a serial TWSI to the optional temperature/voltage sensor. Hardware runs
          the 100 kHz serial TWSI protocol to obtain data.

          Caution              The hardware controlled TWSI and the software controlled TWSI are connected to the
                               same TWSI bus (pins VPD_DATA and VPD_CLK). They must not be used in parallel.

                               If the hardware controlled TWSI is used, the VPD TWSI (SW) Register (Table 85 p. 90)
                               has to be set to inactive values (Reset values).

                               If the software controlled VPD TWSI is used, the hardware controlled VPD TWSI MUST
                               NOT be started ( field in the VPD TWSI (HW) Control Register (Table 82 p. 88)).

          The VPD TWSI clock and data port pins are pulled high by a pull up resistor to VDDO of the TWSI
          device.

          Table 82: VPD TWSI (HW) Control Register
                          Offset: 0x3160

          Bits Field                       Ty p e /  Description
                                           Init Val
          31                   Flag                  Starts the TWSI data transfers, determines its direction and
                                           EXEC      signals its completion by being toggled by hardware.
                                           0x0       1 = TWSI write is started and set back to 0 after completion
                                                     0 = TWSI read is started and set back to 1 after completion
          30:16 TWSI Address               RW        Generates an interrupt upon completion.
                                           0x00      Address of the TWSI device register to be written/read.
          15:9 TWSI Devsel
                                           RW        Devsel Byte of the TWSI device to be written/read.
          8:5                  Reserved    0x00
                                                     Reserved for future use
          4                    TWSI Burst  RSVD      0 = Single byte transfers
                                                     1 = 7 byte Page Mode write transfers with fixed page size
                                           RW        of 8 bytes assumed
                                           0x0

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                                                                                             Register Description
                                                                                           Global Control Registers

          Table 82: VPD TWSI (HW) Control Register (Continued)
                          Offset: 0x3160

          Bits Field                       Ty p e /  Description
                                           Init Val
          3:1               VPD TWSI       RW        Defines the size of the addressed TWSI Device in bytes
                                           0x00      0 = 256 bytes and smaller
                            Device Size              1 = 512 bytes
                                           EXEC      2 = 1024 bytes
          0                 TWSI Stop      0         3 = 2048 bytes
                                                     4 = 4096 bytes
                                                     5 = 8192 bytes
                                                     6 = 16384 bytes
                                                     7 = 32768 bytes

                                                     A written 1 interrupts the current VPD TWSI transfer at the
                                                     next byte boundary with a stop condition and signals end of
                                                     TWSI transfer by toggling .

          Table 83: VPD TWSI (HW) Data Register
                          Offset: 0x3164

          Bits Field                       Ty p e /  Description
          31:0 TWSI Data                   Init Val
                                                     Must be written before TWSI Address Register for TWSI
                                           RW        write. Contains TWSI read data after completion of TWSI
                                           0x00      read.

          Table 84: VPD TWSI (HW) IRQ Register
                          Offset: 0x3168

          Bits              Field          Ty p e /  Description
                                           Init Val
          31:1              Reserved                 Reserved for future use
          0                 Clear IRQ VPD  RSVD      Clears Interrupt Request from TWSI hardware interface
                            TWSI
                                           EXEC
                                           0x0

3.3.2.12  VPD TWSI (SW) Register

          This register implements a serial TWSI to the optional temperature/voltage sensor. SW has to run
          the serial TWSI protocol to obtain data.

          As output, the Data Port must simulate an open collector output in order to obtain a 0.7 VDDO signal
          level at the TWSI device.

          Driving to low level:

          TWSI Data = 0
          TWSI Data Dir = 1
          Floating to high level:

          TWSI Data = x
          TWSI Data Dir = 0

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July 17, 2007, Preliminary                                                                                                 Page 89
             88ALP01
             Datasheet

       Caution                 The hardware controlled TWSI and the software controlled TWSI are connected to the
                               same TWSI bus (pins VPD_DATA and VPD_CLK). They must not be used in parallel.

                               If the hardware controlled TWSI is used, the VPD TWSI (SW) Register (Table 85 p. 90)
                               has to be set to inactive values (Reset values).

                               If the software controlled TWSI is used, the hardware controlled TWSI must not be
                               started ( field in the VPD TWSI (HW) Control Register (Table 82 p. 88)).

       The TWSI clock and data port pins are pulled high by a pull up resistor to VDDO of the TWSI device.

       Table 85: VPD TWSI (SW) Register
                       Offset: 0x316C

       Bits                    Field          Ty p e /  Description
                                              Init Val
       31:3                    Reserved                 Reserved for future use
       2                       TWSI Data Dir  RSVD      Defines direction of TWSI Data Port:
                                                        0 = Input
                                              RW        1 = Output
                                              0x0 (SW)  TWSI Data Port

       1                       TWSI Data      RW        TWSI Clock

                                              0x0 (SW)

       0                       TWSI Clock     RW

                                              1 (SW)

3.4    NAND Flash Unit

3.4.1  Register Map

       Table 86: NAND Flash Unit Registers              Offset                                Table and Page
                                                        0x00                                  Table 87, p. 91
         Register Name                                  0x04                                  Table 88, p. 92
         Control Register                               0x08                                  Table 89, p. 93
         Control Register 2                             0x0C                                  Table 90, p. 93
         Control Register 3                             0x10                                  Table 91, p. 93
         Status Register                                0x14                                  Table 92, p. 94
         Interrupt Register                             0x18                                  Table 93, p. 94
         Interrupt Mask Register                        0x1C                                  Table 94, p. 94
         Data Length Register                           0x20                                  Table 95, p. 95
         Address Register                               0x24                                  Table 96, p. 95
         Address Register 2                             0x28                                  Table 97, p. 96
         Timing Parameter Register 1                    0x2C                                  Table 98, p. 96
         Timing Parameter Register 2                    0x30                                  Table 99, p. 97
         Timing Parameter Register 3                    0x34                                  Table 100, p. 97
         Non-Memory Read Data Register
         Read ECC Generated Code Register

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                                                                                           Register Description
                                                                                                   NAND Flash Unit

       Table 86: NAND Flash Unit Registers (Continued)

       Register Name                               Offset                                  Table and Page
       Read ECC Read Code Register                 0x38                                    Table 101, p. 97
       Read ECC Result Register                    0x3C                                    Table 102, p. 97
       DMA Control Register                        0x40                                    Table 103, p. 98
       DMA Address Register 0                      0x44                                    Table 104, p. 98
       Reserved                                    0x48                                    --
       RS ECC Decode CRC Register                  0x4C                                    Table 105, p. 98
       RS ECC Decode Syndrome 0 and 1 Register     0x50                                    Table 106, p. 99
       RS ECC Decode Syndrome 2 and 3 Register     0x54                                    Table 107, p. 99
       RS ECC Decode Syndrome 4 and 5 Register     0x58                                    Table 108, p. 99
       RS ECC Decode Syndrome 6 and 7 Register     0x5C                                    Table 109, p. 100
       Control Register 4                          0x60                                    Table 110, p. 100
       NAND I/O Drive Strength Register            0x64                                    Table 111, p. 100
       Read Data Registers                         0x1000 to 0x183C                        Table 112, p. 100
       Reserved                                    0x1840 to 0x1FFC                        --
       Write Data Registers                        0x2000 to 0x283C                        Table 113, p. 101
       Reserved                                    0x2840 to 0x2FFC                        --

3.4.2  Registers

       Table 87: Control Register
                       Offset: 0x00

       Bits Field                        Ty p e /  Description
                                         Init Val
       31                   cmd_vld                Command Valid (clear on write)
                                         RW
       30                   do_addr_cyc  0x0       0 = No operation
                                                   1 = Command sequence has address cycle
       29:27 num_addr_cyc                RW
                                         0x0       Number of Address Cycle
                                                   0b000 = 1 cycle (Default)
                                         RW        0b001 = 2 cycles
                                         0x0       ...
                                                   0b111 = 8 cycles
       26                   rd           RW
                                                   0 = No operation
                                         0x0       1 = Command sequence read data from NAND Flash
                                                   memory cell
       25                   wr           RW
       24:22                                       0 = No operation
                                         0x0       1 = Command writes data to NAND Flash memory cell

                            num_nonmem_rd RW       These bits are for use in commands such as status read
                                                   and id read.
                            [3:1]        0x0       0 = Data operation
                                                   1 = Number of non-memory cell reads (read ID or read
                                                   status commands)

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July 17, 2007, Preliminary                                                                                                 Page 91
      88ALP01
      Datasheet

Table 87: Control Register (Continued)
                Offset: 0x00

Bits                           Field     Ty p e /            Description
21                                       Init Val
                                                             Wait Busy After Sequence
                               wait_bsy_aft_seq RW           After the command sequence is done, the command waits
                                                        0x0  for trp, then returns to idle.
                                                             0 = Enabled
20                             num_nonmem_rd RW              1 = Disabled

                               [0]       0x0                 These bits are for use in commands such as status read
                                                             and id read.
19                             use_ce_1  RW                  0 = Data operation
                                         0x0                 1 = Number of non-memory cell reads (read ID or read
18:8 Reserved                                                status commands)
                                         RSVD
7:0                            cmd       0x0                 0 = Use CE[0]n
                                                             1 = Use CE[1]n
                                         RW
                                         0x0                 Reserved

                                                             Command
                                                             This is the value driven on NF_IO[7:0] when NF_CLE is
                                                             asserted.

Table 88: Control Register 2
                Offset: 0x04

Bits                           Field     Ty p e /            Description
31                                       Init Val
30                                                           Reserved for future use
29:28                          Reserved  RW
                                                             0 = No operation
                                         0x0                 1 = Automatic generate and write ECC to write buffer

                               auto_wr_ecc2bffr RW           Page Size
                                                        0x0  0b00 = 512 bytes (Default)
                                                             0b10 = 2 KBs
                               pg_size   RW
                                                             ECC Select
                                         0x0                 0 = Hamming code
                                                             1 = Reed-Solomon code
27                             ecc_sel   RW
                                                             Reserved for future use
                                         0x0
                                                             0 = No operation
27:9 Reserved                            RSVD                1 = Second command valid

8                              cmd2_vld  RW                  Second Command
                                         0x0                 This is the value driven on NF_IO[7:0] during the second
7:0                            cmd2                          NF_CLE.
                                         RW                  NOTE: For read operation, the second command comes
                                         0x0
                                                                       right after address cycles. For write command, the
                                                                       second command comes after data out cycles.

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                                                                                          Register Description
                                                                                                  NAND Flash Unit

Table 89: Control Register 3
                Offset: 0x08

Bits Field                                Ty p e /  Description
                                          Init Val
31                          rd_bsy_rst              Read Busy Reset
                                          RW        1 = Send reset command to NAND device when device
                                          0x0       rdy==0.
                                                    0 = No operation
30                          wp_val        RW        1 = Write protect bar to NAND device
                                          0x0       Reserved for future use
29:0 Reserved
                                          RSVD

Table 90: Status Register
                Offset: 0x0C

Bits                        Field         Ty p e /  Description
31                          nand_dev_bsy  Init Val
30                          nand_dev_rdy            0 = No operation
                                          RO        1 = NAND device is busy
                                          0x0       0 = No operation
                                                    1 = NAND Flash device is ready
                                          RO        Reserved for future use

29:0 Reserved                             RSVD

Table 91: Interrupt Register
                Offset: 0x10

Bits Field                                Ty p e /  Description
                                          Init Val
31                          cmd_done                Command Done
                                          RW        1 = Write 1 to clear interrupt
30                          flash_rdy     0x0       Flash is Ready
                                                    1 = Write 1 to clear interrupt
29                          Reserved      RW        Reserved for future use
                                          0x0
28                          dma_done                DMA Done Interrupt
                                          RW        1 = Write 1 to clear interrupt
27                          boot_done     0x0       Auto Boot Load Done Interrupt
                                                    1 = Write 1 to clear interrupt
26:0 Reserved                             RW        Reserved for future use
                                          0x0

                                          RW
                                          0x0

                                          RSVD
                                          0x0

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July 17, 2007, Preliminary                                                                                                Page 93
      88ALP01
      Datasheet

Table 92: Interrupt Mask Register
                Offset: 0x14

Bits                           Field     Ty p e /            Description
31                                       Init Val
                                                             Command Done Interrupt Mask
                               cmd_done_mask RW              1 = Masked (Default)
                                                        0x1  0 = Not masked

30                             flash_rdy_mask RW             Flash Ready Interrupt Mask
                                                             1 = Masked (Default)
                                         0x1                 0 = Not masked

29                             Reserved  RW                  Reserved for future use

                                         0x1                 DMA Done Interrupt Mask
                                                             1 = Masked (Default)
28                             dma_done_int_m RW             0 = Not masked

                               ask       0x1                 Boot Done Interrupt Mask
                                                             1 = Masked (Default)
27                             boot_done_int_m RW            0 = Not masked

                               ask       0x1                 Reserved for future use

26:0 Reserved                            RSVD
                                         0x1

Table 93: Data Length Register
                Offset: 0x18

Bits Field                               Ty p e /            Description
31:12 Reserved                           Init Val            Reserved for future use
11:0 num_bytes                                               Number of Bytes to Read/Write
                                         RSVD
                                         0x0

                                         RW
                                         0x0

Table 94: Address Register
                Offset: 0x1C

Bits Field                               Ty p e /            Description
31:16 Reserved                           Init Val
15:8 addr_1                                                  Reserved for future use
                                         RSVD
                                         0x0                 Address 1
                                                             This is the value driven on NF_IO[7:0] during the second
                                         RW                  NF_ALE.
                                         0x0                 Address 0
                                                             This is the value driven on NF_IO[7:0] during the first
7:0                            addr_0    RW                  NF_ALE.

                                         0x0

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                                                                                      Register Description
                                                                                              NAND Flash Unit

Table 95: Address Register 2
                Offset: 0x20

Bits Field                          Ty p e /  Description
31:24 Reserved                      Init Val
23:16 addr_4                                  Reserved for future use
                                    RSVD
                                    0x0       Address 4
                                              This is the value driven on NF_IO[7:0] during the fifth
                                    RW        NF_ALE.
                                    0x0
                                              Address 3
15:8 addr_3                         RW        This is the value driven on NF_IO[7:0] during the fourth
                                              NF_ALE.
                                    0x0
                                              Address 2
7:0                         addr_2  RW        This is the value driven on NF_IO[7:0] during the third
                                              NF_ALE.
                                    0x0

Table 96: Timing Parameter Register 1
                Offset: 0x24

NOTE: The bits in this register are NAND Flash part-dependent timing parameters specified in number of
          internal NAND Flash clock. For descriptions of these bits, refer to documentation on the NAND
          Flash part that is being implemented.

Bits Field                          Ty p e /  Description
                                    Init Val  CLE Setup Time
31:28 tcls                                    CLE Hold Time
                                    RW        ALE Setup Time
27:24 tclh                          0x0       ALE Hold Time
                                              WE High to Busy
23:20 tals                          RW        Amount of time needed to wait to validate ready before
                                    0x0       starting to sample
19:16 talh
                                    RW
15:8 twb                            0x0

7:0                         trb     RW
                                    0x0

                                    RW
                                    0x0

                                    RW
                                    0x0

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July 17, 2007, Preliminary                                                                                            Page 95
     88ALP01
     Datasheet

Table 97: Timing Parameter Register 2
                Offset: 0x28

NOTE: The bits in this register are NAND Flash part-dependent timing parameters specified in number of
          internal NAND Flash clock. For descriptions of these bits, refer to documentation on the NAND
          Flash part that is being implemented.

Bits Field                          Ty p e /  Description
                                    Init Val
31:28 trr                                     Ready to REn Low
                                    RW
27:24 trea                          0x0       REn Access Time

23:20 tdh                           RW        Data Hold Time
                                    0x0
19:16 tds                                     Data Setup Time
                                    RW
15:12 trh                           0x0       RE Pulse Width High

11:8 trp                            RW        RE Pulse Width Low
                                    0x0       This bit must be >=1
7:4                            twh            WEn High Hold Time
                                    RW
3:0                            twp  0x0       WEn Pulse Width
                                              This bit must be >= 2
                                    RW
                                    0x0

                                    RW
                                    0x0

                                    RW
                                    0x0

Table 98: Timing Parameter Register 3
                Offset: 0x2C

NOTE: The bits in this register are NAND Flash part-dependent timing parameters specified in number of
          internal NAND Flash clock. For descriptions of these bits, refer to documentation on the NAND
          Flash part that is being implemented.

Bits Field                          Ty p e /  Description
31:28 tar                           Init Val  ALE to REn Delay
27:24 tclr                                    CLE to REn Delay
23:0 Reserved                       RW        Reserved for future use
                                    0x0

                                    RW
                                    0x0

                                    RSVD
                                    0x0

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                                                                                        Register Description
                                                                                                NAND Flash Unit

Table 99: Non-Memory Read Data Register
                Offset: 0x30

Bits Field                                 Ty p e /  Description
31:0 read data                             Init Val  Returns Non-Memory Read Data

                                           RO
                                           0x0

Table 100: Read ECC Generated Code Register
                Offset: 0x34

Bits Field                                 Ty p e /  Description
31:28 Reserved                             Init Val  Reserved for future use
27:0 gen_code                                        Hardware Generated ECC on Read
                                           RSVD
                                           0x0

                                           RO
                                           0x0

Table 101: Read ECC Read Code Register
                Offset: 0x38

Bits Field                                 Ty p e /  Description
31:28 Reserved                             Init Val  Reserved for future use
27:0 rd_code                                         ECC Read from NAND Device
                                           RSVD
                                           0x0

                                           RO
                                           0x0

Table 102: Read ECC Result Register
                Offset: 0x3C

Bits Field                                 Ty p e /  Description
                                           Init Val
31:18 Reserved                                       Reserved for future use
                                           RSVD
18                          RS ECC result  0x0       Reed-Solomon ECC Result
                                                     0 = No errors
                                           RO        1 = Errors
                                           0x0
                                                     ECC Check Result
17:16 result                               RO        0b00 = No error
                                                     0b01 = Error, but correctable
                                           0x0       0b10 = Error, but not correctable
                                                     0b11 = Reserved
15:14 Reserved                             RSVD
                                           0x0       Reserved for future use

Copyright 2007 Marvell    Document Classification: Proprietary Information            Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                              Page 97
      88ALP01
      Datasheet

Table 102: Read ECC Result Register (Continued)
                Offset: 0x3C

Bits                           Field              Ty p e /  Description
13:0                           fail bit location  Init Val  Failed Bit Location

                                                  RO
                                                  0x0

Table 103: DMA Control Register
                Offset: 0x40

Bits Field                                        Ty p e /  Description
                                                  Init Val
31                             DMA active                   DMA Active
                                                  RW        1 = DMA is active (nanf_dma has sole access to rd and wr
                                                  0x0       buffer in nanf_if)
                                                            0 = DMA is not active (nanf_ahb_slv has sole access to rd
30                             Reserved           RSVD      and wr buffer)
                                                  RW
29                             DMA op             0x0       Reserved for future use

28:12 Reserved                                    RSVD      DMA Operation
11:0 DMA dlen                                     0x0       0 = Transfer data out of NAND controller
                                                  RW        1 = Transfer data into NAND controller
                                                  0x0
                                                            Reserved for future use

                                                            DMA Data Length (in bytes, limited to page size)
                                                            0x0 = 0 bytes
                                                            0x1 = 1 bytes
                                                            0x2 = 2 bytes
                                                            ...
                                                            0x840 = 2112 bytes

Table 104: DMA Address Register 0
                Offset: 0x44

Bits Field                                        Ty p e /  Description
31:0 DMA addr                                     Init Val
                                                            DMA Address [31:0] (4-byte aligned)
                                                  RW        Address to/from which data is to transfer
                                                  0x0

Table 105: RS ECC Decode CRC Register
                Offset: 0x4C

BIts Field                                        Ty p e /  Description
                                                  Init Val
31:16                          Reserved                     Reserved for future use
15:8                           crc_1              RSVD      CRC 1

                                                  RO
                                                  0x0

Doc. No. MV-S103921-00 Rev.               Document Classification: Proprietary Information  Copyright 2007 Marvell
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Table 105: RS ECC Decode CRC Register (Continued)                                          Register Description
                Offset: 0x4C                                                                       NAND Flash Unit

BIts Field                              Ty p e /  Description                             Doc. No. MV-S103921-00 Rev.
                                        Init Val  CRC 0                                                                   Page 99
7:0                         crc_0
                                        RO
                                        0x0

Table 106: RS ECC Decode Syndrome 0 and 1 Register
                Offset: 0x50

Bits Field                              Ty p e /  Description
                                        Init Val
31:28                       Reserved              Reserved for future use
27:16                       syndrome 1  RSVD      Syndrome 1

15:12                       Reserved    RO        Reserved for future use
11:0                        syndrome 0  0x0       Syndrome 0

                                        RSVD

                                        RO
                                        0x0

Table 107: RS ECC Decode Syndrome 2 and 3 Register
                Offset: 0x54

Bits Field                              Ty p e /  Description
                                        Init Val
31:28                       Reserved              Reserved for future use
27:16                       syndrome 3  RSVD      Syndrome 3

15:12                       Reserved    RO        Reserved for future use
11:0                        syndrome 2  0x0       Syndrome 2

                                        RSVD

                                        RO
                                        0x0

Table 108: RS ECC Decode Syndrome 4 and 5 Register
                Offset: 0x58

Bits Field                              Ty p e /  Description
                                        Init Val
31:28                       Reserved              Reserved for future use
27:16                       syndrome 5  RSVD      Syndrome 5

15:12                       Reserved    RO        Reserved for future use
11:0                        syndrome 4  0x0       Syndrome 4

                                        RSVD

                                        RO
                                        0x0

Copyright 2007 Marvell                Document Classification: Proprietary Information
July 17, 2007, Preliminary
      88ALP01
      Datasheet

Table 109: RS ECC Decode Syndrome 6 and 7 Register
                Offset: 0x5C

Bits Field                                     Ty p e /  Description
                                               Init Val
31:28                          Reserved                  Reserved for future use
27:16                          syndrome 7      RSVD      Syndrome 7

15:12                          Reserved        RO        Reserved for future use
11:0                           syndrome 6      0x0       Syndrome 6

                                               RSVD

                                               RO
                                               0x0

Table 110: Control Register 4
                Offset: 0x60

Bits Field                                     Ty p e /  Description
                                               Init Val
31:9 Reserved                                            Reserved for future use
                                               RSVD
8                              Rd_Dly_n                  Read Delay
                                               RW        1 = Do not delay read to meet NAND data out setup time
                                               0x0       requirement
                                                         0 = Delay read to meet NAND data out setup time
7:0                            Reserved        RSVD      requirement

                                                         Reserved for future use

Table 111: NAND I/O Drive Strength Register
                Offset: 0x64

Bits                           Field           Ty p e /  Description
                                               Init Val
31:5                           Reserved                  Reserved for future use
4:0                            Drive_strength  RSVD      Drive Strength

                                               RW
                                               0xF

Table 112: Read Data Registers
                Offset: 0x1000 to 0x183C

Bits Field                                     Ty p e /  Description
31:0 read data                                 Init Val
                                                         Read Data
                                               RO        Each read retrieves 4 bytes from the read buffer. The total
                                               0x0       memory is 2112 bytes.

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                                                                                              Register Description
                                                                                    SDIO Host Controller Registers

       Table 113: Write Data Registers
                       Offset: 0x2000 to 0x283C

       Bits Field                 Ty p e /       Description
       31:0 write data            Init Val
                                                 Write Data
                                  WO             Each write inputs 4 bytes to the write buffer. The total
                                  0x0            memory is 2112 bytes.

3.5    SDIO Host Controller Registers

3.5.1                       Note  For the programmer:

                                   The DMA system buffer starting byte address in System Address Low Register
                                        (Table 115 p. 103) must be word (4 byte) aligned.

                                   The Block Size Register (Table 117 p. 103) only supports multiples of 4 byte block
                                        sizes (such as 4, 8, 12, 16, etc.).

                                   Once after reset, for proper set up of the I/Os, set the field in the I/O
                                        Control Register (Table 154 p. 123) to 0x0.

                                   Once after reset, to enable data CRC checking, set the field in the
                                        Command 1 Register (Table 155 p. 123) to 0x1.

                                   The timeout value ( field in the Timeout Control/Software Reset
                                        Register (Table 138 p. 113)) is off by 1. If you set this value to 0xA, it actually
                                        calculates the timeout value as if it were set to 0x9.

                                   The and fields in the Host Control Register
                                        (Table 135 p. 110) must be set by two different write actions. First set the
                                        field to the correct value and then enable by
                                        setting it to 0x1.

                                   Whenever the field in the Block Size Register (Table 117 p. 103)
                                        causes an interrupt and if this interrupt is not serviced within the data timeout
                                        intervals as specified in field in the Timeout Control/Software
                                        Reset Register (Table 138 p. 113), a timeout interrupt will occur.

                                   The SDIO registers included in this section match those provided in the SD
                                        Specification. For more information, refer to the specification:

                                        Technical Committee SD Association. SD Specifications Part A2 SD Host
                                              Controller Standard Simplified Specification Version 1.00. San Ramon, CA: SD
                                              Association, 2006.

                                   Do not write to the reserved registers in the 0x50 to 0xFA offset range.

       Register Map

       Table 114: SDIO Host Controller Register Map                                 Offset  Table and Page
                                                                                    0x00    Table 115, p. 103
         Register Name                                                              0x02    Table 116, p. 103
         System Address Low Register                                                0x04    Table 117, p. 103
         System Address High Register                                               0x06    Table 118, p. 104
         Block Size Register
         Block Count Register

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88ALP01
Datasheet

Table 114: SDIO Host Controller Register Map (Continued)

Register Name                                                                    Offset        Table and Page
Argument Low Register                                                            0x08          Table 119, p. 104
Argument High Register                                                           0x0A          Table 120, p. 104
Transfer Mode Register                                                           0x0C          Table 121, p. 104
Command Register                                                                 0x0E          Table 122, p. 105
Response Register 0                                                              0x10          Table 123, p. 106
Response Register 1                                                              0x12          Table 124, p. 106
Response Register 2                                                              0x14          Table 125, p. 106
Response Register 3                                                              0x16          Table 126, p. 106
Response Register 4                                                              0x18          Table 127, p. 107
Response Register 5                                                              0x1A          Table 128, p. 107
Response Register 6                                                              0x1C          Table 129, p. 107
Response Register 7                                                              0x1E          Table 130, p. 107
Buffer Data Port0 Register                                                       0x20          Table 131, p. 107
Buffer Data Port1 Register                                                       0x22          Table 132, p. 108
Present State Register 0                                                         0x24          Table 133, p. 108
Present State Register 1                                                         0x26          Table 134, p. 109
Host Control Register                                                            0x28          Table 135, p. 110
Block Gap Control Register                                                       0x2A          Table 136, p. 111
Clock Control Register                                                           0x2C          Table 137, p. 112
Timeout Control/Software Reset Register                                          0x2E          Table 138, p. 113
Normal Interrupt Status Register                                                 0x30          Table 139, p. 114
Error Interrupt Status Register                                                  0x32          Table 140, p. 115
Normal Interrupt Status Enable Register                                          0x34          Table 141, p. 116
Error Interrupt Status Enable Register                                           0x36          Table 142, p. 117
Normal Interrupt Status Interrupt Enable Register                                0x38          Table 143, p. 118
Error Interrupt Status Interrupt Enable Register                                 0x3A          Table 144, p. 119
Auto CMD12 Error Status Register                                                 0x3C          Table 145, p. 120
Capabilities Register                                                            0x40          Table 146, p. 120
Capabilities Register 1                                                          0x42          Table 147, p. 121
Capabilities Register 2                                                          0x44          Table 148, p. 121
Capabilities Register 3                                                          0x46          Table 149, p. 121
Maximum Current Register 0                                                       0x48          Table 150, p. 122
Maximum Current Register 1                                                       0x4A          Table 151, p. 122
Maximum Current Register 2                                                       0x4C          Table 152, p. 122
Maximum Current Register 3                                                       0x4E          Table 153, p. 122
Reserved                                                                         0x50 to 0x5C  --
I/O Control Register                                                             0x60          Table 154, p. 123
Reserved                                                                         0x64 to 0x68  --
Command 1 Register                                                               0x6A          Table 155, p. 123

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                                                                                        Register Description
                                                                              SDIO Host Controller Registers

Table 114: SDIO Host Controller Register Map (Continued)

Register Name                                                                 Offset  Table and Page
Slot Interrupt Status Register                                                0xFC    Table 157, p. 123
Host Control Version Register                                                 0xFE    Table 158, p. 124

Table 115: System Address Low Register
                Offset: 0x00

Bits Field                                 Ty p e /  Description
15:0 Dma_addr_l                            Init Val
                                                     16 LSB of DMA system buffer starting byte address
                                           RW        NOTE: The DMA system buffer starting byte address must
                                           0
                                                               be word (4 byte) aligned.

Table 116: System Address High Register
                Offset: 0x02

Bits Field                                 Ty p e /  Description
15:0 Dma_addr_h                            Init Val  16 MSB of DMA system buffer starting byte address

                                           RW
                                           0

Table 117: Block Size Register
                Offset: 0x04

Bits                        Field          Ty p e /  Description
                                           Init Val
15                          Reserved                 Reserved for future use
14:12                       host_dma_bdry  RSVD
                                                     Host DMA buffer boundary. This field specifies the host
                                           RW        memory buffer boundary. If this boundary is crossed then
                                                     an interrupt(dma_int) is generated. This interrupt is
11:0 Block Size                            RW        reflected in field in the Normal Interrupt Status
                                                     Register (Table 139 p. 114).
                                           0         0x0 = 4 KB
                                                     0x1 = 8 KB
                                                     0x2 = 16 KB
                                                     0x3 = 32 KB
                                                     0x4 = 64 KB
                                                     0x5 = 128 KB
                                                     0x6 = 256 KB
                                                     0x7 = 512 KB

                                                     Block Size
                                                     NOTE: Block size must be a multiple of 4 bytes.

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July 17, 2007, Preliminary                                                                                           Page 103
   88ALP01
   Datasheet

Table 118: Block Count Register
                Offset: 0x06

Bits Field                                    Ty p e /  Description
15:0 Block_count                              Init Val
                                                        The Host controller decrements the block count after each
                                              RW        block transfer 0x1 = 1 block
                                              0         ...
                                                        0xFFFF = 65535 blocks
                                                        The current value of block count is reflected in the Current
                                                        Block Count Register.

Table 119: Argument Low Register
                Offset: 0x08

Bits Field                                    Ty p e /  Description
15:0 Arg_l                                    Init Val
                                                        16 LSB of Command Argument
                                              RW        This value is inserted into 48 bits command token
                                              0         bits[23:8].

Table 120: Argument High Register
                Offset: 0x0A

Bits Field                                    Ty p e /  Description
15:0 Arg_h                                    Init Val
                                                        16 MSB of Command Argument
                                              RW        This value is inserted into 48 bits command token
                                              0         bits[39:24].

Table 121: Transfer Mode Register
                Offset: 0x0C

Bits Field                                    Ty p e /  Description
                                              Init Val
15:6 Reserved                                           Reserved for future use
                                              RSVD
5                              multi_blk_sel            This bit should be set to 1 only when multiple blocks are to
                                              RW        be transferred.
4                              To_host_dir    0
                                                        Data transfer direction select
                                              RW        This bit defines the direction of the DAT line data transfer.
                                              0         The bit is set to 1 by the Host Driver to transfer data from
                                                        the SD card to the SD host controller, and it is set to 0 for all
3                              Reserved       RSVD      other commands.

                                                        Reserved for future use

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                                                                                                    Register Description
                                                                                          SDIO Host Controller Registers

Table 121: Transfer Mode Register (Continued)
                Offset: 0x0C

Bits                        Field       Ty p e /        Description
2                                       Init Val
                                                        Multiple block transfer for memory require CMD12 to stop
                            Auto_cmd12_en RW            the transaction.
                                                     0  1 = Host controller will automatically issue CMD12 when
                                                        the last block transfer is completed
1                           blk_cnt_en  RW              0 = Software is responsible for issuing cmd12 to stop the
                                                        transfer and soft reset the host controller
                                        0
                                                        This bit validates the value in the Block Count Register
0                           dma_en      RW              (Table 118 p. 104).

                                                        If PIO mode is required, this bit should be reset to 0.

                                        1

Table 122: Command Register
                Offset: 0x0E

Bits Field                              Ty p e /        Description
                                        Init Val
15:14                       Reserved                    Reserved for future use
13:8                        Cmd_index   RSVD
                                                        Command index
7:6                         cmd_type    RW              These bits will be inserted into Command token bits[45:40]
                                        0
                                                        These bits specify the command type.
                                        RW              0x0 = Normal command
                                        0               0x1 = Suspend command
                                                        0x2 = Resume command
5                           Data_present RW             0x3 = Abort command

                                        0               1 = Indicates that data is present and will be transferred
                                                        using the DAT line.
4                           Cmd_index_chk_ RW           0 = commands using only CMD lines or commands with no
                                                        data transfer but using busy signal on DAT[0] line (ex. CMD
                            en          0               38)

3                           Cmd_crc_chk_en RW           Command index check enable
                                                        1 = Host controller checks the index field in the response to
                                        0               see if it has the same value as the command index. If it is
                                                        not, it is reported as a Command Index Error.
2                           Reserved    RSVD
                                                        Command CRC check enable
                                                        1 = Host controller checks the CRC field in the response. If
                                                        an error is detected, it is reported as a command CRC
                                                        error. The number of bits checked by the CRC field value
                                                        changes according to the length of response

                                                        Reserved for future use

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July 17, 2007, Preliminary                                                                                               Page 105
     88ALP01
     Datasheet

Table 122: Command Register (Continued)
                Offset: 0x0E

Bits Field                                Ty p e /  Description
                                          Init Val
1:0                            Resp_type            Response type select
                                          RW        0 = No response
                                          0         1 = response length is 136 bits
                                                    2 = response length is 48 bits
                                                    3 = response length is 48 bits and check busy after resp
                                                    CRC field for R3 and R4 is expected to be all 1 bits. CRC
                                                    check should be disabled for these response types.

Table 123: Response Register 0
                Offset: 0x10

Bits Field                                Ty p e /  Description
15:0 Resp0                                Init Val  This register contains bits[23:8] of response token.

                                          RO
                                          0

Table 124: Response Register 1
                Offset: 0x12

Bits Field                                Ty p e /  Description
15:0 Resp1                                Init Val  This register contains bits[39:24] of response token.

                                          RO
                                          0

Table 125: Response Register 2
                Offset: 0x14

Bits Field                                Ty p e /  Description
15:0 Resp2                                Init Val
                                                    For 48 bits response token, don't care
                                          RO        For 136 bits response token, this register contains
                                          0         bits[55:40] of response token.

Table 126: Response Register 3
                Offset: 0x16

Bits Field                                Ty p e /  Description
15:0 Resp3                                Init Val
                                                    For 48 bits response token, don't care
                                          RO        For 136 bits response token, this register contains
                                          0         bits[71:56] of response token.

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                                                                                        Register Description
                                                                              SDIO Host Controller Registers

Table 127: Response Register 4
                Offset: 0x18

Bits Field                  Ty p e /  Description
15:0 Resp4                  Init Val
                                      For 48 bits response token, don't care
                            RO        For 136 bits response token, this register contains
                            0         bits[87:72] of response token.

Table 128: Response Register 5
                Offset: 0x1A

Bits Field                  Ty p e /  Description
15:0 Resp5                  Init Val
                                      For 48 bits response token, don't care
                            RO        For 136 bits response token, this register contains
                            0         bits[103:88] of response token.

Table 129: Response Register 6
                Offset: 0x1C

Bits Field                  Ty p e /  Description
15:0 Resp6                  Init Val
                                      For 48 bits response token, don't care
                            RO        For 136 bits response token, this register contains
                            0         bits[119:104] of response token.
                                      For Auto CMD12 response, this register contains bits[23:8]
                                      of response token.

Table 130: Response Register 7
                Offset: 0x1E

Bits Field                  Ty p e /  Description
15:0 Resp7                  Init Val
                                      For 48 bits response token, don't care
                            RO        For 136 bits response token, this register contains
                            0         bits[127:120] of response token.
                                      For Auto CMD12 response, this register contains
                                      bits[39:24] of response token.

Table 131: Buffer Data Port0 Register
                Offset: 0x20

Bits Field                  Ty p e /  Description
15:0 Cpu_data0              Init Val  16 LSB of the buffer

                            RW
                            0

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July 17, 2007, Preliminary                                                                                   Page 107
    88ALP01
    Datasheet

Table 132: Buffer Data Port1 Register
                Offset: 0x22

Bits Field                                   Ty p e /  Description
15:0 cpu_data1                               Init Val  16 MSB of the buffer

                                             RW
                                             0

Table 133: Present State Register 0
                Offset: 0x24

     Host driver can get status of the Host controller from this 16-bit

Bits Field                                   Ty p e /  Description
                                             Init Val
15:12                          Reserved                Reserved for future use
11                             buffer_rd_en  RSVD
                                                       This bit changes from 0x0 to 0x1 when block data is ready
                                             RO        in the buffer. This bit changes from 0x1 to 0x0 when all the
                                             0         block data is read from the buffer.

10                             buffer_wr_en  RO        This bit changes from 0x0 to 0x1 when block data can be
                                                       written to the buffer. So if this bit is set to 0x1, the entire
                                             1         block can be written to the buffer.
                                                       This bit changes from 0x1 to 0x0 when all the block data is
9                              rx_active     RO        written to the buffer.

                                             0         Indicates read transfer is active
                                                       1 = Set:
                                                       after the end bit of the read command
                                                       when writing 1 to field in the Block Gap

                                                            Control Register (Table 136 p. 112) to restart a read
                                                            transfer
                                                       0 = Set:
                                                       When the last data block (as specified by block length)
                                                            is transferred to the system. Transfer complete status is
                                                            set to 1 if this bit is changed from 1 to 0.
                                                       When all valid data blocks have been transferred to the
                                                            system and no current block transfers are being sent as
                                                            a result of the field in the
                                                            Block Gap Control Register (Table 136 p. 112) being
                                                            set to 1.
                                                       The status is set to1 if this bit is
                                                       changed from 1 to 0.

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                                                                                                    Register Description
                                                                                          SDIO Host Controller Registers

Table 133: Present State Register 0 (Continued)
                Offset: 0x24

     Host driver can get status of the Host controller from this 16-bit

Bits Field                              Ty p e /  Description
                                        Init Val
8                           tx_active             Indicates write transfer is active. If this bit is 0, it means no
                                        RO        valid write data exists in the Host controller.
                                        0         1 = Set:
                                                   after the end bit of the write command
7:3                         Reserved    RSVD       when writing a 1 to field in the Block Gap

2                           dat_active  RO             Control Register (Table 136 p. 112) to restart a write
                                                       transfer.
                                        0         This bit is cleared in the following cases:
                                                   After getting the CRC status of the last data block as
1                           cmd_inhibit_dat RO         specified by the transfer count (single and multiple)
                                                   After getting the CRC status of any block where data
                                        0              transmission is about to be stopped by a
                                                       field in the Block Gap
0                           Cmd_inhibit_cmd RO         Control Register (Table 136 p. 112).
                                                  A transfer complete interrupt is generated when all write
                                        0         data is out. Besides, during a write transaction, a Block
                                                  Gap Event interrupt is generated when this bit is changed
                                                  to 0, as result of the being set.
                                                  This status is useful for the Host driver in determining when
                                                  to issue commands during write busy.

                                                  Reserved for future use

                                                  This bit provides the status of the data line.
                                                  1 = Data line is in use.

                                                  This bit provides the status for the driver whether it can
                                                  issue a data command.
                                                  1 = It cannot issue a command that uses the data line.

                                                  If this bit is 0, it indicates the CMD line is not in use, and the
                                                  Host controller can issue a command using CMD line. This
                                                  bit is set after the command register is written. This bit is
                                                  cleared when the command response is received. Even if
                                                  the cmd_inhibit_dat is set to 1, commands using only the
                                                  CMD line can be issued if this bit is 0. Changing from 1 to 0
                                                  generates a command complete interrupt in the Normal
                                                  Interrupt Status Register (Table 139 p. 114). If the Host
                                                  controller cannot issue the command because of a
                                                  command conflict err, this bit remains 1, and the command
                                                  complete is not set.

Table 134: Present State Register 1
                Offset: 0x26

Bits Field                              Ty p e /  Description
15:9 Reserved                           Init Val  Reserved for future use

                                        RSVD

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July 17, 2007, Preliminary                                                                                               Page 109
     88ALP01
     Datasheet

Table 134: Present State Register 1 (Continued)
                Offset: 0x26

Bits Field                                  Ty p e /  Description
                                            Init Val
8                              Cmd_level              CMD line Signal Level
                                            RO        This status is used to check the CMD line level to recover
7:4                            Dat_level    1         from errors and for debugging.

                                            RO        DAT[3:0] Line signal level
                                            0xF       This status is used to check the DAT line level to recover
                                                      from errors and for debugging. This is especially useful in
3                              write_prot   RO        detecting the busy signal level from DAT[0].

                                            0         This bit reflects the position of the write_protect latch on the
                                                      SD card. This bit should be ignored if there is no such
2                              card_det     RO        feature being provided by the card in use.

                                            0         Reflects the value of pin1 dat[3] line. This bit is used only
                                                      for testing.
1                              card_stable  RO        0 = Card not detected
                                                      1 = Card detected
                                            0
                                                      This bit is also used for testing. This bit indicates the
0                              card_inserted RO       debounced value of the card present condition.
                                                      0 = Card unstable
                                            0         1 = Card stable

                                                      Indicates the presence of a SD card
                                                      0 = Card not inserted
                                                      1 = Card inserted

Table 135: Host Control Register
                Offset: 0x28

Bits Field                                  Ty p e /  Description
                                            Init Val
15:12                          Reserved               Reserved for future use
11:9                           sd_bus_vlt   RSVD
                                                      These bits reflect the voltage at operating conditions.
                                            RW        0x7 = 3.3V
                                            0x6       0x6 = 3.0V
                                                      0x5 = 1.8V
8                              sd_bus_power RW        0x0 to 0x4 = Reserved

                                            0         This bit controls the power going out to the SD card. It will
                                                      be cleared if one of the following occurs: the sd_bus_vlt
7:3                            Reserved     RSVD      and the voltage support in the Capabilities Register
                                                      (Table 146 p. 120) do not match or if a card removal state
2                              Hi_speed_en  RW        was detected.

                                            0         Reserved for future use

                                                      Extend Data Output Enable
                                                      0 = normal
                                                      1 = CMD and DATA are driven from rising edge of clock

Doc. No. MV-S103921-00 Rev.                Document Classification: Proprietary Information  Copyright 2007 Marvell
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                                                                                                     Register Description
                                                                                           SDIO Host Controller Registers

Table 135: Host Control Register (Continued)
                Offset: 0x28

Bits Field                               Ty p e /  Description
                                         Init Val
1                           Data_width             1 = 4-bit data mode
                                         RW        0 = 1-bit data mode, using only DAT[0]
0                           led_ctrl     0         1 = LED on
                                                   0 = LED off
                                         RW
                                         0

Table 136: Block Gap Control Register
                Offset: 0x2A

Bits Field                               Ty p e /  Description
                                         Init Val
15:11                       Reserved               Reserved for future use
10                          w_removal    RSVD
                                                   1 = Enable wakeup event on card removal detection
9                           w_insertion  RW        0 = No wakeup event
                                         0
8                           w_card_int             1 = Enable wakeup event on card insertion detection
                                         RW        0 = No wakeup event
7:4                         Reserved     0
                                                   1 = Enable wakeup event on card interrupt detection
3                           int_blk_gap  RW        0 = No wakeup event
                                         0
2                           Rd_wait_ctl            Reserved for future use
                                         RSVD
                                                   This bit is valid only for the 4-bit mode.
                                         RW        1 = Enables interrupt detection at block gap for multiple
                                         0         block transfers

                                         RW        If the card supports read wait, set this bit to enable use of
                                         0         the read wait protocol to stop read data using the DAT[2]
                                                   line by Host hardware. Otherwise, Host controller has to
                                                   stop SD clock to hold read data. When the Host driver
                                                   detects a card insertion, it will set this bit according to the
                                                   CCCR of the SDIO card.
                                                   NOTE: This bit is looked at only at block gap.

                                                             Within a block, hardware will stall the clock top stop
                                                             read data if the host cannot accept any more data
                                                             because of FIFO full, etc.
                                                   NOTE: When this bit is cleared by software, operation
                                                             continues. During read wait, software can issue a
                                                             different cmd for different operation as long as it
                                                             does not require DATA lines. When it wants to
                                                             continue the waiting operation, software needs to
                                                             write 0 to this register.

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July 17, 2007, Preliminary                                                                                                Page 111
     88ALP01
     Datasheet

Table 136: Block Gap Control Register (Continued)
                Offset: 0x2A

Bits Field                                 Ty p e /  Description
                                           Init Val
1                              Cont_req              Continue Request
                                           RWAC      This bit is used to restart a transaction which was stopped
                                           0         using the . To cancel stop at the
                                                     block gap, set to 0 and set this
0                              Stop_at_block_ga RW   bit to 1 to restart the transfer. Host controller automatically
                                                     clears this bit in either of the following cases:
                               p_req       0          In the case of read transaction, the DAT Line Active

                                                          changes from 0 to 1 as a read transaction restarts
                                                      In case of write transaction, the Write Transfer Active

                                                          changes from 0 to 1 as the write transaction restarts
                                                     Therefore, it is not necessary for the Host driver to set this
                                                     bit to 0. If is set to 1, any write to
                                                     this bit is ignored.

                                                     Stop At block gap request
                                                     This is used to stop executing a transaction at the next
                                                     block gap for both DMA and non-DMA transfers. Until the
                                                     transfer complete is set to 1, indicating a transfer
                                                     completion, the Host driver will leave this bit set to 1.
                                                     Clearing both the this bit and will not cause the
                                                     transaction to restart. Read Wait is used to stop the read
                                                     transaction at the block gap. The Host controller will stop
                                                     the clock At Block Gap Request for write transfer, but for
                                                     read transfer, it will stop the clock if is 0.
                                                     Otherwise, the host controller issues a Read Wait
                                                     command to stop read data.

Table 137: Clock Control Register
                Offset: 0x2C

Bits Field                                 Ty p e /  Description
15:8 sd_freq_sel                           Init Val
                                                     This register selects the SD_CLK frequency.
                                           RW        0x00 = Use crystal clock
                                           0x01      0x01 = Divide by 2
                                                     0x02 = Divide by 4
7:3                            Reserved    RSVD      ...
                                                     0x80 = Divide by 256
2                              sd_clk_en   RW
                                                     Reserved for future use
                                           0
                                                     This bit controls the SD_CLK to the card. So before using
1                              int_clk_stable RO     the card, this bit should be set during the init phase.

                                           0         This bit is set to 1, once the controller detects that the
                                                     internal clock is stable after setting of .
0                              int_clk_en  RW
                                                     This bit controls the SD_CLK of which the internal logic
                                           0         works on.
                                                     1 = enable clock
                                                     0 = disable

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                                                                                                    Register Description
                                                                                          SDIO Host Controller Registers

Table 138: Timeout Control/Software Reset Register
                Offset: 0x2E

Bits Field                              Ty p e /  Description
                                        Init Val
15:11                       Reserved              Reserved for future use
10                          sw_rst_dat  RSVD
                                                  Soft reset for the data part of logic
9                           sw_rst_cmd  RWAC
                                        0         Soft reset for the cmd part of logic
8                           sw_rst_all
                                        RWAC      Software Reset For All
                                        0         This reset affects the status, state machine, and FIFOs
                                                  synchronously.
                                        RWAC
                                        0         Reserved for future use

7:4                         Reserved    RSVD      Determines the interval by which DAT line timeouts are
                                                  detected. This timeout is initiated in the following cases: For
3:0                         Timeout_value RW      read transaction, waiting for data from cards. This is
                                                  referred to as NAC timing value in the SD specification,
                                        0xE       which specifies the maximum timing from read command to
                                                  read data (card data access time). For write transaction,
                                                  waiting for data from IMB slave, IMB Master, or CPU.
                                                  0x0 = SD_CLK x 2^13
                                                  0x1 = SD_CLK x 2^14
                                                  ...
                                                  0xE = SD_CLK x 2^27
                                                  0xF = Reserved

                                                  For other transactions, there are fixed timeouts defined as

                                                  follows (unit in TIMEOUT_CLK cycles)

                                                  On the card:

                                                  NCR = 64, maximum timing value from command to
                                                  response.

                                                  NID = 64 (5 in specification), maximum timing value from
                                                  command to OCR response

                                                  On the Host:

                                                  NRC = 8, minimum timing value from response to next
                                                  command

                                                  NCC = 8, minimum timing value from command to next
                                                  command.

                                                  NWR = 2, minimum timing value from data CRC status
                                                  (from card in write transaction) to next write data in multiple

                                                  write blocks

                                                  NST = 2, minimum timing from STOP command to end of
                                                  write data

                                                  Refer to the SD specification for more information on these

                                                  fixed values.

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    88ALP01
    Datasheet

Table 139: Normal Interrupt Status Register
                Offset: 0x30

Bits Field                                   Ty p e /  Description
                                             Init Val
15                             Err_int                 Error interrupt
                                             RO        If any of bits in the Error Interrupt Status Register
                                             0         (Table 140 p. 115) are set, then this bit is set.

14:9 Reserved                                RSVD      Reserved for future use

8                              Card_int      RW1C      Card interrupt
                                             0         1 = Host controller detects an interrupt from the Card
7                              card_rem_int
                                             RW1C      This bit is set when a card removal event is detected.
6                              card_ins_int  0
                                                       This bit is set when a card insertion event is detected.
5                              Rx_rdy        RW1C
                                             0         This status is set if the field in the Present
                                                       State Register 0 (Table 133 p. 108) changes from 0x0 to
                                             RW1C      0x1.
                                             0
                                                       This status is set if the field in the Present
4                              Tx_rdy        RW1C      State Register 0 (Table 133 p. 108) changes from 0x0 to
                                             1         0x1.

3                              Dma_int       RW1C      DMA interrupt
                                             0         This status is set if the Host Controller detects DMA
                                                       crossing over the host_dma_buf_bndry as specified in
2                              Block_gap_evt RW1C      Block Size Register (Table 117 p. 103).

                                             0         Block Gap Event
                                                       If the field in the Block Gap
1                              Xfer_complete RW1C      Control Register (Table 136 p. 112) is set, this bit is set
                                                       when both a read/write transaction is stopped at a block
                                             0         gap. If the field is not set to 1,
                                                       this bit is not set to 1.

                                                       Transfer Complete
                                                       This bit is set when a read/write transaction is completed
                                                       For read transaction, this bit is set at the falling edge of
                                                       Read Transfer Active Status. There are two cases in which
                                                       this occurs:
                                                       data transfer is completed as specified by data length.
                                                       data stopped at the block gap and completed data

                                                            transfer by setting the field
                                                            in the Block Gap Control Register (Table 136 p. 112)
                                                            field.
                                                       For write transaction, this bit is set at the falling edge of the
                                                       DAT Line Active status. There are two cases in which this
                                                       occurs:
                                                       data transfer is completed as specified by data length
                                                            and the busy signal released.
                                                       data stopped at the block gap and completed data
                                                            transfer by setting the field

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                                                                                                       Register Description
                                                                                             SDIO Host Controller Registers

Table 139: Normal Interrupt Status Register (Continued)
                Offset: 0x30

Bits                        Field          Ty p e /     Description
0                           Cmd_complete   Init Val
                                                        Command Complete
                                           RW1C         This bit is set when the end bit of the command response
                                           0            (Except Auto CMD12) is received. Note that Command
                                                        Timeout Error has higher priority than Command complete.

Table 140: Error Interrupt Status Register
                Offset: 0x32

Bits                        Field          Ty p e /     Description
15                                         Init Val
14                                                      CRC status returned from card is not good in write
13                          CRC status err RW1C         transaction.
12                                                   0
11:9                                                    CRC status s start bit is not at expected logic level in write
8                           Crc_start_bit_err RW1C      transaction
                                                     0
                                                        CRC status s end bit is not at expected logic level in write
                            Crc_end_bit_err RW1C        transaction
                                                     0
                                                        Response Transmission bit error
                            Resp_t_bit_err RW1C
                                                     0  Reserved for future use

                            Reserved       RSVD         Auto CMD12 Error
                                                        Occurs when detecting that one of the bits in Auto CMD12
                            Auto_cmd12_err RW1C         Error Status Register (Table 145 p. 120) has changed from
                                                     0  0 to 1.

7                           cur_limit_err  RW1C         This feature is not supported and this bit will always be read
                                                        as 0.
                                           0
                                                        ReadData End Bit Error
6                           Rd_Data_end_bit RW1C        1 = 0 detected at the end bit position of read data which
                                                        uses the DAT line or at the end bit position of the CRC
                            _err           0            status

5                           Rd_Data_crc_err RW1C        Read Data CRC error
                                                        1 = read data which uses the DAT line transferred or Write
                                           0            CRC status having a value other than 010 detected

4                           Data_timeout_err RW1C       Data timeout Error
                                                        This bit is set when one of the following is detected:
                                           0             Busy timeout after Write CRC status
                                                         Write CRC status timeout
3                           Cmd_index_err RW1C          Read Data timeout

                                           0            Command Index Error
                                                        This bit is set when a command index error occurs in the
                                                        command response

Copyright 2007 Marvell                   Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
July 17, 2007, Preliminary                                                                                                  Page 115
      88ALP01
      Datasheet

Table 140: Error Interrupt Status Register (Continued)
                Offset: 0x32

Bits                           Field        Ty p e /       Description
2                                           Init Val
                                                           Command End Bit Error
                               Cmd_end_bit_err RW1C        This bit is set when detecting that the end bit of a command
                                                        0  response is 0.

1                              Cmd_crc_err  RW1C           Command CRC Error
                                                           This bit is set in two cases:
                                            0               A CRC error is detected in the command response
                                                            The Host controller detects a CMD line conflict by
0                              Cmd_timeout_err RW1C
                                                                monitoring the CMD line when a command is issued.
                                            0                   The Host controller will abort the command (stops
                                                                driving CMD line). The will also be
                                                                set to 1 to distinguish CMD line conflict.

                                                           Command Timeout Error
                                                           This bit is set when no response is returned within 64
                                                           SD_CLK cycles from the end bit of the command.

Table 141: Normal Interrupt Status Enable Register
                Offset: 0x34

Bits Field                                  Ty p e /       Description
                                            Init Val
15:9 Reserved                                              Reserved for future use
                                            RSVD
8                              Card_int_en                 Card interrupt enable
                                            RW             0 = disabled
                                            0              1 = enabled

7                              card_rem_en  RW             Card removal status enable

                                            0              Card insertion status enable

6                              card_ins_en  RW             Buffer Read Ready Enable
                                                           0 = disabled
                                            0              1 = enabled

5                              rd_rdy_en    RW             Buffer Write Ready Enable
                                                           0 = disabled
                                            0              1 = enabled

4                              tx_rdy_en    RW             DMA interrupt Enable
                                                           0 = disabled
                                            0              1 = enabled

3                              Dma_int_en   RW             Block Gap Event Enable
                                                           0 = disabled
                                            0              1 = enabled

2                              Block_gap_evt_e RW          Transfer Complete Enable
                                                           0 = disabled
                               n            0              1 = enabled

1                              Xfer_complete_e RW

                               n            0

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                                                                                                    Register Description
                                                                                          SDIO Host Controller Registers

Table 141: Normal Interrupt Status Enable Register (Continued)
                Offset: 0x34

Bits                        Field       Ty p e /  Description
0                                       Init Val
                                                  Command Complete Enable
                            Cmd_complete_e RW     0 = disabled
                                                  1 = enabled
                            n           0

Table 142: Error Interrupt Status Enable Register
                Offset: 0x36

Bits Field                              Ty p e /  Description
                                        Init Val
15                          CRC status            CRC_status_err Enable
                                        RW        0 = disabled
                            err_en      0         1 = enabled

14                          Crc_start_err_en RW   CRC status start bit err Enable
                                                  0 = disabled
                                        0         1 = enabled

13                          Crc_end_err_en RW     CRC status end bit err Enable
                                                  0 = disabled
                                        0         1 = enabled

12                          Resp_t_bit_err_e RW   Response Transmission bit error Enable
                                                  0 = disabled
                            n           0         1 = enabled

11:9 Reserved                           RSVD      Reserved for future use

8                           Auto_cmd12_err_ RW    Auto CMD12 Error Enable
                                                  0 = disabled
                            en          0         1 = enabled

7                           cur_lim_err_en RW     Current limit error enable

                                        0         Data End Bit Error Enable
                                                  0 = disabled
6                           Rd_Data_end_bit RW    1 = enabled

                            _err_en     0         Data CRC error Enable
                                                  0 = disabled
5                           Rd_data_crc_err_ RW   1 = enabled

                            en          0         Data Timeout Error Enable
                                                  0 = disabled
4                           Data_timeout_err RW   1 = enabled

                            _en         0         Command Index Error Enable
                                                  0 = disabled
3                           Cmd_index_err_e RW    1 = enabled

                            n           0         Command End Bit Error Enable
                                                  0 = disabled
2                           Cmd_end_bit_err RW    1 = enabled

                            _en         0

Copyright 2007 Marvell                Document Classification: Proprietary Information  Doc. No. MV-S103921-00 Rev.
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      88ALP01
      Datasheet

Table 142: Error Interrupt Status Enable Register (Continued)
                Offset: 0x36

Bits                           Field     Ty p e /          Description
1                                        Init Val
                                                           Command CRC Error Enable
                               Cmd_crc_err_en RW           0 = disabled
                                                        0  1 = enabled

0                              Cmd_timeout_err RW          Command Timeout Error Enable
                                                           0 = disabled
                               _en       0                 1 = enabled

Table 143: Normal Interrupt Status Interrupt Enable Register
                Offset: 0x38

Bits                           Field     Ty p e /          Description
                                         Init Val
15:9                                                       Reserved for future use
8                              Reserved  RSVD
                                                           Card interrupt Interrupt Enable
                               Card_int_int_en RW          0 = disabled
                                                        0  1 = enabled

7                              card_rem_int_en RW          Card removal interrupt enable

               &