电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

84068012A

器件型号:84068012A
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
下载文档

器件描述

25 MHz, PROC SPECIFIC CLOCK GENERATOR, CQCC20

文档预览

84068012A器件文档内容

                                                                      December 6, 2005                             82C84A

                                 Data Sheet                                                                            FN2974.3

CMOS Clock Generator Driver                                            Features

The Intersil 82C84A is a high performance CMOS Clock                   Generates the System Clock For CMOS or NMOS
Generator-driver which is designed to service the requirements            Microprocessors
of both CMOS and NMOS microprocessors such as the
80C86, 80C88, 8086 and the 8088. The chip contains a crystal            Up to 25MHz Operation
controlled oscillator, a divide-by-three counter and complete          Uses a Parallel Mode Crystal Circuit or External
"Ready" synchronization and reset logic.
                                                                          Frequency Source
Static CMOS circuit design permits operation with an external          Provides Ready Synchronization
frequency source from DC to 25MHz. Crystal controlled                   Generates System Reset Output From Schmitt Trigger
operation to 25MHz is guaranteed with the use of a parallel,
fundamental mode crystal and two small load capacitors.                   Input
                                                                        TTL Compatible Inputs/Outputs
All inputs (except X1 and RES) are TTL compatible over                  Very Low Power Consumption
temperature and voltage ranges.                                        Single 5V Power Supply
                                                                        Operating Temperature Ranges
Power consumption is a fraction of that of the equivalent
bipolar circuits. This speed-power characteristic of CMOS                 - C82C84A . . . . . . . . . . . . . . . . . . . . . . . . . 0C to +70C
permits the designer to custom tailor his system design with              - I82C84A . . . . . . . . . . . . . . . . . . . . . . . . . -40C to +85C
respect to power and/or speed requirements.                               - M82C84A . . . . . . . . . . . . . . . . . . . . . . . -55C to +125C

                                                                        Pb-Free Plus Anneal Available (RoHS Compliant)

Ordering Information                                                   Pinouts     82C84A (PDIP, CERDIP)
                                                                                            TOP VIEW
  PART     PART           TEMP.              PKG.
NUMBER
           MARKING RANGE (C) PACKAGE DWG. #

CP82C84A CP82C84A      0 to +70 18 Ld PDIP E18.3                                CSYNC 1    18 VCC
                                                                                  PCLK 2   17 X1
CP82C84AZ CP82C84AZ    0 to +70 18 Ld PDIP* E18.3                                 AEN1 3   16 X2
(See Note)                            (Pb-free)                                   RDY1 4   15 ASYNC
                                                                                           14 EFI
IP82C84A   IP82C84A    -40 to +85 18 Ld PDIP E18.3                              READY 5    13 F/C
                                                                                  RDY2 6   12 OSC
CS82C84A CS82C84A      0 to +70 20 Ld PLCC N20.35                                 AEN2 7   11 RES
                                                                                    CLK 8  10 RESET
CS82C84AZ CS82C84AZ    0 to +70 20 Ld PLCC N20.35                                  GND 9
(Note)                                (Pb-free)

CS82C84AZ96 CS82C84AZ  0 to +70  20 Ld PLCC N20.35
(Note)                           Tape and Reel
                                 (Pb-free)

IS82C84A   IS82C84A    -40 to +85 20 Ld PLCC N20.35

CD82C84A CD82C84A      0 to +70 18 Ld CERDIP F18.3

ID82C84A   ID82C84A    -40 to +85 18 Ld CERDIP F18.3                               82C84A (PLCC, CLCC)
                                                                                           TOP VIEW
MD82C84A/B MD82C84A/B -55 to +125 18 Ld CERDIP F18.3
                                                                                   AEN1
8406801VA  8406801VA   -55 to +125 18 Ld CERDIP F18.3                                    PCLK
                                        SMD#                                                     CSYNC
                                                                                                       VCC
                                                                                                              X1

MR82C84A/B MR82C84A/B -55 to +125 20 Pad CLCC J20.A                                3 2 1 20 19

84068012A  84068012A   -55 to +125 20 Pad CLCC J20.A                     RDY1 4                                     18 X2
                                        SMD#                           READY 5                                      17 ASYNC
                                                                                                                    16 EFI
*Pb-free PDIPs can be used for through hole wave solder processing       RDY2 6                                     15 F/C
only. They are not intended for use in Reflow solder processing          AEN2 7                                     14 NC
applications.                                                                      9 10 11 12 13
                                                                             NC 8
NOTE: Intersil Pb-free plus anneal products employ special Pb-free
material sets; molding compounds/die attach materials and 100% matte               CLK
tin plate termination finish, which are RoHS compliant and compatible                     GND
with both SnPb and Pb-free soldering operations. Intersil Pb-free                                RESET
products are MSL classified at Pb-free peak reflow temperatures that                                    RES
meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.                                                OSC

                       1                     CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                             1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

                                                                                Copyright Intersil Americas Inc. 1997, 2002, 2005. All Rights Reserved

                                                                       All other trademarks mentioned are the property of their respective owners.
                                    82C84A

Functional Diagram

              11                                            D               Q  10
    RES
                                                            CK                     RESET
              17
      X1                    XTAL                                               12
      X2 16            OSCILLATOR                                                  OSC

              13                                       3    2                2
     F/C                                                                           PCLK
                                                      SYNC  SYNC
     EF1 14
                1                                                              8
                                                                                   CLK
CSYNC
  RDY1 4                            CK                      CK                 5
  AEN1 3
  RDY2 6                            D       Q               D               Q READY
                7
  AEN2                                 FF1                             FF2

              15
ASYNC

                       CONTROL PIN      LOGICAL 1         LOGICAL 0
                       F/C          External Clock    Crystal Drive
                       RES          Normal            Reset
                       RDY1, RDY2   Bus Ready         Bus Not Ready
                       AEN1, AEN2   Address Disabled  Address Enable
                       ASYNC        1 Stage Ready     2 Stage Ready
                                    Synchronization   Synchronization

                    2                                                                     FN2974.3

                                                                                          December 6, 2005
                                             82C84A

Pin Description

SYMBOL NUMBER    TYPE                                          DESCRIPTION

AEN1,   3, 7        I  ADDRESS ENABLE: AEN is an active LOW signal. AEN serves to qualify its respective Bus Ready

AEN2                   Signal (RDY1 or RDY2). AEN1 validates RDY1 while AEN2 validates RDY2. Two AEN signal inputs are

                       useful in system configurations which permit the processor to access two Multi-Master System Busses.

                       In non-Multi-Master configurations, the AEN signal inputs are tied true (LOW).

RDY1,   4, 6        I  BUS READY (Transfer Complete). RDY is an active HIGH signal which is an indication from a device

RDY2                   located on the system data bus that data has been received, or is available RDY1 is qualified by AEN1

                       while RDY2 is qualified by AEN2.

ASYNC   15          I  READY SYNCHRONIZATION SELECT: ASYNC is an input which defines the synchronization mode of

                       the READY logic. When ASYNC is low, two stages of READY synchronization are provided. When

                       ASYNC is left open or HIGH, a single stage of READY synchronization is provided.

READY   5        O     READY: READY is an active HIGH signal which is the synchronized RDY signal input. READY is

                       cleared after the guaranteed hold time to the processor has been met.

X1, X2  17, 16   IO    CRYSTAL IN: X1 and X2 are the pins to which a crystal is attached. The crystal frequency is 3 times

                       the desired processor clock frequency, (Note 1).

F/C     13          I  FREQUENCY/CRYSTAL SELECT: F/C is a strapping option. When strapped LOW. F/C permits the

                       processor's clock to be generated by the crystal. When F/C is strapped HIGH, CLK is generated for the

                       EFI input, (Note 1).

EFI     14          I  EXTERNAL FREQUENCY IN: When F/C is strapped HIGH, CLK is generated from the input frequency

                       appearing on this pin. The input signal is a square wave 3 times the frequency of the desired CLK

                       output.

CLK     8        O     PROCESSOR CLOCK: CLK is the clock output used by the processor and all devices which directly

                       connect to the processor's local bus. CLK has an output frequency which is 1/3 of the crystal or EFI

                       input frequency and a 1/3 duty cycle.

PCLK    2        O     PERIPHERAL CLOCK: PCLK is a peripheral clock signal whose output frequency is 1/2 that of CLK

                       and has a 50% duty cycle.

OSC     12       O     OSCILLATOR OUTPUT: OSC is the output of the internal oscillator circuitry. Its frequency is equal to

                       that of the crystal.

RES     11          I  RESET IN: RES is an active LOW signal which is used to generate RESET. The 82C84A provides a

                       Schmitt trigger input so that an RC connection can be used to establish the power-up reset of proper

                       duration.

RESET   10       O     RESET: RESET is an active HIGH signal which is used to reset the 80C86 family processors. Its timing

                       characteristics are determined by RES.

CSYNC   1           I  CLOCK SYNCHRONIZATION: CSYNC is an active HIGH signal which allows multiple 82C84As to be

                       synchronized to provide clocks that are in phase. When CSYNC is HIGH the internal counters are reset.

                       When CSYNC goes LOW the internal counters are allowed to resume counting. CSYNC needs to be

                       externally synchronized to EFI. When using the internal oscillator CSYNC should be hardwired to

                       ground.

GND     9              Ground

VCC     18             VCC: The +5V power supply pin. A 0.1F capacitor between VCC and GND is recommended for
                       decoupling.

NOTE:
1. If the crystal inputs are not used X1 must be tied to VCC or GND and X2 should be left open.

                 3                                                                                       FN2974.3

                                                                                                         December 6, 2005
                                                                                  82C84A

Functional Description                                                            Clock Outputs

Oscillator                                                                        The CLK output is a 33% duty cycle clock driver designed to
                                                                                  drive the 80C86, 80C88 processors directly. PCLK is a
The oscillator circuit of the 82C84A is designed primarily for                    peripheral clock signal whose output frequency is 1/2 that of
use with an external parallel resonant, fundamental mode                          CLK. PCLK has a 50% duty cycle.
crystal from which the basic operating frequency is derived.
                                                                                  Reset Logic
The crystal frequency should be selected at three times the
required CPU clock. X1 and X2 are the two crystal input                           The reset logic provides a Schmitt trigger input (RES) and a
crystal connections. For the most stable operation of the                         synchronizing flip-flop to generate the reset timing. The reset
oscillator (OSC) output circuit, two capacitors (C1 = C2) as                      signal is synchronized to the falling edge of CLK. A simple RC
shown in the waveform figures are recommended. The                                network can be used to provide power-on reset by utilizing this
output of the oscillator is buffered and brought out on OSC                       function of the 82C84A.
so that other system timing signals can be derived from this
stable, crystal-controlled source.                                                READY Synchronization

           TABLE 1. CRYSTAL SPECIFICATIONS                                        Two READY input (RDY1, RDY2) are provided to
                                                                                  accommodate two system busses. Each input has a qualifier
PARAMETER                                     TYPICAL CRYSTAL SPEC                (AEN1 and AEN2, respectively). The AEN signals validate
                                                                                  their respective RDY signals. If a Multi-Master system is not
Frequency                                     2.4 - 25MHz, Fundamental, "AT" cut  being used the AEN pin should be tied LOW.

Type of Operation                             Parallel                            Synchronization is required for all asynchronous active-going
                                                                                  edges of either RDY input to guarantee that the RDY setup
Unwanted Modes                                6dB (Minimum)                       and hold times are met. Inactive-going edges of RDY in
                                                                                  normally ready systems do not require synchronization but
Load Capacitance                              18 - 32pF                           must satisfy RDY setup and hold as a matter of proper system
                                                                                  design.
Capacitors C1, C2 are chosen such that their combined
                                                                                  The ASYNC input defines two modes of READY
capacitance                                                                       synchronization operation.

           CT  =  -C----1-----x-----C----2--  (Including  stray  capacitance)     When ASYNC is LOW, two stages of synchronization are
                  C1 + C2                                                         provided for active READY input signals. Positive-going
                                                                                  asynchronous READY inputs will first be synchronized to flip-
matches the load capacitance as specified by the crystal                          flop one of the rising edge of CLK (requiring a setup time
manufacturer. This ensures operation within the frequency                         tR1VCH) and the synchronized to flip-flop two at the next
tolerance specified by the crystal manufacturer.                                  falling edge of CLK, after which time the READY output will go
                                                                                  active (HIGH). Negative-going asynchronous READY inputs
Clock Generator                                                                   will be synchronized directly to flip-flop two at the falling edge
                                                                                  of CLK, after which the READY output will go inactive. This
The clock generator consists of a synchronous divide-by-                          mode of operation is intended for use by asynchronous
three counter with a special clear input that inhibits the                        (normally not ready) devices in the system which cannot be
counting. This clear input (CSYNC) allows the output clock                        guaranteed by design to meet the required RDY setup timing,
to be synchronized with an external event (such as another                        TR1VCL, on each bus cycle.
82C84A clock). It is necessary to synchronize the CSYNC
input to the EFI clock external to the 82C84A. This is                            When ASYNC is high or left open, the first READY flip-flop is
accomplished with two flip-flops. (See Figure 1). The counter                     bypassed in the READY synchronization logic. READY inputs
output is a 33% duty cycle clock at one-third the input                           are synchronized by flip-flop two on the falling edge of CLK
frequency.                                                                        before they are presented to the processor. This mode is
                                                                                  available for synchronous devices that can be guaranteed to
NOTE: The F/C input is a strapping pin that selects either the crystal            meet the required RDY setup time.
          oscillator or the EFI input as the clock for the 3 counter. If
          the EFI input is selected as the clock source, the oscillator           ASYNC can be changed on every bus cycle to select the
          section can be used independently for another clock source.             appropriate mode of synchronization for each device in the
          Output is taken from OSC.                                               system.

                                              4                                           FN2974.3

                                                                                          December 6, 2005
                         82C84A

           CLOCK      D  Q  D             EFI
SYNCHRONIZE                                82C84A
                                       Q
                 EFI                      CSYNC
                            >
                      >

                                          (TO OTHER 82C84As)

NOTE: If EFI input is used, then crystal input X1 must be tied to VCC or GND and X2 should be left open. If the crystal inputs are used,
           then EFI should be tied to VCC or GND.

                                                                FIGURE 1. CSYNC SYNCHRONIZATION

5                                                             FN2974.3

                                                              December 6, 2005
                                             82C84A

Absolute Maximum Ratings                                                                                Thermal Information

Supply Voltage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +8.0V           Thermal Resistance. . . . . . . . . . . . . . . . . JA (oC/W) JC (oC/W)
Input, Output or I/O Voltage . . . . . . . . . . . . GND -0.5V to VCC +0.5V
ESD Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Class 1            CERDIP Package. . . . . . . . . . . . . . . . .    80  20

Operating Conditions                                                                                    CLCC Package . . . . . . . . . . . . . . . . . .   95  28

Operating Voltage Range . . . . . . . . . . . . . . . . . . . . . +4.5V to +5.5V                        PDIP Package* . . . . . . . . . . . . . . . . . .  85  N/A
Operating Temperature Range
                                                                                                        PLCC Package. . . . . . . . . . . . . . . . . . .  85  N/A
   C82C84A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0oC to +70oC
   I82C84A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40oC to +85oC               Storage Temperature Range . . . . . . . . . . . . . . . . . -65oC to +150oC
   M82C84A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -55oC to +125oC                  Max Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . .+175oC
                                                                                                        Lead Temperature (Soldering 10s) . . . . . . . . . . . . . . . . . . . .+300oC

                                                                                                        (PLCC - Lead Tips Only)

                                                                                                        *Pb-free PDIPs can be used for through hole wave solder processing

                                                                                                        only. They are not intended for use in Reflow solder processing

                                                                                                        applications.

                                                                                   Die Characteristics

                                                                                                        Gate Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50 Gates

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation of the
device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

DC Electrical Specifications VCC = +5.0V 10%,

                                                    TA = 0oC to +70oC (C82C84A),
                                                    TA = -40oC to +85oC (I82C84A),
                                                    TA = -55oC to +125oC (M82C84A)

SYMBOL     PARAMETER                   MIN                                                              MAX            UNITS     TEST CONDITIONS

VIH        Logical One Input Voltage   2.0                                                              -              V         C82C84A, I82C84

                                       2.2                                                                             V         M82C84A, Notes 1, 2

    VIL    Logical Zero Input Voltage  -                                                                0.8            V         Notes 1, 2, 3
   VIHR    Reset Input High Voltage
   VILR    Reset Input Low Voltage     VCC -0.8                                                         -              V
VT+ - VT-  Reset Input Hysteresis
                                       -                                                                0.5            V

                                       0.2 VCC                                                          -              -

VOH Logical One Output Current         VCC -0.4                                                         -              V         IOH = -4.0mA for CLK Output

                                                                                                                                 IOH = -2.5mA for All Others

VOL Logical Zero Output Voltage        -                                                                0.4            V         IOL = +4.0mA for CLK Output

                                                                                                                                 IOL = +2.5mA for All Others

II         Input Leakage Current       -1.0                                                             1.0            A        VIN = VCC or GND except ASYNC,

                                                                                                                                 X1: (Note 4)

ICCOP Operating Power Supply Current   -                                                                40             mA        Crystal Frequency = 25MHz

                                                                                                                                 Outputs Open, Note 5

NOTES:
1. F/C is a strap option and should be held either  0.8V or  2.2V. Does not apply to X1 or X2 pins.

2. Due to test equipment limitations related to noise, the actual tested value may differ from that specified, but the specified limit is
     guaranteed.

3. CSYNC pin is tested with VIL  0.8V.
4. ASYNC pin includes an internal 17.5k nominal pull-up resistor. For ASYNC input at GND, ASYNC input leakage current = 300A

     nominal, X1 - crystal feedback input.

5. f = 25MHz may be tested using the extrapolated value based on measurements taken at f = 2MHz and f = 10MHz.

Capacitance TA = +25oC

SYMBOL                     PARAMETER                                                           TYPICAL       UNITS                         TEST CONDITIONS
                                                                                                   10          pF
     CIN   Input Capacitance                                                                       15          pF          FREQ = 1MHz, all measurements are
    COUT   Output Capacitance                                                                                              referenced to device GND

                        6                                                                                                                                      FN2974.3

                                                                                                                                                               December 6, 2005
                                                         82C84A

AC Electrical Specifications VCC = +5V 10%,

                                                    TA = 0oC to +70oC (C82C84A),
                                                    TA = -40oC to +85oC (I82C84A),
                                                    TA = -55oC to +125oC (M82C84A)

SYMBOL                  PARAMETER                                                          LIMITS     MAX  UNITS     (NOTE 1)
                                                                                    MIN                                TEST

                                                                                                                  CONDITIONS

TIMING REQUIREMENTS

(1) TEHEL            External Frequency HIGH Time                                   13                -    ns     90%-90% VIN
(2) TELEH            External Frequency LOW Time
(3) TELEL            EFI Period                                                     13                -    ns     10%-10% VIN

                                                                                    36                -    ns

                     XTAL Frequency                                                 2.4               25   MHz Note 2

(4) TR2VCL           RDY1, RDY2 Active Setup to CLK                                 35                -    ns     ASYNC = HIGH

(5) TR1VCH           RDY1, RDY2 Active Setup to CLK                                 35                -    ns     ASYNC = LOW

(6) TR1VCL           RDY1, RDY2 Inactive Setup to CLK                               35                -    ns

(7) TCLR1X           RDY1, RDY2 Hold to CLK                                         0                 -    ns

(8) TAYVCL           ASYNC Setup to CLK                                             50                -    ns

(9) TCLAYX           ASYNC Hold to CLK                                              0                 -    ns

(10) TA1VR1V         AEN1, AEN2 Setup to RDY1, RDY2                                 15                -    ns

(11) TCLA1X          AEN1, AEN2 Hold to CLK                                         0                 -    ns
(12) TYHEH           CSYNC Setup to EFI
(13) TEHYL           CSYNC Hold to EFI                                              20                -    ns
(14) TYHYL           CSYNC Width
(15) TI1HCL          RES Setup to CLK                                               20                -    ns
(16) TCLI1H          RES Hold to CLK
TIMING RESPONSES                                                                    2 TELEL           -    ns
(17) TCLCL           CLK Cycle Period
(18) TCHCL           CLK HIGH Time                                                  65                -    ns     Note 3
(19) TCLCH           CLK LOW Time
(20) TCH1CH2         CLK Rise or Fall Time                                          20                -    ns     Note 3
(21) TCL2CL1
(22) TPHPL           PCLK HIGH Time                                                 125               -    ns     Note 6

                                                                                    (1/3 TCLCL) +2.0  -    ns     Note 6

                                                         (2/3 TCLCL) -15.0                            -    ns     Note 6

                                                                                    -                 10   ns     1.0V to 3.0V

                                                                                    TCLCL-20          -    ns     Note 6

(23) TPLPH           PCLK LOW Time                                                  TCLCL-20          -    ns     Note 6

(24) TRYLCL          Ready Inactive to CLK (See Note 4)                             -8                -    ns     Note 4

(25) TRYHCH          Ready Active to CLK (See Note 3)    (2/3 TCLCL) -15.0                            -    ns     Note 5

(26) TCLIL           CLK to Reset Delay                                             -                 40   ns

(27) TCLPH           CLK to PCLK HIGH Delay                                         -                 22   ns

(28) TCLPL           CLK to PCLK LOW Delay                                          -                 22   ns

(29) TOLCH           OSC to CLK HIGH Delay                                          -5                22   ns

(30) TOLCL           OSC to CLK LOW Delay                                           2                 35   ns

NOTES:

1. Tested as follows: f = 2.4MHz, VIH = 2.6V, VIL = 0.4V, CL = 50pF, VOH  1.5V, VOL  1.5V, unless otherwise specified. RES and F/C must switch
   between 0.4V and VCC -0.4V. Input rise and fall times driven at 1ns/V. VIL  VIL (max) - 0.4V for CSYNC pin. VCC = 4.5V and 5.5V.

2. Tested using EFI or X1 input pin.
3. Setup and hold necessary only to guarantee recognition at next clock.
4. Applies only to T2 states.
5. Applies only to T3 TW states.
6. Tested with EFI input frequency = 4.2MHz.

                     7                                                                                                          FN2974.3

                                                                                                                          December 6, 2005
Timing Waveforms                                           82C84A

NAME I/O                 (3)       tELEL                  tCL2CL1                   tELEH                   (2)         (1)  tEHEL
     EFI I                                                    (21)
                                  tOLCH                       (30)                                       (19)                 tCHCL
    OSC O                            (29)                                                              tCLCH                    (18)
    CLK O                                                   tOLCL                                      (17) tCLCL
  PCLK O                           tCH1CH2                                                                                        tCLPL
             (13)                      (20)                                  tCLPH                                                 (28)
CSYNC I     tEHYL                                                              (27)
    RES I                             tYHEH                                                                  (22)
                 (14)                   (12)                                tPLPH
RESET O        tYHYL                                                         (23)                            tPHPL

                                                                                                       (16)        (15)

                                                                                         tCLI1H tI1HCL

                                                                                                              (26)
                                                                                                             tCLIL

NOTE: All timing measurements are made at 1.5V, unless otherwise noted.
                                                    FIGURE 2. WAVEFORMS FOR CLOCKS AND RESETS SIGNALS

            CLK

                       tCLR1X       (7)                                             tR1VCL
                                                                                        (6)
                          tR1VCH
                                                                            (7)
            RDY1, 2            (5)

                             (10)                                   tCLR1X
                          tA1VR1V

            AEN1, 2

                                              tAYVCL                tCLA1X  (11)
                                                 (8)
            ASYNC

                                    tCLAYX            (9)

            READY                                        (25)
                                                      tRYHCH
                                                                            (24) tRYLCL

            FIGURE 3. WAVEFORMS FOR READY SIGNALS (FOR ASYNCHRONOUS DEVICES)

                  CLK     tCLR1X                 (7)                                                         tR1VCL
            RDY 1, 2                             (4) tR1VCL                                                     (6)
            AEN1, 2
                               tA1VRIV (10)                         tCLR1X  (7)
             ASYNC
                                    (8) tAYVCL                      tCLA1X  (11)

                                         tCLAYX       (9)

            READY                                        (25)                 (24)
                                                      tRYHCH                tRYLCL

            FIGURE 4. WAVEFORMS FOR READY SIGNALS (FOR SYNCHRONOUS DEVICES)

                       8                                                                                                                 FN2974.3
                                                                                                                              December 6, 2005
                                                          82C84A

Test Load Circuits

                                       OUTPUT FROM        2.25V
                              DEVICE UNDER TEST                    R = 740 FOR ALL OUTPUTS
                                                                   EXCEPT CLK
                                                                   463 FOR CLK OUTPUT

                                                                 CL
                                                                 (SEE NOTE 3)

NOTES:

1. CL =100pF for CLK output.
2. CL = 50pF for all outputs except CLK.
3. CL = Includes probe and jig capacitance.

                                                           FIGURE 5. TEST LOAD MEASUREMENT CONDITIONS

                      X1      CLK                 LOAD            PULSE                                 EF1     CLK  LOAD

C1                                          (SEE NOTE 1)  GENERATOR                                                  (SEE NOTE 1)

                      X2                                                 VCC

             C2                                                                                         F/C

                      F/C

                      CSYNC                                                                             CSYNC

                                            FIGURE 6. TCHCL, TCLCH LOAD CIRCUITS

                 VCC       AEN1 CLK              LOAD         PULSE                                     EF1     CLK       LOAD
                 C1        X1               (SEE NOTE 1)  GENERATOR                                                  (SEE NOTE 1)
                 C2                                                      VCC
                                     READY       LOAD       TRIGGER                                                       LOAD
      24MHz                X2               (SEE NOTE 2)      PULSE                                     F/C          (SEE NOTE 2)

    PULSE                                                 GENERATOR                                     AEN1
GENERATOR                                                                                               RDY2 READY
                           RDY2 OSC
  TRIGGER                  F/C                                                                          AEN2
                           AEN2                                                                         CSYNC
                           CSYNC

                                                                FIGURE 7. TRYLCL, TRYHCH LOAD CIRCUITS

AC Testing Input, Output Waveform

                                  INPUT                                                                 OUTPUT
                              VIH + 0.4V                                                                   VOH

                                            1.5V                              1.5V

                              VIL - 0.4V                                                                VOL

NOTE: Input test signals must switch between VIL (maximum) -0.4V and VIH (minimum) +0.4V. RES and F/C must switch between 0.4V
          and VCC -0.4V. Input rise and fall times driven at 1ns/V. VIL  VIL (max) -0.4V for CSYNC pin. VCC -4.5V and 5.5V.

                           9                                                                                                       FN2974.3

                                                                                                                     December 6, 2005
                                                                             82C84A

Burn-In Circuits

                                                             MD82C84A CERDIP

                                                                                                                 VCC
                                                                                                                        C1

                  F9                      R2                 R1                      18                                     R1
                                                                          1                                                 R2 F0
                  VCC                     R2                                         17
                                                                          2
                  GND                                        R1                      16
                                                                                                R3
                  F6                                                      3                                                               OPEN
                                                             R1                      15                                                   F10
                     F5                                                                         R1
                                R2                                        4                                                               F1
                                                                                     14
                  VCC                                                     5                     R1                          R2            F11
                                R2                           R1
                                                                                     13
                  GND                                                     6
                     F7                                      R1                      12
                                                                                                R1
                  F8                                                      7                                                 R2            VCC
                                                                                     11
                  VCC                     R2                              8                                                               GND
                                                                                     10
                  GND                     R2                              9                                                            F12
                                                                                                                            R2
                                                                                                                                          VCC
                                                                                                                            R2

                                                                                                                                          GND

                                                                             MR82C84A CLCC

                                                                             VCC                                 C1

                                                                             R4
                                                                                F6

                                                                                   R4
                                                                                     VCC / 2

                                                                                         R4
                                                                                            F9

                                                                                                     R4
                                                                                                        F0

                                                                             3 2 1 20 19

                                                F5 R4        4                                                   18                 OPEN
                                          VCC / 2 R4                                                                        R4 F10
                                                             5                                                   17         R4 F1
                                                F7 R4                                                                       R4 F11
                                                         R4  6                                                   16
                                                                                                                                    OPEN
                                                F8           7                                                   15

                                           OPEN              8                                                   14

                                                                             9 10 11 12 13

                                                                             R4
                                                                               VCC / 2
                                                                                         VCC / 2 R4

                                                                                               R4
                                                                                                 F12

                                                                                                     R4
                                                                                                        VCC / 2

NOTES:                                                                                                                                                     FN2974.3
VCC = 5.5V 0.5V, GND = 0V.                                                                                                                     December 6, 2005
VIH = 4.5V 10%.
VIL = -0.2 to 0.4V.
R1 = 47k, 5%.
R2 = 10k, 5%.
R3 = 2.2k, 5%.
R4 = 1.2k, 5%.
C1 = 0.01F (minimum).
F0 = 100kHz 10%.
F1 = F0/2, F2 = F1/2, . . . F12 = F11/2.

                                      10
Die Characteristics                                                     82C84A

DIE DIMENSIONS:                                                                      GLASSIVATION:
   66.1 x 70.5 x 19 1mils                                                             Type: SiO2

METALLIZATION:                                                                       Thickness: 8k 1k
   Type: Si - AI
                                                                                     WORST CASE CURRENT DENSITY:
  Thickness: 11k 1k                                                                 1.42 x 105 A/cm2

Metallization Mask Layout                                               82C84A

                                                             AEN1  PCLK CSYNC         VCC  X1

  RDY1                                                                                              X2
READY                                                                                               ASYNC
                                                                                                    EFI
  RDY2                                                                                              F/C

  AEN2
    CLK

                                                                   GND         RESET       RES OSC

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                              For information regarding Intersil Corporation and its products, see www.intersil.com

11                                                                                                                FN2974.3

                                                                                                                  December 6, 2005
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved