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8406601XA

器件型号:8406601XA
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
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8406601XA器件文档内容

                                                                                                                      82C55A

June 1998                                                                                                                  CMOS Programmable
                                                                                                                             Peripheral Interface

Features                                                                                 Description

Pin Compatible with NMOS 8255A                                                         The Intersil 82C55A is a high performance CMOS version of
                                                                                         the industry standard 8255A and is manufactured using a
24 Programmable I/O Pins                                                               self-aligned silicon gate CMOS process (Scaled SAJI IV). It
                                                                                         is a general purpose programmable I/O device which may be
Fully TTL Compatible                                                                   used with many different microprocessors. There are 24 I/O
                                                                                         pins which may be individually programmed in 2 groups of
High Speed, No "Wait State" Operation with 5MHz and                                    12 and used in 3 major modes of operation. The high
   8MHz 80C86 and 80C88                                                                  performance and industry standard configuration of the
                                                                                         82C55A make it compatible with the 80C86, 80C88 and
Direct Bit Set/Reset Capability                                                        other microprocessors.

Enhanced Control Word Read Capability                                                  Static CMOS circuit design insures low operating power. TTL
                                                                                         compatibility over the full military temperature range and bus
L7 Process                                                                             hold circuitry eliminate the need for pull-up resistors. The
                                                                                         Intersil advanced SAJI process results in performance equal
2.5mA Drive Capability on All I/O Ports                                                to or greater than existing functionally equivalent products at
Low Standby Power (ICCSB) . . . . . . . . . . . . . . . . .10A                        a fraction of the power.

Ordering Information

PART NUMBERS                                TEMPERATURE PKG.

5MHz          8MHz PACKAGE                       RANGE                    NO.

CP82C55A-5    CP82C55A                      0oC to 70oC                   E40.6
IP82C55A-5    IP82C55A 40 Ld PDIP -40oC to 85oC                           E40.6

CS82C55A-5    CS82C55A                      0oC to 70oC                   N44.65
IS82C55A-5    IS82C55A 44 Ld PLCC -40oC to 85oC                           N44.65

CD82C55A-5 CD82C55A       40 Ld             0oC to 70oC                   F40.6
                          CERDIP            -40oC to 85oC                 F40.6
ID82C55A-5    ID82C55A                      -55oC to 125oC                F40.6

MD82C55A-5/B MD82C55A/B

8406601QA 8406602QA SMD#                                                  F40.6

MR82C55A-5/B  MR82C55A/B  44 Pad            -55oC to 125oC J44.A
                          CLCC

8406601XA 8406602XA SMD#                                                  J44.A

Pinouts

           82C55A (DIP)                                    82C55A (CLCC)                                                             82C55A (PLCC)
             TOP VIEW                                         TOP VIEW                                                                  TOP VIEW

PA3 1                   40 PA4             CS   RD   PA0  PA1  PA2  PA3  PA4  PA5  PA6  PA7  WR                      RD   PA0  PA1  PA2  PA3  NC  PA4  PA5  PA6  PA7  WR
PA2 2                   39 PA5
PA1 3                   38 PA6             6 5 4 3 2 1 44 43 42 41 40
PA0 4                   37 PA7
  RD 5                   36 WR     GND 7                                                          39 NC               6 5 4 3 2 1 44 43 42 41 40
  CS 6                   35 RESET    NC 8                                                         38 RESET
GND 7                    34 D0       A1 9                                                         37 D0       CS  7                                                         39  RESET
                         33 D1       A0 10                                                        36 D1     GND                                                                 D0
  A1 8                   32 D2     PC7 11                                                         35 D2           8                                                         38  D1
  A0 9                   31 D3     PC6 12                                                         34 D3       A1                                                                D2
PC7 10                   30 D4     PC5 13                                                         33 D4       A0  9                                                         37  D3
PC6 11                   29 D5     PC4 14                                                         32 D5     PC7                                                                 NC
PC5 12                   28 D6     PC0 15                                                         31 D6       NC  10                                                        36  D4
PC4 13                   27 D7     PC1 16                                                         30 D7                                                                         D5
PC0 14                   26 VCC    PC2 17                                                         29 NC     PC6   11                                                        35  D6
PC1 15                   25 PB7                                                                             PC5                                                                 D7
PC2 16                   24 PB6                                                                             PC4   12                                                        34  VCC
PC3 17                   23 PB5                                                                             PC0
PB0 18                   22 PB4                                                                             PC1   13                                                        33
PB1 19                   21 PB3
PB2 20                                                                                                            14                                                        32

                                                                                                                  15                                                        31

                                                                                                                  16                                                        30

                                                                                                                  17                                                        29

                                            18 19 20 21 22 23 24 25 26 27 28                                          18 1920 21 22 23 24 25 26 27 28

                                            PC3  PB0  PB1  PB2  PB3  PB4  PB5  PB6  PB7  VCC  NC                      PC2  PC3  PB0  PB1  PB2  NC  PB3  PB4  PB5  PB6  PB7

CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.                                             File Number 2969.2

http://www.intersil.com or 407-727-9207 | Copyright Intersil Corporation 1999
                                                                                      1
                                        82C55A

Pin Description

SYMBOL               PIN          TYPE                                                DESCRIPTION
   VCC           NUMBER
                                   I/O  VCC: The +5V power supply pin. A 0.1F capacitor between pins 26 and 7 is
                     26              I  recommended for decoupling.
                                     I
GND                7                I  GROUND
D0-D7            27-34               I
                                     I  DATA BUS: The Data Bus lines are bidirectional three-state pins connected to the
RESET            35                     system data bus.
                                   I/O
CS               6                 I/O  RESET: A high on this input clears the control register and all ports (A, B, C) are set
                                   I/O  to the input mode with the "Bus Hold" circuitry turned on.
RD               5
                                        CHIP SELECT: Chip select is an active low input used to enable the 82C55A onto the
WR               36                     Data Bus for CPU communications.

A0-A1            8, 9                   READ: Read is an active low input control signal used by the CPU to read status
                                        information or data via the data bus.
PA0-PA7          1-4, 37-40
                                        WRITE: Write is an active low input control signal used by the CPU to load control
PB0-PB7          18-25                  words and data into the 82C55A.
PC0-PC7          10-17
                                        ADDRESS: These input signals, in conjunction with the RD and WR inputs, control
                                        the selection of one of the three ports or the control word register. A0 and A1 are
                                        normally connected to the least significant bits of the Address Bus A0, A1.

                                        PORT A: 8-bit input and output port. Both bus hold high and bus hold low circuitry are
                                        present on this port.

                                        PORT B: 8-bit input and output port. Bus hold high circuitry is present on this port.

                                        PORT C: 8-bit input and output port. Bus hold circuitry is present on this port.

Functional Diagram

   POWER                     +5V        GROUP A                        GROUP A       I/O
SUPPLIES                     GND        CONTROL                         PORT A   PA7-PA0

    BI-DIRECTIONAL           DATA BUS                                       (8)      I/O
        DATA BUS              BUFFER                                             PC7-PC4
                                                                       GROUP A
       D7-D0                                                            PORT C       I/O
                                                                        UPPER    PC3-PC0
            RD                  READ                            8-BIT
            WR                 WRITE                    INTERNAL            (4)      I/O
             A1              CONTROL                     DATA BUS                PB7-PB0
             A0                                                        GROUP B
       RESET                   LOGIC    GROUP B                         PORT C
                                        CONTROL                          LOWER
            CS
                                                                            (4)

                                                                       GROUP B
                                                                        PORT B

                                                                            (8)

                                                 2
                                          82C55A

Functional Description                                                                                                 I/O
                                                                                                                      PA7-
Data Bus Buffer                                                          POWER        +5V  GROUP A          GROUP A   PA0
                                                                      SUPPLIES        GND  CONTROL           PORT A
This three-state bi-directional 8-bit buffer is used to interface                                                      I/O
the 82C55A to the system data bus. Data is transmitted or             BI-DIRECTIONAL                             (8)  PC7-
received by the buffer upon execution of input or output                  DATA BUS                                    PC4
instructions by the CPU. Control words and status informa-                                                  GROUP A
tion are also transferred through the data bus buffer.                D7-D0       DATA               8-BIT   PORT C    I/O
                                                                                  BUS        INTERNAL         UPPER   PC3-
Read/Write and Control Logic                                                                  DATA BUS                PC0
                                                                                BUFFER                           (4)
The function of this block is to manage all of the internal and                            GROUP B          GROUP B    I/O
external transfers of both Data and Control or Status words.             RD        READ    CONTROL           PORT C   PB7-
It accepts inputs from the CPU Address and Control busses                WR       WRITE                      LOWER    PB0
and in turn, issues commands to both of the Control Groups.               A1    CONTROL
                                                                          A0                                     (4)
(CS) Chip Select. A "low" on this input pin enables the                           LOGIC
communcation between the 82C55A and the CPU.                          RESET                                 GROUP B
                                                                                                             PORT B
(RD) Read. A "low" on this input pin enables 82C55A to send
the data or status information to the CPU on the data bus. In                                                    (8)
essence, it allows the CPU to "read from" the 82C55A.
                                                                             CS
(WR) Write. A "low" on this input pin enables the CPU to
write data or control words into the 82C55A.                            FIGURE 1. 82C55A BLOCK DIAGRAM. DATA BUS BUFFER,
                                                                                        READ/WRITE, GROUP A & B CONTROL LOGIC
(A0 and A1) Port Select 0 and Port Select 1. These input                                FUNCTIONS
signals, in conjunction with the RD and WR inputs, control
the selection of one of the three ports or the control word           (RESET) Reset. A "high" on this input initializes the control
register. They are normally connected to the least significant        register to 9Bh and all ports (A, B, C) are set to the input
bits of the address bus (A0 and A1).                                  mode. "Bus hold" devices internal to the 82C55A will hold
                                                                      the I/O port inputs to a logic "1" state with a maximum hold
82C55A BASIC OPERATION                                                current of 400A.

A1 A0 RD WR CS          INPUT OPERATION                               Group A and Group B Controls
                                (READ)
                                                                      The functional configuration of each port is programmed by
0 0 0 1 0 Port A  Data Bus                                            the systems software. In essence, the CPU "outputs" a con-
                                                                      trol word to the 82C55A. The control word contains
0 1 0 1 0 Port B  Data Bus                                            information such as "mode", "bit set", "bit reset", etc., that ini-
                                                                      tializes the functional configuration of the 82C55A.
1 0 0 1 0 Port C  Data Bus
                                                                      Each of the Control blocks (Group A and Group B) accepts
1 1 0 1 0 Control Word  Data Bus                                      "commands" from the Read/Write Control logic, receives
                                                                      "control words" from the internal data bus and issues the
                        OUTPUT OPERATION                              proper commands to its associated ports.
                                 (WRITE)
                                                                      Control Group A - Port A and Port C upper (C7 - C4)
0 0 1 0 0 Data Bus  Port A
                                                                      Control Group B - Port B and Port C lower (C3 - C0)
0 1 1 0 0 Data Bus  Port B
                                                                      The control word register can be both written and read as
                                                                      shown in the "Basic Operation" table. Figure 4 shows the
                                                                      control word format for both Read and Write operations.
                                                                      When the control word is read, bit D7 will always be a logic
                                                                      "1", as this implies control word mode information.

1 0 1 0 0 Data Bus  Port C

1 1 1 0 0 Data Bus  Control

                        DISABLE FUNCTION

X X X X 1 Data Bus  Three-State

X X 1 1 0 Data Bus  Three-State

                                                                   3
                                          82C55A

Ports A, B, and C                                                     register will contain 9Bh. During the execution of the system
                                                                      program, any of the other modes may be selected using a
The 82C55A contains three 8-bit ports (A, B, and C). All can          single output instruction. This allows a single 82C55A to
be configured to a wide variety of functional characteristics         service a variety of peripheral devices with a simple software
by the system software but each has its own special features          maintenance routine. Any port programmed as an output
or "personality" to further enhance the power and flexibility of      port is initialized to all zeros when the control word is written.
the 82C55A.
                                                                                                              ADDRESS BUS
Port A One 8-bit data output latch/buffer and one 8-bit data
input latch. Both "pull-up" and "pull-down" bus-hold devices                                                  CONTROL BUS
are present on Port A. See Figure 2A.
                                                                                                                  DATA BUS
Port B One 8-bit data input/output latch/buffer and one 8-bit
data input buffer. See Figure 2B.

Port C One 8-bit data output latch/buffer and one 8-bit data                  RD, WR    D7-D0     A0-A1
input buffer (no latch for input). This port can be divided into                       82C55A       CS
two 4-bit ports under the mode control. Each 4-bit port con-          MODE 0
tains a 4-bit latch and it can be used for the control signal                              C         A
output and status signal inputs in conjunction with ports A
and B. See Figure 2B.                                                         B        4 I/O 4 I/O 8 I/O
                                                                              8 I/O

              INPUT MODE                                                      PB7-PB0 PC3-PC0 PC7-PC4 PA7-PA0
             OUTPUT MODE
   MASTER                                                             MODE 1                   C
      RESET
                                                                              B                   A
OR MODE
   CHANGE                      EXTERNAL                                       8 I/O               8 I/O
                               PORT A PIN
INTERNAL
    DATA IN                                                                   PB7-PB0 CONTROL CONTROL PA7-PA0
                                                                                                  OR I/O OR I/O
INTERNAL
DATA OUT                                                             MODE 2
(LATCHED)

                                                                              B                C  A

FIGURE 2A. PORT A BUS-HOLD CONFIGURATION                                      8 I/O                     BI-
                                                                                                        DIRECTIONAL

    RESET                 VCC                                                 PB7-PB0  CONTROL    PA7-PA0
OR MODE                   P
CHANGE                                                               FIGURE 3. BASIC MODE DEFINITIONS AND BUS INTERFACE

                                                                      CONTROL WORD

INTERNAL                       EXTERNAL                               D7 D6 D5 D4 D3 D2 D1 D0
    DATA IN                    PORT B, C
                               PIN                                                                      GROUP B
INTERNAL
DATA OUT                                                                                         PORT C (LOWER)
(LATCHED)                                                                                         1 = INPUT
                                                                                                  0 = OUTPUT
             OUTPUT MODE
                                                                                                  PORT B
FIGURE 2B. PORT B AND C BUS-HOLD CONFIGURATION                                                    1 = INPUT
                                                                                                  0 = OUTPUT
                FIGURE 2. BUS-HOLD CONFIGURATION
                                                                                                  MODE SELECTION
Operational Description                                                                           0 = MODE 0
                                                                                                  1 = MODE 1
Mode Selection
                                                                                                        GROUP A
There are three basic modes of operation than can be
selected by the system software:                                                                  PORT C (UPPER)
                                                                                                  1 = INPUT
   Mode 0 - Basic Input/Output                                                                    0 = OUTPUT
   Mode 1 - Strobed Input/Output
   Mode 2 - Bi-directional Bus                                                                    PORT A
                                                                                                  1 = INPUT
When the reset input goes "high", all ports will be set to the                                    0 = OUTPUT
input mode with all 24 port lines held at a logic "one" level by
internal bus hold devices. After the reset is removed, the                                        MODE SELECTION
82C55A can remain in the input mode with no additional ini-                                       00 = MODE 0
tialization required. This eliminates the need to pullup or pull-                                 01 = MODE 1
down resistors in all-CMOS designs. The control word                                              1X = MODE 2

                                                                                                                               MODE SET FLAG
                                                                                                                               1 = ACTIVE

                                                                              FIGURE 4. MODE DEFINITION FORMAT

                                                                   4
                         82C55A

The modes for Port A and Port B can be separately defined,                              This function allows the programmer to enable or disable a
while Port C is divided into two portions as required by the                            CPU interrupt by a specific I/O device without affecting any
Port A and Port B definitions. All of the output registers,                             other device in the interrupt structure.
including the status flip-flops, will be reset whenever the
mode is changed. Modes may be combined so that their                                    INTE Flip-Flop Definition
functional definition can be "tailored" to almost any I/O
structure. For instance: Group B can be programmed in                                   (BIT-SET)-INTE is SET - Interrupt Enable
Mode 0 to monitor simple switch closings or display compu-
tational results, Group A could be programmed in Mode 1 to                              (BIT-RESET)-INTE is Reset - Interrupt Disable
monitor a keyboard or tape reader on an interrupt-driven
basis.                                                                                  NOTE: All Mask flip-flops are automatically reset during mode se-
                                                                                        lection and device Reset.
The mode definitions and possible mode combinations may
seem confusing at first, but after a cursory review of the                              Operating Modes
complete device operation a simple, logical I/O approach will
surface. The design of the 82C55A has taken into account                                Mode 0 (Basic Input/Output). This functional configuration
things such as efficient PC board layout, control signal defi-                          provides simple input and output operations for each of the
nition vs. PC layout and complete functional flexibility to sup-                        three ports. No handshaking is required, data is simply writ-
port almost any peripheral device with no external logic.                               ten to or read from a specific port.
Such design represents the maximum use of the available
pins.                                                                                   Mode 0 Basic Functional Definitions:

Single Bit Set/Reset Feature (Figure 5)                                                 Two 8-bit ports and two 4-bit ports

Any of the eight bits of Port C can be Set or Reset using a                              Any Port can be input or output
single Output instruction. This feature reduces software
requirements in control-based applications.                                              Outputs are latched

When Port C is being used as status/control for Port A or B,                            Input are not latched
these bits can be set or reset by using the Bit Set/Reset
operation just as if they were output ports.                                             16 different Input/Output configurations possible

                                                                                               MODE 0 PORT DEFINITION

                                                                                            A  B         GROUP A       GROUP B

           CONTROL WORD                                                                 D4 D3            PORT C        PORT C
                                                                                         00
D7 D6 D5 D4 D3 D2 D1 D0                                                                  00    D1 D0 PORT A (Upper) # PORT B (Lower)
                                                                                         00
      XX X                                                                               00    0 0 Output Output 0 Output Output
         DON'T                                                                           01
         CARE            BIT SET/RESET                                                   01    0 1 Output Output 1 Output Input
                         1 = SET                                                         01
                         0 = RESET                                                       01    1 0 Output Output 2 Input Output
                                                                                         10
                         BIT SELECT                                                      10    1 1 Output Output 3 Input Input
                           01234567                                                      10
                           0 1 0 1 0 1 0 1 B0                                            10    0 0 Output Input 4 Output Output
                           0 0 1 1 0 0 1 1 B1                                            11
                           0 0 0 0 1 1 1 1 B2                                            11    0 1 Output Input 5 Output Input
                                                                                         11
                                                                                         11    1 0 Output Input 6 Input Output

                                                                 BIT SET/RESET FLAG            1 1 Output Input 7 Input Input
                                                                 0 = ACTIVE
                                                                                               0 0 Input Output 8 Output Output
                   FIGURE 5. BIT SET/RESET FORMAT
                                                                                               0 1 Input Output 9 Output Input
Interrupt Control Functions
                                                                                               1 0 Input Output 10 Input Output
When the 82C55A is programmed to operate in mode 1 or
mode 2, control signals are provided that can be used as                                       1 1 Input Output 11 Input Input
interrupt request inputs to the CPU. The interrupt request
signals, generated from port C, can be inhibited or enabled                                    0 0 Input Input 12 Output Output
by setting or resetting the associated INTE flip-flop, using the
bit set/reset function of port C.                                                              0 1 Input Input 13 Output Input

                                                                                               1 0 Input Input 14 Input Output

                                                                                               1 1 Input Input 15 Input Input

                                                                                     5
Mode 0 (Basic Input)                                                            82C55A                      tHR
                                                                                                                tRA
                     RD                                                                                tRR
                                                                              tIR
                 INPUT                                                 tAR
          CS, A1, A0

                 D7-D0

                                                                                tRD                                  tDF

Mode 0 (Basic Output)                                                           tWW                         tWD
                                                                                       tDW                               tWA
                     WR

                 D7-D0
                                                                  tAW

          CS, A1, A0

             OUTPUT

                                                                                                            tWB

Mode 0 Configurations                                     8                     CONTROL WORD #2                                        8
                                                                  PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
  CONTROL WORD #0                                                                      10 0 0 0 0 1 0
        D7 D6 D5 D4 D3 D2 D1 D0                           4                                                                            4
         10 0 0 0 0 0 0                                           PC7 - PC4                                                         A          PC7 - PC4
                                                                                                                        82C55A
                                                       A  4                                                                            4
                                          82C55A                  PC3 - PC0                                                                    PC3 - PC0

D7 - D0                  C                                8                          D7 - D0                         C                 8
                                                                  PB7 - PB0                                                                    PB7 - PB0
                            B                                                                                                 B

CONTROL WORD #1                                           8                     CONTROL WORD #3                                        8
      D7 D6 D5 D4 D3 D2 D1 D0                                     PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
       10 0 0 0 0 0 1                                                                  10 0 0 0 0 1 1
                                                          4                                                                            4
                                                    A             PC7 - PC4                                                         A          PC7 - PC4
                                        82C55A                                                                          82C55A
                                                          4                                                                            4
D7 - D0                  C                                        PC3 - PC0          D7 - D0                         C                         PC3 - PC0

                            B                             8                                                                   B        8
                                                                  PB7 - PB0                                                                    PB7 - PB0

                                                                             6
                                                                          82C55A

Mode 0 Configurations (Continued)

CONTROL WORD #4                                        8                     CONTROL WORD #8                                        8
      D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
       10 0 0 1 0 0 0                                                               10 0 1 0 0 0 0
                                                       4                                                                            4
                                                    A          PC7 - PC4                                                         A          PC7 - PC4
                                        82C55A                                                                       82C55A
                                                       4                                                                            4
D7 - D0  C                                                     PC3 - PC0     D7 - D0  C                                                     PC3 - PC0

            B                                          8                                 B                                          8
                                                               PB7 - PB0                                                                    PB7 - PB0

CONTROL WORD #5                                        8                     CONTROL WORD #9                                        8
      D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
       10 0 0 1 0 0 1                                                               10 0 1 0 0 0 1
                                                       4                                                                            4
                                                    A          PC7 - PC4                                                         A          PC7 - PC4
                                        82C55A                                                                       82C55A
                                                       4                                                                            4
D7 - D0  C                                                     PC3 - PC0     D7 - D0  C                                                     PC3 - PC0

            B                                          8                                 B                                          8
                                                               PB7 - PB0                                                                    PB7 - PB0

CONTROL WORD #6                                        8                     CONTROL WORD #10                                       8
      D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
       10 0 0 1 0 1 0                                                               10 0 1 0 0 1 0
                                                       4                                                                            4
                                                    A          PC7 - PC4                                                         A          PC7 - PC4
                                        82C55A                                                                       82C55A
                                                       4                                                                            4
D7 - D0  C                                                     PC3 - PC0     D7 - D0  C                                                     PC3 - PC0

            B                                          8                                 B                                          8
                                                               PB7 - PB0                                                                    PB7 - PB0

CONTROL WORD #7                                        8                     CONTROL WORD #11                                       8
      D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
       10 0 0 1 0 1 1                                                               10 0 1 0 0 1 1
                                                       4                                                                            4
                                                    A          PC7 - PC4                                                         A          PC7 - PC4
                                        82C55A                                                                       82C55A
                                                       4                                                                            4
D7 - D0  C                                                     PC3 - PC0     D7 - D0  C                                                     PC3 - PC0

            B                                          8                                 B                                          8
                                                               PB7 - PB0                                                                    PB7 - PB0

                                                                          7
                                                                          82C55A

Mode 0 Configurations (Continued)

CONTROL WORD #12                                       8                     CONTROL WORD #14                                       8
      D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
       10 0 1 1 0 0 0                                                               10 0 1 1 0 1 0
                                                       4                                                                            4
                                                    A          PC7 - PC4                                                         A          PC7 - PC4
                                        82C55A                                                                       82C55A
                                                       4                                                                            4
D7 - D0  C                                                     PC3 - PC0        D7 - D0      C                                              PC3 - PC0

            B                                          8                                              B                             8
                                                               PB7 - PB0                                                                    PB7 - PB0

CONTROL WORD #13                                       8                     CONTROL WORD #15                                       8
      D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0           D7 D6 D5 D4 D3 D2 D1 D0                                  PA7 - PA0
       10 0 1 1 0 0 1                                                               10 0 1 1 0 1 1
                                                       4                                                                            4
                                                    A          PC7 - PC4                                                         A          PC7 - PC4
                                        82C55A                                                                       82C55A
                                                       4                                                                            4
D7 - D0  C                                                     PC3 - PC0        D7 - D0      C                                              PC3 - PC0

            B                                          8                                              B                             8
                                                               PB7 - PB0                                                                    PB7 - PB0

Operating Modes                                                                                                                     MODE 1 (PORT A)

Mode 1 - (Strobed Input/Output). This functional configura-                  CONTROL WORD                                                 PA7-PA0      8
tion provides a means for transferring I/O data to or from a                 D7 D6 D5 D4 D3 D2 D1 D0                                                   STBA
specified port in conjunction with strobes or "hand shaking"                  1 0 1 1 1/0                                           INTE  PC4          IBFA
signals. In mode 1, port A and port B use the lines on port C
to generate or accept these "hand shaking" signals.                                                              PC6, PC7           A
                                                                                                                 1 = INPUT
Mode 1 Basic Function Definitions:                                                                               0 = OUTPUT               PC5
Two Groups (Group A and Group B)
Each group contains one 8-bit port and one 4-bit                                                                  RD                           PC3      INTRA
                                                                                                                                          PC6, PC7     2
   control/data port
The 8-bit data port can be either input or output. Both                                                                                                       I/O

   inputs and outputs are latched.                                                                                                  MODE 1 (PORT B)
The 4-bit port is used for control and status of the 8-bit
                                                                             CONTROL WORD                                                 PB7-PB0      8
   port.                                                                     D7 D6 D5 D4 D3 D2 D1 D0
                                                                                                                                    INTE  PC2          STBB
Input Control Signal Definition                                                                                                                        IBFB
                                                                             1           11                                         B
(Figures 6 and 7)
                                                                                                                                          PC1
STB (Strobe Input)
                                                                                                                                          PC0          INTRB
A "low" on this input loads data into the input latch.
                                                                                         RD
IBF (Input Buffer Full F/F)
                                                                                         FIGURE 6. MODE 1 INPUT
A "high" on this output indicates that the data has been
loaded into the input latch: in essence, and acknowledg-
ment. IBF is set by STB input being low and is reset by the
rising edge of the RD input.

                                                                          8
                   82C55A

STB                      tST                                                               tRIB
  IBF
INTR               tSIB
                                            tSIT
                                                                           tRIT

               RD                                tPH

INPUT FROM         tPS
PERIPHERAL                FIGURE 7. MODE 1 (STROBED INPUT)

INTR (Interrupt Request)                                           INTE A
                                                                   Controlled by Bit Set/Reset of PC6.
A "high" on this output can be used to interrupt the CPU
when and input device is requesting service. INTR is set by        INTE B
the condition: STB is a "one", IBF is a "one" and INTE is a
"one". It is reset by the falling edge of RD. This procedure       Controlled by Bit Set/Reset of PC2.
allows an input device to request service from the CPU by
simply strobing its data into the port.                            NOTE:

INTE A                                                              1. To strobe data into the peripheral device, the user must operate
                                                                        the strobe line in a hand shaking mode. The user needs to send
Controlled by bit set/reset of PC4.                                     OBF to the peripheral device, generates an ACK from the pe-
                                                                        ripheral device and then latch data into the peripheral device on
INTE B                                                                  the rising edge of OBF.

Controlled by bit set/reset of PC2.                                                                                MODE 1 (PORT A)

Output Control Signal Definition                                   CONTROL WORD                                          PA7-PA0     8
                                                                   D7 D6 D5 D4 D3 D2 D1 D0                                             OBFA
(Figure 8 and 9)                                                    1 0 1 1 1/0                                          PC7           ACKA

OBF - Output Buffer Full F/F). The OBF output will go "low"                                            PC4, PC5    INTE  PC6
to indicate that the CPU has written data out to be specified                                          1 = INPUT     A
port. This does not mean valid data is sent out of the part at                                         0 = OUTPUT
this time since OBF can go true before data is available.                                                                       PC3     INTRA
Data is guaranteed valid at the rising edge of OBF, (See                                                WR               PC4, PC5    2
Note 1). The OBF F/F will be set by the rising edge of the
WR input and reset by ACK input being low.                         CONTROL WORD                                    MODE 1 (PORT B)
                                                                   D7 D6 D5 D4 D3 D2 D1 D0                                    PB7-PB0 8
ACK - Acknowledge Input). A "low" on this input informs the
82C55A that the data from Port A or Port B is ready to be                                                                PC1             OBFB
accepted. In essence, a response from the peripheral device
indicating that it is ready to accept data, (See Note 1).          1             10

INTR - (Interrupt Request). A "high" on this output can be                                                         INTE  PC2             ACKB
used to interrupt the CPU when an output device has
accepted data transmitted by the CPU. INTR is set when                                                             B
ACK is a "one", OBF is a "one" and INTE is a "one". It is
reset by the falling edge of WR.                                                                                         PC0             INTRB

                                                                                 WR

                                                                                 FIGURE 8. MODE 1 OUTPUT

                                                                9
       WR                                                     82C55A
      OBF
     INTR                                                   tWOB
      ACK                                                                                             tAOB
OUTPUT
                                                tWIT

                                                                              tAK                           tAIT

                                                                                   tWB
                                                FIGURE 9. MODE 1 (STROBED OUTPUT)

                                                PA7-PA0 8                                                                     PA7-PA0 8

                                    RD                 PC4     STBA                                               WR                 PC7     OBFA
CONTROL WORD                                           PC5     IIBFA          CONTROL WORD                                           PC6
D7 D6 D5 D4 D3 D2 D1 D0                                PC3     INTRA          D7 D6 D5 D4 D3 D2 D1 D0                                PC3     ACKA
                                                PC6, PC7    2                                                                 PC4, PC5
1 0 1 1 1/0 1 0                                PB7, PB0                       1 0 1 0 1/0 1 1                                               INTRA
                                                       PC1           I/O                                                                  2
                                    PC6, PC7           PC2  8                                                     PC4, PC5
                                    1 = INPUT          PC0                                                        1 = INPUT                        I/O
                                    0 = OUTPUT                 OBFB                                               0 = OUTPUT
                                                               ACKB                                                           PB7, PB0    8
                                    WR                         INTRB                                              RD                 PC2    STBB
                                                                                                                                     PC1    IBFB
                                                                                                                                     PC0    INTRB

                  PORT A - (STROBED INPUT)                                                                  PORT A - (STROBED OUTPUT)
                 PORT B - (STROBED OUTPUT)                                                                   PORT B - (STROBED INPUT)

Combinations of Mode 1: Port A and Port B can be individually defined as input or output in Mode 1 to support a wide variety of strobed I/O
applications.

                                                               FIGURE 10. COMBINATIONS OF MODE 1

Operating Modes

Mode 2 (Strobed Bi-Directional Bus I/O)                                       Output Operations

The functional configuration provides a means for communi-                    OBF - (Output Buffer Full). The OBF output will go "low" to
cating with a peripheral device or structure on a single 8-bit                indicate that the CPU has written data out to port A.
bus for both transmitting and receiving data (bi-directional
bus I/O). "Hand shaking" signals are provided to maintain                     ACK - (Acknowledge). A "low" on this input enables the
proper bus flow discipline similar to Mode 1. Interrupt gener-                three-state output buffer of port A to send out the data. Oth-
ation and enable/disable functions are also available.                        erwise, the output buffer will be in the high impedance state.

Mode 2 Basic Functional Definitions:                                          INTE 1 - (The INTE flip-flop associated with OBF). Con-
Used in Group A only                                                        trolled by bit set/reset of PC4.
One 8-bit, bi-directional bus Port (Port A) and a 5-bit
                                                                              Input Operations
   control Port (Port C)
Both inputs and outputs are latched                                         STB - (Strobe Input). A "low" on this input loads data into the
The 5-bit control port (Port C) is used for control and                     input latch.

   status for the 8-bit, bi-directional bus port (Port A)                     IBF - (Input Buffer Full F/F). A "high" on this output indicates
                                                                              that data has been loaded into the input latch.
Bi-Directional Bus I/O Control Signal Definition
(Figures 11, 12, 13, 14)                                                      INTE 2 - (The INTE flip-flop associated with IBF). Controlled
                                                                              by bit set/reset of PC4.
INTR - (Interrupt Request). A high on this output can be
used to interrupt the CPU for both input or output operations.

                                                                          10
                                                          82C55A

CONTROL WORD
D7 D6 D5 D4 D3 D2 D1 D0

                                                                                                                                               PC3        INTRA

11                 1/0 1/0 1/0

                                                                                                                                               PA7-PA0 8

                                                                                                                                               PC7        OBFA
                                                                                                                                                          ACKA
                                                               PC2-PC0                                                              INTE       PC6
                                                               1 = INPUT                                                              1
                                                               0 = OUTPUT
                                                                                                                                    INTE       PC4        STBA
                                                               PORT B                                                                 2                   IBFA
                                                               1 = INPUT
                                                               0 = OUTPUT                                                                      PC5

                                                                                                                     WR                                 PC2-PC0 3 I/O
                                                               GROUP B MODE                                                   FIGURE 12. MODE 2
                                                               0 = MODE 0
                                                               1 = MODE 1

                                                                                                                     RD

                   FIGURE 11. MODE CONTROL WORD

                                  DATA FROM
                                CPU TO 82C55A

    WR

    OBF                         tWOB                                                                                          tAOB
    INTR                                                          tST                                                         tAK
    ACK
     STB

              IBF                                          tSIB                                                          tAD        tKD
                                                          tPS
PERIPHERAL
             BUS                                                   tPH

                                                                                                                                               tRIB

    RD                                         DATA FROM                                                                 DATA FROM

                                PERIPHERAL TO 82C55A                                                                     82C55A TO PERIPHERAL

                                                                                                                                                 DATA FROM
                                                                                                                                               82C55A TO CPU

NOTE: Any sequence where WR occurs before ACK and STB occurs before RD is permissible. (INTR = IBF MASK STB RD OBF
          MASK ACK WR)

                                                                FIGURE 13. MODE 2 (BI-DIRECTIONAL)

                                                          11
                                       82C55A

MODE 2 AND MODE 0 (INPUT)                            MODE 2 AND MODE 0 (OUTPUT)

                            PC3        INTRA                                        PC3         INTRA

                            PA7-PA0 8                                               PA7-PA0 8

                            PC7        OBFA                                         PC7         OBFA

CONTROL WORD                PC6        ACKA              CONTROL WORD               PC6         ACKA
D7 D6 D5 D4 D3 D2 D1 D0                                  D7 D6 D5 D4 D3 D2 D1 D0

11  0 1 1/0                 PC4        STBA              11  0 0 1/0                PC4         STBA

    PC2-PC0                       PC5     IBFA               PC2-PC0                      PC5     IBFA
    1 = INPUT               PC2-PC0    3                     1 = INPUT              PC2-PC0    3
    0 = OUTPUT                                               0 = OUTPUT
                                                I/O                                                     I/O
             RD                                                       RD

                            PB7-PB0 8                                               PB7, PB0 8

    WR                                                       WR

MODE 2 AND MODE 1 (OUTPUT)                               MODE 2 AND MODE 1 (INPUT)

                            PC3        INTRA                                        PC3         INTRA

                            PA7-PA0 8                                               PA7-PA0 8

CONTROL WORD                      PC7     OBFA           CONTROL WORD                     PC7    OBFA
D7 D6 D5 D4 D3 D2 D1 D0           PC6     ACKA           D7 D6 D5 D4 D3 D2 D1 D0          PC6    ACKA
                                  PC4     STBA                                            PC4    STBA
11  10                            PC5     IBFA           11  11                           PC5    IBFA
                            PB7-PB0                                                 PB7-PB0
                                       8                                                       8

                            PC1        OBFB                                         PC2         STBB

    RD                      PC2        ACKB                  RD                     PC1         IBFB
    WR
                            PC0        INTRB                 WR                     PC0         INTRB

                            FIGURE 14. MODE 2 COMBINATIONS

                                                     12
                      82C55A

         MODE 0  MODE DEFINITION SUMMARY                                                        MODE 2
                                                MODE 1

     IN          OUT                                              IN              OUT           GROUP A ONLY

PA0  In          Out                                              In              Out

PA1  In          Out                                              In              Out

PA2  In          Out                                              In              Out

PA3  In          Out                                              In              Out

PA4  In          Out                                              In              Out

PA5  In          Out                                              In              Out

PA6  In          Out                                              In              Out

PA7  In          Out                                              In              Out

PB0  In          Out                                              In              Out

PB1  In          Out                                              In              Out

PB2  In          Out                                              In              Out                             Mode 0
                                                                                                                  or Mode 1
PB3  In          Out                                              In              Out                             Only

PB4  In          Out                                              In              Out

PB5  In          Out                                              In              Out

PB6  In          Out                                              In              Out

PB7  In          Out                                              In              Out

PC0  In          Out                                              INTRB           INTRB         I/O

PC1  In          Out                                              IBFB            OBFB          I/O

PC2  In          Out                                              STBB            ACKB          I/O

PC3  In          Out                                              INTRA           INTRA         INTRA

PC4  In          Out                                              STBA            I/O           STBA

PC5  In          Out                                              IBFA            I/O           IBFA

PC6  In          Out                                              I/O             ACKA          ACKA

PC7  In          Out                                              I/O             OBFA          OBFA

Special Mode Combination Considerations                                                        INPUT CONFIGURATION
                                                                       D7 D6 D5 D4 D3 D2 D1 D0
There are several combinations of modes possible. For any              I/O I/O IBFA INTEA INTRA INTEB IBFB INTRB
combination, some or all of Port C lines are used for control
or status. The remaining bits are either inputs or outputs as                     GROUP A               GROUP B
defined by a "Set Mode" command.
                                                                        D7 D6     OUTPUT CONFIGURATION
During a read of Port C, the state of all the Port C lines,           OBFA INTEA  D5 D4 D3 D2 D1 D0
except the ACK and STB lines, will be placed on the data                          I/O I/O INTRA INTEB OBFB INTRB
bus. In place of the ACK and STB line states, flag status will
appear on the data bus in the PC2, PC4, and PC6 bit                               GROUP A               GROUP B
positions as illustrated by Figure 17.
                                                                         FIGURE 15. MODE 1 STATUS WORD FORMAT
Through a "Write Port C" command, only the Port C pins
programmed as outputs in a Mode 0 group can be written.                D7 D6 D5 D4 D3 D2 D1 D0
No other pins can be affected by a "Write Port C" command,
nor can the interrupt enable flags be accessed. To write to           OBFA INTE1 IBFA INTE2 INTRA X           X   X
any Port C output programmed as an output in Mode 1 group
or to change an interrupt enable flag, the "Set/Reset Port C                      GROUP A               GROUP B
Bit" command must be used.
                                                                         (Defined by Mode 0 or Mode 1 Selection)
With a "Set/Reset Port Cea Bit" command, any Port C line
programmed as an output (including IBF and OBF) can be                   FIGURE 16. MODE 2 STATUS WORD FORMAT
written, or an interrupt enable flag can be either set or reset.
Port C lines programmed as inputs, including ACK and STB              Current Drive Capability
lines, associated with Port C fare not affected by a
"Set/Reset Port C Bit" command. Writing to the correspond-            Any output on Port A, B or C can sink or source 2.5mA. This
ing Port C bit positions of the ACK and STB lines with the            feature allows the 82C55A to directly drive Darlington type
"Set Reset Port C Bit" command will affect the Group A and            drivers and high-voltage displays that require such sink or
Group B interrupt enable flags, as illustrated in Figure 17.          source current.

                                                                  13
                                                      82C55A

Reading Port C Status (Figures 15 and 16)                            Applications of the 82C55A

In Mode 0, Port C transfers data to or from the peripheral           The 82C55A is a very powerful tool for interfacing peripheral
device. When the 82C55A is programmed to function in                 equipment to the microcomputer system. It represents the
Modes 1 or 2, Port C generates or accepts "hand shaking"             optimum use of available pins and flexible enough to inter-
signals with the peripheral device. Reading the contents of          face almost any I/O device without the need for additional
Port C allows the programmer to test or verify the "status" of       external logic.
each peripheral device and change the program flow
accordingly.                                                         Each peripheral device in a microcomputer system usually
                                                                     has a "service routine" associated with it. The routine
There is not special instruction to read the status information      manages the software interface between the device and the
from Port C. A normal read operation of Port C is executed to        CPU. The functional definition of the 82C55A is programmed
perform this function.                                               by the I/O service routine and becomes an extension of the
                                                                     system software. By examining the I/O devices interface
  INTERRUPT  POSITION  ALTERNATE PORT C                              characteristics for both data transfer and timing, and
ENABLE FLAG            PIN SIGNAL (MODE)                             matching this information to the examples and tables in the
                                                                     detailed operational description, a control word can easily be
INTE B       PC2       ACKB (Output Mode 1)                          developed to initialize the 82C55A to exactly "fit" the
                                                                     application. Figures 18 through 24 present a few examples
                       or STBB (Input Mode 1)                        of typical applications of the 82C55A.

INTE A2      PC4       STBA (Input Mode 1 or

                       Mode 2)

INTE A1      PC6       ACKA (Output Mode 1 or

                       Mode 2)

FIGURE 17. INTERRUPT ENABLE FLAGS IN MODES 1 AND 2

                  INTERRUPT
                   REQUEST

                                PC3 PA0

                                 PA1                                   HIGH SPEED
                                                                          PRINTER
                                 PA2
                                                                        HAMMER
                                 PA3                                    RELAYS

                                 PA4                                 PAPER FEED
                                                                     FORWARD/REV.
                        MODE 1   PA5                                 RIBBON
                       (OUTPUT)                                      CARRIAGE SEN.
                                 PA6

                                 PA7

                                        PC7            DATA READY
                                        PC6            ACK
                                        PC5            PAPER FEED
                                        PC4            FORWARD/REV.
                        82C55A
                                                       DATA READY
                                        PB0            ACK
                                        PB1           CONTROL LOGIC
                                        PB2             AND DRIVERS
                                        PB3
                                        PB4
                        MODE 1 PB5
                       (OUTPUT) PB6
                                        PB7

                                                 PC1
                                                 PC2
                                        PC0

                  INTERRUPT
                   REQUEST

                                FIGURE 18. PRINTER INTERFACE

                                                                 14
                                                    82C55A

INTERRUPT
REQUEST

           PC3 PA0           R0

                        PA1  R1

                        PA2  R2       FULLY
                                    DECODED
                        PA3  R3                                 INTERRUPT
                                                                 REQUEST
                        PA4  R4 KEYBOARD

MODE 1                  PA5  R5                                            PC3 PA0    R0
(INPUT)
                        PA6  SHIFT                                         PA1        R1

                        PA7  CONTROL                                       PA2        R2

                        PC4  STROBE                                        PA3        R3       FULLY
                        PC5  ACK                                                             DECODED
                                                                           PA4
                                                                                      R4 KEYBOARD

                                                                MODE 1     PA5        R5
                                                                (INPUT)
                                                                           PA6        SHIFT

82C55A                                                                    PA7        CONTROL

                 PB0         B0                                                PC4    STROBE
                 PB1                                            82C55A PC5            ACK
                 PB2         B1                                                       BUST LT
                 PB3                                                           PC6    TEST LT
                 PB4         B2 BURROUGHS                                      PC7
MODE 1 PB5
(OUTPUT) PB6                 B3 SELF-SCAN                                      PB0
                 PB7                                                           PB1
                             B4            DISPLAY                             PB2
                                                                MODE 0 PB3
                             B5                                 (INPUT) PB4                           TERMINAL
                                                                               PB5                    ADDRESS
                             BACKSPACE                                         PB6
                                                                               PB7
                             CLEAR

                        PC1  DATA READY

                        PC2  ACK

                        PC6  BLANKING

                        PC7  CANCEL WORD

INTERRUPT
REQUEST

FIGURE 19. KEYBOARD AND DISPLAY INTERFACE                       FIGURE 20. KEYBOARD AND TERMINAL ADDRESS
                                                                                 INTERFACE

                                                                INTERRUPT
                                                                 REQUEST

                   PA0  LSB                                                PC3 PA0    R0
                   PA1
                   PA2             12-BIT                                  PA1        R1
                   PA3               A/D
                   PA4                                                     PA2        R2     CRT CONTROLLER
   MODE 0 PA5                 CONVERTER
(OUTPUT) PA6                      (DAC)                                   PA3        R3      CHARACTER GEN.
                   PA7
                  PC4   STB DATA                                           PA4        R4      REFRESH BUFFER
                  PC5
                  PC6   SAMPLE EN                                MODE 1    PA5        R5      CURSOR CONTROL
                  PC7   STB                                     (OUTPUT)
   82C55A               LSB                         ANALOG                 PA6        SHIFT
                  PC0                               OUTPUT
                  PC1               8-BIT                                  PA7        CONTROL
     BIT                             D/A            ANALOG
SET/RESET PC2                 CONVERTER             INPUT                      PC7    DATA READY
                  PC3              (ADC)                                       PC6    ACK
                                                                               PC5    BLANKED
                  PB0   MAB                                                    PC4    BLACK/WHITE
                  PB1                                           82C55A
                  PB2
                                                                           PC2        ROW STB
   MODE 0 PB3                                                              PC1        COLUMN STB
   (INPUT) PC4                                                             PC0        CURSOR H/V STB

                  PC5                                                            PB0  CURSOR/ROW/COLUMN
                  PC6                                            MODE 0 PB1           ADDRESS
                  PC7                                           (OUTPUT) PB2          H&V

                                                                                 PB3
                                                                                 PB4
                                                                                 PB5
                                                                                 PB6
                                                                                 PB7

FIGURE 21. DIGITAL TO ANALOG, ANALOG TO DIGITAL                 FIGURE 22. BASIC CRT CONTROLLER INTERFACE

                                                            15
                                                      82C55A

INTERRUPT                           D0                    INTERRUPT                           R0
REQUEST                                                   REQUEST
                                    D1                                                        R1
                      PC3 PA0                                                   PC3 PA0
                               PA1  D2  FLOPPY DISK                                      PA1  R2  B LEVEL
                               PA2      CONTROLLER                                       PA2       PAPER
                               PA3  D3                                                   PA3  R3
                               PA4                                                       PA4
                               PA5  D4  AND DRIVE                                             R4  TAPE
                                                                         MODE 1 PA5
               MODE 2 PA6           D5                                   (INPUT) PA6          R5 READER
                               PA7
                                    D6                                                   PA7  R6
                               PC4
                               PC5  D7                                                   PC4  R7
                               PC7                                                       PC5
                               PC6  DATA STB                                             PC6  STB
               82C55A               ACK (IN)                                                  ACK
                               PC2  DATA READY                           82C55A               STOP/GO
                               PC1  ACK (OUT)                                            PC0
                               PC0                                                                       MACHINE TOOL
                                    TRACK "0" SENSOR                     MODE 0 PC1
                                    SYNC READY                           (INPUT) PC2          START/STOP
                                    INDEX                                                     LIMIT SENSOR (H/V)
                                                                                              OUT OF FLUID

                 PB0                ENGAGE HEAD                                PB0            CHANGE TOOL
                 PB1                FORWARD/REV.                               PB1            LEFT/RIGHT
                 PB2                READ ENABLE                                PB2            UP/DOWN
MODE 0 PB3                         WRITE ENABLE               MODE 0 PB3                     HOR. STEP STROBE
(OUTPUT) PB4                        DISC SELECT               (OUTPUT) PB4                    VERT. STEP STROBE
                 PB5                ENABLE CRC                                 PB5            SLEW/STEP
                 PB6                TEST                                       PB6            FLUID ENABLE
                 PB7                BUSY LT                                    PB7            EMERGENCY STOP

FIGURE 23. BASIC FLOPPY DISC INTERFACE                    FIGURE 24. MACHINE TOOL CONTROLLER INTERFACE

                                                      16
                                                82C55A

Absolute Maximum Ratings TA = 25oC                                                                  Thermal Information

Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +8.0V      Thermal Resistance (Typical, Note 1)  JA                   JC
Input, Output or I/O Voltage . . . . . . . . . . . . GND-0.5V to VCC+0.5V
ESD Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Class 1          CERDIP Package . . . . . . . . . . . . . . . . 50oC/W      10oC/W
                                                                                                    CLCC Package . . . . . . . . . . . . . . . . . . 65oC/W    14oC/W
Operating Conditions                                                                                PDIP Package . . . . . . . . . . . . . . . . . . . 50oC/W
                                                                                                    PLCC Package . . . . . . . . . . . . . . . . . . 46oC/W    N/A
Voltage Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +4.5V to 5.5V
Operating Temperature Range                                                                                                                                    N/A
                                                                                                    Maximum Storage Temperature Range . . . . . . . . . .-65oC to 150oC
   C82C55A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .0oC to 70oC
   I82C55A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40oC to 85oC          Maximum Junction Temperature
   M82C55A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -55oC to 125oC                CDIP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175oC
                                                                                                       PDIP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150oC

                                                                                                    Maximum Lead Temperature (Soldering 10s) . . . . . . . . . . . . . 300oC

                                                                                                    (PLCC Lead Tips Only)

                                                                                                    Die Characteristics

                                                                                                    Gate Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1000 Gates

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation
of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

NOTE:
1. JA is measured with the component mounted on an evaluation PC board in free air.

Electrical Specifications  VCC = 5.0V 10%; TA = 0oC to +70oC (C82C55A);
                                                -40oC                                               +85oC (I82C55A);
                                      TA   =    -55oC                                           to  +125oC (M82C55A)
                                      TA   =                                                    to

                                           LIMITS

SYMBOL  PARAMETER                     MIN           MAX                                             UNITS                  TEST CONDITIONS

VIH     Logical One Input Voltage     2.0                                                       -   V      I82C55A, C82C55A,

                                      2.2                                                                  M82C55A

VIL     Logical Zero Input Voltage         -        0.8                                             V
VOH     Logical One Output Voltage                    -
                                         3.0                                                        V      IOH = -2.5mA,
VOL     Logical Zero Output Voltage   VCC -0.4      0.4
  II    Input Leakage Current                       +1.0                                                   IOH = -100A
                                           -
                                                                                                    V      IOL +2.5mA
                                         -1.0
                                                                                                    A     VIN = VCC or GND,

                                                                                                           DIP Pins: 5, 6, 8, 9, 35, 36

  IO    I/O Pin Leakage Current       -10           +10                                             A     VO = VCC or GND DIP Pins: 27 - 34
IBHH    Bus Hold High Current
                                      -50           -400                                            A     VO = 3.0V. Ports A, B, C

IBHL Bus Hold Low Current             50            400                                             A     VO = 1.0V. Port A ONLY

IDAR Darlington Drive Current         -2.5 Note 2, 4 mA Ports A, B, C. Test Condition 3

ICCSB Standby Power Supply Current    -                10                                           A     VCC = 5.5V, VIN = VCC or GND. Output Open

ICCOP Operating Power Supply Current  -                                                         1   mA/MHz TA = +25oC, VCC = 5.0V, Typical (See Note 3)

NOTES:
2. No internal current limiting exists on Port Outputs. A resistor must be added externally to limit the current.
3. ICCOP = 1mA/MHz of Peripheral Read/Write cycle time. (Example: 1.0s I/O Read/Write cycle time = 1mA).
4. Tested as VOH at -2.5mA.

Capacitance TA = 25oC

SYMBOL  PARAMETER                          TYPICAL                                                  UNITS                  TEST CONDITIONS

CIN     Input Capacitance                       10                                                  pF     FREQ = 1MHz, All Measurements are
CI/O    I/O Capacitance
                                                                                                           referenced to device GND

                                                20                                                  pF

                                                                                                17
                                               82C55A

AC Electrical Specifications       VCC = +5V 10%, GND = 0V; TA = -55oC to +125oC (M82C55A) (M82C55A-5);
                                                                           TA = -40oC to +85oC (I82C55A) (I82C55A-5);
                                                                           TA = 0oC to +70oC (C82C55A) (C82C55A-5)

                                                  82C55A-5         82C55A                                                   TEST
                                                                                                                       CONDITIONS
SYMBOL        PARAMETER                        MIN     MAX     MIN  MAX        UNITS

READ TIMING

(1) tAR       Address Stable Before RD         0            -  0           -   ns

(2) tRA       Address Stable After RD          0            -  0           -   ns

(3) tRR       RD Pulse Width                   250          -  150         -   ns

(4) tRD       Data Valid From RD               -       200     -    120        ns                                          1

(5) tDF       Data Float After RD              10      75      10          75  ns                                          2

(6) tRV       Time Between RDs and/or WRs      300          -  300         -   ns

WRITE TIMING

(7) tAW       Address Stable Before WR         0            -  0           -   ns

(8) tWA       Address Stable After WR          20           -  20          -   ns

(9) tWW       WR Pulse Width                   100          -  100         -   ns

(10) tDW      Data Valid to WR High            100          -  100         -   ns

(11) tWD      Data Valid After WR High         30           -  30          -   ns

OTHER TIMING

(12) tWB      WR = 1 to Output                 -       350     -    350        ns                                          1

(13) tIR      Peripheral Data Before RD        0            -  0           -   ns

(14) tHR      Peripheral Data After RD         0            -  0           -   ns

(15) tAK      ACK Pulse Width                  200          -  200         -   ns

(16) tST      STB Pulse Width                  100          -  100         -   ns

(17) tPS      Peripheral Data Before STB High  20           -  20          -   ns

(18) tPH      Peripheral Data After STB High   50           -  50          -   ns

(19) tAD      ACK = 0 to Output                -       175     -    175        ns                                          1

(20) tKD      ACK = 1 to Output Float          20      250     20   250        ns                                          2

(21) tWOB     WR = 1 to OBF = 0                -       150     -    150        ns                                          1

(22) tAOB     ACK = 0 to OBF = 1               -       150     -    150        ns                                          1

(23) tSIB     STB = 0 to IBF = 1               -       150     -    150        ns                                          1

(24) tRIB     RD = 1 to IBF = 0                -       150     -    150        ns                                          1

(25) tRIT     RD = 0 to INTR = 0               -       200     -    200        ns                                          1

(26) tSIT     STB = 1 to INTR = 1              -       150     -    150        ns                                          1

(27) tAIT     ACK = 1 to INTR = 1              -       150     -    150        ns                                          1

(28) tWIT     WR = 0 to INTR = 0               -       200     -    200        ns                                          1

(29) tRES     Reset Pulse Width                500          -  500         -   ns                                      1, (Note)

NOTE: Period of initial Reset pulse after power-on must be at least 50sec. Subsequent Reset pulses may be 500ns minimum.

                                                  18
                                                 82C55A

Timing Waveforms                                     tRR (3)

                    RD                 tIR (13)                  tHR (14)
                INPUT            tAR (1)                                tRA (2)
          CS, A1, A0
                D7-D0

                                                             tRD (4)                        tDF (5)
                                 FIGURE 25. MODE 0 (BASIC INPUT)

             WR                                  tWW (9)         tWD (11)
         D7-D0                                             tDW
  CS, A1, A0                                               (10)
     OUTPUT
                        tAW (7)                                                             tWA (8)
             STB
              IBF                                                                                 tWS (12)
            INTR                 FIGURE 26. MODE 0 (BASIC OUTPUT)
               RD
INPUT FROM                        tST (16)                                                                  tRIB (24)
PERIPHERAL
                              tSIB
                              (23)

                                                        tSIT
                                                        (26)

                                                                                      tRIT
                                                                                      (25)

                                                          tPH
                                                          (18)

                        tPS (17)

                              FIGURE 27. MODE 1 (STROBED INPUT)

                                                 19
Timing Waveforms (Continued)                82C55A

                WR                                          tWOB (21)
               OBF                                                             tAOB (22)

     INTR                  tWIT
      ACK                  (28)
OUTPUT
                                                                                      tAK (15)  tAIT (27)

                                                                  tWB (12)
                              FIGURE 28. MODE 1 (STROBED OUTPUT)

               DATA FROM                                                                                              (NOTE)
            CPU TO 82C55A
  WR                          tWOB                                                              tAOB
                               (21)                                                              (22)
OBF
                                                                                                tAK
INTR                                                                                            (15)

ACK

                                                    tST
                                                    (16)

             STB                               tSIB       (NOTE)
                                               (23)
              IBF                                                            tAD (19)
                                            tPS (17)                                              tKD
PERIPHERAL                                                                                        (20)
             BUS

                                            tPH (18)                                                       tRIB (24)

RD                               DATA FROM                                                      DATA FROM

                              PERIPHERAL TO 82C55A        82C55A TO PERIPHERAL

                                                                                                             DATA FROM
                                                                                                           82C55A TO CPU

                                                                FIGURE 29. MODE 2 (BI-DIRECTIONAL)
NOTE: Any sequence where WR occurs before ACK and STB occurs before RD is permissible. (INTR = IBF MASK STB RD OBF

          MASK ACK WR)

                                            20
                                                                                  82C55A

Timing Waveforms (Continued)

A0-A1,      tAW (7)                                           tWA (8)                     A0-A1,                    tAR (1)                                          tRA (2)
   CS                            tDW (10) tWD (11)                                           CS                                                                      tDF (5)
                                                                                                                                                 tRR (3)
DATA                                                                                        RD
  BUS                                                                                                                        (4) tRD
                                                                                          DATA
  WR                                                                                       BUS                                                        VALID

                                                                                                                             HIGH IMPEDANCE

                                                             tWW (9)                                            FIGURE 31. READ TIMING
                         FIGURE 30. WRITE TIMING
                                                                                          AC Testing Input, Output Waveforms
AC Test Circuit
                                                                                            INPUT                                                                    OUTPUT
                                                 V1                                       VIH + 0.4V                                                                   VOH

                             R1                                                                           1.5V                                                 1.5V

        OUTPUT FROM                                                   TEST                VIL - 0.4V                                                                 VOL
        DEVICE UNDER                                                  POINT
                                                                                          AC Testing: All AC Parameters tested as per test circuits. Input RISE and
                       TEST  R2                                                                           FALL times are driven at 1ns/V.

                                              C1

                                              (SEE NOTE)

                                                                                                          TEST CONDITION DEFINITION TABLE

NOTE: Includes STRAY and JIG Capacitance                                                     TEST CONDITION                  V1              R1              R2        C1
                                                                                                        1                   1.7V            523            Open      150pF
                                                                                                        2                   VCC             2k             1.7k      50pF
                                                                                                        3                   1.5V            750            Open      50pF

Burn-In Circuits                                                                                                    MR82C55A CLCC

                             MD82C55A CERDIP

F6      1                        40                                   F11                                 F3    F4  F9  F8   F7   F6   F11  F12  F13  F14  F2
                                                                      F12
F7      2                        39                                   F13
                                                                      F14
F8      3                        38                                   F2
                                                                      F5
F9      4                        37
                                                                      F15
F4      5                        36                                   F11                                 6 5 4 3 2 1 44 43 42 41 40
                                                                      F12
F3      6                        35                                   F13             GND             7                                                        39
                                                                      F14
        7                        34                                   F15                F0           8                                                        38    F5
                                                                      F11                F1
GND                                                                   F12              F10            9
                                                                                         F6
F0      8                        33                                          VCC         F7                                                                    37    F15
                                                                                         F8
F1      9                        32                                                      F9           10                                                       36    F11
                                                                                       F10
                                                                                         F6           11                                                       35    F12

F10     10                       31                                                                   12                                                       34    F13

F6      11                       30                                                                   13                                                       33    F14

F7      12                       29                                                                   14                                                       32    F15

F8      13                       28                                                                   15                                                       31    F11

F9      14                       27                                                                   16                                                       30    F12

F10     15                       26                                                                   17                                                       29

F6      16                       25                                   F13         C1                      18 19 20 21 22 23 24 25 26 27 28

F7      17                       24                                   F14

F8      18                       23                                   F15

F9      19                       22                                   F11                                                                                      C1

F10     20                       21                                   F12                                 F7    F8  F9  F10  F12  F11  F15  F14  F13  VCC

NOTES:                                                                                NOTES:

1. VCC = 5.5V 0.5V                                                                  1. C1 = 0.01F minimum
2. VIH = 4.5V 10%                                                                   2. All resistors are 47k 5%
3. VIL = -0.2V to 0.4V                                                                3. f0 = 100kHz 10%
4. GND = 0V                                                                           4. f1 = f0 2; f2 = f1 2; . . . ; f15 = f14 2

                                                                                      21
Die Characteristics          82C55A

DIE DIMENSIONS:                       GLASSIVATION:
   95 x 100 x 19 1mils                  Type: SiO2

METALLIZATION:                         Thickness: 8k 1k
   Type: Silicon - Aluminum
                                      WORST CASE CURRENT DENSITY:
  Thickness: 11k 1k                   0.78 x 105 A/cm2

Metallization Mask Layout      82C55A

      RD PA0 PA1 PA2 PA3 PA4 PA5 PA6 PA7  WR

  CS                                                               RESET
GND                                                                D0
                                                                   D1
  A1                                                               D2
  A0                                                               D3
PC7                                                                D4
PC6                                                                D5
PC5                                                                D6
PC4                                                                D7
PC0                                                                VCC
PC1

      PC2 PD3 PB0 PB1 PB2 PB3 PB4 PB5 PB6 PB7

                             22
                                                   82C55A

Dual-In-Line Plastic Packages (PDIP)

            N                                                                   E40.6 (JEDEC MS-011-AC ISSUE B)
             12 3
                                                                                40 LEAD DUAL-IN-LINE PLASTIC PACKAGE

INDEX                              E1                                                  INCHES          MILLIMETERS
AREA                     N/2

                                                                                SYMBOL MIN      MAX    MIN       MAX NOTES

                             -B-                                                A   -           0.250  -         6.35    4

       -A-                                                                      A1  0.015       -      0.39           -  4

                   D                           E

    BASE                                                                        A2  0.125 0.195 3.18             4.95    -
  PLANE
                             -C- A2 A                                           B   0.014 0.022 0.356 0.558              -
SEATING
  PLANE                                    L   CL                               B1  0.030 0.070 0.77             1.77    8

D1                                     A1      eA                               C   0.008 0.015 0.204 0.381              -

                      e  D1                                                     D   1.980 2.095 50.3             53.2    5

B1                                         eC  C

            B                                  eB                               D1  0.005       -      0.13           -  5

                   0.010 (0.25) M C A B S                                       E   0.600 0.625 15.24 15.87              6

NOTES:                                                                          E1  0.485 0.580 12.32 14.73              5

1. Controlling Dimensions: INCH. In case of conflict between English           e   0.100 BSC             2.54 BSC       -
     and Metric dimensions, the inch dimensions control.
                                                                                eA  0.600 BSC          15.24 BSC         6
2. Dimensioning and tolerancing per ANSI Y14.5M-1982.
                                                                                eB  -           0.700  -         17.78   7
3. Symbols are defined in the "MO Series Symbol List" in Section 2.2
     of Publication No. 95.                                                     L   0.115 0.200 2.93             5.08    4

4. Dimensions A, A1 and L are measured with the package seated in              N           40               40          9
     JEDEC seating plane gauge GS-3.
                                                                                                                         Rev. 0 12/93
5. D, D1, and E1 dimensions do not include mold flash or protrusions.
     Mold flash or protrusions shall not exceed 0.010 inch (0.25mm).

6. E and eA are measured with the leads constrained to be per-
     pendicular to datum -C- .

7. eB and eC are measured at the lead tips with the leads uncon-
     strained. eC must be zero or greater.

8. B1 maximum dimensions do not include dambar protrusions.
     Dambar protrusions shall not exceed 0.010 inch (0.25mm).

9. N is the maximum number of terminal positions.

10. Corner leads (1, N, N/2 and N/2 + 1) for E8.3, E16.3, E18.3, E28.3,
     E42.6 will have a B1 dimension of 0.030 - 0.045 inch (0.76 - 1.14mm).

                                                                            23
                                                                               82C55A

Plastic Leaded Chip Carrier Packages (PLCC)

0.042 (1.07)                                  0.042 (1.07)         0.004 (0.10) C      N44.65 (JEDEC MS-018AC ISSUE A)
0.048 (1.22)                                  0.056 (1.42)
                                                                                       44 LEAD PLASTIC LEADED CHIP CARRIER PACKAGE
        PIN (1) IDENTIFIER      0.050 (1.27) TP
                                                                   0.025 (0.64)  R     SYM-  INCHES        MILLIMETERS
                            CL                                     0.045 (1.14)        BOL
                                                                                             MIN      MAX  MIN      MAX   NOTES

                                                                                       A     0.165 0.180 4.20       4.57            -

                                                                                       A1    0.090 0.120 2.29       3.04            -

                                                                   D2/E2               D     0.685 0.695 17.40 17.65                -

                                           CL                      D2/E2               D1    0.650 0.656 16.51 16.66                3
                                 E1 E                                    VIEW "A"

                                                                                       D2    0.291 0.319 7.40       8.10  4, 5

                                                                                       E     0.685 0.695 17.40 17.65                -

                                                                                       E1    0.650 0.656 16.51 16.66                3

                                                                        0.020 (0.51)   E2    0.291 0.319 7.40       8.10  4, 5

                                                                          MIN          N          44            44                  6
                                                            A1
                  D1                                                                                                Rev. 2 11/97
                  D                                         A

0.020 (0.51) MAX   0.026 (0.66)                                    -C-  SEATING
3 PLCS             0.032 (0.81)                                         PLANE

                                 0.013 (0.33)
                                 0.021 (0.53)

                  0.045 (1.14)                       0.025 (0.64)
                  MIN                                MIN

                                VIEW "A" TYP.

NOTES:
1. Controlling dimension: INCH. Converted millimeter dimensions
     are not necessarily exact.
2. Dimensions and tolerancing per ANSI Y14.5M-1982.
3. Dimensions D1 and E1 do not include mold protrusions. Allow-
     able mold protrusion is 0.010 inch (0.25mm) per side. Dimen-
     sions D1 and E1 include mold mismatch and are measured at
     the extreme material condition at the body parting line.
4. To be measured at seating plane -C- contact point.
5. Centerline to be determined where center leads exit plastic body.
6. "N" is the number of terminal positions.

                                                                                   24
                                                               82C55A

Ceramic Dual-In-Line Frit Seal Packages (CERDIP)

                                        c1 LEAD FINISH                        F40.6 MIL-STD-1835 GDIP1-T40 (D-5, CONFIGURATION A)

                       -A-       -D-                                          40 LEAD CERAMIC DUAL-IN-LINE FRIT SEAL PACKAGE

                                                       BASE    (c)                     INCHES          MILLIMETERS
                                                       METAL
                                                                              SYMBOL MIN       MAX     MIN                                  MAX NOTES
                                     E
               -B-                                     b1                     A     -          0.225   -                                    5.72     -
bbb S C A - B S D S
                                        M              M                      b     0.014      0.026   0.36                                 0.66     2

                                                       (b)

                                           SECTION A-A                        b1    0.014      0.023   0.36                                 0.58     3

                                                                              b2    0.045      0.065   1.14                                 1.65     -

    BASE               D                                                      b3    0.023      0.045   0.58                                 1.14     4
  PLANE
                       AA              Q                                      c     0.008      0.018   0.20                                 0.46     2
SEATING                       e  -C- A
  PLANE                                                                       c1    0.008      0.015   0.20                                 0.38     3
                                                L         eA
        S1                                                                    D     -          2.096   -                                    53.24    5
                                                 eA/2       c
        b2                                                                    E     0.510      0.620 12.95                                  15.75    5
                    b
                                                                              e     0.100 BSC                                           2.54 BSC     -

ccc M C A - B S D S                     aaa M C A - B S D S                   eA    0.600 BSC          15.24 BSC                                     -

NOTES:                                                                        eA/2  0.300 BSC                                           7.62 BSC     -

1. Index area: A notch or a pin one identification mark shall be locat-      L     0.125      0.200   3.18                                 5.08     -
     ed adjacent to pin one and shall be located within the shaded
     area shown. The manufacturer's identification shall not be used          Q     0.015      0.070   0.38                                 1.78     6
     as a pin one identification mark.
                                                                              S1    0.005      -       0.13                                       -  7
2. The maximum limits of lead dimensions b and c or M shall be
     measured at the centroid of the finished lead surfaces, when                   90o        105o    90o                                  105o     -
     solder dip or tin plate lead finish is applied.
                                                                              aaa   -          0.015   -                                    0.38     -
3. Dimensions b1 and c1 apply to lead base metal only. Dimension
     M applies to lead plating and finish thickness.                          bbb   -          0.030   -                                    0.76     -

4. Corner leads (1, N, N/2, and N/2+1) may be configured with a              ccc   -          0.010   -                                    0.25     -
     partial lead paddle. For this configuration dimension b3 replaces
     dimension b2.                                                            M     -          0.0015  -                                    0.038    2, 3

5. This dimension allows for off-center lid, meniscus, and glass             N            40                                           40           8
     overrun.
                                                                                                                                                     Rev. 0 4/94
6. Dimension Q shall be measured from the seating plane to the
     base plane.

7. Measure dimension S1 at all four corners.

8. N is the maximum number of terminal positions.

9. Dimensioning and tolerancing per ANSI Y14.5M - 1982.

10. Controlling dimension: INCH.

All Intersil semiconductor products are manufactured, assembled and tested under ISO9000 quality systems certification.

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design and/or specifications at any time without notice.
Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and reli-
able. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may
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                                                                          25
                                          82C55A

Ceramic Leadless Chip Carrier Packages (CLCC)

                0.010 S E H S                                   J44.A MIL-STD-1835 CQCC1-N44 (C-5)
                                      D
                                      D3                        44 PAD CERAMIC LEADLESS CHIP CARRIER PACKAGE

                                                                           INCHES                MILLIMETERS

j x 45o                                                         SYMBOL MIN         MAX           MIN       MAX NOTES

                                                                A       0.064      0.120         1.63      3.05        6, 7

                                                                A1      0.054      0.088         1.37      2.24        -

                                                                B       0.033      0.039         0.84      0.99        4

                                                                B1      0.022      0.028         0.56      0.71        2, 4

B                                          E3 E                 B2      0.072 REF                   1.83 REF           -

                                             0.010 S E F S      B3      0.006      0.022         0.15      0.56        -
                                          A1
                                                                D       0.640      0.662 16.26             16.81       -
                                              PLANE 2
                                              PLANE 1           D1      0.500 BSC                12.70 BSC             -

                                          L3                    D2      0.250 BSC                   6.35 BSC           -

h x 45o                                         B3              D3      -          0.662         -         16.81       2
        A
                                                 L1             E       0.640      0.662 16.26             16.81       -
-E-
                                                                E1      0.500 BSC                12.70 BSC             -
             L
                                                                E2      0.250 BSC                   6.35 BSC           -

                                                                E3      -          0.662         -         16.81       2

                                                                e       0.050 BSC                   1.27 BSC           -

                                                                e1      0.015      -             0.38         -        2

                                                                h       0.040 REF                   1.02 REF           5

                                                                j       0.020 REF                   0.51 REF           5

                0.007 M E F S H S                               L       0.045      0.055         1.14      1.40        -

                     B1                                         L1      0.045      0.055         1.14      1.40        -

                              e                                 L2      0.075      0.095         1.90      2.41        -

                          -H-                                   L3      0.003      0.015         0.08      0.38        -

                                                                ND             11                      11              3

                                                                NE             11                      11              3

                                                                N              44                      44              3

         -F-                                                                                                     Rev. 0 5/18/94
E1
                                                                NOTES:
     E2
                L2                                              1. Metallized castellations shall be connected to plane 1 terminals
      e1                             B2                             and extend toward plane 2 across at least two layers of ceramic
                                                                    or completely across all of the ceramic layers to make electrical
                                   D2                               connection with the optional plane 2 terminals.
                          D1
                                                                2. Unless otherwise specified, a minimum clearance of 0.015 inch
                                                                    (0.38mm) shall be maintained between all metallized features
                                                                    (e.g., lid, castellations, terminals, thermal pads, etc.)

                                                                3. Symbol "N" is the maximum number of terminals. Symbols "ND"
                                                                    and "NE" are the number of terminals along the sides of length
                                                                    "D" and "E", respectively.

                                                                4. The required plane 1 terminals and optional plane 2 terminals (if
                                                                    used) shall be electrically connected.

                                                                5. The corner shape (square, notch, radius, etc.) may vary at the
                                                                    manufacturer's option, from that shown on the drawing.

                                                                6. Chip carriers shall be constructed of a minimum of two ceramic
                                                                    layers.

                                                                7. Dimension "A" controls the overall package thickness. The maxi-
                                                                    mum "A" dimension is package height before being solder dipped.

                                                                8. Dimensioning and tolerancing per ANSI Y14.5M-1982.

                                                                9. Controlling dimension: INCH.

                                                            26
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