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83905AMLF

器件型号:83905AMLF
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

100 MHz, OTHER CLOCK GENERATOR, PDSO16

100 MHz, 其他时钟发生器, PDSO16

参数
83905AMLF端子数量 16
83905AMLF最小工作温度 0.0 Cel
83905AMLF最大工作温度 70 Cel
83905AMLF加工封装描述 4.40 X 5 MM, 0.925 MM HEIGHT, ROHS COMPLIANT, MO-153, TSSOP-16
83905AMLFreach_compliant Yes
83905AMLF欧盟RoHS规范 Yes
83905AMLF状态 Active
83905AMLFmicroprocessor_microcontroller_peripheral_ic_type CLOCK GENERATOR, OTHER
83905AMLFjesd_30_code R-PDSO-G16
83905AMLFjesd_609_code e3
83905AMLFmoisture_sensitivity_level NOT SPECIFIED
83905AMLFoutput_clock_frequency_max 100 MHz
83905AMLF包装材料 PLASTIC/EPOXY
83905AMLFpackage_code TSSOP
83905AMLFpackage_equivalence_code TSSOP16,.25
83905AMLF包装形状 RECTANGULAR
83905AMLF包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
83905AMLFpeak_reflow_temperature__cel_ 260
83905AMLFpower_supplies 1.8/3.3
83905AMLFprimary_clock_crystal_frequency_nom 40 MHz
83905AMLFqualification_status COMMERCIAL
83905AMLFseated_height_max 1.2 mm
83905AMLFsub_category Clock Generators
83905AMLF额定供电电压 1.8 V
83905AMLF最小供电电压 1.6 V
83905AMLF最大供电电压 2 V
83905AMLF表面贴装 YES
83905AMLF温度等级 COMMERCIAL
83905AMLF端子涂层 MATTE TIN
83905AMLF端子形式 GULL WING
83905AMLF端子间距 0.6500 mm
83905AMLF端子位置 DUAL
83905AMLFtime_peak_reflow_temperature_max__s_ 30
83905AMLFlength 5 mm
83905AMLFwidth 4.4 mm
83905AMLFadditional_feature ALSO OPERATES AT 2.5V AND 3.3V SUPPLY

83905AMLF器件文档内容

                     Low Skew, 1:6 Crystal-to- LVCMOS/LVTTL                                                                    ICS83905
                     Fanout Buffer
                                                                                                                               DATA SHEET

General Description                                                                     Features

     The ICS83905 is a low skew, 1-to-6 LVCMOS /                                        Six LVCMOS / LVTTL outputs
                                                                                        Outputs able to drive 12 series terminated lines
ICS  LVTTL Fanout Buffer and a member of the                                             Crystal Oscillator Interface

HiPerClockSTM HiPerClockSTM family of High Performance Clock                            Crystal input frequency range: 10MHz to 40MHz
                                                                                        Output skew: 80ps (maximum)
     Solutions from IDT. The low impedance                                              RMS phase jitter @ 25MHz, (100Hz 1MHz): 0.26ps (typical),

     LVCMOS/LVTTL outputs are designed to drive 50                                         VDD = VDDO = 2.5V

series or parallel terminated transmission lines. The effective

fanout can be increased from 6 to 12 by utilizing the ability of the

outputs to drive two series terminated lines.

The ICS83905 is characterized at full 3.3V, 2.5V, and 1.8V, mixed                       Offset    Noise Power
3.3V/2.5V, 3.3V/1.8V and 2.5V/1.8V output operating supply
mode. Guaranteed output and part-to-part skew characteristics                           100Hz.................-129.7 dBc/Hz
along with the 1.8V output capabilities makes the ICS83905 ideal
for high performance, single ended applications that also require a                     1kHz ...................-144.4 dBc/Hz
limited output voltage.
                                                                                        10kHz .................-147.3 dBc/Hz

                                                                                        100kHz ...............-157.3 dBc/Hz

Pin Assignments                               ENABLE2                                    5V tolerant enable inputs
                                                   XTAL_OUT                              Synchronous output enables
                                                         XTAL_IN                         Operating power supply modes:
                                                              ENABLE1
                                                                    nc                     Full 3.3V, 2.5V, 1.8V
                                                                                           Mixed 3.3V core/2.5V output operating supply
          ICS83905                            20 19 18 17 16                               Mixed 3.3V core/1.8V output operating supply
                                                                                           Mixed 2.5V core/1.8V output operating supply
     20-Lead VFQFN                   GND 1                                 15 BCLK5
4mm x 4mm x 0.925mm                                                                      0C to 70C ambient operating temperature
                                                                                        Available in both standard (RoHS 5) and lead-free (RoHS 6)
      package body
         K Package                                                                         packages
          Top View
                                     GND 2                                 14 VDDO

                                     BCLK0 3                               13 BCLK4

                                     VDDO 4                                12 GND

                                     BCLK1 5                               11 GND

                                              6 7 8 9 10

                                              GND                                    Block Diagram
                                                   GND
                                                         BCLK2                          XTAL_IN
                                                                                     XTAL_OUT
                                                               VDD
                                                                    BCLK3

     XTAL_OUT 1      16 XTAL_IN                                                                                                BCLK0
       ENABLE2 2     15 ENABLE1                                                                                                BCLK1
              GND 3  14 BCLK5                                                                                                  BCLK2
           BCLK0 4   13 VDDO                                                                                                   BCLK3
             VDDO 5  12 BCLK4                                                                                                  BCLK4
           BCLK1 6   11 GND                                                                                                    BCLK5
             GND 7   10 BCLK3
           BCLK2 8
                      9 VDD

     ICS83905

             16-Lead SOIC, 150 Mil                                                   ENABLE 1
3.9mm x 9.9mm x 1.38mm package body                                                  ENABLE 2

                     M Package
                      Top View

                  16-Lead TSSOP                                                                   SYNCHRONIZE
4.4mm x 5.0mm x 0.925mm package body                                                              SYNCHRONIZE

                      G Package
                       Top View

ICS83905AM REVISION B JULY 20, 2009                                                  1                                         2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                       LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Table 1. Pin Descriptions

            Name                      Type     Description
        XTAL_OUT                     Output    Crystal oscillator interface. XTAL_OUT is the output.
                                      Input    Crystal oscillator interface. XTAL_IN is the input.
          XTAL_IN                     Input    Clock enable. LVCMOS/LVTTL interface levels. See Table 3.
  ENABLE1, ENABLE2
BCLK0, BCLK1, BCLK2,                 Output    Clock outputs. LVCMOS/LVTTL interface levels.
BCLK3, BCLK4, BCLK5
                                      Power    Power supply ground.
             GND                      Power    Power supply pin.
             VDD                      Power    Output supply pin.
            VDDO                     Unused    No connect.
              nc

Table 2. Pin Characteristics

Symbol   Parameter                                      Test Conditions   Minimum  Typical                Maximum  Units
CIN      Input Capacitance                                                             4                             pF
                                                         VDDO = 3.465V                                         19    pF
CPD      Power Dissipation Capacitance                   VDDO = 2.625V                 7                       18    pF
         (per output)                                                                  7                       16    pF
                                                          VDDO = 2.0V                 10                             
ROUT     Output Impedance                             VDDO = 3.3V 5%                                               
                                                      VDDO = 2.5V 5%                                               
                                                      VDDO = 1.8V 0.2V

Function Table

Table 3. Clock Enable Function Table

      Control Inputs                         Outputs

ENABLE 1 ENABLE2 BCLK[0:4]                            BCLK5

      0              0               LOW              LOW

      0              1               LOW       Toggling

      1              0               Toggling         LOW

      1              1               Toggling  Toggling

    BCLK5

BCLK0:4
ENABLE2

ENABLE1

Figure 1. Enable Timing Diagram

ICS83905AM REVISION B JULY 20, 2009                          2                     2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                        LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device.
These ratings are stress specifications only. Functional operation of product at these conditions or any conditions beyond
those listed in the DC Characteristics or AC Characteristics is not implied. Exposure to absolute maximum rating conditions for
extended periods may affect product reliability.

Item                                                    Rating
                                                        4.6V
Supply Voltage, VDD                                     -0.5V to VDD + 0.5V
Inputs, VI                                              -0.5V to VDDO+ 0.5V
Outputs, VO
Package Thermal Impedance, JA                           78.8C/W (0 mps)
16 Lead SOIC package                                    100.3C/W (0 mps)
16 Lead TSSOP package                                   57.5C/W (0 mps)
20 Lead VFQFN package                                   -65C to 150C

Storage Temperature, TSTG

DC Electrical Characteristics

Table 4A. Power Supply DC Characteristics, VDD = VDDO = 3.3V 5%, TA = 0C to 70C

Symbol Parameter                     Test Conditions       Minimum                     Typical  Maximum                          Units
                                                                                                   3.465                           V
VDD   Power Supply Voltage                                 3.135                       3.3         3.465                           V
VDDO  Output Supply Voltage                                                                          10                           mA
IDD   Power Supply Current                                 3.135                       3.3            5                           mA
IDDO  Output Supply Current
                                     ENABLE [1:2] = 00
                                     ENABLE [1:2] = 00

Table 4B. Power Supply DC Characteristics, VDD = VDDO = 2.5V 5%, TA = 0C to 70C

Symbol Parameter                     Test Conditions       Minimum                     Typical  Maximum                          Units
                                                                                                   2.625                           V
VDD   Power Supply Voltage                                 2.375                       2.5         2.625                           V
VDDO  Output Supply Voltage                                                                           8                           mA
IDD   Power Supply Current                                 2.375                       2.5            4                           mA
IDDO  Output Supply Current
                                     ENABLE [1:2] = 00
                                     ENABLE [1:2] = 00

Table 4C. Power Supply DC Characteristics, VDD = VDDO = 1.8V 0.2V, TA = 0C to 70C

Symbol Parameter                     Test Conditions       Minimum                     Typical  Maximum                          Units
                                                                                                    2.0                            V
VDD   Power Supply Voltage                                 1.6                         1.8          2.0                            V
VDDO  Output Supply Voltage                                                                           5                           mA
IDD   Power Supply Current                                 1.6                         1.8            3                           mA
IDDO  Output Supply Current
                                     ENABLE [1:2] = 00
                                     ENABLE [1:2] = 00

ICS83905AM REVISION B JULY 20, 2009                     3                                   2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                        LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Table 4D. Power Supply DC Characteristics, VDD = 3.3V 5%, VDDO = 2.5V 5%, TA = 0C to 70C

Symbol Parameter                     Test Conditions       Minimum  Typical Maximum                       Units
                                                                                                            V
VDD   Power Supply Voltage                                 3.135    3.3                            3.465    V
VDDO  Output Supply Voltage                                                                                mA
IDD   Power Supply Current                                 2.375    2.5                            2.625   mA
IDDO  Output Supply Current
                                     ENABLE [1:2] = 00                                             10
                                     ENABLE [1:2] = 00
                                                                                                   4

Table 4E. Power Supply DC Characteristics, 3.3V 5%, VDDO = 1.8V 0.2V%, TA = 0C to 70C

Symbol Parameter                     Test Conditions       Minimum  Typical                     Maximum   Units
                                                                                                   3.465    V
VDD   Power Supply Voltage                                 3.135    3.3                             2.0     V
VDDO  Output Supply Voltage                                                                          10    mA
IDD   Power Supply Current                                 1.6      1.8                               3    mA
IDDO  Output Supply Current
                                     ENABLE [1:2] = 00
                                     ENABLE [1:2] = 00

Table 4F. Power Supply DC Characteristics, VDD = 2.5V 5%, VDDO = 1.8V 0.2V%, TA = 0C to 70C

Symbol Parameter                     Test Conditions       Minimum  Typical Maximum                       Units
                                                                                                            V
VDD   Power Supply Voltage                                 2.375    2.5                            2.625    V
VDDO  Output Supply Voltage                                                                                mA
IDD   Power Supply Current                                 1.6      1.8                            2.0     mA
IDDO  Output Supply Current
                                     ENABLE [1:2] = 00                                             8
                                     ENABLE [1:2] = 00
                                                                                                   3

ICS83905AM REVISION B JULY 20, 2009                     4                2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                          LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Table 4G. LVCMOS/LVTTL DC Characteristics, TA = 0C to 70C

Symbol Parameter                               Test Conditions               Minimum Typical Maximum                     Units
                                                                                                                           V
VIH  Input High Voltage              ENABLE1,           VDD = 3.3V 5%            2                  VDD + 0.3            V
                                     ENABLE2            VDD = 2.5V 5%           1.7                 VDD + 0.3            V
                                                       VDD = 1.8V 0.2V     0.65 * VDD               VDD + 0.3            V
VIL  Input Low Voltage               ENABLE1,           VDD = 3.3V 5%          -0.3                                      V
                                     ENABLE2            VDD = 2.5V 5%          -0.3                      0.8             V
                                                       VDD = 1.8V 0.2V         -0.3                      0.7             V
VOH  Output High Voltage                         VDDO = 3.3V 5%; NOTE 1         2.6                 0.35 * VDD           V
                                               VDDO = 2.5V 5%; IOH = -1mA       2.0                                      V
                                                VDDO = 2.5V 5%; NOTE 1          1.8                      0.5
                                               VDDO = 1.8V 0.2V; NOTE 1    VDDO - 0.3                    0.4             V
                                                 VDDO = 3.3V 5%; NOTE 1                                 0.45             V
VOL  Output Low Voltage; NOTE 1                VDDO = 2.5V 5%; IOL = 1mA                                0.35             V
                                                VDDO = 2.5V 5%; NOTE 1
                                               VDDO = 1.8V 0.2V; NOTE 1

NOTE 1: Outputs terminated with 50 to VDDO/2. See Parameter Measurement Information, Output Load Test Circuit diagrams.

Table 5. Crystal Characteristics               Test Conditions               Minimum Typical Maximum                     Units
Parameter
Mode of Oscillation                                                                     Fundamental                     MHz
Frequency                                                                                                                 
Equivalent Series Resistance (ESR)                                          10                       40                   pF
Shunt Capacitance                                                                                                        mW
Drive Level                                                                                          50

                                                                                                      7

                                                                                                      1

ICS83905AM REVISION B JULY 20, 2009            5                                         2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                                    LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

AC Electrical Characteristics

Table 6A. AC Characteristics, VDD = VDDO = 3.3V 5%,TA = 0C to 70C

Symbol Parameter                                            Test Conditions            Minimum  Typical Maximum         Units
                                                                                           10                       40  MHz
                                    Using External Crystal
fMAX                                                                                   DC             100               MHz
         Output Frequency Using External Clock
                                    Source NOTE 1

tsk(o) Output Skew; NOTE 2, 3                                                                         80                ps

tjit() RMS Phase Jitter (Random); NOTE 4                   25MHz, Integration Range:           0.13                    ps
                                                                    100Hz 1MHz

tR / tF  Output Rise/Fall Time                              20% to 80%                 200            800               ps
odc      Output Duty Cycle
                                                                                       48             52                %

tEN      Output Enable               ENABLE1                                                          4                 cycles
         Time; NOTE 5                ENABLE2
                                                                                                      4                 cycles

tDIS     Output Disable              ENABLE1                                                          4                 cycles
         Time; NOTE 5                ENABLE2
                                                                                                      4                 cycles

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium
has been reached under these conditions.
All parameters measured at  fMAX using a crystal input unless noted otherwise.
Terminated at 50 to VDDO/2.
NOTE 1: XTAL_IN can be overdriven relative to a signal a crystal would provide.
NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 3: This parameter is defined in accordance with JEDEC Standard 65.
NOTE 4: See phase noise plot.

NOTE 5: These parameters are guaranteed by characterization. Not tested in production.

Table 6B. AC Characteristics, VDD = VDDO = 2.5V 5%,TA = 0C to 70C

Symbol Parameter                                            Test Conditions            Minimum  Typical Maximum         Units
                                                                                           10                       40   MHz
fMAX                                Using External Crystal                                 DC
                                                                                                                   100   MHz
         Output Frequency Using External Clock                                             200
                                    Source NOTE 1                                          47                       80    ps

tsk(o) Output Skew; NOTE 2, 3                                                                     0.26                    ps

tjit     RMS Phase Jitter (Random); NOTE 4                  25MHz, Integration Range:                              800    ps
                                                                    100Hz 1MHz                                    53    %
                                                                                                                     4  cycles
tR / tF  Output Rise/Fall Time                              20% to 80%                                               4  cycles
odc      Output Duty Cycle                                                                                           4  cycles
                                                                                                                     4  cycles
tEN      Output Enable               ENABLE1
         Time; NOTE 5                ENABLE2

tDIS     Output Disable              ENABLE1
         Time; NOTE 5                ENABLE2

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is
mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium
has been reached under these conditions.
All parameters measured at  fMAX using a crystal input unless noted otherwise.
Terminated at 50 to VDDO/2.
NOTE 1: XTAL_IN can be overdriven relative to a signal a crystal would provide.
NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 3: This parameter is defined in accordance with JEDEC Standard 65.
NOTE 4: See phase noise plot.

NOTE 5: These parameters are guaranteed by characterization. Not tested in production.

ICS83905AM REVISION B JULY 20, 2009                         6                                   2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                                     LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Table 6C. AC Characteristics, VDD = VDDO = 1.8V 0.2V,TA = 0C to 70C

Symbol Parameter                                             Test Conditions            Minimum  Typical  Maximum  Units
                                                                                            10                 40  MHz
                                     Using External Crystal
fMAX     Output Frequency                                                               DC                100      MHz
                                     Using External Clock
                                     Source NOTE 1

tsk(o) Output Skew; NOTE 2, 3                                                                             80       ps

tjit() RMS Phase Jitter (Random)                            25MHz, Integration Range:           0.27              ps
                                                                     100Hz 1MHz

tR / tF  Output Rise/Fall Time                               20% to 80%                 200               900      ps
odc      Output Duty Cycle
                                                                                        47                53       %

tEN      Output Enable               ENABLE1                                                              4        cycles
         Time; NOTE 4                ENABLE2
                                                                                                          4        cycles

tDIS     Output Disable              ENABLE1                                                              4        cycles
         Time; NOTE 4                ENABLE2
                                                                                                          4        cycles

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.
All parameters measured at  fMAX using a crystal input unless noted otherwise.
Terminated at 50 to VDDO/2.
NOTE 1: XTAL_IN can be overdriven relative to a signal a crystal would provide.

NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 3: This parameter is defined in accordance with JEDEC Standard 65..

NOTE 4: These parameters are guaranteed by characterization. Not tested in production.

Table 6D. AC Characteristics, VDD = 3.3V 5%, VDDO = 2.5V 5%,TA = 0C to 70C

Symbol Parameter                                             Test Conditions            Minimum  Typical  Maximum  Units
                                                                                                   0.14        40   MHz
                                     Using External Crystal                             10                    100
                                                                                                               80   MHz
fMAX     Output Frequency Using External Clock                                          DC
                                     Source NOTE 1                                                             52    ps
                                                                                                              800
tsk(o) Output Skew; NOTE 2, 3                                                                                        ps
                                                                                                                4
tjit     RMS Phase Jitter (Random)                           25MHz, Integration Range:                          4    ps
                                                                     100Hz 1MHz                               4    %
                                                                                                                4  cycles
tR / tF  Output Rise/Fall Time                               20% to 80%                 48                         cycles
odc      Output Duty Cycle                                                                                         cycles
                                                                                        200                        cycles

tEN      Output Enable               ENABLE1
         Time; NOTE 4                ENABLE2

tDIS     Output Disable              ENABLE1
         Time; NOTE 4                ENABLE2

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.
All parameters measured at  fMAX using a crystal input unless noted otherwise.
Terminated at 50 to VDDO/2.
NOTE 1: XTAL_IN can be overdriven relative to a signal a crystal would provide.

NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 3: This parameter is defined in accordance with JEDEC Standard 65.

NOTE 4: These parameters are guaranteed by characterization. Not tested in production.

ICS83905AM REVISION B JULY 20, 2009                          7                                   2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                                     LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Table 6E. AC Characteristics, VDD = 3.3V 5%, VDDO = 1.8V 0.2V,TA = 0C to 70C

Symbol Parameter                                             Test Conditions            Minimum  Typical  Maximum  Units
                                                                                                   0.18        40   MHz
                                     Using External Crystal                             10                    100
                                                                                                               80   MHz
fMAX     Output Frequency Using External Clock                                          DC
                                     Source NOTE 1                                                            900    ps
                                                                                                               52
tsk(o) Output Skew; NOTE 2, 3                                                                                   4    ps

tjit     RMS Phase Jitter (Random)                           25MHz, Integration Range:                          4    ps
                                                                     100Hz 1MHz                                    %
                                                                                                                   cycles
tR / tF  Output Rise/Fall Time                               20% to 80%                 200                        cycles
odc      Output Duty Cycle                                                                                         cycles
                                                                                        48                         cycles

tEN      Output Enable               ENABLE1
         Time; NOTE 4                ENABLE2

tDIS     Output Disable              ENABLE1
         Time; NOTE 4                ENABLE2

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.
All parameters measured at  fMAX using a crystal input unless noted otherwise.
Terminated at 50 to VDDO/2.
NOTE 1: XTAL_IN can be overdriven relative to a signal a crystal would provide.

NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 3: This parameter is defined in accordance with JEDEC Standard 65..

NOTE 4: These parameters are guaranteed by characterization. Not tested in production.

Table 6F. AC Characteristics, VDD = 2.5V 5%, VDDO = 1.8V 0.2V, TA = 0C to 70C

Symbol Parameter                                             Test Conditions            Minimum  Typical  Maximum  Units
                                                                                                   0.19        40   MHz
                                     Using External Crystal                             10                    100
                                                                                                               80   MHz
fMAX     Output Frequency Using External Clock                                          DC
                                     Source NOTE 1                                                            900    ps
                                                                                                               53
tsk(o) Output Skew; NOTE 2, 3                                                                                   4    ps
                                                                                                                4
tjit     RMS Phase Jitter (Random)                           25MHz, Integration Range:                          4    ps
                                                                     100Hz 1MHz                               4    %
                                                                                                                   cycles
tR / tF  Output Rise/Fall Time                               20% to 80%                 200                        cycles
odc      Output Duty Cycle                                                                                         cycles
                                                                                        47                         cycles

tEN      Output Enable               ENABLE1
         Time; NOTE 4                ENABLE2

tDIS     Output Disable              ENABLE1
         Time; NOTE 4                ENABLE2

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.
All parameters measured at  fMAX using a crystal input unless noted otherwise.
Terminated at 50 to VDDO/2.
NOTE 1: XTAL_IN can be overdriven relative to a signal a crystal would provide.

NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 3: This parameter is defined in accordance with JEDEC Standard 65.

NOTE 4: These parameters are guaranteed by characterization. Not tested in production.

ICS83905AM REVISION B JULY 20, 2009                          8                                   2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                                                                                                        LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Typical Phase Noise at 25MHz (2.5V Core/2.5V Output)

                                                                                                                                                                                              25MHz
                                                                                                                                                                 RMS Phase Jitter (Random)
                                                                                                                                                           100Hz to 1MHz = 0.26ps (typical)

Noise Power dBc                                                                                                                                            Raw Phase Noise Data
   Hz                                                                                                                                                   

                                                                               Offset Frequency (Hz)Noise Power dBc
   Hz
Typical Phase Noise at 25MHz (3.3VCore/3.3V Output)

                                                                                                                                                   .25MHz
                                                                                                                        RMS Phase Jitter (Random)
                                                                                                                 100Hz to 1MHz = 0.13ps (typical)

                                                                                                                   Raw Phase Noise Data

ICS83905AM REVISION B JULY 20, 2009  Offset Frequency (Hz)                                                                                                 2009 Integrated Device Technology, Inc.

                                                    9
ICS83905 Data Sheet                                                 LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Parameter Measurement Information

1.65V5%                                                  1.25V5%

VDD,                                    SCOPE             VDD,                        SCOPE
VDDO                                                      VDDO
                                     Qx                                            Qx
      LVCMOS                                                    LVCMOS

GND                                                       GND

         -1.65V5%                                                  -1.255%

3.3V Core/3.3V LVCMOS Output Load AC Test Circuit         2.5V Core/2.5V LVCMOS Output Load AC Test Circuit

0.9V0.1V                                                 2.05V5%
                                                                        1.25V5%
VDD,                                    SCOPE                                         SCOPE
VDDO                                                      VDD
                                     Qx                                  VDDO      Qx
      LVCMOS                                                             GND

GND                                                       LVCMOS

         -0.9V0.1V                                                           -1.255%

1.8V Core/1.8V LVCMOS Output Load AC Test Circuit         3.3V Core/2.5V LVCMOS Output Load AC Test Circuit

2.4V0.9V                                SCOPE            1.6V0.025%                  SCOPE
              0.9V0.1V                                                 0.9V0.1V
                                     Qx                                            Qx
VDD                                                       VDD
               VDDO                                                      VDDO
               GND                                                       GND

LVCMOS                                                    LVCMOS

                    -0.9V0.1V                                              -0.9V0.1V

3.31.8V Core/1.8V LVCMOS Output Load AC Test Circuit      2.5V Core/1.8V LVCMOS Output Load AC Test Circuit

ICS83905AM REVISION B JULY 20, 2009                   10                           2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                             LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Parameter Measurement Information, continued

                     VCCO                                               Phase Noise PlotNoise Power

Qx                   2                                                                                                               Phase Noise Mask
                                                                                       f1 Offset Frequency f2
                        VCCO                                             RMS Jitter = Area Under the Masked Phase Noise Plot

Qy                         2                       RMS Phase Jitter

    t sk(b)

Output Skew

                                                   BCLK[0:5]                 V

                              80%    80%                        t PW              DD
                               tR     tF
                                                                              2

                                                                      t

                                                                       PERIOD

                 20%                      20%

BCLK[0:5]

                                                                odc = t PW x 100%
                                                                        t PERIOD

Output Rise/Fall Time                              Output Duty Cycle/Pulse Width/Period

ICS83905AM REVISION B JULY 20, 2009            11                     2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                                     LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

Application Information

Crystal Input Interface                                                                 the frequency accuracy for different board layouts. Slightly increasing
                                                                                        the C1 and C2 values will slightly reduce the frequency. Slightly
Figure 2 shows an example of ICS83905 crystal interface with a                          decreasing the C1 and C2 values will slightly increase the frequency.
parallel resonant crystal. The frequency accuracy can be fine tuned                     For the oscillator circuit below, R1 can be used, but is not required.
by adjusting the C1 and C2 values. For a parallel crystal with loading                  For new designs, it is recommended that R1 not be used.
capacitance CL = 18pF, to start with, we suggest C1 = 15pF and C2
= 15pF. These values may be slightly fine tuned further to optimize

                                                                           XTAL_IN

                                          C1
                                          15p

                        X1
18pF Parallel Crystal

                                          0
                                                              XTAL_OUT

                                C2        R1 (optional)

                                15p

Figure 2. Crystal Input Interface

LVCMOS to XTAL Interface                                                                the transmission line impedance. In addition, matched termination at
                                                                                        the crystal input will attenuate the signal in half. This can be done in
The XTAL_IN input can accept a single-ended LVCMOS signal                               one of two ways. First, R1 and R2 in parallel should equal the
through an AC coupling capacitor. A general interface diagram is                        transmission line impedance. For most 50 applications, R1 and R2
shown in Figure 3. The XTAL_OUT pin can be left floating. The input                     can be 100. This can also be accomplished by removing R1 and
edge rate can be as slow as 10ns. For LVCMOS inputs, it is                              making R2 50. By overdriving the crystal oscillator, the device will
recommended that the amplitude be reduced from full swing to half                       be functional, but note, the device performance is guaranteed by
swing in order to prevent signal interference with the power rail and                   using a quartz crystal.
to reduce noise. This configuration requires that the output
impedance of the driver (Ro) plus the series resistance (Rs) equals

VCC                                       VCC

                                          R1

Ro                          Rs       50                  0.1f

                                                                XTAL_IN

                            Zo = Ro + Rs  R2

                                                                XTAL_OUT

Figure 3. General Diagram for LVCMOS Driver to XTAL Input Interface

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VFQFN EPAD Thermal Release Path                                              and dependent upon the package power dissipation as well as
                                                                             electrical conductivity requirements. Thus, thermal and electrical
In order to maximize both the removal of heat from the package and           analysis and/or testing are recommended to determine the minimum
the electrical performance, a land pattern must be incorporated on           number needed. Maximum thermal and electrical performance is
the Printed Circuit Board (PCB) within the footprint of the package          achieved when an array of vias is incorporated in the land pattern. It
corresponding to the exposed metal pad or exposed heat slug on the           is recommended to use as many vias connected to ground as
package, as shown in Figure 4. The solderable area on the PCB, as            possible. It is also recommended that the via diameter should be 12
defined by the solder mask, should be at least the same size/shape           to 13mils (0.30 to 0.33mm) with 1oz copper via barrel plating. This is
as the exposed pad/slug area on the package to maximize the                  desirable to avoid any solder wicking inside the via during the
thermal/electrical performance. Sufficient clearance should be               soldering process which may result in voids in solder between the
designed on the PCB between the outer edges of the land pattern              exposed pad/slug and the thermal land. Precautions should be taken
and the inner edges of pad pattern for the leads to avoid any shorts.        to eliminate any solder voids between the exposed heat slug and the
                                                                             land pattern. Note: These recommendations are to be used as a
While the land pattern on the PCB provides a means of heat transfer          guideline only. For further information, please refer to the Application
and electrical grounding from the package to the board through a             Note on the Surface Mount Assembly of Amkor's
solder joint, thermal vias are necessary to effectively conduct from         Thermally/Electrically Enhance Leadframe Base Package, Amkor
the surface of the PCB to the ground plane(s). The land pattern must         Technology.
be connected to ground through these vias. The vias act as "heat
pipes". The number of vias (i.e. "heat pipes") are application specific

                     PIN  SOLDER        EXPOSED HEAT SLUG                    SOLDER        PIN

PIN PAD                   GROUND PLANE                                       LAND PATTERN  PIN PAD
                                                                             (GROUND PAD)
                                        THERMAL VIA

Figure 4. P.C. Assembly for Exposed Pad Thermal Release Path Side View (drawing not to scale)

Recommendations for Unused Input and Output Pins

Inputs:                                                                      Outputs:

LVCMOS Control Pins                                                          LVCMOS Outputs
All control pins have internal pull-ups or pull-downs; additional            All unused LVCMOS output can be left floating. There should be no
resistance is not required but can be added for additional protection.       trace attached.
A 1k resistor can be used.

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Layout Guideline                                                              adjustments might be required. For the LVCMOS output drivers, two
                                                                              termination examples are shown in the schematic. For additonal
Figure 5 shows an example of ICS83905 applications schematic. In              termination, examples are shown in the LVCMOS Termination
this example, the device is operated at VDD = 3.3V and VDDO = 3.3V.           Applications Note.
The decoupling capacitors should be loacted as close as possible to
the power pins. The input is driven by an 18pF load resonant quartz
crystal. The tuning capacitors (C1, C2) are fairly accurate, but minor

                                                                    VDDO = 3.3V                 R2
                                                                                    VDD = 3.3V  31 Zo = 50 Ohm

                                     CL = 18 pf

C2                                                                  C1                                          LVCMOS
15pf                                                                15pF

                          U1

                     1        XTAL_OUT          XTAL_IN   16
                              ENABLE 2        ENABLE 1
      ENABLE 2       2        GND                         15  ENABLE 1
VDDO                 3        BCLK0                BCLK5  14
                     4                             VDDO   13                                                           VDD
                     5                                    12
                              VDDO               BCLK4                                                                        R3
                     6        BCLK1                GND    11                                                                  100
                     7        GND                         10                                    Zo = 50 Ohm
                     8        BCLK2              BCLK3    9
                                                    VDD                                                                       R4
                                                                                                                              100
                        ICS83905I
                                                                                                                                        LVCMOS

                        VDD             C4       VDDO         C6                           Optional Termination
                                        .1uF                  .1uF
                           C3                       C5                        Unused outputs can be left floating. There should be
                           10uF                     .1uF                      no trace attached to unused outputs. Device
                                                                              characterized and specification limits set with all
                                                                              outputs terminated.

Figure 5. Schmatic of Recommended Layout

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Power Considerations

This section provides information on power dissipation and junction temperature for the ICS83905.
Equations and example calculations are also provided.
1. Power Dissipation.
The total power dissipation for the ICS83905 is the sum of the core power plus the analog power plus the power dissipated in the load(s). The
following is the power dissipation for VDD = 3.3V + 5% = 3.465V, which gives worst case results.

       Power (core)MAX = VDD_MAX * (IDD + IDDO) = 3.465V *(10mA + 5mA) = 51.9mW
       Output Impedance ROUT Power Dissipation due to Loading 50 to VDD/2

            Output Current IOUT = VDD_MAX / [2 * (50 + ROUT)] = 3.465V / [2 * (50 + 7)] = 30.4mA
       Power Dissipation on the ROUT per LVCMOS output

            Power (ROUT) = ROUT * (IOUT)2 = 7 * (30.4mA)2 = 6.5mW per output
       Total Power Dissipation on the ROUT

          Total Power (ROUT) = 6.5mW * 6 = 39mW

Dynamic Power Dissipation at 25MHz
            Power (25MHz) = CPD * Frequency * (VDD)2 = 19pF * 25MHz * (3.465V)2 = 5.70mW per output
          Total Power (25MHz) = 5.70mW * 6 = 34.2mW

Total Power Dissipation
       Total Power
            = Power (core)MAX + Total Power (ROUT) + Total Power (25MHz)
            = 51.98mW + 39mW + 34.2mW
            = 125.1mW

2. Junction Temperature.
Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad and directly affects the reliability of the device. The
maximum recommended junction temperature for HiPerClockS devices is 125C.

            The equation for Tj is as follows: Tj = JA * Pd_total + TA
            Tj = Junction Temperature
            JA = Junction-to-Ambient Thermal Resistance
            Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)
            TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and
a multi-layer board, the appropriate value is 100.3C/W per Table 7 below.

Therefore, Tj for an ambient temperature of 70C with all outputs switching is:
      70C + 0.125W *100.3C/W = 82.5C. This is below the limit of 125C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of
board (multi-layer).

Table 7. Thermal Resistance JA for 16 Lead TSSOP, Forced Convection

                                             JA by Velocity

Meters per Second                            0                            1        2.5
                                                                     96.0C/W  93.9C/W
Multi-Layer PCB, JEDEC Standard Test Boards  100.3C/W

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Reliability Information

Table 8A. JA vs. Air Flow Table for a 16 Lead TSSOP

                                                    JA vs. Air Flow

Meters per Second                                    0                    1        2.5
                                                                     96.0C/W  93.9C/W
Multi-Layer PCB, JEDEC Standard Test Boards          100.3C/W

Table 8B. JA vs. Air Flow Table for a 16 Lead SOIC  JA vs. Air Flow       1        2.5
Meters per Second                                            0      71.1C/W  66.2C/W

Multi-Layer PCB, JEDEC Standard Test Boards          78.8C/W

Table 8C. JA vs. Air Flow Table for a 20 Lead VFQFN

                                                    JA vs. Air Flow

Meters per Second                                    0                    1        2.5
                                                                     50.3C/W  45.1C/W
Multi-Layer PCB, JEDEC Standard Test Boards          57.5C/W

Transistor Count

The transistor count for ICS83905: 339
Pin compatible to MPC905

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Package Outline and Package Dimensions

Package Outline - G Suffix for 16 Lead TSSOP          Package Outline - M Suffix for 16 Lead SOIC

Table 9A. Package Dimensions for 16 Lead TSSOP        Table 9B. Package Dimensions for 16 Lead SOIC

All Dimensions in Millimeters                         All Dimensions in Millimeters

Symbol Minimum Maximum                                Symbol Minimum Maximum

N                          16                         N         16

A                                    1.20             A   1.35      1.75

A1                   0.5             0.15             A1  0.10      0.25

A2                   0.80            1.05             B   0.33      0.51

b                    0.19            0.30             C   0.19      0.25

c                    0.09            0.20             D   9.80      10.00

D                    4.90            5.10             E   3.80      4.00

E                          6.40 Basic                 e         1.27 Basic

E1                   4.30            4.50             H   5.80      6.20

e                          0.65 Basic                 h   0.25      0.50

L                    0.45            0.75             L   0.40      1.27

                     0                8                 0                8

aaa                                  0.10             Reference Document: JEDEC Publication 95, MS-012

Reference Document: JEDEC Publication 95, MO-153

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Package Outline and Package Dimensions

Package Outline - K Suffix for 32 Lead VFQFN                                (N -1)x e           (Ref.)
                                             S eating Plan e
                                                                                 (R ef.)      N &N
Ind exArea                                     A1                                              Even
                                                                                          N
                     N                                        A3 L                              e (Ty p.)
                                                                                                 2 If N & N
                                            Anvil             E 2 E2                         1 are Even
                                         Singula tion                    2                   2

                                             OR                                                     (N -1)x e

                        To p View                                                                         (Re f.)

                      D                            A                     e    D2                    b
                                         0. 08 C                                  2
          Chamfer 4x                                               (Ref.)                       Th er mal
         0.6 x 0.6 max                                                      D2                    Ba se
         OPTIONAL                                                N &N
                                                                   Odd

                                                              C

NOTE: The following package mechanical drawing is a generic                 device. The pin count and pinout are shown on the front page. The
drawing that applies to any pin count VFQFN package. This drawing           package dimensions are in Table 9C below.
is not intended to convey the actual pin count or pin layout of this

Table 9C. Package Dimensions

         JEDEC Variation: VGGD-1/-5
         All Dimensions in Millimeters

Symbol Minimum Nominal Maximum

N                                    20

A                    0.80                1.00

A1                   0                   0.05

A3                         0.25 Ref.

b                    0.18                0.30

ND & NE                          5
D&E                       4.00 Basic

D2 & E2              1.95                2.25

e                          0.50 Basic

L                    0.35                0.75

Reference Document: JEDEC Publication 95, MO-220

ICS83905AM REVISION B JULY 20, 2009                                   18                     2009 Integrated Device Technology, Inc.
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Ordering Information

Table 10. Ordering Information

Part/Order Number                     Marking               Package       Shipping Packaging                               Temperature
83905AM                              83905AM            16 Lead SOIC                 Tube                                   0C to 70C
83905AMT                             83905AM            16 Lead SOIC                                                        0C to 70C
83905AMLF                            83905AML   "Lead-Free" 16 Lead SOIC    2500 Tape & Reel                                0C to 70C
83905AMLFT                           83905AML   "Lead-Free" 16 Lead SOIC             Tube                                   0C to 70C
83905AG                              83905AG           16 Lead TSSOP                                                        0C to 70C
83905AGT                             83905AG           16 Lead TSSOP        2500 Tape & Reel                                0C to 70C
83905AGLF                            83905AGL  "Lead-Free" 16 Lead TSSOP             Tube                                   0C to 70C
83905AGLFT                           83905AGL  "Lead-Free" 16 Lead TSSOP                                                    0C to 70C
83905AK                                83905A          20 Lead VFQFN        2500 Tape & Reel                                0C to 70C
83905AKT                               83905A          20 Lead VFQFN                 Tube                                   0C to 70C
83905AKLF                              3905AL  "Lead-Free" 20 Lead VFQFN                                                    0C to 70C
83905AKLFT                             3905AL  "Lead-Free" 20 Lead VFQFN    2500 Tape & Reel                                0C to 70C
                                                                                     Tray

                                                                            2500 Tape & Reel
                                                                                     Tray

                                                                            2500 Tape & Reel

NOTE: Parts that are ordered with an "LF" suffix to the part number are the Pb-Free configuration and are RoHS compliant.

While the information presented herein has been checked for both accuracy and reliability, Integrated Device Technology (IDT) assumes no responsibility for either its use or for the
infringement of any patents or other rights of third parties, which would result from its use. No other circuits, patents, or licenses are implied. This product is intended for use in normal
commercial applications. Any other applications, such as those requiring extended temperature ranges, high reliability or other extraordinary environmental requirements are not
recommended without additional processing by IDT. IDT reserves the right to change any circuitry or specifications without notice. IDT does not authorize or warrant any IDT product
for use in life support devices or critical medical instruments.

ICS83905AM REVISION B JULY 20, 2009            19                         2009 Integrated Device Technology, Inc.
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Revision History Sheet

Rev  Table           Page            Description of Change                                                           Date
                                                                                                                    3/28/05
A                      2             Added Enable Timing Diagram.                                                   4/8/05
                                                                                                                    4/25/05
B    T6A - T6F         1             Features Section - added RMS Phase Jitter bullet.                              5/16/05
                     5-7             AC Characteristics Tables - added RMS Phase Jitter specs.                      10/2/06
B    T9                              Added Phase Noise Plot.
                       8                                                                                            7/9/07
B                                    Ordering Information Table - added TSSOP, non-LF part number.
                      14                                                                                            1/24/08
B                                    Added Crystal Input Interface in Application Section.
                      11             Added Schematic layout.                                                        7/20/09
B                     12
               T9                    Absolute Maximum Ratings - corrected 20 lead VFQFN package Thermal Impedance.
                       3             Added Recommendations for Unused Input and Output Pins.
B                     11             Corrected Theta JA Air Flow Table for 20 lead VFQFN.
         T7B - T7C    13
                                     Added LVCMOS to XTAL Interface section.
B                     11             Added Thermal Release Path section.
                      12             AC Characteristics Table - added lead-free marking for 20 lead VFQFN package.
                      17
                                     Absolute Maximum Ratings - updated TSSOP and VFQFN Thermal Impedance.
                       3             Updated Thermal Release Path section.
                      12             Updated TSSOP and VFQFN Thermal Impedance.
                      14             Added note to VFQFN Package Outline.
                      16
                                     Added Power Considerations section.
                      15             Converted datasheet format.

ICS83905AM REVISION B JULY 20, 2009  20  2009 Integrated Device Technology, Inc.
ICS83905 Data Sheet                                                            LOW SKEW, 1:6 CRYSTAL-TO-LVCMOS/LVTTL FANOUT BUFFER

6024 Silver Creek Valley Road  Sales                        Technical Support
San Jose, California 95138
                               800-345-7015 (inside USA)    netcom@idt.com
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DISCLAIMER Integrated Device Technology, Inc. (IDT) and its subsidiaries reserve the right to modify the products and/or specifications described herein at any time and at IDT's sole discretion. All information in this document,
including descriptions of product features and performance, is subject to change without notice. Performance specifications and the operating parameters of the described products are determined in the independent state and are not
guaranteed to perform the same way when installed in customer products. The information contained herein is provided without representation or warranty of any kind, whether express or implied, including, but not limited to, the
suitability of IDT's products for any particular purpose, an implied warranty of merchantability, or non-infringement of the intellectual property rights of others. This document is presented only as a guide and does not convey any
license under intellectual property rights of IDT or any third parties.

IDT's products are not intended for use in life support systems or similar devices where the failure or malfunction of an IDT product can be reasonably expected to significantly affect the health or safety of users. Anyone using an IDT
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Integrated Device Technology, IDT and the IDT logo are registered trademarks of IDT. Other trademarks and service marks used herein, including protected names, logos and designs, are the property of IDT or their respective third
party owners.

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83905AMLF器件购买:

数量 单价(人民币) mouser购买
1 ¥25.63 购买
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250 ¥16.93 购买
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