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82C54

器件型号:82C54
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厂商名称:INTEL [Intel Corporation]
厂商官网:http://www.intel.com/
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82C54器件文档内容

                           82C54
CHMOS PROGRAMMABLE INTERVAL TIMER

Y Compatible with all Intel and most                                           Y Three independent 16-bit counters
    other microprocessors
                                                                               Y Low Power CHMOS
Y High Speed ``Zero Wait State''                                                      ICC e 10 mA 8 MHz Count
    Operation with 8 MHz 8086 88 and                                                  frequency
    80186 188
                                                                               Y Completely TTL Compatible
Y Handles Inputs from DC
       10 MHz for 82C54-2                                                      Y Six Programmable Counter Modes

Y Available in EXPRESS                                                         Y Binary or BCD counting
       Standard Temperature Range
       Extended Temperature Range                                              Y Status Read Back Command

                                                                               Y Available in 24-Pin DIP and 28-Pin PLCC

The Intel 82C54 is a high-performance CHMOS version of the industry standard 8254 counter timer which is
designed to solve the timing control problems common in microcomputer system design It provides three
independent 16-bit counters each capable of handling clock inputs up to 10 MHz All modes are software
programmable The 82C54 is pin compatible with the HMOS 8254 and is a superset of the 8253

Six programmable timer modes allow the 82C54 to be used as an event counter elapsed time indicator
programmable one-shot and in many other applications

The 82C54 is fabricated on Intel's advanced CHMOS III technology which provides low power consumption
with performance equal to or greater than the equivalent HMOS product The 82C54 is available in 24-pin DIP
and 28-pin plastic leaded chip carrier (PLCC) packages

                                                                                                                                  231244 3
                                                                               PLASTIC LEADED CHIP CARRIER

                                                                   231244 1                                                    231244 2
                                                                               Diagrams are for pin reference only
        Figure 1 82C54 Block Diagram
                                                                                  Package sizes are not to scale
October 1994
                                                                                Figure 2 82C54 Pinout

                                                                                                               Order Number 231244-006
82C54

                              Table 1 Pin Description

   Symbol       Pin Number    Type                                            Function
   D7-D0
   CLK 0   DIP    PLCC
   OUT 0
   GATE 0  1-8    2-9         IO                       Data Bidirectional tri-state data bus lines
   GND
   OUT 1                                               connected to system data bus
   GATE 1
   CLK 1      9     10        I                        Clock 0 Clock input of Counter 0
   GATE 2    10     12
   OUT 2     11     13        O                        Output 0 Output of Counter 0
   CLK 2     12     14
   A1 A0     13     16        I                        Gate 0 Gate input of Counter 0
             14     17
   CS        15     18                                 Ground Power supply connection
             16     19
   RD        17     20        O                        Out 1 Output of Counter 1
   WR        18     21
   VCC     20-19  23-22       I                        Gate 1 Gate input of Counter 1
   NC
                              I                        Clock 1 Clock input of Counter 1

                              I                        Gate 2 Gate input of Counter 2

                              O                        Out 2 Output of Counter 2

                              I                        Clock 2 Clock input of Counter 2

                              I                        Address Used to select one of the three Counters

                                                       or the Control Word Register for read or write

                                                       operations Normally connected to the system

                                                       address bus

                                                       A1                 A0             Selects

                                                       0                  0          Counter 0

                                                       0                  1          Counter 1

                                                       1                  0          Counter 2

                                                       1                  1          Control Word Register

           21     24          I                        Chip Select A low on this input enables the 82C54

                                                       to respond to RD and WR signals RD and WR are

                                                       ignored otherwise

           22     26          I                        Read Control This input is low during CPU read

                                                       operations

           23     27          I                        Write Control This input is low during CPU write

                                                       operations

           24     28                                   Power a5V power supply connection

                  1 11 15 25                           No Connect

FUNCTIONAL DESCRIPTION                                 sired delay After the desired delay the 82C54 will
                                                       interrupt the CPU Software overhead is minimal and
General                                                variable length delays can easily be accommodated

The 82C54 is a programmable interval timer counter     Some of the other counter timer functions common
designed for use with Intel microcomputer systems      to microcomputers which can be implemented with
It is a general purpose multi-timing element that can  the 82C54 are
be treated as an array of I O ports in the system
software                                                Real time clock
                                                        Even counter
The 82C54 solves one of the most common prob-           Digital one-shot
lems in any microcomputer system the generation         Programmable rate generator
of accurate time delays under software control In-      Square wave generator
stead of setting up timing loops in software the pro-   Binary rate multiplier
grammer configures the 82C54 to match his require-      Complex waveform generator
ments and programs one of the counters for the de-      Complex motor controller

2
                                                                                     82C54

Block Diagram                                                                        CONTROL WORD REGISTER

DATA BUS BUFFER                                                                      The Control Word Register (see Figure 4) is selected
This 3-state bi-directional 8-bit buffer is used to in-                              by the Read Write Logic when A1 A0 e 11 If the
terface the 82C54 to the system bus (see Figure 3)                                   CPU then does a write operation to the 82C54 the
                                                                                     data is stored in the Control Word Register and is
                                                                                     interpreted as a Control Word used to define the
                                                                                     operation of the Counters

                                                                                     The Control Word Register can only be written to
                                                                                     status information is available with the Read-Back
                                                                                     Command

                                                                         231244 4                                                                           231244 5

    Figure 3 Block Diagram Showing Data Bus                                           Figure 4 Block Diagram Showing Control Word
      Buffer and Read Write Logic Functions                                                      Register and Counter Functions

READ WRITE LOGIC                                                                     COUNTER 0 COUNTER 1 COUNTER 2

The Read Write Logic accepts inputs from the sys-                                    These three functional blocks are identical in opera-
tem bus and generates control signals for the other                                  tion so only a single Counter will be described The
functional blocks of the 82C54 A1 and A0 select                                      internal block diagram of a single counter is shown
one of the three counters or the Control Word Regis-                                 in Figure 5
ter to be read from written into A ``low'' on the RD
input tells the 82C54 that the CPU is reading one of                                 The Counters are fully independent Each Counter
the counters A ``low'' on the WR input tells the                                     may operate in a different Mode
82C54 that the CPU is writing either a Control Word
or an initial count Both RD and WR are qualified by                                  The Control Word Register is shown in the figure it
CS RD and WR are ignored unless the 82C54 has                                        is not part of the Counter itself but its contents de-
been selected by holding CS low                                                      termine how the Counter operates

The WR and CLK signals should be synchronous
This is accomplished by using a CLK input signal to
the 82C54 counters which is a derivative of the sys-
tem clock source Another technique is to externally
synchronize the WR and CLK input signals This is
done by gating WR with CLK

                                                                                     3
82C54

                                                                                     stored in the CR and later transferred to the CE The
                                                                                     Control Logic allows one register at a time to be
                                                                                     loaded from the internal bus Both bytes are trans-
                                                                                     ferred to the CE simultaneously CRM and CRL are
                                                                                     cleared when the Counter is programmed In this
                                                                                     way if the Counter has been programmed for one
                                                                                     byte counts (either most significant byte only or least
                                                                                     significant byte only) the other byte will be zero
                                                                                     Note that the CE cannot be written into whenever a
                                                                                     count is written it is written into the CR

                                                                                     The Control Logic is also shown in the diagram CLK
                                                                                     n GATE n and OUT n are all connected to the out-
                                                                                     side world through the Control Logic

                                                                         231244 6  82C54 SYSTEM INTERFACE

  Figure 5 Internal Block Diagram of a Counter                                       The 82C54 is treated by the systems software as an
                                                                                     array of peripheral I O ports three are counters and
The status register shown in the Figure when                                         the fourth is a control register for MODE program-
latched contains the current contents of the Control                                 ming
Word Register and status of the output and null                                      Basically the select inputs A0 A1 connect to the A0
count flag (See detailed explanation of the Read-                                    A1 address bus signals of the CPU The CS can be
Back command )                                                                       derived directly from the address bus using a linear
                                                                                     select method Or it can be connected to the output
The actual counter is labelled CE (for ``Counting Ele-                               of a decoder such as an Intel 8205 for larger sys-
ment'') It is a 16-bit presettable synchronous down                                  tems
counter
                                                                                                                                                              231244 7
OLM and OLL are two 8-bit latches OL stands for
``Output Latch'' the subscripts M and L stand for                                               Figure 6 82C54 System Interface
``Most significant byte'' and ``Least significant byte''
respectively Both are normally referred to as one
unit and called just OL These latches normally ``fol-
low'' the CE but if a suitable Counter Latch Com-
mand is sent to the 82C54 the latches ``latch'' the
present count until read by the CPU and then return
to ``following'' the CE One latch at a time is enabled
by the counter's Control Logic to drive the internal
bus This is how the 16-bit Counter communicates
over the 8-bit internal bus Note that the CE itself
cannot be read whenever you read the count it is
the OL that is being read

Similarly there are two 8-bit registers called CRM
and CRL (for ``Count Register'') Both are normally
referred to as one unit and called just CR When a
new count is written to the Counter the count is

4
                                                                       82C54

OPERATIONAL DESCRIPTION                             Programming the 82C54

General                                             Counters are programmed by writing a Control Word
                                                    and then an initial count The control word format is
After power-up the state of the 82C54 is undefined  shown in Figure 7
The Mode count value and output of all Counters
are undefined                                       All Control Words are written into the Control Word
                                                    Register which is selected when A1 A0 e 11 The
How each Counter operates is determined when it is  Control Word itself specifies which Counter is being
programmed Each Counter must be programmed          programmed
before it can be used Unused counters need not be
programmed                                          By contrast initial counts are written into the Coun-
                                                    ters not the Control Word Register The A1 A0 in-
                                                    puts are used to select the Counter to be written
                                                    into The format of the initial count is determined by
                                                    the Control Word used

Control Word Format

A1 A0 e 11 CS e 0 RD e 1 WR e 0

                                      D7 D6 D5 D4 D3 D2 D1 D0
                                     SC1 SC0 RW1 RW0 M2 M1 M0 BCD

SC Select Counter                                   M MODE

SC1  SC0                                            M2       M1    M0

0    0             Select Counter 0                       0  0     0   Mode 0

0    1             Select Counter 1                       0  0     1   Mode 1

1    0             Select Counter 2                       X  1     0   Mode 2

1    1             Read-Back Command                      X  1     1   Mode 3
                   (See Read Operations)
                                                          1  0     0   Mode 4

RW Read Write                                             1  0     1   Mode 5
RW1 RW0
                                                    BCD      Binary Counter 16-bits
   0 0 Counter Latch Command (see Read                 0
                Operations)                            1     Binary Coded Decimal (BCD) Counter
                                                             (4 Decades)
   0 1 Read Write least significant byte only

   1 0 Read Write most significant byte only

   1 1 Read Write least significant byte first
                then most significant byte

NOTE Don't care bits (X) should be 0 to insure
compatibility with future Intel products

                   Figure 7 Control Word Format

                                                                                                 5
82C54

Write Operations                                        struction sequence is required Any programming
                                                        sequence that follows the conventions above is ac-
The programming procedure for the 82C54 is very         ceptable
flexible Only two conventions need to be remem-
bered                                                   A new initial count may be written to a Counter at
                                                        any time without affecting the Counter's pro-
1) For each Counter the Control Word must be            grammed Mode in any way Counting will be affected
    written before the initial count is written         as described in the Mode definitions The new count
                                                        must follow the programmed count format
2) The initial count must follow the count format
    specified in the Control Word (least significant    If a Counter is programmed to read write two-byte
    byte only most significant byte only or least sig-  counts the following precaution applies A program
    nificant byte and then most significant byte)       must not transfer control between writing the first
                                                        and second byte to another routine which also writes
Since the Control Word Register and the three           into that same Counter Otherwise the Counter will
Counters have separate addresses (selected by the       be loaded with an incorrect count
A1 A0 inputs) and each Control Word specifies the
Counter it applies to (SC0 SC1 bits) no special in-

       A1 A0                                                                         A1 A0

   Control Word Counter 0 1  1                          Control Word Counter 2 1     1

   LSB of count Counter 0 0  0                          Control Word Counter 1 1     1

   MSB of count Counter 0 0  0                          Control Word Counter 0 1     1

   Control Word Counter 1 1  1                          LSB of count Counter 2 1     0

   LSB of count Counter 1 0  1                          MSB of count Counter 2 1     0

   MSB of count Counter 1 0  1                          LSB of count Counter 1 0     1

   Control Word Counter 2 1  1                          MSB of count Counter 1 0     1

   LSB of count Counter 2 1  0                          LSB of count Counter 0 0     0

   MSB of count Counter 2 1  0                          MSB of count Counter 0 0     0

       A1 A0                                                                         A1 A0

   Control Word Counter 0 1  1                          Control Word Counter 1 1     1

   Counter Word Counter 1 1  1                          Control Word Counter 0 1     1

   Control Word Counter 2 1  1                          LSB of count Counter 1 0     1

   LSB of count Counter 2 1  0                          Control Word Counter 2 1     1

   LSB of count Counter 1 0  1                          LSB of count Counter 0 0     0

   LSB of count Counter 0 0  0                          MSB of count Counter 1 0     1

   MSB of count Counter 0 0  0                          LSB of count Counter 2 1     0

   MSB of count Counter 1 0  1                          MSB of count Counter 0 0     0

   MSB of count Counter 2 1  0                          MSB of count Counter 2 1     0

   NOTE
   In all four examples all counters are programmed to read write two-byte counts
   These are only four of many possible programming sequences

                                      Figure 8 A Few Possible Programming Sequences

Read Operations                                         Latch Command and the Read-Back Command
                                                        Each is explained below The first method is to per-
It is often desirable to read the value of a Counter    form a simple read operation To read the Counter
without disturbing the count in progress This is easi-  which is selected with the A1 A0 inputs the CLK
ly done in the 82C54                                    input of the selected Counter must be inhibited by
                                                        using either the GATE input or external logic Other-
There are three possible methods for reading the        wise the count may be in the process of changing
counters a simple read operation the Counter            when it is read giving an undefined result

6
                                                                                            82C54

COUNTER LATCH COMMAND                                      gramming operations of other Counters may be in-
                                                           serted between them
The second method uses the ``Counter Latch Com-
mand'' Like a Control Word this command is written         Another feature of the 82C54 is that reads and
to the Control Word Register which is selected             writes of the same Counter may be interleaved for
when A1 A0 e 11 Also like a Control Word the               example if the Counter is programmed for two byte
SC0 SC1 bits select one of the three Counters but          counts the following sequence is valid
two other bits D5 and D4 distinguish this command
from a Control Word                                                 1 Read least significant byte
                                                                    2 Write new least significant byte
A1 A0e11 CSe0 RDe1 WRe0                                             3 Read most significant byte
  D7 D6 D5 D4 D3 D2 D1 D0                                           4 Write new most significant byte
SC1 SC0 0 0 X X X X
                                                           If a Counter is programmed to read write two-byte
SC1 SC0 - specify counter to be latched                    counts the following precaution applies A program
                                                           must not transfer control between reading the first
SC1 SC0  Counter                                           and second byte to another routine which also reads
                                                           from that same Counter Otherwise an incorrect
0  0     0                                                 count will be read

0  1     1                                                 READ-BACK COMMAND

1  0     2                                                 The third method uses the Read-Back command
                                                           This command allows the user to check the count
1  1 Read-Back Command                                     value programmed Mode and current state of the
                                                           OUT pin and Null Count flag of the selected coun-
  D5 D4 - 00 designates Counter Latch Command              ter(s)

  X - don't care                                           The command is written into the Control Word Reg-
                                                           ister and has the format shown in Figure 10 The
  NOTE                                                     command applies to the counters selected by set-
  Don't care bits (X) should be 0 to insure compatibility  ting their corresponding bits D3 D2 D1 e 1
  with future Intel products
                                                           A0 A1 e 11 CS e 0 RD e 1 WR e 0
  Figure 9 Counter Latching Command Format
                                                           D7 D6 D5  D4  D3  D2             D1 D0
The selected Counter's output latch (OL) latches the
count at the time the Counter Latch Command is             1 1 COUNT STATUS CNT 2 CNT 1 CNT 0 0
received This count is held in the latch until it is read
by the CPU (or until the Counter is reprogrammed)          D5 0 e Latch count of selected counter(s)
The count is then unlatched automatically and the          D4 0 e Latch status of selected counter(s)
OL returns to ``following'' the counting element (CE)      D3 1 e Select counter 2
This allows reading the contents of the Counters           D2 1 e Select counter 1
``on the fly'' without affecting counting in progress      D1 1 e Select counter 0
Multiple Counter Latch Commands may be used to             D0 Reserved for future expansion must be 0
latch more than one Counter Each latched Coun-
ter's OL holds its count until it is read Counter Latch        Figure 10 Read-Back Command Format
Commands do not affect the programmed Mode of
the Counter in any way                                     The read-back command may be used to latch multi-
                                                           ple counter output latches (OL) by setting the
If a Counter is latched and then some time later           COUNT bit D5e0 and selecting the desired coun-
latched again before the count is read the second          ter(s) This single command is functionally equiva-
Counter Latch Command is ignored The count read            lent to several counter latch commands one for
will be the count at the time the first Counter Latch      each counter latched Each counter's latched count
Command was issued                                         is held until it is read (or the counter is repro-
                                                           grammed) That counter is automatically unlatched
With either method the count must be read accord-          when read but other counters remain latched until
ing to the programmed format specifically if the           they are read If multiple count read-back commands
Counter is programmed for two byte counts two              are issued to the same counter without reading the
bytes must be read The two bytes do not have to be
read one right after the other read or write or pro-

                                                                                                       7
82C54

count all but the first are ignored i e the count      THIS ACTION               CAUSES
which will be read is the count at the time the first  A Write to the control    Null counte1
read-back command was issued                                                     Null counte1
                                                          word register 1        Null counte0
The read-back command may also be used to latch        B Write to the count
status information of selected counter(s) by setting
STATUS bit D4e0 Status must be latched to be              register (CR) 2
read status of a counter is accessed by a read from    C New count is loaded
that counter
                                                         x into CE (CR CE)
The counter status format is shown in Figure 11 Bits
D5 through D0 contain the counter's programmed          1 Only the counter specified by the control word will
Mode exactly as written in the last Mode Control       have its null count set to 1 Null count bits of other
Word OUTPUT bit D7 contains the current state of       counters are unaffected
the OUT pin This allows the user to monitor the
counter's output via software possibly eliminating      2 If the counter is programmed for two-byte counts
some hardware from a system                            (least significant byte then most significant byte) null
                                                       count goes to 1 when the second byte is written

D7      D6 D5 D4 D3 D2 D1 D0                                       Figure 12 Null Count Operation

OUTPUT   NULL  RW1  RW0  M2  M1  M0  BCD               If multiple status latch operations of the counter(s)
        COUNT                                          are performed without reading the status all but the
                                                       first are ignored i e the status that will be read is
D7 1 e Out Pin is 1                                    the status of the counter at the time the first status
    0 e Out Pin is 0                                   read-back command was issued

D6 1 e Null count                                      Both count and status of the selected counter(s)
    0 e Count available for reading                    may be latched simultaneously by setting both
                                                       COUNT and STATUS bits D5 D4e0 This is func-
D5-D0 Counter Programmed Mode (See Figure 7)           tionally the same as issuing two separate read-back
                                                       commands at once and the above discussions ap-
        Figure 11 Status Byte                          ply here also Specifically if multiple count and or
                                                       status read-back commands are issued to the same
NULL COUNT bit D6 indicates when the last count        counter(s) without any intervening reads all but the
written to the counter register (CR) has been loaded   first are ignored This is illustrated in Figure 13
into the counting element (CE) The exact time this
happens depends on the Mode of the counter and is      If both count and status of a counter are latched the
described in the Mode Definitions but until the count  first read operation of that counter will return latched
is loaded into the counting element (CE) it can't be   status regardless of which was latched first The
read from the counter If the count is latched or read  next one or two reads (depending on whether the
before this time the count value will not reflect the  counter is programmed for one or two type counts)
new count just written The operation of Null Count     return latched count Subsequent reads return un-
is shown in Figure 12                                  latched count

                Command                       Description                                      Results
D7 D6 D5 D4 D3 D2 D1 D0
                                                                                 Count and status latched
1 1 0 0 0 0 1 0 Read back count and status of                                    for Counter 0
                                                  Counter 0

1 1 1 0 0 1 0 0 Read back status of Counter 1 Status latched for Counter 1

1 1 1 0 1 1 0 0 Read back status of Counters 2 1 Status latched for Counter
                                                                                                  2 but not Counter 1

1 1 0 1 1 0 0 0 Read back count of Counter 2                                     Count latched for Counter 2

1 1 0 0 0 1 0 0 Read back count and status of                                    Count latched for Counter 1
                                                  Counter 1                      but not status

1 1 1 0 0 0 1 0 Read back status of Counter 1                                    Command ignored status
                                                                                 already latched for Counter 1

                                            Figure 13 Read-Back Command Example
8
                                                             82C54

CS RD WR A1 A0                                              GATE e 1 enables counting GATE e 0 disables
  0 1 0 0 0 Write into Counter 0                             counting GATE has no effect on OUT
  0 1 0 0 1 Write into Counter 1
  0 1 0 1 0 Write into Counter 2                             After the Control Word and initial count are written to
  0 1 0 1 1 Write Control Word                               a Counter the initial count will be loaded on the next
  0 0 1 0 0 Read from Counter 0                              CLK pulse This CLK pulse does not decrement the
  0 0 1 0 1 Read from Counter 1                              count so for an initial count of N OUT does not go
  0 0 1 1 0 Read from Counter 2                              high until N a 1 CLK pulses after the initial count is
  0 0 1 1 1 No-Operation (3-State)                           written
  1 X X X X No-Operation (3-State)
  0 1 1 X X No-Operation (3-State)                           If a new count is written to the Counter it will be
                                                             loaded on the next CLK pulse and counting will con-
   Figure 14 Read Write Operations Summary                   tinue from the new count If a two-byte count is writ-
                                                             ten the following happens
Mode Definitions
                                                             1) Writing the first byte does not disable counting
The following are defined for use in describing the             OUT is set low immediately (no clock pulse re-
operation of the 82C54                                          quired)

   CLK PULSE a rising edge then a falling edge in            2) Writing the second byte allows the new count to
                     that order of a Counter's CLK input        be loaded on the next CLK pulse

   TRIGGER a rising edge of a Counter's GATE in-             3) When there is a count in progress writing a new
                  put                                           LSB before the counter has counted down to 0
                                                                and rolled over to FFFFh WILL stop the counter
   COUNTER LOADING the transfer of a count from                 However if the LSB is loaded AFTER the counter
                                 the CR to the CE (refer to     has rolled over to FFFFh so that an MSB now
                                 the ``Functional Descrip-      exists in the counter then the counter WILL NOT
                                 tion'')                        stop

                                                             This allows the counting sequence to be synchroniz-
                                                             ed by software Again OUT does not go high until N
                                                             a 1 CLK pulses after the new count of N is written

MODE 0 INTERRUPT ON TERMINAL COUNT

Mode 0 is typically used for event counting After the
Control Word is written OUT is initially low and will
remain low until the Counter reaches zero OUT then
goes high and remains high until a new count or a
new Mode 0 Control Word is written into the Coun-
ter

                                                             9
82C54

If an initial count is written while GATE e 0 it will                                MODE 1 HARDWARE RETRIGGERABLE
still be loaded on the next CLK pulse When GATE                                      ONE-SHOT
goes high OUT will go high N CLK pulses later no
CLK pulse is needed to load the Counter as this has                                  OUT will be initially high OUT will go low on the CLK
already been done                                                                    pulse following a trigger to begin the one-shot pulse
                                                                                     and will remain low until the Counter reaches zero
                                                                                     OUT will then go high and remain high until the CLK
                                                                                     pulse after the next trigger

                                                                                     After writing the Control Word and initial count the
                                                                                     Counter is armed A trigger results in loading the
                                                                                     Counter and setting OUT low on the next CLK pulse
                                                                                     thus starting the one-shot pulse An initial count of N
                                                                                     will result in a one-shot pulse N CLK cycles in dura-
                                                                                     tion The one-shot is retriggerable hence OUT will
                                                                                     remain low for N CLK pulses after any trigger The
                                                                                     one-shot pulse can be repeated without rewriting the
                                                                                     same count into the counter GATE has no effect on
                                                                                     OUT

                                                                                     If a new count is written to the Counter during a one-
                                                                                     shot pulse the current one-shot is not affected un-
                                                                                     less the Counter is retriggered In that case the
                                                                                     Counter is loaded with the new count and the one-
                                                                                     shot pulse continues until the new count expires

                                                                         231244 8                    231244 9

  NOTE                                                                               Figure 16 Mode 1
  The Following Conventions Apply To All Mode Timing
  Diagrams
  1 Counters are programmed for binary (not BCD)
  counting and for Reading Writing least significant byte
  (LSB) only
  2 The counter is always selected (CS always low)
  3 CW stands for ``Control Word'' CW e 10 means a
  control word of 10 hex is written to the counter
  4 LSB stands for ``Least Significant Byte'' of count
  5 Numbers below diagrams are count values
  The lower number is the least significant byte
  The upper number is the most significant byte Since
  the counter is programmed to Read Write LSB only
  the most significant byte cannot be read
  N stands for an undefined count
  Vertical lines show transitions between count values

                      Figure 15 Mode 0

10
                                                                                     82C54

MODE 2 RATE GENERATOR                                                                Writing a new count while counting does not affect
This Mode functions like a divide-by-N counter It is                                 the current counting sequence If a trigger is re-
typicially used to generate a Real Time Clock inter-                                 ceived after writing a new count but before the end
rupt OUT will initially be high When the initial count                               of the current period the Counter will be loaded with
has decremented to 1 OUT goes low for one CLK                                        the new count on the next CLK pulse and counting
pulse OUT then goes high again the Counter re-                                       will continue from the new count Otherwise the
loads the initial count and the process is repeated                                  new count will be loaded at the end of the current
Mode 2 is periodic the same sequence is repeated                                     counting cycle In mode 2 a COUNT of 1 is illegal
indefinitely For an initial count of N the sequence
repeats every N CLK cycles                                                           MODE 3 SQUARE WAVE MODE
GATE e 1 enables counting GATE e 0 disables
counting If GATE goes low during an output pulse                                     Mode 3 is typically used for Baud rate generation
OUT is set high immediately A trigger reloads the                                    Mode 3 is similar to Mode 2 except for the duty cycle
Counter with the initial count on the next CLK pulse                                 of OUT OUT will initially be high When half the ini-
OUT goes low N CLK pulses after the trigger Thus                                     tial count has expired OUT goes low for the remain-
the GATE input can be used to synchronize the                                        der of the count Mode 3 is periodic the sequence
Counter                                                                              above is repeated indefinitely An initial count of N
After writing a Control Word and initial count the                                   results in a square wave with a period of N CLK
Counter will be loaded on the next CLK pulse OUT                                     cycles
goes low N CLK Pulses after the initial count is writ-
ten This allows the Counter to be synchronized by                                    GATE e 1 enables counting GATE e 0 disables
software also                                                                        counting If GATE goes low while OUT is low OUT is
                                                                                     set high immediately no CLK pulse is required A
                                                                        231244 10  trigger reloads the Counter with the initial count on
  NOTE                                                                               the next CLK pulse Thus the GATE input can be
  A GATE transition should not occur one clock prior to                              used to synchronize the Counter
  terminal count
                                                                                     After writing a Control Word and initial count the
                      Figure 17 Mode 2                                               Counter will be loaded on the next CLK pulse This
                                                                                     allows the Counter to be synchronized by software
                                                                                     also

                                                                                     Writing a new count while counting does not affect
                                                                                     the current counting sequence If a trigger is re-
                                                                                     ceived after writing a new count but before the end
                                                                                     of the current half-cycle of the square wave the
                                                                                     Counter will be loaded with the new count on the
                                                                                     next CLK pulse and counting will continue from the
                                                                                     new count Otherwise the new count will be loaded
                                                                                     at the end of the current half-cycle

                                                                                     Mode 3 is implemented as follows

                                                                                     Even counts OUT is initially high The initial count is
                                                                                     loaded on one CLK pulse and then is decremented
                                                                                     by two on succeeding CLK pulses When the count
                                                                                     expires OUT changes value and the Counter is re-
                                                                                     loaded with the initial count The above process is
                                                                                     repeated indefinitely

                                                                                     Odd counts OUT is initially high The initial count
                                                                                     minus one (an even number) is loaded on one CLK
                                                                                     pulse and then is decremented by two on succeed-
                                                                                     ing CLK pulses One CLK pulse after the count ex-
                                                                                     pires OUT goes low and the Counter is reloaded
                                                                                     with the initial count minus one Succeeding CLK
                                                                                     pulses decrement the count by two When the count
                                                                                     expires OUT goes high again and the Counter is
                                                                                     reloaded with the initial count minus one The above
                                                                                     process is repeated indefinitely So for odd counts

                                                                                                                                                        11
82C54

OUT will be high for (N a 1) 2 counts and low for                                 1) Writing the first byte has no effect on counting
(N b1) 2 counts                                                                   2) Writing the second byte allows the new count to

                                                                                     be loaded on the next CLK pulse

                                                                                  This allows the sequence to be ``retriggered'' by
                                                                                  software OUT strobes low Na1 CLK pulses after
                                                                                  the new count of N is written

                                                                     231244 11

NOTE
A GATE transition should not occur one clock prior to
terminal count

                    Figure 18 Mode 3

MODE 4 SOFTWARE TRIGGERED STROBE                                                                    231244 12

OUT will be initially high When the initial count ex-                             Figure 19 Mode 4
pires OUT will go low for one CLK pulse and then
go high again The counting sequence is ``triggered''                              MODE 5 HARDWARE TRIGGERED STROBE
by writing the initial count                                                      (RETRIGGERABLE)

GATE e 1 enables counting GATE e 0 disables                                       OUT will initially be high Counting is triggered by a
counting GATE has no effect on OUT                                                rising edge of GATE When the initial count has ex-
                                                                                  pired OUT will go low for one CLK pulse and then
After writing a Control Word and initial count the                                go high again
Counter will be loaded on the next CLK pulse This
CLK pulse does not decrement the count so for an
initial count of N OUT does not strobe low until
N a 1 CLK pulses after the initial count is written

If a new count is written during counting it will be
loaded on the next CLK pulse and counting will con-
tinue from the new count If a two-byte count is writ-
ten the following happens

12
                                                                                                  82C54

After writing the Control Word and initial count the    Signal     Low              Rising        High
counter will not be loaded until the CLK pulse after a  Status  Or Going
trigger This CLK pulse does not decrement the           Modes
count so for an initial count of N OUT does not                    Low
strobe low until Na1 CLK pulses after a trigger
                                                        0       Disables                          Enables
A trigger results in the Counter being loaded with the                                            counting
initial count on the next CLK pulse The counting                counting
sequence is retriggerable OUT will not strobe low
for N a 1 CLK pulses after any trigger GATE has         1                       1) Initiates
no effect on OUT
                                                                                   counting
If a new count is written during counting the current
counting sequence will not be affected If a trigger                             2) Resets output
occurs after the new count is written but before the
current count expires the Counter will be loaded                                   after next
with the new count on the next CLK pulse and
counting will continue from there                                                  clock

                                                        2       1) Disables

                                                                counting           Initiates      Enables
                                                                                   counting       counting
                                                                2) Sets output

                                                                immediately

                                                                high

                                                        3       1) Disables

                                                                counting           Initiates      Enables
                                                                                   counting       counting
                                                                2) Sets output

                                                                immediately

                                                                high

                                                        4       Disables                          Enables
                                                                                                  counting
                                                                counting

                                                        5                           Initiates

                                                                                   counting

                                                        Figure 21 Gate Pin Operations Summary

                                                                MODE           MIN   MAX
                                                                             COUNT  COUNT

                                                                0               1         0

                                                                1               1         0

                                                                2               2         0

                                                                3               2         0

                                                                4               1         0

                                                        NOTE
                                                        0 is equivalent to 216 for binary counting and 104 for

                                                        BCD counting

                                                        Figure 22 Minimum and Maximum initial Counts

                  231244 13

Figure 20 Mode 5

                                                                                                        13
82C54

Operation Common to All Modes                              high logic level does not have to be maintained until
                                                           the next rising edge of CLK Note that in Modes 2
Programming                                                and 3 the GATE input is both edge- and level-sensi-
                                                           tive In Modes 2 and 3 if a CLK source other than
When a Control Word is written to a Counter all            the system clock is used GATE should be pulsed
Control Logic is immediately reset and OUT goes to         immediately following WR of a new count value
a known initial state no CLK pulses are required for
this                                                       COUNTER

GATE                                                       New counts are loaded and Counters are decre-
                                                           mented on the falling edge of CLK
The GATE input is always sampled on the rising
edge of CLK In Modes 0 2 3 and 4 the GATE input            The largest possible initial count is 0 this is equiva-
is level sensitive and the logic level is sampled on       lent to 216 for binary counting and 104 for BCD
the rising edge of CLK In Modes 1 2 3 and 5 the            counting
GATE input is rising-edge sensitive In these Modes
a rising edge of GATE (trigger) sets an edge-sensi-        The Counter does not stop when it reaches zero In
tive flip-flop in the Counter This flip-flop is then sam-  Modes 0 1 4 and 5 the Counter ``wraps around'' to
pled on the next rising edge of CLK the flip-flop is       the highest count either FFFF hex for binary count-
reset immediately after it is sampled In this way a        ing or 9999 for BCD counting and continues count-
trigger will be detected no matter when it occurs a        ing Modes 2 and 3 are periodic the Counter reloads
                                                           itself with the initial count and continues counting
                                                           from there

14
                                                                                                    82C54

ABSOLUTE MAXIMUM RATINGS                               NOTICE This is a production data sheet The specifi-
                                                       cations are subject to change without notice
Ambient Temperature Under Bias           0 C to 70 C
                                                       WARNING Stressing the device beyond the ``Absolute
Storage Temperature              b65 to a150 C        Maximum Ratings'' may cause permanent damage
                                                      These are stress ratings only Operation beyond the
Supply Voltage                   b0 5 to a8 0V        ``Operating Conditions'' is not recommended and ex-
                                                      tended exposure beyond the ``Operating Conditions''
Operating Voltage                      a4V to a7V     may affect device reliability

Voltage on any Input             GND b2V to a6 5V

Voltage on any Output GNDb0 5V to VCC a 0 5V

Power Dissipation                           1 Watt

D C CHARACTERISTICS

(TAe0 C to 70 C VCCe5Vg 10% GNDe0V) (TA e b40 C to a85 C for Extended Temperature)

Symbol                Parameter             Min       Max           Units      Test Conditions

VIL        Input Low Voltage                b0 5      08              V
VIH
VOL        Input High Voltage                20       VCC a 0 5       V
VOH
           Output Low Voltage                         04              V    IOL e 2 5 mA
IIL
IOFL       Output High Voltage                30                      V    IOH e b2 5 mA
ICC                                      VCC b 0 4
                                                                      V    IOH e b100 mA

           Input Load Current                         g2 0            mA VINeVCC to 0V

           Output Float Leakage Current               g 10            mA VOUTeVCC to 0 0V

           VCC Supply Current                         20              mA   Clk Freqe         8MHz 82C54

                                                                                          10MHz 82C54-2

ICCSB      VCC Supply Current-Standby                 10              mA CLK Freq e DC

                                                                           CS e VCC
                                                                           All Inputs Data Bus VCC
                                                                           All Outputs Floating

ICCSB1 VCC Supply Current-Standby                     150             mA CLK Freq e DC

                                                                           CS e VCC All Other Inputs
                                                                           I O Pins e VGND Outputs Open

CIN       Input Capacitance                          10              pF fc e 1 MHz
CI O       I O Capacitance
COUT       Output Capacitance                         20              pF Unmeasured pins

                                                      20              pF returned to GND(5)

A C CHARACTERISTICS

(TA e 0 C to 70 C VCC e 5V g10% GND e0V) (TA e b40 C to a85 C for Extended Temperature)

BUS PARAMETERS (Note 1)
READ CYCLE

      Symbol                     Parameter                            82C54-2                Units

                                                                 Min           Max             ns
                                                                                               ns
      tAR             v Address Stable Before RD                 30                            ns
                                                                                               ns
      tSR             v CS Stable Before RD                      0                             ns
                                                                                               ns
      tRA             u Address Hold Time After RD               0                             ns
                                                                                               ns
      tRR             RD Pulse Width                             95

      tRD             v Data Delay from RD                                     85

      tAD             Data Delay from Address                                  185

      tDF             u RD to Data Floating                      5             65

      tRV             Command Recovery Time                      165

NOTE
1 AC timings measured at VOH e 2 0V VOL e 0 8V

                                                                                                    15
82C54

A C CHARACTERISTICS (Continued)

WRITE CYCLE     Parameter                              82C54-2            Units
       Symbol
                                                                            ns
                                              Min                    Max    ns
                                                                            ns
    tAW         v Address Stable Before WR         0                        ns
                                                                            ns
    tSW         v CS Stable Before WR              0                        ns
                                                                            ns
    tWA         u Address Hold Time After WR       0

    tWW         WR Pulse Width                     95

    tDW         u Data Setup Time Before WR        95

    tWD         u Data Hold Time After WR          0

    tRV         Command Recovery Time         165

CLOCK AND GATE             Parameter                   82C54-2            Units

       Symbol   Clock Period                  Min               Max         ns
                High Pulse Width                                            ns
       tCLK     Low Pulse Width               100                    DC     ns
       tPWH     Clock Rise Time                                             ns
       tPWL     Clock Fall Time               30(3)                         ns
       TR       Gate Width High                                             ns
       tF       Gate Width Low                50(3)                         ns
       tGW                                                                  ns
       tGL      u Gate Setup Time to CLK                             25     ns
       tGS      u Gate Hold Time After CLK                                  ns
       tGH      v Output Delay from CLK                              25     ns
       TOD      v Output Delay from Gate                                    ns
       tODG                                   50                            ns
       tWC      CLK Delay for Loading(4)                                    ns
       tWG      Gate Delay for Sampling(4)    50                            ns
       tWO      OUT Delay from Mode Write
       tCL      CLK Set Up for Count Latch    40

                                              50(2)

                                                                100

                                                                100

                                              0                      55

                                              b5                     40

                                                                240

                                              b40                    40

NOTES

2 In Modes 1 and 5 triggers are sampled on each rising clock edge A second trigger within 70 ns for the 82C54-2 of the

rising clock edge may not be detected

3 Low-going glitches that violate tPWH tPWL may cause errors requiring counter reprogramming
4 Except for Extended Temp See Extended Temp A C Characteristics below

5 Sampled not 100% tested TA e 25 C
6 If CLK present at TWC min then Count equals Na2 CLK pulses TWC max equals Count Na1 CLK pulse TWC min to
TWC max count will be either Na1 or Na2 CLK pulses
7 In Modes 1 and 5 if GATE is present when writing a new Count value at TWG min Counter will not be triggered at TWG
max Counter will be triggered

8 If CLK present when writing a Counter Latch or ReadBack Command at TCL min CLK will be reflected in count value
latched at TCL max CLK will not be reflected in the count value latched Writing a Counter Latch or ReadBack Command
between TCL min and TWL max will result in a latched count vallue which is g one least significant bit

EXTENDED TEMPERATURE (TA e b40 C to a85 C for Extended Temperature)

    Symbol      Parameter                             82C54-2             Units

                                              Min               Max         ns
                                                                            ns
    tWC         CLK Delay for Loading         b25               25

    tWG         Gate Delay for Sampling       b25               25

16
WAVEFORMS                   82C54

WRITE        231244 14
              231244 15
READ       231244 16

RECOVERY                             17
82C54
CLOCK AND GATE

A C TESTING INPUT OUTPUT WAVEFORM                                                                                                                            231244 17
                                                                                                                           Last byte of count being written
   INPUT OUTPUT
                                                                                     A C TESTING LOAD CIRCUIT

                                                                        231244 18                                          231244 19
   A C Testing Inputs are driven at 2 4V for a logic ``1'' and 0 45V
   for a logic ``0 '' Timing measurements are made at 2 0V for a logic               CL e 150 pF
   ``1'' and 0 8V for a logic ``0 ''                                                 CL includes jig capacitance

REVISION SUMMARY

The following list represents the key differences be-
tween Rev 005 and 006 of the 82C54 Data Sheet
1 References to and specifications for the 8 MHz

   82C54 are removed Only the 10 MHz 82C52-2
   remains in production

18
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