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78P2351-IGT/F

器件型号:78P2351-IGT/F
器件类别:热门应用    无线/射频/通信   
厂商名称:Teridian Semiconductor Corporation
厂商官网:http://www.teridian.com/
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器件描述

TRANSCEIVER, PQFP100

收发器, PQFP100

参数
78P2351-IGT/F功能数量 1
78P2351-IGT/F端子数量 100
78P2351-IGT/F最大工作温度 85 Cel
78P2351-IGT/F最小工作温度 -40 Cel
78P2351-IGT/F额定供电电压 3.3 V
78P2351-IGT/F加工封装描述 铅 FREE, LQFP-100
78P2351-IGT/F状态 TRANSFERRED
78P2351-IGT/F包装形状 SQUARE
78P2351-IGT/F包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
78P2351-IGT/F表面贴装 Yes
78P2351-IGT/F端子形式 GULL WING
78P2351-IGT/F端子间距 0.5000 mm
78P2351-IGT/F端子位置
78P2351-IGT/F包装材料 塑料/环氧树脂
78P2351-IGT/F温度等级 INDUSTRIAL
78P2351-IGT/F同步数字系列应用 SDH Application
78P2351-IGT/F通信类型 收发器

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78P2351-IGT/F器件文档内容

DESCRIPTION                                                                                 78P2351
                                                                                  Single Channel
The 78P2351 is Teridian's second generation Line                         OC-3/ STM1-E/ E4 LIU
Interface Unit (LIU) for 155 Mbps (OC-3, STS-3, or
STM-1) and 140 Mbps PDH (E4) telecom interfaces.                           DATA SHEET
The device is a single chip solution that includes an
integrated CDR in the transmit path for flexible NRZ                                               SEPTEMBER 2006
to CMI conversion.
                                                       FEATURES
The device can interface to 75 coaxial cable using
                                                       ITU-T G.703 compliant cable driver for 139.264
CMI coding or directly to a fiber optics transceiver        Mbps or 155.52 Mbps CMI-coded coax
module using NRZ coding. The 78P2351 is                     transmission
compliant with all respective ANSI, ITU-T, and
Telcordia standards for jitter tolerance, generation,   Integrated adaptive CMI equalizer and CDR in
and transfer.                                               receive path handles over 12.7dB of cable loss

APPLICATIONS                                           Serial, LVPECL-compatible system interface
                                                            with integrated CRU in transmit path for flexible
Central Office Interconnects                              NRZ to CMI conversion.
DSLAMs
Add Drop Multiplexers (ADMs)                         4-bit parallel CMOS system interface with
PDH/SDH test equipment                                    master and slave Tx clock modes.
Multi Service Switches
Digital Microwave Radios                              Selectable LVPECL compatible NRZ media
                                                            interface for 155.52 Mbps optical transmission.

                                                       Configurable via HW control pins or 4-wire serial
                                                            interface

                                                       Compliant with ANSI T1.105.03-1994; ITU-T
                                                            G.751, G.813, G.823, G.825, G.958; and
                                                            Telcordia GR-253-CORE for jitter performance.

                                                       Receiver Loss of Signal (LOS) detection
                                                            compatible with ITU-T G.783

                                                       Operates from a single 3.3V supply
                                                       100-pin JEDEC LQFP

BLOCK DIAGRAM

   SIDP/N      Lock Detect           FIFO                CMI                                 ECLP/N
                Tx CDR                                 Encoder                               TXCKP/N
SICKP/N                                                                                     CMI2P/N
      PICK                           PMOD, SMOD[1:0], PAR                                    CMIP/N

  PI[3:0]D                                                                            RLBK,  RXP/N
   PTOCK                                                                              RDSL

SOCKP/N                        CMI     Rx CDR                   Adaptive
  SODP/N                    Decoder  Lock Detect                   Eq.
PO[3:0]D
     POCK                                                  CMI

                                                                          LOS Detect  LLBK

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                                                                                                                 78P2351
                                                                                                        Single Channel
                                                                                              OC-3/ STM1-E/ E4 LIU

TABLE OF CONTENTS ................................................................................................. 2

FUNCTIONAL DESCRIPTION........................................................................................ 4

     MODE SELECTION................................................................................................................................4
     REFERENCE CLOCK ............................................................................................................................4
     RECEIVER OPERATION .......................................................................................................................4

          Receiver Monitor Mode ..................................................................................................................4
          Receive Loss of Signal ..................................................................................................................5
          Receive Loss of Lock.....................................................................................................................5
     TRANSMITTER OPERATION ................................................................................................................5
          Synchronous (Re-timing) Tx Serial Modes ..................................................................................5
          Plesiochronous Tx Serial Modes ..................................................................................................6
          Synchronous Parallel Modes ........................................................................................................6
          Transmit FIFO Description ............................................................................................................6
          Transmit Driver ...............................................................................................................................7
          Transmit Monitor Mode..................................................................................................................7
          Clock Synthesizer...........................................................................................................................7
          Transmit Backplane Equalizer ......................................................................................................7
          Transmit Loss of Lock ...................................................................................................................7
     POWER-DOWN FUNCTION .................................................................................................................7
     LOOPBACK MODES .............................................................................................................................8
     POWER-ON RESET ..............................................................................................................................8
     SERIAL CONTROL INTERFACE .........................................................................................................9
     PROGRAMMABLE INTERRUPTS ........................................................................................................9

REGISTER DESCRIPTION........................................................................................... 10

     REGISTER ADDRESSING...................................................................................................................10
     REGISTER TABLE...............................................................................................................................10
     LEGEND ...............................................................................................................................................11
     GLOBAL REGISTERS .........................................................................................................................11

          ADDRESS 0-0: MASTER CONTROL REGISTER .......................................................................11
          ADDRESS 0-1: INTERRUPT CONTROL REGISTER..................................................................12
          ADDRESS 0-2: I/O CONTROL REGISTER .................................................................................12
     PORT-SPECIFIC REGISTERS ............................................................................................................13
          ADDRESS 1-0: MODE CONTROL REGISTER ...........................................................................13
          ADDRESS 1-1: SIGNAL CONTROL REGISTER.........................................................................14
          ADDRESS 1-2: ADVANCED TX CONTROL REGISTER 1 .........................................................15
          ADDRESS 1-3: ADVANCED TX CONTROL REGISTER 0 .........................................................15
          ADDRESS 1-4: MODE CONTROL REGISTER 2 ........................................................................15
          ADDRESS 1-5: STATUS MONITOR REGISTER.........................................................................16

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                                                                           78P2351
                                                                 Single Channel
                                                        OC-3/ STM1-E/ E4 LIU

TABLE OF CONTENTS (continued)

PIN DESCRIPTION ....................................................................................................... 17

     LEGEND ...............................................................................................................................................17
     TRANSMITTER PINS ...........................................................................................................................17
     RECEIVER PINS ..................................................................................................................................18
     REFERENCE AND STATUS PINS ......................................................................................................19
     CONTROL PINS ..................................................................................................................................20
     SERIAL-PORT PINS ............................................................................................................................22
     POWER AND GROUND PINS .............................................................................................................22

ELECTRICAL SPECIFICATIONS ................................................................................. 23

  ABSOLUTE MAXIMUM RATINGS..........................................................................................................23
  RECOMMENDED OPERATING CONDITIONS ......................................................................................23
  DC CHARACTERISTICS.........................................................................................................................23
  ANALOG PINS CHARACTERISTICS.....................................................................................................24
  DIGITAL I/O CHARACTERISTICS..........................................................................................................24

          Pins of type CI, CIU, CID................................................................................................................24
          Pins of type CIT ..............................................................................................................................24
          Pins of type CIS ..............................................................................................................................24
          Pins of type CO and COZ...............................................................................................................25
          Pins of type PO...............................................................................................................................25
          Pins of type PI.................................................................................................................................25
          Pins of type OD...............................................................................................................................25
  SERIAL-PORT TIMING CHARACTERISTICS........................................................................................26
  TRANSMITTER TIMING CHARACTERISTICS ......................................................................................27
  TIMING DIAGRAM: Transmitter Waveforms .......................................................................................27
  REFERENCE CLOCK CHARACTERISTICS..........................................................................................28
  RECEIVER TIMING CHARACTERISTICS..............................................................................................28
  TIMING DIAGRAM: Receive Waveforms ............................................................................................28
  TRANSMITTER SPECIFICATIONS FOR CMI INTERFACE .................................................................29
  TRANSMITTER OUTPUT JITTER ..........................................................................................................34
  RECEIVER SPECIFICATIONS FOR CMI INTERFACE (Transformer-coupled)..................................35
  RECEIVER JITTER TOLERANCE ..........................................................................................................36
  RECEIVER JITTER TRANSFER FUNCTION .........................................................................................38
  CMI MODE LOSS OF SIGNAL CONDITION ..........................................................................................39

APPLICATION INFORMATION .................................................................................... 39

  EXTERNAL COMPONENTS ...................................................................................................................39
  (CMI) TRANSFORMER SPECIFICATIONS............................................................................................39
  THERMAL INFORMATION .....................................................................................................................39

MECHANICAL SPECIFICATIONS ............................................................................... 40
PACKAGE INFORMATION .......................................................................................... 41
ORDERING INFORMATION ............................................................................................................41

Revision History ........................................................................................................................................42

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                                                                                            78P2351
                                                                                  Single Channel
                                                                         OC-3/ STM1-E/ E4 LIU

FUNCTIONAL DESCRIPTION                                  The frequency of this reference input is controlled by
                                                        the rate selection and the CKSL control pin or
The 78P2351 contains all the necessary transmit         register bit.
and receive circuitry for connection between
139.264Mbps and 155.52Mbps line interfaces and          CKSL pin              Reference Frequency
the digital universe. The chip is controllable through                   SDO_E4 low SDO_E4 high
pins or serial port register settings.                  Low
                                                        Float            19.44MHz     17.408MHz
     In hardware mode (pin control) the SPSL pin        High             77.76MHz           N/A
     must be low.                                       CKSL[1:0] bits   155.52MHz
                                                        00                E4 bit = 0  139.264MHz
     In software mode (SPSL pin high), control pins     10               19.44MHz      E4 bit = 1
     are disabled and the 78P2351 must be               11               77.76MHz     17.408MHz
     configured via the 4-wire serial port.                              155.52MHz          N/A

MODE SELECTION                                                                        139.264MHz

The SDO_E4 pin or E4 register bit determines which      RECEIVER OPERATION
rate the device operates in according to the table
below. This control combined with CKSL also             The receiver accepts serial data, at 155.52Mbps or
selects the reference clock frequency.                  139.264Mbps from the RXP/N inputs. In CMI mode,
                                                        the input is differentially terminated with 75 and
Rate                SDO_E4 pin   E4 bit                 transformer-coupled to a coaxial connector. In Fiber
E4                  High         1                      (NRZ) mode, the input is differentially terminated
STM-1, STS-3, OC-3  Low          0                      with 100 and AC-coupled to an optical transceiver
                                                        module. For board designs utilizing both coax and
The SEN_CMI pin or CMI register bit enables the         fiber media options, an analog switch or mechanical
CMI encoder/decoder and selects one of two media        relay is required to switch between the different
for reception and transmission: 75 coaxial cable in     terminations and media paths.
CMI coding or optical fiber in Fiber (NRZ) mode.
                                                        The recovered CMI signal first enters an AGC and
Media (coding)      SEN_CMI pin  CMI bit                anadaptive equalizer designed to overcome inter-
75 Coax (CMI)       High         1                      symbol interference caused by long cable lengths.
Fiber (NRZ)         Low          0                      The variable gain differential amplifier automatically
                                                        controls the gain to maintain a constant voltage level
The SDI_PAR pin or PAR register bit selects the         output regardless of the input voltage level. Note
interface to the framer to be 4-bit parallel CMOS or    that in Fiber (NRZ) mode, the input signals bypass
serial LVPECL. For each interface there are             the adaptive equalizer.
different transmit timing modes available. See
TRANSMITTER OPERATION section for more info.            The outputs of the data comparators are connected
                                                        to the clock recovery circuits. The clock recovery
REFERENCE CLOCK                                         system employs a Delay Locked Loop (DLL), which
                                                        uses a reference frequency derived from the clock
The 78P2351 requires a reference clock supplied to      applied to the CKREFP/N pins.
the CKREFP/N pins. This reference clock is used
for clock recovery in the Rx DLL and Tx DLL. It is      In serial mode, the clock and data are decoded and
also used for transmit re-timing in the synchronous     transmitted through the LVPECL drivers. In parallel
transmit modes. Refer to the TRANSMITTER                mode, the data is decoded and converted into four
OPERATION section for timing requirements during        bit parallel segments before being transmitted
synchronous (re-timing) transmit modes.                 through the CMOS drivers. Note that in Fiber (NRZ)
                                                        mode, the CMI decoder is bypassed.
For reference frequencies of 77.76MHz or lower, the
device accepts a single ended CMOS clock at             Receiver Monitor Mode
CKREFP (with CKREFN grounded). For reference            In CMI mode, the SCK_MON pin or MON register bit
frequencies of 139.264 or 155.52MHz, the device         enables the receiver's monitor mode which adds
accepts a differential LVPECL clock input at            approximately 20dB of flat gain to the receive signal
CKREFP/N.                                               before equalization. Rx Monitor Mode can handle
                                                        20dB of flat loss typical of monitoring points with up
                                                        to 6dB of cable loss. Note that Loss of Signal
                                                        detection is disabled during Rx Monitor Mode.

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                                                                                                        78P2351
                                                                                              Single Channel
                                                                                     OC-3/ STM1-E/ E4 LIU

Receive Loss of Signal                                  Each of the serial NRZ transmit timing modes can be
The 78P2351 includes a Loss of Signal (LOS)             configured in HW mode or SW mode as shown in
detector. When the peak value of the received           the table below.
signal is less than approximately 19dB below
nominal for approximately 110 UI, Receive Loss of       Serial          HW Control Pins SW Control Bits
Signal is asserted. The Rx LOS signal is cleared        Mode
when the received signal is greater than                                SDI_PAR CKMODE PAR SMOD[1:0]
approximately 18dB below nominal for 110 UI.
                                                        Synchronous        Low                                     Low               0       00
In ECL mode, the LOS signal will be asserted when       clock + data
there are no transitions for longer than 2.3s. The
signal is cleared when there are more than 4            Synchronous        Low                                     Floating          0       10
transitions in 32 UI. It is generally recommended to    data only
use the LOS status signal from the optical
transceiver module.                                     Plesiochronous     Low                                     High              0       01
                                                        data only
During Rx LOS conditions, the receive clock will
remain on the last phase tap of the Rx DLL              Loop-timing        n/a                                     n/a               X       11
outputting a stable clock while the receive data
outputs are squelched and held at logic `0'.            Synchronous (Re-timing) Tx Serial Modes
                                                        In Figure 1, serial NRZ transmit data is input to the
     Note: Rx Loss of Signal detection is disabled      SIDP/N pins at LVPECL levels. By default, the data
     during Local Loopback and Receive Monitor          is latched in on the rising edge of SICKP. An
     Modes.                                             integrated FIFO decouples the on chip and off chip
                                                        clocks and re-clocks the data using a clean
Receive Loss of Lock                                    synthesized clock generated from the provided
The 78P2351 includes an optional Receiver Loss of       reference clock. As such, the SICKP/N clock
Lock detector that will flag if the recovered Rx clock  provided by the framer/mapper IC must be source
frequency differs from the reference clock by more      synchronous with the provided reference clock when
than 100ppm in an interval greater than 420s.         the FIFO is to be used.
This condition is cleared when the frequencies are
less than 100ppm off for more than 500s.                     System Reference Clock

     Notes:                                                              NRZ         SIDP/N                        CKREFP/N  CMIP/N     CMI  XFMR  Coax
     1. During Rx Loss of Signal (RLOS), the Rx                       140 / 155 MHz  SICKP/N                                  RXP/N     CMI  XFMR  Coax
                                                                                                                      TDK
          Loss of Lock indicator is undefined and may   Framer/          NRZ                                       78P2351
          report either status.                         Mapper
     2. For reliable operation, the LOLOR bit in the                                                      SOCKP/N
          Signal Control register should be toggled
          upon power-up and configuration.                            140 / 155 MHz
                                                                                                          SODP/N
TRANSMITTER OPERATION
                                                             Figure 1: Synchronous clock and data available
At the media interface, the transmit driver generates                  (Tx CDR bypassed, FIFO enabled)
an analog signal for transmission through either a
transformer and 75 coaxial cable or directly to a       If an off-chip serial transmit clock is not available, as
fiber optics transceiver for electrical to optical      in Figure 2, the 78P2351 can recover a Tx clock
conversion.                                             from the serial NRZ data input and pass the data
                                                        through the clock decoupling FIFO. The data is then
At the host interface, the 78P2351 provides a           re-clocked or re-timed using a clean synthesized
number interface options for compatibility with most    clock generated from the provided reference clock.
off-the-shelf framers and custom ASICs. A               In this mode, the NRZ transmit data must be source
selectable 4-bit parallel or nibble interface is        synchronous with the reference clock applied at
available with both slave or master timing options as   CKREFP/N.
well a serial LVPECL interface with various timing
recovery modes.                                           System Reference Clock

                                                                      NRZ                              CKREFP/N                      CMI                 Coax
                                                                                     SIDP/N                                          CMI     XFMR
                                                                                                                         CMIP/N
                                                                                                                                                         Coax
                                                        Framer/           NRZ        SOCKP/N     TDK                                         XFMR
                                                        Mapper        140 / 155 MHz  SODP/N   78P2351

                                                                                                                         RXP/N

                                                                 Figure 2: Synchronous data only
                                                                 (Tx CDR enabled, FIFO enabled)

Page: 5 of 42  2006 Teridian Semiconductor Corporation                                                                                       Rev. 2.4
                                                                                                                                                78P2351
                                                                                                                                      Single Channel
                                                                                                                             OC-3/ STM1-E/ E4 LIU

Plesiochronous Tx Serial Mode                                                                     Reference
Figure 3 represents a common condition where a                                                       Clock
serial transmit clock is not available and/or the data
is not source synchronous to the reference clock                                                                                                          CKREFP/N
provided to the 78P2351. In this mode, the
78P2351 will recover a transmit clock from the serial                                                        4-bit CMOS TTL  PI[3:0]D                                              CMIP/N   CMI              Coax
plesiochronous data and bypass the internal FIFO                                                                  34/39 MHz  PIxCK                                                          CMI  XFMR
and re-timing block. This mode is commonly used                                                                                                             TDK
for mezzanine cards, modules, and any application                                                 Framer/    4-bit CMOS TTL PO[3:0]D                      78P2351                                            Coax
where the reference clock can't always be                                                         Mapper                                                                                         XFMR
synchronous to the transmit source clock/data.                                                                                                      POCK                             RXP/N

      Reference                                                                                               34/39 MHz
         Clock
                                                                                              XO             Figure 4: Slave Parallel Mode

                                                                                                  Reference
                                                                                                    Clock

                                       CKREFP                                                                                                             CKREFP/N

               NRZ                                                         CMI              Coax             4-bit CMOS TTL  PI[3:0]D                                                       CMI              Coax
                                                                           CMI  XFMR                              34/39 MHz  PTOCK                                                          CMI  XFMR
                              SIDP/N           CMIP/N                                                                                                                              CMIP/N
                                                                                            Coax                                                                                                             Coax
Framer/            NRZ        SOCKP/N     TDK                                   XFMR              Framer/                                                   TDK                                  XFMR
Mapper         140 / 155 MHz  SODP/N   78P2351                                                    Mapper                                                  78P2351

                                                                    RXP/N                                    4-bit CMOS TTL PO[3:0]D                                                RXP/N

                                                                                                                                                   POCK

                                                                                                              34/39 MHz

              Figure 3: Plesiochronous data only                                                                   Figure 5: Master Parallel Mode
               (Tx CDR enabled, FIFO bypassed)
                                                                                                  Transmit FIFO Description
Synchronous Parallel Modes                                                                        Since the reference clock and transmit clock/data go
In parallel modes, 4-bit CMOS data segments are                                                   through different delay paths, it is inevitable that the
input to the chip with a 34.816MHz (E4 4) or                                                    phase relationship between the two clocks can vary
38.88MHz (STM1 4) synchronous clock. These                                                      in a bounded manner due to the fact that the
inputs are re-timed in a 4x8 clock decoupling FIFO                                                absolute delays in the two paths can vary over time.
and then to a serializer for transmission. Because                                                The transmit FIFO allows long-term clock phase drift
the data is passed through the FIFO and re-timed                                                  between the Tx clock and system reference clock,
using a synthesized clock, the transmit nibble clock                                              not exceeding +/- 25.6ns, to be handled without
and data must be source synchronous to the                                                        transmit error. If the clock wander exceeds the
provided reference clock.                                                                         specified limits, the FIFO will over or under flow, and
                                                                                                  the FERR register signal will be asserted. This
For maximum compatibility with legacy ASICs, the                                                  signal can be used to trigger an interrupt. This
78P2351 can operate in both slave and master clock                                                interrupt event is automatically cleared when a FIFO
modes as shown in Figures 4 and 5 respectively.                                                   Reset (FRST) pulse is applied, and the FIFO is re-
                                                                                                  centered.
     Note: A loop-timing mode is also available to
     allow external remote loopbacks (i.e. line                                                        Notes:
     loopback in framer). In this mode, the FIFO is
     still enabled, but the transmit data will be re-                                                  1) External remote loopbacks (i.e. loopback
     timed using the recovered receive clock.                                                               within framer) are not possible in
                                                                                                            synchronous operation (FIFO enabled)
Parallel       HW Control Pins SW Control Bits                                                              unless the data is re-justified to be
Mode                                                                                                        synchronous to the system reference clock
               SDI_PAR CKMODE PAR                                               PMODE                       or the 78P2351 is configured for loop-timing
                                                                                                            operation.
Slave          High                   Low      1                                0
                                                                                                       2) During IC power-up or transmit power-up,
Slave +        High                   Float    1                                0                           the clocks going to the FIFO may not be
*Loop-timing                                                                                                stable and cause the FIFO to overflow or
                                                                                                            underflow. As such, the FIFO should be
Master         High                   High     1                                1                           manually reset using FRST anytime the
                                                                                                            transmitter is powered-up.
*To enable loop-timing in software mode, set

SMOD[1:0]=11

Page: 6 of 42                                                              2006 Teridian Semiconductor Corporation                                                                               Rev. 2.4
                                                                                                        78P2351
                                                                                              Single Channel
                                                                                     OC-3/ STM1-E/ E4 LIU

Transmit Driver                                          Transmit Backplane Equalizer
In CMI (electrical) mode, the CMIP/N pins are biased     An optional fixed LVPECL equalizer is integrated in
and terminated off-chip. They interface to 75            the transmit path for architectures that use LIUs on
coaxial cable through a 1:1 wideband transformer         active interface cards. The fixed equalizer can
and coaxial RF connectors. Reference application         compensate for up to 1.5m of trace and can be
notes for schematic and layout guidelines.               enabled by the TXOUT1 pin or TXEQ bit as follows:

The transmitter encodes the data using CMI line          TXOUT1 pin                  TXEQ bit  Tx Equalizer
coding and shapes an analog signal to meet the
appropriate ITU-T G.703 template. The CMI outputs        Low                              1       Enabled
are tri-stated during transmit disable and transmit      Float                            0       Disabled
power-down for redundancy applications.
                                                         Transmit Loss of Lock
Note: To avoid reflections causing unwanted              In transmit modes using the integrated CDR, the
board noise, it's recommended to power-down              78P2351 will declare a loss of lock condition when
unused transmit ports that are not terminated            there is no valid signal detected at the SIDP/N data
with cable to an Rx input port.                          inputs.

When the CMI pin is low, the chip is in Fiber (NRZ            Note: The Tx LOL indicator is invalid and
pass-through) mode and interfaces directly to an              undefined when the parallel (nibble) interface is
optical transceiver module. The ECLP/N pins are               selected.
internally biased and output NRZ data at LVPECL
levels. The CMI driver, encoder and decoder are          POWER-DOWN FUNCTION
disabled in Fiber (NRZ) mode.
                                                         Power-down control is provided to allow the
Transmit Monitor Mode                                    78P2351 to be shut off. Transmit and receive
An optional redundant transmit output is available in    power-down can be set independently through SW
CMI mode for transmit monitoring. These outputs          control. Global power-down is achieved by
(CMI2P/N) are enabled when the RCSL pin or RCSL          powering down both the transmitter and receiver.
register bit is activated.
                                                           Note: The serial interface and configuration
                                 CMI               Coax    registers are not affected by power-down.
                                      XFMR
                        CMI2P/N                          In HW mode, the transmitters can be powered down
                                                         using the TXPD control pin.
                                 CMI  XFMR  Coax

               TDK      CMIP/N

               78P2351

                                 CMI               Coax
                                      XFMR
                        RXP/N

              Figure 6: Transmit Monitor Output

Clock Synthesizer
The transmit clock synthesizer is a low-jitter DLL that
generates a 278.528/311.04 MHz clock for the CMI
encoder. It is also used in both the receive and
transmit sides for clock and data recovery.

     Note: This 2x line rate clock is also available at
     the TXCKxP/N pins for downstream
     synchronization or system debug.

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                                                                                                                                                                                78P2351
                                                                                                                                                                      Single Channel
                                                                                                                                                             OC-3/ STM1-E/ E4 LIU

LOOPBACK MODES                                                                                                       In SW mode only, a Full Remote (digital) Loopback
                                                                                                                     bit FLBK is also available in the Advanced Tx
In SW mode, LLBK and RLBK bits in the Signal                                                                         Control register. This loopback exercises the entire
Control register are provided to activate the local                                                                  Rx and Tx paths of the 78P2351 including the Tx
and remote analog loopback modes respectively.                                                                       clock recovery unit. As such, the user must enable
                                                                                                                     either Serial Plesiochronous or Serial Loop-timing
In HW mode, the LPBK pin can be used to activate                                                                     transmit modes to utilize the Full Remote (digital)
local and remote analog loopback paths as shown in                                                                   Loopback.
the table below.

LPBK pin                 Loopback Mode                                                                                           Lock Detect           EACH CHANNEL: Tx
    Low                                                                                                                           Tx CDR
   Float                 Normal operation                                                                              SIxDP/N                         FIFO    CMI                                                             ECLxP/N
                         Remote (analog) Loopback:                                                                                                           Encoder                                                           TXxCKP/N
   High                  Recovered receive clock and data                                                            SIxCKP/N                                                                                                   CMIxP/N
                         looped back directly to the transmit                                                             PIxCK                        PMOD, SMOD[1:0], PAR
                         driver. The CMI decoder and most of                                                                                                                                            RLBK
                         transmit path is bypassed (including the                                                     PIx[3:0]D
                         redundant Tx monitor output)                                                                 PTOxCK

                         Local (analog) Loopback:                                                                    SOxCKP/N                    CMI     Rx CDR                   Adaptive                    RXxP/N
                         Transmit clock and data looped back to                                                        SOxDP/N                Decoder                                Eq.
                         receiver at the analog media interface.                                                      POx[3:0]D                        Lock Detect
                                                                                                                                                                             CMI            LOS Detect
                                                                                                                          POxCK
                                                                                                                                                               EACH CHANNEL: Rx
                                                                                                                                                                                                        LLBK

                                                                                                                                 Figure 9: Remote (Digital) Loopback

               SIDP/N    Lock Detect           FIFO                CMI                                      ECLP/N   INTERNAL POWER-ON RESET
                          Tx CDR                                 Encoder                                    TXCKP/N
             SICKP/N                                                                                        CMI2P/N  Power-On Reset (POR) function is provided on chip.
                  PICK                         PMOD, SMOD[1:0], PAR                                         CMIP/N   Roughly 50 s after Vcc reaches 2.4V at power up,
                                                                                                                     a reset pulse is internally generated. This resets all
              PI[3:0]D                                                                             RLBK,    RXP/N    registers to their default values as well as all state
               PTOCK                                                                               RDSL              machines within the transceiver to known initial
                                                                                                                     values. The reset signal is also brought out to the
            SOCKP/N                      CMI     Rx CDR                    Adaptive                                  PORB pin. The PORB pin is a special function
              SODP/N                  Decoder  Lock Detect                    Eq.                                    analog pin that allows for the following:
             PO[3:0]D
                 POCK                                                CMI                                              Override the internal POR signal by driving in
                                                                                                                          an external active low reset signal;
                                                                                       LOS Detect  LLBK
                                                                                                                      Use the internally generated POR signal to
                        Figure 7: Local (Analog) Loopback                                                                 trigger other resets;

   SIDP/N   Lock Detect               FIFO       CMI                                               ECLP/N             Add external capacitor to slow down the
             Tx CDR                            Encoder                                             TXCKP/N                release of power-on reset (approximately 8s
SICKP/N                                                                                                                  per nF added).
      PICK                                                                                         CMI2P/N
                                                                                                   CMIP/N            NOTE: Do not pull-up the PORB pin to Vcc or drive
  PI[3:0]D                                                                                                           this pin high during power-up. This will prevent the
   PTOCK                              PMOD, SMOD[1:0], PAR                                                           internal reset generator from resetting the entire chip
                                                                                                                     and may result in errors.
SOCKP/N                                                                                RLBK,
  SODP/N                                                                               RDSL
PO[3:0]D
     POCK                   CMI         Rx CDR                   Adaptive                          RXP/N
                         Decoder      Lock Detect                   Eq.

                                                            CMI            LOS Detect  LLBK

            Figure 8: Remote (Analog) Loopback

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SERIAL CONTROL INTERFACE                                                                              78P2351
                                                                                            Single Channel
The serial port controlled register allows a generic                               OC-3/ STM1-E/ E4 LIU
controller to interface with the 78P2351. It is used
for mode settings, diagnostics and test, retrieval of    PROGRAMMABLE INTERRUPTS
status and performance information, and for on-chip
fuse trimming during production test. The SPSL pin       In addition to the receiver LOS and LOL status pins,
must be high in order to use the serial port.            the 78P2351 provides a programmable interrupt for
                                                         the transmitter. In HW control mode, the default
The serial interface consists of four pins: Serial Port  functions of the Tx interrupt is a transmit Loss of
Enable (SEN_CMI), Serial Clock (SCK_MON), Serial         Lock (TXLOL) or FIFO error (FERR).
Data In (SDI_PAR), and Serial Data Out (SDO_E4).

     The SEN_CMI pin initiates the read and write
     operations. It can also be used to select a
     particular device allowing SCK_MON, SDI_PAR
     and SDO_E4 to be bussed together.

     SCK_MON is the clock input that times the data
     on SDI_PAR and SDO_E4. Data on SDI_PAR
     is latched in on the rising-edge of SCK_MON,
     and data on SDO_E4 is clocked out using the
     falling edge of SCK_MON.

     SDI_PAR is used to insert mode, address, and
     register data into the chip. Address and Data
     information are input least significant bit (LSB)
     first. The mode and address bit assignment and
     register table are shown in the following section.

     SDO_E4 is a tri-state capable output. It is used
     to output register data during a read operation.
     SDO_E4 output is normally high impedance,
     and is enabled only during the duration when
     register data is being clocked out. Read data is
     clocked out least significant bit (LSB) first.

If SDI_PAR coming out of the micro-controller chip is
also tri-state capable, SDI_PAR and SDO_E4 can
be connected together to simplify connections.

Page: 9 of 42  2006 Teridian Semiconductor Corporation   Rev. 2.4
                                                                                                               78P2351
                                                                                                     Single Channel
                                                                                            OC-3/ STM1-E/ E4 LIU

REGISTER DESCRIPTION

REGISTER ADDRESSING

Address Bits    Bit 7           Bit 6         Bit 5         Bit 4   Bit 3      Bit 2        Bit 1     Bit 0
                                                            PA[0]
                                   Port Address                                Sub-Address           Read/
                                                                                                     Write
Assignment      PA[3]           PA[2]         PA[1]                 SA[2]      SA[1]        SA[0]    R/W*

  REGISTER TABLE
a) PA[3:0] = 0 : Global Registers

Sub    Reg.         Description     Bit 7            Bit 6  Bit 5   Bit 4       Bit 3       Bit 2      Bit 1    Bit 0
Addr  Name      Master Control
                Interrupt Control    E4                --   PAR     CKSL[1]     CKSL[0]       --         --    SRST
  0   MSCR      I/O Control         <0>              <0>    <0>                                     <0>
      (R/W)                        INPOL                                --          --               MTLOL    MFERR
  1                                 <0>                --     --       <0>         <0>        --       <1>      <1>
      INTC                                           <0>    <1>         --          --                      RCSL
  2   (R/W)                           --                                                           --     <0>
      IOCR                                          --     --                              --      
      (R/W)                                                                           

b) PA[3:0] = 1 : Port-Specific Registers

Sub    Reg.        Description         Bit 7         Bit 6  Bit 5   Bit 4       Bit 3         Bit 2   Bit 1    Bit 0
Addr  Name      Mode Control
                                     PDTX       PDRX        PMODE   SMOD[1] SMOD[0]          MON        --       --
  0   MDCR      Signal Control        <0>        <0>                                       <0>      <0>     <1>
  1   (R/W)                        TCMIINV                                            RCLKP    TCLKP    FRST
  2             Advanced Tx           <0>     RCMIINV       LOLOR                             <0>      <0>     <0>
  3   SGCR      Control 1                        <0>          <0>   RLBK LLBK                         TPK     TXEQ
  4   (R/W)     Advanced Tx             --         --           --                              --     <0>     <0>
  5             Control 0             <0>        <0>          <0>   <0>         <0>           <0>    BST[0]   FLBK
6-7  ACR1      Mode Control 2                     --           --                          BST[1]     <0>     <0>
      (R/W)     Status Monitor          --       <0>          <1>          --         --      <0>
      ACR0                            <1>          --           --                                      --       --
      (R/W)     Reserved              CMI                     <0>         <0>             --     <0>     <0>
                                      <1>          --           --                            <0>    TXLOL    FERR
      MCR2                                                           --         --                    
      (R/W)                             --         --           --                              --
                                                                 <0>         <1>                  --       --
      STAT
      (R/C)                             --                                 --         --        --

         --                                                         <0>         <0>

                                                                    RXLOS RXLOL

                                                                             

                                                                           --         --

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                                                                                           78P2351
                                                                                 Single Channel
                                                                        OC-3/ STM1-E/ E4 LIU

REGISTER DESCRIPTION (continued)

LEGEND

TYPE    DESCRIPTION                    TYPE DESCRIPTION
R/O    Read only                      R/W Read or Write
R/C    Read and Clear

GLOBAL REGISTERS
ADDRESS 0-0: MASTER CONTROL REGISTER

BIT   NAME      TYPE     DFLT  DESCRIPTION
                        VALUE

                               Line Rate Selection:

                               Selects the line rate as well as the input clock frequency at the

7       E4      R/W     0      CKREFP/N pins.

                               0: OC-3, STS-3, STM-1 (155.52MHz)

                               1: E4 (139.264MHz)

6       --      R/W     0      Unused

                               Serial/Parallel Interface Selection:

5       PAR R/W         0      Selects the interface to the framer.

                               0: Serial LVPECL

                               1: 4-bit Parallel CMOS

                               Reference Clock Frequency Selection:

                               Selects the reference clock frequency input at CKREFP/N pins.

4:3 CKSL R/W                   11: 155.52MHz / 139.264MHz (differential LVPECL)
           [1:0]
                        XX     10: 77.76MHz / NA (single-ended CMOS)

                               00: 19.44MHz / 17.408MHz (single-ended LVPECL)

                               Secondary values correspond to E4 frequencies. Default values depend
                               on the CKSL pin selection upon reset or power up.

2:1     --      R/W     X0 Reserved.

                               Register Soft-Reset:

0 SRST R/W              0      When this bit is set, all registers are reset to their default values. This

                               register bit is self-clearing.

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                                                                                                        Single Channel
                                                                                              OC-3/ STM1-E/ E4 LIU

REGISTER DESCRIPTION (continued)

ADDRESS 0-1: INTERRUPT CONTROL REGISTER
This register selects the events that would cause the interrupt pins to be activated. User may set as many bits as
required.

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

                             Interrupt Pin Polarity Selection:

7 INPOL R/W           0      0 : Interrupt output is active-low (default)

                             1 : Interrupt output is active-high

6:2  --         R/W   01000 Reserved for future use
                R/W
                R/W          TXLOL Error Mask (active low):

1 MTLOL               1      Gates the TXLOL register bit to the INTTXB interrupt pin.
                                  0: Mask

                             1: Pass

                             FIERR Error Mask (active low):

0 MFERR               1      Gates the respective FIERR register bit to the INTTXB interrupt pin.

                             0: Mask

                             1: Pass

ADDRESS 0-2: I/O CONTROL REGISTER

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

7:1  --         R/W XXXXXXX Unused

                             Redundant Channel Enable:

0 RCSL R/W               0   Enables transmit monitor outputs at CMI2P/N pins.

                                   0: Disable

                                   1: Enable

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                                                                                         78P2351
                                                                               Single Channel
                                                                      OC-3/ STM1-E/ E4 LIU

REGISTER DESCRIPTION (continued)

PORT-SPECIFIC REGISTERS
For PA[3:0] = 1 only. Accessing a register with port address greater than 1 constitutes an invalid command.

ADDRESS 1-0: MODE CONTROL REGISTER

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

                             Transmitter Power-Down:

7 PDTX R/W            0      0 : Normal Operation

                             1 : Power-Down. CMI Transmit output is tri-stated.

                             Receiver Power-Down:

6 PDRX R/W            0      0 : Normal Operation

                             1 : Power-Down

                             Parallel Mode Interface Selection:

5 PMODE R/W           X      When PAR=0, PMODE is invalid and defaults to logic `1';

                             When PAR=1, (Master Control Register: bit 5), PMODE selects the
                             source of the transmit parallel clock, either taken from the framer
                             externally or generated internally. Default value is determined by
                             CKMODE pin setting upon power up or reset.

                                0: Slave Timing. PICK clock input to the transmitter

                                1: Master Timing. PTOCK clock output from the transmitter

                             Serial Mode Interface Selection:

                               When PAR=0 (Master Control Register: bit 5), SMOD[1:0] configures
                               the transmitter's system interface. Default values determined by
                               CKMODE pin setting upon power up or reset.

                             SMOD[1] SMOD[0]

4 SMOD[1] R/W         X      0      0 Synchronous clock and data are passed through a

                                             FIFO. The CDR is bypassed.

                             1      0 Synchronous data is passed through the CDR and

                                             then through the FIFO.

                             0      1 Plesiochronous data is passed through the CDR to

                                             recover a clock. FIFO is bypassed because the

                                             data is not synchronous with the reference clock.

                             1      1 Loop Timing Mode Enable: The recovered receive

                                             clock is used as the reference for the transmit DLL

                                             and FIFO.

3 SMOD[0] R/W         X      When PAR=1 (Master Control Register: bit 5), setting SMOD[1:0] = 11
                             will enable Loop Timing Mode. Default values are determined by
                             CKMODE pin setting upon power up or reset as follows:

                                CKMODE Low SMOD[1:0] default = 00 (no effect)

                                CKMODE Float SMOD[1:0] default = 11 (loop-timing enable)

                                CKMODE High SMOD[1:0] default = 01 (no effect)

                             Receive Monitor Mode Enable:

2    MON        R/W   0      0: Normal Operation
                             1: Adds 20dB of flat gain to the receive signal before equalization.

                             NOTE: Monitor mode is only available in CMI mode.

1:0  --         R/W   00 Reserved

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                                                                                                78P2351
                                                                                      Single Channel
                                                                             OC-3/ STM1-E/ E4 LIU

REGISTER DESCRIPTION (continued)

ADDRESS 1-1: SIGNAL CONTROL REGISTER

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

7 TCMIINV R/W                  Transmit CMI Inversion:
                               This bit will flip the polarity of the transmit CMI data outputs at CMIP/N.
                      0 For debug use only.

                                    0: Normal
                                    1: Invert

6 RCMIINV R/W                  Receive CMI Inversion:
                               This bit will flip the polarity of the receive CMI data inputs at RXP/N. For
                      0 debug use only.

                                    0: Normal
                                    1: Invert

                             Receive Loss of Lock/Signal Override:

                             When high, the RXLOL and RXLOS signals will always remain low.

                                0: Normal

5 LOLOR R/W           0         1: Forces LOS and LOL outputs to be low and resets counters

                             NOTE: For reliable operation of the Rx LOL detection circuitry, one must
                             manually reset the LOL counter by toggling this bit upon power-up or
                             initialization.

                             Analog Loopback Selection:

4 RLBK R/W            0      RLBK LLBK
3 LLBK R/W
                             0    0 Normal operation

                             1    0 Remote Loopback Enable: Recovered receive data

                                           is looped back to the transmit driver

                      0      0    1 Local Loopback Enable: The transmit data is

                                           looped back and used as the input to the receiver.

                             Receive Clock Inversion Select:

2 RCLKP R/W           0      This bit will invert the receive output clock.

                                0: Normal. Data clocked out on falling edge of receive clock.

                                1: Invert. Data clocked out on the rising edge of receive clock.

                             Transmit Clock Inversion Select:

1 TCLKP R/W           0      This bit will invert the transmit input system clock.

                                0: Normal. Data is clocked in on rising edge of the transmit clock.

                                1: Invert. Data is clocked in on the falling edge of the transmit clock.

                             FIFO Reset:

                                0: Normal operation

                                1: Reset FIFO pointers to default locations.

0 FRST R/W            0      This reset should be initiated anytime the transmitter or IC powers up to

                             ensure the FIFO is centered after internal VCO clocks and external

                             transmit clocks are stable.

                                NOTES: Transmit monitor port will also be affected by FRST, FIFO
                                resets not required for Plesiochronous Serial Mode

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                                                                               Single Channel
                                                                      OC-3/ STM1-E/ E4 LIU

REGISTER DESCRIPTION (continued)

ADDRESS 1-2: ADVANCED TRANSMIT CONTROL REGISTER 1

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

7:1  --         R/W 0000000 Reserved.

                             Transmit Fixed Equalizer Enable:

                             When enabled, compensates for between 0.75m and 1.5m of FR4

0 TXEQ R/W            0      trace to the serial LVPECL data inputs SIDP/N

                                  0: Normal Operation

                                  1: Enable equalizer

ADDRESS 1-3: ADVANCED TRANSMIT CONTROL REGISTER 0

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

7:3  --         R/W 10101 Reserved.

                             Transmit Driver Amplitude Boost:

                             Adds roughly 5% or 10% of boost to the CMI output. Limits not tested

                             during production test.

2:1 BST[1:0] R/W      00     00 : Normal amplitude

                             01 : 5% boost

                             10 : Reserved

                             11 : 10% boost

                             Full Remote (digital) Loopback Enable:

                             When enabled the recovered receive data is decoded and looped back

0    FLBK R/W         0      to the transmit clock recovery unit exercising the entire receive and
                             transmit paths.

                             NOTE: Must be used in conjunction with Serial Plesiochronous Mode or
                             Serial Loop-Timing Mode.

ADDRESS 1-4: MODE CONTROL REGISTER 2

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

                             Line Interface Mode Selection:

7    CMI        R/W   1      0: Optical fiber (LVPECL, NRZ). CMI ENDEC and line driver are
                             disabled. Use RXP/N and ECLP/N pins for line interface.

                             1: Coaxial cable (CMI encoded). CMI ENDEC enabled. Optical
                                  (NRZ) interface disabled. Use RXP/N and CMIP/N pins for line
                                  interface.

6:0  --         R/W XX00000 Reserved.

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                                                                               Single Channel
                                                                      OC-3/ STM1-E/ E4 LIU

REGISTER DESCRIPTION (continued)

ADDRESS 1-5: STATUS MONITOR REGISTER

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

7:5  --         R/C XXX Reserved.

                             Receive Loss of Signal Indication:

4 RXLOS R/C           X      0: Normal operation
3 RXLOL R/C
                             1: Loss of signal condition detected

                             Receive Loss of Lock Indication:

                             This status bit is only defined during a valid input signal at RP/N or when

                      X      RXLOS=0

                             0: Normal operation

                             1: Recovered receive clock frequency differs from the reference by
                                  more than +/- 100ppm.

2    --         R/C   X Unused

1 TXLOL R/C                    Transmit Loss of Lock Indication:
                               This status bit is only defined and valid when using one of the serial
                      X transmit modes utilizing the Tx CDR.

                                     0: Valid transmit input signal detected at SIDP/N
                                     1: No valid signal detected at SIDP/N

                             Transmit FIFO Error Indication:

                             This bit is set whenever the internal FERR signal is asserted, indicating

0    FERR       R/C   X      that the FIFO is operating at its depth limit. It is reset to 0 when the
                             FRST pin is asserted.

                             0: Normal operation

                             1: Transmit FIFO phase error

ADDRESS 1-6, 1-7: RESERVED

BIT  NAME       TYPE   DFLT  DESCRIPTION
                      VALUE

7:0 RSVD R/O          0 Reserved for test.

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                                                                                        Single Channel
                                                                               OC-3/ STM1-E/ E4 LIU

PIN DESCRIPTION

LEGEND

TYPE   DESCRIPTION                           TYPE  DESCRIPTION
   A                                           PO
CIS   Analog Pin                              CO  LVPECL-Compatible Differential Output
  CI                                          COZ
       (Tie unused pins to ground)             OD  (Tie unused pins to supply or leave floating)
CIU                                            S
       CMOS Schmitt Trigger Input               G  CMOS Digital Output

       (Tie unused pins to ground)                 (Leave unused pins floating)

       CMOS Digital Input                          CMOS Tristate Digital Output

       (Tie unused pins to ground)                 (Leave unused pins floating)

       CMOS Digital Input w/ Pull-up               Open-drain Digital Output

CID CMOS Digital Input w/ Pull-down                (Leave unused pins floating)

CIT 3-State CMOS Digital Input                     Supply

                                                   Ground

PI     LVPECL-Compatible Differential Input

       (Tie unused pins to ground)

TRANSMITTER PINS

NAME            PIN  TYPE  DESCRIPTION
                       CI
PI0D            24         Transmit (Parallel Mode) Data Input:
                      CIS  Four-bit CMOS parallel (nibble) inputs. Data is latched in on the rising edge
PI1D            25    CO   (default) of the transmit parallel clock and serialized with the MSB (PIx3D)
                       PI  transmitted first.
PI2D            26     PI
                       A   Transmit (Parallel Mode) Clock Input:
PI3D            27     A   A 34.816 MHz (E4) or 38.88 MHz (STM1) CMOS clock input that must be
                      PO   source synchronous with the reference clock supplied at the CKREFP/N pins.
PICK            23    PO   Used only in Slave Parallel Mode and Loop-timing Parallel Mode.

PTOCK           28         Transmit (Parallel Mode) Clock Output:
                           A 34.816 MHz (E4) or 38.88 MHz (STM1) CMOS clock output that is
SIDP            8          intended to latch in synchronous parallel data. Active during reset. Used only
                           in Master Parallel Mode (output disabled in all other transmit modes).
SIDN            9
                           Transmit (Serial Mode) Data Input:
SICKP           5          Differential NRZ data input. See Transmitter Operation section for more info
                           on different clocking/timing modes.
SICKN           6
                           Transmit (Serial Mode) Clock Input:
CMIP            93         A 155.52MHz synchronous differential input clock used to clock in the serial
                           NRZ data. By default, data is clocked in on the rising edge of SICKP.
CMIN            94
                           Transmit (CMI Mode) Analog Data Output:
CMI2P           79         A CMI encoded data signal output conforming to the relevant ITU-T G.703
                           pulse templates when properly terminated and transformer coupled to 75
CMI2N           78         cable. Outputs are tri-stated when transmitter is disabled. Active, but
                           undefined during reset.
TXCKP           96
                           Transmit Monitor Output:
TXCKN           97         Redundant CMI transmit driver enabled by RCSL control.

ECLP            99         Transmit (Serial Mode) Clock Output:
                           A 2x line rate LVPECL clock output used to clock out the transmit CMI data.
ECLN            100        Used for diagnostics or far end re-timing. Active during reset.

                           Transmit (Optical Mode) LVPECL Data Output:
                           Transmit data outputs used for interfacing with optical transceiver modules
                           when in Fiber (NRZ pass through) mode.

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                                                                               Single Channel
                                                                      OC-3/ STM1-E/ E4 LIU

PIN DESCRIPTION (continued)

RECEIVER PINS

NAME            PIN  TYPE DESCRIPTION

PO0D            41       Receive Data (Parallel Mode) Output:
PO1D
PO2D            40       Recovered receive data de-serialized into four-bit CMOS parallel (nibble)
PO3D
                37   CO outputs. The MSB (PO3D) is received first. Active, but undefined during

                         reset.

                36       Note: During Loss of Signal conditions, data outputs are held low.

                         Receive (Parallel Mode) Clock Output:

                         A 34.816 MHz (E4) or 38.88 MHz (STM1) CMOS clock output generated by

POCK            33   CO  dividing down the recovered receive clock. By default, receive data is
                         clocked out on the falling edge. Active during reset.
SODP
SODN                     Note: During Loss of Signal conditions, the clock will remain on the last
                         divided down phase selection of the Rx DLL and output a steady clock.
SOCKP
SOCKN                    Receive (Serial Mode) Data Output:

                20   PO  Recovered receive serial NRZ data at LVPECL levels. Active, but undefined
                21       during reset.

                         Note: During Loss of Signal conditions, data outputs are held at logic 0.

                         Receive (Serial Mode) Clock Output:

                18       Recovered receive serial clock. By default, recovered serial NRZ data is

                19   PO clocked out the falling edge of SOCKP. Active during reset.

                         Note: During Loss of Signal conditions, the clock will remain on the last

                         phase selection of the Rx DLL and output a steady clock.

RXP             90   A/ Receiver (CMI or NRZ) Input:
RXN                      The input is either transformer-coupled to coaxial cable for CMI data or AC-
                91   PI  coupled at LVPECL levels to an optical transceiver module for NRZ data.

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                                                                                  Single Channel
                                                                         OC-3/ STM1-E/ E4 LIU

PIN DESCRIPTION (continued)

REFERENCE AND STATUS PINS

NAME            PIN TYPE DESCRIPTION

                         Reference Clock Input:

                         A required reference clock input used for clock/data recovery and frequency
                         synthesizer. Options include

CKREFP          83  PI/       139.264 MHz (E4) or 155.52 MHz (STM1) differential LVPECL clock
CKREFN                         input at CKREFP/N
                82  CI

                              17.408 MHz (E4), 19.44 MHz (STM1), or 77.78 MHz (STM1) single-
                               ended CMOS clock input at CKREFP. Tie CKREFN to ground when
                               unused.

                61       Receive Loss of Signal (active-high):
LOS                 OD See Receiver Loss of Signal description for conditions.

                         Receive Loss of Lock (active-high):

LOL             60  OD This condition is met when the recovered clock frequency differs from the
INTTXB
INTRXB                   reference clock frequency by more than +/- 100ppm.

                         Transmitter Fault Interrupt Flag (active low):

                         When a transmitter error event occurs (as defined in the Interrupt Control

                         Register Description), the INTTXB pin will change state to indicate an

                67  OD interrupt. The interrupt is cleared by a read to the STAT Register, an issue

                         of a FRST FIFO reset pulse (if the FIERR signal caused the interrupt), or

                         when the TXLOL register bit transitions from high to low.

                         Note: The default interrupt condition is a loss of lock in the transmitter CDR.

                52       Receiver Fault Interrupt Flag (active-low):
                    OD Reserved for future use.

PORB            64  A    Power-On Reset (active-low):

                         See Power-On Reset description on use of this pin.

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                                                                               Single Channel
                                                                      OC-3/ STM1-E/ E4 LIU

PIN DESCRIPTION (continued)

CONTROL PINS

NAME            PIN TYPE DESCRIPTION

                        FIFO Phase-Initialization Control:

                        When asserted, the transmit FIFO pointers are reset to the respective
                        "centered" states. Also resets the FIERR interrupt bit. De-assertion edge of
                        FRST will resume FIFO operation.

FRST            59 CIT   Low: FRST assertion.
RCSL                     Float/High: Normal

                        Because the internal VCO clock and off-chip transmit clocks may not be stable
                        during transmit power-up, it is recommended to always reset the FIFOs after
                        powering up the IC or the transmitter.

                        Not valid during Plesiochronous Serial Mode.

                        Redundant Channel Selection:

                14 CID  Enables the redundant Transmit Monitor Output at pins CMI2P/N.

                         Low: Normal operation (CMIP/N active only)

                         High: Transmit Monitor Mode (CMIP/N and CMI2P/N active)

                        Analog Loopback Selection:

                         Low: Normal operation

LPBK            15 CIT   Float: Remote Loopback Enable: Recovered receive data and clock
                             are looped back to the transmitter for retransmission.

                         High: Local Loopback Enable: The serial transmit data is looped back
                             and used as the input to the receiver.

                        Clock Mode Selection:

                        Selects the method of inputting transmit data into the chip. See
                        TRANSMITTER OPERATION section for more information.

                        In PARALLEL mode (SDI_PAR high):

                         Low: Parallel transmit clock is input to the 78P2351.

CKMODE          13 CIT   Float: Parallel transmit clock is input to the 78P2351. Loop-timing
                                     mode enabled.

                         High: Parallel transmit clock is output from the 78P2351

                        In SERIAL mode (SDI_PAR low):

                         Low: Reference clock is synchronous to transmit clock and data. Data
                             is clocked in with SICKP/N and passed through a FIFO

                         Float: Reference clock is synchronous to transmit data. Clock is
                             recovered with a CDR and data is passed through a FIFO

                         High: Reference clock is plesiochronous to transmit data. Clock is
                             recovered with a CDR and the FIFO is bypassed

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                                                                               Single Channel
                                                                      OC-3/ STM1-E/ E4 LIU

PIN DESCRIPTION (continued)

CONTROL PINS (continued)

NAME            PIN TYPE DESCRIPTION

                          Advanced Tx Control 1:

TXOUT1          1  CIT    Low: Enables fixed LVPECL equalizer at the transmit inputs SIDP/N for
                                  FR4 trace lengths up to 1.5m.

                          Float: Normal operation

                          High: Normal operation

                          Advanced Tx Control 0:

TXOUT0          2  CIT    Low: Nominal amplitude
TXPD                      Float: 5% amplitude boost
SPSL
                          High: 10% amplitude boost

                                     Transmitter Power Down:
                12 CID When high, powers down and tri-states the transmit driver. The transmit

                                     monitor port, if enabled, is also powered down when TXPD is high.

                                     Serial Port Selection:
                58 CID

                                     When high, chip is software controlled through the serial port.

CKSL                                 Reference Clock Frequency Selection:

                                     Selects the reference frequency that is supplied at the CKREFP/N pins. Its level
                                     is read in only at power-up or on the rising edge of a reset signal at the PORB
                62 CIT pin.

                                           Low: 19.44MHz or 17.408MHz

                                           Float: 77.76MHz

                                           High: 155.52MHz or 139.264MHz

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                                                                                         Single Channel
                                                                                OC-3/ STM1-E/ E4 LIU

PIN DESCRIPTION (continued)

SERIAL-PORT PINS

NAME            PIN TYPE DESCRIPTION

                              [SPSL=1] Serial-Port Enable:

                                            High during read and write operations. Low disables the serial port.

                                            While SEN is low, SDO remains in high impedance state, and SDI and

SEN_CMI         72 CIU                      SCK activities are ignored.

                              [SPSL=0] Medium Select:

                                            Low: Fiber (NRZ pass-through) mode

                                            High: CMI mode

SCK_MON                             [SPSL=1] Serial Clock:
SDI_PAR
SDO_E4                                         Controls the timing of SDI and SDO.
                73 CIS [SPSL=0] Receive Monitor Mode Enable:

                                               When high, adds 20dB of flat gain to the incoming signal before
                                               equalization. Rx Monitor mode is only available in CMI mode.

                              [SPSL=1] Serial Data Input:

                71 CI                       Inputs mode and address information. Also inputs register data during
                                            a Write operation. Both address and data are input least significant bit
                                            first.

                              [SPSL=0] Data Width Select:

                                            Selects 4 bit parallel transmit modes (input high) or serial transmit
                                            modes (input low)

                              [SPSL=1] Serial Data Output:

                        COZ/                Outputs register information during a Read operation. Data is output
                70                          least significant bit first
                  CI [SPSL=0] Rate Select:

                                            Selects E4 operation (input high) or STM1/STS3 operation (input low)

POWER AND GROUND PINS

It is recommended that all supply pins be connected to a single power supply plane and all ground pins be
connected to a single ground plane. See application note for decoupling guidelines.

NAME              PIN                       TYPE DESCRIPTION

VCC             3, 10, 16, 56, 66, 69, 76,  S Power Supply
VDD                    80, 88, 92, 98       S CMOS I/O Driver Supply
GND                                         G Ground
                       31, 35, 39, 43

                4, 11, 17, 55, 65, 68, 77,
                  84, 85, 86, 87, 89, 95

VSS             30, 34, 38, 42              G CMOS I/O Driver Ground
TGND                   63
                                                     Trim Ground
                                            G Used during production test. Connect directly to ground.

                                                     Do not decouple to supply or PORB.

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                                                                                                 78P2351
                                                                                       Single Channel
                                                                              OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS

ABSOLUTE MAXIMUM RATINGS
Operation beyond these limits may permanently damage the device.

PARAMETER                             RATING

Supply Voltage (Vdd)                  -0.5 to 4.0 VDC

Storage Temperature                   -65 to 150 C

Junction Temperature                  -40 to 150 C

Pin Voltage (CMIxP,CMIxN)             Vdd + 1.5 VDC

Pin Voltage (all other pins)          -0.3 to (Vdd+0.6) VDC

Pin Current                           100 mA

RECOMMENDED OPERATING CONDITIONS
Unless otherwise noted all specifications are valid over these temperatures and supply voltage ranges.

PARAMETER                             RATING

DC Voltage Supply (Vdd)               3.15 to 3.45 VDC
Ambient Operating Temperature         -40 to 85 C
Junction Temperature                  -40 to 125 C

DC CHARACTERISTICS:

PARAMETER                       SYMBOL CONDITIONS                        MIN  NOM   MAX UNIT
                                                                               190
                                Iddm  STM-1 mode;                                   212                 mA
                                 Idd  CMI mode;                                160
Supply Current (CMI)                  Max. cable length;                       145
                                      Tx Monitor Enabled                       92
(including transmitter current
through transformer)                  STM-1 mode;                               7
                                      CMI mode;
                                      Max. cable length;                            180                 mA
                                      Tx Monitor Disabled

Supply Current (NRZ)            Idde  STM-1 mode;                                   160                 mA
Receive-only Supply Current     Iddr  NRZ (optical) mode;
Power down Current              Iddq                                                106                 mA
                                      Transmitter disabled;
                                      STM-1 mode;                                   10                  mA
                                      CMI mode;
                                      Max. cable length;

                                      PDTX=1, PDRX=1

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                                                                                               78P2351
                                                                                     Single Channel
                                                                            OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

ANALOG PINS CHARACTERISTICS:
The following table is provided for informative purpose only. Not tested in production.

PARAMETER                    SYMBOL      CONDITIONS                    MIN  NOM             MAX UNIT
                                Vblin    Ground Reference
RXP and RXN                                                            1.9  2.1             2.6   V
Common-Mode Bias Voltage
                              Rilin                                         20                    k
RXP and RXN Differential
Input Impedance               Cin                                                        8        PF
                               --
Analog Input/Output                                                                      5        k
Capacitance

PORB Input Impedance

DIGITAL I/O CHARACTERISTICS:
Pins of type CI, CIU, CID:

PARAMETER                    SYMBOL      CONDITIONS                    MIN  NOM             MAX   UNIT
                                         Type CI, CID only                                   0.8
Input Voltage Low                Vil     Type CIU only                 2.0                   0.4    V

Input Voltage High               Vih     Type CIU only                 -1                0    1     V
Input Current                  Iil, Iih  Type CID only                                      113    A
Pull-up Resistance              Rpu                                    53   70              120    k
Pull-down Resistance            Rpd                                                                k
Input Capacitance                Cin                                   40   58                     pF

                                                                                         8

Pins of type CIT :

PARAMETER                    SYMBOL      CONDITIONS                    MIN  NOM             MAX   UNIT
Input Voltage Low                Vtil                                                        0.4    V
Input Voltage High              Vtih                                                                V
Minimum impedance to be                                     Vcc-0.6
considered as "float" state   Rtiz                             30                                  k

Pins of type CIS:

PARAMETER                    SYMBOL      CONDITIONS                    MIN  NOM             MAX   UNIT
Low-to-High Threshold            Vt+                                                         1.7    V
High-to-Low Threshold            Vt-                                   1.3                   1.2    V
Input Current                  Iil, Iih                                                       1    A
Input Capacitance                Cin                                   0.8                         pF

                                                                       -1

                                                                                         8

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                                                                                               78P2351
                                                                                     Single Channel
                                                                            OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

Pins of type CO and COZ:    SYMBOL   CONDITIONS                      MIN    NOM   MAX UNIT
                                Vol  Iol = 8mA
PARAMETER                      Voh   Ioh = -8mA                                   0.4   V
Output Voltage Low               Tt  CL = 20pF
Output Voltage High            Rscr                                  2.4                V
Output Transition Time               Type COZ only
Effective Source Impedance       Iz                                               2     ns
Tri-state Output Leakage
Current                                                                     30         

                                                                     -1           1     A

Pins of type PO:            SYMBOL CONDITIONS                        MIN    NOM   MAX   UNIT
PARAMETER                                                             0.5    0.8   1.1
                            Vpk      TXxCKP/N pins                   0.35         0.95    V
Signal Swing                         Vdd referenced                  -1.55  -1.2  -1.1
                            Vcm                                              20           V
Common Mode Level           Reff     10-90%                                  0.8   1.2   
Effective Source Impedance   Tr      10-90%                                  0.8   1.2   ns
Rise Time                    Tf                                                          ns
Fall Time

Pins of type PI:            SYMBOL   CONDITIONS                      MIN    NOM MAX     UNIT
PARAMETER                      Vpki  Vdd referenced
Signal Swing                   Vcm                                   0.3                V
Common Mode Level
                                                                     -1.6   -1.2  -0.8  V

Pins of type OD             SYMBOL   CONDITIONS                      MIN    NOM MAX     UNIT
PARAMETER                       Vol  Iol = 8mA
Output Voltage Low              Ipd  Logic high output                            0.4   V
Pull-down Leakage Current      Rpu
Pull-up Resistor                                                                  1     A

                                                                     4.7          10    k

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                                                                                                                    78P2351
                                                                                                          Single Channel
                                                                                                 OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

SERIAL-PORT TIMING CHARACTERISTICS:

PARAMETER                            SYMBOL      CONDITIONS                        MIN               TYP         MAX UNIT
SDI to SCK setup time                    tsu
SDI to SCK hold time                      th                                          4                                              ns
SCK to SDO propagation
delay                                                                                 4                                              ns
SCK frequency
                                          tprop                                                                      10              ns

                                          SCK                                                                        20          MHz

CS     tsu                                                                                                                              th

SCK             tsu th                                        tprop                              X or Z
SDI X
            1   SA0     SA1  SA2     PA0  PA1    PA2  PA3

SDO                               Z                               D0      D1      D2         D3      D4      D5      D6      D7                Z

                                                 Figure 10: Read Operation

CS     tsu                                                                                                                       th

SCK

                tsu th

SDI X       0   SA0     SA1  SA2     PA0  PA1    PA2  PA3     D0      D1      D2         D3      D4      D5      D6      D7                 X

SDO                                                        Z

                                                 Figure 11: Write Operation

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                                                                                                  78P2351
                                                                                        Single Channel
                                                                               OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

TRANSMITTER TIMING CHARACTERISTICS:

PARAMETER         SYMBOL               CONDITIONS                         MIN  NOM   MAX UNIT
Clock Duty Cycle  TTCF/TTC             PTOCK
Setup Time                             Parallel mode                      40         60  %
Hold Time             TPS              Parallel mode
Setup Time            TPH              Serial mode                        4              ns
Hold Time             TSS              Serial mode
                      TSH                                                 4              ns

                                                                          2              ns

                                                                          2              ns

TIMING DIAGRAM: Transmitter Waveforms

SICKN                                                                          TSH

SICKP
SIDP
SIDN

                                                                 TSS

     PICK                                                                      TPH
PIxD<0:3>                                                                      TTCT

                                                                     TPS       TPH

  PTOCK                             TRC = 25.72ns
PIxD<0:3>         TRCF = 12.86ns

                                                            TPS

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                                                                                                    78P2351
                                                                                          Single Channel
                                                                                 OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

REFERENCE CLOCK CHARACTERISTICS:

PARAMETER                  SYMBOL CONDITIONS                                MIN NOM MAX UNIT

CKREF Duty Cycle           --                                                40       60   %

                                   Synchronous mode; E4                     -15       +15

CKREF Frequency Stability  --      Synchronous mode; STM1                   -20       +20  ppm

                                   Plesiochronous or Loop-timing            -75       +75
                                   mode. (see Note 1)

Note 1: In Plesiochronous mode, the transmit clock/data source (i.e. framer/system reference clock) must still
          be of +/-20ppm quality (+/-15ppm for E4) in order to meet the ITU-T (or Telcordia) bit rate requirements.

RECEIVER TIMING CHARACTERISTICS:

PARAMETER                  SYMBOL    CONDITIONS                         MIN      NOM  MAX UNIT

RCLK Duty Cycle            TRCF/TRC  Serial mode                        40            60   %
                                     Parallel mode
Clock to Q                 RSCQ                                         0             1    ns
                           RPCQ
                                                                        -1            2

TIMING DIAGRAM: Receive Waveforms
                                                   TRC = 6.43ns

                                TRCF = 3.215ns

SOCKN

SOCKP
SODP
SODN

                           RSCQ                                  TRCT

     POCK                           TRC = 25.72ns
POxD<0:3>         TRCF = 12.86ns

                                 RPCQ                                        TRCT

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                                                                                                       78P2351
                                                                                             Single Channel
                                                                                    OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

TRANSMITTER SPECIFICATIONS FOR CMI INTERFACE

Bit Rate: 139.264 Mbps 15ppm or 155.52 Mbps 20ppm
Code: Coded Mark Inversion (CMI)
Relevant Specifications: ITU-T G.703, Telcordia GR-253, ANSI T1.102

With the coaxial output port driving a 75 load, the output pulses conform to the templates in Figures 12, 13, 14
and 15. These specifications are tested during production test. Consult application note for reference
schematic, layout guidelines, and recommended transformers.

PARAMETER                           CONDITION                                MIN NOM MAX UNIT

Peak-to-peak Output Voltage                                                  0.9    1.05  1.1                V
(Fuse-trimmed to nominal target at Template, steady state
final test)

Rise/ Fall Time                     10-90%                                                2                  ns

                                    Negative Transitions                     -0.1         0.1

Transition Timing Tolerance         Positive Transitions at Interval         -0.5         0.5                ns
                                    Boundaries                               -0.35
Transmit clock frequency stability  Positive Transitions at mid-                          0.35
(PICK or SICKP/N )                  interval                                   0
                                                                                          0                  ppm
                                    With respect to CKREF

The following specifications are not tested during production test. They are included for information only.

PARAMETER                           CONDITION                                MIN NOM MAX UNIT

Output Impedance                    Driver is open drain                            1                        M

                                                                                    8                        pF

Return Loss                         7MHz to 240MHz                           15                              dB

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                                                                                                             78P2351
                                                                                                   Single Channel
                                                                                          OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

      V                                                   T = 7.18ns
0.60
0.55            (Note 1)                                                        (Note 1)                  Nominal
0.50                                                                                                       Pulse
0.45                1ns     0.1ns                                     1.795 ns            1.795 ns
0.40                                                                    1ns                      1ns       0.1ns
                    0.1ns
                                                                        0.35ns                     0.1ns

                                                0.35ns

0.05            Nominal
-0.05           Zero Level

                 (Note 2)

-0.40                       1ns                     1ns                                                   1ns
-0.45                       1.795 ns            1.795 ns                                                  (Note 1)
-0.50
-0.55                                 (Note 1)
-0.60

Note 1 The maximum "steady state" amplitude should not exceed the 0.55V limit. Overshoots and other transients are permitted to fall into
the shaded area bounded by the amplitude levels 0.55V and 0.6V, provided that they do not exceed the steady state level by more than
0.05V.

Note 2 For all measurements using these masks, the signal should be AC coupled, using a capacitor of not less than 0.01 F, to the input of
the oscilloscope used for measurements. The nominal zero level for both masks should be aligned with the oscilloscope trace with no input
signal. With the signal then applied, the vertical position of the trace can be adjusted with the objective of meeting the limits of the masks. Any
such adjustment should be the same for both masks and should not exceed 0.05V. This may be checked by removing the input signal again
and verifying that the trace lies with 0.05V of the nominal zero level of the masks.

Note 3 Each pulse in a coded pulse sequence should meet the limits of the relevant mask, irrespective of the state of the preceding or
succeeding pulses, with both pulse masks fixed in the same relation to a common timing reference, i.e. with their nominal start and finish
edges coincident. The masks allow for HF jitter caused by intersymbol interference in the output stage, but not for jitter present in the timing
signal associated with the source of the interface signal. When using an oscilloscope technique to determine pulse compliance with the mask,
it is important that successive traces of the pulses overlay in order to suppress the effects of low frequency jitter. This can be accomplished by
several techniques [e.g. a) triggering the oscilloscope on the measured waveform or b) providing both the oscilloscope and the pulse output
circuits with the same clock signal].

Note 4 For the purpose of these masks, the rise time and decay time should be measured between 0.4V and 0.4V, and should not exceed
2ns.

                                 Figure 12 Mask of a Pulse corresponding to a binary Zero in E4 mode

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                                                                                                        78P2351
                                                                                              Single Channel
                                                                                     OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

      V                                       T = 7.18ns
0.60
0.55            (Note 1)    0.1ns                                            0.5ns    (Note 1)
0.50
0.45                1ns                                                     Nominal          1ns
0.40                                                                         Pulse
                    0.1ns                                                                         0.5ns

0.05            Nominal
-0.05           Zero Level

                 (Note 2)

                                      3.59ns                    3.59ns

                                              1.35ns  1.35ns

-0.40                       1ns                                               1ns
-0.45                       1.795 ns                                        1.795 ns
-0.50
-0.55                                                 (Note 1)
-0.60

Note 1 The maximum "steady state" amplitude should not exceed the 0.55V limit. Overshoots and other transients are permitted to fall into
the shaded area bounded by the amplitude levels 0.55V and 0.6V, provided that they do not exceed the steady state level by more than
0.05V.

Note 2 For all measurements using these masks, the signal should be AC coupled, using a capacitor of not less than 0.01 F, to the input of
the oscilloscope used for measurements. The nominal zero level for both masks should be aligned with the oscilloscope trace with no input
signal. With the signal then applied, the vertical position of the trace can be adjusted with the objective of meeting the limits of the masks. Any
such adjustment should be the same for both masks and should not exceed 0.05V. This may be checked by removing the input signal again
and verifying that the trace lies with 0.05V of the nominal zero level of the masks.

Note 3 Each pulse in a coded pulse sequence should meet the limits of the relevant mask, irrespective of the state of the preceding or
succeeding pulses, with both pulse masks fixed in the same relation to a common timing reference, i.e. with their nominal start and finish
edges coincident. The masks allow for HF jitter caused by intersymbol interference in the output stage, but not for jitter present in the timing
signal associated with the source of the interface signal. When using an oscilloscope technique to determine pulse compliance with the mask,
it is important that successive traces of the pulses overlay in order to suppress the effects of low frequency jitter. This can be accomplished by
several techniques [e.g. a) triggering the oscilloscope on the measured waveform or b) providing both the oscilloscope and the pulse output
circuits with the same clock signal].

Note 4 For the purpose of these masks, the rise time and decay time should be measured between 0.4V and 0.4V, and should not exceed
2ns.

Note 5 The inverse pulse will have the same characteristics, noting that the timing tolerance at the level of the negative and positive
transitions are 0.1ns and 0.5ns respectively.

                         Figure 13 Mask of a Pulse corresponding to a binary One in E4 mode.

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                                                                                                  Single Channel
                                                                                         OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

       V                                                 T = 6.43ns
0.60
0.55            (Note 1)                                                       (Note 1)                  Nominal
0.50                                                                                                      Pulse
0.45                1ns     0.1ns                                    1.608ns             1.608ns
0.40                                                                  1ns                       1ns        0.1ns
                    0.1ns
                                                                       0.35ns                     0.1ns

                                                0.35ns

0.05            Nominal
-0.05           Zero Level

                 (Note 2)

-0.40                       1ns                     1ns                                                  1ns
-0.45                        1.608ns            1.608ns                                                  (Note 1)
-0.50
-0.55                                 (Note 1)
-0.60

Note 1 The maximum "steady state" amplitude should not exceed the 0.55V limit. Overshoots and other transients are permitted to fall into
the shaded area bounded by the amplitude levels 0.55V and 0.6V, provided that they do not exceed the steady state level by more than
0.05V.

Note 2 For all measurements using these masks, the signal should be AC coupled, using a capacitor of not less than 0.01 F, to the input of
the oscilloscope used for measurements. The nominal zero level for both masks should be aligned with the oscilloscope trace with no input
signal. With the signal then applied, the vertical position of the trace can be adjusted with the objective of meeting the limits of the masks. Any
such adjustment should be the same for both masks and should not exceed 0.05V. This may be checked by removing the input signal again
and verifying that the trace lies with 0.05V of the nominal zero level of the masks.

Note 3 Each pulse in a coded pulse sequence should meet the limits of the relevant mask, irrespective of the state of the preceding or
succeeding pulses, with both pulse masks fixed in the same relation to a common timing reference, i.e. with their nominal start and finish
edges coincident. The masks allow for HF jitter caused by intersymbol interference in the output stage, but not for jitter present in the timing
signal associated with the source of the interface signal. When using an oscilloscope technique to determine pulse compliance with the mask,
it is important that successive traces of the pulses overlay in order to suppress the effects of low frequency jitter. This can be accomplished by
several techniques [e.g. a) triggering the oscilloscope on the measured waveform or b) providing both the oscilloscope and the pulse output
circuits with the same clock signal].

Note 4 For the purpose of these masks, the rise time and decay time should be measured between 0.4V and 0.4V, and should not exceed
2ns.

                 Figure 14 Mask of a Pulse corresponding to a binary Zero in STM-1/STS-3 mode.

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                                                                                                 78P2351
                                                                                       Single Channel
                                                                              OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

      V                                               6.43ns
0.60
0.55            (Note 1)    0.1ns                                     0.5ns            (Note 1)
0.50
0.45                1ns                                              Nominal                  1ns
0.40                                                                  Pulse
                    0.1ns                                                                          0.5ns

0.05            Nominal
-0.05           Zero Level

                 (Note 2)

                                      3.215ns                        3.215ns

                                               1.2ns          1.2ns

-0.40                       1ns                                                1ns
-0.45                        1.608ns                                          1.608ns
-0.50
-0.55                                                 (Note 1)
-0.60

Note 1 The maximum "steady state" amplitude should not exceed the 0.55V limit. Overshoots and other transients are permitted to fall into
the shaded area bounded by the amplitude levels 0.55V and 0.6V, provided that they do not exceed the steady state level by more than
0.05V.

Note 2 For all measurements using these masks, the signal should be AC coupled, using a capacitor of not less than 0.01 F, to the input of
the oscilloscope used for measurements. The nominal zero level for both masks should be aligned with the oscilloscope trace with no input
signal. With the signal then applied, the vertical position of the trace can be adjusted with the objective of meeting the limits of the masks. Any
such adjustment should be the same for both masks and should not exceed 0.05V. This may be checked by removing the input signal again
and verifying that the trace lies with 0.05V of the nominal zero level of the masks.

Note 3 Each pulse in a coded pulse sequence should meet the limits of the relevant mask, irrespective of the state of the preceding or
succeeding pulses, with both pulse masks fixed in the same relation to a common timing reference, i.e. with their nominal start and finish
edges coincident. The masks allow for HF jitter caused by intersymbol interference in the output stage, but not for jitter present in the timing
signal associated with the source of the interface signal. When using an oscilloscope technique to determine pulse compliance with the mask,
it is important that successive traces of the pulses overlay in order to suppress the effects of low frequency jitter. This can be accomplished by
several techniques [e.g. a) triggering the oscilloscope on the measured waveform or b) providing both the oscilloscope and the pulse output
circuits with the same clock signal].

Note 4 For the purpose of these masks, the rise time and decay time should be measured between 0.4V and 0.4V, and should not exceed
2ns.

Note 5 The inverse pulse will have the same characteristics, noting that the timing tolerance at the level of the negative and positive
transitions are 0.1ns and 0.5ns respectively.

                  Figure 15 Mask of a Pulse corresponding to a binary One in STM-1/STS-3 mode

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                                                                                       78P2351
                                                                             Single Channel
                                                                    OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

TRANSMITTER OUTPUT JITTER
The transmit jitter specification ensures compliance with ITU-T G.813, G.823, G.825 and G.958; ANSI T1.102-
1993 and T1.105.03-1994; and GR-253-CORE for all supported rates. Transmit output jitter is not tested during
production test.

                  Jitter               20dB/decade                  Measured Jitter
                Detector                                               Amplitude

Transmitter
   Output

                           f1                       f2

PARAMETER                  CONDITION                                MIN NOM MAX UNIT
Transmitter Output Jitter                                                                    0.075 UIpp
                           CMI Mode;                                                          0.01 UIrms
                           200 Hz to 3.5 MHz, measured
                           with respect to CKREF for 60s

                           NRZ (optical) Mode;
                           12 kHz to 1.3 MHz, measured
                           with respect to CKREF

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                                                                                                                  78P2351
                                                                                                        Single Channel
                                                                                               OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

RECEIVER SPECIFICATIONS FOR CMI INTERFACE (Transformer-coupled)
Consult application note for reference schematic, layout guidelines, and recommended transformers.

PARAMETER                                   CONDITION                                      MIN TYP MAX         UNIT
                                                                                                               mVpk
Peak Differential Input                     CMI mode; MON=0;                               70            550
Amplitude, RXP and RXN                      12.7dB of cable loss                                               mVpk
Peak Differential Input                     CMI mode; MON=1;                               25            80
Amplitude, RXP and RXN                      20dB flat loss w/ 6dB of cable loss                                  dB
Flat-loss Tolerance                         CMI mode; MON=0;                               -2            6
                                            All valid cable lengths.                                           UIpp
Receive Clock Jitter                        STM-1 mode; CMI mode;                                        0.1   UIpp
                                            12.7 dB cable loss                                           0.07
Latency                                     a) Normal receive mode                                               UI
PLL Lock Time                               b) Remote loopback mode                            5         10      s
Return Loss                                                                                                      dB
                                            7MHz to 240MHz                                     1         10

                                                                                           15

The input signal is assumed compliant with ITU-T G.703 and can be attenuated by the dispersive loss of a
cable. The minimum cable loss is 0dB and the maximum is 12.7dB at 78MHz.
The "Worst Case" line corresponds to the ITU-T G.703 recommendation. The "Typical" line corresponds to a
typical installation referred to in ANSI T1.102-1993. The receiver is tested using the cable model. It is a lumped
element approximation of the "Worst Case" line.

                                                30

                                  25

                Attenuation (dB)  20

                                  15

                                  10

                                  5

                                    0       1.00E+06       1.00E+07              1.00E+08      1.00E+09
                                  1.00E+05             Frequency (Hz)

                                                       Worst Case      Typical

                                      Figure 16: Typical and worst-case Cable attenuation

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                                                                                                                78P2351
                                                                                                      Single Channel
                                                                                             OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

RECEIVER JITTER TOLERANCE
The 78P2351 exceeds all relevant jitter tolerance specifications shown in Figures 17, 18. STS-3/OC-3 jitter
tolerance specifications are in ANSI T1.105.03-1994 and Telcordia GR-253-CORE. STM-1 (optical) jitter
tolerance specifications are in ITU-T G.813, G.825, and G.958. STM-1e (electrical) jitter tolerance
specifications are in ITU-T G.825. E4 specifications are found in ITU-T G.823. Receive jitter tolerance is not
tested during production test.

                           100
                                                                                                                                             Electrical (CMI) Interfaces

                                                                                     G.825 - STM-1e Tolerance
                                                                                     (for 2048 kbps networks)

                                                                                     G.825 - STM-1e Tolerance

                           10                                                        (for 1544 kbps networks)

Jitter Tolerance ( UIpp )                                                            G.823 - E4 Tolerance

                           1

                           0.1

                           0.01       10Hz  100Hz  1kHz      10kHz                   100kHz      1MHz                                                                          10MHz
                              1.E+00

                                                   Jitter Frequency

                                      Figure 17: Jitter Tolerance - electrical (CMI) interfaces

PARAMETER                                   CONDITION                MIN               NOM                                                                                MAX  UNIT
E4 Jitter Tolerance                         200Hz to 500Hz            1.5            750 f-1                                                                                   UIpp
                                            500Hz to 10kHz
STM-1e Jitter Tolerance                     10kHz to 3.5MHz          0.075           750 f-1                                                                                    s
                                            10Hz to 19.3Hz           38.9            9800 f-1                                                                                  UIpp
                                            19.3Hz to 500Hz                                                                                                                    UIpp
                                            500Hz to 6.5kHz           1.5
                                            6.5kHz to 65kHz                                                                                                                     s
                                            65kHz to 1.3MHz          0.15                                                                                                      UIpp

                                                                                                                                                                                s
                                                                                                                                                                               UIpp

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ELECTRICAL SPECIFICATIONS (continued)                                                                           78P2351
                                                                                                      Single Channel
                       100                                                                   OC-3/ STM1-E/ E4 LIU

                        10                                                           Optical (NRZ) Interfaces
                                                                                      G.813, G.958, T1.105.03, GR-253
                                                                                      STM-1 / STS-3 / OC-3 Tolerance
                                                                                      G.825 - STM-1 Tolerance

Jitter Tolerance ( UIpp )  1

                           0.1

                           0.01       10Hz  100Hz  1kHz       10kHz                  100kHz   1MHz       10MHz
                              1.E+00

                                                   Jitter Frequency

                                      Figure 18: Jitter Tolerance - optical (NRZ) interfaces

PARAMETER                                   CONDITION                MIN NOM                        MAX  UNIT
                                            10Hz to 19.3Hz           38.9                                UIpp
OC-3/STS-3/STM-1 (optical)                  19.3Hz to 68.7Hz
Jitter Tolerance                            68.7Hz to 6.5kHz                    750 f-1                   s
                                            6.5kHz to 65kHz          1.5                                 UIpp
                                            65kHz to 1.3MHz
                                                                               9800 f-1                   s
                                                                     0.15                                UIpp

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                                                                                                   Single Channel
                                                                                          OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

RECEIVER JITTER TRANSFER FUNCTION
The receiver clock recovery loop filter characteristics such that the receiver has the following transfer function.
The corner frequency of the Rx DLL is approximately 120 kHz. Receiver jitter transfer function is not tested
during production test.

                  0                1.00E+04                           1.00E+05  1.00E+06      1.00E+07
                 -1
                 -2                          Figure 19: Jitter Transfer
                 -3
                 -4
                 -5
                 -6
                 -7
                 -8
                 -9
                -10
                1.00E+03

PARAMETER                          CONDITION                                    MIN NOM MAX UNIT
Receiver Jitter transfer function  below 120 kHz
                                                                                              0.1       dB
Jitter transfer function roll-off
                                                                                          20            dB per

                                                                                                        decade

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                                                                                              78P2351
                                                                                    Single Channel
                                                                           OC-3/ STM1-E/ E4 LIU

ELECTRICAL SPECIFICATIONS (continued)

CMI MODE LOSS OF SIGNAL CONDITION

PARAMETER                    CONDITION                                MIN TYP MAX UNIT

LOS threshold                                                         -35    -19  -15  dB
LOS timing
                                                                      10     110  255  UI

                             Nominal value

                                                   Maximum
                                                  cable loss

                             3 dB

                15dB                        Loss of Signal must be cleared
                35dB
                                       Tolerance range
                             LOS can be detected or cleared

                                            Loss of Signal must be declared

APPLICATION INFORMATION

EXTERNAL COMPONENTS:                        PIN(S)            VALUE        UNITS  TOLERANCE
COMPONENT                                                        75                      1%
Receiver Termination Resistor, CMI Mode      RXP                 75                      1%
Transmitter Termination Resistor, CMI Mode   RXN
                                            CMIP
                                            CMIN

(CMI) TRANSFORMER SPECIFICATIONS:                             VALUE        UNITS  TOLERANCE
                                                                             1:1
COMPONENT                                                                            JA ( C/W)
Turns Ratio for the Receiver                                               1:1CT           46
Turns Ratio for the Transmitter (center-tapped)
Suggested Manufacturers: Halo, Tamura, MiniCircuits, Belfuse

THERMAL INFORMATION:

PACKAGE                                                   CONDITIONS
Standard 100-pin JEDEC LQFP
                                            No forced air;
                                            4-layer JEDEC test board

  SCHEMATICS
For reference schematics, layout guidelines, recommended transformer part numbers, etc. please check Teridian
Semiconductor's website or contact your local sales representative for the latest application note(s) and/or demo
board manuals.

Page: 39 of 42               2006 Teridian Semiconductor Corporation                   Rev. 2.4
                                                                                                        78P2351
                                                                                              Single Channel
                                                                                     OC-3/ STM1-E/ E4 LIU

MECHANICAL SPECIFICATIONS

                                                                      15.70 (0.618)
                                                                      16.30 (0.641)

                                             1

                                                                                         15.70 (0.618)
                                                                                     16.30 (0.641)

                Top View

                                                 13.80 (0.543)
                                                 14.20 (0.559)

                0.60(0.024) TYP.                                                                                    0.05(0.002)
                                                                                                                    0.15(0.006)
                                    0.18(0.007)                                                      1.40(0.055)
                                    0.27(0.011)                                                      1.60(0.063)

                                                                                     0.50(0.020)TYP.

                                                 Side View

                100-pin JEDEC LQFP
                       (Top View)

Page: 40 of 42  2006 Teridian Semiconductor Corporation                                                                          Rev. 2.4
PACKAGE INFORMATION            100 ECLN  99 ECLP  VCC  97 TXCKN  96 TXCKP  GND  CMIN  93 CMIP  VCC  RXN  RXP  GND  88 VCC  GND  GND  GND  GND  83 CKREFP  82 CKREFN  N/C  VCC  79 CMI2P  78 CMI2N  GND                     78P2351VCC
                                                                                                                                                                                                                 Single Channel
(Top View)                                        98                       95   94             92   91   90   89           87   86   85   84                         81   80                       77   OC-3/ STM1-E/ E4 LIU76

                   TXOUT1 1                                                                              78P2351                                                                                           75 N/C
                  TXOUT0 2                                                                                                                                                                                 74 N/C
                                                                                                                                                                                                           73 SCK_MON
                        VCC 3                                                                                                                                                                              72 SEN_CMI
                        GND 4                                                                                                                                                                              71 SDI_PAR
                      SICKP 5                                                                                                                                                                              70 SDO_E4
                     SICKN 6                                                                                                                                                                               69 VCC
                         N/C 7                                                                                                                                                                             68 GND
                        SIDP 8                                                                                                                                                                             67 INTTXB
                       SIDN 9                                                                                                                                                                              66 VCC
                        VCC 10                                                                                                                                                                             65 GND
                        GND 11                                                                                                                                                                             64 PORB
                      TXPD 12                                                                                                                                                                              63 TGND
                 CKMODE 13                                                                                                                                                                                 62 CKSL
                       RCSL 14                                                                                                                                                                             61 LOS
                       LPBK 15                                                                                                                                                                             60 LOL
                        VCC 16                                                                                                                                                                             59 FRST
                        GND 17                                                                                                                                                                             58 SPSL
                    SOCKP 18                                                                                                                                                                               57 N/C
                    SOCKN 19                                                                                                                                                                               56 VCC
                      SODP 20                                                                                                                                                                              55 GND
                      SODN 21                                                                                                                                                                              54 N/C
                                                                                                                                                                                                           53 N/C
                         N/C 22                                                                                                                                                                            52 INTRXB
                        PICK 23                                                                                                                                                                            51 N/C
                        PI0D 24
                        PI1D 25

                PI2D 26
                    PI3D 27
                        PTOCK 28
                           N/C 29
                               VSS 30
                                   VDD 31
                                       N/C 32
                                          POCK 33
                                              VSS 34
                                                  VDD 35
                                                      PO3D 36
                                                         PO2D 37
                                                             VSS 38
                                                                 VDD 39
                                                                    PO1D 40
                                                                        PO0D 41
                                                                            VSS 42
                                                                               VDD 43
                                                                                   N/C 44
                                                                                       N/C 45
                                                                                           N/C 46
                                                                                              N/C 47
                                                                                                  N/C 48
                                                                                                      N/C 49
                                                                                                         N/C 50

ORDERING INFORMATION                                                                                               ORDER NUMBER                                                                              PACKAGE MARK
                                                                                                                      78P2351-IGT                                                                               78P2351-IGT
                   PART DESCRIPTION                                                                                    append `R'                                                                               xxxxxxxxxxP6
100-pin LQFP; Revision A06                                                                                             append `/F'
Tape & Reel option                                                                                                                                                                                                    n/a
Lead-free option
                                                                                                                                                                                                                 xxxxxxx-xxx
                                                                                                                                                                                                               xxxxxxxxxxP6F

Page: 41 of 42                                                             2006 Teridian Semiconductor Corporation                                                                                                            Rev. 2.4
                                                                                                                78P2351
                                                                                                      Single Channel
                                                                                             OC-3/ STM1-E/ E4 LIU

                                                               Revision History

   -- Contact Teridian for revision history of earlier releases

v2-0 March 14, 2005: Final Datasheet Release
                      Updated Ordering Numbers to reflect production silicon revision A06
                           o Obsoleted 70Pxxxx option (CMOS Output type status & interrupt pins)
                      Improved/modified Functional Descriptions for:
                           o Reference Clock, Rx LOS & LOL detectors, Synchronous (Re-Timing) Transmit
                                 Modes, Tx FIFO, Tx Driver, Tx LOL detector, and Power-on Reset description
                      Improved/modified Register Descriptions for:
                            o xCMIINV invert bits, FRST, RxLOL, and TxLOL
                      Improved/modified Pin Descriptions for:
                            o PTOCK, FRST, SEN_CMI, GND pin 63
                      Updated Electrical Specification min/max limits for:
                            o DC Characteristics,
                            o CID, CIU, CIT, and PO pin types
                            o CMI Loss of Signal Conditions

v2-2 August 12, 2005:
                      Changed name and logo from TDK to Teridian
                      Updated Rx and Tx Loss of Lock descriptions
                      Added Full Remote (digital) Loopback and update Remote (analog) Loopback descriptions

v2-3 August 15, 2006
                      Updated Ordering Numbers to remove silicon revision A06
                      Updated Package Mark from C6 to P6

v2-4 September 20, 2006
                      Corrected several typos in the mechanical drawing

If and when manufactured and sold, this product is sold subject to the terms and conditions of sale supplied at the time of order
acknowledgment, including those pertaining to warranty, patent infringement and limitation of liability. Teridian Semiconductor Corporation
(TSC) reserves the right to make changes in specifications at any time without notice. Accordingly, the reader is cautioned to verify that a
data sheet is current before placing orders. TSC assumes no liability for applications assistance.

                                                Teridian Semiconductor Corp., 6440 Oak Canyon, Irvine, CA 92618
                                      TEL (714) 508-8800, FAX (714) 508-8877, http://www.teridiansemiconductor.com

Page: 42 of 42  2006 Teridian Semiconductor Corporation  Rev. 2.4
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