厂商名称:ON Semiconductor




74LS92功能数量 2
74LS92端子数量 14
74LS92最大工作温度 70 Cel
74LS92最小工作温度 0.0 Cel
74LS92最大供电/工作电压 5.25 V
74LS92最小供电/工作电压 4.75 V
74LS92额定供电电压 5 V
74LS92加工封装描述 PLASTIC, DIP-14
74LS92工艺 TTL
74LS92包装尺寸 IN-LINE
74LS92端子间距 2.54 mm
74LS92端子涂层 TIN LEAD
74LS92端子位置 DUAL
74LS92系列 LS
74LS92计数方向 UP
74LS92加载预置输入 NONE
74LS92工作模式 ASYN
74LS92位数 3
74LS92传播延迟TPD 50 ns
74LS92最大-最小频率 32 MHz



DECADE COUNTER;                                                                                        SN54/74LS90
DIVIDE-BY-TWELVE COUNTER;                                                                              SN54/74LS92
4-BIT BINARY COUNTER                                                                                   SN54/74LS93

   The SN54 / 74LS90, SN54 / 74LS92 and SN54 / 74LS93 are high-speed                                          DECADE COUNTER;
4-bit ripple type counters partitioned into two sections. Each counter has a di-                       DIVIDE-BY-TWELVE COUNTER;
vide-by-two section and either a divide-by-five (LS90), divide-by-six (LS92) or
divide-by-eight (LS93) section which are triggered by a HIGH-to-LOW transi-                                4-BIT BINARY COUNTER
tion on the clock inputs. Each section can be used separately or tied together
(Q to CP) to form BCD, bi-quinary, modulo-12, or modulo-16 counters. All of                                  LOW POWER SCHOTTKY
the counters have a 2-input gated Master Reset (Clear), and the LS90 also
has a 2-input gated Master Set (Preset 9).                                                                          J SUFFIX
Low Power Consumption . . . Typically 45 mW                                                                     CASE 632-08
High Count Rates . . . Typically 42 MHz
Choice of Counting Modes . . . BCD, Bi-Quinary, Divide-by-Twelve,                                    14
Input Clamp Diodes Limit High Speed Termination Effects

PIN NAMES                                           LOADING (Note a)

                                                    HIGH      LOW                                                   N SUFFIX
CP0         Clock (Active LOW going edge) Input to  0.5 U.L.  1.5 U.L.                                            CASE 646-06
            2 Section
CP1         Clock (Active LOW going edge) Input to  0.5 U.L.  2.0 U.L.                                 14
            5 Section (LS90), 6 Section (LS92)                                                             1
CP1         Clock (Active LOW going edge) Input to
            8 Section (LS93)                       0.5 U.L.  1.0 U.L.
MR1, MR2    Master Reset (Clear) Inputs
MS1, MS2    Master Set (Preset-9, LS90) Inputs      0.5 U.L.    0.25 U.L.                              14            D SUFFIX
Q0          Output from 2 Section (Notes b & c)    0.5 U.L.    0.25 U.L.                                     1         SOIC
Q1, Q2, Q3  Outputs from 5 (LS90), 6 (LS92),      10 U.L.   5 (2.5) U.L.
            8 (LS93) Sections (Note b)             10 U.L.   5 (2.5) U.L.                                        CASE 751A-02

                                                                                                       ORDERING INFORMATION

NOTES:                                                                                                 SN54LSXXJ  Ceramic
a. 1 TTL Unit Load (U.L.) = 40 A HIGH/1.6 mA LOW.                                                     SN74LSXXN  Plastic
b. The Output LOW drive factor is 2.5 U.L. for Military, (54) and 5 U.L. for commercial (74)           SN74LSXXD  SOIC

b. Temperature Ranges.

c. The Q0 Outputs are guaranteed to drive the full fan-out plus the CP1 input of the device.
d. To insure proper operation the rise (tr) and fall time (tf) of the clock must be less than 100 ns.

                             LS90                        LOGIC SYMBOL                                                   LS93
                         67                                          LS92
                                                                                                       14 CP0
                         12                         14 CP0                                              1 CP1
                                                     1 CP1
                          MS                                                                                        MR Q0 Q1 Q2 Q3
            14 CP0                                               MR Q0 Q1 Q2 Q3                                     12
             1 CP1                                               12                                                 2 3 12 9 8 11
                                                                 6 7 12 11 9 8                                     VCC = PIN 5
                          MR Q0 Q1 Q2 Q3                        VCC = PIN 5                                        GND = PIN 10
                                                                GND = PIN 10                                       NC = PIN 4, 6, 7, 13
                         12                                     NC = PINS 2, 3, 4, 13

                         2 3 12 9 8 11
                         VCC = PIN 5
                         GND = PIN 10
                         NC = PINS 4, 13

                                                    FAST AND LS TTL DATA
                         SN54/74LS90 SN54/74LS92 SN54/74LS93

LOGIC DIAGRAM                                                                                            CONNECTION DIAGRAM
                                                                                                               DIP (TOP VIEW)

         6        J SD Q                         J SD Q         J SD Q                     R SD Q        CP1 1  14 CP0
                  CP                             CP             CP                         CP            MR1 2  13 NC
MS1               K CD Q                         K CD Q         K CD Q                     S CD Q        MR2 3
MS2 7                                                                                                           12 Q0
                                     12                      9              8                      11     NC 4  11 Q3
         14                                                                                                     10 GND
                            Q0                                                                       Q3  VCC 5  9 Q1
CP0                                                                                                      MS1 6  8 Q2
                                                                                                         MS2 7
                                                         Q1             Q2                               NC = NO INTERNAL CONNECTION
         2                                                                                               The Flatpak version has the same
                                                                                                         pinouts (Connection Diagram) as
MR1                                                                                                      the Dual In-Line Package.
MR2 3

                                                                                   = PIN NUMBERS

                                                                               VCC = PIN 5
                                                                               GND = PIN 10

LOGIC DIAGRAM                                                                                            CONNECTION DIAGRAM
                                                                                                               DIP (TOP VIEW)

        14               JQ                      JQ                JQ              JQ                    CP1 1  14 CP0
                         CP                      CP                CP              CP                     NC 2  13 NC
CP0                      K CD Q                  K CD Q            K CD Q          K CD Q                 NC 3
                                                                                                          NC 4  12 Q0
         1                           12                       11                9             8          VCC 5  11 Q1
                                                                                                         MR1 6  10 GND
CP1                              Q0                      Q1                Q2                Q3          MR2 7  9 Q2
                                                                                                                8 Q3

MR2 7

                                                                                   = PIN NUMBERS         NC = NO INTERNAL CONNECTION

                                                                               VCC = PIN 5               NOTE:
                                                                               GND = PIN 10              The Flatpak version has the same
                                                                                                         pinouts (Connection Diagram) as
                                                                                                         the Dual In-Line Package.

LOGIC DIAGRAM                                                                                            CONNECTION DIAGRAM
                                                                                                               DIP (TOP VIEW)

                     14  JQ                      JQ                JQ              JQ                    CP1 1  14 CP0
                         CP                      CP                CP              CP                    MR1 2  13 NC
             CP0         K CD Q                  K CD Q            K CD Q          K CD Q                MR2 3
                                                                                                                12 Q0
                  1                                                                                       NC 4  11 Q3
                                                                                                         VCC 5  10 GND
             CP1                                                                                                9 Q1
                                                                                                          NC 6  8 Q2
             MR1                                                                                          NC 7
             MR2 3                           12                 9               8  11

                                         Q0              Q1                 Q2             Q3

                                                                                    = PIN NUMBERS        NC = NO INTERNAL CONNECTION

                                                                                VCC = PIN 5              NOTE:
                                                                                GND = PIN 10             The Flatpak version has the same
                                                                                                         pinouts (Connection Diagram) as
                                                                                                         the Dual In-Line Package.

                                                                   FAST AND LS TTL DATA
SN54/74LS90 SN54/74LS92 SN54/74LS93

FUNCTIONAL DESCRIPTION                                             C. Divide-By-Two and Divide-By-Five Counter -- No external
                                                                       interconnections are required. The first flip-flop is used as a
   The LS90, LS92, and LS93 are 4-bit ripple type Decade,              binary element for the divide-by-two function (CP0 as the
Divide-By-Twelve, and Binary Counters respectively. Each               input and Q0 as the output). The CP1 input is used to obtain
device consists of four master/slave flip-flops which are              binary divide-by-five operation at the Q3 output.
internally connected to provide a divide-by-two section and a
divide-by-five (LS90), divide-by-six (LS92), or divide-by-eight    LS92
(LS93) section. Each section has a separate clock input which
initiates state changes of the counter on the HIGH-to-LOW          A. Modulo 12, Divide-By-Twelve Counter -- The CP1 input
clock transition. State changes of the Q outputs do not occur          must be externally connected to the Q0 output. The CP0 in-
simultaneously because of internal ripple delays. Therefore,           put receives the incoming count and Q3 produces a sym-
decoded output signals are subject to decoding spikes and              metrical divide-by-twelve square wave output.
should not be used for clocks or strobes. The Q0 output of
each device is designed and specified to drive the rated           B. Divide-By-Two and Divide-By-Six Counter --No external
fan-out plus the CP1 input of the device.                              interconnections are required. The first flip-flop is used as a
                                                                       binary element for the divide-by-two function. The CP1 in-
   A gated AND asynchronous Master Reset (MR1 MR2) is                put is used to obtain divide-by-three operation at the Q1
provided on all counters which overrides and clocks and                and Q2 outputs and divide-by-six operation at the Q3 out-
resets (clears) all the flip-flops. A gated AND asynchronous           put.
Master Set (MS1 MS2) is provided on the LS90 which
overrides the clocks and the MR inputs and sets the outputs to     LS93
nine (HLLH).
                                                                   A. 4-Bit Ripple Counter -- The output Q0 must be externally
   Since the output from the divide-by-two section is not              connected to input CP1. The input count pulses are applied
internally connected to the succeeding stages, the devices             to input CP0. Simultaneous divisions of 2, 4, 8, and 16 are
may be operated in various counting modes.                             performed at the Q0, Q1, Q2, and Q3 outputs as shown in
                                                                       the truth table.
                                                                   B. 3-Bit Ripple Counter-- The input count pulses are applied
A. BCD Decade (8421) Counter -- The CP1 input must be ex-              to input CP1. Simultaneous frequency divisions of 2, 4, and
    ternally connected to the Q0 output. The CP0 input receives        8 are available at the Q1, Q2, and Q3 outputs. Independent
    the incoming count and a BCD count sequence is pro-                use of the first flip-flop is available if the reset function coin-
    duced.                                                             cides with reset of the 3-bit ripple-through counter.

B. Symmetrical Bi-quinary Divide-By-Ten Counter -- The Q3
    output must be externally connected to the CP0 input. The
    input count is then applied to the CP1 input and a divide-by-
    ten square wave is obtained at output Q0.

       SN54/74LS90 SN54/74LS92 SN54/74LS93

                        LS90                                                    LS92 AND LS93
              MODE SELECTION                                                  MODE SELECTION

         RESET / SET INPUTS                OUTPUTS           RESET            OUTPUTS
       MR1 MR2 MS1 MS2                 Q0 Q1 Q2 Q3
                                                        MR1 MR2               Q0 Q1 Q2 Q3
         HH LX                          LL LL
         HHXL                           LL LL             HH                   LL LL
         X X HH                        HL LH              LH                          Count
          L X LX                                          HL                          Count
         X L XL                                Count      LL                          Count
          L XXL                                Count
         X L LX                                Count    H = HIGH Voltage Level
                                               Count    L = LOW Voltage Level
       H = HIGH Voltage Level                           X = Don't Care
       L = LOW Voltage Level
       X = Don't Care

              LS90                               LS92                               LS93
BCD COUNT SEQUENCE                         TRUTH TABLE                        TRUTH TABLE

       OUTPUT                                       OUTPUT                                     OUTPUT
                                              Q0 Q1 Q2 Q3
COUNT  Q0 Q1  Q2 Q3                    COUNT                                  COUNT   Q0 Q1    Q2 Q3

    0   LL     LL                      0      LL LL                                0   LL       LL
    1  HL      LL                                                                  1  HL        LL
    2   LH     LL                      1      HL LL                                2   LH       LL
    3  HH      LL                                                                  3  HH        LL
    4   LL    HL                       2      LH LL                                4   LL      HL
    5  HL     HL                                                                   5  HL       HL
    6   LH    HL                       3      HH L L                               6   LH      HL
    7  HH     HL                                                                   7  HH       HL
    8   LL     LH                      4      LL HL                                8   LL       LH
    9  HL      LH                                                                  9  HL        LH
                                       5      HL HL                              10    LH       LH
                                                                                  11  HH        LH
                                       6      LL LH                              12    LL      HH
                                                                                 13   HL       HH
                                       7      HL LH                              14    LH      HH
                                                                                 15   HH       HH
                                       8      LH LH

                                       9      HH LH

NOTE: Output Q0 is connected to Input  10     L L HH
CP1 for BCD count.
                                       11     HL HH

                                       NOTE: Output Q0 is connected to Input

                                                                              NOTE: Output Q0 is connected to Input

                                       FAST AND LS TTL DATA
                SN54/74LS90 SN54/74LS92 SN54/74LS93


Symbol                         Parameter                                                            Min   Typ           Max            Unit

VCC     Supply Voltage                                                                     54       4.5   5.0           5.5            V

                                                                                           74       4.75  5.0           5.25

TA      Operating Ambient Temperature Range                                                54       55  25            125            C

                                                                                           74       0     25            70

IOH     Output Current -- High                             54, 74                                                       0.4          mA

IOL     Output Current -- Low                                                              54                           4.0            mA

                                                                                           74                           8.0



Symbol                  Parameter                    Min Typ Max Unit                                                 Test Conditions

VIH     Input HIGH Voltage                           2.0                                            V     Guaranteed Input HIGH Voltage for

                                                                                                          All Inputs

                                             54                                                0.7        Guaranteed Input LOW Voltage for

VIL     Input LOW Voltage                                                                           V     All Inputs

                                             74                                                0.8

VIK     Input Clamp Diode Voltage                           0.65 1.5                             V     VCC = MIN, IIN = 18 mA
VOH     Output HIGH Voltage
                                             54      2.5 3.5                                        V     VCC = MIN, IOH = MAX, VIN = VIH

                                             74      2.7 3.5                                        V     or VIL per Truth Table

                                             54, 74        0.25 0.4                                 V     IOL = 4.0 mA  VCC = VCC MIN,
                                               74          0.35 0.5                                                     VIN = VIL or VIH
VOL     Output LOW Voltage                                                                                              per Truth Table

                                                                                                    V     IOL = 8.0 mA

                                                                                               20   A VCC = MAX, VIN = 2.7 V

IIH     Input HIGH Current

                                                                                               0.1  mA VCC = MAX, VIN = 7.0 V

        Input LOW Current

        MS, MR                                                                                  0.4

IIL     CP0                                                                                     2.4 mA VCC = MAX, VIN = 0.4 V
        CP1 (LS90, LS92)
        CP1 (LS93)

IOS     Short Circuit Current (Note 1)                20                                      100 mA VCC = MAX

ICC     Power Supply Current                                                                   15   mA VCC = MAX

Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.

                                             FAST AND LS TTL DATA
                      SN54/74LS90 SN54/74LS92 SN54/74LS93

AC CHARACTERISTICS (TA = 25C, VCC = 5.0 V, CL = 15 pF)


                                                                LS90                   LS92                   LS93

Symbol                Parameter                            Min Typ Max Min Typ Max Min Typ Max Unit

fMAX    CP0 Input Clock Frequency                          32                    32                32                                     MHz
        CP1 Input Clock Frequency
fMAX    Propagation Delay,                                 16                    16                16                                     MHz
        CP0 Input to Q0 Output
tPLH                                                            10 16                  10 16                  10 16                       ns
tPHL                                                            12 18                  12 18                  12 18

tPLH    CP0 Input to Q3 Output                                  32 48                  32 48                  46 70                       ns
tPHL                                                            34 50                  34 50                  46 70

tPLH    CP1 Input to Q1 Output                                  10 16                  10 16                  10 16                       ns
tPHL                                                            14 21                  14 21
                                                                                                              14 21

tPLH    CP1 Input to Q2 Output                                  21 32                  10 16                  21 32                       ns
tPHL                                                            23 35                  14 21                  23 35

tPLH    CP1 Input to Q3 Output                                  21 32                  21 32                  34 51                       ns
tPHL                                                            23 35                  23 35
                                                                                                              34 51

tPLH    MS Input to Q0 and Q3 Outputs                           20 30                                                                     ns
tPHL    MS Input to Q1 and Q2 Outputs                           26 40
tPHL    MR Input to Any Output                                  26 40                                                                     ns

                                                                                       26 40                  26 40                       ns



                                                                LS90                  LS92                    LS93

Symbol                Parameter                            Min        Max        Min          Max  Min              Max                   Unit

tW      CP0 Pulse Width                                    15                    15                15                                     ns

tW      CP1 Pulse Width                                    30                    30                30                                     ns

tW      MS Pulse Width                                     15                                                                             ns

tW      MR Pulse Width                                     15                    15                15                                     ns

trec    Recovery Time MR to CP                             25                    25                25                                     ns

RECOVERY TIME (trec) is defined as the minimum time required between the end of the reset pulse and the clock transition from HIGH-to-LOW in order to recognize
and transfer HIGH data to the Q outputs

                                                           AC WAVEFORMS

                                   *CP 1.3 V                    1.3 V          1.3 V
                                                                     tW                 tPLH
                                             tPHL                                     1.3 V

                                          Q         1.3 V

                                                                        Figure 1

        *The number of Clock Pulses required between the tPHL and tPLH measurements can be determined from the appropriate Truth Tables.

MR & MS 1.3 V                      1.3 V                                   MS 1.3 V                1.3 V

       CP             tW           trec                                                       tW        trec
                                             1.3 V                         CP                                 1.3 V
                                                                      Q0 Q3    tPLH

                            1.3 V                                        (LS90)                  1.3 V
                      Figure 2                                                                Figure 3

                                                    FAST AND LS TTL DATA
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