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74HCT373DB-T

器件型号:74HCT373DB-T
器件类别:半导体    逻辑   
厂商名称:NXP
厂商官网:https://www.nxp.com
标准:
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器件描述

Latches OCTAL 3-STATE LATCH

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
NXP
产品种类:
Product Category:
Latches
RoHS:YES
Number of Circuits:8 Circuit
Logic Type:TTL
Logic Family:HCT
Polarity:Non-Inverting
Quiescent Current:8 uA
Number of Output Lines:8 Line
High Level Output Current:- 6 mA
传播延迟时间:
Propagation Delay Time:
14 ns
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
4.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 125 C
封装 / 箱体:
Package / Case:
SSOP-20
封装:
Packaging:
Reel
Function:Transparent
高度:
Height:
1.8 mm
长度:
Length:
7.4 mm
输出类型:
Output Type:
3-State
类型:
Type:
D-Type
宽度:
Width:
5.4 mm
商标:
Brand:
NXP Semiconductors
安装风格:
Mounting Style:
SMD/SMT
Number of Channels:8 Channels
Number of Input Lines:8 Line
Supply Current - Max:8 uA
工作电源电压:
Operating Supply Voltage:
5 V
产品类型:
Product Type:
Latches
Reset Type:No Reset
工厂包装数量:
Factory Pack Quantity:
1000
子类别:
Subcategory:
Logic ICs
零件号别名:
Part # Aliases:
74HCT373DB,118
单位重量:
Unit Weight:
0.016000 oz

74HCT373DB-T器件文档内容

                   74HC373; 74HCT373

                   Octal D-type transparent latch; 3-state

                   Rev. 5 — 13 December 2011                                     Product data sheet

1.  General description

              The 74HC373; 74HCT373 is a high-speed Si-gate CMOS device and is pin compatible

              with Low-power Schottky TTL. It is specified in compliance with JEDEC standard no. 7A.

              The 74HC373; 74HCT373 is an octal D-type transparent latch featuring separate D-type

              inputs for each latch and 3-state outputs for bus oriented applications. A latch enable (LE)

              input and an output enable (OE) input are common to all latches.

              The 74HC373; 74HCT373 consists of eight D-type transparent latches with 3-state true

              outputs. When LE is HIGH, data at the Dn inputs enters the latches. In this condition the

              latches are transparent, i.e. a latch output will change state each time its corresponding

              D input changes.

              When LE is LOW the latches store the information that was present at the D inputs a

              set-up time preceding the HIGH-to-LOW transition of LE. When OE is LOW, the contents

              of the 8 latches are available at the outputs. When OE is HIGH, the outputs go to the high-

              impedance OFF-state. Operation of the OE input does not affect the state of the latches.

              The 74HC373; 74HCT373 is functionally identical to:

              •    74HC563; 74HCT563: but inverted outputs and different pin arrangement

              •    74HC573; 74HCT573: but different pin arrangement

2.  Features  and  benefits

                  3-state non-inverting outputs for bus oriented applications

                  Common 3-state output enable input

                  Functionally identical to the 74HC563; 74HCT563 and 74HC573;  74HCT573

                  ESD protection:

                    HBM JESD22-A114F exceeds 2 000 V

                    MM JESD22-A115-A exceeds 200 V

                  Specified from 40 C to +85 C and from 40 C to +125 C
NXP Semiconductors                                                        74HC373; 74HCT373

                                                                           Octal D-type transparent latch; 3-state

3.  Ordering information

Table 1.     Ordering information

Type number  Package

             Temperature range         Name      Description                                                           Version

74HC373N     40 C to +125 C         DIP20     plastic dual in-line package; 20 leads (300 mil)                      SOT146-1

74HCT373N

74HC373D     40 C to +125 C         SO20      plastic small outline package; 20 leads;                              SOT163-1

74HCT373D                                        body width 7.5 mm

74HC373DB    40 C to +125 C         SSOP20    plastic shrink small outline package; 20 leads;                       SOT339-1

74HCT373DB                                       body width 5.3 mm

74HC373PW    40 C to +125 C         TSSOP20   plastic thin shrink small outline package; 20 leads;                  SOT360-1

74HCT373PW                                       body width 4.4 mm

74HC373BQ    40 C to +125 C         DHVQFN20  plastic dual in-line compatible thermal enhanced very                 SOT764-1

74HCT373BQ                                       thin quad flat package; no leads; 20 terminals;

                                                 body 2.5  4.5  0.85 mm

4.  Functional diagram

                                   3   D0                                  Q0                                      2

                                   4   D1                                  Q1                                      5

                                   7   D2                                  Q2                                      6

                                   8   D3                                  Q3                                      9

                                       D4        LATCH        3-STATE      Q4

                                   13            1 TO 8       OUTPUTS                                              12

                                   14  D5                                  Q5                                      15

                                   17  D6                                  Q6                                      16

                                   18  D7                                  Q7                                      19

                                   11  LE

                                   1   OE

                                                                          001aae050

Fig 1.       Functional diagram

74HC_HCT373                            All information provided in this document is subject to legal disclaimers.      © NXP B.V. 2011. All rights reserved.

Product data sheet                             Rev. 5 — 13 December 2011                                                        2 of 26
NXP Semiconductors                                                                                               74HC373; 74HCT373

                                                                                                                    Octal D-type transparent latch; 3-state

                                                                                                                    OE            1         EN

                                                                                                                    LE            11        C1

                                 11

                                 LE                                                                                 D0            3         1D                2   Q0

                       3   D0        Q0     2                                                                                     4                           5

                       4   D1        Q1     5                                                                       D1                                            Q1

                       7                    6                                                                       D2            7                           6   Q2

                           D2        Q2

                       8   D3               9                                                                       D3            8                           9   Q3

                                     Q3

                    13     D4        Q4     12                                                                      D4            13                          12  Q4

                    14     D5        Q5     15                                                                                    14                          15

                    17                      16                                                                      D5                                            Q5

                           D6        Q6                                                                                           17                          16

                    18     D7        Q7     19                                                                      D6                                            Q6

                                 OE                                                                                 D7            18                          19  Q7

                                 1       001aae048                                                                                              001aae049

Fig  2.      Logic  symbol                                                    Fig  3.                         IEC   logic symbol

                                                                             LE

                                                               LE

                                                                             LE

                                                    D                                                               Q

                                                               LE                                             001aae051

Fig  4.      Logic diagram (one latch)

             D0                D1               D2                 D3              D4                               D5                          D6                D7

                    D     Q          D     Q             D     Q       D     Q                             D     Q                    D     Q       D         Q               D     Q

                    LATCH            LATCH               LATCH         LATCH                               LATCH                      LATCH         LATCH                     LATCH

                       1                2                   3             4                                   5                          6                 7                     8

                    LE LE            LE LE               LE LE         LE LE                               LE LE                      LE LE         LE LE                     LE LE

LE

OE

                             Q0                 Q1                 Q2            Q3                                 Q4                          Q5                Q6                   Q7

                                                                                                                                                                                 001aae052

Fig 5.       Logic diagram

74HC_HCT373                                         All  information provided in this document is subject  to legal disclaimers.                                 © NXP  B.V.  2011. All rights reserved.

Product data sheet                                             Rev. 5 — 13 December                        2011                                                                        3 of 26
NXP Semiconductors                                                                 74HC373; 74HCT373

                                                                                   Octal D-type transparent latch; 3-state

5.   Pinning information

                    5.1      Pinning

                             74HC373                                                                                               74HC373

                             74HCT373                                                                                              74HCT373

                    OE   1               20  VCC                                   terminal 1                                      OE   VCC

                                                                                   index area

                    Q0   2               19  Q7                                                                                    1    20

                                                                                                                            Q0  2            19       Q7

                    D0   3               18  D7                                                                             D0  3            18       D7

                    D1   4               17  D6                                                                             D1  4            17       D6

                    Q1   5               16  Q6                                                                             Q1  5            16       Q6

                    Q2   6               15  Q5                                                                             Q2  6            15       Q5

                    D2   7               14  D5                                                                             D2  7            14       D5

                                                                                                                            D3  8  GND(1)    13       D4

                    D3   8               13  D4

                                                                                                                            Q3  9            12       Q4

                    Q3   9               12  Q4                                                                                    10   11

                    GND  10              11  LE                                                                                    GND  LE            001aae047

                              001aae046                                                                                         Transparent top view

                                                                              (1)  The die substrate is attached to this pad using

                                                                                   conductive die attach material. It can not be used                            as

                                                                                   supply pin or input.

Fig 6.       Pin configuration DIP20, SO20, SSOP20              and      Fig  7.   Pin configuration DHVQFN20

             TSSOP20

                    5.2      Pin description

Table 2.     Pin description

Symbol                                       Pin                                   Description

OE                                           1                                     3-state output enable input (active LOW)

Q0, Q1,      Q2, Q3, Q4, Q5, Q6, Q7          2, 5, 6,  9,  12,  15, 16,  19        3-state latch output

D0, D1,      D2, D3, D4, D5, D6, D7          3, 4, 7,  8,  13,  14, 17,  18        data input

GND                                          10                                    ground (0 V)

LE                                           11                                    latch enable input (active HIGH)

VCC                                          20                                    supply voltage

74HC_HCT373                                     All information provided in this document is subject to legal disclaimers.                            © NXP B.V. 2011. All rights reserved.

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NXP Semiconductors                                                                    74HC373; 74HCT373

                                                                                         Octal D-type transparent latch; 3-state

6.    Functional description

                       6.1     Function table

Table 3.     Function table[1]

Operating mode                  Control                                   Input                                      Internal latches       Output

                                OE             LE                         Dn                                                                Qn

Enable and read register        L              H                          L                                          L                      L

(transparent mode)                                                        H                                          H                      H

Latch and read register         L              L                          l                                          L                      L

                                                                          h                                          H                      H

Latch register and disable      H              X                          X                                          X                      Z

outputs

[1]   H = HIGH voltage level;

      h = HIGH voltage level one set-up time prior to the HIGH-to-LOW LE transition;

      L = LOW voltage level;

      I = LOW voltage level one set-up time prior to the HIGH-to-LOW LE transition;

      X = don’t care;

      Z = high-impedance OFF-state.

7.    Limiting values

Table 4.     Limiting values

In accordance with the Absolute Maximum  Rating System (IEC 60134). Voltages are                                        referenced  to GND  (ground  =  0 V).

Symbol       Parameter                         Conditions                                                                           Min        Max      Unit

VCC          supply voltage                                                                                                         0.5       +7       V

IIK          input clamping current            VI < 0.5 V or VI > VCC + 0.5 V                                                      -          20      mA

IOK          output clamping current           VO < 0.5 V or VO > VCC + 0.5 V                                                      -          20      mA

IO           output current                    VO = 0.5 V to (VCC + 0.5 V)                                                         -          35      mA

ICC          supply current                                                                                                         -          +70      mA

IGND         ground current                                                                                                         -          70      mA

Tstg         storage temperature                                                                                                    65        +150     C

Ptot         total power dissipation

                                                   DIP20 package                                                        [1]         -          750      mW

                                                   SO20 package                                                         [2]         -          500      mW

                                                   SSOP20 package                                                       [3]                    500      mW

                                                   TSSOP20 package                                                      [3]                    500      mW

                                                   DHVQFN20 package                                                     [4]         -          500      mW

[1]   For DIP20 package: Ptot derates linearly with 12 mW/K above 70 C.

[2]   For SO20: Ptot derates linearly with 8 mW/K above 70 C.

[3]   For SSOP20 and TSSOP20 packages: Ptot derates linearly with 5.5 mW/K above 60 C.

[4]   For DHVQFN20 package: Ptot derates linearly with 4.5 mW/K above 60 C.

74HC_HCT373                              All information provided in this document is subject to legal disclaimers.                         © NXP B.V. 2011. All rights reserved.

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NXP Semiconductors                                                                74HC373; 74HCT373

                                                                                        Octal D-type transparent latch; 3-state

8.     Recommended operating conditions

Table 5.      Recommended operating conditions

Voltages are referenced to GND (ground = 0 V)

Symbol        Parameter                            Conditions                 74HC373                                                             74HCT373           Unit

                                                                    Min           Typ                                             Max        Min     Typ       Max

VCC           supply voltage                                        2.0           5.0                                             6.0        4.5     5.0       5.5   V

VI            input voltage                                                0      -                                               VCC          0       -       VCC   V

VO            output voltage                                               0      -                                               VCC          0       -       VCC   V

Tamb          ambient temperature                                   40           +25                                             +125       40     +25       +125  C

t/V         input transition rise and fall rate  VCC = 2.0 V             -      -                                               625          -       -         -   ns/V

                                                   VCC = 4.5 V             -      1.67                                            139          -     1.67      139   ns/V

                                                   VCC = 6.0 V             -      -                                                  83        -       -         -   ns/V

9.     Static characteristics

Table 6.      Static characteristics 74HC373

At recommended operating conditions; voltages are referenced to GND (ground                                                    =  0  V).

Symbol        Parameter                            Conditions                                                                             Min     Typ       Max      Unit

Tamb   =  25  C

VIH           HIGH-level input voltage             VCC = 2.0 V                                                                            1.5     1.2       -        V

                                                   VCC = 4.5 V                                                                            3.15    2.4       -        V

                                                   VCC = 6.0 V                                                                            4.2     3.2       -        V

VIL           LOW-level input voltage              VCC = 2.0 V                                                                            -       0.8       0.5      V

                                                   VCC = 4.5 V                                                                            -       2.1       1.35     V

                                                   VCC = 6.0 V                                                                            -       2.8       1.8      V

VOH           HIGH-level output voltage            VI = VIH or VIL                                                                        -       -         -

                                                   IO = 20 A; VCC = 2.0 V                                                               1.9     2.0       -        V

                                                   IO = 20 A; VCC = 4.5 V                                                               4.4     4.5       -        V

                                                   IO = 20 A; VCC = 6.0 V                                                               5.9     6.0       -        V

                                                   IO = 6.0 mA; VCC = 4.5 V                                                              3.98    4.32      -        V

                                                   IO = 7.8 mA; VCC = 6.0 V                                                              5.48    5.81      -        V

VOL           LOW-level output voltage             VI = VIH or VIL

                                                   IO = 20 A; VCC = 2.0 V                                                                -       0         0.1      V

                                                   IO = 20 A; VCC = 4.5 V                                                                -       0         0.1      V

                                                   IO = 20 A; VCC = 6.0 V                                                                -       0         0.1      V

                                                   IO = 6.0 mA; VCC = 4.5 V                                                               -       0.15      0.26     V

                                                   IO = 7.8 mA; VCC = 6.0 V                                                               -       0.16      0.26     V

II            input leakage current                VI = VCC or GND; VCC = 6.0 V                                                           -       -         0.1     A

IOZ           OFF-state output current             VI = VIH or VIL; VCC = 6.0 V;                                                          -       -         0.5     A

                                                   VO = VCC or GND

ICC           supply current                       VCC = 6.0 V; IO = 0 A;                                                                 -       -         8.0      A

                                                   VI = VCC or GND

CI            input capacitance                                                                                                           -       3.5       -        pF

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Product data sheet                                 Rev. 5 — 13 December 2011                                                                                            6 of 26
NXP Semiconductors                                                           74HC373; 74HCT373

                                                                             Octal D-type transparent latch; 3-state

Table 6.     Static characteristics 74HC373 …continued

At recommended operating conditions; voltages are referenced to GND (ground                                         =  0  V).

Symbol       Parameter                  Conditions                                                                             Min   Typ  Max   Unit

Tamb = 40 C to +85 C

VIH          HIGH-level input voltage   VCC = 2.0 V                                                                            1.5   -    -     V

                                        VCC = 4.5 V                                                                            3.15  -    -     V

                                        VCC = 6.0 V                                                                            4.2   -    -     V

VIL          LOW-level input voltage    VCC = 2.0 V                                                                            -     -    0.5   V

                                        VCC = 4.5 V                                                                            -     -    1.35  V

                                        VCC = 6.0 V                                                                            -     -    1.8   V

VOH          HIGH-level output voltage  VI = VIH or VIL

                                        IO = 20 A; VCC = 2.0 V                                                               1.9   -    -     V

                                        IO = 20 A; VCC = 4.5 V                                                               4.4   -    -     V

                                        IO = 20 A; VCC = 6.0 V                                                               5.9   -    -     V

                                        IO = 6.0 mA; VCC = 4.5 V                                                              3.84  -    -     V

                                        IO = 7.8 mA; VCC = 6.0 V                                                              5.34  -    -     V

VOL          LOW-level output voltage   VI = VIH or VIL

                                        IO = 20 A; VCC = 2.0 V                                                                -     -    0.1   V

                                        IO = 20 A; VCC = 4.5 V                                                                -     -    0.1   V

                                        IO = 20 A; VCC = 6.0 V                                                                -     -    0.1   V

                                        IO = 6.0 mA; VCC = 4.5 V                                                               -     -    0.33  V

                                        IO = 7.8 mA; VCC = 6.0 V                                                               -     -    0.33  V

II           input leakage current      VI = VCC or GND; VCC = 6.0 V                                                           -     -    1.0  A

IOZ          OFF-state output current   VI = VIH or VIL; VCC = 6.0 V;                                                          -     -    5.0  A

                                        VO = VCC or GND

ICC          supply current             VCC = 6.0 V; IO = 0 A;                                                                       -    80    A

                                        VI = VCC or GND

Tamb = 40 C to +125 C

VIH          HIGH-level input voltage   VCC = 2.0 V                                                                            1.5   -    -     V

                                        VCC = 4.5 V                                                                            3.15  -    -     V

                                        VCC = 6.0 V                                                                            4.2   -    -     V

VIL          LOW-level input voltage    VCC = 2.0 V                                                                            -     -    0.5   V

                                        VCC = 4.5 V                                                                            -     -    1.35  V

                                        VCC = 6.0 V                                                                            -     -    1.8   V

VOH          HIGH-level output voltage  VI = VIH or VIL

                                        IO = 20 A; VCC = 2.0 V                                                               1.9   -    -     V

                                        IO = 20 A; VCC = 4.5 V                                                               4.4   -    -     V

                                        IO = 20 A; VCC = 6.0 V                                                               5.9   -    -     V

                                        IO = 6.0 mA; VCC = 4.5 V                                                              3.7   -    -     V

                                        IO = 7.8 mA; VCC = 6.0 V                                                              5.2   -    -     V

74HC_HCT373                             All information provided in this document is subject to legal disclaimers.                        © NXP B.V. 2011. All rights reserved.

Product data sheet                      Rev. 5 — 13 December 2011                                                                                  7 of 26
NXP Semiconductors                                                                74HC373; 74HCT373

                                                                                  Octal D-type transparent latch; 3-state

Table 6.      Static characteristics 74HC373 …continued

At recommended operating conditions; voltages are referenced to GND (ground                                          =0  V).

Symbol        Parameter                        Conditions                                                                     Min   Typ   Max    Unit

VOL           LOW-level output voltage         VI = VIH or VIL

                                               IO = 20 A; VCC = 2.0 V                                                        -     -     0.1    V

                                               IO = 20 A; VCC = 4.5 V                                                        -     -     0.1    V

                                               IO = 20 A; VCC = 6.0 V                                                        -     -     0.1    V

                                               IO = 6.0 mA; VCC = 4.5 V                                                       -     -     0.4    V

                                               IO = 7.8 mA; VCC = 6.0 V                                                       -     -     0.4    V

II            input leakage current            VI = VCC or GND; VCC = 6.0      V                                              -     -     1.0   A

IOZ           OFF-state output current         VI = VIH or VIL; VCC = 6.0 V;                                                  -     -     10.0  A

                                               VO = VCC or GND

ICC           supply current                   VCC = 6.0 V; IO = 0 A;                                                         -     -     160    A

                                               VI = VCC or GND

Table 7.      Static characteristics 74HCT373

At recommended operating conditions; voltages are referenced to GND (ground                                          =0  V).

Symbol        Parameter                        Conditions                                                                     Min   Typ   Max    Unit

Tamb  =   25  C

VIH           HIGH-level input voltage         VCC = 4.5 V to 5.5 V                                                           2.0   1.6   -      V

VIL           LOW-level input voltage          VCC = 4.5 V to 5.5 V                                                           -     1.2   0.8    V

VOH           HIGH-level output voltage        VI = VIH or VIL

                                               IO = 20 A; VCC = 4.5 V                                                       4.4   4.5   -      V

                                               IO = 6.0 mA; VCC = 4.5 V                                                      3.98  4.32  -      V

VOL           LOW-level output voltage         VI = VIH or VIL

                                               IO = 20 A; VCC = 4.5 V                                                        -     0.0   0.1    V

                                               IO = 6.0 mA; VCC = 4.5 V                                                       -     0.16  0.26   V

II            input leakage current            VI = VCC or GND; VCC = 5.5 V                                                   -     -     0.1   A

IOZ           OFF-state output current         VI = VIH or VIL; VCC = 5.5 V;                                                  -     -     0.5   A

                                               VO = VCC or GND per input pin;

                                               other inputs at VCC or GND; IO =   0                                  A

ICC           supply current                   VI = VCC or GND; IO = 0 A;                                                     -     -     8.0    A

                                               VCC = 5.5 V

ICC          additional supply current        VI = VCC  2.1 V;

                                               other inputs at VCC or GND;

                                               VCC = 4.5 V to 5.5 V; IO = 0 A

                                               Dn                                                                             -     30    108    A

                                               LE                                                                             -     150   540    A

                                               OE                                                                             -     100   360    A

CI            input capacitance                                                                                               -     3.5   -      pF

Tamb = 40 C to +85 C

VIH           HIGH-level input voltage         VCC = 4.5 V to 5.5 V                                                           2.0   -     -      V

VIL           LOW-level input voltage          VCC = 4.5 V to 5.5 V                                                           -     -     0.8    V

74HC_HCT373                              All information provided in this document is subject to legal disclaimers.                       © NXP B.V. 2011. All rights reserved.

Product data sheet                             Rev. 5 — 13 December 2011                                                                            8 of 26
NXP Semiconductors                                                           74HC373; 74HCT373

                                                                             Octal D-type transparent latch; 3-state

Table 7.     Static characteristics 74HCT373 …continued

At recommended operating conditions; voltages are referenced to GND (ground                                         =0  V).

Symbol       Parameter                  Conditions                                                                           Min   Typ  Max   Unit

VOH          HIGH-level output voltage  VI = VIH or VIL

                                        IO = 20 A; VCC = 4.5 V                                                             4.4   -    -     V

                                        IO = 6.0 A; VCC = 4.5 V                                                            3.84  -    -     V

VOL          LOW-level output voltage   VI = VIH or VIL

                                        IO = 20 A; VCC = 4.5 V                                                              -     -    0.1   V

                                        IO = 6.0 mA; VCC = 4.5 V                                                             -     -    0.33  V

II           input leakage current      VI = VCC or GND; VCC = 5.5 V                                                         -     -    1.0  A

IOZ          OFF-state output current   VI = VIH or VIL; VCC = 5.5 V;                                                        -     -    5.0  A

                                        VO = VCC or GND per input pin;

                                        other inputs at VCC or GND; IO =     0                                      A

ICC          supply current             VI = VCC or GND; IO = 0 A;                                                           -     -    80    A

                                        VCC = 5.5 V

ICC         additional supply current  VI = VCC  2.1 V;

                                        other inputs at VCC or GND;

                                        VCC = 4.5 V to 5.5 V; IO = 0 A

                                        Dn                                                                                   -     -    135   A

                                        LE                                                                                   -     -    675   A

                                        OE                                                                                   -     -    450   A

Tamb = 40 C to +125 C

VIH          HIGH-level input voltage   VCC = 4.5 V to 5.5 V                                                                 2.0   -    -     V

VIL          LOW-level input voltage    VCC = 4.5 V to 5.5 V                                                                 -     -    0.8   V

VOH          HIGH-level output voltage  VI = VIH or VIL

                                        IO = 20 A; VCC = 4.5 V                                                             4.4   -    -     V

                                        IO = 6.0 mA; VCC = 4.5 V                                                            3.7   -    -     V

VOL          LOW-level output voltage   VI = VIH or VIL

                                        IO = 20 A; VCC = 4.5 V                                                              -     -    0.1   V

                                        IO = 6.0 mA; VCC = 4.5 V                                                             -     -    0.4   V

II           input leakage current      VI = VCC or GND; VCC = 5.5 V                                                         -     -    1.0  A

IOZ          OFF-state output current   VI = VIH or VIL; VCC = 5.5 V;                                                        -     -    10   A

                                        VO = VCC or GND per input pin;

                                        other inputs at VCC or GND; IO =     0                                      A

ICC          supply current             VI = VCC or GND; IO = 0 A;                                                           -     -    160   A

                                        VCC = 5.5 V

ICC         additional supply current  VI = VCC  2.1 V;

                                        other inputs at VCC or GND;

                                        VCC = 4.5 V to 5.5 V; IO = 0 A

                                        Dn                                                                                   -     -    147   A

                                        LE                                                                                   -     -    735   A

                                        OE                                                                                   -     -    490   A

74HC_HCT373                             All information provided in this document is subject to legal disclaimers.                      © NXP B.V. 2011. All rights reserved.

Product data sheet                      Rev. 5 — 13 December 2011                                                                                9 of 26
NXP Semiconductors                                                           74HC373; 74HCT373

                                                                             Octal D-type transparent latch; 3-state

10. Dynamic characteristics

Table 8.     Dynamic characteristics 74HC373

Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise   specified; for test                                  circuit see  Figure  12.

Symbol       Parameter                        Conditions                                                                     Min  Typ          Max          Unit

Tamb = 25 C

tpd          propagation delay                Dn to Qn; see Figure 8                                                    [1]

                                              VCC = 2.0 V                                                                    -    41           150          ns

                                              VCC = 4.5 V                                                                    -    15           30           ns

                                              VCC = 5 V; CL = 15 pF                                                          -    12           -            ns

                                              VCC = 6.0 V                                                                    -    12           26           ns

                                              LE to Qn; see Figure 9

                                              VCC = 2.0 V                                                                    -    50           175          ns

                                              VCC = 4.5 V                                                                    -    18           35           ns

                                              VCC = 5 V; CL = 15 pF                                                          -    15           -            ns

                                              VCC = 6.0 V                                                                    -    14           30           ns

ten          enable time                      OE to Qn; see Figure 10                                                   [2]

                                              VCC = 2.0 V                                                                    -    44           150          ns

                                              VCC = 4.5 V                                                                    -    16           30           ns

                                              VCC = 6.0 V                                                                    -    13           26           ns

tdis         disable time                     OE to Qn; see Figure 10                                                   [3]

                                              VCC = 2.0 V                                                                    -    47           150          ns

                                              VCC = 4.5 V                                                                    -    17           30           ns

                                              VCC = 6.0 V                                                                    -    14           26           ns

tt           transition time                  Qn; see Figure 8 and Figure 9                                             [4]

                                              VCC = 2.0 V                                                                    -    14           60           ns

                                              VCC = 4.5 V                                                                    -    5            12           ns

                                              VCC = 6.0 V                                                                    -    4            10           ns

tW           pulse width                      LE HIGH; see Figure 9

                                              VCC = 2.0 V                                                                    80   17           -            ns

                                              VCC = 4.5 V                                                                    16   6            -            ns

                                              VCC = 6.0 V                                                                    14   5            -            ns

tsu          set-up time                      Dn to LE; see Figure 11

                                              VCC = 2.0 V                                                                    50   14           -            ns

                                              VCC = 4.5 V                                                                    10   5            -            ns

                                              VCC = 6.0 V                                                                    9    4            -            ns

th           hold time                        Dn to LE; see Figure 11

                                              VCC = 2.0 V                                                                    +5   8           -            ns

                                              VCC = 4.5 V                                                                    +5   3           -            ns

                                              VCC = 6.0 V                                                                    +5   2           -            ns

CPD          power dissipation capacitance    per latch; VI = GND to VCC                                                [5]  -    45           -            pF

74HC_HCT373                                 All information provided in this document is subject to legal disclaimers.                 © NXP B.V. 2011. All rights reserved.

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NXP Semiconductors                                                          74HC373; 74HCT373

                                                                               Octal D-type transparent latch; 3-state

Table 8.     Dynamic characteristics 74HC373 …continued

Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise     specified; for test                    circuit see  Figure  12.

Symbol       Parameter          Conditions                                                                       Min  Typ          Max          Unit

Tamb = 40 C to +85 C

tpd          propagation delay  Dn to Qn; see Figure 8                                                      [1]

                                VCC = 2.0 V                                                                      -    -            190          ns

                                VCC = 4.5 V                                                                      -    -            38           ns

                                VCC = 6.0 V                                                                      -    -            33           ns

                                LE to Qn; see Figure 9

                                VCC = 2.0 V                                                                      -    -            220          ns

                                VCC = 4.5 V                                                                      -    -            44           ns

                                VCC = 6.0 V                                                                      -    -            37           ns

ten          enable time        OE to Qn; see Figure 10                                                     [2]

                                VCC = 2.0 V                                                                      -    -            190          ns

                                VCC = 4.5 V                                                                      -    -            38           ns

                                VCC = 6.0 V                                                                      -    -            33           ns

tdis         disable time       OE to Qn; see Figure 10                                                     [3]

                                VCC = 2.0 V                                                                      -    -            190          ns

                                VCC = 4.5 V                                                                      -    -            38           ns

                                VCC = 6.0 V                                                                      -    -            33           ns

tt           transition time    Qn; see Figure 8 and Figure                 9                               [4]

                                VCC = 2.0 V                                                                      -    -            75           ns

                                VCC = 4.5 V                                                                      -    -            15           ns

                                VCC = 6.0 V                                                                      -    -            13           ns

tW           pulse width        LE HIGH; see Figure 9

                                VCC = 2.0 V                                                                      100  -            -            ns

                                VCC = 4.5 V                                                                      20   -            -            ns

                                VCC = 6.0 V                                                                      17   -            -            ns

tsu          set-up time        Dn to LE; see Figure 11

                                VCC = 2.0 V                                                                      65   -            -            ns

                                VCC = 4.5 V                                                                      13   -            -            ns

                                VCC = 6.0 V                                                                      11   -            -            ns

th           hold time          Dn to LE; see Figure 11

                                VCC = 2.0 V                                                                      5    -            -            ns

                                VCC = 4.5 V                                                                      5    -            -            ns

                                VCC = 6.0 V                                                                      5    -            -            ns

74HC_HCT373                     All information provided in this document is subject to legal disclaimers.                 © NXP B.V. 2011. All rights reserved.

Product data sheet              Rev. 5 — 13 December 2011                                                                                       11 of 26
NXP Semiconductors                                                          74HC373; 74HCT373

                                                                               Octal D-type transparent latch; 3-state

Table 8.     Dynamic characteristics 74HC373 …continued

Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise     specified; for test                    circuit see  Figure  12.

Symbol       Parameter          Conditions                                                                       Min  Typ          Max          Unit

Tamb = 40 C to +125 C

tpd          propagation delay  Dn to Qn; see Figure 8                                                      [1]

                                VCC = 2.0 V                                                                      -    -            225          ns

                                VCC = 4.5 V                                                                      -    -            45           ns

                                VCC = 6.0 V                                                                      -    -            38           ns

                                LE to Qn; see Figure 9

                                VCC = 2.0 V                                                                      -    -            265          ns

                                VCC = 4.5 V                                                                      -    -            53           ns

                                VCC = 6.0 V                                                                      -    -            45           ns

ten          enable time        OE to Qn; see Figure 10                                                     [2]

                                VCC = 2.0 V                                                                      -    -            225          ns

                                VCC = 4.5 V                                                                      -    -            45           ns

                                VCC = 6.0 V                                                                      -    -            38           ns

tdis         disable time       OE to Qn; see Figure 10                                                     [3]

                                VCC = 2.0 V                                                                      -    -            225          ns

                                VCC = 4.5 V                                                                      -    -            45           ns

                                VCC = 6.0 V                                                                      -    -            38           ns

tt           transition time    Qn; see Figure 8 and Figure                 9                               [4]

                                VCC = 2.0 V                                                                      -    -            90           ns

                                VCC = 4.5 V                                                                      -    -            18           ns

                                VCC = 6.0 V                                                                      -    -            15           ns

tW           pulse width        LE HIGH; see Figure 9

                                VCC = 2.0 V                                                                      120  -            -            ns

                                VCC = 4.5 V                                                                      24   -            -            ns

                                VCC = 6.0 V                                                                      20   -            -            ns

tsu          set-up time        Dn to LE; see Figure 11

                                VCC = 2.0 V                                                                      75   -            -            ns

                                VCC = 4.5 V                                                                      15   -            -            ns

                                VCC = 6.0 V                                                                      13   -            -            ns

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Product data sheet              Rev. 5 — 13 December 2011                                                                                       12 of 26
NXP Semiconductors                                                                 74HC373; 74HCT373

                                                                                   Octal D-type transparent latch; 3-state

Table 8.     Dynamic characteristics 74HC373 …continued

Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise         specified;                                   for test  circuit see  Figure  12.

Symbol       Parameter                              Conditions                                                                       Min  Typ          Max          Unit

th           hold time                              Dn to LE; see Figure 11

                                                    VCC = 2.0 V                                                                      5    -            -            ns

                                                    VCC = 4.5 V                                                                      5    -            -            ns

                                                    VCC = 6.0 V                                                                      5    -            -            ns

[1]   tpd is the same as tPLH and tPHL.

[2]   ten is the same as tPZH and tPZL.

[3]   tdis is the same as tPLZ and tPHZ.

[4]   tt is the same as tTHL and tTLH.

[5]   CPD is used to determine the dynamic power    dissipation  (PD  in  W).

      PD = CPD  VCC2  fi  N + (CL  VCC2  fo)  where:

      fi = input frequency in MHz;

      fo = output frequency in MHz;

      CL = output load capacitance in pF;

      VCC = supply voltage in V;

      N = number of inputs switching;

      (CL  VCC2  fo) = sum of outputs.

Table 9.     Dynamic characteristics 74HCT373

Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test                                            circuit see  Figure  12.

Symbol       Parameter                              Conditions                                                                       Min  Typ          Max          Unit

Tamb = 25 C

tpd          propagation delay                      Dn to Qn; see Figure 8                                                      [1]

                                                            VCC = 4.5 V                                                              -    17           30           ns

                                                            VCC = 5 V; CL = 15 pF                                                    -    14           -            ns

                                                    LE to Qn; see Figure 9

                                                            VCC = 4.5 V                                                              -    16           32           ns

                                                            VCC = 5 V; CL = 15 pF                                                    -    13           -            ns

ten          enable time                            OE to Qn; see Figure 10                                                     [2]

                                                            VCC = 4.5 V                                                              -    19           32           ns

tdis         disable time                           OE to Qn; see Figure 10                                                     [3]

                                                            VCC = 4.5 V                                                              -    18           30           ns

tt           transition time                        Qn; see Figure 8 and Figure 9                                               [4]

                                                            VCC = 4.5 V                                                              -    5            12           ns

tW           pulse width                            LE HIGH; see Figure 9

                                                            VCC = 4.5 V                                                              16   4            -            ns

tsu          set-up time                            Dn to LE; see Figure 11

                                                            VCC = 4.5 V                                                              12   6            -            ns

th           hold time                              Dn to LE; see Figure 11

                                                            VCC = 4.5 V                                                              4    1           -            ns

CPD          power dissipation capacitance          per latch;                                                                  [5]  -    41           -            pF

                                                    VI = GND to (VCC  1.5 V)

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NXP Semiconductors                                                          74HC373; 74HCT373

                                                                               Octal D-type transparent latch; 3-state

Table 9.     Dynamic characteristics 74HCT373 …continued

Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise  specified; for test                          circuit see  Figure  12.

Symbol       Parameter             Conditions                                                                       Min  Typ          Max          Unit

Tamb = 40 C to +85 C

tpd          propagation delay     Dn to Qn; see Figure 8                                                      [1]

                                   VCC = 4.5 V                                                                      -    -            38           ns

                                   LE to Qn; see Figure 9

                                   VCC = 4.5 V                                                                      -    -            40           ns

ten          enable time           OE to Qn; see Figure 10                                                     [2]

                                   VCC = 4.5 V                                                                      -    -            40           ns

tdis         disable time          OE to Qn; see Figure 10                                                     [3]

                                   VCC = 4.5 V                                                                      -    -            38           ns

tt           transition time       Qn; see Figure 8 and Figure              9                                  [4]

                                   VCC = 4.5 V                                                                      -    -            15           ns

tW           pulse width           LE HIGH; see Figure 9

                                   VCC = 4.5 V                                                                      20   -            -            ns

tsu          set-up time           Dn to LE; see Figure 11

                                   VCC = 4.5 V                                                                      15   -            -            ns

th           hold time             Dn to LE; see Figure 11

                                   VCC = 4.5 V                                                                      4    -            -            ns

Tamb = 40 C to +125 C

tpd          propagation delay     Dn to Qn; see Figure 8                                                      [1]

                                   VCC = 4.5 V                                                                      -    -            45           ns

                                   LE to Qn; see Figure 9

                                   VCC = 4.5 V                                                                      -    -            48           ns

ten          enable time           OE to Qn; see Figure 10                                                     [2]

                                   VCC = 4.5 V                                                                      -    -            48           ns

tdis         disable time          OE to Qn; see Figure 10                                                     [3]

                                   VCC = 4.5 V                                                                      -    -            45           ns

tt           transition time       Qn; see Figure 8 and Figure              9                                  [4]

                                   VCC = 4.5 V                                                                      -    -            18           ns

tW           pulse width           LE HIGH; see Figure 9

                                   VCC = 4.5 V                                                                      24   -            -            ns

tsu          set-up time Dn to LE  Dn to LE; see Figure 11

                                   VCC = 4.5 V                                                                      18   -            -            ns

74HC_HCT373                        All information provided in this document is subject to legal disclaimers.                 © NXP B.V. 2011. All rights reserved.

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NXP Semiconductors                                                                               74HC373; 74HCT373

                                                                                                  Octal D-type transparent latch; 3-state

Table 9.     Dynamic characteristics 74HCT373 …continued

Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise                        specified;                     for test        circuit see  Figure    12.

Symbol       Parameter                                      Conditions                                                                      Min  Typ          Max            Unit

th           hold time Dn to LE                             Dn to LE; see Figure 11

                                                             VCC = 4.5 V                                                                    4    -            -              ns

[1]  tpd is the same as tPLH and tPHL.

[2]  ten is the same as tPZH and tPZL.

[3]  tdis is the same as tPLZ and tPHZ.

[4]  tt is the same as tTHL and tTLH.

[5]  CPD is used to determine the dynamic power      dissipation   (PD    in  W).

     PD = CPD  VCC2  fi  N + (CL  VCC2  fo)    where:

     fi = input frequency in MHz;

     fo = output frequency in MHz;

     CL = output load capacitance in pF;

     VCC = supply voltage in V;

     N = number of inputs switching;

     (CL  VCC2  fo) = sum of outputs.

11. Waveforms

                                          Dn input                 VM

                                                                    t PLH                  t PHL

                                                                                    90 %

                                          Qn output                       VM

                                                                    10 %

                                                                   t TLH                   t THL

                                                                                                                                 001aae082

             Measurement points are given in Table 10.

Fig 8.       Propagation delay input (Dn) to output          (Qn) and          transition  time output (Qn)

                                          LE input           VM

                                                                   tW

                                                             t PHL                         t PLH

                                                             90 %

                                         Qn output                         VM

                                                                              10 %

                                                            t THL                         t TLH

                                                                                                                                 001aae083

             Measurement  points    are given in Table 10.

Fig 9.       Pulse width  latch     enable input (LE),      propagation delay       (LE) to output (Qn) and                                      transition   time      output (Qn)

74HC_HCT373                                          All information provided in this document is subject to legal disclaimers.                       ©       NXP B.V.  2011. All rights reserved.

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NXP Semiconductors                                                                  74HC373; 74HCT373

                                                                                            Octal D-type transparent latch; 3-state

                                           VI

                    OE input                             VM

                                 GND

                                                             tPLZ                           tPZL

                                 VCC

                    output

                    LOW-to-OFF                                                                                         VM

                    OFF-to-LOW                                         10%

                                 VOL

                                                             tPHZ                           tPZH

                                 VOH                                   90%

                    output

                    HIGH-to-OFF                                                                                            VM

                    OFF-to-HIGH

                                 GND

                                                         outputs            outputs                                           outputs

                                                         enabled            disabled                                          enabled

                                                                                                                           001aae307

             Measurement points are given in Table  10.

Fig 10.      3-state enable and disable time

                                 LE input                          VM

                                                             t su                        t  su

                                                                   th                                                  th

                                 Dn input                VM

                                                                                                                       001aae084

             Measurement points are given in Table 10.

Fig 11.      Set-up and hold time data input (Dn)        to latch  enable   input  (LE)

Table 10.    Measurement points

Type                                       Input                                                                       Output

                                           VM                                                                          VM

74HC373                                    0.5VCC                                                                      0.5VCC

74HCT373                                   1.3 V                                                                       1.3 V

74HC_HCT373                                All information provided in this document is subject to legal disclaimers.                  © NXP B.V. 2011. All rights reserved.

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NXP Semiconductors                                                                           74HC373; 74HCT373

                                                                                                     Octal D-type transparent latch; 3-state

                                                 VI                            tW

                                                     90 %

                                         negative                  VM                    VM

                                         pulse

                                                                   10  %

                                              0V

                                                               tf                            tr

                                                               tr                            tf

                                                 VI                90  %

                                         positive                  VM                    VM

                                         pulse

                                                     10 %

                                              0V                               tW

                                                                          VCC                                                        VCC

                                                 G   VI                            VO            RL                              S1

                                                                          DUT                                                        open

                                                                   RT                        CL

                                                                                                                                     001aad983

             Test data is given in Table 11.

             Definitions test circuit:

             RT = Termination resistance should be equal to output impedance Zo          of  the pulse generator

             CL = Load capacitance including jig and probe capacitance

             RL = Load resistor

             S1 = Test selection switch

Fig 12.      Test circuit for measuring switching times

Table 11.    Test data

Type                Input                                  Load                                  S1 position

                    VI                   tr, tf            CL                      RL            tPHL, tPLH                                     tPZH, tPHZ  tPZL, tPLZ

74HC373             VCC                  6 ns              15 pF, 50 pF            1 k          open                                           GND         VCC

74HCT373            3V                   6 ns              15 pF, 50 pF            1 k          open                                           GND         VCC

74HC_HCT373                                          All information provided in this document is subject to legal disclaimers.                             © NXP B.V. 2011. All rights reserved.

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NXP Semiconductors                                                                                            74HC373; 74HCT373

                                                                                                                  Octal D-type transparent latch; 3-state

12. Package outline

DIP20: plastic dual in-line package; 20 leads (300 mil)                                                                                                                             SOT146-1

                                                              D                                                                                                       ME

         seating plane                                                                                                                    A2  A

                        L                                                                                         A1

                                                                                                                                                          c

                           Z                            e                                                         wM

                                                                                                        b1

                                                                                                                                                                      (e 1)

                                                                                  b

                                  20                                                                    11                                                            MH

                                  pin 1 index

                                                                                                                                          E

                                  1                                                                     10

                                                                        0                   5           10    mm

                                                                                     scale

DIMENSIONS (inch dimensions are                      derived  from the  original  mm dimensions)

UNIT                          A       A1       A2    b        b1           c         D (1)     E (1)    e         e1                          L     ME          MH           w         Z (1)

                           max.       min.     max.                                                                                                                                 max.

         mm                4.2        0.51     3.2   1.73     0.53      0.36         26.92     6.40     2.54      7.62                        3.60  8.25        10.0         0.254     2

                                                     1.30     0.38      0.23         26.54     6.22                                           3.05  7.80        8.3

inches                     0.17       0.02     0.13  0.068    0.021     0.014        1.060     0.25     0.1       0.3                         0.14  0.32        0.39         0.01   0.078

                                                     0.051    0.015     0.009        1.045     0.24                                           0.12  0.31        0.33

Note

1. Plastic or metal protrusions of 0.25              mm (0.01 inch) maximum per side are not included.

                        OUTLINE                                         REFERENCES                                                                  EUROPEAN

                        VERSION                                                                                                                     PROJECTION               ISSUE DATE

                                               IEC            JEDEC                  JEITA

                        SOT146-1                              MS-001                 SC-603                                                                                  99-12-27

                                                                                                                                                                             03-02-13

Fig 13.                 Package outline SOT146-1 (DIP20)

74HC_HCT373                                                   All information provided in this document is subject to legal disclaimers.                              ©  NXP B.V. 2011. All rights reserved.

Product data sheet                                                      Rev. 5 — 13 December 2011                                                                                         18 of 26
NXP Semiconductors                                                                                    74HC373; 74HCT373

                                                                                                        Octal D-type transparent latch; 3-state

SO20: plastic small outline package; 20 leads; body width 7.5 mm                                                                                                                             SOT163-1

                                                D                                                                                     E                             A

                                                                                                                                                                             X

                                                                                     c

                         y                                                                                                            HE                                          v  M  A

                      Z

                20                                                         11

                                                                                                                                                       Q

                                                                                             A2                                                              (A 3)        A

                                                                                                 A1

                            pin 1 index                                                                                                                                θ

                                                                                                                                                    L  p

                                                                                                                                                 L

                  1                                                        10                                                         detail     X

                                            e                       bp     w   M

                                                                 0                5                     10 mm

                                                                                  scale

DIMENSIONS (inch dimensions are derived from the original mm dimensions)

UNIT         A              A1   A2         A3     bp     c         D (1)  E (1)  e      HE      L      Lp                                Q               v         w        y          Z (1)  θ

             max.

mm           2.65           0.3  2.45    0.25      0.49   0.32      13.0   7.6    1.27   10.65   1.4    1.1                               1.1          0.25  0.25            0.1        0.9

                            0.1  2.25              0.36   0.23      12.6   7.4           10.00          0.4                               1.0                                           0.4    8o

inches       0.1         0.012   0.096             0.019  0.013     0.51   0.30          0.419          0.043                             0.043                                      0.035     0o

                         0.004   0.089   0.01      0.014  0.009     0.49   0.29   0.05   0.394   0.055  0.016                             0.039        0.01  0.01         0.004      0.016

Note

1. Plastic or metal protrusions of 0.15 mm (0.006 inch) maximum per side are not included.

             OUTLINE                                                REFERENCES                                                                      EUROPEAN

             VERSION                                                                                                                             PROJECTION                       ISSUE DATE

                                       IEC                JEDEC                   JEITA

             SOT163-1            075E04                   MS-013                                                                                                                     99-12-27

                                                                                                                                                                                     03-02-19

Fig 14.      Package outline SOT163-1 (SO20)

74HC_HCT373                                               All information provided in this document is subject to legal disclaimers.                                         © NXP B.V. 2011. All rights reserved.

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NXP Semiconductors                                                                                    74HC373; 74HCT373

                                                                                                      Octal D-type transparent latch; 3-state

SSOP20: plastic shrink small outline package; 20 leads; body width 5.3 mm                                                                                                           SOT339-1

                                                  D                                                                                    E                      A

                                                                                                                                                                       X

                                                                                   c

                             y                                                                                                         HE                              v    M  A

                       Z

                       20                                          11

                                                                                                                                                    Q

                                                                                          A2                                                           (A 3)        A

                             pin  1  index                                                     A1

                                                                                                                                                              θ

                                                                                                                                              Lp

                                                                                                                                           L

                       1                                           10                                                                     detail X

                                                              bp         w  M

                                             e

                                                                   0               2.5         5 mm

                                                                                   scale

DIMENSIONS (mm are the original dimensions)

UNIT         A         A1         A2         A3      bp    c       D(1)     E (1)     e   HE       L  Lp                                   Q           v      w        y       Z (1)     θ

             max.

mm           2         0.21       1.80      0.25     0.38  0.20    7.4      5.4    0.65   7.9  1.25   1.03                                 0.9         0.2    0.13     0.1     0.9       8o

                       0.05       1.65               0.25  0.09    7.0      5.2           7.6         0.63                                 0.7                                 0.5       0o

Note

1. Plastic or metal protrusions of 0.2 mm maximum per side are not included.

             OUTLINE                                              REFERENCES                                                                        EUROPEAN

             VERSION                                                                                                                                PROJECTION              ISSUE DATE

                                        IEC                JEDEC                   JEITA

             SOT339-1                                      MO-150                                                                                                              99-12-27

                                                                                                                                                                               03-02-19

Fig 15.      Package outline SOT339-1 (SSOP20)

74HC_HCT373                                                All information provided in this document is subject to legal disclaimers.                                  © NXP B.V. 2011. All rights reserved.

Product data sheet                                                 Rev. 5 — 13 December 2011                                                                                                20 of 26
NXP Semiconductors                                                                                          74HC373; 74HCT373

                                                                                                               Octal D-type transparent latch; 3-state

TSSOP20:     plastic thin           shrink small            outline  package;         20  leads;     body   width 4.4 mm                                                               SOT360-1

                                                      D                                                                                 E                      A      X

                                                                                             c

                                 y                                                                                                      HE                               v  M  A

                              Z

                       20                                               11

                                                                                                                                                          Q

                                                                                                A2                                                             (A 3)        A

                                        pin 1 index                                                  A1

                                                                                                                                                                      θ

                                                                                                                                                      Lp

                                                                                                                                               L

                           1                                            10

                                                                            w                                                               detail X

                                                                 bp            M

                                                   e

                                                                     0                2.5                5 mm

                                                                                      scale

DIMENSIONS (mm are the original dimensions)

UNIT         A         A1           A2         A3     bp    c        D (1)     E (2)      e     HE       L     Lp                           Q             v       w         y     Z (1)    θ

             max.

mm           1.1       0.15         0.95  0.25        0.30  0.2      6.6       4.5    0.65      6.6      1     0.75                         0.4           0.2  0.13      0.1      0.5    8o

                       0.05         0.80              0.19  0.1      6.4       4.3              6.2            0.50                         0.3                                   0.2    0o

Notes

1. Plastic or metal protrusions of 0.15 mm maximum per side are not included.

2. Plastic interlead protrusions of 0.25 mm maximum per side are not included.

             OUTLINE                                                 REFERENCES                                                                       EUROPEAN

             VERSION                                                                                                                                  PROJECTION               ISSUE DATE

                                          IEC               JEDEC                     JEITA

             SOT360-1                                       MO-153                                                                                                             99-12-27

                                                                                                                                                                               03-02-19

Fig 16.      Package outline SOT360-1 (TSSOP20)

74HC_HCT373                                                 All information provided in this document is subject to legal disclaimers.                                      © NXP B.V. 2011. All rights reserved.

Product data sheet                                                   Rev. 5 — 13 December 2011                                                                                                21 of 26
NXP Semiconductors                                                                                   74HC373; 74HCT373

                                                                                                           Octal D-type transparent latch; 3-state

DHVQFN20: plastic dual                   in-line compatible      thermal  enhanced very              thin  quad flat                             package; no     leads;

20 terminals; body 2.5 x                 4.5 x 0.85 mm                                                                                                                      SOT764-1

                                                    D                                    B        A

                                                                                                                                    A

                                                                                                                                          A1

                                                                                                  E                                                                 c

terminal 1                                                                                                                                             detail X

index area

             terminal 1                             e1                                                                                                              C

             index area

                                   e                                   b                     v    M  C  A  B                              y1 C                           y

                               2                                                9            w    M  C

             L

                   1                                                                     10

             Eh                                                                              e

                   20                                                                    11

                               19                                         12

                                                    Dh                                                                                                           X

                                              0                                2.5                                                               5 mm

                                                                             scale

DIMENSIONS (mm are the original dimensions)

UNIT         A(1)        A1        b     c    D(1)  Dh    E (1)  Eh       e         e1       L       v                              w         y  y1

             max.

mm           1           0.05      0.30  0.2  4.6   3.15  2.6    1.15     0.5       3.5      0.5     0.1                            0.05  0.05   0.1

                         0.00      0.18       4.4   2.85  2.4    0.85                        0.3

Note

1. Plastic or metal protrusions of 0.075 mm maximum per side are not included.

             OUTLINE                                         REFERENCES                                                                          EUROPEAN

             VERSION                                                                                                                             PROJECTION      ISSUE DATE

                                         IEC            JEDEC                JEITA

             SOT764-1                    ---            MO-241                 ---                                                                                  02-10-17

                                                                                                                                                                    03-01-27

Fig 17.      Package outline SOT764-1 (DHVQFN20)

74HC_HCT373                                             All information provided in this document is subject to legal disclaimers.                               © NXP B.V. 2011. All rights reserved.

Product data sheet                                              Rev. 5 — 13 December 2011                                                                                     22 of 26
NXP Semiconductors                                                          74HC373; 74HCT373

                                                                            Octal D-type transparent latch; 3-state

13. Abbreviations

Table 12.    Abbreviations

Acronym             Description

CMOS                Complementary Metal Oxide    Semiconductor

ESD                 ElectroStatic Discharge

HBM                 Human Body Model

MM                  Machine Model

TTL                 Transistor-Transistor Logic

14. Revision history

Table 13.    Revision history

Document ID                    Release date      Data sheet status      Change notice                                    Supersedes

74HC_HCT373 v.5                20111213          Product data sheet     -                                                74HC_HCT373 v.4

Modifications:                   •  Legal pages updated.

74HC_HCT373 v.4                20100903          Product data sheet     -                                                74HC_HCT373 v.3

74HC_HCT373 v.3                20060120          Product data sheet     -                                                74HC_HCT373_CNV v.2

74HC_HCT373_CNV v.2            19970827          Product specification  -                                                -

74HC_HCT373                                  All information provided in this document is subject to legal disclaimers.     © NXP B.V. 2011. All rights reserved.

Product data sheet                               Rev. 5 — 13 December 2011                                                                23 of 26
NXP Semiconductors                                                                                   74HC373; 74HCT373

                                                                                                     Octal D-type transparent latch; 3-state

15. Legal information

15.1         Data sheet status

Document status[1][2]                Product status[3]                    Definition

Objective [short] data sheet         Development                          This document contains data from the objective specification for product development.

Preliminary [short] data sheet       Qualification                        This document contains data from the preliminary specification.

Product [short] data sheet           Production                           This document contains the product specification.

[1]  Please consult the most recently issued document before initiating or completing a design.

[2]  The term ‘short data sheet’ is explained in section “Definitions”.

[3]  The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status

     information is available on the Internet at URL http://www.nxp.com.

15.2         Definitions                                                                         malfunction of an NXP Semiconductors product can reasonably be expected

                                                                                                 to result in personal injury, death or severe property or environmental

Draft — The document is a draft version only. The content is still under                         damage. NXP Semiconductors accepts no liability for inclusion and/or use of

internal review and subject to formal approval, which may result in                              NXP Semiconductors products in such equipment or applications and

modifications or additions. NXP Semiconductors does not give any                                 therefore such inclusion and/or use is at the customer’s own risk.

representations or warranties as to the accuracy or completeness of                              Applications — Applications that are described herein for any of these

information included herein and shall have no liability for the consequences of                  products are for illustrative purposes only. NXP Semiconductors makes no

use of such information.                                                                         representation or warranty that such applications will be suitable for the

Short data sheet — A short data sheet is an extract from a full data sheet                       specified use without further testing or modification.

with the same product type number(s) and title. A short data sheet is intended                   Customers are responsible for the design and operation of their applications

for quick reference only and should not be relied upon to contain detailed and                   and products using NXP Semiconductors products, and NXP Semiconductors

full information. For detailed and full information see the relevant full data                   accepts no liability for any assistance with applications or customer product

sheet, which is available on request via the local NXP Semiconductors sales                      design. It is customer’s sole responsibility to determine whether the NXP

office. In case of any inconsistency or conflict with the short data sheet, the                  Semiconductors product is suitable and fit for the customer’s applications and

full data sheet shall prevail.                                                                   products planned, as well as for the planned application and use of

Product specification — The information and data provided in a Product                           customer’s third party customer(s). Customers should provide appropriate

data sheet shall define the specification of the product as agreed between                       design and operating safeguards to minimize the risks associated with their

NXP Semiconductors and its customer, unless NXP Semiconductors and                               applications and products.

customer have explicitly agreed otherwise in writing. In no event however,                       NXP Semiconductors does not accept any liability related to any default,

shall an agreement be valid in which the NXP Semiconductors product is                           damage, costs or problem which is based on any weakness or default in the

deemed to offer functions and qualities beyond those described in the                            customer’s applications or products, or the application or use by customer’s

Product data sheet.                                                                              third party customer(s). Customer is responsible for doing all necessary

                                                                                                 testing for the customer’s applications and products using NXP

                                                                                                 Semiconductors products in order to avoid a default of the applications and

15.3         Disclaimers                                                                         the products or of the application or use by customer’s third party

                                                                                                 customer(s). NXP does not accept any liability in this respect.

Limited warranty and liability — Information in this document is believed to                     Limiting values — Stress above one or more limiting values (as defined in

be accurate and reliable. However, NXP Semiconductors does not give any                          the Absolute Maximum Ratings System of IEC 60134) will cause permanent

representations or warranties, expressed or implied, as to the accuracy or                       damage to the device. Limiting values are stress ratings only and (proper)

completeness of such information and shall have no liability for the                             operation of the device at these or any other conditions above those given in

consequences of use of such information.                                                         the Recommended operating conditions section (if present) or the

In no event shall NXP Semiconductors be liable for any indirect, incidental,                     Characteristics sections of this document is not warranted. Constant or

punitive, special or consequential damages (including - without limitation - lost                repeated exposure to limiting values will permanently and irreversibly affect

profits, lost savings, business interruption, costs related to the removal or                    the quality and reliability of the device.

replacement of any products or rework charges) whether or not such                               Terms and conditions of commercial sale — NXP Semiconductors

damages are based on tort (including negligence), warranty, breach of                            products are sold subject to the general terms and conditions of commercial

contract or any other legal theory.                                                              sale, as published at http://www.nxp.com/profile/terms, unless otherwise

Notwithstanding any damages that customer might incur for any reason                             agreed in a valid written individual agreement. In case an individual

whatsoever, NXP Semiconductors’ aggregate and cumulative liability towards                       agreement is concluded only the terms and conditions of the respective

customer for the products described herein shall be limited in accordance                        agreement shall apply. NXP Semiconductors hereby expressly objects to

with the Terms and conditions of commercial sale of NXP Semiconductors.                          applying the customer’s general terms and conditions with regard to the

                                                                                                 purchase of NXP Semiconductors products by customer.

Right to make changes — NXP Semiconductors reserves the right to make                            No offer to sell or license — Nothing in this document may be interpreted or

changes to information published in this document, including without                             construed as an offer to sell products that is open for acceptance or the grant,

limitation specifications and product descriptions, at any time and without                      conveyance or implication of any license under any copyrights, patents or

notice. This document supersedes and replaces all information supplied prior                     other industrial or intellectual property rights.

to the publication hereof.

Suitability for use — NXP Semiconductors products are not designed,                              Export control — This document as well as the item(s) described herein

authorized or warranted to be suitable for use in life support, life-critical or                 may be subject to export control regulations. Export might require a prior

safety-critical systems or equipment, nor in applications where failure or                       authorization from competent authorities.

74HC_HCT373                                             All information provided in this document is subject to legal disclaimers.                       © NXP B.V. 2011. All rights reserved.

Product data sheet                                                        Rev. 5 — 13 December 2011                                                                          24 of 26
NXP Semiconductors                                                                          74HC373; 74HCT373

                                                                                            Octal D-type transparent latch; 3-state

Non-automotive qualified products — Unless this data sheet expressly                NXP Semiconductors’ specifications such use shall be solely at customer’s

states that this specific NXP Semiconductors product is automotive qualified,       own risk, and (c) customer fully indemnifies NXP Semiconductors for any

the product is not suitable for automotive use. It is neither qualified nor tested  liability, damages or failed product claims resulting from customer design and

in accordance with automotive testing or application requirements. NXP              use of the product for automotive applications beyond NXP Semiconductors’

Semiconductors accepts no liability for inclusion and/or use of                     standard warranty and NXP Semiconductors’ product specifications.

non-automotive qualified products in automotive equipment or applications.

In the event that customer uses the product for design-in and use in                15.4  Trademarks

automotive applications to automotive specifications and standards, customer

(a) shall use the product without NXP Semiconductors’ warranty of the               Notice: All referenced brands, product names, service names and trademarks

product for such automotive applications, use and specifications, and (b)           are the property of their respective owners.

whenever customer uses the product for automotive applications beyond

16. Contact information

For more information, please visit: http://www.nxp.com

For sales office addresses, please send an email to: salesaddresses@nxp.com

74HC_HCT373              All information provided in this document is subject to legal disclaimers.                               © NXP B.V. 2011. All rights reserved.

Product data sheet                                               Rev. 5 — 13 December 2011                                                             25 of 26
NXP Semiconductors                                                                            74HC373; 74HCT373

                                                                                              Octal D-type transparent latch; 3-state

17.   Contents

1     General description . . . . .         ..........   .  .  .  .  .  .  .  1

2     Features and benefits . . .           ..........   .  .  .  .  .  .  .  1

3     Ordering information . . . .          ..........   .  .  .  .  .  .  .  2

4     Functional diagram . . . . .          ..........   .  .  .  .  .  .  .  2

5     Pinning information . . . . .         ..........   .  .  .  .  .  .  .  4

5.1   Pinning . . . . . . . . . . . . . .   ..........   .  .  .  .  .  .  .  4

5.2   Pin description . . . . . . . .       ..........   .  .  .  .  .  .  .  4

6     Functional description . .            ..........   .  .  .  .  .  .  .  5

6.1   Function table . . . . . . . . .      ..........   .  .  .  .  .  .  .  5

7     Limiting values. . . . . . . . .      ..........   .  .  .  .  .  .  .  5

8     Recommended operating                 conditions.  .  .  .  .  .  .  .  6

9     Static characteristics. . . .         ..........   .  .  .  .  .  .  .  6

10    Dynamic characteristics .             ..........   .  .  .  .  .  .     10

11    Waveforms . . . . . . . . . . . .     ..........   .  .  .  .  .  .     15

12    Package outline . . . . . . . .       ..........   .  .  .  .  .  .     18

13    Abbreviations . . . . . . . . . .     ..........   .  .  .  .  .  .     23

14    Revision history . . . . . . . .      ..........   .  .  .  .  .  .     23

15    Legal information. . . . . . .        ..........   .  .  .  .  .  .     24

15.1  Data sheet status . . . . . .         ..........   .  .  .  .  .  .     24

15.2  Definitions . . . . . . . . . . . .   ..........   .  .  .  .  .  .     24

15.3  Disclaimers . . . . . . . . . . .     ..........   .  .  .  .  .  .     24

15.4  Trademarks. . . . . . . . . . .       ..........   .  .  .  .  .  .     25

16    Contact information. . . . .          ..........   .  .  .  .  .  .     25

17    Contents . . . . . . . . . . . . . .  ..........   .  .  .  .  .  .     26

                                                                                  Please be aware that important notices concerning this document and the product(s)

                                                                                  described herein, have been included in section ‘Legal information’.

                                                                                  © NXP B.V.  2011.                                                     All rights reserved.

                                                                                  For more information, please visit: http://www.nxp.com

                                                                                  For sales office addresses, please send an email to: salesaddresses@nxp.com

                                                                                                                                          Date of release: 13 December 2011

                                                                                                                                          Document identifier: 74HC_HCT373
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