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74HCT373D-Q100

器件型号:74HCT373D-Q100
器件类别:半导体    逻辑   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

HCT SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20

HCT系列, 8位 驱动, 实输出, PDSO20

参数
74HCT373D-Q100功能数量 1
74HCT373D-Q100端子数量 20
74HCT373D-Q100最大工作温度 125 Cel
74HCT373D-Q100最小工作温度 -40 Cel
74HCT373D-Q100最大供电/工作电压 5.5 V
74HCT373D-Q100最小供电/工作电压 4.5 V
74HCT373D-Q100额定供电电压 5 V
74HCT373D-Q100端口数 2
74HCT373D-Q100加工封装描述 7.50 MM, PLASTIC, MS-013, SOT163-1, SOP-20
74HCT373D-Q100无铅 Yes
74HCT373D-Q100欧盟RoHS规范 Yes
74HCT373D-Q100中国RoHS规范 Yes
74HCT373D-Q100状态 ACTIVE
74HCT373D-Q100工艺 CMOS
74HCT373D-Q100包装形状 RECTANGULAR
74HCT373D-Q100包装尺寸 SMALL OUTLINE
74HCT373D-Q100表面贴装 Yes
74HCT373D-Q100端子形式 GULL WING
74HCT373D-Q100端子间距 1.27 mm
74HCT373D-Q100端子涂层 NOT SPECIFIED
74HCT373D-Q100端子位置 DUAL
74HCT373D-Q100包装材料 PLASTIC/EPOXY
74HCT373D-Q100温度等级 AUTOMOTIVE
74HCT373D-Q100系列 HCT
74HCT373D-Q100输出特性 3-ST
74HCT373D-Q100逻辑IC类型 DRIVER
74HCT373D-Q100位数 8
74HCT373D-Q100输出极性 TRUE
74HCT373D-Q100传播延迟TPD 48 ns

74HCT373D-Q100器件文档内容

74HC373-Q100; 74HCT373-Q100

Octal D-type transparent latch; 3-state  Product data sheet

Rev. 1 -- 10 August 2012

1. General description

                              The 74HC373-Q100; 74HCT373-Q100 is a high-speed Si-gate CMOS device and is pin
                              compatible with Low-power Schottky TTL. It is specified in compliance with JEDEC
                              standard no. 7A.

                              The 74HC373-Q100; 74HCT373-Q100 is an octal D-type transparent latch featuring
                              separate D-type inputs for each latch and 3-state outputs for bus-oriented applications. A
                              latch enable (LE) input and an output enable (OE) input are common to all latches.

                              The 74HC373-Q100; 74HCT373-Q100 consists of eight D-type transparent latches with
                              3-state true outputs. When LE is HIGH, data at the Dn inputs enters the latches. In this
                              condition the latches are transparent, i.e. a latch output changes state each time its
                              corresponding D input changes.

                              When LE is LOW, the latches store the information that was present at the D inputs a
                              set-up time preceding the HIGH-to-LOW transition of LE. When OE is LOW, the contents
                              of the 8 latches are available at the outputs. When OE is HIGH, the outputs go to the high-
                              impedance OFF-state. Operation of the OE input does not affect the state of the latches.

                              The 74HC373-Q100; 74HCT373-Q100 is functionally identical to:

                            74HC573-Q100; 74HCT573-Q100: but different pin arrangement

                              This product has been qualified to the Automotive Electronics Council (AEC) standard
                              Q100 (Grade 1) and is suitable for use in automotive applications.

2. Features and benefits

                               Automotive product qualification in accordance with AEC-Q100 (Grade 1)
                                    Specified from 40 C to +85 C and from 40 C to +125 C

                               Input levels:
                                    For 74HC373-Q100: CMOS level
                                    For 74HCT373-Q100: TTL level

                               3-state non-inverting outputs for bus-oriented applications
                               Common 3-state output enable input
                               Functionally identical to the 74HC573-Q100; 74HCT573-Q100
                               ESD protection:

                                    MIL-STD-883, method 3015 exceeds 2000 V
                                    HBM JESD22-A114F exceeds 2000 V
                                    MM JESD22-A115-A exceeds 200 V (C = 200 pF, R = 0 )
                               Multiple package options
NXP Semiconductors                                                        74HC373-Q100; 74HCT373-Q100

                                                                                                               Octal D-type transparent latch; 3-state

3. Ordering information

Table 1. Ordering information

Type number         Package

                    Temperature range Name                                Description                                                                   Version

74HC373D-Q100 40 C to +125 C SO20                                         plastic small outline package; 20 leads;                                      SOT163-1
74HCT373D-Q100                                                            body width 7.5 mm

74HC373PW-Q100 40 C to +125 C TSSOP20 plastic thin shrink small outline package; 20 leads;                                                              SOT360-1

74HCT373PW-Q100                                                           body width 4.4 mm

74HC373BQ-Q100 40 C to +125 C                  DHVQFN20 plastic dual in-line compatible thermal enhanced very SOT764-1
74HCT373BQ-Q100                                                  thin quad flat package; no leads; 20 terminals;
                                                                 body 2.5  4.5  0.85 mm

4. Functional diagram

                                                                      D0                     Q0                            2
                                                               3
                                                                                             Q1                            5
                                                                      D1
                                                               4                             Q2                            6

                                                                      D2  LATCH    3-STATE   Q3                            9
                                                               7          1 TO 8  OUTPUTS                                  12
                                                               8 D3                          Q4

                                                                      D4                     Q5                            15
                                                              13
                                                                                             Q6                            16
                                                                      D5
                                                              14                             Q7                            19
                                                              17 D6
                                                                                       001aae050
                                                                      D7
                                                              18

                                                                      LE
                                                              11

                                                                      OE
                                                               1

Fig 1. Functional diagram

                                                                                             OE 1                              EN

                                                                                             LE 11                             C1

                               11

                    3 D0       LE  Q0 2                                                      D0 3                              1D                2 Q0
                                                                                                                                      001aae049
                    4 D1           Q1 5                                                      D1 4                                                5 Q1
                                                                                             D2 7                                                6 Q2
                    7 D2           Q2 6                                                      D3 8                                                9 Q3
                                                                                             D4 13                                               12 Q4
                    8 D3           Q3 9                                                      D5 14                                               15 Q5
                                                                                             D6 17                                               16 Q6
                    13 D4                  12                                                D7 18                                               19 Q7
                                   Q4

                    14 D5                  15
                                   Q5

                    17                     16
                           D6      Q6

                    18                     19
                           D7      Q7

                               OE

                               1 001aae048

Fig 2. Logic symbol                                                               Fig 3. IEC logic symbol

74HC_HCT373_Q100                               All information provided in this document is subject to legal disclaimers.                         NXP B.V. 2012. All rights reserved.

Product data sheet                                         Rev. 1 -- 10 August 2012                                                                                   2 of 24
NXP Semiconductors                        74HC373-Q100; 74HCT373-Q100

                                                                               Octal D-type transparent latch; 3-state

                                                                                           LE

                                                                                   LE      LE
                                                                       D                                                 Q

                                                                                   LE                             001aae051

Fig 4. Logic diagram (one latch)

    D0                     D1         D2                                               D3         D4         D5                     D6         D7

                    DQ         DQ         DQ                                               DQ         DQ                     DQ         DQ         DQ
                    LATCH      LATCH      LATCH                                            LATCH      LATCH                  LATCH      LATCH      LATCH

                        1          2          3                                                4          5                      6          7          8

                    LE LE      LE LE      LE LE                                            LE LE      LE LE                  LE LE      LE LE      LE LE

LE
OE

                           Q0         Q1                                               Q2         Q3         Q4                     Q5         Q6         Q7

                                                                                                                                                   001aae052

Fig 5. Logic diagram

74HC_HCT373_Q100                          All information provided in this document is subject to legal disclaimers.                            NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                       74HC373-Q100; 74HCT373-Q100

                                                                              Octal D-type transparent latch; 3-state

5. Pinning information

                  5.1 Pinning

                    +&4                                                                                     +&4
                    +&74                                                                                    +&74

  2(                               9&&                      WHUPLQDO                                             2(
  4                                4                        LQGH[ DUHD                                                 9&&
  '                                '
  '                                '                                                                        4   *1'          4
  4                                4                                                                        '                '
  4                                4                                                                        '                '
  '                                '                                                                        4                4
  '                                '                                                                        4                4
  4                                4                                                                        '                '
*1'                                /(                                                                       '                '
                                                                                                            4                4
                    DDD
                                                                                                                *1'
                                                                                                                      /(
                                                                                                                          DDD
Fig 6. Pin configuration SO20 and TSSOP20
                                                                                  7UDQVSDUHQW WRS YLHZ

                                                  (1) The die substrate is attached to this pad using
                                                        conductive die attach material. It cannot be used as
                                                        supply pin or input.

                                           Fig 7. Pin configuration DHVQFN20

                    5.2 Pin description

Table 2. Pin description        Pin                         Description
Symbol                          1                           3-state output enable input (active LOW)
OE                              2, 5, 6, 9, 12, 15, 16, 19  3-state latch output
Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7  3, 4, 7, 8, 13, 14, 17, 18  data input
D0, D1, D2, D3, D4, D5, D6, D7  10                          ground (0 V)
GND                             11                          latch enable input (active HIGH)
LE                              20                          supply voltage
VCC

74HC_HCT373_Q100                All information provided in this document is subject to legal disclaimers.                   NXP B.V. 2012. All rights reserved.

Product data sheet                          Rev. 1 -- 10 August 2012                                                                             4 of 24
NXP Semiconductors                      74HC373-Q100; 74HCT373-Q100

                                                                             Octal D-type transparent latch; 3-state

6. Functional description

                    6.1 Function table

Table 3. Function table[1]

Operating mode              Control                 Input                                                        Internal latches  Output
                                                    Dn                                                                             Qn
                            OE          LE          L                                                            L                 L
                                                    H                                                            H                 H
Enable and read register L              H           l                                                            L                 L
                                                    h                                                            H                 H
(transparent mode)                                  X                                                            X                 Z

Latch and read register     L           L

Latch register and disable H            X

outputs

[1] H = HIGH voltage level;
      h = HIGH voltage level one set-up time prior to the HIGH-to-LOW LE transition;
      L = LOW voltage level;
      I = LOW voltage level one set-up time prior to the HIGH-to-LOW LE transition;
      X = don't care;
      Z = high-impedance OFF-state.

7. Limiting values

Table 4. Limiting values
In accordance with the Absolute Maximum Rating System (IEC 60134). Voltages are referenced to GND (ground = 0 V).

Symbol   Parameter                      Conditions                                                               Min Max Unit

VCC      supply voltage                                                                                              0.5           +7      V
IIK      input clamping current                                                                                      -
IOK      output clamping current        VI < 0.5 V or VI > VCC + 0.5 V                                               -             20 mA
IO       output current                 VO < 0.5 V or VO > VCC + 0.5 V                                               -
ICC      supply current                 VO = 0.5 V to (VCC + 0.5 V)                                                  -             20 mA
IGND     ground current                                                                                              -
Tstg     storage temperature               SO20 package                                                              65            35 mA
Ptot     total power dissipation           TSSOP20 package                                                       [1] -
                                                                                                                                   +70 mA
                                                                                                                 [2]
                                                                                                                                   70 mA

                                                                                                                                   +150 C

                                                                                                                                   500 mW

                                                                                                                                   500 mW

                                            DHVQFN20 package                                                     [3] -             500 mW

[1] For SO20: Ptot derates linearly with 8 mW/K above 70 C.
[2] For TSSOP20 packages: Ptot derates linearly with 5.5 mW/K above 60 C.
[3] For DHVQFN20 package: Ptot derates linearly with 4.5 mW/K above 60 C.

74HC_HCT373_Q100                     All information provided in this document is subject to legal disclaimers.                     NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                         74HC373-Q100; 74HCT373-Q100

                                                                                Octal D-type transparent latch; 3-state

8. Recommended operating conditions

Table 5. Recommended operating conditions
Voltages are referenced to GND (ground = 0 V)

Symbol Parameter                           Conditions      74HC373-Q100                                                     74HCT373-Q100     Unit

                                                        Min Typ Max                                                         Min Typ Max       V
                                                                                                                                              V
VCC   supply voltage                                    2.0 5.0 6.0                                                         4.5 5.0 5.5       V
VI    input voltage                                                                                                                           C
VO    output voltage                                    0  -                                                           VCC  0     -     VCC   ns/V
Tamb  ambient temperature                                                                                                                     ns/V
t/V   input transition rise and fall rate               0  -                                                           VCC  0     -     VCC   ns/V

                                                        40 +25 +125                                                         40 +25 +125

                                           VCC = 2.0 V  -  -                                                           625  -     -     -
                                           VCC = 4.5 V
                                           VCC = 6.0 V  -  1.67 139                                                         -     1.67 139

                                                        -  -                                                           83   -     -     -

9. Static characteristics

Table 6. Static characteristics 74HC373-Q100
At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

Symbol Parameter                           Conditions                                                                       Min   Typ   Max   Unit

Tamb = 25 C                                                                                                                 1.5   1.2   -     V
                                                                                                                            3.15  2.4   -     V
VIH   HIGH-level input voltage             VCC = 2.0 V                                                                      4.2   3.2   -     V
                                           VCC = 4.5 V                                                                      -     0.8   0.5   V
VIL   LOW-level input voltage              VCC = 6.0 V                                                                      -     2.1   1.35  V
                                           VCC = 2.0 V                                                                      -     2.8   1.8   V
VOH   HIGH-level output voltage            VCC = 4.5 V                                                                      -     -     -
                                           VCC = 6.0 V                                                                      1.9   2.0   -     V
VOL   LOW-level output voltage             VI = VIH or VIL                                                                  4.4   4.5   -     V
                                                                                                                            5.9   6.0   -     V
II    input leakage current                   IO = 20 A; VCC = 2.0 V                                                        3.98  4.32  -     V
                                              IO = 20 A; VCC = 4.5 V                                                        5.48  5.81  -     V
IOZ   OFF-state output current                IO = 20 A; VCC = 6.0 V
                                              IO = 6.0 mA; VCC = 4.5 V                                                      -     0     0.1   V
ICC   supply current                          IO = 7.8 mA; VCC = 6.0 V                                                      -     0     0.1   V
                                           VI = VIH or VIL                                                                  -     0     0.1   V
                                              IO = 20 A; VCC = 2.0 V                                                        -     0.15  0.26  V
                                              IO = 20 A; VCC = 4.5 V                                                        -     0.16  0.26  V
                                              IO = 20 A; VCC = 6.0 V                                                        -     -     0.1   A
                                              IO = 6.0 mA; VCC = 4.5 V                                                      -     -     0.5   A
                                              IO = 7.8 mA; VCC = 6.0 V
                                           VI = VCC or GND; VCC = 6.0 V                                                     -     -     8.0   A
                                           VI = VIH or VIL; VCC = 6.0 V;
                                           VO = VCC or GND                                                                  -     3.5   -     pF
                                           VCC = 6.0 V; IO = 0 A;
                                           VI = VCC or GND

CI    input capacitance

74HC_HCT373_Q100                           All information provided in this document is subject to legal disclaimers.                   NXP B.V. 2012. All rights reserved.

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NXP Semiconductors              74HC373-Q100; 74HCT373-Q100

                                                                     Octal D-type transparent latch; 3-state

Table 6. Static characteristics 74HC373-Q100 ...continued
At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

Symbol Parameter                Conditions                                                                  Min Typ  Max Unit

Tamb = 40 C to +85 C

VIH  HIGH-level input voltage   VCC = 2.0 V                                                                 1.5 -    -   V

                                VCC = 4.5 V                                                                 3.15 -   -   V

                                VCC = 6.0 V                                                                 4.2 -    -   V

VIL  LOW-level input voltage    VCC = 2.0 V                                                                 -  -     0.5 V

                                VCC = 4.5 V                                                                 -  -     1.35 V

                                VCC = 6.0 V                                                                 -  -     1.8 V

VOH  HIGH-level output voltage  VI = VIH or VIL

                                IO = 20 A; VCC = 2.0 V                                                      1.9 -    -   V
                                                                                                            4.4 -
                                IO = 20 A; VCC = 4.5 V                                                      5.9 -    -   V
                                                                                                            3.84 -
                                IO = 20 A; VCC = 6.0 V                                                      5.34 -   -   V

                                IO = 6.0 mA; VCC = 4.5 V                                                             -   V

                                IO = 7.8 mA; VCC = 6.0 V                                                             -   V

VOL  LOW-level output voltage   VI = VIH or VIL

                                IO = 20 A; VCC = 2.0 V                                                      -  -     0.1 V
                                                                                                                     0.1 V
                                IO = 20 A; VCC = 4.5 V                                                      -  -     0.1 V
                                                                                                                     0.33 V
                                IO = 20 A; VCC = 6.0 V                                                      -  -     0.33 V
                                                                                                                     1.0 A
                                IO = 6.0 mA; VCC = 4.5 V                                                    -  -     5.0 A

                                IO = 7.8 mA; VCC = 6.0 V                                                    -  -

II   input leakage current      VI = VCC or GND; VCC = 6.0 V                                                -  -

IOZ  OFF-state output current   VI = VIH or VIL; VCC = 6.0 V;                                               -  -

                                VO = VCC or GND

ICC  supply current             VCC = 6.0 V; IO = 0 A;                                                         -     80  A

                                VI = VCC or GND

Tamb = 40 C to +125 C

VIH  HIGH-level input voltage   VCC = 2.0 V                                                                 1.5 -    -   V

                                VCC = 4.5 V                                                                 3.15 -   -   V

                                VCC = 6.0 V                                                                 4.2 -    -   V

VIL  LOW-level input voltage    VCC = 2.0 V                                                                 -  -     0.5 V

                                VCC = 4.5 V                                                                 -  -     1.35 V

                                VCC = 6.0 V                                                                 -  -     1.8 V

VOH  HIGH-level output voltage  VI = VIH or VIL

                                IO = 20 A; VCC = 2.0 V                                                      1.9 -    -   V
                                                                                                            4.4 -
                                IO = 20 A; VCC = 4.5 V                                                      5.9 -    -   V
                                                                                                            3.7 -
                                IO = 20 A; VCC = 6.0 V                                                      5.2 -    -   V

                                IO = 6.0 mA; VCC = 4.5 V                                                             -   V

                                IO = 7.8 mA; VCC = 6.0 V                                                             -   V

74HC_HCT373_Q100                All information provided in this document is subject to legal disclaimers.            NXP B.V. 2012. All rights reserved.

Product data sheet                          Rev. 1 -- 10 August 2012                                                                      7 of 24
NXP Semiconductors              74HC373-Q100; 74HCT373-Q100

                                                                     Octal D-type transparent latch; 3-state

Table 6. Static characteristics 74HC373-Q100 ...continued
At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

Symbol Parameter                Conditions                                                                  Min Typ Max Unit

VOL  LOW-level output voltage   VI = VIH or VIL

                                IO = 20 A; VCC = 2.0 V                                                      -     -     0.1 V

                                IO = 20 A; VCC = 4.5 V                                                      -     -     0.1 V

                                IO = 20 A; VCC = 6.0 V                                                      -     -     0.1 V

                                IO = 6.0 mA; VCC = 4.5 V                                                    -     -     0.4 V

                                IO = 7.8 mA; VCC = 6.0 V                                                    -     -     0.4 V

II   input leakage current      VI = VCC or GND; VCC = 6.0 V                                                -     -     1.0 A

IOZ  OFF-state output current   VI = VIH or VIL; VCC = 6.0 V;                                               -     -     10.0 A

                                VO = VCC or GND

ICC  supply current             VCC = 6.0 V; IO = 0 A;                                                      -     -     160 A
                                VI = VCC or GND

Table 7. Static characteristics 74HCT373-Q100
At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

Symbol Parameter                Conditions                                                                  Min   Typ   Max   Unit

Tamb = 25 C                                                                                                 2.0   1.6   -     V
                                                                                                            -     1.2   0.8   V
VIH  HIGH-level input voltage   VCC = 4.5 V to 5.5 V
                                                                                                            4.4   4.5   -     V
VIL  LOW-level input voltage    VCC = 4.5 V to 5.5 V                                                        3.98  4.32  -     V

VOH  HIGH-level output voltage  VI = VIH or VIL                                                             -     0.0   0.1   V
                                   IO = 20 A; VCC = 4.5 V                                                   -     0.16  0.26  V
VOL  LOW-level output voltage      IO = 6.0 mA; VCC = 4.5 V                                                 -     -     0.1   A
                                                                                                            -     -     0.5   A
II   input leakage current      VI = VIH or VIL
IOZ  OFF-state output current      IO = 20 A; VCC = 4.5 V                                                   -     -     8.0   A

ICC  supply current                IO = 6.0 mA; VCC = 4.5 V                                                 -     30    108   A
ICC  additional supply current                                                                              -     150   540   A
                                VI = VCC or GND; VCC = 5.5 V                                                -     100   360   A
                                                                                                            -     3.5   -     pF
                                VI = VIH or VIL; VCC = 5.5 V;
                                VO = VCC or GND per input pin;                                              2.0   -     -     V
                                other inputs at VCC or GND; IO = 0 A                                        -     -     0.8   V

                                VI = VCC or GND; IO = 0 A;
                                VCC = 5.5 V
                                VI = VCC  2.1 V;
                                other inputs at VCC or GND;
                                VCC = 4.5 V to 5.5 V; IO = 0 A

                                   Dn

                                LE

                                OE

CI   input capacitance

Tamb = 40 C to +85 C

VIH  HIGH-level input voltage   VCC = 4.5 V to 5.5 V
                                VCC = 4.5 V to 5.5 V
VIL  LOW-level input voltage

74HC_HCT373_Q100                All information provided in this document is subject to legal disclaimers.               NXP B.V. 2012. All rights reserved.

Product data sheet                          Rev. 1 -- 10 August 2012                                                                         8 of 24
NXP Semiconductors              74HC373-Q100; 74HCT373-Q100

                                                                     Octal D-type transparent latch; 3-state

Table 7. Static characteristics 74HCT373-Q100 ...continued
At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

Symbol Parameter                Conditions                                                                  Min Typ  Max Unit

VOH  HIGH-level output voltage  VI = VIH or VIL                                                             4.4 -    -   V
                                                                                                            3.84 -
VOL  LOW-level output voltage      IO = 20 A; VCC = 4.5 V                                                            -   V

II   input leakage current         IO = 6.0 A; VCC = 4.5 V                                                  -  -     0.1 V
IOZ  OFF-state output current                                                                                        0.33 V
ICC  supply current             VI = VIH or VIL                                                             -  -     1.0 A
ICC  additional supply current                                                                                       5.0 A
                                   IO = 20 A; VCC = 4.5 V                                                   -  -

                                   IO = 6.0 mA; VCC = 4.5 V                                                 -  -

                                VI = VCC or GND; VCC = 5.5 V                                                -  -     80  A

                                VI = VIH or VIL; VCC = 5.5 V;                                               -  -     135 A
                                VO = VCC or GND per input pin;                                                       675 A
                                other inputs at VCC or GND; IO = 0 A                                                 450 A

                                VI = VCC or GND; IO = 0 A;
                                VCC = 5.5 V

                                VI = VCC  2.1 V;
                                other inputs at VCC or GND;
                                VCC = 4.5 V to 5.5 V; IO = 0 A

                                   Dn

                                LE                                                                          -  -

                                OE                                                                          -  -

Tamb = 40 C to +125 C

VIH  HIGH-level input voltage   VCC = 4.5 V to 5.5 V                                                        2.0 -    -   V
VIL  LOW-level input voltage
VOH  HIGH-level output voltage  VCC = 4.5 V to 5.5 V                                                        -  -     0.8 V

VOL  LOW-level output voltage   VI = VIH or VIL                                                             4.4 -    -   V
                                   IO = 20 A; VCC = 4.5 V                                                   3.7 -
II   input leakage current         IO = 6.0 mA; VCC = 4.5 V                                                          -   V
IOZ  OFF-state output current
                                VI = VIH or VIL                                                             -  -     0.1 V
ICC  supply current                IO = 20 A; VCC = 4.5 V                                                            0.4 V
ICC  additional supply current                                                                              -  -     1.0 A
                                   IO = 6.0 mA; VCC = 4.5 V                                                          10 A
                                                                                                            -  -
                                VI = VCC or GND; VCC = 5.5 V
                                                                                                            -  -
                                VI = VIH or VIL; VCC = 5.5 V;
                                VO = VCC or GND per input pin;                                              -  -     160 A
                                other inputs at VCC or GND; IO = 0 A
                                                                                                            -  -     147 A
                                VI = VCC or GND; IO = 0 A;                                                           735 A
                                VCC = 5.5 V                                                                          490 A
                                VI = VCC  2.1 V;
                                other inputs at VCC or GND;
                                VCC = 4.5 V to 5.5 V; IO = 0 A

                                   Dn

                                LE                                                                          -  -

                                OE                                                                          -  -

74HC_HCT373_Q100                All information provided in this document is subject to legal disclaimers.            NXP B.V. 2012. All rights reserved.

Product data sheet                          Rev. 1 -- 10 August 2012                                                                      9 of 24
NXP Semiconductors                   74HC373-Q100; 74HCT373-Q100

                                                                          Octal D-type transparent latch; 3-state

10. Dynamic characteristics

Table 8. Dynamic characteristics 74HC373-Q100
Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test circuit see Figure 12.

Symbol Parameter                     Conditions                                                                       Min Typ Max Unit

Tamb = 25 C

tpd   propagation delay              Dn to Qn; see Figure 8                                                      [1]

                                     VCC = 2.0 V                                                                      -   41  150 ns

                                     VCC = 4.5 V                                                                      -   15  30  ns

                                     VCC = 5 V; CL = 15 pF                                                            -   12  -   ns

                                     VCC = 6.0 V                                                                      -   12  26  ns

                                     LE to Qn; see Figure 9

                                     VCC = 2.0 V                                                                      -   50  175 ns

                                     VCC = 4.5 V                                                                      -   18  35  ns

                                     VCC = 5 V; CL = 15 pF                                                            -   15  -   ns

                                        VCC = 6.0 V                                                                  -    14  30  ns
                                     OE to Qn; see Figure 10
ten   enable time                                                                                                [2]

                                     VCC = 2.0 V                                                                      -   44  150 ns

                                     VCC = 4.5 V                                                                      -   16  30  ns

                                        VCC = 6.0 V                                                                  -    13  26  ns
                                     OE to Qn; see Figure 10
tdis  disable time                                                                                               [3]

                                     VCC = 2.0 V                                                                      -   47  150 ns

                                     VCC = 4.5 V                                                                      -   17  30  ns

                                        VCC = 6.0 V                                                                  -    14  26  ns
                                     Qn; see Figure 8 and Figure 9
tt    transition time                                                                                            [4]

                                     VCC = 2.0 V                                                                      -   14  60  ns

                                     VCC = 4.5 V                                                                      -   5   12  ns

                                     VCC = 6.0 V                                                                      -   4   10  ns

tW    pulse width                    LE HIGH; see Figure 9

                                     VCC = 2.0 V                                                                      80  17  -   ns

                                     VCC = 4.5 V                                                                      16  6   -   ns

                                        VCC = 6.0 V                                                                   14  5   -   ns
                                     Dn to LE; see Figure 11
tsu   set-up time

                                     VCC = 2.0 V                                                                      50  14  -   ns

                                     VCC = 4.5 V                                                                      10  5   -   ns

                                     VCC = 6.0 V                                                                      9   4   -   ns

th    hold time                      Dn to LE; see Figure 11

                                     VCC = 2.0 V                                                                      +5  8   -   ns

                                     VCC = 4.5 V                                                                      +5  3   -   ns

                                     VCC = 6.0 V                                                                      +5  2   -   ns

CPD   power dissipation capacitance  per latch; VI = GND to VCC                                                  [5] -    45  -   pF

74HC_HCT373_Q100                     All information provided in this document is subject to legal disclaimers.                NXP B.V. 2012. All rights reserved.

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NXP Semiconductors       74HC373-Q100; 74HCT373-Q100

                                                              Octal D-type transparent latch; 3-state

Table 8. Dynamic characteristics 74HC373-Q100 ...continued
Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test circuit see Figure 12.

Symbol Parameter         Conditions                                                                       Min Typ Max Unit

Tamb = 40 C to +85 C

tpd   propagation delay  Dn to Qn; see Figure 8                                                      [1]
                            VCC = 2.0 V
                            VCC = 4.5 V                                                                   -   -  190 ns
                            VCC = 6.0 V
                                                                                                          -   -  38  ns
                         LE to Qn; see Figure 9
                                                                                                          -   -  33  ns

                            VCC = 2.0 V                                                                   -   -  220 ns
                            VCC = 4.5 V
                            VCC = 6.0 V                                                                   -   -  44  ns
                         OE to Qn; see Figure 10
                            VCC = 2.0 V                                                                   -   -  37  ns
                            VCC = 4.5 V
ten   enable time           VCC = 6.0 V                                                              [2]
                         OE to Qn; see Figure 10
                            VCC = 2.0 V                                                                   -   -  190 ns
                            VCC = 4.5 V
                            VCC = 6.0 V                                                                   -   -  38  ns
                         Qn; see Figure 8 and Figure 9
                            VCC = 2.0 V                                                                   -   -  33  ns
                            VCC = 4.5 V
tdis  disable time          VCC = 6.0 V                                                              [3]
                         LE HIGH; see Figure 9
                            VCC = 2.0 V                                                                   -   -  190 ns
                            VCC = 4.5 V
                            VCC = 6.0 V                                                                   -   -  38  ns
                         Dn to LE; see Figure 11
                            VCC = 2.0 V                                                                   -   -  33  ns
                            VCC = 4.5 V
tt    transition time       VCC = 6.0 V                                                              [4]
                         Dn to LE; see Figure 11
                            VCC = 2.0 V                                                                   -   -  75  ns
                            VCC = 4.5 V
                            VCC = 6.0 V                                                                   -   -  15  ns

                                                                                                          -   -  13  ns

tW    pulse width

                                                                                                          100 -  -   ns

                                                                                                          20  -  -   ns

                                                                                                          17  -  -   ns

tsu   set-up time

                                                                                                          65  -  -   ns

                                                                                                          13  -  -   ns

                                                                                                          11  -  -   ns

th    hold time

                                                                                                          5   -  -   ns

                                                                                                          5   -  -   ns

                                                                                                          5   -  -   ns

74HC_HCT373_Q100         All information provided in this document is subject to legal disclaimers.               NXP B.V. 2012. All rights reserved.

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NXP Semiconductors       74HC373-Q100; 74HCT373-Q100

                                                              Octal D-type transparent latch; 3-state

Table 8. Dynamic characteristics 74HC373-Q100 ...continued
Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test circuit see Figure 12.

Symbol Parameter         Conditions                                                                       Min Typ Max Unit

Tamb = 40 C to +125 C

tpd   propagation delay  Dn to Qn; see Figure 8                                                      [1]
                            VCC = 2.0 V
                            VCC = 4.5 V                                                                   -   -  225 ns
                            VCC = 6.0 V
                                                                                                          -   -  45  ns
                         LE to Qn; see Figure 9
                                                                                                          -   -  38  ns

                            VCC = 2.0 V                                                                   -   -  265 ns
                            VCC = 4.5 V
                            VCC = 6.0 V                                                                   -   -  53  ns
                         OE to Qn; see Figure 10
                            VCC = 2.0 V                                                                   -   -  45  ns
                            VCC = 4.5 V
ten   enable time           VCC = 6.0 V                                                              [2]
                         OE to Qn; see Figure 10
                            VCC = 2.0 V                                                                   -   -  225 ns
                            VCC = 4.5 V
                            VCC = 6.0 V                                                                   -   -  45  ns
                         Qn; see Figure 8 and Figure 9
                            VCC = 2.0 V                                                                   -   -  38  ns
                            VCC = 4.5 V
tdis  disable time          VCC = 6.0 V                                                              [3]
                         LE HIGH; see Figure 9
                            VCC = 2.0 V                                                                   -   -  225 ns
                            VCC = 4.5 V
                            VCC = 6.0 V                                                                   -   -  45  ns
                         Dn to LE; see Figure 11
                            VCC = 2.0 V                                                                   -   -  38  ns
                            VCC = 4.5 V
tt    transition time       VCC = 6.0 V                                                              [4]

                                                                                                          -   -  90  ns

                                                                                                          -   -  18  ns

                                                                                                          -   -  15  ns

tW    pulse width

                                                                                                          120 -  -   ns

                                                                                                          24  -  -   ns

                                                                                                          20  -  -   ns

tsu   set-up time

                                                                                                          75  -  -   ns

                                                                                                          15  -  -   ns

                                                                                                          13  -  -   ns

74HC_HCT373_Q100         All information provided in this document is subject to legal disclaimers.               NXP B.V. 2012. All rights reserved.

Product data sheet                   Rev. 1 -- 10 August 2012                                                                       12 of 24
NXP Semiconductors                   74HC373-Q100; 74HCT373-Q100

                                                                          Octal D-type transparent latch; 3-state

Table 8. Dynamic characteristics 74HC373-Q100 ...continued
Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test circuit see Figure 12.

Symbol Parameter                     Conditions                                                                       Min Typ Max Unit

th    hold time                      Dn to LE; see Figure 11
                                        VCC = 2.0 V
                                        VCC = 4.5 V                                                                   5   -   -   ns
                                        VCC = 6.0 V
                                                                                                                      5   -   -   ns

                                                                                                                      5   -   -   ns

[1] tpd is the same as tPLH and tPHL.

[2] ten is the same as tPZH and tPZL.

[3] tdis is the same as tPLZ and tPHZ.

[4] tt is the same as tTHL and tTLH.

[5] CPD is used to determine the dynamic power dissipation (PD in W).
      PD = CPD  VCC2  fi  N + (CL  VCC2  fo) where:
      fi = input frequency in MHz;
      fo = output frequency in MHz;
      CL = output load capacitance in pF;
      VCC = supply voltage in V;
      N = number of inputs switching;
      (CL  VCC2  fo) = sum of outputs.

Table 9. Dynamic characteristics 74HCT373-Q100
Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test circuit see Figure 12.

Symbol Parameter                     Conditions                                                                       Min Typ Max Unit

Tamb = 25 C

tpd   propagation delay              Dn to Qn; see Figure 8                                                      [1]
                                        VCC = 4.5 V
                                                                                                                     -    17  30  ns

                                     VCC = 5 V; CL = 15 pF                                                            -   14  -   ns

                                     LE to Qn; see Figure 9

                                     VCC = 4.5 V                                                                      -   16  32  ns

                                        VCC = 5 V; CL = 15 pF                                                         -   13  -   ns
                                     OE to Qn; see Figure 10
ten   enable time                                                                                                [2]

                                        VCC = 4.5 V                                                                  -    19  32  ns
                                     OE to Qn; see Figure 10
tdis  disable time                                                                                               [3]

                                     VCC = 4.5 V                                                                      -   18  30  ns

tt    transition time                Qn; see Figure 8 and Figure 9                                               [4]

                                     VCC = 4.5 V                                                                      -   5   12  ns

tW    pulse width                    LE HIGH; see Figure 9

                                     VCC = 4.5 V                                                                      16  4   -   ns

tsu   set-up time                    Dn to LE; see Figure 11
                                        VCC = 4.5 V
                                                                                                                      12  6   -   ns

th    hold time                      Dn to LE; see Figure 11

                                        VCC = 4.5 V                                                                   4   1   -   ns
                                     per latch;
CPD   power dissipation capacitance  VI = GND to (VCC  1.5 V)                                                    [5] -    41  -   pF

74HC_HCT373_Q100                     All information provided in this document is subject to legal disclaimers.                NXP B.V. 2012. All rights reserved.

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NXP Semiconductors          74HC373-Q100; 74HCT373-Q100

                                                                 Octal D-type transparent latch; 3-state

Table 9. Dynamic characteristics 74HCT373-Q100 ...continued
Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test circuit see Figure 12.

Symbol Parameter            Conditions                                                                       Min Typ Max Unit

Tamb = 40 C to +85 C

tpd   propagation delay     Dn to Qn; see Figure 8                                                      [1]

                            VCC = 4.5 V                                                                      -   -  38  ns

                            LE to Qn; see Figure 9

                               VCC = 4.5 V                                                                   -   -  40  ns
                            OE to Qn; see Figure 10
ten   enable time                                                                                       [2]

                               VCC = 4.5 V                                                                   -   -  40  ns
                            OE to Qn; see Figure 10
tdis  disable time                                                                                      [3]

                            VCC = 4.5 V                                                                      -   -  38  ns

tt    transition time       Qn; see Figure 8 and Figure 9                                               [4]

                            VCC = 4.5 V                                                                      -   -  15  ns

tW    pulse width           LE HIGH; see Figure 9

                            VCC = 4.5 V                                                                      20  -  -   ns

tsu   set-up time           Dn to LE; see Figure 11

                               VCC = 4.5 V                                                                   15  -  -   ns
                            Dn to LE; see Figure 11
th    hold time

                               VCC = 4.5 V                                                                   4   -  -   ns
                            Dn to Qn; see Figure 8
Tamb = 40 C to +125 C

tpd   propagation delay                                                                                 [1]

                            VCC = 4.5 V                                                                      -   -  45  ns

                            LE to Qn; see Figure 9

                               VCC = 4.5 V                                                                   -   -  48  ns
                            OE to Qn; see Figure 10
ten   enable time                                                                                       [2]

                               VCC = 4.5 V                                                                   -   -  48  ns
                            OE to Qn; see Figure 10
tdis  disable time                                                                                      [3]

                            VCC = 4.5 V                                                                      -   -  45  ns

tt    transition time       Qn; see Figure 8 and Figure 9                                               [4]

                            VCC = 4.5 V                                                                      -   -  18  ns

tW    pulse width           LE HIGH; see Figure 9
                               VCC = 4.5 V
                                                                                                             24  -  -   ns

tsu   set-up time Dn to LE  Dn to LE; see Figure 11

                            VCC = 4.5 V                                                                      18  -  -   ns

74HC_HCT373_Q100            All information provided in this document is subject to legal disclaimers.               NXP B.V. 2012. All rights reserved.

Product data sheet                      Rev. 1 -- 10 August 2012                                                                       14 of 24
NXP Semiconductors                 74HC373-Q100; 74HCT373-Q100

                                                                        Octal D-type transparent latch; 3-state

Table 9. Dynamic characteristics 74HCT373-Q100 ...continued
Voltages are referenced to GND (ground = 0 V); CL = 50 pF unless otherwise specified; for test circuit see Figure 12.

Symbol Parameter                   Conditions                                                                             Min Typ Max Unit

th  hold time Dn to LE             Dn to LE; see Figure 11
                                     VCC = 4.5 V
                                                                                                                          4  -  -  ns

[1] tpd is the same as tPLH and tPHL.

[2] ten is the same as tPZH and tPZL.

[3] tdis is the same as tPLZ and tPHZ.

[4] tt is the same as tTHL and tTLH.

[5] CPD is used to determine the dynamic power dissipation (PD in W).
      PD = CPD  VCC2  fi  N + (CL  VCC2  fo) where:
      fi = input frequency in MHz;
      fo = output frequency in MHz;
      CL = output load capacitance in pF;
      VCC = supply voltage in V;
      N = number of inputs switching;
      (CL  VCC2  fo) = sum of outputs.

11. Waveforms

                        Dn input       VM

                                         t PLH                               t PHL

                                              VM                       90 %
                                         10 %
                        Qn output      t TLH

                                                                             t THL

                                                                                                               001aae082

             Measurement points are given in Table 10.

Fig 8. Propagation delay input (Dn) to output (Qn) and transition time output (Qn)

                        LE input   VM

                                          tW                                 t PLH
                                      t PHL
                        Qn output    90 %     VM
                                                10 %
                                   t THL
                                                                             t TLH

                                                                                                               001aae083

             Measurement points are given in Table 10.

Fig 9. Pulse width latch enable input (LE), propagation delay (LE) to output (Qn) and transition time output (Qn)

74HC_HCT373_Q100                   All information provided in this document is subject to legal disclaimers.                   NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                           74HC373-Q100; 74HCT373-Q100

                                                                                  Octal D-type transparent latch; 3-state

                                         VI             VM                          tPZL
                                                            tPLZ
                         OE input
                                                            tPHZ  10%                        VM
                                     GND                             90%            tPZH

                                      VCC                                                       VM
                         output
                     LOW-to-OFF
                     OFF-to-LOW

                                      VOL

                                      VOH
                        output
                    HIGH-to-OFF
                    OFF-to-HIGH

                                     GND

                                                        outputs           outputs                           outputs
                                                        enabled           disabled                          enabled

                                                                                                          001aae307

             Measurement points are given in Table 10.

Fig 10. 3-state enable and disable time

                    LE input                                       VM

                                                        t su                        t su
                                                                  th                          th

                    Dn input                            VM

             Measurement points are given in Table 10.                                                    001aae084

Fig 11. Set-up and hold time data input (Dn) to latch enable input (LE)                                   Output
                                                                                                          VM
Table 10. Measurement points  Input                                                                       0.5VCC
Type                          VM                                                                          1.3 V
                              0.5VCC
74HC373-Q100                  1.3 V
74HCT373-Q100

74HC_HCT373_Q100              All information provided in this document is subject to legal disclaimers.             NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                 74HC373-Q100; 74HCT373-Q100

                                                                                        Octal D-type transparent latch; 3-state

                                                                             tW
                                   VI 90 %

                           negative                    VM                              VM

                           pulse                                                            tr
                                                                                            tf
                                                      10 %                             VM
                           0V

                                                   tf

                                  VI               tr

                           positive                      90 %
                              pulse                   VM

                                    10 %
                           0V

                                                                       tW

                                                                VCC                                               VCC

                                               VI                                  VO      RL S1                  open
                                   G                            DUT                    CL
                                                       RT

                                                                                                                                                                     001aad983

             Test data is given in Table 11.
             Definitions test circuit:
             RT = Termination resistance should be equal to output impedance Zo of the pulse generator
             CL = Load capacitance including jig and probe capacitance
             RL = Load resistor
             S1 = Test selection switch

Fig 12. Test circuit for measuring switching times

Table 11. Test data

Type                Input                          Load                                         S1 position
                                                   CL                                           tPHL, tPLH
                    VI     tr, tf                  15 pF, 50 pF                  RL             open                                                                            tPZH, tPHZ  tPZL, tPLZ
                                                   15 pF, 50 pF                  1 k            open                                                                            GND         VCC
74HC373-Q100 VCC           6 ns                                                  1 k                                                                                            GND         VCC

74HCT373-Q100 3 V          6 ns

74HC_HCT373_Q100                      All information provided in this document is subject to legal disclaimers.                                                                            NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                              74HC373-Q100; 74HCT373-Q100

                                                                                                     Octal D-type transparent latch; 3-state

12. Package outline

SO20: plastic small outline package; 20 leads; body width 7.5 mm                                                                                                               SOT163-1

                                              D                                                                                    E                      A

                y                                                                                                                                                   X
             Z
           20                                                                         c                                            HE                                    vM A
                                                                      11

                                                                                                                                             Q

                                                                                             A2                                                    (A 3)         A
                                                                                                  A1

                      pin 1 index                                         10                                                                                   
                                                                            wM                                                               Lp
             1                                                  bp                                                                         L
                                        e
                                                                                                                                   detail X

                                                             0                  5                     10 mm

                                                                                scale

DIMENSIONS (inch dimensions are derived from the original mm dimensions)

        A                                                       D (1) E (1)                                                                                              Z (1)  
UNIT max. A1             A2      A3              bp    c                        e        HE     L      Lp                              Q     v            w         y

mm      2.65        0.3  2.45    0.25            0.49  0.32     13.0  7.6       1.27     10.65  1.4    1.1                             1.1   0.25 0.25              0.1  0.9    8o
                    0.1  2.25                    0.36  0.23     12.6  7.4                10.00         0.4                             1.0                               0.4

inches  0.1         0.012 0.096                  0.019 0.013    0.51  0.30               0.419         0.043                          0.043  0.01  0.01          0.004   0.035  0o
                    0.004 0.089                  0.014 0.009    0.49  0.29               0.394         0.016                          0.039                              0.016
                                 0.01                                           0.05            0.055

Note
1. Plastic or metal protrusions of 0.15 mm (0.006 inch) maximum per side are not included.

OUTLINE                                                         REFERENCES                                                                    EUROPEAN                   ISSUE DATE
VERSION                                                                                                                                      PROJECTION
                           IEC                         JEDEC                    JEITA                                                                                      99-12-27
SOT163-1                 075E04                                                                                                                                            03-02-19
                                                       MS-013

Fig 13. Package outline SOT163-1 (SO20)

74HC_HCT373_Q100                                       All information provided in this document is subject to legal disclaimers.                                    NXP B.V. 2012. All rights reserved.

Product data sheet                                                 Rev. 1 -- 10 August 2012                                                                                            18 of 24
NXP Semiconductors                                         74HC373-Q100; 74HCT373-Q100

                                                                                                Octal D-type transparent latch; 3-state

TSSOP20: plastic thin shrink small outline package; 20 leads; body width 4.4 mm                                                                                                SOT360-1

                                                D                                                      E                                A        X

                         y                                                           c                 HE                                                           vM A
                       Z                                         11
                    20

                                                                                                                                     Q

                                                                                        A2                                              (A 3)                       A
                                                                                             A1
                                  pin 1 index
                                                                   10                                                                                             
                        1                                              wM                                                                    Lp
                                             e                                                                                            L
                                                           bp
                                                                                                                                  detail X

                                                              0            2.5                   5 mm

                                                                           scale

DIMENSIONS (mm are the original dimensions)

UNIT    A           A1    A2       A3           bp    c       D (1) E (2) e             HE       L     Lp                         Q  v     w                        y     Z (1)
      max.

mm    1.1           0.15  0.95  0.25            0.30  0.2     6.6  4.5     0.65         6.6      1     0.75 0.4                      0.2 0.13 0.1                         0.5  8o
                    0.05  0.80                  0.19  0.1     6.4  4.3                  6.2            0.50 0.3                                                           0.2  0o

Notes
1. Plastic or metal protrusions of 0.15 mm maximum per side are not included.
2. Plastic interlead protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                                    REFERENCES                                                                 EUROPEAN                         ISSUE DATE
                                                                                                                                     PROJECTION
VERSION                       IEC                     JEDEC                JEITA                                                                                         99-12-27
                                                                                                                                                                         03-02-19
SOT360-1                                              MO-153

Fig 14. Package outline SOT360-1 (TSSOP20)

74HC_HCT373_Q100                                      All information provided in this document is subject to legal disclaimers.                                     NXP B.V. 2012. All rights reserved.

Product data sheet                                                Rev. 1 -- 10 August 2012                                                                                             19 of 24
NXP Semiconductors                           74HC373-Q100; 74HCT373-Q100

                                                                                  Octal D-type transparent latch; 3-state

DHVQFN20: plastic dual in-line compatible thermal enhanced very thin quad flat package; no leads;

20 terminals; body 2.5 x 4.5 x 0.85 mm                                                                                                              SOT764-1

                                     D                                          BA

                                                                                                                    A

                                                                                                                       A1

                                                                                       E                                                      c

terminal 1                                                                                                                          detail X
index area

    terminal 1                       e1                                                                                                       C

    index area

                        e                                 b                     vM C AB                                y1 C                      y

                    2                                             9             wM C

      L

            1                                                                   10
      Eh                                                                            e

          20                                                                    11

                    19                                       12

                                     Dh                                                                                                       X

                                0                                 2.5                                                         5 mm            ISSUE DATE
                                                                                                                                                 02-10-17
                                                                scale                                                                            03-01-27

DIMENSIONS (mm are the original dimensions)

UNIT  A(1)      A1      b  c    D(1) Dh E(1) Eh              e         e1       L         v  w                             y  y1
      max.

mm    1         0.05 0.30  0.2  4.6  3.15    2.6    1.15     0.5       3.5      0.5       0.1 0.05 0.05 0.1
                0.00 0.18       4.4  2.85    2.4    0.85                        0.3

Note
1. Plastic or metal protrusions of 0.075 mm maximum per side are not included.

    OUTLINE                                  REFERENCES                                                                        EUROPEAN
                                                                                                                              PROJECTION
VERSION                    IEC               JEDEC              JEITA

    SOT764-1               ---           MO-241                   ---

Fig 15. Package outline SOT764-1 (DHVQFN20)

74HC_HCT373_Q100                        All information provided in this document is subject to legal disclaimers.                            NXP B.V. 2012. All rights reserved.

Product data sheet                                  Rev. 1 -- 10 August 2012                                                                                     20 of 24
NXP Semiconductors                               74HC373-Q100; 74HCT373-Q100

                                                                                      Octal D-type transparent latch; 3-state

13. Abbreviations

Table 12. Abbreviations

Acronym             Description

CMOS                Complementary Metal Oxide Semiconductor

ESD                 ElectroStatic Discharge

HBM                 Human Body Model

MM                  Machine Model

TTL                 Transistor-Transistor Logic

MIL                 Military

14. Revision history

Table 13. Revision history

Document ID                   Release date       Data sheet status   Change notice                                       Supersedes
                                                 Product data sheet  -                                                   -
74HC_HCT373_Q100 v.1 20120810

74HC_HCT373_Q100                             All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet                                       Rev. 1 -- 10 August 2012                                                           21 of 24
NXP Semiconductors                                 74HC373-Q100; 74HCT373-Q100

                                                                                        Octal D-type transparent latch; 3-state

15. Legal information

15.1 Data sheet status

Document status[1][2]           Product status[3]  Definition
Objective [short] data sheet    Development        This document contains data from the objective specification for product development.
Preliminary [short] data sheet  Qualification      This document contains data from the preliminary specification.
Product [short] data sheet      Production         This document contains the product specification.

[1] Please consult the most recently issued document before initiating or completing a design.

[2] The term `short data sheet' is explained in section "Definitions".

[3] The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status
        information is available on the Internet at URL http://www.nxp.com.

15.2 Definitions                                                                   Suitability for use in automotive applications -- This NXP
                                                                                   Semiconductors product has been qualified for use in automotive
Draft -- The document is a draft version only. The content is still under          applications. Unless otherwise agreed in writing, the product is not designed,
internal review and subject to formal approval, which may result in                authorized or warranted to be suitable for use in life support, life-critical or
modifications or additions. NXP Semiconductors does not give any                   safety-critical systems or equipment, nor in applications where failure or
representations or warranties as to the accuracy or completeness of                malfunction of an NXP Semiconductors product can reasonably be expected
information included herein and shall have no liability for the consequences of    to result in personal injury, death or severe property or environmental
use of such information.                                                           damage. NXP Semiconductors and its suppliers accept no liability for
                                                                                   inclusion and/or use of NXP Semiconductors products in such equipment or
Short data sheet -- A short data sheet is an extract from a full data sheet        applications and therefore such inclusion and/or use is at the customer's own
with the same product type number(s) and title. A short data sheet is intended     risk.
for quick reference only and should not be relied upon to contain detailed and
full information. For detailed and full information see the relevant full data     Applications -- Applications that are described herein for any of these
sheet, which is available on request via the local NXP Semiconductors sales        products are for illustrative purposes only. NXP Semiconductors makes no
office. In case of any inconsistency or conflict with the short data sheet, the    representation or warranty that such applications will be suitable for the
full data sheet shall prevail.                                                     specified use without further testing or modification.

Product specification -- The information and data provided in a Product            Customers are responsible for the design and operation of their applications
data sheet shall define the specification of the product as agreed between         and products using NXP Semiconductors products, and NXP Semiconductors
NXP Semiconductors and its customer, unless NXP Semiconductors and                 accepts no liability for any assistance with applications or customer product
customer have explicitly agreed otherwise in writing. In no event however,         design. It is customer's sole responsibility to determine whether the NXP
shall an agreement be valid in which the NXP Semiconductors product is             Semiconductors product is suitable and fit for the customer's applications and
deemed to offer functions and qualities beyond those described in the              products planned, as well as for the planned application and use of
Product data sheet.                                                                customer's third party customer(s). Customers should provide appropriate
                                                                                   design and operating safeguards to minimize the risks associated with their
15.3 Disclaimers                                                                   applications and products.

Limited warranty and liability -- Information in this document is believed to      NXP Semiconductors does not accept any liability related to any default,
be accurate and reliable. However, NXP Semiconductors does not give any            damage, costs or problem which is based on any weakness or default in the
representations or warranties, expressed or implied, as to the accuracy or         customer's applications or products, or the application or use by customer's
completeness of such information and shall have no liability for the               third party customer(s). Customer is responsible for doing all necessary
consequences of use of such information. NXP Semiconductors takes no               testing for the customer's applications and products using NXP
responsibility for the content in this document if provided by an information      Semiconductors products in order to avoid a default of the applications and
source outside of NXP Semiconductors.                                              the products or of the application or use by customer's third party
                                                                                   customer(s). NXP does not accept any liability in this respect.
In no event shall NXP Semiconductors be liable for any indirect, incidental,
punitive, special or consequential damages (including - without limitation - lost  Limiting values -- Stress above one or more limiting values (as defined in
profits, lost savings, business interruption, costs related to the removal or      the Absolute Maximum Ratings System of IEC 60134) will cause permanent
replacement of any products or rework charges) whether or not such                 damage to the device. Limiting values are stress ratings only and (proper)
damages are based on tort (including negligence), warranty, breach of              operation of the device at these or any other conditions above those given in
contract or any other legal theory.                                                the Recommended operating conditions section (if present) or the
                                                                                   Characteristics sections of this document is not warranted. Constant or
Notwithstanding any damages that customer might incur for any reason               repeated exposure to limiting values will permanently and irreversibly affect
whatsoever, NXP Semiconductors' aggregate and cumulative liability towards         the quality and reliability of the device.
customer for the products described herein shall be limited in accordance
with the Terms and conditions of commercial sale of NXP Semiconductors.            Terms and conditions of commercial sale -- NXP Semiconductors
                                                                                   products are sold subject to the general terms and conditions of commercial
Right to make changes -- NXP Semiconductors reserves the right to make             sale, as published at http://www.nxp.com/profile/terms, unless otherwise
changes to information published in this document, including without               agreed in a valid written individual agreement. In case an individual
limitation specifications and product descriptions, at any time and without        agreement is concluded only the terms and conditions of the respective
notice. This document supersedes and replaces all information supplied prior       agreement shall apply. NXP Semiconductors hereby expressly objects to
to the publication hereof.                                                         applying the customer's general terms and conditions with regard to the
                                                                                   purchase of NXP Semiconductors products by customer.

74HC_HCT373_Q100                                   All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet                                             Rev. 1 -- 10 August 2012                                                           22 of 24
NXP Semiconductors       74HC373-Q100; 74HCT373-Q100

                                                              Octal D-type transparent latch; 3-state

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                                                                                  15.4 Trademarks
Export control -- This document as well as the item(s) described herein
may be subject to export control regulations. Export might require a prior        Notice: All referenced brands, product names, service names and trademarks
authorization from competent authorities.                                         are the property of their respective owners.

16. Contact information

For more information, please visit: http://www.nxp.com
For sales office addresses, please send an email to: salesaddresses@nxp.com

74HC_HCT373_Q100         All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet                   Rev. 1 -- 10 August 2012                                                           23 of 24
NXP Semiconductors  74HC373-Q100; 74HCT373-Q100

                                                         Octal D-type transparent latch; 3-state

17. Contents

1     General description . . . . . . . . . . . . . . . . . . . . . . 1

2     Features and benefits . . . . . . . . . . . . . . . . . . . . 1

3     Ordering information . . . . . . . . . . . . . . . . . . . . . 2

4     Functional diagram . . . . . . . . . . . . . . . . . . . . . . 2

5     Pinning information . . . . . . . . . . . . . . . . . . . . . . 4

5.1   Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

5.2   Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 4

6     Functional description . . . . . . . . . . . . . . . . . . . 5

6.1   Function table . . . . . . . . . . . . . . . . . . . . . . . . . . 5

7     Limiting values. . . . . . . . . . . . . . . . . . . . . . . . . . 5

8     Recommended operating conditions. . . . . . . . 6

9     Static characteristics. . . . . . . . . . . . . . . . . . . . . 6

10    Dynamic characteristics . . . . . . . . . . . . . . . . . 10

11    Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

12    Package outline . . . . . . . . . . . . . . . . . . . . . . . . 18

13    Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . 21

14    Revision history . . . . . . . . . . . . . . . . . . . . . . . . 21

15    Legal information. . . . . . . . . . . . . . . . . . . . . . . 22

15.1  Data sheet status . . . . . . . . . . . . . . . . . . . . . . 22

15.2  Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

15.3  Disclaimers . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

15.4  Trademarks. . . . . . . . . . . . . . . . . . . . . . . . . . . 23

16    Contact information. . . . . . . . . . . . . . . . . . . . . 23

17    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

                                                                               Please be aware that important notices concerning this document and the product(s)
                                                                               described herein, have been included in section `Legal information'.

                                                                               NXP B.V. 2012.  All rights reserved.

                                                                               For more information, please visit: http://www.nxp.com
                                                                               For sales office addresses, please send an email to: salesaddresses@nxp.com

                                                                                                                                                         Date of release: 10 August 2012
                                                                                                                                           Document identifier: 74HC_HCT373_Q100
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