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74HC595N

器件型号:74HC595N
器件类别:逻辑门   
厂商名称:Philips Semiconductors (NXP Semiconductors N.V.)
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器件描述

HC/UH SERIES, 8-BIT RIGHT SERIAL IN PARALLEL OUT SHIFT REGISTER, TRUE OUTPUT, PDIP16

参数

74HC595N功能数量 1
74HC595N端子数量 16
74HC595N最大工作温度 125 Cel
74HC595N最小工作温度 -40 Cel
74HC595N最大供电/工作电压 6 V
74HC595N最小供电/工作电压 2 V
74HC595N额定供电电压 5 V
74HC595N加工封装描述 0.300 INCH, 塑料, SOT-38-4, DIP-16
74HC595N无铅 Yes
74HC595N欧盟RoHS规范 Yes
74HC595N中国RoHS规范 Yes
74HC595N状态 ACTIVE
74HC595N工艺 CMOS
74HC595N包装形状 矩形的
74HC595N包装尺寸 IN-线
74HC595N端子形式 THROUGH-孔
74HC595N端子间距 2.54 mm
74HC595N端子涂层 镍 钯 金
74HC595N端子位置
74HC595N包装材料 塑料/环氧树脂
74HC595N温度等级 AUTOMOTIVE
74HC595N系列 HC/UH
74HC595N输出特性 3-ST
74HC595N逻辑IC类型 串行 IN 并行 OUT
74HC595N位数 8
74HC595N输出极性 TRUE
74HC595N传播延迟TPD 265 ns
74HC595N移位方向 RIGHT
74HC595N触发器类型 POSITIVE 边缘
74HC595N最大-最小频率 24 MHz

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74HC595N器件文档内容

                              INTEGRATED CIRCUITS

DATA SHEET

74HC595; 74HCT595
8-bit serial-in, serial or parallel-out
shift register with output latches;
3-state

Product specification                              2003 Jun 25
Supersedes data of 1998 Jun 04
Philips Semiconductors                                                                    Product specification

  8-bit serial-in, serial or parallel-out shift                           74HC595; 74HCT595
  register with output latches; 3-state

FEATURES                                                   DESCRIPTION
8-bit serial input
8-bit serial or parallel output                          The 74HC/HCT595 are high-speed Si-gate CMOS devices
Storage register with 3-state outputs                    and are pin compatible with low power Schottky TTL
Shift register with direct clear                         (LSTTL). They are specified in compliance with JEDEC
100 MHz (typical) shift out frequency                    standard no. 7A.
ESD protection:
                                                           The 74HC/HCT595 is an 8-stage serial shift register with a
   HBM EIA/JESD22-A114-A exceeds 2000 V                    storage register and 3-state outputs. The shift register and
   MM EIA/JESD22-A115-A exceeds 200 V.                     storage register have separate clocks.

APPLICATIONS                                               Data is shifted on the positive-going transitions of the
Serial-to-parallel data conversion                       SH_CP input. The data in each register is transferred to
Remote control holding register.                         the storage register on a positive-going transition of the
                                                           ST_CP input. If both clocks are connected together, the
                                                           shift register will always be one clock pulse ahead of the
                                                           storage register.

                                                           The shift register has a serial input (DS) and a serial
                                                           standard output (Q7') for cascading. It is also provided
                                                           with asynchronous reset (active LOW) for all 8 shift
                                                           register stages. The storage register has 8 parallel 3-state
                                                           bus driver outputs. Data in the storage register appears at
                                                           the output whenever the output enable input (OE) is LOW.

QUICK REFERENCE DATA
GND = 0 V; Tamb = 25 C; tr = tf = 6 ns.

SYMBOL                    PARAMETER                        CONDITIONS                   TYPICAL  UNIT
                                                                                    74HC 74HCT

tPHL/tPLH propagation delay                                CL = 50 pF; VCC = 4.5 V
                  SH_CP to Q7'
                                                                                    19   25      ns

             SH_CP to Qn                                                            20   24      ns

             MR to Q7'                                                              100  52      ns

fmax         maximum clock frequency SH_CP and ST_CP                                100  57      MHz

CI           input capacitance                                                      3.5  3.5     pF

CPD          power dissipation capacitance per package     notes 1 and 2            115  130     pF

Notes
1. CPD is used to determine the dynamic power dissipation (PD in W).

     PD = CPD VCC2 fi N + (CL VCC2 fo) where:
     fi = input frequency in MHz;
     fo = output frequency in MHz;
     CL = output load capacitance in pF;
     VCC = supply voltage in Volts;
     N = total load switching outputs;
     (CL VCC2 fo) = sum of the outputs.
2. For 74HC595 the condition is VI = GND to VCC.
     For 74HCT595 the condition is VI = GND to VCC - 1.5 V.

2003 Jun 25                                             2
Philips Semiconductors                                                          Product specification

  8-bit serial-in, serial or parallel-out shift              74HC595; 74HCT595
  register with output latches; 3-state

FUNCTION TABLE
See note 1.

                INPUT                  OUTPUT

SH_CP ST_CP OE MR DS                   Q7' Qn                                  FUNCTION

X            X  L      L            X  L     n.c.  a LOW level on MR only affects the shift registers
                                                   empty shift register loaded into storage register
X               L      L            X  L     L     shift register clear; parallel outputs in high-impedance
                                                   OFF-state
X            X  H      L            X  L     Z     logic high level shifted into shift register stage 0;
                                                   contents of all shift register stages shifted through, e.g.
             X  L      H            H  Q6' n.c.    previous state of stage 6 (internal Q6') appears on the
                                                   serial output (Q7')
X               L      H            X  n.c. Qn'    contents of shift register stages (internal Qn') are
                                       Q6' Qn'     transferred to the storage register and parallel output
                L      H            X              stages
                                                   contents of shift register shifted through; previous
                                                   contents of the shift register is transferred to the
                                                   storage register and the parallel output stages

Note
1. H = HIGH voltage level;

     L = LOW voltage level;
      = LOW-to-HIGH transition;
      = HIGH-to-LOW transition;
     Z = high-impedance OFF-state;
     n.c. = no change;
     X = don't care.

ORDERING INFORMATION

TYPE NUMBER    TEMPERATURE            PINS        PACKAGE   MATERIAL      CODE
                     RANGE
74HC595N                                16         PACKAGE      plastic  SOT38-4
74HCT595N        -40 to +125 C         16                      plastic  SOT38-4
74HC595D         -40 to +125 C         16            DIP16     plastic  SOT109-1
74HCT595D        -40 to +125 C         16            DIP16     plastic  SOT109-1
74HC595DB        -40 to +125 C         16             SO16     plastic  SOT338-1
74HCT595DB       -40 to +125 C         16             SO16     plastic  SOT338-1
74HC595PW        -40 to +125 C         16           SSOP16     plastic  SOT403-1
74HCT595PW       -40 to +125 C         16           SSOP16     plastic  SOT403-1
74HC595BQ        -40 to +125 C         16          TSSOP16     plastic  SOT763-1
74HCT595BQ       -40 to +125 C         16          TSSOP16     plastic  SOT763-1
                 -40 to +125 C                    DHVQFN16
                                                   DHVQFN16

2003 Jun 25                                    3
Philips Semiconductors                                                                         Product specification

  8-bit serial-in, serial or parallel-out shift                             74HC595; 74HCT595
  register with output latches; 3-state

PINNING                SYMBOL                                DESCRIPTION
                    Q1
        PIN         Q2         parallel data output
          1         Q3         parallel data output
          2         Q4         parallel data output
          3         Q5         parallel data output
          4         Q6         parallel data output
          5         Q7         parallel data output
          6         GND        parallel data output
          7         Q7'        ground (0 V)
          8         MR         serial data output
          9         SH_CP      master reset (active LOW)
         10         ST_CP      shift register clock input
         11         OE         storage register clock input
         12         DS         output enable (active LOW)
         13         Q0         serial data input
         14         VCC        parallel data output
         15                    positive supply voltage
         16

handbook, halfpage                                 handbook, halfpage       Q1 VCC
                                                                             1 16
                                                                      Q2 2
                    Q1 1                 16 VCC                                          15 Q0
                                         15 Q0
                    Q2 2
                                         14 DS
                                                             Q3 3                        14 DS
                                         13 OE
                    Q3 3
                           595
                    Q4 4                                     Q4 4           GND(1)       13 OE
                                         12 ST_CP            Q5 5                        12 ST_CP
                    Q5 5                 11 SH_CP

                    Q6 6                 10 MR

                                          9 Q7'              Q6 6                        11 SH_CP

                    Q7 7         MLA001

                    GND 8                                    Q7 7                           10 MR
                                                                                     89
                                                                                         MBL893
                                                                   Top view GND Q7'

    Fig.1 Pin configuration DIP16, SO16 and                  (1) The die substrate is attached to this pad using conductive die
              (T)SSOP16.                                           attach material. It can not be used as a supply pin or input.

2003 Jun 25                                                         Fig.2 Pin configuration DHVQFN16.

                                                   4
Philips Semiconductors                                                                                                                             Product specification

  8-bit serial-in, serial or parallel-out shift                                                                                 74HC595; 74HCT595
  register with output latches; 3-state

handbook, halfpage                    11 12            handbook, halfpaOgEe 13                                                             EN3
                                                                                                                                              C2
                           SH_CP ST_CP                                  ST_CP 12
                                                                                                                                SRG8
                                      Q7' 9                                    MR  10                                       R   C1/

                                      Q0 15                             SH_CP 11

                                      Q1 1                                           14                                                           3 15 Q0
                                                                               DS
                                      Q2 2                                                                                  1D  2D

                           14         Q3 3                                                                                                                1 Q1
                                  DS  Q4 4
                                      Q5 5                                                                                                                2 Q2
                                      Q6 6
                                      Q7 7                                                                                                                3
                                                                                                                                                              Q3

                                                                                                                                                          4 Q4

                                                                                                                                                          5 Q5

                                                                                                                                                          6 Q6

                           MR OE                                                                                                                          7 Q7
                              10 13
                                                                                                                                                          9
                                                                                                                                                              Q7'

                                             MLA002                                                                                               MSA698

                           Fig.3 Logic symbol.                                           Fig.4 IEC logic symbol.

handbook, full pagewidth                    14 DS     8-STAGE SHIFT REGISTER
                                             11 SH_CP
2003 Jun 25                                  10 MR

                                                                                   Q7' 9

                                             12 ST_CP 8-BIT STORAGE REGISTER

                                             13 OE     3-STATE OUTPUTS             Q0 15
                                                                                   Q1 1
                                                                                   Q2 2
                                                                                   Q3 3
                                                                                   Q4 4
                                                                                   Q5 5
                                                                                   Q6 6
                                                                                   Q7 7

                                                                                                                    MLA003

                                                     Fig.5 Functional diagram.

                                                                     5
Philips Semiconductors                                                             Product specification

  8-bit serial-in, serial or parallel-out shift                 74HC595; 74HCT595
  register with output latches; 3-state

handbook, full pagewidth  STAGE 0         STAGES 1 to 6         STAGE 7

                    DS    DQ           D                     Q  DQ                   Q7'
              SH_CP
                          FF0                                   FF7
                    MR
                          CP                                    CP
               ST_CP          R                                     R
                    OE
                          DQ                                    DQ
                          LATCH                                 LATCH
                          CP                                    CP

                                   Q0  Q1 Q2 Q3 Q4 Q5 Q6                 Q7  MLA010

                                       Fig.6 Logic diagram.

2003 Jun 25                               6
Philips Semiconductors                                                    Product specification

  8-bit serial-in, serial or parallel-out shift        74HC595; 74HCT595
  register with output latches; 3-state

handbSooHk_, CfulPl pagewidth                         high-impedance OFF-state
             DS
                                                       MLA005-1
       ST_CP
              MR                Fig.6 Timing diagram.
              OE                              7
              Q0
              Q1
              Q6
              Q7
             Q7'

2003 Jun 25
Philips Semiconductors                                                                          Product specification

  8-bit serial-in, serial or parallel-out shift                              74HC595; 74HCT595
  register with output latches; 3-state

RECOMMENDED OPERATING CONDITIONS

                                                               74HC               74HCT
                                                                                                         UNIT
SYMBOL       PARAMETER                   CONDITIONS
                                                                                   TYP. MAX.
                                       VCC = 2.0 V       MIN.  TYP. MAX. MIN.
                                       VCC = 4.5 V
VCC          supply voltage            VCC = 6.0 V      2.0    5.0 6.0 4.5        5.0 5.5 V
VI           input voltage                              0
VO           output voltage                             0      -        VCC 0     -      VCC V
Tamb         ambient temperature                        -40
tr, tf       input rise and fall time                   -      -        VCC 0     -      VCC V
                                                        -
                                                        -      -        +125 -40  -      +125 C

                                                               -        1000 -    -      -  ns

                                                               6.0 500 -          6.0 500 ns

                                                               -        400 -     -      -  ns

LIMITED VALUES
In accordance with the Absolute Maximum Rating System (IEC 60134); voltages are referenced to GND (ground = 0 V).

SYMBOL       PARAMETER                                           CONDITIONS        MIN.  MAX. UNIT
                                                                                         +7.0 V
VCC          supply voltage                 VI < -0.5 V to VI > VCC + 0.5 V       -0.5   20 mA
                                            VO < -0.5 V to VO > VCC + 0.5 V       -      20 mA
IIK          input diode current            VO = -0.5 V to VCC + 0.5 V            -

IOK          output diode current              Q7' standard output
                                               Qn bus driver outputs
IO           output source or sink current
                                            Tamb = -40 to +125 C; note 1
                                                                                  -      25 mA

                                                                                  -      35 mA

ICC, IGND    VCC or GND current                                                   -      70 mA
Tstg         storage temperature
Ptot         power dissipation                                                    -65 +150 C

                                                                                  -      500 mW

Note
1. For DIP16 packages: above 70 C derate linearly with 12 mW/K.

     For SO16 packages: above 70 C derate linearly with 8 mW/K.
     For SSOP16 packages: above 60 C derate linearly with 5.5 mW/K.
     For TSSOP16 packages: above 60 C derate linearly with 5.5 mW/K.
     For DHVQFN16 packages: above 60 C derate linearly with 4.5 mW/K.

2003 Jun 25                                          8
Philips Semiconductors                                                                       Product specification

  8-bit serial-in, serial or parallel-out shift                           74HC595; 74HCT595
  register with output latches; 3-state

DC CHARACTERISTICS

Type 74HC
At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

                                            TEST CONDITIONS

SYMBOL       PARAMETER                                              MIN.               TYP.    MAX.    UNIT

                                            OTHER          VCC (V)                   1.2     -       V
                                                                                     2.4     -       V
Tamb = -40 to +85 C; note 1                                                         3.2     -       V
                                                                                     0.8     0.5     V
VIH          HIGH-level input                              2.0      1.5              2.1     1.35    V
                                                                    3.15             2.8     1.8     V
             voltage                                       4.5      4.2
                                                                    -                2.0     -       V
                                                           6.0      -                4.5     -       V
                                                                    -                6.0     -       V
VIL          LOW-level input                               2.0
                                                                    1.9              4.32    -       V
             voltage                                       4.5      4.4              5.81    -       V
                                                                    5.9
                                                           6.0                       4.32    -       V
                                                                    3.84             5.81    -       V
VOH          HIGH-level output      VI = VIH or VIL                 5.34
                                    all outputs                                      0       0.1     V
             voltage                                                3.84             0       0.1     V
                                                                    5.34             0       0.1     V
                                    IO = -20 A            2.0
                                                                    -                0.15    0.33    V
                                                           4.5      -                0.16    0.33    V
                                                                    -
                                                           6.0                       0.16    0.33    V
                                                                    -                0.16    0.33    V
                                    Q7' standard output             -                -       1.0    A
                                                                                     -       5.0    A
                                    IO = -4.0 mA           4.5      -
                                                                    -                -       80      A
                                    IO = -5.2 mA           6.0      -
                                                                    -
                                    Qn bus driver outputs
                                                                    -
                                    IO = -6.0 mA           4.5

                                    IO = -7.8 mA           6.0

VOL          LOW-level output       VI = VIH or VIL

             voltage                all outputs

                                    IO = 20 A             2.0

                                                           4.5

                                                           6.0

                                    Q7' standard output

                                    IO = 4.0 mA            4.5

                                    IO = 5.2 mA            6.0

                                    Qn bus driver outputs

                                    IO = 6.0 mA            4.5

                                    IO = 7.8 mA            6.0

ILI          input leakage current  VI = VCC or GND        6.0

IOZ          3-state output         VI = VIH or VIL;       6.0

             OFF-state current      VO = VCC or GND

ICC          quiescent supply       VI = VCC or GND;       6.0

             current                IO = 0

2003 Jun 25                                           9
Philips Semiconductors                                                                     Product specification

  8-bit serial-in, serial or parallel-out shift                         74HC595; 74HCT595
  register with output latches; 3-state

                                        TEST CONDITIONS

SYMBOL       PARAMETER                                               MIN.    TYP.    MAX.    UNIT

                                        OTHER            VCC (V)           -       -       V
                                                                           -       -       V
Tamb = -40 to +125 C                                                      -       -       V
                                                                           -       0.5     V
VIH          HIGH-level input                            2.0      1.5      -       1.35    V
                                                                           -       1.8     V
             voltage                                     4.5      3.15
                                                                           -       -       V
                                                         6.0      4.2      -       -       V
                                                                           -       -       V
VIL          LOW-level input                             2.0      -
                                                                           -       -       V
             voltage                                     4.5      -        -       -       V

                                                         6.0      -        -       -       V
                                                                           -       -       V
VOH          HIGH-level output  VI = VIH or VIL
                                                                           -       0.1     V
             voltage            all outputs
                                                                           -       0.4     V
                                IO = -20 A              2.0      1.9
                                                                           -       0.4     V
                                                         4.5      4.4      -       1.0    A
                                                                           -       10.0   A
                                                         6.0      5.9              160     A
                                                                           -
                                Q7' standard output

                                IO = -4.0 mA             4.5      3.7

                                IO = -5.2 mA             6.0      5.2

                                Qn bus driver outputs

                                IO = -6.0 mA             4.5      3.7

                                IO = -7.8 mA             6.0      5.2

VOL          LOW-level output   VI = VIH or VIL

             voltage            all outputs

                                IO = 20 A               4.5      -

                                Q7' standard output

                                IO = 4.0 mA              4.5      -

                                Qn bus driver outputs

                                IO = 6.0 mA              4.5      -

ILI          input leakage current VI = VCC or GND       5.5      -

IOZ          3-state output     VI = VIH or VIL;         5.5      -

             OFF-state current  VO = VCC or GND

ICC          quiescent supply   VI = VCC or GND;         5.5      -

             current            IO = 0

Note

1. All typical values are measured at Tamb = 25 C.

2003 Jun 25                                          10
Philips Semiconductors                                                                        Product specification

  8-bit serial-in, serial or parallel-out shift                            74HC595; 74HCT595
  register with output latches; 3-state

Type 74HCT
At recommended operating conditions; voltages are referenced to GND (ground = 0 V); tr = tf = 6 ns; CL = 50 pF.

                                    TEST CONDITIONS

SYMBOL       PARAMETER                                                   MIN.     TYP.     MAX. UNIT

                                    OTHER                  VCC (V)

Tamb = -40 to +85 C; note 1

VIH          HIGH-level input                              4.5 to 5.5 2.0      1.6      -     V

             voltage

VIL          LOW-level input                               4.5 to 5.5 -        1.2      0.8   V

             voltage

VOH          HIGH-level output      VI = VIH or VIL

             voltage                all outputs

                                    IO = -20 A            4.5      4.4        4.5      -     V

                                    Q7' standard output

                                    IO = -4.0 mA           4.5      3.84       4.32     -     V

                                    Qn bus driver outputs

                                    IO = -6.0 mA           4.5      3.7        4.32     -     V

VOL          LOW-level output       VI = VIH or VIL

             voltage                all outputs

                                    IO = 20 A             4.5      -          0        0.33  V

                                    Q7' standard output

                                    IO = 4.0 mA            4.5      -          0.15     0.33  V

                                    Qn bus driver outputs

                                       IO = 6.0 mA         4.5      -          0.16     0.33  V

ILI          input leakage current  VI = VCC or GND        5.5      -          -        1.0  A
IOZ
             3-state output         VI = VIH or VIL;       5.5      -          -        5.0  A
ICC          OFF-state current      VO = VCC or GND
                                                           5.5      -          -        80    A
ICC          quiescent supply       VI = VCC or GND;
             current                IO = 0                 4.5 to 5.5 -        100      450   A

             additional supply      VI = VCC - 2.1 V;
             current per input      IO = 0; note 2

2003 Jun 25                                          11
Philips Semiconductors                                                                     Product specification

  8-bit serial-in, serial or parallel-out shift                         74HC595; 74HCT595
  register with output latches; 3-state

                                             TEST CONDITIONS

SYMBOL                PARAMETER                                       MIN.     TYP.     MAX. UNIT

                                             OTHER      VCC (V)

Tamb = -40 to +125 C

VIH          HIGH-level input                           4.5 to 5.5 2.0      -        -     V

             voltage

VIL          LOW-level input                            4.5 to 5.5 -        -        0.8   V

             voltage

VOH          HIGH-level output   VI = VIH or VIL

             voltage             all outputs

                                 IO = -20 A            4.5      4.4        -        -     V

                                 Q7' standard output

                                 IO = -4.0 mA           4.5      3.7        -        -     V

                                 Qn bus driver outputs

                                 IO = -6.0 mA           4.5      3.7        -        -     V

VOL          LOW-level output    VI = VIH or VIL

             voltage             all outputs

                                 IO = 20 A             4.5      -          -        0.1   V

                                 Q7' standard output

                                 IO = 4.0 mA            4.5      -          -        0.4   V

                                 Qn bus driver outputs

                                 IO = 6.0 mA            4.5      -          -        0.4   V

ILI          input leakage current VI = VCC or GND      5.5      -          -        1.0  A
IOZ
             3-state output      VI = VIH or VIL;       5.5      -          -        10.0 A
ICC
             OFF-state current   VO = VCC or GND
ICC
             quiescent supply    VI = VCC or GND;       5.5      -          -        160   A

             current             IO = 0

             additional supply   VI = VCC - 2.1 V;      4.5 to 5.5 -        -        490   A

             current per input   IO = 0; note 2

Notes

1. All typical values are measured at Tamb = 25 C.

2. The value of additional quiescent supply current (ICC) for a unit load of 1 is given here. To determine ICC per input,
     multiply this value by the unit load coefficient per input pin:

     a. pin DS: 0.25

     b. pins MR, SH_CP, ST_CP and OE: 1.50.

2003 Jun 25                                         12
Philips Semiconductors                                                                  Product specification

  8-bit serial-in, serial or parallel-out shift                      74HC595; 74HCT595
  register with output latches; 3-state

AC CHARACTERISTICS

Family 74HC
GND = 0 V; tr = tf = 6 ns; CL = 50 pF.

    SYMBOL    PARAMETER                       TEST CONDITIONS      MIN.    TYP.    MAX.    UNIT
                                           WAVEFORMS VCC (V)
                                                                         52      160     ns
Tamb = 25 C                                                             19      32      ns
                                                                         15      27      ns
tPHL/tPLH     propagation delay            see Fig.7       2.0  -        55      175     ns
              SH_CP to Q7'                 see Fig.8                     20      35      ns
                                           see Fig.10      4.5  -        16      30      ns
                                           see Fig.11                    47      175     ns
                                           see Fig.11      6.0  -        17      35      ns
                                           see Fig.7                     14      30      ns
              propagation delay            see Fig.8       2.0  -        47      150     ns
              ST_CP to Qn                  see Fig.10                    17      30      ns
                                           see Fig.9       4.5  -        14      26      ns
                                           see Fig.8                     41      150     ns
                                           see Fig.9       6.0  -        15      30      ns
                                                                         12      26      ns
tPHL          propagation delay                            2.0  -        17      -       ns
                                                                         6       -       ns
              MR to Q7'                                    4.5  -        5       -       ns
                                                                         11      -       ns
                                                           6.0  -        4       -       ns
                                                                         3       -       ns
tPZH/tPZL     3-state output enable time                   2.0  -        17      -       ns
              OE to Qn                                                   6.0     -       ns
                                                           4.5  -        5.0     -       ns
                                                                         11      -       ns
                                                           6.0  -        4.0     -       ns
                                                                         3.0     -       ns
tPHZ/tPLZ     3-state output disable time                  2.0  -        22      -       ns
              OE to Qn                                                   8       -       ns
                                                           4.5  -        7       -       ns
                                                                         -6      -       ns
                                                           6.0  -        -2      -       ns
                                                                         -2      -       ns
tW            shift clock pulse width                      2.0  75

              HIGH or LOW                                  4.5  15

                                                           6.0  13

              storage clock pulse width                    2.0  75
              HIGH or LOW
                                                           4.5  15

                                                           6.0  13

              master reset pulse width                     2.0  75
              LOW
                                                           4.5  15

                                                           6.0  13

tsu           set-up time DS to SH_CP                      2.0  50

                                                           4.5  10

                                                           6.0  9.0

              set-up time                                  2.0  75
              SH_CP to ST_CP
                                                           4.5  15

                                                           6.0  13

th            hold time DS to SH_CP                        2.0  +3

                                                           4.5  +3

                                                           6.0  +3

2003 Jun 25                                            13
Philips Semiconductors                                                                Product specification

  8-bit serial-in, serial or parallel-out shift                    74HC595; 74HCT595
  register with output latches; 3-state

SYMBOL       PARAMETER                    TEST CONDITIONS        MIN.    TYP.    MAX.    UNIT
                                       WAVEFORMS VCC (V)
                                                                       -19     -       ns
trem         removal time MR to SH_CP see Fig.10         2.0  +50      -7      -       ns
                                                                       -6      -       ns
                                                         4.5  +10      30      -       MHz
                                                                       91      -       MHz
                                                         6.0  +9       108     -       MHz

fmax         maximum clock             see Figs 7 and 8 2.0   9        -       200     ns
                                                                       -       40      ns
             pulse frequency                             4.5  30       -       34      ns
                                                                       -       220     ns
             SH_CP or ST_CP                              6.0  35       -       44      ns
                                                                       -       37      ns
Tamb = -40 to +85 C                                                   -       220     ns
                                                                       -       44      ns
tPHL/tPLH    propagation delay         see Fig.7         2.0  -        -       37      ns
             SH_CP to Q7'                                              -       190     ns
                                                         4.5  -        -       38      ns
                                                                       -       33      ns
                                                         6.0  -        -       190     ns
                                                                       -       38      ns
             propagation delay         see Fig.8         2.0  -        -       33      ns
             ST_CP to An                                               -       -       ns
                                                         4.5  -        -       -       ns
                                                                       -       -       ns
                                                         6.0  -        -       -       ns
                                                                       -       -       ns
tPHL         propagation delay         see Fig.10        2.0  -        -       -       ns
                                                                       -       -       ns
             MR to Q7'                                   4.5  -        -       -       ns
                                                                       -       -       ns
                                                         6.0  -        -       -       ns
                                                                       -       -       ns
tPZH/tPZL    3-state output enable time see Fig.11       2.0  -        -       -       ns
             OE to Qn                                                  -       -       ns
                                                         4.5  -        -       -       ns
                                                                       -       -       ns
                                                         6.0  -

tPHZ/tPLZ    3-state output disable time see Fig.11      2.0  -
             OE to Qn
                                                         4.5  -

                                                         6.0  -

tW           shift clock pulse width   see Fig.7         2.0  95

             HIGH or LOW                                 4.5  19

                                                         6.0  16

             storage clock pulse width see Fig.8         2.0  95
             HIGH or LOW
                                                         4.5  19

                                                         6.0  16

             master reset pulse width  see Fig.10        2.0  95
             LOW
                                                         4.5  19

                                                         6.0  16

tsu          set-up time DS to SH_CP see Fig.9           2.0  65

                                                         4.5  13

                                                         6.0  11

             set-up time               see Fig.8         2.0  95
             SH_CP to ST_CP
                                                         4.5  19

                                                         6.0  16

2003 Jun 25                                          14
Philips Semiconductors                                                                Product specification

  8-bit serial-in, serial or parallel-out shift                    74HC595; 74HCT595
  register with output latches; 3-state

    SYMBOL   PARAMETER                    TEST CONDITIONS        MIN.    TYP.    MAX.    UNIT
                                       WAVEFORMS VCC (V)
                                                                       -       -       ns
th           hold time DS to SH_CP see Fig.9             2.0  3        -       -       ns
                                                                       -       -       ns
                                                         4.5  3        -       -       ns
                                                                       -       -       ns
                                                         6.0  3        -       -       ns
                                                                       -       -       MHz
trem         removal time MR to SH_CP see Fig.10         2.0  65       -       -       MHz
                                                                       -       -       MHz
                                                         4.5  13
                                                                       -       240     ns
                                                         6.0  11       -       48      ns
                                                                       -       41      ns
fmax         maximum clock             see Figs 7 and 8 2.0   4.8      -       265     ns
                                                                       -       53      ns
             pulse frequency                             4.5  24       -       45      ns
                                                                       -       265     ns
             SH_CP or ST_CP                              6.0  28       -       53      ns
                                                                       -       45      ns
Tamb = -40 to +125 C                                                  -       225     ns
                                                                       -       45      ns
tPHL/tPLH    propagation delay         see Fig.7         2.0  -        -       38      ns
             SH_CP to Q7'                                              -       225     ns
                                                         4.5  -        -       45      ns
                                                                       -       38      ns
                                                         6.0  -        -       -       ns
                                                                       -       -       ns
             propagation delay         see Fig.8         2.0  -        -       -       ns
             ST_CP to Qn                                               -       -       ns
                                                         4.5  -        -       -       ns
                                                                       -       -       ns
                                                         6.0  -        -       -       ns
                                                                       -       -       ns
tPHL         propagation delay         see Fig.10        2.0  -        -       -       ns

             MR to Q7'                                   4.5  -

                                                         6.0  -

tPZH/tPZL    3-state output enable time see Fig.11       2.0  -
             OE to Qn
                                                         4.5  -

                                                         6.0  -

tPHZ/tPLZ    3-state output disable time see Fig.11      2.0  -
             OE to Qn
                                                         4.5  -

                                                         6.0  -

tW           shift clock pulse width   see Fig.7         2.0  110

             HIGH or LOW                                 4.5  22

                                                         6.0  19

             storage clock pulse width see Fig.8         2.0  110
             HIGH or LOW
                                                         4.5  22

                                                         6.0  19

             master reset pulse width  see Fig.10        2.0  110
             LOW
                                                         4.5  22

                                                         6.0  19

2003 Jun 25                                          15
Philips Semiconductors                                                             Product specification

  8-bit serial-in, serial or parallel-out shift                 74HC595; 74HCT595
  register with output latches; 3-state

  SYMBOL     PARAMETER           TEST CONDITIONS                  MIN.    TYP.    MAX.    UNIT
tsu                           WAVEFORMS VCC (V)
                                                                75      -       -       ns
th           set-up time DS to SH_CP see Fig.9        2.0       15      -       -       ns
trem                                                            13      -       -       ns
fmax                                                  4.5       110     -       -       ns
                                                                22      -       -       ns
                                                      6.0       19      -       -       ns
                                                                3       -       -       ns
             set-up time      see Fig.8               2.0       3       -       -       ns
                                                                3       -       -       ns
             SH_CP to ST_CP                           4.5       75      -       -       ns
                                                                15      -       -       ns
                                                      6.0       13      -       -       ns
                                                                4       -       -       MHz
             hold time DS to SH_CP see Fig.9          2.0       20      -       -       MHz
                                                                24      -       -       MHz
                                                      4.5

                                                      6.0

             removal time MR to SH_CP see Fig.10      2.0

                                                      4.5

                                                      6.0

             maximum clock    see Figs 7 and 8 2.0
             pulse frequency                               4.5
             SH_CP or ST_CP                                6.0

2003 Jun 25                                       16
Philips Semiconductors                                                                 Product specification

  8-bit serial-in, serial or parallel-out shift                     74HC595; 74HCT595
  register with output latches; 3-state

Family 74HCT
GND = 0 V; tr = tf = 6 ns; CL = 50 pF.

    SYMBOL            PARAMETER            TEST CONDITIONS        MIN.    TYP.    MAX.    UNIT
                                        WAVEFORMS VCC (V)
                                                                        25      42      ns
Tamb = 25 C                                                            24      40      ns
                                                                        23      40      ns
tPHL/tPLH     propagation delay         see Fig.7         4.5  -        21      35      ns
              SH_CP to Q7'                                              18      30      ns
                                                                        6       -       ns
              propagation delay         see Fig.8         4.5  -        5       -       ns
              ST_CP to Qn                                               8       -       ns
                                                                        5       -       ns
tPHL          propagation delay         see Fig.10        4.5  -        8       -       ns
                                                                        -2      -       ns
              MR to Q7'                                                 -7      -       ns
                                                                        52      -       MHz
tPZH/tPZL     3-state output enable time see Fig.11       4.5  -
              OE to Qn                                                  -       53      ns
                                                                        -       50      ns
tPHZ/tPLZ     3-state output disable time see Fig.11      4.5  -        -       50      ns
              OE to Qn                                                  -       44      ns
                                                                        -       38      ns
tW            shift clock pulse width   see Fig.7         4.5  16

              HIGH or LOW

              storage clock pulse width see Fig.8         4.5  16
              HIGH or LOW

              master reset pulse width see Fig.10         4.5  20
              LOW

tsu           set-up time DS to SH_CP see Fig.9           4.5  16

              set-up time               see Fig.8         4.5  16

              SH_CP to ST_CP

th            hold time DS to SH_CP see Fig.9             4.5  +3

trem          removal time              see Fig.10        4.5  +10

              MR to SH_CP

fmax          maximum clock             see Figs 7 and 8 4.5   30

              pulse frequency

              SH_CP or ST_CP

Tamb = -40 to +85 C

tPHL/tPLH     propagation delay         see Fig.7         4.5  -
              SH_CP to Q7'

              propagation delay         see Fig.8         4.5  -
              ST_CP to Qn

tPHL          propagation delay         see Fig.10        4.5  -

              MR to Q7'

tPZH/tPZL     3-state output enable time see Fig.11       4.5  -
              OE to Qn

tPHZ/tPLZ     3-state output disable time see Fig.11      4.5  -
              OE to Qn

2003 Jun 25                                           17
Philips Semiconductors                                                               Product specification

  8-bit serial-in, serial or parallel-out shift                   74HC595; 74HCT595
  register with output latches; 3-state

    SYMBOL   PARAMETER                   TEST CONDITIONS         MIN.    TYP.    MAX.    UNIT
                                      WAVEFORMS VCC (V)                -       -       ns
                                                                       -       -       ns
tW           shift clock pulse width  see Fig.7          4.5  20       -       -       ns
                                                                       -       -       ns
             HIGH or LOW                                               -       -       ns
                                                                       -       -       ns
             storage clock pulse width see Fig.8         4.5  20       -       -       ns
             HIGH or LOW                                               -       -       MHz

             master reset pulse width see Fig.10         4.5  25       -       63      ns
             LOW                                                       -       60      ns
                                                                       -       60      ns
tsu          set-up time DS to SH_CP see Fig.9           4.5  20       -       53      ns
                                                                       -       45      ns
             set-up time              see Fig.8          4.5  20       -       -       ns
                                                                       -       -       ns
             SH_CP to ST_CP                                            -       -       ns
                                                                       -       -       ns
th           hold time DS to SH_CP see Fig.9             4.5  3        -       -       ns
                                                                       -       -       ns
trem         removal time             see Fig.10         4.5  13       -       -       ns
                                                                       -       -       MHz
             MR to SH_CP

fmax         maximum clock            see Figs 7 and 8 4.5    24

             pulse frequency

             SH_CP or ST_CP

Tamb = -40 to +125 C

tPHL/tPLH    propagation delay        see Fig.7          4.5  -
             SH_CP to Q7'

             propagation delay        see Fig.8          4.5  -
             ST_CP to Qn

tPHL         propagation delay        see Fig.10         4.5  -

             MR to Q7'

tPZH/tPZL    3-state output enable time see Fig.11       4.5  -
             OE to Qn

tPHZ/tPLZ    3-state output disable time see Fig.11      4.5  -
             OE to Qn

tW           shift clock pulse width  see Fig.7          4.5  24

             HIGH or LOW

             storage clock pulse width see Fig.8         4.5  24
             HIGH or LOW

             master reset pulse width see Fig.10         4.5  30
             LOW

tsu          set-up time DS to SH_CP see Fig.9           4.5  24

             set-up time              see Fig.8          4.5  24

             SH_CP to ST_CP

th           hold time DS to SH_CP see Fig.9             4.5  3

trem         removal time             see Fig.10         4.5  15

             MR to SH_CP

fmax         maximum clock            see Figs 7 and 8 4.5    20

             pulse frequency

             SH_CP or ST_CP

2003 Jun 25                                          18
Philips Semiconductors                                                                                    Product specification

  8-bit serial-in, serial or parallel-out shift                                        74HC595; 74HCT595
  register with output latches; 3-state

AC WAVEFORMS

handbook, full pagewidth                              1/fmax
                                       VM
                          SH_CP input                            tPHL
                           Q7' output         tW
                                         tPLH                     90%
                                                                            VM         MSA699
                                                          tTLH
                                                                  10%

                                                                                 tTHL

74HC595: VM = 50%; VI = GND to VCC.
74HCT595: VM = 1.3 V; VI = GND to 3 V.

Fig.7 Waveforms showing the clock (SH_CP) to output (Q7') propagation delays, the shift clock pulse width and
          maximum shift clock frequency.

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                          SH_CP input  VM                        1/fmax
                          ST_CP input                                    tPHL
                                       tsu
                            Qn output         VM                                                MSA700
                                                      tW
                                                 tPLH

                                                             VM

74HC595: VM = 50%; VI = GND to VCC.
74HCT595: VM = 1.3 V; VI = GND to 3 V.

Fig.8 Waveforms showing the storage clock (ST_CP) to output (Qn) propagation delays, the storage clock
          pulse width and the shift clock to storage clock set-up time.

2003 Jun 25                            19
Philips Semiconductors                                                                                                  Product specification

  8-bit serial-in, serial or parallel-out shift                                                      74HC595; 74HCT595
  register with output latches; 3-state

handbook, full pagewidth

                          SH_CP input   VM

                                                  tsu                 tsu
                                                            th                 th

                          DS input              VM

                          Q7' output                            VM

                                                                                                                             MLB196

74HC595: VM = 50%; VI = GND to VCC.
74HCT595: VM = 1.3 V; VI = GND to 3 V.

The shaded areas indicate when the input is permitted to change for predictable output performance.

                          Fig.9 Waveforms showing the data set-up and hold times for the DS input.

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                            MR input    VM                      trem
                          SH_CP input            tW

                            Q7' output                              VM
                                        tPHL

                                                      VM

                                                                                              MLB197

74HC595: VM = 50%; VI = GND to VCC.
74HCT595: VM = 1.3 V; VI = GND to 3 V.

Fig.10 Waveforms showing the Master Reset (MR) pulse width, the master reset to output (Q7') propagation
          delay and the master reset to shift clock (SH_CP) removal time.

2003 Jun 25                             20
Philips Semiconductors                                                                                                    Product specification

  8-bit serial-in, serial or parallel-out shift                                                        74HC595; 74HCT595
  register with output latches; 3-state

handbook, full pagewidth                        tr                               tf
                                             90%
                          OE input          VM

                                       10%      tPLZ

                                                                                 tPZL

                            Qn output                                                  VM
                          LOW-to-OFF
                          OFF-to-LOW                    tPHZ  10%                tPZH
                                                                 90%
                            Qn output
                          HIGH-to-OFF                                                      VM
                          OFF-to-HIGH
                                                                                              outputs
                                            outputs                    outputs                enabled
                                            enabled                    disabled
                                                                                                  MSA697

74HC595: VM = 50%; VI = GND to VCC.
74HCT595: VM = 1.3 V; VI = GND to 3 V.

                      Fig.11 Waveforms showing the 3-state enable and disable times for input OE.

handbook, full pagewidth                                         VCC                                   VCC

                                                    VI          D.U.T  VO        RL = 1 k
                              PULSE                     RT
                          GENERATOR

                                                                           CL 50 pF

                                                                                               MGK563

      TEST                    SWITCH   Definitions for test circuit:
                          open         RL = Load resistor.
tPLH/tPHL                 VCC          CL = Load capacitance including jig and probe capacitance.
tPLZ/tPZL                 GND          RT = Termination resistance should be equal to the output impedance Zo of the pulse generator.
tPHZ/tPZH
                                       Fig.12 Test circuit for 3-state outputs.

2003 Jun 25                                                   21
Philips Semiconductors                                                                                                                           Product specification

  8-bit serial-in, serial or parallel-out shift                                                                               74HC595; 74HCT595
  register with output latches; 3-state
                                                                                                                                                                SOT38-4
PACKAGE OUTLINES
DIP16: plastic dual in-line package; 16 leads (300 mil)

                                                            D                                                                            ME

             seating plane                                                                                        A2 A        c
                                                                                                                                        (e 1)
                            L                                                                              A1                           MH

                               Z                     e                                                          wM
                                                                                                    b1
                                                                                       b
                                  16                                                                         b2
                                                                                                    9

                                     pin 1 index

                                                                                                              E

                               1                                                                    8

                                                               0                             5                10 mm

                                                                                             scale

DIMENSIONS (inch dimensions are derived from the original mm dimensions)

UNIT    A                       A1    A2          b     b1     b2                         c  D (1)     E (1)     e      e1    L     ME         MH    w       Z (1)
      max.                     min.  max.                                                                                                                   max.

mm    4.2                      0.51  3.2   1.73 0.53           1.25 0.36 19.50 6.48                           2.54      7.62  3.60  8.25       10.0  0.254  0.76
                                           1.30 0.38           0.85 0.23 18.55 6.20                                           3.05  7.80       8.3

inches 0.17                    0.02  0.13  0.068 0.021 0.049 0.014                           0.77      0.26      0.1    0.3   0.14  0.32       0.39  0.01   0.03
                                           0.051 0.015 0.033 0.009                           0.73      0.24                   0.12  0.31       0.33

Note
1. Plastic or metal protrusions of 0.25 mm (0.01 inch) maximum per side are not included.

OUTLINE                                                        REFERENCES                                                      EUROPEAN              ISSUE DATE
                                                                                                                              PROJECTION
VERSION                              IEC                JEDEC                                JEITA                                                     95-01-14
                                                                                                                                                       03-02-13
SOT38-4

2003 Jun 25                                                                                  22
Philips Semiconductors                                                                                                         Product specification

  8-bit serial-in, serial or parallel-out shift                                                             74HC595; 74HCT595
  register with output latches; 3-state
                                                                                                                                             SOT109-1
SO16: plastic small outline package; 16 leads; body width 3.9 mm

                                                      D                                                     E              A

                      y                                                                                                                      X
                  Z
               16                                                                    c                                                       vM A
                                                                                                                 HE
                   pin 1 index
                1                                                             9

                                             e                                                                          Q

                                                                                            A2                             (A 3)          A
                                                                                                 A1

                                                                                  8  wM                                                
                                                                              bp                                     Lp
                                                                                                                    L

                                                                                                            detail X

                                                                 0            2.5           5 mm

                                                                              scale

DIMENSIONS (inch dimensions are derived from the original mm dimensions)

        A                                                        D (1) E (1)                                                                    Z (1)  
UNIT max. A1          A2     A3    bp                    c                    e      HE     L        Lp     Q        v     w              y

mm      1.75   0.25   1.45   0.25  0.49                  0.25  10.0  4.0      1.27   6.2    1.05     1.0    0.7      0.25 0.25    0.1           0.7    8o
               0.10   1.25         0.36                  0.19  9.8   3.8             5.8             0.4    0.6                                 0.3

inches  0.069  0.010  0.057        0.019 0.0100 0.39                 0.16     0.05   0.244  0.041    0.039  0.028    0.01  0.01   0.004         0.028  0o
               0.004  0.049        0.014 0.0075 0.38                 0.15            0.228           0.016  0.020                               0.012
                             0.01

Note
1. Plastic or metal protrusions of 0.15 mm (0.006 inch) maximum per side are not included.

OUTLINE                                                        REFERENCES                                             EUROPEAN               ISSUE DATE
VERSION                                                                                                              PROJECTION
                        IEC                              JEDEC                JEITA                                                            99-12-27
SOT109-1              076E07                                                                                                                   03-02-19
                                                         MS-012

2003 Jun 25                                                                   23
Philips Semiconductors                                                                                                            Product specification

  8-bit serial-in, serial or parallel-out shift                                                                74HC595; 74HCT595
  register with output latches; 3-state

SSOP16: plastic shrink small outline package; 16 leads; body width 5.3 mm                                                                             SOT338-1

                                      D                                                                  E                        A

                                                                                                                                                X

                                                                                    c                    HE                                     vM A
                      y

                   Z

                 16                                  9

                                                                                                                    Q

                                                                                             A2                           (A 3 )             A
                                                                                                  A1

                                pin 1 index

                   1                              8                                                                                       
                             e                             wM                                                           Lp
                                                                                                                       L
                                               bp
                                                                                                               detail X

                                                        0                              2.5        5 mm

                                                                     scale

DIMENSIONS (mm are the original dimensions)

UNIT    A    A1       A2        A3       bp    c        D (1) E (1)                    e     HE       L  Lp    Q       v          w             y    Z (1)  
      max.

mm    2      0.21     1.80      0.25     0.38  0.20     6.4    5.4                     0.65  7.9  1.25   1.03  0.9  0.2           0.13          0.1  1.00   8o
             0.05     1.65               0.25  0.09     6.0    5.2                           7.6         0.63  0.7                                   0.55   0o

Note
1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                                 REFERENCES                                                   EUROPEAN                        ISSUE DATE
                                                                                                                    PROJECTION
VERSION                   IEC                  JEDEC                 JEITA                                                                             99-12-27
                                                                                                                                                       03-02-19
SOT338-1                                       MO-150

2003 Jun 25                                                                            24
Philips Semiconductors                                                                                                          Product specification

  8-bit serial-in, serial or parallel-out shift                                                              74HC595; 74HCT595
  register with output latches; 3-state

TSSOP16: plastic thin shrink small outline package; 16 leads; body width 4.4 mm                                                                      SOT403-1

                                        D                                                                E              A      X

                                                                                       c                 HE                                    vM A
                       y

                         Z

                   16                             9

                                                                                                                   Q

                                                                                          A2                            (A 3)                  A
                                                                                               A1
                            pin 1 index

                   1                                 8                                                                                       
                                   e                         wM                                                         Lp
                                                                                                                    L
                                                  bp
                                                                                                             detail X

                                                     0           2.5                               5 mm

                                                                 scale

DIMENSIONS (mm are the original dimensions)

UNIT    A    A1    A2       A3        bp     c      D (1) E (2)  e                        HE       L     Lp  Q     v       w                   y     Z (1)
      max.

mm    1.1    0.15  0.95     0.25      0.30   0.2    5.1  4.5     0.65                     6.6      1     0.75 0.4  0.2  0.13                   0.1   0.40  8o
             0.05  0.80               0.19   0.1    4.9  4.3                              6.2            0.50 0.3                                    0.06  0o

Notes
1. Plastic or metal protrusions of 0.15 mm maximum per side are not included.
2. Plastic interlead protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                           REFERENCES                                                        EUROPEAN                        ISSUE DATE
                                                                                                                   PROJECTION
VERSION                IEC                   JEDEC               JEITA                                                                                99-12-27
                                                                                                                                                      03-02-18
SOT403-1                                    MO-153

2003 Jun 25                                                      25
Philips Semiconductors                                                                                             Product specification

  8-bit serial-in, serial or parallel-out shift                                                 74HC595; 74HCT595
  register with output latches; 3-state

DHVQFN16: plastic dual in-line compatible thermal enhanced very thin quad flat package; no leads;

16 terminals; body 2.5 x 3.5 x 0.85 mm                                                                                                                         SOT763-1

                                      D                         BA

                                                                                          A

                                                                                             A1

                                                                     E                                                                                      c

      terminal 1                                                                                          detail X
      index area

      terminal 1                      e1                                                                                                              C
      index area

                           e                 b                  vMC AB                    y1 C                                                           y

                      2                                 7       wM C

             L

                   1                                       8
             Eh                                                e

                 16                                        9

                      15                            10

                                      Dh
                                                                                                                                                   X

                                   0                            2.5                                5 mm

                                                              scale

DIMENSIONS (mm are the original dimensions)

UNIT  A(1)      A1    b       c    D(1) Dh E(1) Eh         e         e1 L            v    w     y    y1
      max.

mm    1         0.05 0.30     0.2  3.6 2.15  2.6 1.15      0.5       2.5        0.5  0.1  0.05 0.05  0.1
                0.00 0.18          3.4 1.85  2.4 0.85                           0.3

Note
1. Plastic or metal protrusions of 0.075 mm maximum per side are not included.

    OUTLINE                                  REFERENCES                                             EUROPEAN                                                ISSUE DATE
                                                                                                   PROJECTION
VERSION                    IEC               JEDEC            JEITA                                                                                            02-10-17
                                                                                                                                                               03-01-27
    SOT763-1               ---            MO-241                ---

2003 Jun 25                                                     26
Philips Semiconductors                                                                Product specification

  8-bit serial-in, serial or parallel-out shift                    74HC595; 74HCT595
  register with output latches; 3-state

DATA SHEET STATUS

LEVEL  DATA SHEET        PRODUCT                                               DEFINITION
         STATUS(1)      STATUS(2)(3)
                                       This data sheet contains data from the objective specification for product
I      Objective data  Development     development. Philips Semiconductors reserves the right to change the
                                       specification in any manner without notice.
II     Preliminary data Qualification
                                       This data sheet contains data from the preliminary specification.
III    Product data Production         Supplementary data will be published at a later date. Philips
                                       Semiconductors reserves the right to change the specification without
                                       notice, in order to improve the design and supply the best possible
                                       product.

                                       This data sheet contains data from the product specification. Philips
                                       Semiconductors reserves the right to make changes at any time in order
                                       to improve the design, manufacturing and supply. Relevant changes will
                                       be communicated via a Customer Product/Process Change Notification
                                       (CPCN).

Notes
1. Please consult the most recently issued data sheet before initiating or completing a design.
2. The product status of the device(s) described in this data sheet may have changed since this data sheet was

     published. The latest information is available on the Internet at URL http://www.semiconductors.philips.com.
3. For data sheets describing multiple type numbers, the highest-level product status determines the data sheet status.

DEFINITIONS                                                        DISCLAIMERS

Short-form specification  The data in a short-form                 Life support applications  These products are not
specification is extracted from a full data sheet with the         designed for use in life support appliances, devices, or
same type number and title. For detailed information see           systems where malfunction of these products can
the relevant data sheet or data handbook.                          reasonably be expected to result in personal injury. Philips
                                                                   Semiconductors customers using or selling these products
Limiting values definition  Limiting values given are in           for use in such applications do so at their own risk and
accordance with the Absolute Maximum Rating System                 agree to fully indemnify Philips Semiconductors for any
(IEC 60134). Stress above one or more of the limiting              damages resulting from such application.
values may cause permanent damage to the device.
These are stress ratings only and operation of the device          Right to make changes  Philips Semiconductors
at these or at any other conditions above those given in the       reserves the right to make changes in the products -
Characteristics sections of the specification is not implied.      including circuits, standard cells, and/or software -
Exposure to limiting values for extended periods may               described or contained herein in order to improve design
affect device reliability.                                         and/or performance. When the product is in full production
                                                                   (status `Production'), relevant changes will be
Application information  Applications that are                     communicated via a Customer Product/Process Change
described herein for any of these products are for                 Notification (CPCN). Philips Semiconductors assumes no
illustrative purposes only. Philips Semiconductors make            responsibility or liability for the use of any of these
no representation or warranty that such applications will be       products, conveys no licence or title under any patent,
suitable for the specified use without further testing or          copyright, or mask work right to these products, and
modification.                                                      makes no representations or warranties that these
                                                                   products are free from patent, copyright, or mask work
                                                                   right infringement, unless otherwise specified.

2003 Jun 25                                                    27
Philips Semiconductors a worldwide company

Contact information
For additional information please visit http://www.semiconductors.philips.com. Fax: +31 40 27 24825
For sales offices addresses send e-mail to: sales.addresses@www.semiconductors.philips.com.

Koninklijke Philips Electronics N.V. 2003                                SCA75

All rights are reserved. Reproduction in whole or in part is prohibited without the prior written consent of the copyright owner.

The information presented in this document does not form part of any quotation or contract, is believed to be accurate and reliable and may be changed
without notice. No liability will be accepted by the publisher for any consequence of its use. Publication thereof does not convey nor imply any license
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Printed in The Netherlands  613508/04/pp28   Date of release: 2003 Jun 25  Document order number: 9397 750 11263
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