Phase-Locked Loop

High-Performance Silicon-Gate CMOS

The device inputs are compatible with standard CMOS outputs;

with pullup resistors, they are compatible with LS/ALSTTL outputs.

The SL74HC4046 phase-locked loop contains three phase

comparators, a voltage-controlled oscillator (VCO) and unity gain op-

amp DEMOUT. The comparators have two common signal inputs,
COMPIN, and SIGIN. Input SIGIN and COMPIN can be used directly
coupled to large voltage signals, or indirectly coupled (with a series

capacitor to small voltage signals). The self-bias circuit adjusts small

voltage signals in the linear region of the amplifier. Phase comparator 1

(an exclusive OR gate) provides a digital error signal PC1OUT and

maintains 90 degrees phase shift at the center frequency between SIGIN

and COMPIN signals (both at 50% duty cycle). Phase comparator 2            ORDERING INFORMATION

(with leading-edge sensing logic) provides digital error signals PC2OUT    SL74HC4046N Plastic

and PCPOUT and maintains a 0 degree phase shift between SIGIN and          SL74HC4046D SOIC

COMPIN signals (duty cycle is immaterial). The linear VCO produces an TA = -55 to 125 C for all packages

output signal VCOOUT whose frequency is determined by the voltage of

input VCOIN signal and the capacitor and resistors connected to pins

C1A, C1B, R1 and R2. The unity gain op-amp output DEMOUT with an external resistor is used where the VCOIN

signal is needed but no loading can be tolerated. The inhibit input, when high, disables the VCO and all on-amps

to minimize standby power consumption.

Applications include FM and FSK modulation and demodulation, frequency synthesis and multiplication,

frequency discrimination, tone decoding, data synchronization and conditioning, voltage-to-frequency

conversion and motor speed control.

Low Power Consumption Characteristic of CMOS Device                      PIN ASSIGNMENT
Operating Speeds Similary to LS/ALSTTL

Wide Operating Voltage Range: 3.0 to 6.0 V

Low Input Current: 1.0 A Maximum (except SIGIN and

Low Quiescent Current: 80 A Maximum (VCO disabled)

High Noise Immunity Characteristic of CMOS Devices

Diode Protection on all Inputs

Pin No.  Symbol                                    Name and Function
   1                                 Phase Comparator Pulse Output
   2     PCPOUT                      Phase Comparator 1 Output
   3     PC1OUT                      Comparator Input
   4     COMPIN                      VCO Output
   5     VCOOUT                      Inhibit Input
   6                                 Capacitor C1 Connection A
   7       INH                       Capacitor C1 Connection B
   8       C1A                       Ground (0 V) VSS
   9       C1B                       VCO Input
   10      GND                       Demodulator Output
   11     VCOIN                      Resistor R1 Connection
   12    DEMOUT                      Resistor R2 Connection
   13       R1                       Phase Comparator 2 Output
   14       R2                       Signal Input
   15    PC2OUT                      Phase Comparator 3 Output
   16     SIGIN                      Positive Supply Voltage

                                                                           SLS  System Logic


Symbol                    Parameter                                  Value                     Unit

VCC DC Supply Voltage (Referenced to GND)                            -0.5 to +7.0              V

VIN DC Input Voltage (Referenced to GND)                             -1.5 to VCC +1.5          V

VOUT DC Output Voltage (Referenced to GND)                           -0.5 to VCC +0.5          V

IIN        DC Input Current, per Pin                                 20                       mA

IOUT DC Output Current, per Pin                                      25                       mA

ICC        DC Supply Current, VCC and GND Pins                       50                       mA

PD         Power Dissipation in Still Air, Plastic DIP+              750                       mW

                          SOIC Package+                              500

Tstg Storage Temperature                                             -65 to +150               C

TL         Lead Temperature, 1 mm from Case for 10 Seconds           260                       C

           (Plastic DIP or SOIC Package)

*Maximum Ratings are those values beyond which damage to the device may occur.

Functional operation should be restricted to the Recommended Operating Conditions.
+Derating - Plastic DIP: - 10 mW/C from 65 to 125C

               SOIC Package: : - 7 mW/C from 65 to 125C


Symbol                                    Parameter                                 Min Max Unit

   VCC     DC Supply Voltage (Referenced to GND) VCO only                           3.0  6.0         V
VIN, VOUT  DC Supply Voltage (Referenced to GND) NON-VCO                            2.0  6.0         V
   tr, tf  DC Input Voltage, Output Voltage (Referenced to GND)                     0    VCC         V

           Operating Temperature, All Package Types                                 -55 +125         C

           Input Rise and Fall Time (Figure 1)           VCC =2.0 V                 0    1000        ns
                                                         VCC =4.5 V
                                                         VCC =6.0 V                 0    500

                                                                                    0    400

          This device contains protection circuitry to guard against damage due to high static voltages or electric
fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated
voltages to this high-impedance circuit. For proper operation, VIN and VOUT should be constrained to the range

          Unused inputs must always be tied to an appropriate logic voltage level (e.g., either GND or VCC).
Unused outputs must be left open.

SLS  System Logic

[Phase Comparator Section]

                                                        VCC  Guaranteed Limit

Symbol  Parameter                      Test Conditions  V 25 C 85 125 Unit

                                                             to     C   C


VIH     Minimum High-Level VOUT= 0.1 V or VCC-0.1 V     2.0 1.5 1.5 1.5        V

        Input Voltage DC        IOUT 20 A              4.5 3.15 3.15 3.15

        Coupled                                         6.0 4.2 4.2 4.2

        SIGIN , COMPIN

VIL     Maximum Low -Level VOUT=0.1 V or VCC-0.1 V      2.0 0.5 0.5 0.5        V

        Input Voltage DC        IOUT  20 A             4.5 1.35 1.35 1.35

        Coupled                                         6.0 1.8 1.8 1.8

        SIGIN , COMPIN

VOH     Minimum High-Level VIN=VIH or VIL               2.0 1.9 1.9 1.9        V

        Output Voltage          IOUT  20 A             4.5 4.4 4.4 4.4

        PCPOUT, PCnOUT                                  6.0 5.9 5.9 5.9

                                VIN= VIH or VIL         4.5 3.98 3.84 3.7
                                IOUT  4.0 mA            6.0 5.48 5.34 5.2
                                IOUT  5.2 mA

VOL     Maximum Low-Level VIN=VIH or VIL                2.0 0.1 0.1 0.1        V

        Output Voltage Qa-Qh IOUT  20 A                4.5 0.1 0.1 0.1

        PCPOUT, PCnOUT                                  6.0 0.1 0.1 0.1

                                VIN= VIH or VIL         4.5 0.26 0.33 0.4
                                IOUT  4.0 mA            6.0 0.26 0.33 0.4
                                IOUT  5.2 mA
                                                        2.0 3.0 4.0 5.0 A
IIN     Maximum Input           VIN=VCC or GND          3.0 7.0 9.0 11.0
                                                        4.5 18.0 23.0 27.0
        Leakage Current                                 6.0 30.0 38.0 45.0

        SIGIN , COMPIN                                  6.0 0.5 5.0 10 A

IOZ     Maximum Three-State Output in High-Impedance

        Leakage Current         State

        PC2OUT                  VIN= VIL or VIH

                                VOUT=VCC or GND

ICC     Maximum Quiescent VIN=VCC or GND                6.0 4.0     40 160     A

        Supply Current          IOUT=0A

        (per Package)

        (VCO disabled)

        Pins 3,5 and 14 at VCC
        Pin 9 at GND; Input

        Leacage at

        Pin 3 and 14 to be


                                                                    SLS  System Logic

[Phase Comparator Section]

                                                           VCC       Guaranteed Limit

Symbol                         Parameter                   V 25 C to 85C 125C Unit

tPLH, tPHL Maximum Propagation Delay, SIGIN/COMPIN to      2.0 175   220               265   ns

            PC1OUT (Figure 1)                              4.5 35    44                53

                                                           6.0 30    37                45

tPLH, tPHL Maximum Propagation Delay, SIGIN/COMPIN to      2.0 340   425               510   ns

            PCPOUT (Figure 1)                              4.5 68    85                102

                                                           6.0 58    72                87

tPLH, tPHL Maximum Propagation Delay , SIGIN/COMPIN to     2.0 270   340               405   ns

            PC3OUT (Figure 1)                              4.5 54    68                81

                                                           6.0 46    58                69

tPLZ, tPHZ  Maximum Propagation Delay , SIGIN/COMPIN       2.0 200   250               300   ns
            Output Disable Time to PC2OUT
            (Figures 2 and 3)                              4.5 40    50                60

                                                           6.0 34    43                51

tPZL, tPZH  Maximum Propagation Delay , SIGIN/COMPIN       2.0 230   290               345   ns
            Output Enable Time to PC2OUT
            (Figures 2 and 3)                              4.5 46    58                69

                                                           6.0 39    49                59

tTLH, tTHL Maximum Output Transition Time (Figure 1)       2.0 75    95                110   ns

                                                           4.5 15    19                22

                                                           6.0 13    16                19

[VCO Section]

                                                      VCC            Guaranteed Limit

Symbol      Parameter          Test Conditions V 25 C to-55C 85C 125C Unit

VIH Minimum High-Level VOUT= 0.1 V or                 3.0       2.1  2.1               2.1   V

            Input Voltage INH  VCC-0.1 V              4.5  3.15      3.15              3.15

                               IOUT 20 A             6.0       4.2  4.2               4.2

VIL Maximum Low -Level VOUT=0.1 V or VCC- 3.0              0.90      0.90              0.90  V

            Input Voltage INH  0.1 V                  4.5  1.35      1.35              1.35

                               IOUT  20 A            6.0       1.8  1.8               1.8

VOH Minimum High-Level VIN=VIH or VIL                 3.0       1.9  1.9               1.9   V

            Output Voltage     IOUT  20 A            4.5       4.4  4.4               4.4

            VCOOUT                                    6.0       5.9  5.9               5.9

                               VIN= VIH or VIL

                               IOUT  4.0 mA           4.5  3.98      3.84              3.7

                               IOUT  5.2 mA           6.0  5.48      5.34              5.2

VOL Maximum Low-Level VIN=VIH or VIL                  3.0       0.1  0.1               0.1   V

            Output Voltage     IOUT  20 A            4.5       0.1  0.1               0.1

            VCOOUT                                    6.0       0.1  0.1               0.1

                               VIN= VIH or VIL

                               IOUT  4.0 mA           4.5  0.26      0.33              0.4

                               IOUT  5.2 mA           6.0  0.26      0.33              0.4

SLS  System Logic


            SLS  System Logic

[VCO Section]
DC ELECTRICAL CHARACTERISTICS(Voltages Referenced to GND) - continued

                                                    VCC              Guaranteed Limit

Symbol         Parameter           Test Conditions  V 25 C to       85C               125C Unit

IIN Maximum Input                VIN =Vcc or GND    6.0     0.1      1.0                1.0  A

        Leakage Current INH,


VVCOIN  Operating Voltage        INH= VIL                   Min Max Min Max Min Max
  R1    Range at VCOIN over
        the range specified for                     3.0 0.1 1.0 0.1 1.0 0.1 1.0 V
        R1; For linearity see                       4.5 0.1 2.5 0.1 2.5 0.1 2.5
        Fig.13A, Parallel value                     6.0 0.1 4.0 0.1 4.0 0.1 4.0
        of R1 and R2 should be
        >2.7 k

        Resistor Range                              3.0 3.0 300 3.0 300 3.0 300 k
                                                    4.5 3.0 300 3.0 300 3.0 300
                                                    6.0 3.0 300 3.0 300 3.0 300

R2                                                  3.0 3.0 300 3.0 300 3.0 300
                                                    4.5 3.0 300 3.0 300 3.0 300
                                                    6.0 3.0 300 3.0 300 3.0 300

C1 Capacitor Range                                  3.0 40 No                                pF

                                                    4.5 40 Li-

                                                    6.0 40 mit

[VCO Section]

                                                    VCC              Guaranteed Limit

Symbol                  Parameter                   V 25 C to       85C               125C Unit

                                                         Min Max Min Max Min Max

f/T Frequency Stability with Temperature           3.0                                      %/K
            Changes (Figures 11A,B,C)
   fo VCO Center Frequency
            (Duty Factor = 50%)                     6.0
            (Figures 12A,B,C)
                                                    3.0 3                                    MHz
fVCO VCO Frequency Linearity                        4.5 11
                                                    6.0 13
VCO Duty Factor at VCOOUT
                                                    3.0              See Figures 13A,B       %



                                                    3.0              Typical 50%             %



SLS  System Logic

[Demodulator Section]

                                             VCC              Guaranteed Limit

Symbol  Parameter   Test Conditions          V 25 C to       85C              125C Unit

                                                  Min Max Min Max Min Max

RS Resistor Range   At RS > 300 k            3.0 50 300                          k
                    the Leakage
                    Current can              4.5 50 300
                    VDEMOUT                  6.0 50 300

VOFF Offset Voltage VCOIN VI = VVCOIN = 1/2  3.0              See Figure 10      mV

        to VDEMOUT  VCC; Values taken        4.5

                    over RS Range            6.0

RD Dynamic Output   VDEMOUT =                3.0              Typical 25         

        Resistance at DEMOUT 1/2 VCC         4.5


        Figure 1. Switching Waveforms             Figure 2. Switching Waveforms

        Figure 3. Switching Waveforms             Figure 4. Test Circuit

                                                                    SLS         System Logic

DETAILED CIRCUIT DESCRIPTION                                  the capacitor. The output from the internal logic is then
                                                              taken to VCO output (Pin4).
Voltage Controlled Oscillator/Demodulator Output
        The VCO requires two or three external                        The input to the VCO is a very high impedance
                                                              CMOS input and thus will not load down the loop filter,
components to operate. These are R1, R2, C1. Resistor         easing the filters design. In order to make signals at the
R1 and Capacitor C1 are selected to determine the             VCO input accessible without degrading the loop
center frequency of the VCO (see typical performance          performance, the VCO input voltage is buffered
curves Figure 12). R2 can be used to set the offset           through a unity gain Op-amp, to Demod Output. This
frequency with 0 volts at VCO input. For example, if R2       Op-amp can drive loads of 50K ohms or more and
is decreased, the offset frequency is increased. If R2 is     provides no loading effects to the VCO input voltage
omitted the VCO range is from 0 Hz. By increasing the         (see Figure 10).
value of R2 the lock range of the PLL is increased and
the gain (volts/Hz) is decreased. Thus, for a narrow                  An inhibit input is provided to allow disabling
lock range, large swings on the VCO input will cause          of the VCO and all Op-amps (see Figure 5). This is
less frequency variation.                                     useful if the internal VCO is not being used. A logic
                                                              high on inhibit disables the VCO and all Op-amps,
        Internally, the resistors set a current in a current  minimizing standby power consumption.
mirror, as shown in Figure 5. The mirrored current
drives one side of the capacitor. Once the voltage                    The output of the VCO is a standard high speed
across the capacitor charges up to Vref of the                CMOS output with an equivalent LS-TTL fan out of 10.
comparators, the oscillator logic flips the capacitor         The VCO output is approximately a square wave. This
which causes the mirror to change the opposite side of        output can either directly feed the COMPIN of the
                                                              phase comparators or feed external prescalers
                                                              (counters) to enable frequency synthesis.

                    Figure 5. Logic Diagram for VCO

SLS  System Logic

        Phase Comparators                                   comparators are essentially standard SL74HC outputs
                                                            (comparator 2 is TRI-STATEABLE). In normal
        All three phase comparators have two inputs,        operation VCC and ground voltage levels are fed to the
SIGIN and COMPIN. The SIGIN and COMPIN have a               loop filter. This differs from some phase detectors
special DC bias network that enables AC coupling of         which supply a current to the loop filter and should be
input signals. If the signals are not AC coupled,           considered in the design.
standard SL74HC input levels are required. Both input
structures are shown in Figure 6. The outputs of these

                    Figure 6. Logic Diagram for Phase Comparators

Phase Comparator 1

        This comparator is a simple XOR gate similar to           Figure 7. Typical Waveforms for PLL Using
the SL74HC86. Its operation is similar to an overdriven                          Phase Comparator 1
balanced modulator. To maximize lock range the input
frequencies must have a 50% duty cycle. Typical input               This requires the phase detector output to be
and output waveforms are shown in Figure 7. The             grounded; hence, the two input signals must be in
output of the phase detector feeds the loop filter which    phase. When the input frequency is fmax, the VCO
averages the output voltage. The frequency range            input must be VCC and the phase detector inputs must
upon which the PLL will lock onto if initially out of lock  be 180 degrees out of phase.
is defined as the capture range.The capture range for
phase detector 1 is dependent on the loop filter design.            The XOR is more susceptible to locking onto
The capture range can be as large as the lock range,        harmonics of the SIGIN than the digital phase detector
which is equal to the VCO frequency range.                  2. For instance, a signal 2 times the VCO frequency
                                                            results in the same output duty cycle as a signal equal
        To see how the detector operates, refer to          to the VCO frequency. The difference is that the
Figure 7. When two square wave signals are applied to       output frequency of the 2f example is twice that of the
this comparator, an output waveform (whose duty             other example. The loop filter and VCO range should
cycle is dependent on the phase difference between          be designed to prevent locking on to harmonics.
the two signals) results. As the phase difference
increases, the output duty cycle increases and the
voltage after the loop filter increases. In order to
achieve lock when the PLL input frequency increases,
the VCO input voltage must increase and the phase
difference between COMPIN and SIGIN will increase. At
an input frequency equal to fmin, the VCO input is at 0

                                                           TECHNICAL DATA

        Phase Comparator 2                                 see only VCO leading edges, so the comparator output
                                                           will stay low, forcing the VCO to fmin.
        This detector is a digital memory network. It
consists of four flip-flops and some gating logic, a               Phase comparator 2 is more susceptible to noise,
three state output and a phase pulse output as shown       causing the PLL to unlock. If a noise pulse is seen on
in Figure 6. This comparator acts only on the positive     the SIGIN, the comparator treats it as another positive
edges of the input signals and is independent of duty      edge of the SIGIN and will cause the output to go high
cycle.                                                     until the VCO leding edge is see, potentially for an
                                                           entire SIGIN period. This would cause the VCO to
        Phase comparator 2 operates in such a way as       speed up during that time. When using PC1, the output
to force the PLL into lock with 0 phase difference         of that phase detector would be disturbed for only the
between the VCO output and the signal input positive       short duration of the noise spike and would cause less
waveform edges. Figure 8 shows some typical loop           upset.
waveforms. First assume that SIGIN is leading the
COMPIN. This means that the VCO's frequency must                   Phase Comparator 3
be increased to bring its leding edge into proper phase            This is positive edge-triggered sequential
alignment. Thus the phase detector 2 output is set         phase detector using an RS flip-flop as shown in
high. This will cause the loop filter to charge up the     Figure 6. When the PLL is using this comparator, the
VCO input, increasing the VCO frequency. Once the          loop is controlled by positive signal transitions and
leading edge of the COMPIN is detected, the output         the duty factors of SIGIN and COMPIN are not
goes TRI-STATE holding the VCO input at the loop           important. It has some similar characteristics to the
filter voltage. If the VCO still lags the SIGIN then the   edge sensitive comparator. To see how this detector
phase detector will again charge up the VCO input for      works, assume input pulses are applied to the SIGNIN
the time between the leading edges of both waveforms.      and COMPIN's as shown in Figure 9. When the SIGNIN
                                                           leads the COMPIN, the flop is set. This will charge the
        If the VCO leads the SIGIN then when the           loop filter and cause the VCO to speed up, bringing the
leading edge of the VCO is seen; the output of the         comparator into phase with the SIGIN. The phase angle
phase comparator goes low. This discharges the loop        between SIGIN and COMPIN varies from 0 to 360 and
filter until the leading edge of the SIGIN is detected at  is 180 at fo. The voltage swing for PC3 is greater than
which time the output disables itself again. This has      for PC2 but consequently has more ripple in the signal
the effect of slowing down the VCO to again make the       to the VCO .When no SIGIN is present the VCO will be
rising edges of both waveforms coincidental.               forced to fmax as opposed to fmin when PC2 is used.
                                                                   The operating characteristics of all three phase
        When the PLL is out of lock, the VCO will be       comparators tors should be compared to the
running either slower or faster than the SIGIN. If it is   requirement of the system design and the appropriate
running slower the phase detector will see more SIGIN      one should be used.
rising edges and so the output of the phase
comparator will be high a majority of the time, raising              Figure 8. Typical Waveforms for PLL Using
the VCO's frequency. Conversely, if the VCO is                                  Phase Comparator 2
running faster than the SIGIN, the output of the
detector will be low most of the time and the VCO's                  Figure 9. Typical Waveforms for PLL Using
output frequency will be decreased.                                             Phase Comparator 3

        As one can see, when the PLL is locked, the
output of phase comparator 2 will be disabled except
for minor corrections at the leading edge of the
waveforms. When PC2 is TRI-STATED, the PCP
output is high. This output can be used to determine
when the PLL is in the locked condition.

        This detector has several interesting
characteristics. Over the entire VCO frequency range
there is no phase difference between the COMPIN and
the SIGIN. The lock range of the PLL is the same as the
capture range. Minimal power was consumed in the
loop filter since in lock the detector output is a high
impedance. When no SIGIN is present, the detector will


Figure 10. Offset Voltage at Demodulator Output as a  Figure 11A. Frequency Stability versus Ambient
                 Function of VCOIN and RS                           Temperature: VCC = 3.0 V

Figure 11B. Frequency Stability versus Ambient        Figure 11C. Frequency Stability versus Ambient
              Temperature: VCC = 4.5 V                              Temperature: VCC = 6.0 V

Figure 12A. VCO Frequency (fVCO) as a Function of     Figure 12B. VCO Frequency (fVCO) as a Function of
            the VCO Input Voltage (VVCOIN)                        the VCO Input Voltage (VVCOIN)


Figure 12C. VCO Frequency (fVCO) as a Function of  Figure 12D. VCO Frequency (fVCO) as a Function of
            the VCO Input Voltage (VVCOIN)                     the VCO Input Voltage (VVCOIN)

Figure 13A. Frequency Linearity versus R1,C1 and   Figure 13B. Definition of VCO Frequency Linearity)

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